WO2021225124A1 - 半導体装置、半導体パッケージ、および、それらの製造方法 - Google Patents
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Definitions
- Patent Document 1 discloses a technique relating to a vertical semiconductor element using a SiC semiconductor substrate.
- One embodiment of the present invention provides a semiconductor device, a semiconductor package, and a method for manufacturing the same, which can improve the mechanical strength.
- One embodiment of the present invention is a semiconductor device including a vertical power semiconductor element, which has a first main surface and a second main surface opposite to the first main surface, and contains SiC as a main component. It is formed on the semiconductor layer, the first electrode layer formed on the first main surface side of the semiconductor layer, and the first electrode layer, and is electrically connected to the first terminal of the vertical power semiconductor element. A second electrode layer harder than the first electrode layer and a third electrode formed on the second main surface side of the SiC semiconductor layer and electrically connected to the second terminal of the vertical power semiconductor element.
- a semiconductor device including a layer and an oxide layer formed on the surface of the second electrode layer.
- One embodiment of the present invention is a method for manufacturing a semiconductor device including a vertical power semiconductor element, which comprises a step of forming a first electrode layer on the first main surface side of a semiconductor layer containing SiC as a main component, and the above-mentioned.
- a method for manufacturing a semiconductor device including a step of connecting the above.
- One embodiment of the present invention is higher than the semiconductor layer having the first main surface on one side and the second main surface on the other side, the first electrode covering the first main surface, and the first electrode.
- a semiconductor device including a first main surface electrode having hardness and including a second electrode covering the first electrode, and an oxide layer covering the first main surface electrode.
- One embodiment of the present invention includes a step of preparing a semiconductor layer having a main surface, and a second electrode having a first electrode formed on the main surface and having a hardness higher than that of the first electrode is the first electrode.
- a step of forming the first main surface electrode including the first electrode and the second electrode on the main surface and an oxide layer covering the outer surface of the first main surface electrode are formed on the main surface.
- a method for manufacturing a semiconductor device including a step of forming the device.
- FIG. 1 is a plan view of the semiconductor device according to the embodiment.
- FIG. 2 is a cross-sectional view of the semiconductor device according to the embodiment.
- FIG. 3A is a cross-sectional view showing a manufacturing process of the semiconductor device according to the embodiment.
- FIG. 3B is a cross-sectional view showing a manufacturing process of the semiconductor device according to the embodiment.
- FIG. 3C is a cross-sectional view showing a manufacturing process of the semiconductor device according to the embodiment.
- FIG. 3D is a cross-sectional view showing a manufacturing process of the semiconductor device according to the embodiment.
- FIG. 3E is a cross-sectional view showing a manufacturing process of the semiconductor device according to the embodiment.
- FIG. 3A is a cross-sectional view showing a manufacturing process of the semiconductor device according to the embodiment.
- FIG. 3B is a cross-sectional view showing a manufacturing process of the semiconductor device according to the embodiment.
- FIG. 3C is a cross-sectional view showing a manufacturing process
- FIG. 3F is a cross-sectional view showing a manufacturing process of the semiconductor device according to the embodiment.
- FIG. 4 is a cross-sectional view of a modified example of the semiconductor device according to the embodiment.
- FIG. 5 is a perspective view of the semiconductor package according to the embodiment.
- FIG. 6 is a cross-sectional view of the diode semiconductor device according to the embodiment.
- the terms “upper” and “lower” do not refer to the upward direction (vertically upward) and the downward direction (vertically downward) in absolute spatial recognition, but are based on the stacking order in the stacking configuration. It is used as a term defined by the relative positional relationship with.
- one of the semiconductor layers, the first main surface side is the upper side (upper side)
- the other second main surface side is the lower side (lower side).
- the semiconductor device vertical transistor
- the first main surface side may be the lower side (lower side) and the second main surface side may be the upper side (upper side).
- the semiconductor device may be used in a posture in which the first main surface and the second main surface are inclined or orthogonal to the horizontal plane.
- the terms “upper” and “lower” are applied when the two components are spaced apart from each other so that another component is interposed between the two components. It is also applied when the two components are arranged so that the two components are in close contact with each other.
- FIG. 1 is a plan view showing a semiconductor device 101 according to the present embodiment.
- the semiconductor device 101 includes a power semiconductor device (power semiconductor element) as an example of a functional device.
- a power semiconductor device power semiconductor element
- FIG. 1 an example in which the semiconductor device 101 includes a vertical transistor is shown.
- the semiconductor device 101 has a SiC semiconductor layer 102 containing a SiC (silicon carbide) single crystal as an example of a wide bandgap semiconductor.
- the SiC semiconductor layer 102 is formed in the shape of a rectangular parallelepiped chip.
- the SiC semiconductor layer 102 includes a first main surface 103 on one side and a second main surface 104 on the other side.
- the first main surface 103 is a device surface on which the main structure of the functional device is formed.
- the second main surface 104 may be a mounting surface facing the connection target when the semiconductor device 101 is connected to the connection target.
- the length of one side of the SiC semiconductor layer 102 may be 1 mm or more and 10 mm or less (for example, 2 mm or more and 5 mm or less).
- An active region 106 and an outer region 107 are set in the SiC semiconductor layer 102.
- the active region 106 is a region in which a vertical MISFET (Metal Insulator Semiconductor Field Effect Transistor) is formed.
- the outer region 107 is a region outside the active region 106.
- the semiconductor device 101 includes a gate electrode 108, a gate finger 109, and a source electrode 110 formed on the first main surface 103 of the SiC semiconductor layer 102, respectively.
- the gate electrode 108 and the source electrode 110 are each formed as an example of the first main surface electrode.
- the gate electrode 108 may be referred to as a gate pad, and the source electrode 110 may be referred to as a source pad.
- the gate electrode 108, the gate finger 109, and the source electrode 110 are shown by hatching for clarity.
- the gate electrode 108, the gate finger 109 and the source electrode 110 may contain aluminum or copper.
- the gate electrode 108 is formed in a quadrangular shape in a plan view.
- the gate electrode 108 is pulled out from the outer region 107 into the active region 106 so as to cross the boundary region between the outer region 107 and the active region 106 in a plan view.
- the gate finger 109 is formed in the outer region 107.
- the gate finger 109 is pulled out from the gate electrode 108 and extends in a band shape in the outer region 107.
- the source electrode 110 is formed in the active region 106 at a distance from the gate electrode 108 and the gate finger 109.
- the source electrode 110 is formed in a concave shape in a plan view so as to cover the concave region partitioned by the gate electrode 108 and the gate finger 109.
- a gate voltage is applied to the gate electrode 108 and the gate finger 109.
- the gate voltage may be 10 V or more and 50 V or less (for example, about 30 V).
- a source voltage is applied to the source electrode 110.
- the source voltage may be a reference voltage (eg, GND voltage).
- FIG. 2 is a cross-sectional view of the SiC semiconductor layer 102, which is a cross-sectional view of the MISFET in the active region 106 in the first direction X.
- the first direction X is an arbitrary direction along the first main surface 103 (second main surface 104) of the SiC semiconductor layer 102.
- the SiC semiconductor layer 102 has a laminated structure including an n + type SiC semiconductor substrate 121 and an n-type SiC epitaxial layer 122 in this form.
- the SiC semiconductor substrate 121 is formed as a drain region of the MISFET.
- the SiC epitaxial layer 122 is formed as a drift region of the MISFET.
- the SiC semiconductor substrate 121 forms the second main surface 104 of the SiC semiconductor layer 102.
- the SiC epitaxial layer 122 forms the first main surface 103 of the SiC semiconductor layer 102.
- the second main surface 104 of the SiC semiconductor layer 102 may be a ground surface.
- the thickness of the SiC semiconductor substrate 121 may be 1 ⁇ m or more and less than 1000 ⁇ m.
- the thickness of the SiC semiconductor substrate 121 is preferably 150 ⁇ m or less.
- the thickness of the SiC epitaxial layer 122 may be 1 ⁇ m or more and 100 ⁇ m or less.
- the thickness of the SiC epitaxial layer 122 is preferably 15 ⁇ m or less or 10 ⁇ m or less.
- the n-type impurity concentration of the SiC epitaxial layer 122 is equal to or less than the n-type impurity concentration of the SiC semiconductor substrate 121.
- the concentration of n-type impurities in the SiC epitaxial layer 122 may be 1.0 ⁇ 10 15 cm -3 or more and 1.0 ⁇ 10 18 cm -3 or less.
- the SiC epitaxial layer 122 has a plurality of regions having different n-type impurity concentrations along the normal direction Z of the first main surface 103 of the SiC semiconductor layer 102.
- the SiC epitaxial layer 122 includes a high concentration region 122a having a relatively high n-type impurity concentration and a low concentration region 122b having a lower n-type impurity concentration than the high concentration region 122a.
- the high concentration region 122a is formed in the region on the first main surface 103 side.
- the low-concentration region 122b is formed in a region on the second main surface 104 side of the SiC semiconductor layer 102 with respect to the high-concentration region 122a.
- the n-type impurity concentration in the high concentration region 122a may be 1 ⁇ 10 16 cm -3 or more and 1 ⁇ 10 18 cm -3 or less.
- the n-type impurity concentration in the low concentration region 122b may be 1 ⁇ 10 15 cm -3 or more and 1 ⁇ 10 16 cm -3 or less.
- the thickness of the high concentration region 122a is equal to or less than the thickness of the low concentration region 122b. Specifically, the thickness of the high concentration region 122a is less than the thickness of the low concentration region 122b.
- the semiconductor device 101 includes a drain electrode 123 that covers the second main surface 104 of the SiC semiconductor layer 102.
- the drain electrode 123 is formed as an example of the second main surface electrode, and may be referred to as a drain pad.
- the maximum voltage that can be applied between the source electrode 110 and the drain electrode 123 when off may be 1000 V or more and 10000 V or less.
- the drain electrode 123 may include at least one of a Ti (titanium) layer, a Ni (nickel) layer, an Au (gold) layer, or an Ag (silver) layer.
- the drain electrode 123 may have a four-layer structure including a Ti layer, a Ni layer, an Au layer, and an Ag layer laminated in this order from the second main surface 104 of the SiC semiconductor layer 102.
- the drain electrode 123 has a four-layer structure including a Ti layer, an Al (aluminum) Cu (alloy of Al and Cu) layer, a Ni layer, and an Au layer laminated in this order from the second main surface 104 of the SiC semiconductor layer 102. You may be doing it.
- the drain electrode 123 has a four-layer structure including a Ti layer laminated in this order from the second main surface 104 of the SiC semiconductor layer 102, an AlSi (silicon) Cu (alloy of Al, Si and Cu) layer, a Ni layer and an Au layer. May have.
- the drain electrode 123 may have a TiN (titanium nitride) layer or a laminated structure including a Ti layer and a TiN layer instead of the Ti layer.
- the semiconductor device 101 includes a p-type body region 126 formed on the surface layer portion of the first main surface 103 of the SiC semiconductor layer 102 in the active region 106.
- the body region 126 defines the active region 106. That is, in this form, the body region 126 is formed over the entire region forming the active region 106 on the first main surface 103 of the SiC semiconductor layer 102.
- the p-type impurity concentration in the body region 126 may be 1 ⁇ 10 17 cm -3 or more and 1 ⁇ 10 20 cm -3 or less.
- the semiconductor device 101 includes a plurality of gate trenches 131 formed on the surface layer portion of the first main surface 103 of the SiC semiconductor layer 102 in the active region 106.
- the plurality of gate trenches 131 are formed at intervals along an arbitrary first direction X.
- the plurality of gate trenches 131 are formed in a band shape extending along the second direction Y intersecting the first direction X.
- the plurality of gate trenches 131 are formed in a striped shape in a plan view.
- the length of each gate trench 131 may be 0.5 mm or more.
- the length of each gate trench 131 is 1 mm or more and 10 mm or less (for example, 2 mm or more and 5 mm or less) in this form.
- Each gate trench 131 penetrates the body region 126 and reaches the SiC epitaxial layer 122.
- the bottom wall of each gate trench 131 is located within the SiC epitaxial layer 122. Specifically, the bottom wall of each gate trench 131 is located in the high concentration region 122a of the SiC epitaxial layer 122.
- the depth of the gate trench 131 may be 0.5 ⁇ m or more and 3 ⁇ m or less (for example, about 1 ⁇ m) with respect to the normal direction Z of the first main surface 103 of the SiC semiconductor layer 102.
- the depth of the gate trench 131 is preferably 0.5 ⁇ m or more and 1.0 ⁇ m or less.
- the width of the gate trench 131 in the first direction X may be 0.1 ⁇ m or more and 2 ⁇ m or less (for example, about 0.5 ⁇ m).
- the width of the gate trench 131 in the first direction X is preferably 0.1 ⁇ m or more and 0.5 ⁇ m or less.
- a gate insulating layer 134 and a gate electrode layer 135 are formed in each gate trench 131.
- the gate insulating layer 134 contains silicon oxide.
- the gate insulating layer 134 may include another insulating film such as silicon nitride.
- the gate insulating layer 134 is formed in a film shape along the inner wall surface of the gate trench 131 so that a concave space is partitioned in the gate trench 131.
- the gate insulating layer 134 includes a first region 134a, a second region 134b, and a third region 134c.
- the first region 134a is formed along the side wall of the gate trench 131.
- the second region 134b is formed along the bottom wall of the gate trench 131.
- the third region 134c is formed along the first main surface 103 of the SiC semiconductor layer 102.
- the thickness of the first region 134a is smaller than the thickness of the second region 134b and the thickness of the third region 134c.
- the thickness of the first region 134a may be 0.01 ⁇ m or more and 0.2 ⁇ m or less.
- the thickness of the second region 134b may be 0.05 ⁇ m or more and 0.5 ⁇ m or less.
- the thickness of the third region 134c may be 0.05 ⁇ m or more and 0.5 ⁇ m or less.
- the gate insulating layer 134 having a uniform thickness may be formed.
- the gate electrode layer 135 is embedded in the gate trench 131 with the gate insulating layer 134 interposed therebetween. Specifically, the gate electrode layer 135 is embedded in the gate trench 131 so as to fill the concave space partitioned by the gate insulating layer 134. The gate electrode layer 135 is controlled by the gate voltage. The gate electrode layer 135 is electrically connected to the gate electrode 108 and the gate finger 109.
- the gate electrode layer 135 is formed in a wall shape extending along the normal direction Z of the first main surface 103 of the SiC semiconductor layer 102 in a cross-sectional view orthogonal to the direction in which the gate trench 131 extends (second direction Y). ..
- the gate electrode layer 135 may contain conductive polysilicon.
- the gate electrode layer 135 may contain n-type polysilicon or p-type polysilicon as an example of conductive polysilicon.
- the gate electrode layer 135 may contain at least one of tungsten, aluminum, copper, an aluminum alloy, or a copper alloy instead of the conductive polysilicon.
- the semiconductor device 101 includes a plurality of source trenches 141 formed on the first main surface 103 of the SiC semiconductor layer 102 in the active region 106.
- Each source trench 141 is formed in the region between two gate trenches 131 adjacent to each other.
- the plurality of source trenches 141 are each formed in a band shape extending along the second direction Y.
- the plurality of source trenches 141 are formed in a striped shape in a plan view.
- the pitch between the central portions of the source trenches 141 adjacent to each other may be 1.5 ⁇ m or more and 3 ⁇ m or less.
- Each source trench 141 penetrates the body region 126 and reaches the SiC epitaxial layer 122.
- the bottom wall of each source trench 141 is located within the SiC epitaxial layer 122. Specifically, the bottom wall of each source trench 141 is located in the high concentration region 122a.
- the depth of the source trench 141 is greater than or equal to the depth of the gate trench 131 in this form. Specifically, the depth of the source trench 141 is greater than the depth of the gate trench 131.
- the depth of the source trench 141 may be 0.5 ⁇ m or more and 10 ⁇ m or less (for example, about 2 ⁇ m) with respect to the normal direction Z of the first main surface 103 of the SiC semiconductor layer 102.
- the width of the source trench 141 in the first direction may be 0.1 ⁇ m or more and 2 ⁇ m or less (for example, about 0.5 ⁇ m).
- a source insulating layer 142 and a source electrode layer 143 are formed in each source trench 141.
- the source insulating layer 142 may contain silicon oxide.
- the source insulating layer 142 is formed in a film shape along the inner wall surface of the source trench 141 so that a concave space is partitioned in the source trench 141.
- the source insulating layer 142 includes a first region 142a and a second region 142b.
- the first region 142a is formed along the side wall of the source trench 141.
- the second region 142b is formed along the bottom wall of the source trench 141.
- the thickness of the first region 142a is smaller than the thickness of the second region 142b.
- the thickness of the first region 142a may be 0.01 ⁇ m or more and 0.2 ⁇ m or less.
- the thickness of the second region 142b may be 0.05 ⁇ m or more and 0.5 ⁇ m or less.
- the source insulating layer 142 having a uniform thickness may be formed.
- the source electrode layer 143 is embedded in the source trench 141 with the source insulating layer 142 interposed therebetween. Specifically, the source electrode layer 143 is embedded in the source trench 141 so as to fill the concave space partitioned by the source insulating layer 142.
- the source electrode layer 143 is controlled by the source voltage.
- the thickness of the source electrode layer 143 may be 0.5 ⁇ m or more and 10 ⁇ m or less (for example, about 1 ⁇ m).
- the source electrode layer 143 preferably contains polysilicon having properties similar to SiC in terms of material. Thereby, the stress generated in the SiC semiconductor layer 102 can be reduced.
- the source electrode layer 143 may contain the same conductive material species as the gate electrode layer 135.
- the source electrode layer 143 may contain conductive polysilicon.
- the source electrode layer 143 may contain n-type polysilicon or p-type polysilicon as an example of conductive polysilicon.
- the source electrode layer 143 may contain at least one of tungsten, aluminum, copper, an aluminum alloy or a copper alloy instead of the conductive polysilicon.
- the semiconductor device 101 has a trench gate structure and a trench source structure.
- the trench gate structure includes a gate trench 131, a gate insulating layer 134, and a gate electrode layer 135.
- the trench source structure includes a source trench 141, a source insulating layer 142 and a source electrode layer 143.
- the semiconductor device 101 includes an n + type source region 153 formed in a region along the side wall of the gate trench 131 in the surface layer portion of the body region 126.
- a plurality of source regions 153 are formed along one side wall and the other side wall of the gate trench 131 with respect to the first direction X.
- the concentration of n-type impurities in the source region 153 may be 1.0 ⁇ 10 18 cm -3 or more and 1.0 ⁇ 10 21 cm -3 or less.
- the plurality of source regions 153 are each formed in a band shape extending along the second direction Y.
- the plurality of source regions 153 are formed in a striped shape in a plan view. Each source region 153 is exposed from the side wall of the gate trench 131 and the side wall of the source trench 141.
- the semiconductor device 101 includes a plurality of p + type contact regions 154 formed on the surface layer portion of the first main surface 103 of the SiC semiconductor layer 102.
- the p-type impurity concentration in the contact region 154 is higher than the p-type impurity concentration in the body region 126.
- the p-type impurity concentration in the contact region 154 may be 1.0 ⁇ 10 18 cm -3 or more and 1.0 ⁇ 10 21 cm -3 or less.
- the plurality of contact regions 154 are formed along the side walls of each source trench 141.
- the plurality of contact regions 154 are formed at intervals along the second direction Y.
- the plurality of contact regions 154 are formed at intervals from the gate trench 131 along the first direction X.
- Each contact region 154 covers the side wall and bottom wall of the source trench 141.
- the semiconductor device 101 includes a plurality of p-type deep well regions 155 formed on the surface layer portion of the first main surface 103 of the SiC semiconductor layer 102.
- the deep well region 155 is also referred to as a withstand voltage adjusting region (withstand voltage holding region) for adjusting the withstand voltage of the SiC semiconductor layer 102 in the active region 106.
- Each deepwell region 155 is formed along the inner wall of each source trench 141 so as to cover the contact region 154.
- the p-type impurity concentration in the deep well region 155 may be substantially equal to the p-type impurity concentration in the body region 126.
- the p-type impurity concentration in the deep well region 155 may exceed the p-type impurity concentration in the body region 126.
- the p-type impurity concentration in the deep well region 155 may be less than the p-type impurity concentration in the body region 126.
- the p-type impurity concentration in the deep well region 155 may be equal to or lower than the p-type impurity concentration in the contact region 154.
- the p-type impurity concentration in the deep well region 155 may be less than the p-type impurity concentration in the contact region 154.
- the p-type impurity concentration in the deep well region 155 may be 1.0 ⁇ 10 17 cm -3 or more and 1.0 ⁇ 10 19 cm -3 or less.
- the deep well region 155 forms a pn junction with the SiC semiconductor layer 102 (high concentration region 122a of the SiC epitaxial layer 122). From this pn junction, the depletion layer extends toward the region between the plurality of gate trenches 131 adjacent to each other. This depletion layer extends toward the region on the second main surface 104 side of the SiC semiconductor layer 102 with respect to the bottom wall of the gate trench 131.
- the semiconductor device 101 includes an interlayer insulating layer 191 formed on the first main surface 103 of the SiC semiconductor layer 102.
- the interlayer insulating layer 191 selectively covers the active region 106 and the outer region 107.
- the interlayer insulating layer 191 may contain silicon oxide or silicon nitride.
- the interlayer insulating layer 191 may include PSG (Phosphor Silicate Glass) and / or BPSG (Boron Phosphor Silicate Glass) as an example of silicon oxide.
- the semiconductor device 101 includes the above-mentioned source electrode 110 formed on the interlayer insulating layer 191.
- the source electrode 110 has a laminated structure including a first electrode layer 201, a second electrode layer 202, and a third electrode layer 203 that are laminated in this order from the first main surface 103 side (interlayer insulation layer 191 side) of the SiC semiconductor layer 102. have.
- the first electrode layer 201 may have a single-layer structure including a titanium layer or a titanium nitride layer.
- the first electrode layer 201 may have a laminated structure including a titanium layer and a titanium nitride layer laminated in this order from the first main surface 103 side of the SiC semiconductor layer 102.
- the thickness of the second electrode layer 202 is larger than the thickness of the first electrode layer 201.
- the second electrode layer 202 contains a conductive material having a resistance value lower than the resistance value of the first electrode layer 201.
- the second electrode layer 202 may contain at least one of aluminum, copper, an aluminum alloy or a copper alloy.
- the second electrode layer 202 may contain at least one of an aluminum-silicon alloy, an aluminum-silicon-copper alloy, and an aluminum-copper alloy.
- the second electrode layer 202 contains an aluminum-silicon-copper alloy in this form.
- the first main surface 103 (wafer surface) of the SiC semiconductor layer 102 has a concavo-convex structure due to the presence or absence of the interlayer insulating layer 191 and the like, and the surface of the second electrode layer 202 follows the concavo-convex structure. It has a formed uneven structure (concave and convex portion).
- the third electrode layer 203 contains at least one of nickel (Ni) and copper (Cu).
- the third electrode layer 203 may have a single layer structure including a nickel layer or a copper layer.
- the third electrode layer 203 may have a laminated structure including a nickel layer and a copper layer.
- the third electrode layer 203 preferably contains a nickel layer.
- the third electrode layer 203 is harder than the second electrode layer 202.
- the thickness of the third electrode layer 203 may be 1 ⁇ m or more and 10 ⁇ m or less with respect to the normal direction Z of the first main surface 103 of the SiC semiconductor layer 102.
- the surface of the third electrode layer 203 is higher in flatness than the second electrode layer 202. Specifically, the difference between the highest position and the lowest position in the thickness direction of the third electrode layer 203 is smaller than the difference between the highest position and the lowest position in the thickness direction of the second electrode layer 202.
- the difference between the highest position and the lowest position in the thickness direction of the third electrode layer 203 in one active cell is the difference between the highest position and the lowest position in the thickness direction of the second electrode layer 202. Less than the difference.
- the highest position is typically the surface position of each layer at the center A of the interlayer insulation layer 191 and the lowest position is typically the surface position of each layer at the intermediate position B of the two adjacent interlayer insulation layers 191. Is.
- the structures formed on the first main surface 103 (the surface of the wafer) of the SiC semiconductor layer 102 are various, the definitions of the highest position and the lowest position are not limited to this.
- the semiconductor device 101 includes an oxide layer 204 formed on the third electrode layer 203.
- the oxide layer 204 is composed of a metal oxide layer containing a metal oxide. Specifically, the oxide layer 204 is formed by oxidation of the outer surface of the source electrode 110 (first main surface electrode). That is, the oxide layer 204 contains the oxide of the source electrode 110. More specifically, the oxide layer 204 is formed by oxidizing the third electrode layer 203 and contains at least one oxide of nickel and copper. That is, the oxide layer 204 contains nickel oxide or copper oxide.
- the oxide layer 204 preferably has a thickness less than that of the source electrode 110. It is particularly preferable that the oxide layer 204 has a thickness less than the thickness of the third electrode layer 203.
- the oxide layer 204 is removed by connecting the bonding wire, and the bonding wire and the third electrode layer 203 are directly connected.
- the oxide layer 204 remains even after wire bonding. Therefore, in the state where the bonding wire is connected, the third electrode layer 203 has a coating portion covered with the oxide layer 204 and a connection portion connected to the bonding wire.
- the connection portion of the third electrode layer 203 is composed of a removal portion from which at least a part of the oxide layer 204 has been removed, and the bonding wire is directly connected electrically and mechanically.
- the semiconductor device 101 includes the above-mentioned gate electrode 108 and the above-mentioned gate finger 109 formed on the interlayer insulating layer 191.
- the gate electrode 108 is a first electrode layer 201, a second electrode layer 202, and a third electrode laminated in this order from the first main surface 103 side (interlayer insulation layer 191 side) of the SiC semiconductor layer 102. It has a laminated structure including layer 203.
- the above-mentioned oxide layer 204 is also formed on the outer surface of the gate electrode 108 (third electrode layer 203).
- 3A to 3F are diagrams showing an example of a manufacturing method of the semiconductor device 101 shown in FIG.
- an n + type SiC semiconductor wafer 301 which is a base of the n + type SiC semiconductor substrate 121, is prepared.
- the SiC semiconductor wafer 301 has a first wafer main surface 302 on one side and a second wafer main surface 303 on the other side.
- the SiC epitaxial layer 122 is formed on the first wafer main surface 302 of the SiC semiconductor wafer 301.
- the SiC epitaxial layer 122 is formed by growing SiC from above the first wafer main surface 302 of the SiC semiconductor wafer 301 by an epitaxial growth method.
- the SiC epitaxial layer 122 having the high concentration region 122a and the low concentration region 122b is formed by adjusting the addition amount of the n-type impurities.
- the SiC semiconductor layer 102 including the SiC semiconductor wafer 301 and the SiC epitaxial layer 122 is formed.
- the SiC semiconductor layer 102 includes a first main surface 103 and a second main surface 104.
- the SiC semiconductor layer 102, the first main surface 103, and the second main surface 104 will be described.
- a p-type body region 126 is formed on the surface layer portion of the first main surface 103 of the SiC semiconductor layer 102.
- the body region 126 is formed over the entire surface layer portion of the first main surface 103 of the SiC semiconductor layer 102.
- the body region 126 is formed by introducing a p-type impurity into the first main surface 103 of the SiC semiconductor layer 102.
- an n + type source region 153 is formed on the surface layer portion of the body region 126.
- the source region 153 is formed by introducing an n-type impurity into the surface layer portion of the body region 126.
- the source region 153 is formed over the entire surface layer portion of the first main surface 103 of the SiC semiconductor layer 102.
- the hard mask 304 is formed on the first main surface 103 of the SiC semiconductor layer 102.
- the hard mask 304 may contain silicon oxide.
- the hard mask 304 may be formed by a CVD (Chemical Vapor Deposition) method or a thermal oxidation treatment method. In this step, the hard mask 304 is formed by a thermal oxidation treatment method.
- an unnecessary portion of the SiC semiconductor layer 102 is removed by an etching method using a resist mask (for example, a dry etching method).
- a resist mask for example, a dry etching method.
- unnecessary portions of the SiC epitaxial layer 122 are removed.
- the gate trench 131 and the source trench 141 are formed.
- the mask 307 is formed.
- the mask 307 fills the gate trench 131, the source trench 141, and the outer region 107 to cover the first main surface 103 of the SiC semiconductor layer 102.
- the mask 307 has a laminated structure including a polysilicon layer 308 and an insulating layer 309.
- the insulating layer 309 contains silicon oxide.
- the polysilicon layer 308 may be formed by a CVD method.
- the insulating layer 309 may be formed by a CVD method or a thermal oxidation treatment method. In this step, the insulating layer 309 is formed by a thermal oxidation treatment method for the polysilicon layer 308.
- an unnecessary portion of the mask 307 is removed by an etching method via a resist mask (for example, a dry etching method). This exposes the source trench 141 and the outer region 107 from the mask 307.
- an unnecessary portion of the SiC semiconductor layer 102 is removed by an etching method (for example, a dry etching method) via the mask 307. This further digs into the source trench 141 and the outer region 107.
- a deep well region 155 is formed on the surface layer portion of the first main surface 103 of the SiC semiconductor layer 102.
- the deep well region 155 is formed by introducing a p-type impurity into the first main surface 103 of the SiC semiconductor layer 102.
- the p-type impurities are introduced into the first main surface 103 of the SiC semiconductor layer 102 via the mask 307.
- the mask 307 is removed.
- the contact region 154 is formed on the surface layer portion of the first main surface 103 of the SiC semiconductor layer 102.
- the contact region 154 is formed by introducing a p-type impurity into the first main surface 103 of the SiC semiconductor layer 102.
- the p-type impurities are introduced into the first main surface 103 of the SiC semiconductor layer 102 via the resist mask.
- a base insulating layer that serves as a base for the gate insulating layer 134 and the source insulating layer 142 is formed on the first main surface 103 of the SiC semiconductor layer 102.
- the base insulating layer may contain silicon oxide.
- the base insulating layer may be formed by a CVD method or a thermal oxidation treatment method.
- a base conductor layer that serves as a base for the gate electrode layer 135 and the source electrode layer 143 is formed on the first main surface 103 of the SiC semiconductor layer 102.
- the base conductor layer fills the gate trench 131, the source trench 141, and the outer region 107 to cover the first main surface 103 of the SiC semiconductor layer 102.
- the base conductor layer may contain polysilicon.
- the base conductor layer may be formed by a CVD method.
- the CVD method may be an LP-CVD (Low Pressure-CVD) method.
- LP-CVD Low Pressure-CVD
- the unnecessary portion of the base conductor layer is removed. Unnecessary parts of the base conductor layer are removed until the base insulating layer is exposed. Unnecessary portions of the base conductor layer may be removed by an etch back method using the base insulating layer as an etching stop layer.
- Unnecessary parts of the base conductor layer may be removed by an etching method (for example, a wet etching method) via a mask having a predetermined pattern. As a result, the gate electrode layer 135 and the source electrode layer 143 are formed.
- an etching method for example, a wet etching method
- the interlayer insulating layer 191 is formed on the first main surface 103 of the SiC semiconductor layer 102.
- the interlayer insulating layer 191 collectively covers the active region 106 and the outer region 107.
- the interlayer insulating layer 191 may contain silicon oxide or silicon nitride.
- the interlayer insulating layer 191 may be formed by a CVD method.
- the unnecessary portion of the interlayer insulating layer 191 is removed.
- the unnecessary portion of the interlayer insulating layer 191 may be removed by an etching method using a resist mask (for example, a dry etching method).
- the unnecessary portion of the base insulating layer exposed from the interlayer insulating layer 191 is removed. Unnecessary parts of the base insulating layer may be removed by an etching method (for example, a dry etching method). As a result, the base insulating layer is divided into the gate insulating layer 134 and the source insulating layer 142.
- a base electrode layer that serves as a base for the gate electrode 108 and the source electrode 110 is formed on the interlayer insulating layer 191.
- the first electrode layer 201 and the second electrode layer 202 are formed.
- the first electrode layer 201 is formed on the interlayer insulating layer 191.
- the first electrode layer 201 includes a step of forming the titanium layer and the titanium nitride layer from the top of the interlayer insulating layer 191 in this order.
- the titanium layer and the titanium nitride layer may be formed by a sputtering method.
- the first electrode layer 201 having a single-layer structure composed of a titanium layer or a titanium nitride layer may be formed.
- the second electrode layer 202 is formed on the first electrode layer 201.
- the second electrode layer 202 may contain an aluminum-silicon-copper alloy.
- the second electrode layer 202 may be formed by a sputtering method.
- the drain electrode 123 is formed on the second main surface 104 of the SiC semiconductor layer 102.
- This step may include a step of forming at least one of the Ti layer, the Ni layer, the Au layer, and the Ag layer as the drain electrode 123.
- the Ti layer, Ni layer, Au layer or Ag layer may be formed by a sputtering method.
- the step of forming the drain electrode 123 may include a step of forming a Ti layer, a Ni layer, an Au layer, and an Ag layer from the second main surface 104 of the SiC semiconductor layer 102 in this order.
- the Ti layer, Ni layer, Au layer and Ag layer may be formed by a sputtering method.
- the third electrode layer 203 is formed on the second electrode layer 202.
- the third electrode layer 203 may contain at least one of nickel and copper.
- the third electrode layer 203 may have a single layer structure including a nickel layer or a copper layer.
- the third electrode layer 203 may have a laminated structure including a nickel layer and a copper layer.
- the back surface tape 205 is attached to the surface of the drain electrode 123 of the second main surface 104 of the SiC semiconductor layer 102.
- the third electrode layer 203 is formed on the second electrode layer 202 by the plating method.
- the plating method may be an electroless plating method.
- the back surface tape 205 is peeled off.
- the oxide layer 204 is formed on the surface of the third electrode layer 203 by oxidation. The step of forming the oxide layer 204 may be included in the step of forming the third electrode layer 203.
- the SiC semiconductor layer 102 (SiC semiconductor wafer 301) is selectively cut along the dicing line (dicing street). As a result, a plurality of semiconductor devices 101 are cut out from one SiC semiconductor wafer 301.
- a step of connecting a conducting wire (conductive connecting member) such as a bonding wire to the third electrode layer 203 is carried out.
- the semiconductor device 101 is formed through the steps including the above.
- the third electrode layer 203 was formed only on the first main surface 103 side by attaching the back surface tape 205, but the electroless plating method was carried out without attaching the back surface tape 205, and the first main surface 103 side.
- An electrode layer (third electrode layer 203) may be formed on both the second main surface 104 side and the second main surface 104 side. That is, the electrode layer corresponding to the third electrode layer 203 may cover the drain electrode 123.
- FIG. 4 is a cross-sectional view showing the configuration of the semiconductor device 101 in this case.
- the drain electrode 123 includes a fourth electrode layer 123a and a fifth electrode layer 123b formed in this order from the second main surface 104 of the SiC semiconductor layer 102.
- the fourth electrode layer 123a corresponds to the drain electrode 123 shown in FIG.
- the fourth electrode layer 123a is made of, for example, the same material as the second electrode layer 202.
- the fourth electrode layer 123a and the second electrode layer 202 are made of aluminum.
- the fifth electrode layer 123b is made of the same material as the third electrode layer 203.
- the fifth electrode layer 123b is formed by an electroless plating method in the same step as the third electrode layer 203.
- the fifth electrode layer 123b may contain at least one of nickel and copper.
- the fifth electrode layer 123b may have a single layer structure including a nickel layer or a copper layer.
- the fifth electrode layer 123b may have a laminated structure including a nickel layer and a copper layer.
- the surface of the fifth electrode layer 123b may be covered with the oxide layer 204 in the same manner as the surface of the third electrode layer 203. That is, even if the semiconductor device 101 includes an oxide layer (oxide layer 204 on the second main surface 104 side) that covers the surface of the drain electrode 123 (the surface of the fifth electrode layer 123b) on the second main surface 104 side. good.
- FIG. 5 is a perspective view showing the semiconductor package 401 in which the above-mentioned semiconductor device 101 is incorporated through the sealing body 407.
- the semiconductor package 401 includes a semiconductor chip 402, a pad portion 403, a heat spreader 404, a plurality of (three in this form) terminals 405, a plurality of (three in this form) lead wires 406, and a sealant 407.
- the above-mentioned semiconductor device 101 is applied as a semiconductor chip 402.
- the pad portion 403 includes a metal plate.
- the pad portion 403 may contain aluminum, copper, or the like.
- the pad portion 403 is formed in a rectangular shape in a plan view.
- the pad portion 403 has a plane area equal to or larger than the plane area of the semiconductor chip 402.
- the drain electrode 123 of the semiconductor chip 402 is electrically connected to the pad portion 403 by die bonding.
- the heat spreader 404 is connected to one side of the pad portion 403.
- the pad portion 403 and the heat spreader 404 are formed by a single metal plate.
- a through hole 404a is formed in the heat spreader 404.
- the through hole 404a is formed in a circular shape.
- the plurality of terminals 405 are arranged along the side opposite to the heat spreader 404 with respect to the pad portion 403.
- Each of the plurality of terminals 405 includes a metal plate extending in a strip shape.
- the terminal 405 may contain aluminum, copper, or the like.
- the plurality of terminals 405 include a first terminal 405A, a second terminal 405B, and a third terminal 405C.
- the first terminal 405A, the second terminal 405B, and the third terminal 405C are arranged at intervals along the side opposite to the heat spreader 404 with respect to the pad portion 403.
- the first terminal 405A, the second terminal 405B, and the third terminal 405C extend in a strip shape along a direction orthogonal to their arrangement direction.
- the second terminal 405B and the third terminal 405C sandwich the first terminal 405A from both sides.
- the plurality of conducting wires 406 may be bonding wires or the like.
- the plurality of conductors 406 include, in this form, conductors 406A, conductors 406B and conductors 406C.
- the lead wire 406A is electrically connected to the gate electrode 108 of the semiconductor chip 402 and the first terminal 405A.
- the lead wire 406B is electrically connected to the source electrode 110 and the second terminal 405B of the semiconductor chip 402.
- the conducting wire 406C is electrically connected to the pad portion 403 and the third terminal 405C.
- the bonding wire is made of aluminum, it is preferable that at least the surface of the third electrode layer (third electrode layer 203) is made of nickel.
- the sealing body 407 seals the semiconductor chip 402, the pad portion 403, and the plurality of conducting wires 406 so as to expose a part of the heat spreader 404 and the plurality of terminals 405.
- the sealing body 407 contains a sealing resin.
- the sealing body 407 is formed in a rectangular parallelepiped shape.
- the form of the semiconductor package 401 is not limited to the form shown in FIG.
- the semiconductor package 401 includes SOP (Small Outline Package), QFN (Quad Flat Non Lead Package), DFP (Dual Flat Package), DIP (Dual Inline Package), QFP (Quad Flat Package), SIP (Single Inline Package), Alternatively, SOJ (Small Outline J-leaded Package) or various semiconductor packages similar to these may be applied.
- the semiconductor device 101 may include a vertical diode.
- the semiconductor device 101 may include either a transistor or a diode, or may include both a transistor and a diode.
- FIG. 6 is a cross-sectional view of the semiconductor device 101 including a diode.
- the semiconductor device 101 includes a SiC semiconductor layer 501.
- the SiC semiconductor layer 501 includes an n + type SiC semiconductor substrate 502 and an n ⁇ type SiC epitaxial layer 503.
- the impurity density of the SiC semiconductor substrate 502 is, for example, about 1 ⁇ 10 18 cm -3 to about 1 ⁇ 10 21 cm -3 .
- the impurity density of the SiC epitaxial layer 503 is, for example, about 5 ⁇ 10 14 cm -3 to about 5 ⁇ 10 16 cm -3 .
- the SiC epitaxial layer 503 may have a buffer layer formed on the SiC semiconductor substrate 502 and a drift layer formed on the buffer layer.
- the semiconductor device 101 includes a cathode electrode 504 that covers the back surface ((000-1) C surface) of the SiC semiconductor substrate 502.
- the cathode electrode 504 is formed as an example of the second main surface electrode.
- the cathode electrode 504 covers the entire back surface of the SiC semiconductor substrate 502.
- the cathode electrode 504 is connected to the cathode terminal.
- the semiconductor device 101 includes a field insulating film 505 formed on the surface ((0001) Si surface) of the SiC epitaxial layer 503.
- the field insulating film 505 is made of SiO2 (silicon oxide), but may be made of another insulating material such as silicon nitride (SiN).
- the semiconductor device 101 includes an anode electrode 506 formed on the field insulating film 505.
- the anode electrode 506 is formed as an example of the first main surface electrode.
- the anode electrode 506 is connected to the anode terminal.
- the anode electrode 506 includes a first electrode layer 507 and a second electrode layer 508.
- the first electrode layer 507 is formed on the SiC epitaxial layer 503 and the field insulating film 505.
- the second electrode layer 508 is formed on the first electrode layer 507.
- the first electrode layer 507 may contain at least one of aluminum, copper, an aluminum alloy, or a copper alloy.
- the first electrode layer 507 may contain at least one of an aluminum-silicon alloy, an aluminum-silicon-copper alloy, and an aluminum-copper alloy.
- the second electrode layer 508 may contain at least one of nickel and copper.
- the second electrode layer 508 may have a single layer structure including a nickel layer or a copper layer.
- the second electrode layer 508 may have a laminated structure including a nickel layer and a copper layer.
- the second electrode layer 508 preferably includes a nickel layer.
- the second electrode layer 508 is harder than the first electrode layer 507.
- the semiconductor device 101 includes an oxide layer 509 formed on the second electrode layer 508.
- the oxide layer 509 is composed of a metal oxide layer containing a metal oxide.
- the oxide layer 509 is formed by oxidation of the outer surface of the anode electrode 506 (first main surface electrode). That is, the oxide layer 509 contains the oxide of the anode electrode 506. More specifically, the oxide layer 509 is formed by oxidizing the second electrode layer 508 and contains at least one oxide of a nickel layer and a copper layer. That is, the oxide layer 509 contains nickel oxide or copper oxide.
- the oxide layer 509 preferably has a thickness less than that of the anode electrode 506. It is particularly preferable that the oxide layer 509 has a thickness less than the thickness of the second electrode layer 508.
- the oxide layer 509 is removed by connecting the bonding wire, and the bonding wire and the second electrode layer 508 are directly connected.
- the oxide layer 204 remains even after wire bonding. Therefore, in the state where the bonding wire is connected, the second electrode layer 508 has a coating portion coated by the oxide layer 509 and a connection portion connected to the bonding wire.
- the connection portion of the second electrode layer 508 comprises a removal portion from which at least a part of the oxide layer 509 has been removed, and the bonding wires are directly connected electrically and mechanically.
- the semiconductor device 101 includes a p-type JTE (Junction Termination Extension) structure 510 (impurity region) formed in the vicinity of the surface (surface layer portion) of the SiC epitaxial layer 503.
- the JTE (Junction Termination Extension) structure 510 is formed so as to be in contact with the first electrode layer 507 of the anode electrode 506.
- the semiconductor device 101 is a semiconductor device including a vertical power semiconductor element.
- the semiconductor device 101 includes a SiC semiconductor layer 102, a first electrode layer (second electrode layer 202), a second electrode layer (third electrode layer 203), a third electrode layer (drain electrode 123), and an oxide layer 204.
- the SiC semiconductor layer 102 has a first main surface 103 and a second main surface 104 on the opposite side of the first main surface 103, and contains SiC as a main component.
- the first electrode layer (second electrode layer 202) is formed on the first main surface 103 side of the SiC semiconductor layer 102.
- the second electrode layer (third electrode layer 203) is formed on the first electrode layer (second electrode layer 202) and is electrically connected to the first terminal of the vertical power semiconductor element.
- the second electrode layer (third electrode layer 203) is harder than the first electrode layer (second electrode layer 202).
- the third electrode layer (drain electrode 123) is formed on the second main surface 104 side of the SiC semiconductor layer 102, and is electrically connected to the second terminal of the vertical power semiconductor element.
- the oxide layer 204 is formed on the surface of the second electrode layer (third electrode layer 203). According to this structure, the second electrode layer (third electrode layer 203) can suppress the destruction of the structure at the time of wire bonding, for example. Therefore, the mechanical strength can be improved.
- the second electrode layer (third electrode layer 203) is made of nickel (Ni) or copper (Cu), and the oxide layer 204 is made of an oxide of nickel or copper.
- the vertical power semiconductor element may be a vertical transistor, the first terminal may be a source terminal, and the second terminal may be a drain terminal.
- the vertical power semiconductor element may be a vertical transistor, the first terminal may be a gate terminal, and the second terminal may be a drain terminal.
- the vertical power semiconductor element may be a vertical diode, one of the first terminal and the second terminal may be an anode terminal, and the other may be a cathode terminal.
- the second electrode layer (third electrode layer 203) is formed of a plating layer.
- the semiconductor device 101 further includes a fourth electrode layer (fifth electrode layer 123b).
- the fourth electrode layer (fifth electrode layer 123b) is formed on the surface of the third electrode layer (fourth electrode layer 123a) opposite to the SiC semiconductor layer 102 side.
- the fourth electrode layer (fifth electrode layer 123b) is harder than the third electrode layer (fourth electrode layer 123a).
- the semiconductor device 101 semiconductor chip 402
- the method for manufacturing a semiconductor device is a method for manufacturing a semiconductor device 101 including a vertical power semiconductor element.
- the method for manufacturing this semiconductor device includes a first step, a second step, and a third step.
- the first electrode layer (second electrode layer 202) is formed on the first main surface 103 side of the SiC semiconductor layer 102.
- the first electrode layer (second electrode layer 202) is electrically connected to the first terminal of the vertical power semiconductor element and is harder than the first electrode layer (second electrode layer 202).
- a two-electrode layer (third electrode layer 203) is formed.
- the bonding wire (conductor wire 406) is connected to the second electrode layer (third electrode layer 203). According to this manufacturing method, the second electrode layer (third electrode layer 203) can suppress the destruction of the structure during wire bonding. Therefore, the mechanical strength can be improved.
- the second electrode layer (third electrode layer 203) is formed by the plating method.
- the bonding wire (conductor 406) connecting step (third step) may be included in the semiconductor package manufacturing method.
- the present disclosure is not limited to these embodiments.
- the scope of the present disclosure also includes a form in which various modifications that can be conceived by those skilled in the art are applied to the embodiment, and a form constructed by combining components in different embodiments, as long as the gist of the present disclosure is not deviated. Is done.
- A3 The semiconductor device (101) according to A1 or A2, wherein the vertical power semiconductor element is a vertical transistor, the first terminal is a source terminal, and the second terminal is a drain terminal. ..
- the semiconductor device (101) is further formed on the surface of the third electrode layer (123, 123a, 123b, 504) opposite to the SiC semiconductor layer (102, 501) side.
- the semiconductor device (101) according to any one of A1 to A4, comprising a fourth electrode layer (123b) that is harder than the third electrode layer (123, 123a, 123b, 504).
- the step of forming 202, 507) and the first electrode layer (202, 507) are electrically connected to the first terminal of the vertical power semiconductor element on the first electrode layer (202, 507).
- a method for manufacturing a semiconductor device (101) which comprises a step of forming a harder second electrode layer (203, 508) and a step of connecting a bonding wire (406) to the second electrode layer (203, 508). ..
- a semiconductor layer (102, 501) having a first main surface (103) on one side and a second main surface (104) on the other side, and a first electrode (103) covering the first main surface (103).
- a semiconductor device (101) comprising a 108, 110, 506) and an oxide layer (204, 509) covering the second electrode (108, 110, 506).
- the second electrode (203, 508) contains at least one of nickel and copper, and the oxide layer (204, 509) contains at least one oxide of nickel and copper. Included, the semiconductor device (101) according to B6.
- the functional device formed on the semiconductor layer (102, 501) is further included, and the second electrode (108, 110, 506) is electrically connected to the functional device.
- the semiconductor device (101) according to any one.
- the functional device includes a transistor having a source, and the second electrode (108, 110, 506) includes a source electrode (110) electrically connected to the source of the transistor in B11.
- the functional device includes a transistor having a gate, and the second electrode (108, 110, 506) includes a gate electrode (108) electrically connected to the gate of the transistor in B11.
- the functional device includes a diode having an anode, and the second electrode (108, 110, 506) includes an anode electrode (506) electrically connected to the anode of the diode in B11.
- the second main surface electrode (123, 123a, 123b, 504) is higher than the third electrode (123a) covering the second main surface (104) and the third electrode (123a).
- the semiconductor device (101) according to B15 which has hardness and includes a fourth electrode (123b) that covers the third electrode (123a).
- a semiconductor including the semiconductor device (101) according to any one of B1 to B16 and a bonding wire (406) electrically connected to the second electrode (108, 110, 506).
- the bonding wire (406) is electrically and mechanically connected to the second electrode (203, 508) through the oxide layer (204, 509) and is connected to the second electrode (108, 110).
- , 506) have a coating portion coated by the oxide layer (204, 509) and a connection portion directly connected to the bonding wire (406), according to the semiconductor package (401) according to B17. ..
- the step of preparing the semiconductor layer (102, 501) having the main surface (103), and the first electrode (202, 507) is formed on the main surface (103), and the first electrode (202) is formed.
- 507) By forming the second electrode (203, 508) having a hardness higher than the first electrode (202, 507) on the main surface (103), the first electrode (202, 507).
- Semiconductor device 102 SiC semiconductor layer 103 1st main surface 104 2nd main surface 108 Gate electrode (1st main surface electrode) 110 Source electrode (first main surface electrode) 123 Drain electrode (second main surface electrode) 123a 4th electrode layer 123b 5th electrode layer 201 1st electrode layer 202 2nd electrode layer 203 3rd electrode layer 204 Oxidation layer 401 Semiconductor package 402 Semiconductor chip (semiconductor device) 406 Conductor (bonding wire) 501 SiC semiconductor layer 504 Cathode electrode (second main surface electrode) 506 Anode electrode (first main surface electrode) 507 1st electrode layer 508 2nd electrode layer 509 Oxidized layer
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Abstract
半導体装置は、一方側の第1主面および他方側の第2主面を有する半導体層と、前記第1主面を被覆する第1電極、および、前記第1電極よりも高い硬度を有し、前記第1電極を被覆する第2電極を含む第1主面電極と、前記第1主面電極を被覆する酸化層と、を含む。
Description
この出願は、2020年5月8日に日本国特許庁に提出された特願2020-082702号に対応しており、この出願の全開示はここに引用により組み込まれる。本発明は、半導体装置、半導体パッケージ、および、それらの製造方法に関する。
特許文献1は、SiC半導体基板を用いた縦型半導体素子に関する技術を開示している。
本発明の一実施形態は、機械的強度を向上できる半導体装置、半導体パッケージ、および、それらの製造方法を提供する。
本発明の一実施形態は、縦型パワー半導体素子を含む半導体装置であって、第1主面、および当該第1主面の反対側の第2主面を有し、SiCを主成分として含む半導体層と、前記半導体層の前記第1主面側に形成された第1電極層と、前記第1電極層上に形成され、前記縦型パワー半導体素子の第1端子と電気的に接続され、前記第1電極層よりも硬い第2電極層と、前記SiC半導体層の前記第2主面側に形成され、前記縦型パワー半導体素子の第2端子と電気的に接続される第3電極層と、前記第2電極層の表面に形成された酸化層と、を含む、半導体装置を提供する。
本発明の一実施形態は、縦型パワー半導体素子を含む半導体装置の製造方法であって、SiCを主成分として含む半導体層の第1主面側に第1電極層を形成する工程と、前記第1電極層上に、前記縦型パワー半導体素子の第1端子と電気的に接続され、前記第1電極層よりも硬い第2電極層を形成する工程と、前記第2電極層にボンディングワイヤを接続する工程と、を含む、半導体装置の製造方法を提供する。
本発明の一実施形態は、一方側の第1主面および他方側の第2主面を有する半導体層と、前記第1主面を被覆する第1電極、および、前記第1電極よりも高い硬度を有し、前記第1電極を被覆する第2電極を含む第1主面電極と、前記第1主面電極を被覆する酸化層と、を含む、半導体装置を提供する。
本発明の一実施形態は、主面を有する半導体層を用意する工程と、第1電極を前記主面の上に形成し、前記第1電極より高い硬度を有する第2電極を前記第1電極の上に形成することによって、前記主面の上に前記第1電極および前記第2電極を含む第1主面電極を形成する工程と、前記第1主面電極の外面を被覆する酸化層を形成する工程と、を含む、半導体装置の製造方法を提供する。
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
以下、添付図面を参照して、本発明の実施形態が具体的に説明される。以下で説明される実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置位置、構成要素の接続形態、ステップ、ステップの順序などは、一例であり、本開示(present disclosure)を限定する主旨ではない。以下の実施形態における構成要素のうち独立請求項に記載されていない構成要素は、任意の構成要素として説明される。
各添付図面は、模式図であり、必ずしも厳密に図示されたものではない。したがって、たとえば、添付図面において縮尺などは必ずしも一致しない。添付図面において実質的に同一の構成には同一の符号が付されており、重複する説明は省略または簡略化される。
本明細書において、垂直、水平などの要素間の関係性を示す用語、および、矩形などの要素の形状を示す用語、ならびに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲を含むことを意味する表現である。
また、本明細書において、「上方」および「下方」という用語は、絶対的な空間認識における上方向(鉛直上方)および下方向(鉛直下方)を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いられる。具体的には、本明細書では、半導体層の一方の第1主面側を上側(上方)とし、他方の第2主面側を下側(下方)として説明がなされる。半導体装置(縦型トランジスタ)の実使用時には、第1主面側が下側(下方)であり、かつ、第2主面側が上側(上方)であってもよい。あるいは、半導体装置(縦型トランジスタ)は、第1主面および第2主面が水平面に対して傾斜又は直交する姿勢で使用されてもよい。
また、「上方」および「下方」という用語は、2つの構成要素の間に別の構成要素が介在されるように当該2つの構成要素が互いに間隔を空けて配置される場合に適用される他、2つの構成要素が互いに密着するように当該2つの構成要素が配置される場合にも適用される。
以下、本実施形態に係る半導体装置の構成が説明される。図1は、本実施形態に係る半導体装置101を示す平面図である。半導体装置101は、機能デバイスの一例としてのパワー半導体デバイス(パワー半導体素子)を含む。以下では、半導体装置101が縦型トランジスタを含む例が示される。
図1を参照して、半導体装置101は、ワイドバンドギャップ半導体の一例としてのSiC(炭化珪素)単結晶を含むSiC半導体層102を有している。SiC半導体層102は、この形態(this embodiment)では、直方体形状のチップ状に形成されている。SiC半導体層102は、一方側の第1主面103および他方側の第2主面104を含む。第1主面103は、機能デバイスの主たる構造が形成されるデバイス面である。第2主面104は、半導体装置101が接続対象に接続される際に、当該接続対象に対向する実装面であってもよい。
SiC半導体層102の一辺の長さは、1mm以上10mm以下(たとえば2mm以上5mm以下)であってもよい。SiC半導体層102には、アクティブ領域106および外側領域107が設定されている。アクティブ領域106は、縦型のMISFET(Metal Insulator Semiconductor Field Effect Transistor)が形成された領域である。外側領域107は、アクティブ領域106の外側の領域である。
半導体装置101は、SiC半導体層102の第1主面103の上にそれぞれ形成されたゲート電極108、ゲートフィンガー109およびソース電極110を含む。ゲート電極108およびソース電極110は、第1主面電極の一例としてそれぞれ形成されている。ゲート電極108はゲートパッドと称され、ソース電極110はソースパッドと称されてもよい。図1においてゲート電極108、ゲートフィンガー109およびソース電極110は、明瞭化のため、ハッチングによって示されている。ゲート電極108、ゲートフィンガー109およびソース電極110は、アルミニウムまたは銅を含んでいてもよい。
ゲート電極108は、平面視において四角形状に形成されている。ゲート電極108は、平面視において外側領域107およびアクティブ領域106の境界領域を横切るように、外側領域107からアクティブ領域106内に引き出されている。ゲートフィンガー109は、外側領域107に形成されている。ゲートフィンガー109は、ゲート電極108から引き出され、外側領域107を帯状に延びている。
ソース電極110は、ゲート電極108およびゲートフィンガー109から間隔を空けてアクティブ領域106に形成されている。ソース電極110は、ゲート電極108およびゲートフィンガー109によって区画された凹状の領域を被覆するように、平面視において凹形状に形成されている。ゲート電極108およびゲートフィンガー109には、ゲート電圧が印加される。ゲート電圧は、10V以上50V以下(たとえば30V程度)であってもよい。ソース電極110には、ソース電圧が印加される。ソース電圧は、基準電圧(たとえばGND電圧)であってもよい。
図2は、SiC半導体層102の断面図であって、アクティブ領域106におけるMISFETの第1方向Xの断面図である。第1方向Xは、SiC半導体層102の第1主面103(第2主面104)に沿う任意の方向である。図2を参照して、SiC半導体層102は、この形態では、n+型のSiC半導体基板121およびn型のSiCエピタキシャル層122を含む積層構造を有している。SiC半導体基板121は、MISFETのドレイン領域として形成されている。SiCエピタキシャル層122は、MISFETのドリフト領域として形成されている。
SiC半導体基板121は、SiC半導体層102の第2主面104を形成している。SiCエピタキシャル層122は、SiC半導体層102の第1主面103を形成している。SiC半導体層102の第2主面104は、研削面であってもよい。SiC半導体基板121の厚さは、1μm以上1000μm未満であってもよい。SiC半導体基板121の厚さは、150μm以下であることが好ましい。
SiCエピタキシャル層122の厚さは、1μm以上100μm以下であってもよい。SiCエピタキシャル層122の厚さは、15μm以下または10μm以下であることが好ましい。SiCエピタキシャル層122のn型不純物濃度は、SiC半導体基板121のn型不純物濃度以下である。SiCエピタキシャル層122のn型不純物濃度は、1.0×1015cm-3以上1.0×1018cm-3以下であってもよい。
SiCエピタキシャル層122は、この形態では、SiC半導体層102の第1主面103の法線方向Zに沿って異なるn型不純物濃度を有する複数の領域を有している。SiCエピタキシャル層122は、具体的には、n型不純物濃度が比較的高い高濃度領域122a、および、高濃度領域122aよりもn型不純物濃度が低い低濃度領域122bを含む。
高濃度領域122aは、第1主面103側の領域に形成されている。低濃度領域122bは、高濃度領域122aに対してSiC半導体層102の第2主面104側の領域に形成されている。高濃度領域122aのn型不純物濃度は、1×1016cm-3以上1×1018cm-3以下であってもよい。低濃度領域122bのn型不純物濃度は、1×1015cm-3以上1×1016cm-3以下であってもよい。高濃度領域122aの厚さは、低濃度領域122bの厚さ以下である。高濃度領域122aの厚さは、具体的には、低濃度領域122bの厚さ未満である。
半導体装置101は、SiC半導体層102の第2主面104を被覆するドレイン電極123を含む。ドレイン電極123は、第2主面電極の一例として形成されており、ドレインパッドと称されてもよい。オフ時においてソース電極110およびドレイン電極123の間に印加可能な最大電圧は、1000V以上10000V以下であってもよい。
ドレイン電極123は、Ti(チタン)層、Ni(ニッケル)層、Au(金)層またはAg(銀)層のうちの少なくとも1つを含んでいてもよい。ドレイン電極123は、SiC半導体層102の第2主面104からこの順に積層されたTi層、Ni層、Au層およびAg層を含む4層構造を有していてもよい。
ドレイン電極123は、SiC半導体層102の第2主面104からこの順に積層されたTi層、Al(アルミニウム)Cu(AlとCuの合金)層、Ni層およびAu層を含む4層構造を有していてもよい。ドレイン電極123は、SiC半導体層102の第2主面104からこの順に積層されたTi層、AlSi(シリコン)Cu(AlとSiとCuの合金)層、Ni層およびAu層を含む4層構造を有していてもよい。ドレイン電極123は、Ti層の代わりに、TiN(窒化チタン)層、または、Ti層およびTiN層を含む積層構造を有していてもよい。
半導体装置101は、アクティブ領域106においてSiC半導体層102の第1主面103の表層部に形成されたp型のボディ領域126を含む。ボディ領域126は、アクティブ領域106を画定している。つまり、ボディ領域126は、この形態では、SiC半導体層102の第1主面103においてアクティブ領域106を形成する領域の全域に形成されている。ボディ領域126のp型不純物濃度は、1×1017cm-3以上1×1020cm-3以下であってもよい。
半導体装置101は、アクティブ領域106においてSiC半導体層102の第1主面103の表層部に形成された複数のゲートトレンチ131を含む。複数のゲートトレンチ131は、任意の第1方向Xに沿って間隔を空けて形成されている。複数のゲートトレンチ131は、第1方向Xに交差する第2方向Yに沿って延びる帯状に形成されている。複数のゲートトレンチ131は、平面視においてストライプ状に形成されている。各ゲートトレンチ131の長さは、0.5mm以上であってもよい。各ゲートトレンチ131の長さは、この形態では、1mm以上10mm以下(たとえば2mm以上5mm以下)である。
各ゲートトレンチ131は、ボディ領域126を貫通し、SiCエピタキシャル層122に至っている。各ゲートトレンチ131の底壁は、SiCエピタキシャル層122内に位置している。各ゲートトレンチ131の底壁は、具体的には、SiCエピタキシャル層122の高濃度領域122aに位置している。SiC半導体層102の第1主面103の法線方向Zに関して、ゲートトレンチ131の深さは、0.5μm以上3μm以下(たとえば1μm程度)であってもよい。ゲートトレンチ131の深さは、0.5μm以上1.0μm以下であることが好ましい。ゲートトレンチ131の第1方向Xの幅は、0.1μm以上2μm以下(たとえば0.5μm程度)であってもよい。ゲートトレンチ131の第1方向Xの幅は、0.1μm以上0.5μm以下であることが好ましい。
各ゲートトレンチ131内には、ゲート絶縁層134およびゲート電極層135が形成されている。ゲート絶縁層134は、酸化シリコンを含む。ゲート絶縁層134は、窒化シリコン等の他の絶縁膜を含んでいてもよい。ゲート絶縁層134は、ゲートトレンチ131内に凹状の空間が区画されるようにゲートトレンチ131の内壁面に沿って膜状に形成されている。
ゲート絶縁層134は、第1領域134a、第2領域134bおよび第3領域134cを含む。第1領域134aは、ゲートトレンチ131の側壁に沿って形成されている。第2領域134bは、ゲートトレンチ131の底壁に沿って形成されている。第3領域134cは、SiC半導体層102の第1主面103に沿って形成されている。第1領域134aの厚さは、第2領域134bの厚さおよび第3領域134cの厚さよりも小さい。第1領域134aの厚さは、0.01μm以上0.2μm以下であってもよい。第2領域134bの厚さは、0.05μm以上0.5μm以下であってもよい。第3領域134cの厚さは、0.05μm以上0.5μm以下であってもよい。むろん、一様な厚さを有するゲート絶縁層134が形成されていてもよい。
ゲート電極層135は、ゲート絶縁層134を挟んでゲートトレンチ131に埋め込まれている。ゲート電極層135は、具体的には、ゲート絶縁層134によって区画された凹状の空間を満たすようにゲートトレンチ131に埋め込まれている。ゲート電極層135は、ゲート電圧によって制御される。ゲート電極層135は、ゲート電極108およびゲートフィンガー109に電気的に接続される。
ゲート電極層135は、ゲートトレンチ131が延びる方向(第2方向Y)と直交する断面視においてSiC半導体層102の第1主面103の法線方向Zに沿って延びる壁状に形成されている。ゲート電極層135は、導電性ポリシリコンを含んでいてもよい。ゲート電極層135は、導電性ポリシリコンの一例としてのn型ポリシリコンまたはp型ポリシリコンを含んでいてもよい。ゲート電極層135は、導電性ポリシリコンに代えて、タングステン、アルミニウム、銅、アルミニウム合金または銅合金のうちの少なくとも1種を含んでいてもよい。
半導体装置101は、アクティブ領域106においてSiC半導体層102の第1主面103に形成された複数のソーストレンチ141を含む。各ソーストレンチ141は、互いに隣り合う2つのゲートトレンチ131の間の領域に形成されている。複数のソーストレンチ141は、第2方向Yに沿って延びる帯状にそれぞれ形成されている。複数のソーストレンチ141は、平面視においてストライプ状に形成されている。第1方向Xに関して、互いに隣り合うソーストレンチ141の中央部間のピッチは、1.5μm以上3μm以下であってもよい。
各ソーストレンチ141は、ボディ領域126を貫通し、SiCエピタキシャル層122に至っている。各ソーストレンチ141の底壁は、SiCエピタキシャル層122内に位置している。各ソーストレンチ141の底壁は、具体的には、高濃度領域122aに位置している。ソーストレンチ141の深さは、この形態では、ゲートトレンチ131の深さ以上である。具体的には、ソーストレンチ141の深さは、ゲートトレンチ131の深さよりも大きい。
SiC半導体層102の第1主面103の法線方向Zに関して、ソーストレンチ141の深さは、0.5μm以上10μm以下(たとえば2μm程度)であってもよい。ソーストレンチ141の第1方向幅は、0.1μm以上2μm以下(たとえば0.5μm程度)であってもよい。各ソーストレンチ141内には、ソース絶縁層142およびソース電極層143が形成されている。
ソース絶縁層142は、酸化シリコンを含んでいてもよい。ソース絶縁層142は、ソーストレンチ141内に凹状の空間が区画されるようにソーストレンチ141の内壁面に沿って膜状に形成されている。ソース絶縁層142は、第1領域142aおよび第2領域142bを含む。第1領域142aは、ソーストレンチ141の側壁に沿って形成されている。第2領域142bは、ソーストレンチ141の底壁に沿って形成されている。第1領域142aの厚さは、第2領域142bの厚さよりも小さい。第1領域142aの厚さは、0.01μm以上0.2μm以下であってもよい。第2領域142bの厚さは、0.05μm以上0.5μm以下であってもよい。むろん、一様な厚さを有するソース絶縁層142が形成されていてもよい。
ソース電極層143は、ソース絶縁層142を挟んでソーストレンチ141に埋め込まれている。ソース電極層143は、具体的には、ソース絶縁層142によって区画された凹状の空間を満たすように、ソーストレンチ141に埋め込まれている。ソース電極層143は、ソース電圧によって制御される。ソース電極層143の厚さは、0.5μm以上10μm以下(たとえば1μm程度)であってもよい。
ソース電極層143は、材質的にSiCに近い性質を有するポリシリコンを含むことが好ましい。これにより、SiC半導体層102内において生じる応力を低減できる。ソース電極層143は、ゲート電極層135と同一の導電材料種を含んでいてもよい。ソース電極層143は、導電性ポリシリコンを含んでいてもよい。ソース電極層143は、導電性ポリシリコンの一例としてのn型ポリシリコンまたはp型ポリシリコンを含んでいてもよい。ソース電極層143は、導電性ポリシリコンに代えて、タングステン、アルミニウム、銅、アルミニウム合金または銅合金のうちの少なくとも1種を含んでいてもよい。
このように、半導体装置101は、トレンチゲート構造およびトレンチソース構造を有している。トレンチゲート構造は、ゲートトレンチ131、ゲート絶縁層134、ゲート電極層135を含む。トレンチソース構造は、ソーストレンチ141、ソース絶縁層142およびソース電極層143を含む。
半導体装置101は、ボディ領域126の表層部において、ゲートトレンチ131の側壁に沿う領域に形成されたn+型のソース領域153を含む。この形態では、複数のソース領域153が、第1方向Xに関して、ゲートトレンチ131の一方側の側壁および他方側の側壁に沿って形成されている。ソース領域153のn型不純物濃度は、1.0×1018cm-3以上1.0×1021cm-3以下であってもよい。
複数のソース領域153は、第2方向Yに沿って延びる帯状にそれぞれ形成されている。複数のソース領域153は、平面視においてストライプ状に形成されている。各ソース領域153は、ゲートトレンチ131の側壁およびソーストレンチ141の側壁から露出している。
半導体装置101は、SiC半導体層102の第1主面103の表層部に形成された複数のp+型のコンタクト領域154を含む。コンタクト領域154のp型不純物濃度は、ボディ領域126のp型不純物濃度よりも大きい。コンタクト領域154のp型不純物濃度は、1.0×1018cm-3以上1.0×1021cm-3以下であってもよい。
複数のコンタクト領域154は、各ソーストレンチ141の側壁に沿って形成されている。複数のコンタクト領域154は、第2方向Yに沿って間隔を空けて形成されている。複数のコンタクト領域154は、ゲートトレンチ131から第1方向Xに沿って間隔を空けて形成されている。各コンタクト領域154は、ソーストレンチ141の側壁および底壁を被覆している。
半導体装置101は、SiC半導体層102の第1主面103の表層部に形成された複数のp型のディープウェル領域155を含む。ディープウェル領域155は、アクティブ領域106においてSiC半導体層102の耐圧を調整する耐圧調整領域(耐圧保持領域)とも称される。各ディープウェル領域155は、コンタクト領域154を被覆するように、各ソーストレンチ141の内壁に沿って形成されている。
ディープウェル領域155のp型不純物濃度は、ボディ領域126のp型不純物濃度とほぼ等しくてもよい。ディープウェル領域155のp型不純物濃度は、ボディ領域126のp型不純物濃度を超えていてもよい。ディープウェル領域155のp型不純物濃度は、ボディ領域126のp型不純物濃度未満であってもよい。ディープウェル領域155のp型不純物濃度は、コンタクト領域154のp型不純物濃度以下であってもよい。ディープウェル領域155のp型不純物濃度は、コンタクト領域154のp型不純物濃度未満であってもよい。ディープウェル領域155のp型不純物濃度は、1.0×1017cm-3以上1.0×1019cm-3以下であってもよい。
ディープウェル領域155は、SiC半導体層102(SiCエピタキシャル層122の高濃度領域122a)との間でpn接合部を形成している。このpn接合部からは、互いに隣り合う複数のゲートトレンチ131の間の領域に向けて空乏層が拡がる。この空乏層は、ゲートトレンチ131の底壁に対してSiC半導体層102の第2主面104側の領域に向けて拡がる。
半導体装置101は、SiC半導体層102の第1主面103の上に形成された層間絶縁層191を含む。層間絶縁層191は、アクティブ領域106および外側領域107を選択的に被覆している。層間絶縁層191は、酸化シリコンまたは窒化シリコンを含んでいてもよい。層間絶縁層191は、酸化シリコンの一例としてのPSG(Phosphor Silicate Glass)および/またはBPSG(Boron Phosphor Silicate Glass)を含んでいてもよい。
半導体装置101は、層間絶縁層191の上に形成された前述のソース電極110を含む。ソース電極110は、SiC半導体層102の第1主面103側(層間絶縁層191側)からこの順に積層された第1電極層201、第2電極層202および第3電極層203を含む積層構造を有している。第1電極層201は、チタン層または窒化チタン層を含む単層構造を有していてもよい。第1電極層201は、SiC半導体層102の第1主面103側からこの順に積層されたチタン層および窒化チタン層を含む積層構造を有していてもよい。
第2電極層202の厚さは、第1電極層201の厚さよりも大きい。第2電極層202は、第1電極層201の抵抗値よりも低い抵抗値を有する導電材料を含む。第2電極層202は、アルミニウム、銅、アルミニウム合金または銅合金のうちの少なくとも1つを含んでいてもよい。第2電極層202は、アルミニウム-シリコン合金、アルミニウム-シリコン-銅合金またはアルミニウム-銅合金のうちの少なくとも1つを含んでいてもよい。第2電極層202は、この形態では、アルミニウム-シリコン-銅合金を含む。SiC半導体層102の第1主面103(ウエハの表面)は、層間絶縁層191の有無などに起因した凹凸構造を有しており、第2電極層202の表面は、上記凹凸構造に倣って形成された凹凸構造(凹凸部)を有している。
第3電極層203は、ニッケル(Ni)および銅(Cu)のうちの少なくとも1つを含む。第3電極層203は、ニッケル層または銅層を含む単層構造を有していてもよい。第3電極層203は、ニッケル層および銅層を含む積層構造を有していてもよい。第3電極層203は、ニッケル層を含むことが好ましい。第3電極層203は、第2電極層202よりも硬い。比較的硬い第3電極層203を第2電極層202の上に設けることにより、たとえば、ワイヤボンディング時にソース電極110が剥がれたり、構造の破壊が生じたりすることを抑制できる。つまり、機械的強度を向上できる。
たとえば、SiC半導体層102の第1主面103の法線方向Zに関して、第3電極層203の厚さは、1μm以上10μm以下であってもよい。第3電極層203の表面は、第2電極層202よりも平坦性が高い。具体的には、第3電極層203の厚み方向における最高位置と最低位置との差分は、第2電極層202の厚み方向における最高位置と最低位置との差分よりも小さい。
具体的には、1つのアクティブセル(図2参照)における第3電極層203の厚み方向における最高位置と最低位置との差分は、第2電極層202の厚み方向における最高位置と最低位置との差分よりも小さい。最高位置は典型的には、層間絶縁層191の中心部Aにおける各層の表面位置であり、最低位置は、典型的には、隣接する2つの層間絶縁層191の中間位置Bにおける各層の表面位置である。しかしながら、SiC半導体層102の第1主面103(ウエハの表面)に形成される構造は様々であるため、最高位置および最低位置の定義はこの限りではない。
半導体装置101は、第3電極層203の上に形成された酸化層204を含む。酸化層204は、金属酸化物を含む金属酸化層からなる。酸化層204は、具体的には、ソース電極110(第1主面電極)の外面の酸化によって形成されている。つまり、酸化層204は、ソース電極110の酸化物を含む。酸化層204は、さらに具体的には、第3電極層203が酸化することにより形成され、ニッケルおよび銅のうちの少なくとも1つの酸化物を含む。つまり、酸化層204は、酸化ニッケル、または、酸化銅を含む。酸化層204は、ソース電極110の厚さ未満の厚さを有していることが好ましい。酸化層204は、第3電極層203の厚さ未満の厚さを有していることが特に好ましい。
ワイヤボンディング時において、ボンディングワイヤが接続されることで酸化層204は除去され、ボンディングワイヤと第3電極層203とが直接接続される。ボンディングワイヤと第3電極層203との接続部分以外の領域では、ワイヤボンディング後においても酸化層204が残留する。したがって、ボンディングワイヤが接続された状態において、第3電極層203は、酸化層204によって被覆された被覆部、および、ボンディングワイヤに接続された接続部を有している。第3電極層203の接続部は、酸化層204の少なくとも一部が除去された除去部からなり、ボンディングワイヤが電気的および機械的に直接接続されている。
具体的な図示は省略されるが、半導体装置101は、層間絶縁層191の上に形成された前述のゲート電極108および前述のゲートフィンガー109を含む。ゲート電極108は、ソース電極110と同様、SiC半導体層102の第1主面103側(層間絶縁層191側)からこの順に積層された第1電極層201、第2電極層202および第3電極層203を含む積層構造を有している。前述の酸化層204は、ゲート電極108の外面(第3電極層203)にも形成されている。
次に、半導体装置101の製造工程を説明する。図3A~図3Fは、図2に示す半導体装置101の製造方法の一例を示す図である。
まず、図3Aを参照して、n+型のSiC半導体基板121のベースとなるn+型のSiC半導体ウエハ301が用意される。SiC半導体ウエハ301は、一方側の第1ウエハ主面302および他方側の第2ウエハ主面303を有している。次に、SiC半導体ウエハ301の第1ウエハ主面302の上に、SiCエピタキシャル層122が形成される。SiCエピタキシャル層122は、エピタキシャル成長法によって、SiC半導体ウエハ301の第1ウエハ主面302の上からSiCを成長することによって形成される。
この工程では、n型不純物の添加量を調節することによって、高濃度領域122aおよび低濃度領域122bを有するSiCエピタキシャル層122が形成される。これにより、SiC半導体ウエハ301およびSiCエピタキシャル層122を含むSiC半導体層102が形成される。SiC半導体層102は、第1主面103および第2主面104を含む。以下、SiC半導体層102、第1主面103および第2主面104を用いて説明する。
次に、SiC半導体層102の第1主面103の表層部にp型のボディ領域126が形成される。ボディ領域126は、この工程では、SiC半導体層102の第1主面103の表層部の全域に形成される。ボディ領域126は、SiC半導体層102の第1主面103に対するp型不純物の導入によって形成される。
次に、ボディ領域126の表層部にn+型のソース領域153が形成される。ソース領域153は、ボディ領域126の表層部に対するn型不純物の導入によって形成される。ソース領域153は、この工程では、SiC半導体層102の第1主面103の表層部の全域に形成される。次に、SiC半導体層102の第1主面103の上に、ハードマスク304が形成される。ハードマスク304は、酸化シリコンを含んでいてもよい。ハードマスク304は、CVD(Chemical Vapor Deposition)法または熱酸化処理法によって形成されてもよい。この工程では、ハードマスク304は、熱酸化処理法によって形成される。
次に、図3Bを参照して、レジストマスクを介するエッチング法(たとえばドライエッチング法)によって、SiC半導体層102の不要な部分が除去される。この工程では、SiCエピタキシャル層122の不要な部分が除去される。これにより、ゲートトレンチ131およびソーストレンチ141が形成される。次に、マスク307が形成される。マスク307は、ゲートトレンチ131、ソーストレンチ141および外側領域107を埋めてSiC半導体層102の第1主面103を被覆する。マスク307は、ポリシリコン層308および絶縁層309を含む積層構造を有している。絶縁層309は、酸化シリコンを含む。
ポリシリコン層308は、CVD法によって形成されてもよい。絶縁層309は、CVD法または熱酸化処理法によって形成されてもよい。絶縁層309は、この工程では、ポリシリコン層308に対する熱酸化処理法によって形成されている。
次に、レジストマスクを介するエッチング法(たとえばドライエッチング法)によって、マスク307の不要な部分が除去される。これにより、マスク307からソーストレンチ141および外側領域107が露出する。次に、マスク307を介するエッチング法(たとえばドライエッチング法)によって、SiC半導体層102の不要な部分が除去される。これにより、ソーストレンチ141および外側領域107がさらに掘り下げられる。
次に、SiC半導体層102の第1主面103の表層部に、ディープウェル領域155が形成される。ディープウェル領域155は、SiC半導体層102の第1主面103に対するp型不純物の導入によって形成される。p型不純物は、マスク307を介してSiC半導体層102の第1主面103に導入される。
次に、図3Dを参照して、マスク307が除去される。次に、SiC半導体層102の第1主面103の表層部に、コンタクト領域154が形成される。コンタクト領域154は、SiC半導体層102の第1主面103に対するp型不純物の導入によって形成される。p型不純物は、レジストマスクを介してSiC半導体層102の第1主面103に導入される。
次に、SiC半導体層102の第1主面103の上に、ゲート絶縁層134およびソース絶縁層142のベースとなるベース絶縁層が形成される。ベース絶縁層は、酸化シリコンを含んでいてもよい。ベース絶縁層は、CVD法または熱酸化処理法によって形成されてもよい。次に、ゲート電極層135およびソース電極層143のベースとなるベース導電体層が、SiC半導体層102の第1主面103の上に形成される。ベース導電体層は、ゲートトレンチ131、ソーストレンチ141および外側領域107を埋めてSiC半導体層102の第1主面103を被覆する。
ベース導電体層は、ポリシリコンを含んでいてもよい。ベース導電体層は、CVD法によって形成されてもよい。CVD法は、LP-CVD(Low Pressure-CVD)法であってもよい。次に、ベース導電体層の不要な部分が除去される。ベース導電体層の不要な部分は、ベース絶縁層が露出するまで除去される。ベース導電体層の不要な部分は、ベース絶縁層をエッチングストップ層とするエッチバック法によって除去されてもよい。
ベース導電体層の不要な部分は、所定パターンを有するマスクを介するエッチング法(たとえばウエットエッチング法)によって除去されてもよい。これにより、ゲート電極層135およびソース電極層143が形成される。
次に、図3Eを参照して、SiC半導体層102の第1主面103の上に、層間絶縁層191が形成される。層間絶縁層191は、アクティブ領域106および外側領域107を一括して被覆する。層間絶縁層191は、酸化シリコンまたは窒化シリコンを含んでいてもよい。層間絶縁層191は、CVD法によって形成されてもよい。次に、層間絶縁層191の不要な部分が除去される。層間絶縁層191の不要な部分は、レジストマスクを介するエッチング法(たとえばドライエッチング法)によって除去されてもよい。
次に、層間絶縁層191から露出するベース絶縁層の不要な部分が除去される。ベース絶縁層の不要な部分は、エッチング法(たとえばドライエッチング法)によって除去されてもよい。これにより、ベース絶縁層が、ゲート絶縁層134およびソース絶縁層142に分断される。
次に、ゲート電極108およびソース電極110のベースとなるベース電極層が、層間絶縁層191の上に形成される。この工程では、第1電極層201および第2電極層202が形成される。この工程では、まず、第1電極層201が、層間絶縁層191の上に形成される。第1電極層201は、チタン層および窒化チタン層を層間絶縁層191の上からこの順に形成する工程を含む。チタン層および窒化チタン層は、スパッタ法によって形成されてもよい。チタン層または窒化チタン層からなる単層構造有する第1電極層201が形成されてもよい。
次に、第2電極層202が、第1電極層201の上に形成される。第2電極層202は、アルミニウム-シリコン-銅合金を含んでいてもよい。第2電極層202は、スパッタ法によって形成されてもよい。
次に、SiC半導体層102の第2主面104にドレイン電極123が形成される。この工程では、Ti層、Ni層、Au層またはAg層のうちの少なくとも1つを、ドレイン電極123として形成する工程を含んでいてもよい。Ti層、Ni層、Au層またはAg層は、スパッタ法によって形成されてもよい。ドレイン電極123の形成工程は、SiC半導体層102の第2主面104からTi層、Ni層、Au層およびAg層をこの順に形成する工程を含んでいてもよい。Ti層、Ni層、Au層およびAg層は、スパッタ法によって形成されてもよい。
次に、図3Fを参照して、第3電極層203が、第2電極層202の上に形成される。第3電極層203は、ニッケルおよび銅のうちの少なくとも1つを含んでいてもよい。第3電極層203は、ニッケル層または銅層を含む単層構造を有していてもよい。第3電極層203は、ニッケル層および銅層を含む積層構造を有していてもよい。
この工程では、まず、SiC半導体層102の第2主面104のドレイン電極123の表面に裏面テープ205が貼付される。次に、メッキ法により第3電極層203が第2電極層202の上に形成される。たとえばメッキ法は、無電解メッキ法であってもよい。第3電極層203の形成後、裏面テープ205が剥離される。第3電極層203の形成後、第3電極層203の表面には、酸化により酸化層204が形成される。酸化層204の形成工程は、第3電極層203の形成工程に含まれてもよい。
その後、ダイシングライン(ダイシングストリート)に沿って、SiC半導体層102(SiC半導体ウエハ301)が選択的に切断される。これにより、一枚のSiC半導体ウエハ301から複数の半導体装置101が切り出される。ダイシング後の半導体装置101に対しては、第3電極層203に対してボンディングワイヤ等の導線(導電接続部材)が接続される工程が実施される。以上を含む工程を経て半導体装置101が形成される。
ここでは、裏面テープ205の貼付によって第1主面103側にのみ第3電極層203が形成されたが、裏面テープ205を貼付せずに無電解メッキ法が実施され、第1主面103側および第2主面104側の両方に電極層(第3電極層203)が形成されてもよい。つまり、第3電極層203に対応した電極層がドレイン電極123を被覆していてもよい。
図4は、この場合の半導体装置101の構成を示す断面図である。同図に示すように、ドレイン電極123は、SiC半導体層102の第2主面104からこの順に形成された第4電極層123aおよび第5電極層123bを含む。第4電極層123aは、図2に示すドレイン電極123に相当する。
第4電極層123aは、たとえば、第2電極層202と同じ材料で構成される。たとえば、第4電極層123aおよび第2電極層202は、アルミニウムで構成される。また、第5電極層123bは、第3電極層203と同じ材料で構成される。第5電極層123bは、第3電極層203と同工程で無電解メッキ法により形成される。
第5電極層123bは、ニッケルおよび銅のうちの少なくとも1つを含んでいてもよい。第5電極層123bは、ニッケル層または銅層を含む単層構造を有していてもよい。第5電極層123bは、ニッケル層および銅層を含む積層構造を有していてもよい。第5電極層123bの表面は、第3電極層203の表面と同様に酸化層204によって被覆されていてもよい。つまり、半導体装置101は、第2主面104側においてドレイン電極123の表面(第5電極層123bの表面)を被覆する酸化層(第2主面104側の酸化層204)を含んでいてもよい。
次に、半導体装置101を含む半導体パッケージ401の構成が説明される。図5は、前述の半導体装置101が組み込まれた半導体パッケージ401を、封止体407を透過して示す斜視図である。
半導体パッケージ401は、半導体チップ402、パッド部403、ヒートスプレッダ404、複数(この形態では3本)の端子405、複数(この形態では3本)の導線406および封止体407を含む。前述の半導体装置101が、半導体チップ402として適用される。
パッド部403は、金属板を含む。パッド部403は、アルミニウムや銅等を含んでいてもよい。パッド部403は、平面視において四角形状に形成されている。パッド部403は、半導体チップ402の平面面積以上の平面面積を有している。半導体チップ402のドレイン電極123は、ダイボンディングによってパッド部403に電気的に接続されている。
ヒートスプレッダ404は、パッド部403の一辺に接続されている。この形態では、パッド部403およびヒートスプレッダ404が、一枚の金属板によって形成されている。ヒートスプレッダ404には、貫通孔404aが形成されている。貫通孔404aは、円形状に形成されている。複数の端子405は、パッド部403に対してヒートスプレッダ404とは反対側の辺に沿って配列されている。複数の端子405は、それぞれ帯状に延びる金属板を含む。端子405は、アルミニウムや銅等を含んでいてもよい。複数の端子405は、第1端子405A、第2端子405Bおよび第3端子405Cを含む。
第1端子405A、第2端子405Bおよび第3端子405Cは、パッド部403に対してヒートスプレッダ404とは反対側の辺に沿って間隔を空けて配列されている。第1端子405A、第2端子405Bおよび第3端子405Cは、それらの配列方向に直交する方向に沿って帯状に延びている。第2端子405Bおよび第3端子405Cは、第1端子405Aを両側から挟み込んでいる。
複数の導線406は、ボンディングワイヤ等であってもよい。複数の導線406は、この形態では、導線406A、導線406Bおよび導線406Cを含む。導線406Aは、半導体チップ402のゲート電極108および第1端子405Aに電気的に接続されている。導線406Bは、半導体チップ402のソース電極110および第2端子405Bに電気的に接続されている。導線406Cは、パッド部403および第3端子405Cに電気的に接続されている。ボンディングワイヤがアルミニウムにより構成される場合、第3電極層(第3電極層203)の少なくとも表面はニッケルにより構成されることが好ましい。
封止体407は、ヒートスプレッダ404および複数の端子405の一部を露出させるように、半導体チップ402、パッド部403および複数の導線406を封止している。封止体407は、封止樹脂を含む。封止体407は、直方体形状に形成されている。半導体パッケージ401の形態は、図5に示される形態に制限されない。
半導体パッケージ401としては、SOP(Small Outline Package)、QFN(Quad Flat Non Lead Package)、DFP(Dual Flat Package)、DIP(Dual Inline Package)、QFP(Quad Flat Package)、SIP(Single Inline Package)、もしくは、SOJ(Small Outline J-leaded Package)、または、これらに類する種々の半導体パッケージが適用されてもよい。
上記説明では、半導体装置101に含まれる機能デバイス(半導体素子)が縦型トランジスタである例が示されたが、半導体装置101は、縦型ダイオードを含んでもよい。半導体装置101は、トランジスタおよびダイオードのいずれか一方を含んでもよいし、トランジスタおよびダイオードの両方を含んでもよい。
図6は、ダイオードを含む半導体装置101の断面図である。この半導体装置101は、図6に示すように、SiC半導体層501を含む。SiC半導体層501は、n+型のSiC半導体基板502およびn-型のSiCエピタキシャル層503を含む。SiC半導体基板502の不純物密度は、たとえば、約1×1018cm-3~約1×1021cm-3である。SiCエピタキシャル層503の不純物密度は、たとえば、約5×1014cm-3~約5×1016cm-3である。SiCエピタキシャル層503は、SiC半導体基板502上に形成されたバッファ層と、バッファ層上に形成されたドリフト層とを有していてもよい。
半導体装置101は、SiC半導体基板502の裏面((000-1)C面)を被覆するカソード電極504を含む。カソード電極504は、第2主面電極の一例として形成されている。カソード電極504は、SiC半導体基板502の裏面の全域を覆っている。カソード電極504は、カソード端子に接続される。
半導体装置101は、SiCエピタキシャル層503の表面((0001)Si面)に形成されたフィールド絶縁膜505を含む。フィールド絶縁膜505は、SiO2(酸化シリコン)からなるが、窒化シリコン(SiN)など、他の絶縁物からなっていてもよい。
半導体装置101は、フィールド絶縁膜505上に形成されたアノード電極506を含む。アノード電極506は、第1主面電極の一例として形成されている。アノード電極506は、アノード端子に接続される。アノード電極506は、第1電極層507および第2電極層508を含む。第1電極層507は、SiCエピタキシャル層503およびフィールド絶縁膜505上に形成されている。第2電極層508は、第1電極層507の上に形成されている。
たとえば、第1電極層507は、アルミニウム、銅、アルミニウム合金または銅合金のうちの少なくとも1つを含んでいてもよい。第1電極層507は、アルミニウム-シリコン合金、アルミニウム-シリコン-銅合金またはアルミニウム-銅合金のうちの少なくとも1つを含んでいてもよい。
第2電極層508は、ニッケルおよび銅のうちの少なくとも1つを含んでいてもよい。第2電極層508は、ニッケル層または銅層を含む単層構造を有していてもよい。第2電極層508は、ニッケル層および銅層を含む積層構造を有していてもよい。第2電極層508は、ニッケル層を含むことが好ましい。第2電極層508は、第1電極層507よりも硬い。比較的硬い第2電極層508を第1電極層507の上に設けることにより、たとえば、ワイヤボンディング時にアノード電極506が剥がれたり、構造の破壊が生じたりすることを抑制できる。つまり、機械的強度を向上できる。
半導体装置101は、第2電極層508の上に形成された酸化層509を含む。酸化層509は、金属酸化物を含む金属酸化層からなる。酸化層509は、具体的には、アノード電極506(第1主面電極)の外面の酸化によって形成されている。つまり、酸化層509は、アノード電極506の酸化物を含む。酸化層509は、さらに具体的には、第2電極層508が酸化することにより形成され、ニッケル層および銅層のうちの少なくとも1つの酸化物を含む。つまり、酸化層509は、酸化ニッケル、または、酸化銅を含む。酸化層509は、アノード電極506の厚さ未満の厚さを有していることが好ましい。酸化層509は、第2電極層508の厚さ未満の厚さを有していることが特に好ましい。
ワイヤボンディング時において、ボンディングワイヤが接続されることで酸化層509は除去され、ボンディングワイヤと第2電極層508とが直接接続される。ボンディングワイヤと第2電極層508との接続部分以外の領域では、ワイヤボンディング後においても酸化層204が残留する。したがって、ボンディングワイヤが接続された状態において、第2電極層508は、酸化層509によって被覆された被覆部、および、ボンディングワイヤに接続された接続部を有している。第2電極層508の接続部は、酸化層509の少なくとも一部が除去された除去部からなり、ボンディングワイヤが電気的および機械的に直接接続されている。
半導体装置101は、SiCエピタキシャル層503の表面近傍(表層部)に形成されたp型のJTE(Junction Termination Extension)構造510(不純物領域)を含む。JTE(Junction Termination Extension)構造510は、アノード電極506の第1電極層507に接するように形成されている。
以上のように、本実施形態に係る半導体装置は、以下の特徴を有する。本発明の一態様に係る半導体装置101は、図2に示すように、縦型パワー半導体素子を含む半導体装置である。半導体装置101は、SiC半導体層102、第1電極層(第2電極層202)、第2電極層(第3電極層203)、第3電極層(ドレイン電極123)および酸化層204を含む。
SiC半導体層102は、第1主面103、および、当該第1主面103の反対側の第2主面104を有し、SiCを主成分として含む。第1電極層(第2電極層202)は、SiC半導体層102の第1主面103側に形成されている。第2電極層(第3電極層203)は、第1電極層(第2電極層202)上に形成され、縦型パワー半導体素子の第1端子と電気的に接続されている。第2電極層(第3電極層203)は、第1電極層(第2電極層202)よりも硬い。
第3電極層(ドレイン電極123)は、SiC半導体層102の第2主面104側に形成され、縦型パワー半導体素子の第2端子と電気的に接続されている。酸化層204は、第2電極層(第3電極層203)の表面に形成されている。この構造によれば、第2電極層(第3電極層203)により、たとえば、ワイヤボンディング時における構造の破壊を抑制できる。よって、機械的強度を向上できる。
たとえば、第2電極層(第3電極層203)は、ニッケル(Ni)または銅(Cu)からなり、酸化層204は、ニッケルまたは銅の酸化物からなる。たとえば、縦型パワー半導体素子は縦型トランジスタであり、第1端子はソース端子であり、第2端子はドレイン端子であってもよい。縦型パワー半導体素子は縦型トランジスタであり、第1端子はゲート端子であり、第2端子はドレイン端子であってもよい。図6に示すように、縦型パワー半導体素子は縦型ダイオードであり、第1端子および第2端子の一方はアノード端子であり、他方はカソード端子であってもよい。
たとえば、第2電極層(第3電極層203)は、メッキ層により形成されている。たとえば、図4に示すように、半導体装置101は、さらに第4電極層(第5電極層123b)を含む。第4電極層(第5電極層123b)は、第3電極層(第4電極層123a)のSiC半導体層102側とは逆側の表面上に形成されている。第4電極層(第5電極層123b)は、第3電極層(第4電極層123a)よりも硬い。たとえば、本発明の一態様に係る半導体パッケージは、図5に示すように、半導体装置101(半導体チップ402)と、第2電極層(第3電極層203)に接続されたボンディングワイヤ(導線406)とを含む。
本発明の一態様に係る半導体装置の製造方法は、縦型パワー半導体素子を含む半導体装置101の製造方法である。この半導体装置の製造方法は、第1工程、第2工程および第3工程を含む。第1工程では、SiC半導体層102の第1主面103側に第1電極層(第2電極層202)が形成される。第2工程では、第1電極層(第2電極層202)上に、縦型パワー半導体素子の第1端子と電気的に接続され、第1電極層(第2電極層202)よりも硬い第2電極層(第3電極層203)が形成される。第3工程では、第2電極層(第3電極層203)にボンディングワイヤ(導線406)が接続される。この製造方法によれば、第2電極層(第3電極層203)により、ワイヤボンディング時における構造の破壊を抑制できる。よって、機械的強度を向上できる。
たとえば、第2電極層(第3電極層203)を形成する工程(第2工程)では、メッキ法により第2電極層(第3電極層203)が形成される。前記製造方法において、ボンディングワイヤ(導線406)の接続工程(第3工程)は、半導体パッケージの製造方法に含まれてもよい。
以上、1つまたは複数の態様に係る半導体装置が、実施形態に基づいて説明されたが、本開示は、これらの実施形態に限定されない。本開示の主旨を逸脱しない限り、当業者が想到し得る各種変形が実施形態に施された形態、および、異なる実施形態における構成要素の組み合わせによって構築される形態も、本開示の範囲内に含まれる。
また、上記の各実施形態は、特許請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。本発明は、産業上の利用可能性として半導体装置および半導体パッケージ等に適用できる。
以下、この明細書および図面から抽出される特徴の例が示される。以下、機械的強度を向上できる半導体装置、半導体パッケージおよびそれらの製造方法を提供する。以下、括弧内の英数字は前述の実施形態における対応構成要素等を表すが、各項目の範囲を実施形態に限定する趣旨ではない。
[A1]縦型パワー半導体素子を含む半導体装置(101)であって、第1主面(103)、および当該第1主面(103)の反対側の第2主面(104)を有し、SiCを主成分として含む半導体層(102、501)と、前記半導体層(102、501)の前記第1主面(103)側に形成された第1電極層(202、507)と、前記第1電極層(202、507)上に形成され、前記縦型パワー半導体素子の第1端子と電気的に接続され、前記第1電極層(202、507)よりも硬い第2電極層(203、508)と、前記SiC半導体層(102、501)の前記第2主面(104)側に形成され、前記縦型パワー半導体素子の第2端子と電気的に接続される第3電極層(123、123a、123b、504)と、前記第2電極層(203、508)の表面に形成された酸化層(204、509)とを含む、半導体装置(101)。
[A2]前記第2電極層(203、508)は、ニッケルまたはCuからなり、前記酸化層(204、509)は、ニッケルまたはCuの酸化物からなる、A1に記載の半導体装置(101)。
[A3]前記縦型パワー半導体素子は、縦型トランジスタであり、前記第1端子は、ソース端子であり、前記第2端子は、ドレイン端子である、A1またはA2に記載の半導体装置(101)。
[A4]前記第2電極層(203、508)は、メッキにより形成される、A1~A3のいずれか一つに記載の半導体装置(101)。
[A5]前記半導体装置(101)は、さらに、前記第3電極層(123、123a、123b、504)の前記SiC半導体層(102、501)側とは逆側の表面上に形成され、前記第3電極層(123、123a、123b、504)よりも硬い第4電極層(123b)を備える、A1~A4のいずれか一つに記載の半導体装置(101)。
[A6]A1~A5のいずれか一つに記載の半導体装置(101)と、前記第2電極層(203、508)に接続されたボンディングワイヤ(406)とを備える、半導体パッケージ(401)。
[A7]縦型パワー半導体素子を含む半導体装置(101)の製造方法であって、SiCを主成分として含む半導体層(102、501)の第1主面(103)側に第1電極層(202、507)を形成する工程と、前記第1電極層(202、507)上に、前記縦型パワー半導体素子の第1端子と電気的に接続され、前記第1電極層(202、507)よりも硬い第2電極層(203、508)を形成する工程と、前記第2電極層(203、508)にボンディングワイヤ(406)を接続する工程とを含む、半導体装置(101)の製造方法。
[A8]前記第2電極層(203、508)を形成する工程では、メッキにより前記第2電極層(203、508)を形成する、A7に記載の半導体装置(101)の製造方法。
[B1]一方側の第1主面(103)および他方側の第2主面(104)を有する半導体層(102、501)と、前記第1主面(103)を被覆する第1電極(202、507)、および、前記第1電極(202、507)よりも高い硬度を有し、前記第1電極(202、507)を被覆する第2電極(203、508)を含む第2電極(108、110、506)と、前記第2電極(108、110、506)を被覆する酸化層(204、509)と、を含む、半導体装置(101)。
[B2]前記酸化層(204、509)は、金属酸化物を含む金属酸化層からなる、B1に記載の半導体装置(101)。
[B3]前記酸化層(204、509)は、前記第2電極(108、110、506)の酸化物を含む、B1またはB2に記載の半導体装置(101)。
[B4]前記酸化層(204、509)は、前記第2電極(108、110、506)よりも薄い、B1~B3のいずれか一つに記載の半導体装置(101)。
[B5]前記酸化層(204、509)は、前記第2電極(203、508)よりも薄い、B1~B4のいずれか一つに記載の半導体装置(101)。
[B6]前記酸化層(204、509)は、前記第2電極(203、508)の酸化物を含む、B1~B5のいずれか一つに記載の半導体装置(101)。
[B7]前記第2電極(203、508)は、ニッケルおよび銅のうちのなくとも1つを含み、前記酸化層(204、509)は、ニッケルおよび銅のうちのなくとも1つの酸化物を含む、B6に記載の半導体装置(101)。
[B8]前記第2電極(203、508)は、メッキ層からなる、B1~B7のいずれか一つに記載の半導体装置(101)。
[B9]前記半導体層(102、501)は、ワイドバンドギャップ半導体を主成分として含む、B1~B8のいずれか一つに記載の半導体装置(101)。
[B10]前記半導体層(102、501)は、SiCを主成分として含む、B1~B9のいずれか一つに記載の半導体装置(101)。
[B11]前記半導体層(102、501)に形成された機能デバイスをさらに含み、前記第2電極(108、110、506)は、前記機能デバイスに電気的に接続されている、B1~B10のいずれか一つに記載の半導体装置(101)。
[B12]前記機能デバイスは、ソースを有するトランジスタを含み、前記第2電極(108、110、506)は、前記トランジスタの前記ソースに電気的に接続されたソース電極(110)を含む、B11に記載の半導体装置(101)。
[B13]前記機能デバイスは、ゲートを有するトランジスタを含み、前記第2電極(108、110、506)は、前記トランジスタの前記ゲートに電気的に接続されたゲート電極(108)を含む、B11に記載の半導体装置(101)。
[B14]前記機能デバイスは、アノードを有するダイオードを含み、前記第2電極(108、110、506)は、前記ダイオードの前記アノードに電気的に接続されたアノード電極(506)を含む、B11に記載の半導体装置(101)。
[B15]前記第2主面(104)を被覆する第2主面電極(123、123a、123b、504)をさらに含む、B1~B14のいずれか一つに記載の半導体装置(101)。
[B16]前記第2主面電極(123、123a、123b、504)は、前記第2主面(104)を被覆する第3電極(123a)、および、前記第3電極(123a)よりも高い硬度を有し、前記第3電極(123a)を被覆する第4電極(123b)を含む、B15に記載の半導体装置(101)。
[B17]B1~B16のいずれか一つに記載の半導体装置(101)と、前記第2電極(108、110、506)に電気的に接続されたボンディングワイヤ(406)と、を含む、半導体パッケージ(401)。
[B18]前記ボンディングワイヤ(406)は、前記酸化層(204、509)を貫通して前記第2電極(203、508)に電気的および機械的に接続され、前記第2電極(108、110、506)は、前記酸化層(204、509)によって被覆された被覆部、および、前記ボンディングワイヤ(406)に直接接続された接続部を有している、B17に記載の半導体パッケージ(401)。
[B19]主面(103)を有する半導体層(102、501)を用意する工程と、第1電極(202、507)を前記主面(103)の上に形成し、前記第1電極(202、507)より高い硬度を有する第2電極(203、508)を前記第1電極(202、507)の上に形成することによって、前記主面(103)の上に前記第1電極(202、507)および前記第2電極(203、508)を含む第2電極(108、110、506)を形成する工程と、前記第2電極(108、110、506)の外面を被覆する酸化層(204、509)を形成する工程と、を含む、半導体装置(101)の製造方法。
[B20]B19に記載の半導体装置(101)の製造方法と、ボンディングワイヤ(406)を前記第2電極(108、110、506)に接続させる工程と、を含む、半導体パッケージ(401)の製造方法。
101 半導体装置
102 SiC半導体層
103 第1主面
104 第2主面
108 ゲート電極(第1主面電極)
110 ソース電極(第1主面電極)
123 ドレイン電極(第2主面電極)
123a 第4電極層
123b 第5電極層
201 第1電極層
202 第2電極層
203 第3電極層
204 酸化層
401 半導体パッケージ
402 半導体チップ(半導体装置)
406 導線(ボンディングワイヤ)
501 SiC半導体層
504 カソード電極(第2主面電極)
506 アノード電極(第1主面電極)
507 第1電極層
508 第2電極層
509 酸化層
102 SiC半導体層
103 第1主面
104 第2主面
108 ゲート電極(第1主面電極)
110 ソース電極(第1主面電極)
123 ドレイン電極(第2主面電極)
123a 第4電極層
123b 第5電極層
201 第1電極層
202 第2電極層
203 第3電極層
204 酸化層
401 半導体パッケージ
402 半導体チップ(半導体装置)
406 導線(ボンディングワイヤ)
501 SiC半導体層
504 カソード電極(第2主面電極)
506 アノード電極(第1主面電極)
507 第1電極層
508 第2電極層
509 酸化層
Claims (20)
- 一方側の第1主面および他方側の第2主面を有する半導体層と、
前記第1主面を被覆する第1電極、および、前記第1電極よりも高い硬度を有し、前記第1電極を被覆する第2電極を含む第1主面電極と、
前記第1主面電極を被覆する酸化層と、を含む、半導体装置。 - 前記酸化層は、金属酸化物を含む金属酸化層からなる、請求項1に記載の半導体装置。
- 前記酸化層は、前記第1主面電極の酸化物を含む、請求項1または2に記載の半導体装置。
- 前記酸化層は、前記第1主面電極よりも薄い、請求項1~3のいずれか一項に記載の半導体装置。
- 前記酸化層は、前記第2電極よりも薄い、請求項1~4のいずれか一項に記載の半導体装置。
- 前記酸化層は、前記第2電極の酸化物を含む、請求項1~5のいずれか一項に記載の半導体装置。
- 前記第2電極は、ニッケルおよび銅のうちのなくとも1つを含み、
前記酸化層は、ニッケルおよび銅のうちのなくとも1つの酸化物を含む、請求項6に記載の半導体装置。 - 前記第2電極は、メッキ層からなる、請求項1~7のいずれか一項に記載の半導体装置。
- 前記半導体層は、ワイドバンドギャップ半導体を主成分として含む、請求項1~8のいずれか一項に記載の半導体装置。
- 前記半導体層は、SiCを主成分として含む、請求項1~9のいずれか一項に記載の半導体装置。
- 前記半導体層に形成された機能デバイスをさらに含み、
前記第1主面電極は、前記機能デバイスに電気的に接続されている、請求項1~10のいずれか一項に記載の半導体装置。 - 前記機能デバイスは、ソースを有するトランジスタを含み、
前記第1主面電極は、前記トランジスタの前記ソースに電気的に接続されたソース電極を含む、請求項11に記載の半導体装置。 - 前記機能デバイスは、ゲートを有するトランジスタを含み、
前記第1主面電極は、前記トランジスタの前記ゲートに電気的に接続されたゲート電極を含む、請求項11に記載の半導体装置。 - 前記機能デバイスは、アノードを有するダイオードを含み、
前記第1主面電極は、前記ダイオードの前記アノードに電気的に接続されたアノード電極を含む、請求項11に記載の半導体装置。 - 前記第2主面を被覆する第2主面電極をさらに含む、請求項1~14のいずれか一項に記載の半導体装置。
- 前記第2主面電極は、前記第2主面を被覆する第3電極、および、前記第3電極よりも高い硬度を有し、前記第3電極を被覆する第4電極を含む、請求項15に記載の半導体装置。
- 請求項1~16のいずれか一項に記載の半導体装置と、
前記第1主面電極に電気的に接続されたボンディングワイヤと、を含む、半導体パッケージ。 - 前記ボンディングワイヤは、前記酸化層を貫通して前記第2電極に電気的および機械的に接続され、
前記第1主面電極は、前記酸化層によって被覆された被覆部、および、前記ボンディングワイヤに直接接続された接続部を有している、請求項17に記載の半導体パッケージ。 - 主面を有する半導体層を用意する工程と、
第1電極を前記主面の上に形成し、前記第1電極より高い硬度を有する第2電極を前記第1電極の上に形成することによって、前記主面の上に前記第1電極および前記第2電極を含む第1主面電極を形成する工程と、
前記第1主面電極の外面を被覆する酸化層を形成する工程と、を含む、半導体装置の製造方法。 - 請求項19に記載の半導体装置の製造方法と、
ボンディングワイヤを前記第1主面電極に接続させる工程と、を含む、半導体パッケージの製造方法。
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