WO2021225124A1 - 半導体装置、半導体パッケージ、および、それらの製造方法 - Google Patents

半導体装置、半導体パッケージ、および、それらの製造方法 Download PDF

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semiconductor
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佑紀 中野
保徳 久津間
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ローム株式会社
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Definitions

  • Patent Document 1 discloses a technique relating to a vertical semiconductor element using a SiC semiconductor substrate.
  • One embodiment of the present invention provides a semiconductor device, a semiconductor package, and a method for manufacturing the same, which can improve the mechanical strength.
  • One embodiment of the present invention is a semiconductor device including a vertical power semiconductor element, which has a first main surface and a second main surface opposite to the first main surface, and contains SiC as a main component. It is formed on the semiconductor layer, the first electrode layer formed on the first main surface side of the semiconductor layer, and the first electrode layer, and is electrically connected to the first terminal of the vertical power semiconductor element. A second electrode layer harder than the first electrode layer and a third electrode formed on the second main surface side of the SiC semiconductor layer and electrically connected to the second terminal of the vertical power semiconductor element.
  • a semiconductor device including a layer and an oxide layer formed on the surface of the second electrode layer.
  • One embodiment of the present invention is a method for manufacturing a semiconductor device including a vertical power semiconductor element, which comprises a step of forming a first electrode layer on the first main surface side of a semiconductor layer containing SiC as a main component, and the above-mentioned.
  • a method for manufacturing a semiconductor device including a step of connecting the above.
  • One embodiment of the present invention is higher than the semiconductor layer having the first main surface on one side and the second main surface on the other side, the first electrode covering the first main surface, and the first electrode.
  • a semiconductor device including a first main surface electrode having hardness and including a second electrode covering the first electrode, and an oxide layer covering the first main surface electrode.
  • One embodiment of the present invention includes a step of preparing a semiconductor layer having a main surface, and a second electrode having a first electrode formed on the main surface and having a hardness higher than that of the first electrode is the first electrode.
  • a step of forming the first main surface electrode including the first electrode and the second electrode on the main surface and an oxide layer covering the outer surface of the first main surface electrode are formed on the main surface.
  • a method for manufacturing a semiconductor device including a step of forming the device.
  • FIG. 1 is a plan view of the semiconductor device according to the embodiment.
  • FIG. 2 is a cross-sectional view of the semiconductor device according to the embodiment.
  • FIG. 3A is a cross-sectional view showing a manufacturing process of the semiconductor device according to the embodiment.
  • FIG. 3B is a cross-sectional view showing a manufacturing process of the semiconductor device according to the embodiment.
  • FIG. 3C is a cross-sectional view showing a manufacturing process of the semiconductor device according to the embodiment.
  • FIG. 3D is a cross-sectional view showing a manufacturing process of the semiconductor device according to the embodiment.
  • FIG. 3E is a cross-sectional view showing a manufacturing process of the semiconductor device according to the embodiment.
  • FIG. 3A is a cross-sectional view showing a manufacturing process of the semiconductor device according to the embodiment.
  • FIG. 3B is a cross-sectional view showing a manufacturing process of the semiconductor device according to the embodiment.
  • FIG. 3C is a cross-sectional view showing a manufacturing process
  • FIG. 3F is a cross-sectional view showing a manufacturing process of the semiconductor device according to the embodiment.
  • FIG. 4 is a cross-sectional view of a modified example of the semiconductor device according to the embodiment.
  • FIG. 5 is a perspective view of the semiconductor package according to the embodiment.
  • FIG. 6 is a cross-sectional view of the diode semiconductor device according to the embodiment.
  • the terms “upper” and “lower” do not refer to the upward direction (vertically upward) and the downward direction (vertically downward) in absolute spatial recognition, but are based on the stacking order in the stacking configuration. It is used as a term defined by the relative positional relationship with.
  • one of the semiconductor layers, the first main surface side is the upper side (upper side)
  • the other second main surface side is the lower side (lower side).
  • the semiconductor device vertical transistor
  • the first main surface side may be the lower side (lower side) and the second main surface side may be the upper side (upper side).
  • the semiconductor device may be used in a posture in which the first main surface and the second main surface are inclined or orthogonal to the horizontal plane.
  • the terms “upper” and “lower” are applied when the two components are spaced apart from each other so that another component is interposed between the two components. It is also applied when the two components are arranged so that the two components are in close contact with each other.
  • FIG. 1 is a plan view showing a semiconductor device 101 according to the present embodiment.
  • the semiconductor device 101 includes a power semiconductor device (power semiconductor element) as an example of a functional device.
  • a power semiconductor device power semiconductor element
  • FIG. 1 an example in which the semiconductor device 101 includes a vertical transistor is shown.
  • the semiconductor device 101 has a SiC semiconductor layer 102 containing a SiC (silicon carbide) single crystal as an example of a wide bandgap semiconductor.
  • the SiC semiconductor layer 102 is formed in the shape of a rectangular parallelepiped chip.
  • the SiC semiconductor layer 102 includes a first main surface 103 on one side and a second main surface 104 on the other side.
  • the first main surface 103 is a device surface on which the main structure of the functional device is formed.
  • the second main surface 104 may be a mounting surface facing the connection target when the semiconductor device 101 is connected to the connection target.
  • the length of one side of the SiC semiconductor layer 102 may be 1 mm or more and 10 mm or less (for example, 2 mm or more and 5 mm or less).
  • An active region 106 and an outer region 107 are set in the SiC semiconductor layer 102.
  • the active region 106 is a region in which a vertical MISFET (Metal Insulator Semiconductor Field Effect Transistor) is formed.
  • the outer region 107 is a region outside the active region 106.
  • the semiconductor device 101 includes a gate electrode 108, a gate finger 109, and a source electrode 110 formed on the first main surface 103 of the SiC semiconductor layer 102, respectively.
  • the gate electrode 108 and the source electrode 110 are each formed as an example of the first main surface electrode.
  • the gate electrode 108 may be referred to as a gate pad, and the source electrode 110 may be referred to as a source pad.
  • the gate electrode 108, the gate finger 109, and the source electrode 110 are shown by hatching for clarity.
  • the gate electrode 108, the gate finger 109 and the source electrode 110 may contain aluminum or copper.
  • the gate electrode 108 is formed in a quadrangular shape in a plan view.
  • the gate electrode 108 is pulled out from the outer region 107 into the active region 106 so as to cross the boundary region between the outer region 107 and the active region 106 in a plan view.
  • the gate finger 109 is formed in the outer region 107.
  • the gate finger 109 is pulled out from the gate electrode 108 and extends in a band shape in the outer region 107.
  • the source electrode 110 is formed in the active region 106 at a distance from the gate electrode 108 and the gate finger 109.
  • the source electrode 110 is formed in a concave shape in a plan view so as to cover the concave region partitioned by the gate electrode 108 and the gate finger 109.
  • a gate voltage is applied to the gate electrode 108 and the gate finger 109.
  • the gate voltage may be 10 V or more and 50 V or less (for example, about 30 V).
  • a source voltage is applied to the source electrode 110.
  • the source voltage may be a reference voltage (eg, GND voltage).
  • FIG. 2 is a cross-sectional view of the SiC semiconductor layer 102, which is a cross-sectional view of the MISFET in the active region 106 in the first direction X.
  • the first direction X is an arbitrary direction along the first main surface 103 (second main surface 104) of the SiC semiconductor layer 102.
  • the SiC semiconductor layer 102 has a laminated structure including an n + type SiC semiconductor substrate 121 and an n-type SiC epitaxial layer 122 in this form.
  • the SiC semiconductor substrate 121 is formed as a drain region of the MISFET.
  • the SiC epitaxial layer 122 is formed as a drift region of the MISFET.
  • the SiC semiconductor substrate 121 forms the second main surface 104 of the SiC semiconductor layer 102.
  • the SiC epitaxial layer 122 forms the first main surface 103 of the SiC semiconductor layer 102.
  • the second main surface 104 of the SiC semiconductor layer 102 may be a ground surface.
  • the thickness of the SiC semiconductor substrate 121 may be 1 ⁇ m or more and less than 1000 ⁇ m.
  • the thickness of the SiC semiconductor substrate 121 is preferably 150 ⁇ m or less.
  • the thickness of the SiC epitaxial layer 122 may be 1 ⁇ m or more and 100 ⁇ m or less.
  • the thickness of the SiC epitaxial layer 122 is preferably 15 ⁇ m or less or 10 ⁇ m or less.
  • the n-type impurity concentration of the SiC epitaxial layer 122 is equal to or less than the n-type impurity concentration of the SiC semiconductor substrate 121.
  • the concentration of n-type impurities in the SiC epitaxial layer 122 may be 1.0 ⁇ 10 15 cm -3 or more and 1.0 ⁇ 10 18 cm -3 or less.
  • the SiC epitaxial layer 122 has a plurality of regions having different n-type impurity concentrations along the normal direction Z of the first main surface 103 of the SiC semiconductor layer 102.
  • the SiC epitaxial layer 122 includes a high concentration region 122a having a relatively high n-type impurity concentration and a low concentration region 122b having a lower n-type impurity concentration than the high concentration region 122a.
  • the high concentration region 122a is formed in the region on the first main surface 103 side.
  • the low-concentration region 122b is formed in a region on the second main surface 104 side of the SiC semiconductor layer 102 with respect to the high-concentration region 122a.
  • the n-type impurity concentration in the high concentration region 122a may be 1 ⁇ 10 16 cm -3 or more and 1 ⁇ 10 18 cm -3 or less.
  • the n-type impurity concentration in the low concentration region 122b may be 1 ⁇ 10 15 cm -3 or more and 1 ⁇ 10 16 cm -3 or less.
  • the thickness of the high concentration region 122a is equal to or less than the thickness of the low concentration region 122b. Specifically, the thickness of the high concentration region 122a is less than the thickness of the low concentration region 122b.
  • the semiconductor device 101 includes a drain electrode 123 that covers the second main surface 104 of the SiC semiconductor layer 102.
  • the drain electrode 123 is formed as an example of the second main surface electrode, and may be referred to as a drain pad.
  • the maximum voltage that can be applied between the source electrode 110 and the drain electrode 123 when off may be 1000 V or more and 10000 V or less.
  • the drain electrode 123 may include at least one of a Ti (titanium) layer, a Ni (nickel) layer, an Au (gold) layer, or an Ag (silver) layer.
  • the drain electrode 123 may have a four-layer structure including a Ti layer, a Ni layer, an Au layer, and an Ag layer laminated in this order from the second main surface 104 of the SiC semiconductor layer 102.
  • the drain electrode 123 has a four-layer structure including a Ti layer, an Al (aluminum) Cu (alloy of Al and Cu) layer, a Ni layer, and an Au layer laminated in this order from the second main surface 104 of the SiC semiconductor layer 102. You may be doing it.
  • the drain electrode 123 has a four-layer structure including a Ti layer laminated in this order from the second main surface 104 of the SiC semiconductor layer 102, an AlSi (silicon) Cu (alloy of Al, Si and Cu) layer, a Ni layer and an Au layer. May have.
  • the drain electrode 123 may have a TiN (titanium nitride) layer or a laminated structure including a Ti layer and a TiN layer instead of the Ti layer.
  • the semiconductor device 101 includes a p-type body region 126 formed on the surface layer portion of the first main surface 103 of the SiC semiconductor layer 102 in the active region 106.
  • the body region 126 defines the active region 106. That is, in this form, the body region 126 is formed over the entire region forming the active region 106 on the first main surface 103 of the SiC semiconductor layer 102.
  • the p-type impurity concentration in the body region 126 may be 1 ⁇ 10 17 cm -3 or more and 1 ⁇ 10 20 cm -3 or less.
  • the semiconductor device 101 includes a plurality of gate trenches 131 formed on the surface layer portion of the first main surface 103 of the SiC semiconductor layer 102 in the active region 106.
  • the plurality of gate trenches 131 are formed at intervals along an arbitrary first direction X.
  • the plurality of gate trenches 131 are formed in a band shape extending along the second direction Y intersecting the first direction X.
  • the plurality of gate trenches 131 are formed in a striped shape in a plan view.
  • the length of each gate trench 131 may be 0.5 mm or more.
  • the length of each gate trench 131 is 1 mm or more and 10 mm or less (for example, 2 mm or more and 5 mm or less) in this form.
  • Each gate trench 131 penetrates the body region 126 and reaches the SiC epitaxial layer 122.
  • the bottom wall of each gate trench 131 is located within the SiC epitaxial layer 122. Specifically, the bottom wall of each gate trench 131 is located in the high concentration region 122a of the SiC epitaxial layer 122.
  • the depth of the gate trench 131 may be 0.5 ⁇ m or more and 3 ⁇ m or less (for example, about 1 ⁇ m) with respect to the normal direction Z of the first main surface 103 of the SiC semiconductor layer 102.
  • the depth of the gate trench 131 is preferably 0.5 ⁇ m or more and 1.0 ⁇ m or less.
  • the width of the gate trench 131 in the first direction X may be 0.1 ⁇ m or more and 2 ⁇ m or less (for example, about 0.5 ⁇ m).
  • the width of the gate trench 131 in the first direction X is preferably 0.1 ⁇ m or more and 0.5 ⁇ m or less.
  • a gate insulating layer 134 and a gate electrode layer 135 are formed in each gate trench 131.
  • the gate insulating layer 134 contains silicon oxide.
  • the gate insulating layer 134 may include another insulating film such as silicon nitride.
  • the gate insulating layer 134 is formed in a film shape along the inner wall surface of the gate trench 131 so that a concave space is partitioned in the gate trench 131.
  • the gate insulating layer 134 includes a first region 134a, a second region 134b, and a third region 134c.
  • the first region 134a is formed along the side wall of the gate trench 131.
  • the second region 134b is formed along the bottom wall of the gate trench 131.
  • the third region 134c is formed along the first main surface 103 of the SiC semiconductor layer 102.
  • the thickness of the first region 134a is smaller than the thickness of the second region 134b and the thickness of the third region 134c.
  • the thickness of the first region 134a may be 0.01 ⁇ m or more and 0.2 ⁇ m or less.
  • the thickness of the second region 134b may be 0.05 ⁇ m or more and 0.5 ⁇ m or less.
  • the thickness of the third region 134c may be 0.05 ⁇ m or more and 0.5 ⁇ m or less.
  • the gate insulating layer 134 having a uniform thickness may be formed.
  • the gate electrode layer 135 is embedded in the gate trench 131 with the gate insulating layer 134 interposed therebetween. Specifically, the gate electrode layer 135 is embedded in the gate trench 131 so as to fill the concave space partitioned by the gate insulating layer 134. The gate electrode layer 135 is controlled by the gate voltage. The gate electrode layer 135 is electrically connected to the gate electrode 108 and the gate finger 109.
  • the gate electrode layer 135 is formed in a wall shape extending along the normal direction Z of the first main surface 103 of the SiC semiconductor layer 102 in a cross-sectional view orthogonal to the direction in which the gate trench 131 extends (second direction Y). ..
  • the gate electrode layer 135 may contain conductive polysilicon.
  • the gate electrode layer 135 may contain n-type polysilicon or p-type polysilicon as an example of conductive polysilicon.
  • the gate electrode layer 135 may contain at least one of tungsten, aluminum, copper, an aluminum alloy, or a copper alloy instead of the conductive polysilicon.
  • the semiconductor device 101 includes a plurality of source trenches 141 formed on the first main surface 103 of the SiC semiconductor layer 102 in the active region 106.
  • Each source trench 141 is formed in the region between two gate trenches 131 adjacent to each other.
  • the plurality of source trenches 141 are each formed in a band shape extending along the second direction Y.
  • the plurality of source trenches 141 are formed in a striped shape in a plan view.
  • the pitch between the central portions of the source trenches 141 adjacent to each other may be 1.5 ⁇ m or more and 3 ⁇ m or less.
  • Each source trench 141 penetrates the body region 126 and reaches the SiC epitaxial layer 122.
  • the bottom wall of each source trench 141 is located within the SiC epitaxial layer 122. Specifically, the bottom wall of each source trench 141 is located in the high concentration region 122a.
  • the depth of the source trench 141 is greater than or equal to the depth of the gate trench 131 in this form. Specifically, the depth of the source trench 141 is greater than the depth of the gate trench 131.
  • the depth of the source trench 141 may be 0.5 ⁇ m or more and 10 ⁇ m or less (for example, about 2 ⁇ m) with respect to the normal direction Z of the first main surface 103 of the SiC semiconductor layer 102.
  • the width of the source trench 141 in the first direction may be 0.1 ⁇ m or more and 2 ⁇ m or less (for example, about 0.5 ⁇ m).
  • a source insulating layer 142 and a source electrode layer 143 are formed in each source trench 141.
  • the source insulating layer 142 may contain silicon oxide.
  • the source insulating layer 142 is formed in a film shape along the inner wall surface of the source trench 141 so that a concave space is partitioned in the source trench 141.
  • the source insulating layer 142 includes a first region 142a and a second region 142b.
  • the first region 142a is formed along the side wall of the source trench 141.
  • the second region 142b is formed along the bottom wall of the source trench 141.
  • the thickness of the first region 142a is smaller than the thickness of the second region 142b.
  • the thickness of the first region 142a may be 0.01 ⁇ m or more and 0.2 ⁇ m or less.
  • the thickness of the second region 142b may be 0.05 ⁇ m or more and 0.5 ⁇ m or less.
  • the source insulating layer 142 having a uniform thickness may be formed.
  • the source electrode layer 143 is embedded in the source trench 141 with the source insulating layer 142 interposed therebetween. Specifically, the source electrode layer 143 is embedded in the source trench 141 so as to fill the concave space partitioned by the source insulating layer 142.
  • the source electrode layer 143 is controlled by the source voltage.
  • the thickness of the source electrode layer 143 may be 0.5 ⁇ m or more and 10 ⁇ m or less (for example, about 1 ⁇ m).
  • the source electrode layer 143 preferably contains polysilicon having properties similar to SiC in terms of material. Thereby, the stress generated in the SiC semiconductor layer 102 can be reduced.
  • the source electrode layer 143 may contain the same conductive material species as the gate electrode layer 135.
  • the source electrode layer 143 may contain conductive polysilicon.
  • the source electrode layer 143 may contain n-type polysilicon or p-type polysilicon as an example of conductive polysilicon.
  • the source electrode layer 143 may contain at least one of tungsten, aluminum, copper, an aluminum alloy or a copper alloy instead of the conductive polysilicon.
  • the semiconductor device 101 has a trench gate structure and a trench source structure.
  • the trench gate structure includes a gate trench 131, a gate insulating layer 134, and a gate electrode layer 135.
  • the trench source structure includes a source trench 141, a source insulating layer 142 and a source electrode layer 143.
  • the semiconductor device 101 includes an n + type source region 153 formed in a region along the side wall of the gate trench 131 in the surface layer portion of the body region 126.
  • a plurality of source regions 153 are formed along one side wall and the other side wall of the gate trench 131 with respect to the first direction X.
  • the concentration of n-type impurities in the source region 153 may be 1.0 ⁇ 10 18 cm -3 or more and 1.0 ⁇ 10 21 cm -3 or less.
  • the plurality of source regions 153 are each formed in a band shape extending along the second direction Y.
  • the plurality of source regions 153 are formed in a striped shape in a plan view. Each source region 153 is exposed from the side wall of the gate trench 131 and the side wall of the source trench 141.
  • the semiconductor device 101 includes a plurality of p + type contact regions 154 formed on the surface layer portion of the first main surface 103 of the SiC semiconductor layer 102.
  • the p-type impurity concentration in the contact region 154 is higher than the p-type impurity concentration in the body region 126.
  • the p-type impurity concentration in the contact region 154 may be 1.0 ⁇ 10 18 cm -3 or more and 1.0 ⁇ 10 21 cm -3 or less.
  • the plurality of contact regions 154 are formed along the side walls of each source trench 141.
  • the plurality of contact regions 154 are formed at intervals along the second direction Y.
  • the plurality of contact regions 154 are formed at intervals from the gate trench 131 along the first direction X.
  • Each contact region 154 covers the side wall and bottom wall of the source trench 141.
  • the semiconductor device 101 includes a plurality of p-type deep well regions 155 formed on the surface layer portion of the first main surface 103 of the SiC semiconductor layer 102.
  • the deep well region 155 is also referred to as a withstand voltage adjusting region (withstand voltage holding region) for adjusting the withstand voltage of the SiC semiconductor layer 102 in the active region 106.
  • Each deepwell region 155 is formed along the inner wall of each source trench 141 so as to cover the contact region 154.
  • the p-type impurity concentration in the deep well region 155 may be substantially equal to the p-type impurity concentration in the body region 126.
  • the p-type impurity concentration in the deep well region 155 may exceed the p-type impurity concentration in the body region 126.
  • the p-type impurity concentration in the deep well region 155 may be less than the p-type impurity concentration in the body region 126.
  • the p-type impurity concentration in the deep well region 155 may be equal to or lower than the p-type impurity concentration in the contact region 154.
  • the p-type impurity concentration in the deep well region 155 may be less than the p-type impurity concentration in the contact region 154.
  • the p-type impurity concentration in the deep well region 155 may be 1.0 ⁇ 10 17 cm -3 or more and 1.0 ⁇ 10 19 cm -3 or less.
  • the deep well region 155 forms a pn junction with the SiC semiconductor layer 102 (high concentration region 122a of the SiC epitaxial layer 122). From this pn junction, the depletion layer extends toward the region between the plurality of gate trenches 131 adjacent to each other. This depletion layer extends toward the region on the second main surface 104 side of the SiC semiconductor layer 102 with respect to the bottom wall of the gate trench 131.
  • the semiconductor device 101 includes an interlayer insulating layer 191 formed on the first main surface 103 of the SiC semiconductor layer 102.
  • the interlayer insulating layer 191 selectively covers the active region 106 and the outer region 107.
  • the interlayer insulating layer 191 may contain silicon oxide or silicon nitride.
  • the interlayer insulating layer 191 may include PSG (Phosphor Silicate Glass) and / or BPSG (Boron Phosphor Silicate Glass) as an example of silicon oxide.
  • the semiconductor device 101 includes the above-mentioned source electrode 110 formed on the interlayer insulating layer 191.
  • the source electrode 110 has a laminated structure including a first electrode layer 201, a second electrode layer 202, and a third electrode layer 203 that are laminated in this order from the first main surface 103 side (interlayer insulation layer 191 side) of the SiC semiconductor layer 102. have.
  • the first electrode layer 201 may have a single-layer structure including a titanium layer or a titanium nitride layer.
  • the first electrode layer 201 may have a laminated structure including a titanium layer and a titanium nitride layer laminated in this order from the first main surface 103 side of the SiC semiconductor layer 102.
  • the thickness of the second electrode layer 202 is larger than the thickness of the first electrode layer 201.
  • the second electrode layer 202 contains a conductive material having a resistance value lower than the resistance value of the first electrode layer 201.
  • the second electrode layer 202 may contain at least one of aluminum, copper, an aluminum alloy or a copper alloy.
  • the second electrode layer 202 may contain at least one of an aluminum-silicon alloy, an aluminum-silicon-copper alloy, and an aluminum-copper alloy.
  • the second electrode layer 202 contains an aluminum-silicon-copper alloy in this form.
  • the first main surface 103 (wafer surface) of the SiC semiconductor layer 102 has a concavo-convex structure due to the presence or absence of the interlayer insulating layer 191 and the like, and the surface of the second electrode layer 202 follows the concavo-convex structure. It has a formed uneven structure (concave and convex portion).
  • the third electrode layer 203 contains at least one of nickel (Ni) and copper (Cu).
  • the third electrode layer 203 may have a single layer structure including a nickel layer or a copper layer.
  • the third electrode layer 203 may have a laminated structure including a nickel layer and a copper layer.
  • the third electrode layer 203 preferably contains a nickel layer.
  • the third electrode layer 203 is harder than the second electrode layer 202.
  • the thickness of the third electrode layer 203 may be 1 ⁇ m or more and 10 ⁇ m or less with respect to the normal direction Z of the first main surface 103 of the SiC semiconductor layer 102.
  • the surface of the third electrode layer 203 is higher in flatness than the second electrode layer 202. Specifically, the difference between the highest position and the lowest position in the thickness direction of the third electrode layer 203 is smaller than the difference between the highest position and the lowest position in the thickness direction of the second electrode layer 202.
  • the difference between the highest position and the lowest position in the thickness direction of the third electrode layer 203 in one active cell is the difference between the highest position and the lowest position in the thickness direction of the second electrode layer 202. Less than the difference.
  • the highest position is typically the surface position of each layer at the center A of the interlayer insulation layer 191 and the lowest position is typically the surface position of each layer at the intermediate position B of the two adjacent interlayer insulation layers 191. Is.
  • the structures formed on the first main surface 103 (the surface of the wafer) of the SiC semiconductor layer 102 are various, the definitions of the highest position and the lowest position are not limited to this.
  • the semiconductor device 101 includes an oxide layer 204 formed on the third electrode layer 203.
  • the oxide layer 204 is composed of a metal oxide layer containing a metal oxide. Specifically, the oxide layer 204 is formed by oxidation of the outer surface of the source electrode 110 (first main surface electrode). That is, the oxide layer 204 contains the oxide of the source electrode 110. More specifically, the oxide layer 204 is formed by oxidizing the third electrode layer 203 and contains at least one oxide of nickel and copper. That is, the oxide layer 204 contains nickel oxide or copper oxide.
  • the oxide layer 204 preferably has a thickness less than that of the source electrode 110. It is particularly preferable that the oxide layer 204 has a thickness less than the thickness of the third electrode layer 203.
  • the oxide layer 204 is removed by connecting the bonding wire, and the bonding wire and the third electrode layer 203 are directly connected.
  • the oxide layer 204 remains even after wire bonding. Therefore, in the state where the bonding wire is connected, the third electrode layer 203 has a coating portion covered with the oxide layer 204 and a connection portion connected to the bonding wire.
  • the connection portion of the third electrode layer 203 is composed of a removal portion from which at least a part of the oxide layer 204 has been removed, and the bonding wire is directly connected electrically and mechanically.
  • the semiconductor device 101 includes the above-mentioned gate electrode 108 and the above-mentioned gate finger 109 formed on the interlayer insulating layer 191.
  • the gate electrode 108 is a first electrode layer 201, a second electrode layer 202, and a third electrode laminated in this order from the first main surface 103 side (interlayer insulation layer 191 side) of the SiC semiconductor layer 102. It has a laminated structure including layer 203.
  • the above-mentioned oxide layer 204 is also formed on the outer surface of the gate electrode 108 (third electrode layer 203).
  • 3A to 3F are diagrams showing an example of a manufacturing method of the semiconductor device 101 shown in FIG.
  • an n + type SiC semiconductor wafer 301 which is a base of the n + type SiC semiconductor substrate 121, is prepared.
  • the SiC semiconductor wafer 301 has a first wafer main surface 302 on one side and a second wafer main surface 303 on the other side.
  • the SiC epitaxial layer 122 is formed on the first wafer main surface 302 of the SiC semiconductor wafer 301.
  • the SiC epitaxial layer 122 is formed by growing SiC from above the first wafer main surface 302 of the SiC semiconductor wafer 301 by an epitaxial growth method.
  • the SiC epitaxial layer 122 having the high concentration region 122a and the low concentration region 122b is formed by adjusting the addition amount of the n-type impurities.
  • the SiC semiconductor layer 102 including the SiC semiconductor wafer 301 and the SiC epitaxial layer 122 is formed.
  • the SiC semiconductor layer 102 includes a first main surface 103 and a second main surface 104.
  • the SiC semiconductor layer 102, the first main surface 103, and the second main surface 104 will be described.
  • a p-type body region 126 is formed on the surface layer portion of the first main surface 103 of the SiC semiconductor layer 102.
  • the body region 126 is formed over the entire surface layer portion of the first main surface 103 of the SiC semiconductor layer 102.
  • the body region 126 is formed by introducing a p-type impurity into the first main surface 103 of the SiC semiconductor layer 102.
  • an n + type source region 153 is formed on the surface layer portion of the body region 126.
  • the source region 153 is formed by introducing an n-type impurity into the surface layer portion of the body region 126.
  • the source region 153 is formed over the entire surface layer portion of the first main surface 103 of the SiC semiconductor layer 102.
  • the hard mask 304 is formed on the first main surface 103 of the SiC semiconductor layer 102.
  • the hard mask 304 may contain silicon oxide.
  • the hard mask 304 may be formed by a CVD (Chemical Vapor Deposition) method or a thermal oxidation treatment method. In this step, the hard mask 304 is formed by a thermal oxidation treatment method.
  • an unnecessary portion of the SiC semiconductor layer 102 is removed by an etching method using a resist mask (for example, a dry etching method).
  • a resist mask for example, a dry etching method.
  • unnecessary portions of the SiC epitaxial layer 122 are removed.
  • the gate trench 131 and the source trench 141 are formed.
  • the mask 307 is formed.
  • the mask 307 fills the gate trench 131, the source trench 141, and the outer region 107 to cover the first main surface 103 of the SiC semiconductor layer 102.
  • the mask 307 has a laminated structure including a polysilicon layer 308 and an insulating layer 309.
  • the insulating layer 309 contains silicon oxide.
  • the polysilicon layer 308 may be formed by a CVD method.
  • the insulating layer 309 may be formed by a CVD method or a thermal oxidation treatment method. In this step, the insulating layer 309 is formed by a thermal oxidation treatment method for the polysilicon layer 308.
  • an unnecessary portion of the mask 307 is removed by an etching method via a resist mask (for example, a dry etching method). This exposes the source trench 141 and the outer region 107 from the mask 307.
  • an unnecessary portion of the SiC semiconductor layer 102 is removed by an etching method (for example, a dry etching method) via the mask 307. This further digs into the source trench 141 and the outer region 107.
  • a deep well region 155 is formed on the surface layer portion of the first main surface 103 of the SiC semiconductor layer 102.
  • the deep well region 155 is formed by introducing a p-type impurity into the first main surface 103 of the SiC semiconductor layer 102.
  • the p-type impurities are introduced into the first main surface 103 of the SiC semiconductor layer 102 via the mask 307.
  • the mask 307 is removed.
  • the contact region 154 is formed on the surface layer portion of the first main surface 103 of the SiC semiconductor layer 102.
  • the contact region 154 is formed by introducing a p-type impurity into the first main surface 103 of the SiC semiconductor layer 102.
  • the p-type impurities are introduced into the first main surface 103 of the SiC semiconductor layer 102 via the resist mask.
  • a base insulating layer that serves as a base for the gate insulating layer 134 and the source insulating layer 142 is formed on the first main surface 103 of the SiC semiconductor layer 102.
  • the base insulating layer may contain silicon oxide.
  • the base insulating layer may be formed by a CVD method or a thermal oxidation treatment method.
  • a base conductor layer that serves as a base for the gate electrode layer 135 and the source electrode layer 143 is formed on the first main surface 103 of the SiC semiconductor layer 102.
  • the base conductor layer fills the gate trench 131, the source trench 141, and the outer region 107 to cover the first main surface 103 of the SiC semiconductor layer 102.
  • the base conductor layer may contain polysilicon.
  • the base conductor layer may be formed by a CVD method.
  • the CVD method may be an LP-CVD (Low Pressure-CVD) method.
  • LP-CVD Low Pressure-CVD
  • the unnecessary portion of the base conductor layer is removed. Unnecessary parts of the base conductor layer are removed until the base insulating layer is exposed. Unnecessary portions of the base conductor layer may be removed by an etch back method using the base insulating layer as an etching stop layer.
  • Unnecessary parts of the base conductor layer may be removed by an etching method (for example, a wet etching method) via a mask having a predetermined pattern. As a result, the gate electrode layer 135 and the source electrode layer 143 are formed.
  • an etching method for example, a wet etching method
  • the interlayer insulating layer 191 is formed on the first main surface 103 of the SiC semiconductor layer 102.
  • the interlayer insulating layer 191 collectively covers the active region 106 and the outer region 107.
  • the interlayer insulating layer 191 may contain silicon oxide or silicon nitride.
  • the interlayer insulating layer 191 may be formed by a CVD method.
  • the unnecessary portion of the interlayer insulating layer 191 is removed.
  • the unnecessary portion of the interlayer insulating layer 191 may be removed by an etching method using a resist mask (for example, a dry etching method).
  • the unnecessary portion of the base insulating layer exposed from the interlayer insulating layer 191 is removed. Unnecessary parts of the base insulating layer may be removed by an etching method (for example, a dry etching method). As a result, the base insulating layer is divided into the gate insulating layer 134 and the source insulating layer 142.
  • a base electrode layer that serves as a base for the gate electrode 108 and the source electrode 110 is formed on the interlayer insulating layer 191.
  • the first electrode layer 201 and the second electrode layer 202 are formed.
  • the first electrode layer 201 is formed on the interlayer insulating layer 191.
  • the first electrode layer 201 includes a step of forming the titanium layer and the titanium nitride layer from the top of the interlayer insulating layer 191 in this order.
  • the titanium layer and the titanium nitride layer may be formed by a sputtering method.
  • the first electrode layer 201 having a single-layer structure composed of a titanium layer or a titanium nitride layer may be formed.
  • the second electrode layer 202 is formed on the first electrode layer 201.
  • the second electrode layer 202 may contain an aluminum-silicon-copper alloy.
  • the second electrode layer 202 may be formed by a sputtering method.
  • the drain electrode 123 is formed on the second main surface 104 of the SiC semiconductor layer 102.
  • This step may include a step of forming at least one of the Ti layer, the Ni layer, the Au layer, and the Ag layer as the drain electrode 123.
  • the Ti layer, Ni layer, Au layer or Ag layer may be formed by a sputtering method.
  • the step of forming the drain electrode 123 may include a step of forming a Ti layer, a Ni layer, an Au layer, and an Ag layer from the second main surface 104 of the SiC semiconductor layer 102 in this order.
  • the Ti layer, Ni layer, Au layer and Ag layer may be formed by a sputtering method.
  • the third electrode layer 203 is formed on the second electrode layer 202.
  • the third electrode layer 203 may contain at least one of nickel and copper.
  • the third electrode layer 203 may have a single layer structure including a nickel layer or a copper layer.
  • the third electrode layer 203 may have a laminated structure including a nickel layer and a copper layer.
  • the back surface tape 205 is attached to the surface of the drain electrode 123 of the second main surface 104 of the SiC semiconductor layer 102.
  • the third electrode layer 203 is formed on the second electrode layer 202 by the plating method.
  • the plating method may be an electroless plating method.
  • the back surface tape 205 is peeled off.
  • the oxide layer 204 is formed on the surface of the third electrode layer 203 by oxidation. The step of forming the oxide layer 204 may be included in the step of forming the third electrode layer 203.
  • the SiC semiconductor layer 102 (SiC semiconductor wafer 301) is selectively cut along the dicing line (dicing street). As a result, a plurality of semiconductor devices 101 are cut out from one SiC semiconductor wafer 301.
  • a step of connecting a conducting wire (conductive connecting member) such as a bonding wire to the third electrode layer 203 is carried out.
  • the semiconductor device 101 is formed through the steps including the above.
  • the third electrode layer 203 was formed only on the first main surface 103 side by attaching the back surface tape 205, but the electroless plating method was carried out without attaching the back surface tape 205, and the first main surface 103 side.
  • An electrode layer (third electrode layer 203) may be formed on both the second main surface 104 side and the second main surface 104 side. That is, the electrode layer corresponding to the third electrode layer 203 may cover the drain electrode 123.
  • FIG. 4 is a cross-sectional view showing the configuration of the semiconductor device 101 in this case.
  • the drain electrode 123 includes a fourth electrode layer 123a and a fifth electrode layer 123b formed in this order from the second main surface 104 of the SiC semiconductor layer 102.
  • the fourth electrode layer 123a corresponds to the drain electrode 123 shown in FIG.
  • the fourth electrode layer 123a is made of, for example, the same material as the second electrode layer 202.
  • the fourth electrode layer 123a and the second electrode layer 202 are made of aluminum.
  • the fifth electrode layer 123b is made of the same material as the third electrode layer 203.
  • the fifth electrode layer 123b is formed by an electroless plating method in the same step as the third electrode layer 203.
  • the fifth electrode layer 123b may contain at least one of nickel and copper.
  • the fifth electrode layer 123b may have a single layer structure including a nickel layer or a copper layer.
  • the fifth electrode layer 123b may have a laminated structure including a nickel layer and a copper layer.
  • the surface of the fifth electrode layer 123b may be covered with the oxide layer 204 in the same manner as the surface of the third electrode layer 203. That is, even if the semiconductor device 101 includes an oxide layer (oxide layer 204 on the second main surface 104 side) that covers the surface of the drain electrode 123 (the surface of the fifth electrode layer 123b) on the second main surface 104 side. good.
  • FIG. 5 is a perspective view showing the semiconductor package 401 in which the above-mentioned semiconductor device 101 is incorporated through the sealing body 407.
  • the semiconductor package 401 includes a semiconductor chip 402, a pad portion 403, a heat spreader 404, a plurality of (three in this form) terminals 405, a plurality of (three in this form) lead wires 406, and a sealant 407.
  • the above-mentioned semiconductor device 101 is applied as a semiconductor chip 402.
  • the pad portion 403 includes a metal plate.
  • the pad portion 403 may contain aluminum, copper, or the like.
  • the pad portion 403 is formed in a rectangular shape in a plan view.
  • the pad portion 403 has a plane area equal to or larger than the plane area of the semiconductor chip 402.
  • the drain electrode 123 of the semiconductor chip 402 is electrically connected to the pad portion 403 by die bonding.
  • the heat spreader 404 is connected to one side of the pad portion 403.
  • the pad portion 403 and the heat spreader 404 are formed by a single metal plate.
  • a through hole 404a is formed in the heat spreader 404.
  • the through hole 404a is formed in a circular shape.
  • the plurality of terminals 405 are arranged along the side opposite to the heat spreader 404 with respect to the pad portion 403.
  • Each of the plurality of terminals 405 includes a metal plate extending in a strip shape.
  • the terminal 405 may contain aluminum, copper, or the like.
  • the plurality of terminals 405 include a first terminal 405A, a second terminal 405B, and a third terminal 405C.
  • the first terminal 405A, the second terminal 405B, and the third terminal 405C are arranged at intervals along the side opposite to the heat spreader 404 with respect to the pad portion 403.
  • the first terminal 405A, the second terminal 405B, and the third terminal 405C extend in a strip shape along a direction orthogonal to their arrangement direction.
  • the second terminal 405B and the third terminal 405C sandwich the first terminal 405A from both sides.
  • the plurality of conducting wires 406 may be bonding wires or the like.
  • the plurality of conductors 406 include, in this form, conductors 406A, conductors 406B and conductors 406C.
  • the lead wire 406A is electrically connected to the gate electrode 108 of the semiconductor chip 402 and the first terminal 405A.
  • the lead wire 406B is electrically connected to the source electrode 110 and the second terminal 405B of the semiconductor chip 402.
  • the conducting wire 406C is electrically connected to the pad portion 403 and the third terminal 405C.
  • the bonding wire is made of aluminum, it is preferable that at least the surface of the third electrode layer (third electrode layer 203) is made of nickel.
  • the sealing body 407 seals the semiconductor chip 402, the pad portion 403, and the plurality of conducting wires 406 so as to expose a part of the heat spreader 404 and the plurality of terminals 405.
  • the sealing body 407 contains a sealing resin.
  • the sealing body 407 is formed in a rectangular parallelepiped shape.
  • the form of the semiconductor package 401 is not limited to the form shown in FIG.
  • the semiconductor package 401 includes SOP (Small Outline Package), QFN (Quad Flat Non Lead Package), DFP (Dual Flat Package), DIP (Dual Inline Package), QFP (Quad Flat Package), SIP (Single Inline Package), Alternatively, SOJ (Small Outline J-leaded Package) or various semiconductor packages similar to these may be applied.
  • the semiconductor device 101 may include a vertical diode.
  • the semiconductor device 101 may include either a transistor or a diode, or may include both a transistor and a diode.
  • FIG. 6 is a cross-sectional view of the semiconductor device 101 including a diode.
  • the semiconductor device 101 includes a SiC semiconductor layer 501.
  • the SiC semiconductor layer 501 includes an n + type SiC semiconductor substrate 502 and an n ⁇ type SiC epitaxial layer 503.
  • the impurity density of the SiC semiconductor substrate 502 is, for example, about 1 ⁇ 10 18 cm -3 to about 1 ⁇ 10 21 cm -3 .
  • the impurity density of the SiC epitaxial layer 503 is, for example, about 5 ⁇ 10 14 cm -3 to about 5 ⁇ 10 16 cm -3 .
  • the SiC epitaxial layer 503 may have a buffer layer formed on the SiC semiconductor substrate 502 and a drift layer formed on the buffer layer.
  • the semiconductor device 101 includes a cathode electrode 504 that covers the back surface ((000-1) C surface) of the SiC semiconductor substrate 502.
  • the cathode electrode 504 is formed as an example of the second main surface electrode.
  • the cathode electrode 504 covers the entire back surface of the SiC semiconductor substrate 502.
  • the cathode electrode 504 is connected to the cathode terminal.
  • the semiconductor device 101 includes a field insulating film 505 formed on the surface ((0001) Si surface) of the SiC epitaxial layer 503.
  • the field insulating film 505 is made of SiO2 (silicon oxide), but may be made of another insulating material such as silicon nitride (SiN).
  • the semiconductor device 101 includes an anode electrode 506 formed on the field insulating film 505.
  • the anode electrode 506 is formed as an example of the first main surface electrode.
  • the anode electrode 506 is connected to the anode terminal.
  • the anode electrode 506 includes a first electrode layer 507 and a second electrode layer 508.
  • the first electrode layer 507 is formed on the SiC epitaxial layer 503 and the field insulating film 505.
  • the second electrode layer 508 is formed on the first electrode layer 507.
  • the first electrode layer 507 may contain at least one of aluminum, copper, an aluminum alloy, or a copper alloy.
  • the first electrode layer 507 may contain at least one of an aluminum-silicon alloy, an aluminum-silicon-copper alloy, and an aluminum-copper alloy.
  • the second electrode layer 508 may contain at least one of nickel and copper.
  • the second electrode layer 508 may have a single layer structure including a nickel layer or a copper layer.
  • the second electrode layer 508 may have a laminated structure including a nickel layer and a copper layer.
  • the second electrode layer 508 preferably includes a nickel layer.
  • the second electrode layer 508 is harder than the first electrode layer 507.
  • the semiconductor device 101 includes an oxide layer 509 formed on the second electrode layer 508.
  • the oxide layer 509 is composed of a metal oxide layer containing a metal oxide.
  • the oxide layer 509 is formed by oxidation of the outer surface of the anode electrode 506 (first main surface electrode). That is, the oxide layer 509 contains the oxide of the anode electrode 506. More specifically, the oxide layer 509 is formed by oxidizing the second electrode layer 508 and contains at least one oxide of a nickel layer and a copper layer. That is, the oxide layer 509 contains nickel oxide or copper oxide.
  • the oxide layer 509 preferably has a thickness less than that of the anode electrode 506. It is particularly preferable that the oxide layer 509 has a thickness less than the thickness of the second electrode layer 508.
  • the oxide layer 509 is removed by connecting the bonding wire, and the bonding wire and the second electrode layer 508 are directly connected.
  • the oxide layer 204 remains even after wire bonding. Therefore, in the state where the bonding wire is connected, the second electrode layer 508 has a coating portion coated by the oxide layer 509 and a connection portion connected to the bonding wire.
  • the connection portion of the second electrode layer 508 comprises a removal portion from which at least a part of the oxide layer 509 has been removed, and the bonding wires are directly connected electrically and mechanically.
  • the semiconductor device 101 includes a p-type JTE (Junction Termination Extension) structure 510 (impurity region) formed in the vicinity of the surface (surface layer portion) of the SiC epitaxial layer 503.
  • the JTE (Junction Termination Extension) structure 510 is formed so as to be in contact with the first electrode layer 507 of the anode electrode 506.
  • the semiconductor device 101 is a semiconductor device including a vertical power semiconductor element.
  • the semiconductor device 101 includes a SiC semiconductor layer 102, a first electrode layer (second electrode layer 202), a second electrode layer (third electrode layer 203), a third electrode layer (drain electrode 123), and an oxide layer 204.
  • the SiC semiconductor layer 102 has a first main surface 103 and a second main surface 104 on the opposite side of the first main surface 103, and contains SiC as a main component.
  • the first electrode layer (second electrode layer 202) is formed on the first main surface 103 side of the SiC semiconductor layer 102.
  • the second electrode layer (third electrode layer 203) is formed on the first electrode layer (second electrode layer 202) and is electrically connected to the first terminal of the vertical power semiconductor element.
  • the second electrode layer (third electrode layer 203) is harder than the first electrode layer (second electrode layer 202).
  • the third electrode layer (drain electrode 123) is formed on the second main surface 104 side of the SiC semiconductor layer 102, and is electrically connected to the second terminal of the vertical power semiconductor element.
  • the oxide layer 204 is formed on the surface of the second electrode layer (third electrode layer 203). According to this structure, the second electrode layer (third electrode layer 203) can suppress the destruction of the structure at the time of wire bonding, for example. Therefore, the mechanical strength can be improved.
  • the second electrode layer (third electrode layer 203) is made of nickel (Ni) or copper (Cu), and the oxide layer 204 is made of an oxide of nickel or copper.
  • the vertical power semiconductor element may be a vertical transistor, the first terminal may be a source terminal, and the second terminal may be a drain terminal.
  • the vertical power semiconductor element may be a vertical transistor, the first terminal may be a gate terminal, and the second terminal may be a drain terminal.
  • the vertical power semiconductor element may be a vertical diode, one of the first terminal and the second terminal may be an anode terminal, and the other may be a cathode terminal.
  • the second electrode layer (third electrode layer 203) is formed of a plating layer.
  • the semiconductor device 101 further includes a fourth electrode layer (fifth electrode layer 123b).
  • the fourth electrode layer (fifth electrode layer 123b) is formed on the surface of the third electrode layer (fourth electrode layer 123a) opposite to the SiC semiconductor layer 102 side.
  • the fourth electrode layer (fifth electrode layer 123b) is harder than the third electrode layer (fourth electrode layer 123a).
  • the semiconductor device 101 semiconductor chip 402
  • the method for manufacturing a semiconductor device is a method for manufacturing a semiconductor device 101 including a vertical power semiconductor element.
  • the method for manufacturing this semiconductor device includes a first step, a second step, and a third step.
  • the first electrode layer (second electrode layer 202) is formed on the first main surface 103 side of the SiC semiconductor layer 102.
  • the first electrode layer (second electrode layer 202) is electrically connected to the first terminal of the vertical power semiconductor element and is harder than the first electrode layer (second electrode layer 202).
  • a two-electrode layer (third electrode layer 203) is formed.
  • the bonding wire (conductor wire 406) is connected to the second electrode layer (third electrode layer 203). According to this manufacturing method, the second electrode layer (third electrode layer 203) can suppress the destruction of the structure during wire bonding. Therefore, the mechanical strength can be improved.
  • the second electrode layer (third electrode layer 203) is formed by the plating method.
  • the bonding wire (conductor 406) connecting step (third step) may be included in the semiconductor package manufacturing method.
  • the present disclosure is not limited to these embodiments.
  • the scope of the present disclosure also includes a form in which various modifications that can be conceived by those skilled in the art are applied to the embodiment, and a form constructed by combining components in different embodiments, as long as the gist of the present disclosure is not deviated. Is done.
  • A3 The semiconductor device (101) according to A1 or A2, wherein the vertical power semiconductor element is a vertical transistor, the first terminal is a source terminal, and the second terminal is a drain terminal. ..
  • the semiconductor device (101) is further formed on the surface of the third electrode layer (123, 123a, 123b, 504) opposite to the SiC semiconductor layer (102, 501) side.
  • the semiconductor device (101) according to any one of A1 to A4, comprising a fourth electrode layer (123b) that is harder than the third electrode layer (123, 123a, 123b, 504).
  • the step of forming 202, 507) and the first electrode layer (202, 507) are electrically connected to the first terminal of the vertical power semiconductor element on the first electrode layer (202, 507).
  • a method for manufacturing a semiconductor device (101) which comprises a step of forming a harder second electrode layer (203, 508) and a step of connecting a bonding wire (406) to the second electrode layer (203, 508). ..
  • a semiconductor layer (102, 501) having a first main surface (103) on one side and a second main surface (104) on the other side, and a first electrode (103) covering the first main surface (103).
  • a semiconductor device (101) comprising a 108, 110, 506) and an oxide layer (204, 509) covering the second electrode (108, 110, 506).
  • the second electrode (203, 508) contains at least one of nickel and copper, and the oxide layer (204, 509) contains at least one oxide of nickel and copper. Included, the semiconductor device (101) according to B6.
  • the functional device formed on the semiconductor layer (102, 501) is further included, and the second electrode (108, 110, 506) is electrically connected to the functional device.
  • the semiconductor device (101) according to any one.
  • the functional device includes a transistor having a source, and the second electrode (108, 110, 506) includes a source electrode (110) electrically connected to the source of the transistor in B11.
  • the functional device includes a transistor having a gate, and the second electrode (108, 110, 506) includes a gate electrode (108) electrically connected to the gate of the transistor in B11.
  • the functional device includes a diode having an anode, and the second electrode (108, 110, 506) includes an anode electrode (506) electrically connected to the anode of the diode in B11.
  • the second main surface electrode (123, 123a, 123b, 504) is higher than the third electrode (123a) covering the second main surface (104) and the third electrode (123a).
  • the semiconductor device (101) according to B15 which has hardness and includes a fourth electrode (123b) that covers the third electrode (123a).
  • a semiconductor including the semiconductor device (101) according to any one of B1 to B16 and a bonding wire (406) electrically connected to the second electrode (108, 110, 506).
  • the bonding wire (406) is electrically and mechanically connected to the second electrode (203, 508) through the oxide layer (204, 509) and is connected to the second electrode (108, 110).
  • , 506) have a coating portion coated by the oxide layer (204, 509) and a connection portion directly connected to the bonding wire (406), according to the semiconductor package (401) according to B17. ..
  • the step of preparing the semiconductor layer (102, 501) having the main surface (103), and the first electrode (202, 507) is formed on the main surface (103), and the first electrode (202) is formed.
  • 507) By forming the second electrode (203, 508) having a hardness higher than the first electrode (202, 507) on the main surface (103), the first electrode (202, 507).
  • Semiconductor device 102 SiC semiconductor layer 103 1st main surface 104 2nd main surface 108 Gate electrode (1st main surface electrode) 110 Source electrode (first main surface electrode) 123 Drain electrode (second main surface electrode) 123a 4th electrode layer 123b 5th electrode layer 201 1st electrode layer 202 2nd electrode layer 203 3rd electrode layer 204 Oxidation layer 401 Semiconductor package 402 Semiconductor chip (semiconductor device) 406 Conductor (bonding wire) 501 SiC semiconductor layer 504 Cathode electrode (second main surface electrode) 506 Anode electrode (first main surface electrode) 507 1st electrode layer 508 2nd electrode layer 509 Oxidized layer

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Abstract

半導体装置は、一方側の第１主面および他方側の第２主面を有する半導体層と、前記第１主面を被覆する第１電極、および、前記第１電極よりも高い硬度を有し、前記第１電極を被覆する第２電極を含む第１主面電極と、前記第１主面電極を被覆する酸化層と、を含む。

Description

半導体装置、半導体パッケージ、および、それらの製造方法
　この出願は、２０２０年５月８日に日本国特許庁に提出された特願２０２０－０８２７０２号に対応しており、この出願の全開示はここに引用により組み込まれる。本発明は、半導体装置、半導体パッケージ、および、それらの製造方法に関する。
　特許文献１は、ＳｉＣ半導体基板を用いた縦型半導体素子に関する技術を開示している。
特開２０１２－７９９４５号公報
　本発明の一実施形態は、機械的強度を向上できる半導体装置、半導体パッケージ、および、それらの製造方法を提供する。
　本発明の一実施形態は、縦型パワー半導体素子を含む半導体装置であって、第１主面、および当該第１主面の反対側の第２主面を有し、ＳｉＣを主成分として含む半導体層と、前記半導体層の前記第１主面側に形成された第１電極層と、前記第１電極層上に形成され、前記縦型パワー半導体素子の第１端子と電気的に接続され、前記第１電極層よりも硬い第２電極層と、前記ＳｉＣ半導体層の前記第２主面側に形成され、前記縦型パワー半導体素子の第２端子と電気的に接続される第３電極層と、前記第２電極層の表面に形成された酸化層と、を含む、半導体装置を提供する。
　本発明の一実施形態は、縦型パワー半導体素子を含む半導体装置の製造方法であって、ＳｉＣを主成分として含む半導体層の第１主面側に第１電極層を形成する工程と、前記第１電極層上に、前記縦型パワー半導体素子の第１端子と電気的に接続され、前記第１電極層よりも硬い第２電極層を形成する工程と、前記第２電極層にボンディングワイヤを接続する工程と、を含む、半導体装置の製造方法を提供する。
　本発明の一実施形態は、一方側の第１主面および他方側の第２主面を有する半導体層と、前記第１主面を被覆する第１電極、および、前記第１電極よりも高い硬度を有し、前記第１電極を被覆する第２電極を含む第１主面電極と、前記第１主面電極を被覆する酸化層と、を含む、半導体装置を提供する。
　本発明の一実施形態は、主面を有する半導体層を用意する工程と、第１電極を前記主面の上に形成し、前記第１電極より高い硬度を有する第２電極を前記第１電極の上に形成することによって、前記主面の上に前記第１電極および前記第２電極を含む第１主面電極を形成する工程と、前記第１主面電極の外面を被覆する酸化層を形成する工程と、を含む、半導体装置の製造方法を提供する。
　本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、実施形態に係る半導体装置の平面図である。 図２は、実施形態に係る半導体装置の断面図である。 図３Ａは、実施形態に係る半導体装置の製造工程を示す断面図である。 図３Ｂは、実施形態に係る半導体装置の製造工程を示す断面図である。 図３Ｃは、実施形態に係る半導体装置の製造工程を示す断面図である。 図３Ｄは、実施形態に係る半導体装置の製造工程を示す断面図である。 図３Ｅは、実施形態に係る半導体装置の製造工程を示す断面図である。 図３Ｆは、実施形態に係る半導体装置の製造工程を示す断面図である。 図４は、実施形態に係る半導体装置の変形例の断面図である。 図５は、実施形態に係る半導体パッケージの斜視図である。 図６は、実施形態に係るダイオード半導体装置の断面図である。
　以下、添付図面を参照して、本発明の実施形態が具体的に説明される。以下で説明される実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置位置、構成要素の接続形態、ステップ、ステップの順序などは、一例であり、本開示（present disclosure）を限定する主旨ではない。以下の実施形態における構成要素のうち独立請求項に記載されていない構成要素は、任意の構成要素として説明される。
　各添付図面は、模式図であり、必ずしも厳密に図示されたものではない。したがって、たとえば、添付図面において縮尺などは必ずしも一致しない。添付図面において実質的に同一の構成には同一の符号が付されており、重複する説明は省略または簡略化される。
　本明細書において、垂直、水平などの要素間の関係性を示す用語、および、矩形などの要素の形状を示す用語、ならびに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲を含むことを意味する表現である。
　また、本明細書において、「上方」および「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いられる。具体的には、本明細書では、半導体層の一方の第１主面側を上側（上方）とし、他方の第２主面側を下側（下方）として説明がなされる。半導体装置（縦型トランジスタ）の実使用時には、第１主面側が下側（下方）であり、かつ、第２主面側が上側（上方）であってもよい。あるいは、半導体装置（縦型トランジスタ）は、第１主面および第２主面が水平面に対して傾斜又は直交する姿勢で使用されてもよい。
　また、「上方」および「下方」という用語は、２つの構成要素の間に別の構成要素が介在されるように当該２つの構成要素が互いに間隔を空けて配置される場合に適用される他、２つの構成要素が互いに密着するように当該２つの構成要素が配置される場合にも適用される。
　以下、本実施形態に係る半導体装置の構成が説明される。図１は、本実施形態に係る半導体装置１０１を示す平面図である。半導体装置１０１は、機能デバイスの一例としてのパワー半導体デバイス（パワー半導体素子）を含む。以下では、半導体装置１０１が縦型トランジスタを含む例が示される。
　図１を参照して、半導体装置１０１は、ワイドバンドギャップ半導体の一例としてのＳｉＣ（炭化珪素）単結晶を含むＳｉＣ半導体層１０２を有している。ＳｉＣ半導体層１０２は、この形態（this embodiment）では、直方体形状のチップ状に形成されている。ＳｉＣ半導体層１０２は、一方側の第１主面１０３および他方側の第２主面１０４を含む。第１主面１０３は、機能デバイスの主たる構造が形成されるデバイス面である。第２主面１０４は、半導体装置１０１が接続対象に接続される際に、当該接続対象に対向する実装面であってもよい。
　ＳｉＣ半導体層１０２の一辺の長さは、１ｍｍ以上１０ｍｍ以下（たとえば２ｍｍ以上５ｍｍ以下）であってもよい。ＳｉＣ半導体層１０２には、アクティブ領域１０６および外側領域１０７が設定されている。アクティブ領域１０６は、縦型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成された領域である。外側領域１０７は、アクティブ領域１０６の外側の領域である。
　半導体装置１０１は、ＳｉＣ半導体層１０２の第１主面１０３の上にそれぞれ形成されたゲート電極１０８、ゲートフィンガー１０９およびソース電極１１０を含む。ゲート電極１０８およびソース電極１１０は、第１主面電極の一例としてそれぞれ形成されている。ゲート電極１０８はゲートパッドと称され、ソース電極１１０はソースパッドと称されてもよい。図１においてゲート電極１０８、ゲートフィンガー１０９およびソース電極１１０は、明瞭化のため、ハッチングによって示されている。ゲート電極１０８、ゲートフィンガー１０９およびソース電極１１０は、アルミニウムまたは銅を含んでいてもよい。
　ゲート電極１０８は、平面視において四角形状に形成されている。ゲート電極１０８は、平面視において外側領域１０７およびアクティブ領域１０６の境界領域を横切るように、外側領域１０７からアクティブ領域１０６内に引き出されている。ゲートフィンガー１０９は、外側領域１０７に形成されている。ゲートフィンガー１０９は、ゲート電極１０８から引き出され、外側領域１０７を帯状に延びている。
　ソース電極１１０は、ゲート電極１０８およびゲートフィンガー１０９から間隔を空けてアクティブ領域１０６に形成されている。ソース電極１１０は、ゲート電極１０８およびゲートフィンガー１０９によって区画された凹状の領域を被覆するように、平面視において凹形状に形成されている。ゲート電極１０８およびゲートフィンガー１０９には、ゲート電圧が印加される。ゲート電圧は、１０Ｖ以上５０Ｖ以下（たとえば３０Ｖ程度）であってもよい。ソース電極１１０には、ソース電圧が印加される。ソース電圧は、基準電圧（たとえばＧＮＤ電圧）であってもよい。
　図２は、ＳｉＣ半導体層１０２の断面図であって、アクティブ領域１０６におけるＭＩＳＦＥＴの第１方向Ｘの断面図である。第１方向Ｘは、ＳｉＣ半導体層１０２の第１主面１０３（第２主面１０４）に沿う任意の方向である。図２を参照して、ＳｉＣ半導体層１０２は、この形態では、ｎ＋型のＳｉＣ半導体基板１２１およびｎ型のＳｉＣエピタキシャル層１２２を含む積層構造を有している。ＳｉＣ半導体基板１２１は、ＭＩＳＦＥＴのドレイン領域として形成されている。ＳｉＣエピタキシャル層１２２は、ＭＩＳＦＥＴのドリフト領域として形成されている。
　ＳｉＣ半導体基板１２１は、ＳｉＣ半導体層１０２の第２主面１０４を形成している。ＳｉＣエピタキシャル層１２２は、ＳｉＣ半導体層１０２の第１主面１０３を形成している。ＳｉＣ半導体層１０２の第２主面１０４は、研削面であってもよい。ＳｉＣ半導体基板１２１の厚さは、１μｍ以上１０００μｍ未満であってもよい。ＳｉＣ半導体基板１２１の厚さは、１５０μｍ以下であることが好ましい。
　ＳｉＣエピタキシャル層１２２の厚さは、１μｍ以上１００μｍ以下であってもよい。ＳｉＣエピタキシャル層１２２の厚さは、１５μｍ以下または１０μｍ以下であることが好ましい。ＳｉＣエピタキシャル層１２２のｎ型不純物濃度は、ＳｉＣ半導体基板１２１のｎ型不純物濃度以下である。ＳｉＣエピタキシャル層１２２のｎ型不純物濃度は、１．０×１０１５ｃｍ－３以上１．０×１０１８ｃｍ－３以下であってもよい。
　ＳｉＣエピタキシャル層１２２は、この形態では、ＳｉＣ半導体層１０２の第１主面１０３の法線方向Ｚに沿って異なるｎ型不純物濃度を有する複数の領域を有している。ＳｉＣエピタキシャル層１２２は、具体的には、ｎ型不純物濃度が比較的高い高濃度領域１２２ａ、および、高濃度領域１２２ａよりもｎ型不純物濃度が低い低濃度領域１２２ｂを含む。
　高濃度領域１２２ａは、第１主面１０３側の領域に形成されている。低濃度領域１２２ｂは、高濃度領域１２２ａに対してＳｉＣ半導体層１０２の第２主面１０４側の領域に形成されている。高濃度領域１２２ａのｎ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。低濃度領域１２２ｂのｎ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１６ｃｍ－３以下であってもよい。高濃度領域１２２ａの厚さは、低濃度領域１２２ｂの厚さ以下である。高濃度領域１２２ａの厚さは、具体的には、低濃度領域１２２ｂの厚さ未満である。
　半導体装置１０１は、ＳｉＣ半導体層１０２の第２主面１０４を被覆するドレイン電極１２３を含む。ドレイン電極１２３は、第２主面電極の一例として形成されており、ドレインパッドと称されてもよい。オフ時においてソース電極１１０およびドレイン電極１２３の間に印加可能な最大電圧は、１０００Ｖ以上１００００Ｖ以下であってもよい。
　ドレイン電極１２３は、Ｔｉ（チタン）層、Ｎｉ（ニッケル）層、Ａｕ（金）層またはＡｇ（銀）層のうちの少なくとも１つを含んでいてもよい。ドレイン電極１２３は、ＳｉＣ半導体層１０２の第２主面１０４からこの順に積層されたＴｉ層、Ｎｉ層、Ａｕ層およびＡｇ層を含む４層構造を有していてもよい。
　ドレイン電極１２３は、ＳｉＣ半導体層１０２の第２主面１０４からこの順に積層されたＴｉ層、Ａｌ（アルミニウム）Ｃｕ（ＡｌとＣｕの合金）層、Ｎｉ層およびＡｕ層を含む４層構造を有していてもよい。ドレイン電極１２３は、ＳｉＣ半導体層１０２の第２主面１０４からこの順に積層されたＴｉ層、ＡｌＳｉ（シリコン）Ｃｕ（ＡｌとＳｉとＣｕの合金）層、Ｎｉ層およびＡｕ層を含む４層構造を有していてもよい。ドレイン電極１２３は、Ｔｉ層の代わりに、ＴｉＮ（窒化チタン）層、または、Ｔｉ層およびＴｉＮ層を含む積層構造を有していてもよい。
　半導体装置１０１は、アクティブ領域１０６においてＳｉＣ半導体層１０２の第１主面１０３の表層部に形成されたｐ型のボディ領域１２６を含む。ボディ領域１２６は、アクティブ領域１０６を画定している。つまり、ボディ領域１２６は、この形態では、ＳｉＣ半導体層１０２の第１主面１０３においてアクティブ領域１０６を形成する領域の全域に形成されている。ボディ領域１２６のｐ型不純物濃度は、１×１０１７ｃｍ－３以上１×１０２０ｃｍ－３以下であってもよい。
　半導体装置１０１は、アクティブ領域１０６においてＳｉＣ半導体層１０２の第１主面１０３の表層部に形成された複数のゲートトレンチ１３１を含む。複数のゲートトレンチ１３１は、任意の第１方向Ｘに沿って間隔を空けて形成されている。複数のゲートトレンチ１３１は、第１方向Ｘに交差する第２方向Ｙに沿って延びる帯状に形成されている。複数のゲートトレンチ１３１は、平面視においてストライプ状に形成されている。各ゲートトレンチ１３１の長さは、０．５ｍｍ以上であってもよい。各ゲートトレンチ１３１の長さは、この形態では、１ｍｍ以上１０ｍｍ以下（たとえば２ｍｍ以上５ｍｍ以下）である。
　各ゲートトレンチ１３１は、ボディ領域１２６を貫通し、ＳｉＣエピタキシャル層１２２に至っている。各ゲートトレンチ１３１の底壁は、ＳｉＣエピタキシャル層１２２内に位置している。各ゲートトレンチ１３１の底壁は、具体的には、ＳｉＣエピタキシャル層１２２の高濃度領域１２２ａに位置している。ＳｉＣ半導体層１０２の第１主面１０３の法線方向Ｚに関して、ゲートトレンチ１３１の深さは、０．５μｍ以上３μｍ以下（たとえば１μｍ程度）であってもよい。ゲートトレンチ１３１の深さは、０．５μｍ以上１．０μｍ以下であることが好ましい。ゲートトレンチ１３１の第１方向Ｘの幅は、０．１μｍ以上２μｍ以下（たとえば０．５μｍ程度）であってもよい。ゲートトレンチ１３１の第１方向Ｘの幅は、０．１μｍ以上０．５μｍ以下であることが好ましい。
　各ゲートトレンチ１３１内には、ゲート絶縁層１３４およびゲート電極層１３５が形成されている。ゲート絶縁層１３４は、酸化シリコンを含む。ゲート絶縁層１３４は、窒化シリコン等の他の絶縁膜を含んでいてもよい。ゲート絶縁層１３４は、ゲートトレンチ１３１内に凹状の空間が区画されるようにゲートトレンチ１３１の内壁面に沿って膜状に形成されている。
　ゲート絶縁層１３４は、第１領域１３４ａ、第２領域１３４ｂおよび第３領域１３４ｃを含む。第１領域１３４ａは、ゲートトレンチ１３１の側壁に沿って形成されている。第２領域１３４ｂは、ゲートトレンチ１３１の底壁に沿って形成されている。第３領域１３４ｃは、ＳｉＣ半導体層１０２の第１主面１０３に沿って形成されている。第１領域１３４ａの厚さは、第２領域１３４ｂの厚さおよび第３領域１３４ｃの厚さよりも小さい。第１領域１３４ａの厚さは、０．０１μｍ以上０．２μｍ以下であってもよい。第２領域１３４ｂの厚さは、０．０５μｍ以上０．５μｍ以下であってもよい。第３領域１３４ｃの厚さは、０．０５μｍ以上０．５μｍ以下であってもよい。むろん、一様な厚さを有するゲート絶縁層１３４が形成されていてもよい。
　ゲート電極層１３５は、ゲート絶縁層１３４を挟んでゲートトレンチ１３１に埋め込まれている。ゲート電極層１３５は、具体的には、ゲート絶縁層１３４によって区画された凹状の空間を満たすようにゲートトレンチ１３１に埋め込まれている。ゲート電極層１３５は、ゲート電圧によって制御される。ゲート電極層１３５は、ゲート電極１０８およびゲートフィンガー１０９に電気的に接続される。
　ゲート電極層１３５は、ゲートトレンチ１３１が延びる方向（第２方向Ｙ）と直交する断面視においてＳｉＣ半導体層１０２の第１主面１０３の法線方向Ｚに沿って延びる壁状に形成されている。ゲート電極層１３５は、導電性ポリシリコンを含んでいてもよい。ゲート電極層１３５は、導電性ポリシリコンの一例としてのｎ型ポリシリコンまたはｐ型ポリシリコンを含んでいてもよい。ゲート電極層１３５は、導電性ポリシリコンに代えて、タングステン、アルミニウム、銅、アルミニウム合金または銅合金のうちの少なくとも１種を含んでいてもよい。
　半導体装置１０１は、アクティブ領域１０６においてＳｉＣ半導体層１０２の第１主面１０３に形成された複数のソーストレンチ１４１を含む。各ソーストレンチ１４１は、互いに隣り合う２つのゲートトレンチ１３１の間の領域に形成されている。複数のソーストレンチ１４１は、第２方向Ｙに沿って延びる帯状にそれぞれ形成されている。複数のソーストレンチ１４１は、平面視においてストライプ状に形成されている。第１方向Ｘに関して、互いに隣り合うソーストレンチ１４１の中央部間のピッチは、１．５μｍ以上３μｍ以下であってもよい。
　各ソーストレンチ１４１は、ボディ領域１２６を貫通し、ＳｉＣエピタキシャル層１２２に至っている。各ソーストレンチ１４１の底壁は、ＳｉＣエピタキシャル層１２２内に位置している。各ソーストレンチ１４１の底壁は、具体的には、高濃度領域１２２ａに位置している。ソーストレンチ１４１の深さは、この形態では、ゲートトレンチ１３１の深さ以上である。具体的には、ソーストレンチ１４１の深さは、ゲートトレンチ１３１の深さよりも大きい。
　ＳｉＣ半導体層１０２の第１主面１０３の法線方向Ｚに関して、ソーストレンチ１４１の深さは、０．５μｍ以上１０μｍ以下（たとえば２μｍ程度）であってもよい。ソーストレンチ１４１の第１方向幅は、０．１μｍ以上２μｍ以下（たとえば０．５μｍ程度）であってもよい。各ソーストレンチ１４１内には、ソース絶縁層１４２およびソース電極層１４３が形成されている。
　ソース絶縁層１４２は、酸化シリコンを含んでいてもよい。ソース絶縁層１４２は、ソーストレンチ１４１内に凹状の空間が区画されるようにソーストレンチ１４１の内壁面に沿って膜状に形成されている。ソース絶縁層１４２は、第１領域１４２ａおよび第２領域１４２ｂを含む。第１領域１４２ａは、ソーストレンチ１４１の側壁に沿って形成されている。第２領域１４２ｂは、ソーストレンチ１４１の底壁に沿って形成されている。第１領域１４２ａの厚さは、第２領域１４２ｂの厚さよりも小さい。第１領域１４２ａの厚さは、０．０１μｍ以上０．２μｍ以下であってもよい。第２領域１４２ｂの厚さは、０．０５μｍ以上０．５μｍ以下であってもよい。むろん、一様な厚さを有するソース絶縁層１４２が形成されていてもよい。
　ソース電極層１４３は、ソース絶縁層１４２を挟んでソーストレンチ１４１に埋め込まれている。ソース電極層１４３は、具体的には、ソース絶縁層１４２によって区画された凹状の空間を満たすように、ソーストレンチ１４１に埋め込まれている。ソース電極層１４３は、ソース電圧によって制御される。ソース電極層１４３の厚さは、０．５μｍ以上１０μｍ以下（たとえば１μｍ程度）であってもよい。
　ソース電極層１４３は、材質的にＳｉＣに近い性質を有するポリシリコンを含むことが好ましい。これにより、ＳｉＣ半導体層１０２内において生じる応力を低減できる。ソース電極層１４３は、ゲート電極層１３５と同一の導電材料種を含んでいてもよい。ソース電極層１４３は、導電性ポリシリコンを含んでいてもよい。ソース電極層１４３は、導電性ポリシリコンの一例としてのｎ型ポリシリコンまたはｐ型ポリシリコンを含んでいてもよい。ソース電極層１４３は、導電性ポリシリコンに代えて、タングステン、アルミニウム、銅、アルミニウム合金または銅合金のうちの少なくとも１種を含んでいてもよい。
　このように、半導体装置１０１は、トレンチゲート構造およびトレンチソース構造を有している。トレンチゲート構造は、ゲートトレンチ１３１、ゲート絶縁層１３４、ゲート電極層１３５を含む。トレンチソース構造は、ソーストレンチ１４１、ソース絶縁層１４２およびソース電極層１４３を含む。
　半導体装置１０１は、ボディ領域１２６の表層部において、ゲートトレンチ１３１の側壁に沿う領域に形成されたｎ＋型のソース領域１５３を含む。この形態では、複数のソース領域１５３が、第１方向Ｘに関して、ゲートトレンチ１３１の一方側の側壁および他方側の側壁に沿って形成されている。ソース領域１５３のｎ型不純物濃度は、１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。
　複数のソース領域１５３は、第２方向Ｙに沿って延びる帯状にそれぞれ形成されている。複数のソース領域１５３は、平面視においてストライプ状に形成されている。各ソース領域１５３は、ゲートトレンチ１３１の側壁およびソーストレンチ１４１の側壁から露出している。
　半導体装置１０１は、ＳｉＣ半導体層１０２の第１主面１０３の表層部に形成された複数のｐ＋型のコンタクト領域１５４を含む。コンタクト領域１５４のｐ型不純物濃度は、ボディ領域１２６のｐ型不純物濃度よりも大きい。コンタクト領域１５４のｐ型不純物濃度は、１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。
　複数のコンタクト領域１５４は、各ソーストレンチ１４１の側壁に沿って形成されている。複数のコンタクト領域１５４は、第２方向Ｙに沿って間隔を空けて形成されている。複数のコンタクト領域１５４は、ゲートトレンチ１３１から第１方向Ｘに沿って間隔を空けて形成されている。各コンタクト領域１５４は、ソーストレンチ１４１の側壁および底壁を被覆している。
　半導体装置１０１は、ＳｉＣ半導体層１０２の第１主面１０３の表層部に形成された複数のｐ型のディープウェル領域１５５を含む。ディープウェル領域１５５は、アクティブ領域１０６においてＳｉＣ半導体層１０２の耐圧を調整する耐圧調整領域（耐圧保持領域）とも称される。各ディープウェル領域１５５は、コンタクト領域１５４を被覆するように、各ソーストレンチ１４１の内壁に沿って形成されている。
　ディープウェル領域１５５のｐ型不純物濃度は、ボディ領域１２６のｐ型不純物濃度とほぼ等しくてもよい。ディープウェル領域１５５のｐ型不純物濃度は、ボディ領域１２６のｐ型不純物濃度を超えていてもよい。ディープウェル領域１５５のｐ型不純物濃度は、ボディ領域１２６のｐ型不純物濃度未満であってもよい。ディープウェル領域１５５のｐ型不純物濃度は、コンタクト領域１５４のｐ型不純物濃度以下であってもよい。ディープウェル領域１５５のｐ型不純物濃度は、コンタクト領域１５４のｐ型不純物濃度未満であってもよい。ディープウェル領域１５５のｐ型不純物濃度は、１．０×１０１７ｃｍ－３以上１．０×１０１９ｃｍ－３以下であってもよい。
　ディープウェル領域１５５は、ＳｉＣ半導体層１０２（ＳｉＣエピタキシャル層１２２の高濃度領域１２２ａ）との間でｐｎ接合部を形成している。このｐｎ接合部からは、互いに隣り合う複数のゲートトレンチ１３１の間の領域に向けて空乏層が拡がる。この空乏層は、ゲートトレンチ１３１の底壁に対してＳｉＣ半導体層１０２の第２主面１０４側の領域に向けて拡がる。
　半導体装置１０１は、ＳｉＣ半導体層１０２の第１主面１０３の上に形成された層間絶縁層１９１を含む。層間絶縁層１９１は、アクティブ領域１０６および外側領域１０７を選択的に被覆している。層間絶縁層１９１は、酸化シリコンまたは窒化シリコンを含んでいてもよい。層間絶縁層１９１は、酸化シリコンの一例としてのＰＳＧ（Phosphor Silicate Glass）および／またはＢＰＳＧ（Boron Phosphor Silicate Glass）を含んでいてもよい。
　半導体装置１０１は、層間絶縁層１９１の上に形成された前述のソース電極１１０を含む。ソース電極１１０は、ＳｉＣ半導体層１０２の第１主面１０３側（層間絶縁層１９１側）からこの順に積層された第１電極層２０１、第２電極層２０２および第３電極層２０３を含む積層構造を有している。第１電極層２０１は、チタン層または窒化チタン層を含む単層構造を有していてもよい。第１電極層２０１は、ＳｉＣ半導体層１０２の第１主面１０３側からこの順に積層されたチタン層および窒化チタン層を含む積層構造を有していてもよい。
　第２電極層２０２の厚さは、第１電極層２０１の厚さよりも大きい。第２電極層２０２は、第１電極層２０１の抵抗値よりも低い抵抗値を有する導電材料を含む。第２電極層２０２は、アルミニウム、銅、アルミニウム合金または銅合金のうちの少なくとも１つを含んでいてもよい。第２電極層２０２は、アルミニウム－シリコン合金、アルミニウム－シリコン－銅合金またはアルミニウム－銅合金のうちの少なくとも１つを含んでいてもよい。第２電極層２０２は、この形態では、アルミニウム－シリコン－銅合金を含む。ＳｉＣ半導体層１０２の第１主面１０３（ウエハの表面）は、層間絶縁層１９１の有無などに起因した凹凸構造を有しており、第２電極層２０２の表面は、上記凹凸構造に倣って形成された凹凸構造（凹凸部）を有している。
　第３電極層２０３は、ニッケル（Ｎｉ）および銅（Ｃｕ）のうちの少なくとも１つを含む。第３電極層２０３は、ニッケル層または銅層を含む単層構造を有していてもよい。第３電極層２０３は、ニッケル層および銅層を含む積層構造を有していてもよい。第３電極層２０３は、ニッケル層を含むことが好ましい。第３電極層２０３は、第２電極層２０２よりも硬い。比較的硬い第３電極層２０３を第２電極層２０２の上に設けることにより、たとえば、ワイヤボンディング時にソース電極１１０が剥がれたり、構造の破壊が生じたりすることを抑制できる。つまり、機械的強度を向上できる。
　たとえば、ＳｉＣ半導体層１０２の第１主面１０３の法線方向Ｚに関して、第３電極層２０３の厚さは、１μｍ以上１０μｍ以下であってもよい。第３電極層２０３の表面は、第２電極層２０２よりも平坦性が高い。具体的には、第３電極層２０３の厚み方向における最高位置と最低位置との差分は、第２電極層２０２の厚み方向における最高位置と最低位置との差分よりも小さい。
　具体的には、１つのアクティブセル（図２参照）における第３電極層２０３の厚み方向における最高位置と最低位置との差分は、第２電極層２０２の厚み方向における最高位置と最低位置との差分よりも小さい。最高位置は典型的には、層間絶縁層１９１の中心部Ａにおける各層の表面位置であり、最低位置は、典型的には、隣接する２つの層間絶縁層１９１の中間位置Ｂにおける各層の表面位置である。しかしながら、ＳｉＣ半導体層１０２の第１主面１０３（ウエハの表面）に形成される構造は様々であるため、最高位置および最低位置の定義はこの限りではない。
　半導体装置１０１は、第３電極層２０３の上に形成された酸化層２０４を含む。酸化層２０４は、金属酸化物を含む金属酸化層からなる。酸化層２０４は、具体的には、ソース電極１１０（第１主面電極）の外面の酸化によって形成されている。つまり、酸化層２０４は、ソース電極１１０の酸化物を含む。酸化層２０４は、さらに具体的には、第３電極層２０３が酸化することにより形成され、ニッケルおよび銅のうちの少なくとも１つの酸化物を含む。つまり、酸化層２０４は、酸化ニッケル、または、酸化銅を含む。酸化層２０４は、ソース電極１１０の厚さ未満の厚さを有していることが好ましい。酸化層２０４は、第３電極層２０３の厚さ未満の厚さを有していることが特に好ましい。
　ワイヤボンディング時において、ボンディングワイヤが接続されることで酸化層２０４は除去され、ボンディングワイヤと第３電極層２０３とが直接接続される。ボンディングワイヤと第３電極層２０３との接続部分以外の領域では、ワイヤボンディング後においても酸化層２０４が残留する。したがって、ボンディングワイヤが接続された状態において、第３電極層２０３は、酸化層２０４によって被覆された被覆部、および、ボンディングワイヤに接続された接続部を有している。第３電極層２０３の接続部は、酸化層２０４の少なくとも一部が除去された除去部からなり、ボンディングワイヤが電気的および機械的に直接接続されている。
　具体的な図示は省略されるが、半導体装置１０１は、層間絶縁層１９１の上に形成された前述のゲート電極１０８および前述のゲートフィンガー１０９を含む。ゲート電極１０８は、ソース電極１１０と同様、ＳｉＣ半導体層１０２の第１主面１０３側（層間絶縁層１９１側）からこの順に積層された第１電極層２０１、第２電極層２０２および第３電極層２０３を含む積層構造を有している。前述の酸化層２０４は、ゲート電極１０８の外面（第３電極層２０３）にも形成されている。
　次に、半導体装置１０１の製造工程を説明する。図３Ａ～図３Ｆは、図２に示す半導体装置１０１の製造方法の一例を示す図である。
　まず、図３Ａを参照して、ｎ＋型のＳｉＣ半導体基板１２１のベースとなるｎ＋型のＳｉＣ半導体ウエハ３０１が用意される。ＳｉＣ半導体ウエハ３０１は、一方側の第１ウエハ主面３０２および他方側の第２ウエハ主面３０３を有している。次に、ＳｉＣ半導体ウエハ３０１の第１ウエハ主面３０２の上に、ＳｉＣエピタキシャル層１２２が形成される。ＳｉＣエピタキシャル層１２２は、エピタキシャル成長法によって、ＳｉＣ半導体ウエハ３０１の第１ウエハ主面３０２の上からＳｉＣを成長することによって形成される。
　この工程では、ｎ型不純物の添加量を調節することによって、高濃度領域１２２ａおよび低濃度領域１２２ｂを有するＳｉＣエピタキシャル層１２２が形成される。これにより、ＳｉＣ半導体ウエハ３０１およびＳｉＣエピタキシャル層１２２を含むＳｉＣ半導体層１０２が形成される。ＳｉＣ半導体層１０２は、第１主面１０３および第２主面１０４を含む。以下、ＳｉＣ半導体層１０２、第１主面１０３および第２主面１０４を用いて説明する。
　次に、ＳｉＣ半導体層１０２の第１主面１０３の表層部にｐ型のボディ領域１２６が形成される。ボディ領域１２６は、この工程では、ＳｉＣ半導体層１０２の第１主面１０３の表層部の全域に形成される。ボディ領域１２６は、ＳｉＣ半導体層１０２の第１主面１０３に対するｐ型不純物の導入によって形成される。
　次に、ボディ領域１２６の表層部にｎ＋型のソース領域１５３が形成される。ソース領域１５３は、ボディ領域１２６の表層部に対するｎ型不純物の導入によって形成される。ソース領域１５３は、この工程では、ＳｉＣ半導体層１０２の第１主面１０３の表層部の全域に形成される。次に、ＳｉＣ半導体層１０２の第１主面１０３の上に、ハードマスク３０４が形成される。ハードマスク３０４は、酸化シリコンを含んでいてもよい。ハードマスク３０４は、ＣＶＤ（Chemical Vapor Deposition）法または熱酸化処理法によって形成されてもよい。この工程では、ハードマスク３０４は、熱酸化処理法によって形成される。
　次に、図３Ｂを参照して、レジストマスクを介するエッチング法（たとえばドライエッチング法）によって、ＳｉＣ半導体層１０２の不要な部分が除去される。この工程では、ＳｉＣエピタキシャル層１２２の不要な部分が除去される。これにより、ゲートトレンチ１３１およびソーストレンチ１４１が形成される。次に、マスク３０７が形成される。マスク３０７は、ゲートトレンチ１３１、ソーストレンチ１４１および外側領域１０７を埋めてＳｉＣ半導体層１０２の第１主面１０３を被覆する。マスク３０７は、ポリシリコン層３０８および絶縁層３０９を含む積層構造を有している。絶縁層３０９は、酸化シリコンを含む。
　ポリシリコン層３０８は、ＣＶＤ法によって形成されてもよい。絶縁層３０９は、ＣＶＤ法または熱酸化処理法によって形成されてもよい。絶縁層３０９は、この工程では、ポリシリコン層３０８に対する熱酸化処理法によって形成されている。
　次に、レジストマスクを介するエッチング法（たとえばドライエッチング法）によって、マスク３０７の不要な部分が除去される。これにより、マスク３０７からソーストレンチ１４１および外側領域１０７が露出する。次に、マスク３０７を介するエッチング法（たとえばドライエッチング法）によって、ＳｉＣ半導体層１０２の不要な部分が除去される。これにより、ソーストレンチ１４１および外側領域１０７がさらに掘り下げられる。
　次に、ＳｉＣ半導体層１０２の第１主面１０３の表層部に、ディープウェル領域１５５が形成される。ディープウェル領域１５５は、ＳｉＣ半導体層１０２の第１主面１０３に対するｐ型不純物の導入によって形成される。ｐ型不純物は、マスク３０７を介してＳｉＣ半導体層１０２の第１主面１０３に導入される。
　次に、図３Ｄを参照して、マスク３０７が除去される。次に、ＳｉＣ半導体層１０２の第１主面１０３の表層部に、コンタクト領域１５４が形成される。コンタクト領域１５４は、ＳｉＣ半導体層１０２の第１主面１０３に対するｐ型不純物の導入によって形成される。ｐ型不純物は、レジストマスクを介してＳｉＣ半導体層１０２の第１主面１０３に導入される。
　次に、ＳｉＣ半導体層１０２の第１主面１０３の上に、ゲート絶縁層１３４およびソース絶縁層１４２のベースとなるベース絶縁層が形成される。ベース絶縁層は、酸化シリコンを含んでいてもよい。ベース絶縁層は、ＣＶＤ法または熱酸化処理法によって形成されてもよい。次に、ゲート電極層１３５およびソース電極層１４３のベースとなるベース導電体層が、ＳｉＣ半導体層１０２の第１主面１０３の上に形成される。ベース導電体層は、ゲートトレンチ１３１、ソーストレンチ１４１および外側領域１０７を埋めてＳｉＣ半導体層１０２の第１主面１０３を被覆する。
　ベース導電体層は、ポリシリコンを含んでいてもよい。ベース導電体層は、ＣＶＤ法によって形成されてもよい。ＣＶＤ法は、ＬＰ－ＣＶＤ（Low Pressure-CVD）法であってもよい。次に、ベース導電体層の不要な部分が除去される。ベース導電体層の不要な部分は、ベース絶縁層が露出するまで除去される。ベース導電体層の不要な部分は、ベース絶縁層をエッチングストップ層とするエッチバック法によって除去されてもよい。
　ベース導電体層の不要な部分は、所定パターンを有するマスクを介するエッチング法（たとえばウエットエッチング法）によって除去されてもよい。これにより、ゲート電極層１３５およびソース電極層１４３が形成される。
　次に、図３Ｅを参照して、ＳｉＣ半導体層１０２の第１主面１０３の上に、層間絶縁層１９１が形成される。層間絶縁層１９１は、アクティブ領域１０６および外側領域１０７を一括して被覆する。層間絶縁層１９１は、酸化シリコンまたは窒化シリコンを含んでいてもよい。層間絶縁層１９１は、ＣＶＤ法によって形成されてもよい。次に、層間絶縁層１９１の不要な部分が除去される。層間絶縁層１９１の不要な部分は、レジストマスクを介するエッチング法（たとえばドライエッチング法）によって除去されてもよい。
　次に、層間絶縁層１９１から露出するベース絶縁層の不要な部分が除去される。ベース絶縁層の不要な部分は、エッチング法（たとえばドライエッチング法）によって除去されてもよい。これにより、ベース絶縁層が、ゲート絶縁層１３４およびソース絶縁層１４２に分断される。
　次に、ゲート電極１０８およびソース電極１１０のベースとなるベース電極層が、層間絶縁層１９１の上に形成される。この工程では、第１電極層２０１および第２電極層２０２が形成される。この工程では、まず、第１電極層２０１が、層間絶縁層１９１の上に形成される。第１電極層２０１は、チタン層および窒化チタン層を層間絶縁層１９１の上からこの順に形成する工程を含む。チタン層および窒化チタン層は、スパッタ法によって形成されてもよい。チタン層または窒化チタン層からなる単層構造有する第１電極層２０１が形成されてもよい。
　次に、第２電極層２０２が、第１電極層２０１の上に形成される。第２電極層２０２は、アルミニウム－シリコン－銅合金を含んでいてもよい。第２電極層２０２は、スパッタ法によって形成されてもよい。
　次に、ＳｉＣ半導体層１０２の第２主面１０４にドレイン電極１２３が形成される。この工程では、Ｔｉ層、Ｎｉ層、Ａｕ層またはＡｇ層のうちの少なくとも１つを、ドレイン電極１２３として形成する工程を含んでいてもよい。Ｔｉ層、Ｎｉ層、Ａｕ層またはＡｇ層は、スパッタ法によって形成されてもよい。ドレイン電極１２３の形成工程は、ＳｉＣ半導体層１０２の第２主面１０４からＴｉ層、Ｎｉ層、Ａｕ層およびＡｇ層をこの順に形成する工程を含んでいてもよい。Ｔｉ層、Ｎｉ層、Ａｕ層およびＡｇ層は、スパッタ法によって形成されてもよい。
　次に、図３Ｆを参照して、第３電極層２０３が、第２電極層２０２の上に形成される。第３電極層２０３は、ニッケルおよび銅のうちの少なくとも１つを含んでいてもよい。第３電極層２０３は、ニッケル層または銅層を含む単層構造を有していてもよい。第３電極層２０３は、ニッケル層および銅層を含む積層構造を有していてもよい。
　この工程では、まず、ＳｉＣ半導体層１０２の第２主面１０４のドレイン電極１２３の表面に裏面テープ２０５が貼付される。次に、メッキ法により第３電極層２０３が第２電極層２０２の上に形成される。たとえばメッキ法は、無電解メッキ法であってもよい。第３電極層２０３の形成後、裏面テープ２０５が剥離される。第３電極層２０３の形成後、第３電極層２０３の表面には、酸化により酸化層２０４が形成される。酸化層２０４の形成工程は、第３電極層２０３の形成工程に含まれてもよい。
　その後、ダイシングライン（ダイシングストリート）に沿って、ＳｉＣ半導体層１０２（ＳｉＣ半導体ウエハ３０１）が選択的に切断される。これにより、一枚のＳｉＣ半導体ウエハ３０１から複数の半導体装置１０１が切り出される。ダイシング後の半導体装置１０１に対しては、第３電極層２０３に対してボンディングワイヤ等の導線（導電接続部材）が接続される工程が実施される。以上を含む工程を経て半導体装置１０１が形成される。
　ここでは、裏面テープ２０５の貼付によって第１主面１０３側にのみ第３電極層２０３が形成されたが、裏面テープ２０５を貼付せずに無電解メッキ法が実施され、第１主面１０３側および第２主面１０４側の両方に電極層（第３電極層２０３）が形成されてもよい。つまり、第３電極層２０３に対応した電極層がドレイン電極１２３を被覆していてもよい。
　図４は、この場合の半導体装置１０１の構成を示す断面図である。同図に示すように、ドレイン電極１２３は、ＳｉＣ半導体層１０２の第２主面１０４からこの順に形成された第４電極層１２３ａおよび第５電極層１２３ｂを含む。第４電極層１２３ａは、図２に示すドレイン電極１２３に相当する。
　第４電極層１２３ａは、たとえば、第２電極層２０２と同じ材料で構成される。たとえば、第４電極層１２３ａおよび第２電極層２０２は、アルミニウムで構成される。また、第５電極層１２３ｂは、第３電極層２０３と同じ材料で構成される。第５電極層１２３ｂは、第３電極層２０３と同工程で無電解メッキ法により形成される。
　第５電極層１２３ｂは、ニッケルおよび銅のうちの少なくとも１つを含んでいてもよい。第５電極層１２３ｂは、ニッケル層または銅層を含む単層構造を有していてもよい。第５電極層１２３ｂは、ニッケル層および銅層を含む積層構造を有していてもよい。第５電極層１２３ｂの表面は、第３電極層２０３の表面と同様に酸化層２０４によって被覆されていてもよい。つまり、半導体装置１０１は、第２主面１０４側においてドレイン電極１２３の表面（第５電極層１２３ｂの表面）を被覆する酸化層（第２主面１０４側の酸化層２０４）を含んでいてもよい。
　次に、半導体装置１０１を含む半導体パッケージ４０１の構成が説明される。図５は、前述の半導体装置１０１が組み込まれた半導体パッケージ４０１を、封止体４０７を透過して示す斜視図である。
　半導体パッケージ４０１は、半導体チップ４０２、パッド部４０３、ヒートスプレッダ４０４、複数（この形態では３本）の端子４０５、複数（この形態では３本）の導線４０６および封止体４０７を含む。前述の半導体装置１０１が、半導体チップ４０２として適用される。
　パッド部４０３は、金属板を含む。パッド部４０３は、アルミニウムや銅等を含んでいてもよい。パッド部４０３は、平面視において四角形状に形成されている。パッド部４０３は、半導体チップ４０２の平面面積以上の平面面積を有している。半導体チップ４０２のドレイン電極１２３は、ダイボンディングによってパッド部４０３に電気的に接続されている。
　ヒートスプレッダ４０４は、パッド部４０３の一辺に接続されている。この形態では、パッド部４０３およびヒートスプレッダ４０４が、一枚の金属板によって形成されている。ヒートスプレッダ４０４には、貫通孔４０４ａが形成されている。貫通孔４０４ａは、円形状に形成されている。複数の端子４０５は、パッド部４０３に対してヒートスプレッダ４０４とは反対側の辺に沿って配列されている。複数の端子４０５は、それぞれ帯状に延びる金属板を含む。端子４０５は、アルミニウムや銅等を含んでいてもよい。複数の端子４０５は、第１端子４０５Ａ、第２端子４０５Ｂおよび第３端子４０５Ｃを含む。
　第１端子４０５Ａ、第２端子４０５Ｂおよび第３端子４０５Ｃは、パッド部４０３に対してヒートスプレッダ４０４とは反対側の辺に沿って間隔を空けて配列されている。第１端子４０５Ａ、第２端子４０５Ｂおよび第３端子４０５Ｃは、それらの配列方向に直交する方向に沿って帯状に延びている。第２端子４０５Ｂおよび第３端子４０５Ｃは、第１端子４０５Ａを両側から挟み込んでいる。
　複数の導線４０６は、ボンディングワイヤ等であってもよい。複数の導線４０６は、この形態では、導線４０６Ａ、導線４０６Ｂおよび導線４０６Ｃを含む。導線４０６Ａは、半導体チップ４０２のゲート電極１０８および第１端子４０５Ａに電気的に接続されている。導線４０６Ｂは、半導体チップ４０２のソース電極１１０および第２端子４０５Ｂに電気的に接続されている。導線４０６Ｃは、パッド部４０３および第３端子４０５Ｃに電気的に接続されている。ボンディングワイヤがアルミニウムにより構成される場合、第３電極層（第３電極層２０３）の少なくとも表面はニッケルにより構成されることが好ましい。
　封止体４０７は、ヒートスプレッダ４０４および複数の端子４０５の一部を露出させるように、半導体チップ４０２、パッド部４０３および複数の導線４０６を封止している。封止体４０７は、封止樹脂を含む。封止体４０７は、直方体形状に形成されている。半導体パッケージ４０１の形態は、図５に示される形態に制限されない。
　半導体パッケージ４０１としては、ＳＯＰ（Small Outline Package）、ＱＦＮ（Quad Flat Non Lead Package）、ＤＦＰ（Dual Flat Package）、ＤＩＰ（Dual Inline Package）、ＱＦＰ（Quad Flat Package）、ＳＩＰ（Single Inline Package）、もしくは、ＳＯＪ（Small Outline J-leaded Package）、または、これらに類する種々の半導体パッケージが適用されてもよい。
　上記説明では、半導体装置１０１に含まれる機能デバイス（半導体素子）が縦型トランジスタである例が示されたが、半導体装置１０１は、縦型ダイオードを含んでもよい。半導体装置１０１は、トランジスタおよびダイオードのいずれか一方を含んでもよいし、トランジスタおよびダイオードの両方を含んでもよい。
　図６は、ダイオードを含む半導体装置１０１の断面図である。この半導体装置１０１は、図６に示すように、ＳｉＣ半導体層５０１を含む。ＳｉＣ半導体層５０１は、ｎ＋型のＳｉＣ半導体基板５０２およびｎ－型のＳｉＣエピタキシャル層５０３を含む。ＳｉＣ半導体基板５０２の不純物密度は、たとえば、約１×１０１８ｃｍ－３～約１×１０２１ｃｍ－３である。ＳｉＣエピタキシャル層５０３の不純物密度は、たとえば、約５×１０１４ｃｍ－３～約５×１０１６ｃｍ－３である。ＳｉＣエピタキシャル層５０３は、ＳｉＣ半導体基板５０２上に形成されたバッファ層と、バッファ層上に形成されたドリフト層とを有していてもよい。
　半導体装置１０１は、ＳｉＣ半導体基板５０２の裏面（（０００－１）Ｃ面）を被覆するカソード電極５０４を含む。カソード電極５０４は、第２主面電極の一例として形成されている。カソード電極５０４は、ＳｉＣ半導体基板５０２の裏面の全域を覆っている。カソード電極５０４は、カソード端子に接続される。
　半導体装置１０１は、ＳｉＣエピタキシャル層５０３の表面（（０００１）Ｓｉ面）に形成されたフィールド絶縁膜５０５を含む。フィールド絶縁膜５０５は、ＳｉＯ２（酸化シリコン）からなるが、窒化シリコン（ＳｉＮ）など、他の絶縁物からなっていてもよい。
　半導体装置１０１は、フィールド絶縁膜５０５上に形成されたアノード電極５０６を含む。アノード電極５０６は、第１主面電極の一例として形成されている。アノード電極５０６は、アノード端子に接続される。アノード電極５０６は、第１電極層５０７および第２電極層５０８を含む。第１電極層５０７は、ＳｉＣエピタキシャル層５０３およびフィールド絶縁膜５０５上に形成されている。第２電極層５０８は、第１電極層５０７の上に形成されている。
　たとえば、第１電極層５０７は、アルミニウム、銅、アルミニウム合金または銅合金のうちの少なくとも１つを含んでいてもよい。第１電極層５０７は、アルミニウム－シリコン合金、アルミニウム－シリコン－銅合金またはアルミニウム－銅合金のうちの少なくとも１つを含んでいてもよい。
　第２電極層５０８は、ニッケルおよび銅のうちの少なくとも１つを含んでいてもよい。第２電極層５０８は、ニッケル層または銅層を含む単層構造を有していてもよい。第２電極層５０８は、ニッケル層および銅層を含む積層構造を有していてもよい。第２電極層５０８は、ニッケル層を含むことが好ましい。第２電極層５０８は、第１電極層５０７よりも硬い。比較的硬い第２電極層５０８を第１電極層５０７の上に設けることにより、たとえば、ワイヤボンディング時にアノード電極５０６が剥がれたり、構造の破壊が生じたりすることを抑制できる。つまり、機械的強度を向上できる。
　半導体装置１０１は、第２電極層５０８の上に形成された酸化層５０９を含む。酸化層５０９は、金属酸化物を含む金属酸化層からなる。酸化層５０９は、具体的には、アノード電極５０６（第１主面電極）の外面の酸化によって形成されている。つまり、酸化層５０９は、アノード電極５０６の酸化物を含む。酸化層５０９は、さらに具体的には、第２電極層５０８が酸化することにより形成され、ニッケル層および銅層のうちの少なくとも１つの酸化物を含む。つまり、酸化層５０９は、酸化ニッケル、または、酸化銅を含む。酸化層５０９は、アノード電極５０６の厚さ未満の厚さを有していることが好ましい。酸化層５０９は、第２電極層５０８の厚さ未満の厚さを有していることが特に好ましい。
　ワイヤボンディング時において、ボンディングワイヤが接続されることで酸化層５０９は除去され、ボンディングワイヤと第２電極層５０８とが直接接続される。ボンディングワイヤと第２電極層５０８との接続部分以外の領域では、ワイヤボンディング後においても酸化層２０４が残留する。したがって、ボンディングワイヤが接続された状態において、第２電極層５０８は、酸化層５０９によって被覆された被覆部、および、ボンディングワイヤに接続された接続部を有している。第２電極層５０８の接続部は、酸化層５０９の少なくとも一部が除去された除去部からなり、ボンディングワイヤが電気的および機械的に直接接続されている。
　半導体装置１０１は、ＳｉＣエピタキシャル層５０３の表面近傍（表層部）に形成されたｐ型のＪＴＥ（Junction Termination Extension）構造５１０（不純物領域）を含む。ＪＴＥ（Junction Termination Extension）構造５１０は、アノード電極５０６の第１電極層５０７に接するように形成されている。
　以上のように、本実施形態に係る半導体装置は、以下の特徴を有する。本発明の一態様に係る半導体装置１０１は、図２に示すように、縦型パワー半導体素子を含む半導体装置である。半導体装置１０１は、ＳｉＣ半導体層１０２、第１電極層（第２電極層２０２）、第２電極層（第３電極層２０３）、第３電極層（ドレイン電極１２３）および酸化層２０４を含む。
　ＳｉＣ半導体層１０２は、第１主面１０３、および、当該第１主面１０３の反対側の第２主面１０４を有し、ＳｉＣを主成分として含む。第１電極層（第２電極層２０２）は、ＳｉＣ半導体層１０２の第１主面１０３側に形成されている。第２電極層（第３電極層２０３）は、第１電極層（第２電極層２０２）上に形成され、縦型パワー半導体素子の第１端子と電気的に接続されている。第２電極層（第３電極層２０３）は、第１電極層（第２電極層２０２）よりも硬い。
　第３電極層（ドレイン電極１２３）は、ＳｉＣ半導体層１０２の第２主面１０４側に形成され、縦型パワー半導体素子の第２端子と電気的に接続されている。酸化層２０４は、第２電極層（第３電極層２０３）の表面に形成されている。この構造によれば、第２電極層（第３電極層２０３）により、たとえば、ワイヤボンディング時における構造の破壊を抑制できる。よって、機械的強度を向上できる。
　たとえば、第２電極層（第３電極層２０３）は、ニッケル（Ｎｉ）または銅（Ｃｕ）からなり、酸化層２０４は、ニッケルまたは銅の酸化物からなる。たとえば、縦型パワー半導体素子は縦型トランジスタであり、第１端子はソース端子であり、第２端子はドレイン端子であってもよい。縦型パワー半導体素子は縦型トランジスタであり、第１端子はゲート端子であり、第２端子はドレイン端子であってもよい。図６に示すように、縦型パワー半導体素子は縦型ダイオードであり、第１端子および第２端子の一方はアノード端子であり、他方はカソード端子であってもよい。
　たとえば、第２電極層（第３電極層２０３）は、メッキ層により形成されている。たとえば、図４に示すように、半導体装置１０１は、さらに第４電極層（第５電極層１２３ｂ）を含む。第４電極層（第５電極層１２３ｂ）は、第３電極層（第４電極層１２３ａ）のＳｉＣ半導体層１０２側とは逆側の表面上に形成されている。第４電極層（第５電極層１２３ｂ）は、第３電極層（第４電極層１２３ａ）よりも硬い。たとえば、本発明の一態様に係る半導体パッケージは、図５に示すように、半導体装置１０１（半導体チップ４０２）と、第２電極層（第３電極層２０３）に接続されたボンディングワイヤ（導線４０６）とを含む。
　本発明の一態様に係る半導体装置の製造方法は、縦型パワー半導体素子を含む半導体装置１０１の製造方法である。この半導体装置の製造方法は、第１工程、第２工程および第３工程を含む。第１工程では、ＳｉＣ半導体層１０２の第１主面１０３側に第１電極層（第２電極層２０２）が形成される。第２工程では、第１電極層（第２電極層２０２）上に、縦型パワー半導体素子の第１端子と電気的に接続され、第１電極層（第２電極層２０２）よりも硬い第２電極層（第３電極層２０３）が形成される。第３工程では、第２電極層（第３電極層２０３）にボンディングワイヤ（導線４０６）が接続される。この製造方法によれば、第２電極層（第３電極層２０３）により、ワイヤボンディング時における構造の破壊を抑制できる。よって、機械的強度を向上できる。
　たとえば、第２電極層（第３電極層２０３）を形成する工程（第２工程）では、メッキ法により第２電極層（第３電極層２０３）が形成される。前記製造方法において、ボンディングワイヤ（導線４０６）の接続工程（第３工程）は、半導体パッケージの製造方法に含まれてもよい。
　以上、１つまたは複数の態様に係る半導体装置が、実施形態に基づいて説明されたが、本開示は、これらの実施形態に限定されない。本開示の主旨を逸脱しない限り、当業者が想到し得る各種変形が実施形態に施された形態、および、異なる実施形態における構成要素の組み合わせによって構築される形態も、本開示の範囲内に含まれる。
　また、上記の各実施形態は、特許請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。本発明は、産業上の利用可能性として半導体装置および半導体パッケージ等に適用できる。
　以下、この明細書および図面から抽出される特徴の例が示される。以下、機械的強度を向上できる半導体装置、半導体パッケージおよびそれらの製造方法を提供する。以下、括弧内の英数字は前述の実施形態における対応構成要素等を表すが、各項目の範囲を実施形態に限定する趣旨ではない。
　［Ａ１］縦型パワー半導体素子を含む半導体装置（１０１）であって、第１主面（１０３）、および当該第１主面（１０３）の反対側の第２主面（１０４）を有し、ＳｉＣを主成分として含む半導体層（１０２、５０１）と、前記半導体層（１０２、５０１）の前記第１主面（１０３）側に形成された第１電極層（２０２、５０７）と、前記第１電極層（２０２、５０７）上に形成され、前記縦型パワー半導体素子の第１端子と電気的に接続され、前記第１電極層（２０２、５０７）よりも硬い第２電極層（２０３、５０８）と、前記ＳｉＣ半導体層（１０２、５０１）の前記第２主面（１０４）側に形成され、前記縦型パワー半導体素子の第２端子と電気的に接続される第３電極層（１２３、１２３ａ、１２３ｂ、５０４）と、前記第２電極層（２０３、５０８）の表面に形成された酸化層（２０４、５０９）とを含む、半導体装置（１０１）。
　［Ａ２］前記第２電極層（２０３、５０８）は、ニッケルまたはＣｕからなり、前記酸化層（２０４、５０９）は、ニッケルまたはＣｕの酸化物からなる、Ａ１に記載の半導体装置（１０１）。
　［Ａ３］前記縦型パワー半導体素子は、縦型トランジスタであり、前記第１端子は、ソース端子であり、前記第２端子は、ドレイン端子である、Ａ１またはＡ２に記載の半導体装置（１０１）。
　［Ａ４］前記第２電極層（２０３、５０８）は、メッキにより形成される、Ａ１～Ａ３のいずれか一つに記載の半導体装置（１０１）。
　［Ａ５］前記半導体装置（１０１）は、さらに、前記第３電極層（１２３、１２３ａ、１２３ｂ、５０４）の前記ＳｉＣ半導体層（１０２、５０１）側とは逆側の表面上に形成され、前記第３電極層（１２３、１２３ａ、１２３ｂ、５０４）よりも硬い第４電極層（１２３ｂ）を備える、Ａ１～Ａ４のいずれか一つに記載の半導体装置（１０１）。
　［Ａ６］Ａ１～Ａ５のいずれか一つに記載の半導体装置（１０１）と、前記第２電極層（２０３、５０８）に接続されたボンディングワイヤ（４０６）とを備える、半導体パッケージ（４０１）。
　［Ａ７］縦型パワー半導体素子を含む半導体装置（１０１）の製造方法であって、ＳｉＣを主成分として含む半導体層（１０２、５０１）の第１主面（１０３）側に第１電極層（２０２、５０７）を形成する工程と、前記第１電極層（２０２、５０７）上に、前記縦型パワー半導体素子の第１端子と電気的に接続され、前記第１電極層（２０２、５０７）よりも硬い第２電極層（２０３、５０８）を形成する工程と、前記第２電極層（２０３、５０８）にボンディングワイヤ（４０６）を接続する工程とを含む、半導体装置（１０１）の製造方法。
　［Ａ８］前記第２電極層（２０３、５０８）を形成する工程では、メッキにより前記第２電極層（２０３、５０８）を形成する、Ａ７に記載の半導体装置（１０１）の製造方法。
　［Ｂ１］一方側の第１主面（１０３）および他方側の第２主面（１０４）を有する半導体層（１０２、５０１）と、前記第１主面（１０３）を被覆する第１電極（２０２、５０７）、および、前記第１電極（２０２、５０７）よりも高い硬度を有し、前記第１電極（２０２、５０７）を被覆する第２電極（２０３、５０８）を含む第２電極（１０８、１１０、５０６）と、前記第２電極（１０８、１１０、５０６）を被覆する酸化層（２０４、５０９）と、を含む、半導体装置（１０１）。
　［Ｂ２］前記酸化層（２０４、５０９）は、金属酸化物を含む金属酸化層からなる、Ｂ１に記載の半導体装置（１０１）。
　［Ｂ３］前記酸化層（２０４、５０９）は、前記第２電極（１０８、１１０、５０６）の酸化物を含む、Ｂ１またはＢ２に記載の半導体装置（１０１）。
　［Ｂ４］前記酸化層（２０４、５０９）は、前記第２電極（１０８、１１０、５０６）よりも薄い、Ｂ１～Ｂ３のいずれか一つに記載の半導体装置（１０１）。
　［Ｂ５］前記酸化層（２０４、５０９）は、前記第２電極（２０３、５０８）よりも薄い、Ｂ１～Ｂ４のいずれか一つに記載の半導体装置（１０１）。
　［Ｂ６］前記酸化層（２０４、５０９）は、前記第２電極（２０３、５０８）の酸化物を含む、Ｂ１～Ｂ５のいずれか一つに記載の半導体装置（１０１）。
　［Ｂ７］前記第２電極（２０３、５０８）は、ニッケルおよび銅のうちのなくとも１つを含み、前記酸化層（２０４、５０９）は、ニッケルおよび銅のうちのなくとも１つの酸化物を含む、Ｂ６に記載の半導体装置（１０１）。
　［Ｂ８］前記第２電極（２０３、５０８）は、メッキ層からなる、Ｂ１～Ｂ７のいずれか一つに記載の半導体装置（１０１）。
　［Ｂ９］前記半導体層（１０２、５０１）は、ワイドバンドギャップ半導体を主成分として含む、Ｂ１～Ｂ８のいずれか一つに記載の半導体装置（１０１）。
　［Ｂ１０］前記半導体層（１０２、５０１）は、ＳｉＣを主成分として含む、Ｂ１～Ｂ９のいずれか一つに記載の半導体装置（１０１）。
　［Ｂ１１］前記半導体層（１０２、５０１）に形成された機能デバイスをさらに含み、前記第２電極（１０８、１１０、５０６）は、前記機能デバイスに電気的に接続されている、Ｂ１～Ｂ１０のいずれか一つに記載の半導体装置（１０１）。
　［Ｂ１２］前記機能デバイスは、ソースを有するトランジスタを含み、前記第２電極（１０８、１１０、５０６）は、前記トランジスタの前記ソースに電気的に接続されたソース電極（１１０）を含む、Ｂ１１に記載の半導体装置（１０１）。
　［Ｂ１３］前記機能デバイスは、ゲートを有するトランジスタを含み、前記第２電極（１０８、１１０、５０６）は、前記トランジスタの前記ゲートに電気的に接続されたゲート電極（１０８）を含む、Ｂ１１に記載の半導体装置（１０１）。
　［Ｂ１４］前記機能デバイスは、アノードを有するダイオードを含み、前記第２電極（１０８、１１０、５０６）は、前記ダイオードの前記アノードに電気的に接続されたアノード電極（５０６）を含む、Ｂ１１に記載の半導体装置（１０１）。
　［Ｂ１５］前記第２主面（１０４）を被覆する第２主面電極（１２３、１２３ａ、１２３ｂ、５０４）をさらに含む、Ｂ１～Ｂ１４のいずれか一つに記載の半導体装置（１０１）。
　［Ｂ１６］前記第２主面電極（１２３、１２３ａ、１２３ｂ、５０４）は、前記第２主面（１０４）を被覆する第３電極（１２３ａ）、および、前記第３電極（１２３ａ）よりも高い硬度を有し、前記第３電極（１２３ａ）を被覆する第４電極（１２３ｂ）を含む、Ｂ１５に記載の半導体装置（１０１）。
　［Ｂ１７］Ｂ１～Ｂ１６のいずれか一つに記載の半導体装置（１０１）と、前記第２電極（１０８、１１０、５０６）に電気的に接続されたボンディングワイヤ（４０６）と、を含む、半導体パッケージ（４０１）。
　［Ｂ１８］前記ボンディングワイヤ（４０６）は、前記酸化層（２０４、５０９）を貫通して前記第２電極（２０３、５０８）に電気的および機械的に接続され、前記第２電極（１０８、１１０、５０６）は、前記酸化層（２０４、５０９）によって被覆された被覆部、および、前記ボンディングワイヤ（４０６）に直接接続された接続部を有している、Ｂ１７に記載の半導体パッケージ（４０１）。
　［Ｂ１９］主面（１０３）を有する半導体層（１０２、５０１）を用意する工程と、第１電極（２０２、５０７）を前記主面（１０３）の上に形成し、前記第１電極（２０２、５０７）より高い硬度を有する第２電極（２０３、５０８）を前記第１電極（２０２、５０７）の上に形成することによって、前記主面（１０３）の上に前記第１電極（２０２、５０７）および前記第２電極（２０３、５０８）を含む第２電極（１０８、１１０、５０６）を形成する工程と、前記第２電極（１０８、１１０、５０６）の外面を被覆する酸化層（２０４、５０９）を形成する工程と、を含む、半導体装置（１０１）の製造方法。
　［Ｂ２０］Ｂ１９に記載の半導体装置（１０１）の製造方法と、ボンディングワイヤ（４０６）を前記第２電極（１０８、１１０、５０６）に接続させる工程と、を含む、半導体パッケージ（４０１）の製造方法。
　１０１　　半導体装置
　１０２　　ＳｉＣ半導体層
　１０３　　第１主面
　１０４　　第２主面
　１０８　　ゲート電極（第１主面電極）
　１１０　　ソース電極（第１主面電極）
　１２３　　ドレイン電極（第２主面電極）
　１２３ａ　第４電極層
　１２３ｂ　第５電極層
　２０１　　第１電極層
　２０２　　第２電極層
　２０３　　第３電極層
　２０４　　酸化層
　４０１　　半導体パッケージ
　４０２　　半導体チップ（半導体装置）
　４０６　　導線（ボンディングワイヤ）
　５０１　　ＳｉＣ半導体層
　５０４　　カソード電極（第２主面電極）
　５０６　　アノード電極（第１主面電極）
　５０７　　第１電極層
　５０８　　第２電極層
　５０９　　酸化層

Claims (20)

  1. 　一方側の第１主面および他方側の第２主面を有する半導体層と、
    　前記第１主面を被覆する第１電極、および、前記第１電極よりも高い硬度を有し、前記第１電極を被覆する第２電極を含む第１主面電極と、
    　前記第１主面電極を被覆する酸化層と、を含む、半導体装置。
  2. 　前記酸化層は、金属酸化物を含む金属酸化層からなる、請求項１に記載の半導体装置。
  3. 　前記酸化層は、前記第１主面電極の酸化物を含む、請求項１または２に記載の半導体装置。
  4. 　前記酸化層は、前記第１主面電極よりも薄い、請求項１～３のいずれか一項に記載の半導体装置。
  5. 　前記酸化層は、前記第２電極よりも薄い、請求項１～４のいずれか一項に記載の半導体装置。
  6. 　前記酸化層は、前記第２電極の酸化物を含む、請求項１～５のいずれか一項に記載の半導体装置。
  7. 　前記第２電極は、ニッケルおよび銅のうちのなくとも１つを含み、
    　前記酸化層は、ニッケルおよび銅のうちのなくとも１つの酸化物を含む、請求項６に記載の半導体装置。
  8. 　前記第２電極は、メッキ層からなる、請求項１～７のいずれか一項に記載の半導体装置。
  9. 　前記半導体層は、ワイドバンドギャップ半導体を主成分として含む、請求項１～８のいずれか一項に記載の半導体装置。
  10. 　前記半導体層は、ＳｉＣを主成分として含む、請求項１～９のいずれか一項に記載の半導体装置。
  11. 　前記半導体層に形成された機能デバイスをさらに含み、
    　前記第１主面電極は、前記機能デバイスに電気的に接続されている、請求項１～１０のいずれか一項に記載の半導体装置。
  12. 　前記機能デバイスは、ソースを有するトランジスタを含み、
    　前記第１主面電極は、前記トランジスタの前記ソースに電気的に接続されたソース電極を含む、請求項１１に記載の半導体装置。
  13. 　前記機能デバイスは、ゲートを有するトランジスタを含み、
    　前記第１主面電極は、前記トランジスタの前記ゲートに電気的に接続されたゲート電極を含む、請求項１１に記載の半導体装置。
  14. 　前記機能デバイスは、アノードを有するダイオードを含み、
    　前記第１主面電極は、前記ダイオードの前記アノードに電気的に接続されたアノード電極を含む、請求項１１に記載の半導体装置。
  15. 　前記第２主面を被覆する第２主面電極をさらに含む、請求項１～１４のいずれか一項に記載の半導体装置。
  16. 　前記第２主面電極は、前記第２主面を被覆する第３電極、および、前記第３電極よりも高い硬度を有し、前記第３電極を被覆する第４電極を含む、請求項１５に記載の半導体装置。
  17. 　請求項１～１６のいずれか一項に記載の半導体装置と、
    　前記第１主面電極に電気的に接続されたボンディングワイヤと、を含む、半導体パッケージ。
  18. 　前記ボンディングワイヤは、前記酸化層を貫通して前記第２電極に電気的および機械的に接続され、
    　前記第１主面電極は、前記酸化層によって被覆された被覆部、および、前記ボンディングワイヤに直接接続された接続部を有している、請求項１７に記載の半導体パッケージ。
  19. 　主面を有する半導体層を用意する工程と、
    　第１電極を前記主面の上に形成し、前記第１電極より高い硬度を有する第２電極を前記第１電極の上に形成することによって、前記主面の上に前記第１電極および前記第２電極を含む第１主面電極を形成する工程と、
    　前記第１主面電極の外面を被覆する酸化層を形成する工程と、を含む、半導体装置の製造方法。
  20. 　請求項１９に記載の半導体装置の製造方法と、
    　ボンディングワイヤを前記第１主面電極に接続させる工程と、を含む、半導体パッケージの製造方法。
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