WO2012105613A1 - 半導体装置およびその製造方法 - Google Patents

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佑紀 中野
中村　亮太
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ローム株式会社
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    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof.
  • FIG. 1 of Patent Document 1 is formed on an SiC substrate (1), an n-type high resistance layer (2) formed on the SiC substrate (1), and an n-type high resistance layer (2).
  • the p well layer (3), the n + emitter region (8) formed in the surface layer portion of the p well layer (3), and the p reaching the p well layer (3) through the n + emitter region (8) A contact region (12), a trench (5) reaching the n-type high resistance layer (2) from the surface of the n + emitter region (8) through the p-well layer (3), and the inner surface of the trench (5)
  • a MOS semiconductor device having a gate oxide film (6) formed on the polysilicon layer and a polysilicon gate electrode (7) embedded in a trench (5) (see, for example, Patent Document 1).
  • the electric field tends to concentrate due to the high potential difference between the gate electrode and the drain electrode generated at turn-off.
  • This concentration of electric field causes the breakdown of the gate insulating film and causes the breakdown voltage of the MOSFET to decrease. Therefore, according to the study by the present inventors, this type of electric field concentration may be mitigated by implanting p-type impurities at the bottom of the gate trench.
  • An object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can improve the breakdown voltage at the time of OFF and can control channel characteristics.
  • a semiconductor device of the present invention is formed on a semiconductor layer made of a wide bandgap semiconductor having a gate trench formed with side walls and a bottom wall, and on the side walls and the bottom wall of the gate trench.
  • a gate electrode embedded in the gate trench so as to face the semiconductor layer with the gate insulating film interposed therebetween, and the semiconductor layer is exposed to the surface side of the semiconductor layer
  • a source region of a first conductivity type that forms a part of the side wall of the gate trench, and is formed on the back surface side of the semiconductor layer with respect to the source region so as to be in contact with the source region.
  • a body region of a second conductivity type forming a part of the side wall of the trench, and the body region on the back surface side of the semiconductor layer with respect to the body region;
  • a first conductivity type drift region formed to be in contact with each other and forming a bottom wall of the gate trench, and an edge portion of the gate trench where the side wall and the bottom wall intersect in a partial region of the gate trench And a first breakdown voltage holding region of a second conductivity type selectively formed.
  • the present inventors have intensively studied the mechanism of dielectric breakdown of the gate insulating film at the turn-off time. Specifically, when the semiconductor device is off (that is, the gate voltage is 0 V), the drift region is on the (+) side between the source region and the drift region functioning as the drain (between the source and drain). Is applied, an electric field is applied to the gate insulating film interposed between the gate electrode and the drift region. This electric field is generated due to a potential difference between the gate electrode and the drift region. At the bottom of the gate trench, equipotential surfaces with a very high potential are distributed with the gate electrode as a reference (0 V), and the interval between the equipotential surfaces is small, so a very large electric field is generated. Therefore, if a voltage as high as the device breakdown voltage is continuously applied between the source and the drain, the location on the bottom of the gate trench in the gate insulating film cannot withstand the electric field concentration of that magnitude and causes a dielectric breakdown. .
  • the source region and the drift region are In the vertical structure arranged in the vertical direction with the body region interposed therebetween, a first breakdown voltage holding region is formed at the edge portion of the gate trench.
  • a depletion layer generated by the junction (pn junction) between the first breakdown voltage holding region and the drift region can be generated near the edge portion of the gate trench.
  • the presence of this depletion layer makes it possible to keep the high potential equipotential surface with respect to the gate electrode away from the gate insulating film. As a result, the electric field applied to the gate insulating film can be reduced, so that dielectric breakdown can be suppressed.
  • the first breakdown voltage holding region is selectively formed at the edge portion of the gate trench in a partial region of the gate trench. Therefore, no excess second conductivity type impurity is implanted into the body region in the part of the partial region immediately above the edge part. Therefore, the concentration of the second conductivity type impurity in the body region can be maintained as designed. As a result, channel characteristics can be controlled.
  • the impurity concentration of the first breakdown voltage holding region is preferably higher than the impurity concentration of the drift region. With this configuration, it is possible to prevent the depletion layer generated by the junction (pn junction) between the first breakdown voltage holding region and the drift region from spreading too much in the semiconductor layer.
  • the gate trenches are formed in a lattice shape, and the semiconductor layer includes a plurality of polygonal columnar unit cells defined by the lattice-like gate trenches and having a plurality of corners.
  • the first breakdown voltage holding region is a corner edge of the gate trench formed at the corner of the unit cell. It is preferably formed selectively in the part.
  • the gate trenches are formed in a grid pattern and polygonal columnar unit cells are arranged in the windows of the grid gate trenches, near the corner edge of the gate trench formed in the corners of the unit cells In particular, breakdown of the gate insulating film is particularly likely to occur. Therefore, if the first breakdown voltage holding region is formed at the corner edge portion as in the semiconductor device having the above configuration, the dielectric breakdown of the gate insulating film in the vicinity of the corner edge portion can be effectively suppressed.
  • the first breakdown voltage holding region When the first breakdown voltage holding region is formed at the corner edge portion of the gate trench, the first breakdown voltage holding region may be formed so as to reach a portion immediately above the corner edge portion in the body region.
  • a channel is formed along the side surface of the unit cell forming a part of the side wall of the gate trench by controlling the voltage applied to the gate electrode. That is, a channel is not formed at the corner of the unit cell, or even if it is formed, a small amount of current flows through the channel. Therefore, by forming the first breakdown voltage holding region so as to reach the portion immediately above the corner edge portion in the body region, the effect of preventing the breakdown of the gate insulating film can be further improved without substantially affecting the device performance. it can.
  • the semiconductor layer further includes a second conductivity type second breakdown voltage holding region formed on a bottom wall of the linear portion of the lattice-shaped gate trench and having a width narrower than the width of the linear portion. Is preferred.
  • the electric field generated along the linear portion of the gate trench acts on the gate insulating film, the electric field is relaxed by the depletion layer generated by the junction (pn junction) between the second breakdown voltage holding region and the drift region. can do. As a result, the electric field generated in the gate insulating film can be alleviated evenly.
  • the second breakdown voltage holding region is not formed on the side wall of the linear portion of the gate trench (that is, the portion where the channel is formed in the unit cell), it is possible to prevent the performance of the device from being deteriorated.
  • the impurity concentration in the second breakdown voltage holding region is preferably higher than the impurity concentration in the first breakdown voltage holding region. Moreover, it is preferable that the thickness of the second breakdown voltage holding region is smaller than the thickness of the first breakdown voltage holding region. With this configuration, an increase in channel resistance can be suppressed.
  • the thicknesses of the first and second breakdown voltage holding regions are, for example, the thickness along the direction from the front surface to the back surface side of the semiconductor layer.
  • the semiconductor layer reaches the drift region from the surface through the source region and the body region, and has a side trench and a bottom wall, and a part of the source trench
  • the region further includes a second conductivity type third breakdown voltage holding region selectively formed at an edge portion of the source trench where the side wall and the bottom wall intersect.
  • a depletion layer generated by the junction (pn junction) between the third breakdown voltage holding region and the drift region can be generated near the edge portion of the source trench.
  • the equipotential surfaces can be concentrated between the edge portion of the gate trench and the edge portion of the source trench.
  • the electric field applied to the gate insulating film can be reduced, so that dielectric breakdown can be suppressed.
  • the drift region is in contact with the first region on the back surface side of the semiconductor layer with respect to the first region, and the first region having the first impurity concentration, which forms the bottom wall of the gate trench. And a second region having a second impurity concentration lower than the first impurity concentration.
  • the path of electrons flowing through the channel is not hindered by the depletion layer, and a sufficiently large path can be secured, thereby preventing an increase in on-resistance. be able to.
  • the entire drift region is not the first region having a high concentration
  • the second region having a relatively low concentration is formed on the back surface side of the semiconductor layer with respect to the first region. A decrease in breakdown voltage due to formation can be suppressed.
  • the thickness of the first region may be larger than the thickness of the first breakdown voltage holding region, or may be equal to or less than the thickness of the first breakdown voltage holding region.
  • the first region is responsible for all the junctions between the drift region and the first breakdown voltage holding region, so that the drift region (first region) and The spread of the depletion layer generated from the pn junction with the first breakdown voltage holding region can be further suppressed.
  • the thickness of the first region is equal to or less than the thickness of the first breakdown voltage holding region, for example, when the first region is formed by ion implantation from the surface of the semiconductor layer, the impurity implantation depth may be shallow. The first region can be easily formed with a small implantation energy.
  • the thickness of the first region is, for example, a thickness along the direction from the front surface to the back surface side of the semiconductor layer.
  • the interface between the first region and the second region may be undulated according to a step generated by a part of the surface of the semiconductor layer being lowered due to the formation of the gate trench, It may be at a certain distance from the surface of the semiconductor layer.
  • the portion of the gate insulating film on the bottom wall of the gate trench is thicker than the portion of the gate insulating film on the side wall of the gate trench, and the top thereof is below the deepest portion of the body region.
  • the surface of the semiconductor layer is preferably a C plane.
  • the body region is preferably formed by ion implantation.
  • a method of manufacturing a semiconductor device comprising: a semiconductor layer made of a wide band gap semiconductor; a first conductivity type source region formed so as to be exposed on a surface side thereof; A second conductivity type body region formed on the back surface side so as to be in contact with the source region; and a first conductivity type drift region formed on the back surface side so as to be in contact with the body region with respect to the body region; A step of forming a semiconductor layer, a step of forming a gate trench having a side wall and a bottom wall from the surface of the semiconductor layer through the source region and the body region to the drift region, and A step of selectively injecting a second conductivity type impurity into an edge portion of the gate trench where the side wall and the bottom wall intersect in a partial region of the gate trench; Including the.
  • the semiconductor device of the present invention can be manufactured.
  • an impurity of a first conductivity type is implanted from the surface of the semiconductor layer, whereby the bottom wall of the gate trench is formed in the drift region. Forming a first region having a first impurity concentration, and simultaneously forming a portion other than the first region in the drift region as a second region having a second impurity concentration lower than the first impurity concentration. It is preferable to further include a step.
  • the step of forming the semiconductor layer includes a step of stacking the drift region, the body region, and the source region in this order by epitaxial growth, and the step of growing the drift region includes the back side of the semiconductor layer.
  • the method includes a step of forming the gate trench so that the deepest portion of the gate trench reaches the middle in the thickness direction of the first region.
  • the method for manufacturing a semiconductor device is performed simultaneously with the step of forming the gate trench, reaches the drift region from the surface of the semiconductor layer through the source region and the body region, and includes sidewalls and
  • the step of forming a source trench having a bottom wall and the step of injecting impurities into the edge portion of the gate trench are performed at the same time, and the side wall and the bottom wall intersect each other in a region of the source trench.
  • the method further includes a step of selectively injecting a second conductivity type impurity into the edge portion of the source trench.
  • the impurity region of the second conductivity type is formed simultaneously as the first breakdown voltage holding region and the third breakdown voltage holding region, respectively, with respect to the edge portion of the gate trench and the edge portion of the source trench.
  • the edge portion of the source trench may be a portion where the side wall and the bottom wall intersect in the entire region of the source trench.
  • the step of forming the semiconductor layer may include a step of forming the body region by ion implantation from the surface of the semiconductor layer after the semiconductor layer is formed by epitaxial growth.
  • FIG. 1A and 1B are schematic plan views of a trench gate type MIS transistor according to a first embodiment of the present invention.
  • FIG. 1A is an overall view, and FIG. Each enlarged view is shown.
  • FIG. 2 is a cross-sectional view of the trench gate type MIS transistor shown in FIGS. 1 (a) and 1 (b), and shows cross sections along the cutting lines AA and BB in FIG. 1 (b), respectively.
  • 3A is a schematic cross-sectional view showing a part of the manufacturing process of the trench gate type MIS transistor shown in FIG. 2, and shows a cut surface at the same position as FIG.
  • FIG. 3B is a diagram showing a step subsequent to FIG. 3A.
  • FIG. 3C is a diagram showing a step subsequent to FIG. 3B.
  • FIG. 3D is a diagram showing a step subsequent to FIG. 3C.
  • FIG. 3E is a diagram showing a step subsequent to that in FIG. 3D.
  • FIG. 3F is a diagram showing a step subsequent to that in FIG. 3E.
  • FIG. 3G is a diagram showing a step subsequent to FIG. 3F.
  • FIG. 3H is a diagram showing a step subsequent to that in FIG. 3G.
  • FIG. 4 is a schematic cross-sectional view showing a first modification of the trench gate type MIS transistor shown in FIG. 5A and 5B are schematic plan views showing a second modified example of the trench gate type MIS transistor shown in FIG. 2, wherein FIG. 5A is an overall view, and FIG. Each internal enlarged view is shown.
  • FIG. 5A is an overall view
  • FIG. Each internal enlarged view is shown.
  • FIG. 6 is a cross-sectional view of the trench gate type MIS transistor shown in FIGS. 5A and 5B, and shows a cut surface taken along the section line CC in FIG. 5B.
  • FIG. 7 is a cross-sectional view of a trench gate type MIS transistor according to a second embodiment of the present invention, and shows a cut surface at the same position as FIG. 8A is a schematic cross-sectional view showing a part of the manufacturing process of the trench gate type MIS transistor shown in FIG. 7, and shows a cut surface at the same position as FIG.
  • FIG. 8B is a diagram showing a step subsequent to FIG. 8A.
  • FIG. 8C is a diagram showing a step subsequent to FIG. 8B.
  • FIG. 8D is a diagram showing a step subsequent to FIG.
  • FIG. 8E is a diagram showing a step subsequent to that in FIG. 8D.
  • FIG. 8F is a diagram showing a step subsequent to that in FIG. 8E.
  • FIG. 8G is a diagram showing a step subsequent to FIG. 8F.
  • FIG. 8H is a diagram showing a step subsequent to FIG. 8G.
  • FIG. 8I is a diagram showing a step subsequent to that in FIG. 8H.
  • FIG. 9 is a schematic cross-sectional view showing a modification of the trench gate type MIS transistor shown in FIG.
  • FIG. 10 is a cross-sectional view of a trench gate type MIS transistor according to a third embodiment of the present invention, and shows a cut surface at the same position as FIG.
  • FIG. 11A is a schematic cross-sectional view showing a part of the manufacturing process of the trench gate type MIS transistor shown in FIG. 10, and shows a cut surface at the same position as FIG.
  • FIG. 11B is a diagram showing a step subsequent to FIG. 11A.
  • FIG. 11C is a diagram showing a step subsequent to FIG. 11B.
  • FIG. 11D is a diagram showing a step subsequent to that in FIG. 11C.
  • FIG. 11E is a diagram showing a step subsequent to FIG. 11D.
  • FIG. 11F is a diagram showing a step subsequent to that in FIG. 11E.
  • FIG. 11G is a diagram showing a step subsequent to that in FIG. 11F.
  • FIG. 11H is a diagram showing a step subsequent to FIG. 11G.
  • FIG. 12 is a schematic cross-sectional view showing a modification of the trench gate type MIS transistor shown in FIG.
  • FIG. 1A and 1B are schematic plan views of a trench gate type MIS transistor according to a first embodiment of the present invention.
  • FIG. 1A is an overall view, and FIG. Each enlarged view is shown.
  • FIG. 2 is a cross-sectional view of the trench gate type MIS transistor shown in FIGS. 1 (a) and 1 (b), and shows cross sections along the cutting lines AA and BB in FIG. 1 (b), respectively.
  • the MIS transistor 1 is a trench gate type DMISFET (Double-diffused Metal-Insulator-Semiconductor-Field-Effect-Transistor) employing SiC, and has, for example, a square chip shape in plan view as shown in FIG.
  • the chip-like MIS transistor 1 has a length of about several millimeters in the vertical and horizontal directions on the paper surface of FIG.
  • a source pad 2 is formed on the surface of the MIS transistor 1.
  • the source pad 2 has a substantially square shape in plan view with four corners curved outward, and is formed to cover almost the entire surface of the MIS transistor 1.
  • the source pad 2 has a removal region 3 near the center of one side.
  • the removal region 3 is a region where the source pad 2 is not formed.
  • the MIS transistor 1 includes an n + type SiC substrate 5 (for example, the concentration is 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 ).
  • the SiC substrate 5 functions as the drain of the MIS transistor 1, and its front surface 6 (upper surface) is a Si surface and its rear surface 7 (lower surface) is a C surface.
  • an n ⁇ type SiC epitaxial layer 8 having a lower concentration than the SiC substrate 5 (for example, a concentration of 1 ⁇ 10 15 to 1 ⁇ 10 17 cm ⁇ 3 ) is laminated.
  • the thickness of SiC epitaxial layer 8 as the semiconductor layer is, for example, 1 ⁇ m to 100 ⁇ m.
  • the SiC epitaxial layer 8 is formed on the SiC substrate 5 by so-called epitaxial growth.
  • the SiC epitaxial layer 8 formed on the surface 6 that is the Si surface is grown with the Si surface as the main growth surface. Therefore, the surface 9 of the SiC epitaxial layer 8 formed by the growth is a Si surface, like the surface 6 of the SiC substrate 5.
  • the surface 9 of the SiC epitaxial layer 8 may be a C plane. If the surface 9 is a C plane, a bottom wall 19 (described later) of the gate trench 15 parallel to the surface 9 can be formed as a C plane. As a result, since the oxidation rate of the bottom wall 19 with respect to the side wall 18 of the gate trench 15 can be increased, the portion of the gate insulating film 22 on the bottom wall 19 can be made thicker. Therefore, since the electric field applied to the gate insulating film 22 at the bottom of the gate trench 15 can be relaxed, dielectric breakdown at the bottom of the gate trench 15 can be prevented.
  • the MIS transistor 1 includes an active region 10 that functions as the MIS transistor 1 and is disposed in the center of the SiC epitaxial layer 8 in plan view, and a transistor peripheral region that surrounds the active region 10 11 is formed.
  • body region 12 of p-type for example, the concentration is 1.0 ⁇ 10 16 cm ⁇ 3 to 1.0 ⁇ 10 19 cm ⁇ 3
  • a large number are arranged in a matrix (matrix) at a constant pitch in the column direction.
  • Each body region 12 has a square shape in plan view. For example, the length in the vertical and horizontal directions on the paper surface of FIG. 1B is about 7.2 ⁇ m.
  • the body region 12 can be formed by ion implantation as in the process of FIG. 3A described later, or can be formed by epitaxial growth. In the case of forming by ion implantation, the channel length and the concentration of the body region 12 can be controlled with good in-plane uniformity, so that the characteristics can be stabilized and the yield can be improved.
  • n ⁇ type drift region 13 in which the state as it is after epitaxial growth is maintained.
  • an n + -type (for example, concentration of 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 ) source region 14 is formed in almost the entire region on the surface 9 side.
  • Gate trenches 15 are formed in a lattice shape so as to surround each body region 12 from surface 9 of SiC epitaxial layer 8 through each source region 14 and body region 12 to drift region 13.
  • the gate trench 15 includes a linear portion 16 extending linearly in each of the row direction and the column direction along the four side surfaces of each body region 12 between the adjacent body regions 12, The linear part 16 extended in the direction and the cross part 17 where the linear part 16 extended in the column direction cross
  • the intersecting portion 17 is surrounded by the inner corners of the four arranged body regions 12 and is defined by the extended lines of the four sides of the body region 12. This is a square portion in plan view.
  • the gate trench 15 has a U-shaped cross section in which a side wall 18 and a bottom wall 19 facing each other are continuous via a curved surface.
  • a large number of rectangular parallelepiped unit cells 21 having four corners 20 are formed in each window portion surrounded by the lattice-like gate trench 15.
  • the depth direction of the gate trench 15 is the gate length direction
  • the circumferential direction of each unit cell 21 orthogonal to the gate length direction is the gate width direction.
  • a gate insulating film 22 made of SiO 2 is formed on the inner surface of the gate trench 15 so as to cover the entire area.
  • the gate insulating film 22 does not appear strictly in FIG. 2, the portion of the gate insulating film 22 on the bottom wall 19 is thicker than the portion of the gate insulating film 22 on the side wall 18, and the top surface thereof is the body region 12. Or less than the deepest part (interface between the body region 12 and the drift region 13). Specifically, the thickness of the portion on the side wall 18 is about 1000 mm while the thickness of the portion on the bottom wall 19 is 1500 to 3000 mm. Thereby, since the electric field applied to the gate insulating film 22 at the bottom of the gate trench 15 can be relaxed, dielectric breakdown at the bottom of the gate trench 15 can be prevented.
  • a vertical MIS transistor structure is configured in which the source region 14 and the drift region 13 are spaced apart from each other via the body region 12 in the vertical direction perpendicular to the surface 9 of the SiC epitaxial layer 8.
  • a source trench 24 having a square shape in plan view is formed in the center of each unit cell 21 from the surface 9 of the SiC epitaxial layer 8 through the source region 14 and the body region 12 to reach the drift region 13. Yes.
  • the depth of the source trench 24 is the same as that of the gate trench 15 in this embodiment.
  • the source trench 24 also has a U-shaped cross section in which a side wall 25 and a bottom wall 26 facing each other are continuous via a curved surface.
  • the gate breakdown voltage holding region 27 is formed along the lattice-shaped gate trench 15, and a first region 29 as a first breakdown voltage holding region formed at the intersection 17 of the gate trench 15 and the line of the gate trench 15. It integrally includes a second region 30 as a second breakdown voltage holding region formed in the shape portion 16.
  • the first region 29 is a corner edge of the gate trench 15 formed at the bottom of the bottom wall 19 of the gate trench 15 at the intersection 17 and the corners 20 of the four unit cells 21 facing the intersection 17 from the bottom wall 19.
  • the portion 31 is formed so as to reach the body region 12 immediately above the corner edge portion 31. That is, the first region 29 is formed in a square shape slightly larger than the intersecting portion 17 of the gate trench 15 in plan view, and each corner of each of the four unit cells 21 facing the intersecting portion 17 is formed. It has entered each part 20.
  • the concentration of the first region 29 is higher than the concentration of the body region 12 and higher than the concentration of the drift region 13, for example, 1 ⁇ 10 17 to 9 ⁇ 10 19 cm ⁇ 3 .
  • the thickness T 1 along the direction from the bottom surface of the gate trench 15 toward the SiC substrate 5 in the first region 29 is, for example, about 0.8 ⁇ m.
  • the second region 30 is formed in a straight line having a constant width that connects the centers of the sides of the intersecting portions 17 adjacent in plan view, and the width of the linear portion 16 (the distance between the side surfaces of the gate trenches 15 facing each other (
  • the width of the second region 30 is higher than that of the body region 12 and higher than that of the first region 29.
  • the second thickness T 2 along the direction from the bottom of the gate trench 15 to SiC substrate 5 in the second region 30, the thickness of the first region 29 T 1 (ie, T 1 > T 2 ), for example, about 0.7 ⁇ m.
  • the source breakdown voltage holding region 28 passes through the bottom wall 26 of the source trench 24 and the edge portion 32 of the source trench 24 where the bottom wall 26 and the side wall 25 intersect, and the body region 12 that forms a part of the side wall 25 of the source trench 24. It is formed to reach.
  • the concentration of the source breakdown voltage holding region 28 is the same as that of the first region 29 of the gate breakdown voltage holding region 27 (for example, 1 ⁇ 10 17 to 9 ⁇ 10 19 cm ⁇ 3 .
  • Thickness T 3 along the direction from the bottom surface of trench 24 toward SiC substrate 5 is the same as thickness T 1 of first region 29 of gate breakdown voltage holding region 27 (for example, about 0.8 ⁇ m).
  • a p + -type body contact region 33 (for example, an impurity concentration of 1.0 ⁇ 10 18 cm ⁇ 3 to 2.0 ⁇ 10 21 cm ⁇ 3 ).
  • a p-type guard ring is provided on the surface layer portion of the SiC epitaxial layer 8 at a distance from the active region 10 so as to surround the unit cells 21 (active regions 10) arranged in a matrix.
  • a plurality of 34 are formed (four in this embodiment). These guard rings 34 can be formed by the same ion implantation step as the step of forming the p-type body region 12.
  • Each guard ring 34 is formed in a square shape in plan view along the outer periphery of the MIS transistor 1 in plan view.
  • An interlayer insulating film 35 made of SiO 2 is laminated on the SiC epitaxial layer 8 so as to cover the gate electrode 23.
  • a contact hole 36 having a diameter larger than that of the source trench 24 is formed in the interlayer insulating film 35 and the gate insulating film 22. Thereby, in the contact hole 36, the entire source trench 24 of each unit cell 21 (that is, the side wall 25 and the bottom wall 26 of the source trench 24) and the peripheral portion of the source trench 24 on the surface 9 of the SiC epitaxial layer 8 are formed. It is exposed, and a step according to the height difference between the surface 9 and the bottom wall 26 is formed.
  • a source electrode 37 is formed on the interlayer insulating film 35.
  • the source electrode 37 collectively enters the source trenches 24 of all the unit cells 21 through the contact holes 36.
  • the body contact region 33, the source It is in contact with the breakdown voltage holding region 28, the body region 12 and the source region 14. That is, the source electrode 37 is a common wiring for all the unit cells 21.
  • An interlayer insulating film (not shown) is formed on the source electrode 37, and the source electrode 37 is connected to the source pad 2 (see FIG. 1A) via the interlayer insulating film (not shown). ) Is electrically connected.
  • the gate pad 4 (see FIG. 1A) is electrically connected to the gate electrode 23 through a gate wiring (not shown) routed on the interlayer insulating film (not shown). ing.
  • the source electrode 37 has a structure in which, for example, a Ti / TiN layer and an Al layer are laminated in order from the contact side with the SiC epitaxial layer 8.
  • a drain electrode 38 is formed on the back surface 7 of the SiC substrate 5 so as to cover the entire area.
  • the drain electrode 38 is a common electrode for all the unit cells 21.
  • As the drain electrode 38 for example, a laminated structure (Ti / Ni / Au / Ag) in which Ti, Ni, Au, and Ag are laminated in this order from the SiC substrate 5 side can be applied.
  • FIG. 3A to 3H are schematic cross-sectional views showing a part of the manufacturing process of the trench gate type MIS transistor shown in FIG. 2, and show a cut surface at the same position as FIG.
  • an n-type impurity for example, N-type
  • Si surface the surface 6 (Si surface) of the SiC substrate 5 by an epitaxial growth method such as a CVD method, an LPE method, or an MBE method.
  • SiC crystal is grown while doping (nitrogen), P (phosphorus), As (arsenic), etc.).
  • n ⁇ type SiC epitaxial layer 8 is formed on SiC substrate 5.
  • p-type impurities for example, Al (aluminum), B (boron), etc.
  • n-type impurities are implanted into the SiC epitaxial layer 8 from the surface 9 of the SiC epitaxial layer 8.
  • the SiC epitaxial layer 8 is heat-treated at 1400 ° C. to 2000 ° C. Thereby, ions of p-type impurity and n-type impurity implanted into the surface layer portion of SiC epitaxial layer 8 are activated, and body region 12, source region 14 and guard ring 34 are simultaneously formed according to the implanted locations. Is done. In addition, a drift region 13 that maintains the state after epitaxial growth is formed in the base layer portion of SiC epitaxial layer 8.
  • the SiC epitaxial layer 8 is etched using a mask having openings in regions where the gate trench 15 and the source trench 24 are to be formed. Thereby, SiC epitaxial layer 8 is dry-etched from surface 9 (Si surface), and gate trench 15 and source trench 24 are simultaneously formed. At the same time, a large number of unit cells 21 are formed in the SiC epitaxial layer 8.
  • the etching gas includes, for example, a mixed gas (SF 6 / O 2 gas) containing SF 6 (sulfur hexafluoride) and O 2 (oxygen), SF 6 , O 2, and HBr (hydrogen bromide).
  • a mixed gas (SF 6 / O 2 / HBr gas) can be used.
  • a first resist 39 having an opening exposing the intersection 17 of the gate trench 15 and the source trench 24 is formed on the SiC epitaxial layer 8.
  • p-type impurities are implanted (implanted) toward the intersection 17 and the source trench 24 of the gate trench 15 exposed from the opening of the first resist 39.
  • the p-type impurity is also implanted into the sidewalls 18 and 25. It becomes.
  • SiC epitaxial layer 8 is heat-treated at 1400 ° C. to 2000 ° C. As a result, ions of the p-type impurity implanted into the drift region 13 are activated, and the first region 29 of the gate breakdown voltage holding region 27 and the source breakdown voltage holding region 28 are formed simultaneously.
  • a second resist 40 having openings in regions where the second region 30 and the body contact region 33 of the gate breakdown voltage holding region 27 are to be formed is formed on the SiC epitaxial layer 8.
  • the side walls 18 and the bottom wall 19 of the intersecting portion 17 of the gate trench 15 and the peripheral portions of the side walls 25 and the bottom wall 26 of the source trench 24 are covered with the second resist 40.
  • p-type impurities are implanted (implanted) toward the linear portion 16 of the gate trench 15 exposed from the opening of the second resist 40 and the central portion of the bottom wall 26 of the source trench 24.
  • SiC epitaxial layer 8 is heat-treated at 1400 ° C. to 2000 ° C.
  • ions of the p-type impurity implanted into the drift region 13 are activated, and the second region 30 and the body contact region 33 of the gate breakdown voltage holding region 27 are formed simultaneously.
  • a SiO 2 material is deposited from above the SiC epitaxial layer 8 by a CVD method. Thereby, the gate insulating film 22 is formed.
  • a doped polysilicon material is deposited from above the SiC epitaxial layer 8 by CVD. The deposition of the polysilicon material is continued until at least the gate trench 15 and the source trench 24 are filled. Thereafter, the deposited polysilicon material is etched back until the etch-back surface is flush with the surface 9 of the SiC epitaxial layer 8. Subsequently, only the polysilicon material remaining in the source trench 24 is removed by dry etching. Thereby, the gate electrode 23 made of the polysilicon material remaining in the gate trench 15 is formed.
  • a SiO 2 material is deposited from above the SiC epitaxial layer 8 by a CVD method.
  • the interlayer insulating film 35 is formed.
  • the interlayer insulating film 35 and the gate insulating film 22 are successively patterned by a known patterning technique. As a result, contact holes 36 are formed in the interlayer insulating film 35 and the gate insulating film 22.
  • the source electrode 37, the drain electrode 38, and the like are formed, whereby the MIS transistor 1 shown in FIG. 2 is obtained.
  • a drain voltage is applied between the source pad 2 (source electrode 37) and the drain electrode 38 (between the source and drain) with the source pad 2 grounded (that is, the source electrode 37 is 0 V). Is done.
  • a voltage equal to or higher than the gate threshold voltage is applied to the gate pad 4 (gate electrode 23)
  • a channel is formed along the body region 12 that forms the side wall of each unit cell 21.
  • a current flows from the drain electrode 38 to the source electrode 37, and each unit cell 21 is turned on.
  • each unit cell 21 is turned off (that is, the gate voltage is 0 V) and the voltage is applied between the source and the drain, the unit cell 21 is interposed between the gate electrode 23 and the SiC epitaxial layer 8.
  • An electric field is applied to the gate insulating film 22. This electric field is generated due to a potential difference between the gate electrode 23 and the SiC epitaxial layer 8.
  • equipotential surfaces with a very high potential are distributed with the gate electrode 23 as a reference (0 V), and the interval between the equipotential surfaces is small, so a very large electric field is generated.
  • an equipotential surface of 900 V is distributed in the vicinity of the back surface 7 of the SiC substrate 5 that is in contact with the drain electrode 38, and from the back surface 7 of the SiC substrate 5 to the surface 9 side of the SiC epitaxial layer 8.
  • a voltage drop occurs as it goes, an equipotential surface of about several tens of volts is distributed in the vicinity of the bottom wall 19 of the gate trench 15. Therefore, a very large electric field is generated on the bottom wall 19 of the gate trench 15 toward the gate electrode 23 side.
  • the gate trenches 15 are formed in a lattice shape and the rectangular columnar unit cells 21 are arranged in the windows of the lattice-like gate trenches 15, each of the unit cells 21 In the vicinity of the corner edge portion 31 of the gate trench 15 formed in the corner portion 20, the dielectric breakdown of the gate insulating film 22 is particularly likely to occur.
  • the distance D 1 (see the AA cross section in FIG. 2) of the source trenches 24 adjacent to each other on the diagonal line of the intersecting portion 17 of the gate trench 15 is equal to each other across the linear portion 16 of the gate trench 15. It becomes larger than the distance D 2 (see the BB cross section in FIG. 2) between the adjacent source trenches 24 (for example, in this embodiment, D 1 is 1.4 times D 2 ). Therefore, an equipotential surface enters directly under the corner edge portion 31 of the gate trench 15 having a relatively wide space, and the equipotential surfaces are densely formed. As a result, the dielectric breakdown of the gate insulating film 22 is particularly likely to occur near the corner edge portion 31 of the gate trench 15.
  • the gate breakdown voltage holding region 27 (first region 29) is formed at the corner edge portion 31 of the gate trench 15.
  • a depletion layer generated by the junction (pn junction) between the first region 29 and the drift region 13 can be generated in the vicinity of the corner edge portion 31 of the gate trench 15.
  • a source breakdown voltage holding region 28 is formed at the edge portion 32 of the source trench 24 formed in the center portion of each unit cell 21. Therefore, a depletion layer generated by the junction (pn junction) between the source breakdown voltage holding region 28 and the drift region 13 can be expanded toward the corner edge portion 31 of the gate trench 15 surrounding the source trench 24.
  • the first region 29 is formed so as to reach the body region 12 immediately above the corner edge portion 31 through the corner edge portion 31, but a channel is formed in the corner portion 20 of the unit cell 21. It is not formed or even if it is formed, the current flowing through the channel is very small. Therefore, by forming the gate breakdown voltage holding region 27 (first region 29) so as to reach the portion of the body region 12 immediately above the corner edge portion 31, the performance of the gate insulating film 22 is hardly affected. The destruction prevention effect can be further improved.
  • a gate breakdown voltage holding region 27 (second region 30) having a width narrower than the width of the linear portion 16 is formed in the linear portion 16 of the gate trench 15.
  • a depletion layer generated by the junction (pn junction) between the second region 30 and the drift region 13 can be generated along the linear portion 16 of the gate trench 15. Therefore, the electric field generated immediately below the linear portion 16 of the gate trench 15 can be relaxed by the depletion layer. As a result, the electric field generated in the gate insulating film 22 can be alleviated uniformly.
  • the gate breakdown voltage holding region 27 (second region 30) is not formed on the side wall 18 of the linear portion 16 of the gate trench 15 (that is, the portion where the channel is formed in the unit cell 21). Therefore, the channel characteristics can be controlled with high accuracy. Further, the concentration of the second region 30 is higher than the concentration of the first region 29, and the thickness T 2 of the second region 30 is smaller than the thickness T 1 of the first region 29 (T 1 > T 2 ). Therefore, an increase in channel resistance can be prevented.
  • FIG. 7 is a cross-sectional view of a trench gate type MIS transistor according to a second embodiment of the present invention, and shows a cut surface at the same position as FIG.
  • parts corresponding to the respective parts shown in FIG. 2 are denoted by the same reference numerals as those given to the respective parts, and description thereof will be omitted.
  • the drift region 13 is formed only by a low-concentration n ⁇ -type region (for example, a concentration of 1 ⁇ 10 15 to 1 ⁇ 10 17 cm ⁇ 3 ).
  • the drift region 72 of the MIS transistor 71 according to the embodiment has a structure in which two layers having different impurity concentrations are stacked along the thickness direction of the SiC epitaxial layer 8, and is a lower layer in contact with the surface 6 of the SiC substrate 5.
  • An n ⁇ type low concentration region 73 as an example of the second region on the side, and an n type high concentration region 74 as an example of the first region on the upper layer side formed on the low concentration region 73 are included.
  • the concentration of the low concentration region 73 is, for example, 1 ⁇ 10 15 to 1 ⁇ 10 17 cm ⁇ 3
  • the concentration of the high concentration region 74 is, for example, 2 ⁇ 10 15 to 1 ⁇ 10 18 cm ⁇ 3 .
  • the interface 75 between the low concentration region 73 and the high concentration region 74 (the upper end of the low concentration region 73) is a level difference caused by a part of the surface of the SiC epitaxial layer 8 being lowered due to the formation of the gate trench 15 and the source trench 24. It undulates together.
  • the high concentration region 74 on the surface 9 side is formed so as to form the surface 9 of the SiC epitaxial layer 8, the side wall 18 and the bottom wall 19 of the gate trench 15, and the side wall 25 and the bottom wall 26 of the source trench 24.
  • the low concentration region 73 has a low step portion 76 in each unit cell 21, for example, at a portion facing the bottom wall 19 of the gate trench 15 and the bottom wall 26 of the source trench 24. 9)
  • a high step portion 77 is provided at a portion facing the portion 9).
  • the lengths T 4 , T 5 and T 6 are uniform. These thicknesses T 4 , T 5 , and T 6 are larger than the thicknesses T 1 and T 2 of the gate breakdown voltage holding region 27 and the thickness T 3 of the source breakdown voltage holding region 28.
  • the gate breakdown voltage holding region 27 (first region 29 and second region 30) and the source breakdown voltage holding region 28 are covered with the high concentration region 74.
  • FIGS. 8A to 8I are schematic cross-sectional views showing a part of the manufacturing process of the trench gate type MIS transistor shown in FIG. 7 in the order of steps, and show a cut surface at the same position as FIG.
  • an n ⁇ type SiC epitaxial layer 8 is formed on SiC substrate 5 by performing the same process as in FIGS. 3A to 3B.
  • the body region 12, the source region 14, the guard ring 34 and the drift region 72 are simultaneously formed. Thereafter, SiC epitaxial layer 8 is dry-etched from surface 9 (Si surface), and gate trench 15 and source trench 24 are formed simultaneously.
  • the n-type impurity is formed on the entire surface (including the bottom surfaces of the gate trench 15 and the source trench 24).
  • Implantation (injection) is performed inside the epitaxial layer 8.
  • SiC epitaxial layer 8 is heat-treated at 1400 ° C. to 2000 ° C. Thereby, n-type impurity ions implanted into SiC epitaxial layer 8 are activated, and high concentration region 74 is formed above drift region 72.
  • a low concentration region 73 that maintains the impurity concentration of the drift region 72 is formed below the drift region 72.
  • FIGS. 8D to 8I steps similar to those in FIGS. 3C to 3H are performed, whereby the MIS transistor 71 shown in FIG. 7 is obtained.
  • this MIS transistor 71 can exhibit the same effects as those of the MIS transistor 1 described above.
  • a high concentration region 74 is formed, and this high concentration region 74 covers the gate breakdown voltage holding region 27 and the source breakdown voltage holding region 28.
  • the pn junction between the gate breakdown voltage holding region 27 and the source breakdown voltage holding region 28 in the drift region 72 can be assigned to the high concentration region 74. Therefore, the spread of the depletion layer generated from the pn junction can be suppressed. As a result, the path of electrons flowing through the channel is not hindered by the depletion layer, and a sufficiently large path can be secured, so that an increase in on-resistance can be prevented.
  • the thicknesses T 4 , T 5 , and T 6 of the high-concentration region 74 are the thicknesses T 1 and T 2 of the gate breakdown voltage holding region 27 and the source breakdown voltage holding region, as in the MIS transistor 78 of FIG. the thickness of 28 T 3 may be less.
  • each bottom portion of the gate breakdown voltage holding region 27 and the source breakdown voltage holding region 28 protrudes toward the low concentration region 73 with respect to the interface 75 and is covered with the low concentration region 73.
  • Such a configuration can be formed by performing ion implantation at the time of forming the high concentration region 74 with lower energy than in the case of the MIS transistor 71. Therefore, the high concentration region 74 can be easily formed with low energy.
  • FIG. 10 is a cross-sectional view of a trench gate type MIS transistor according to a third embodiment of the present invention, and shows a cut surface at the same position as FIG. 10, parts corresponding to the parts shown in FIG. 2 are denoted by the same reference numerals as those given to the respective parts, and description thereof will be omitted.
  • the drift region 13 is formed only by a low-concentration n ⁇ -type region (for example, a concentration of 1 ⁇ 10 15 to 1 ⁇ 10 17 cm ⁇ 3 ).
  • the drift region 82 of the MIS transistor 81 according to the embodiment has a structure in which two layers having different impurity concentrations are stacked along the thickness direction of the SiC epitaxial layer 8.
  • n ⁇ type low concentration region 83 as an example of a lower second region in contact with the surface 6 of the substrate 5, and an n type high concentration as an example of an upper layer first region formed on the low concentration region 83.
  • the concentration of the low concentration region 83 is, for example, 1 ⁇ 10 15 to 1 ⁇ 10 17 cm ⁇ 3
  • the concentration of the high concentration region 84 is, for example, 2 ⁇ 10 15 to 1 ⁇ 10 18 cm ⁇ 3 .
  • High concentration region 84 is formed to form surface 9 of SiC epitaxial layer 8, sidewall 18 and bottom wall 19 of gate trench 15, and sidewall 25 and bottom wall 26 of source trench 24. Further, the interface 85 (the upper end of the low concentration region 83) between the low concentration region 83 and the high concentration region 84 is generated by a part of the surface of the SiC epitaxial layer 8 being lowered due to the formation of the gate trench 15 and the source trench 24. Regardless of the level difference, the height is constant along the top (surface 9) of the unit cell 21.
  • T 7 , T 8 , and T 9 Due to the constant height of the interface 75, the thickness in the high concentration region 84 along the direction from the top (surface 9) of the unit cell 21, the bottom of the gate trench 15, and the bottom of the source trench 24 toward the SiC substrate 5.
  • the thicknesses T 8 and T 9 of the high concentration region 84 are larger than the thicknesses T 1 and T 2 of the gate breakdown voltage holding region 27 and the thickness T 3 of the source breakdown voltage holding region 28.
  • the gate breakdown voltage holding region 27 (first region 29 and second region 30) and the source breakdown voltage holding region 28 are covered with the high concentration region 74.
  • 11A to 11H are schematic cross-sectional views showing a part of the manufacturing process of the trench gate type MIS transistor shown in FIG. 10, and show a cut surface at the same position as FIG.
  • an n-type impurity is doped on the surface 6 (Si surface) of the SiC substrate 5 by an epitaxial growth method such as a CVD method, an LPE method, or an MBE method.
  • a SiC crystal is grown (for example, the concentration is 1 ⁇ 10 15 to 1 ⁇ 10 17 cm ⁇ 3 ).
  • n ⁇ type low concentration region 83 is formed on SiC substrate 5.
  • the dose is increased (for example, 2 ⁇ 10 15 to 1 ⁇ 10 19 cm ⁇ 3 ), and an SiC crystal is further grown while doping the n-type impurity. Thereby, high concentration region 84 is formed, and SiC epitaxial layer 8 is formed.
  • SiC epitaxial layer 8 is heat-treated at 1400 ° C. to 2000 ° C. Thereby, ions of p-type impurity and n-type impurity implanted into the surface layer portion of SiC epitaxial layer 8 are activated, and body region 12, source region 14 and guard ring 34 are simultaneously formed according to the implanted locations. Is done.
  • the gate trench 15 and the source trench 24 are formed at the same time, with the deepest part reaching the middle part in the thickness direction of the high-concentration region 84 by performing the same process as in FIG. 3B.
  • the first resist 39 having an opening exposing the intersection 17 of the gate trench 15 and the source trench 24 is formed on the SiC epitaxial layer 8. Formed.
  • FIGS. 11D to 11F by performing the same process as in FIGS. 3D to 3F, the deepest portion reaches the middle of the high concentration region 84 in the thickness direction, respectively.
  • the first region 29, the source breakdown voltage holding region 28, the second region 30 of the gate breakdown voltage holding region 27, and the body contact region 33 are formed.
  • MIS transistor 81 shown in FIG. 10 is obtained by performing the same processes as in FIGS. 3G to 3H.
  • this MIS transistor 81 can exhibit the same effects as those of the MIS transistor 1 described above. Further, in the MIS transistor 81, the bottom wall 19 of the gate trench 15 in which the p-type gate breakdown voltage holding region 27 is formed, and the bottom wall 26 of the source trench 24 in which the p-type source breakdown voltage holding region 28 is formed. Thus, a high concentration region 84 is formed, and this high concentration region 84 covers the gate breakdown voltage holding region 27 and the source breakdown voltage holding region 28.
  • the pn junction between the gate breakdown voltage holding region 27 and the source breakdown voltage holding region 28 in the drift region 82 can be assigned to the high concentration region 84. Therefore, the spread of the depletion layer generated from the pn junction can be suppressed. As a result, the path of electrons flowing through the channel is not hindered by the depletion layer, and a sufficiently large path can be secured, so that an increase in on-resistance can be prevented.
  • the thicknesses T 8 and T 9 of the high concentration region 84 are the thicknesses T 1 and T 2 of the gate breakdown voltage holding region 27 and the thickness of the source breakdown voltage holding region 28 as in the MIS transistor 86 of FIG. it may be a T 3 below.
  • each bottom portion of the gate breakdown voltage holding region 27 and the source breakdown voltage holding region 28 protrudes toward the low concentration region 83 with respect to the interface 85 and is covered with the low concentration region 83.
  • this invention can also be implemented with another form.
  • a configuration in which the conductivity type of each semiconductor portion of the MIS transistors 1, 41, 51, 71, 78, 81, 86 is inverted may be employed.
  • the p-type portion may be n-type and the n-type portion may be p-type.
  • the layers constituting the semiconductor layers are not limited to SiC epitaxial layers, but wide band gap semiconductors other than SiC, such as GaN (band gaps).
  • Eg GaN about 3.4eV)
  • may be a layer consisting of diamond (band gap Eg dia about 5.5eV).
  • the source trench 24 may be omitted.
  • body contact region 33 can be formed so as to penetrate source region 14 and body region 12 from surface 9 of SiC epitaxial layer 8 to reach drift region 13.
  • the arrangement of the body regions 12 is not limited to the matrix shape as shown in FIG. 1B, but is, for example, a stripe shape like the MIS transistors 51 shown in FIGS. 5A and 5B and FIG. There may be.
  • a plurality of body contact regions 33 may be formed at intervals from each other along the longitudinal direction of the source trench 24.
  • the gate breakdown voltage holding region 27 is formed along the linear gate trench 15 extending between the stripe-shaped body regions 12. Yes.
  • the first region 29 of the gate breakdown voltage holding region 27 is formed at the end 52 of the gate trench 15.
  • the second region 30 of the gate breakdown voltage holding region 27 is formed in the linear portion 53 of the gate trench 15.
  • Each unit cell 21 is not limited to a rectangular parallelepiped shape (quadrangular columnar shape), and may be other polygonal columnar shapes such as a triangular prism shape, a pentagonal column shape, and a hexagonal column shape.
  • the semiconductor power device of the present invention is, for example, a power used for an inverter circuit constituting a drive circuit for driving an electric motor used as a power source for an electric vehicle (including a hybrid vehicle), a train, an industrial robot, and the like. Can be incorporated into modules. It can also be incorporated into a power module used in an inverter circuit that converts electric power generated by a solar cell, wind power generator, or other power generation device (especially an in-house power generation device) to match the power of a commercial power source.
  • Second region 31 ... (Gate trench ) Corner edge portion, 32... (Source trench) edge portion, 37... Source electrode, 38... Drain electrode, 41... MIS transistor, 51. Edge of gate trench, 53 ... Linear part of gate trench, 71 ... MIS transistor, 72 ... Drift region, 73 ... Low concentration region, 74 ... High concentration region, 75 ... Interface, 78 ... MIS transistor, 81 ... MIS transistor, 82 ... Drift region, 83 ... Low concentration region, 84 ... High concentration region, 85 ... Interface, 86 ... MIS transistors

Landscapes

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Abstract

　本発明の半導体装置は、側壁および底壁が形成されたゲートトレンチを有するワイドバンドギャップ半導体からなる半導体層と、前記ゲートトレンチの前記側壁および前記底壁上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体層に対向するように、前記ゲートトレンチに埋め込まれたゲート電極とを含み、前記半導体層は、前記半導体層の表面側に露出するように形成され、前記ゲートトレンチの前記側壁の一部を形成する第１導電型のソース領域と、前記ソース領域に対して前記半導体層の裏面側に前記ソース領域に接するように形成され、前記ゲートトレンチの前記側壁の一部を形成する第２導電型のボディ領域と、前記ボディ領域に対して前記半導体層の前記裏面側に前記ボディ領域に接するように形成され、前記ゲートトレンチの前記底壁を形成する第１導電型のドリフト領域と、前記ゲートトレンチの一部の領域において、前記側壁と前記底壁とが交わる前記ゲートトレンチのエッジ部に選択的に形成された第２導電型の第１耐圧保持領域とを含む。

Description

半導体装置およびその製造方法
　本発明は、半導体装置およびその製造方法に関する。
　従来、モータ制御システム、電力変換システムなど、各種パワーエレクトロニクス分野におけるシステムに主として使用される半導体パワーデバイスが注目されている。
　この種の半導体パワーデバイスとして、たとえば、トレンチゲート構造を有するＳｉＣ半導体装置が提案されている。
　たとえば、特許文献１の図１は、ＳｉＣ基板（１）と、ＳｉＣ基板（１）上に形成されたｎ型高抵抗層（２）と、ｎ型高抵抗層（２）上に形成されたｐウェル層（３）と、ｐウェル層（３）の表層部に形成されたｎ+エミッタ領域（８）と、ｎ+エミッタ領域（８）を貫通してｐウェル層（３）に達するｐ+コンタクト領域（１２）と、ｎ+エミッタ領域（８）の表面からｐウェル層（３）を貫通してｎ型高抵抗層（２）に達するトレンチ（５）と、トレンチ（５）の内面に形成されたゲート酸化膜（６）と、トレンチ（５）に埋め込まれたポリシリコンゲート電極（７）とを有するＭＯＳ半導体装置を開示している（たとえば、特許文献１参照）。
特開２００８－２９４２１０号公報
　トレンチゲート型ＭＯＳＦＥＴのゲートトレンチの底部は、ターンオフ時に発生するゲート電極とドレイン電極との間の高電位差に起因して電界が集中しやすい。この電界集中が、ゲート絶縁膜の破壊の要因となり、ＭＯＳＦＥＴの耐圧の低下を招いている。
　そこで本発明者らの研究によれば、この種の電界集中は、ゲートトレンチの底部にｐ型不純物を注入することにより緩和できるかもしれない。
　しかしながら、チャネルが形成される領域がゲートトレンチの内面に露出しているため、ゲートトレンチの底部にｐ型不純物を注入する際には、チャネル領域へのｐ型不純物の注入を防ぐ必要がある。チャネル領域にｐ型不純物が注入されると、チャネル特性の制御が困難になるためである。
　本発明の目的は、オフ時の絶縁破壊耐圧を向上させることができ、さらにチャネル特性を制御できる半導体装置およびその製造方法を提供することである。
　上記目的を達成するための本発明の半導体装置は、側壁および底壁が形成されたゲートトレンチを有するワイドバンドギャップ半導体からなる半導体層と、前記ゲートトレンチの前記側壁および前記底壁上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体層に対向するように、前記ゲートトレンチに埋め込まれたゲート電極とを含み、前記半導体層は、前記半導体層の表面側に露出するように形成され、前記ゲートトレンチの前記側壁の一部を形成する第１導電型のソース領域と、前記ソース領域に対して前記半導体層の裏面側に前記ソース領域に接するように形成され、前記ゲートトレンチの前記側壁の一部を形成する第２導電型のボディ領域と、前記ボディ領域に対して前記半導体層の前記裏面側に前記ボディ領域に接するように形成され、前記ゲートトレンチの前記底壁を形成する第１導電型のドリフト領域と、前記ゲートトレンチの一部の領域において、前記側壁と前記底壁とが交わる前記ゲートトレンチのエッジ部に選択的に形成された第２導電型の第１耐圧保持領域とを含む。
　本発明者らは、上記目的を達成するために、ターンオフ時におけるゲート絶縁膜の絶縁破壊のメカニズムについて、鋭意検討した。
　具体的には、半導体装置がオフの状態（つまり、ゲート電圧が０Ｖの状態）において、ソース領域と、ドレインとして機能するドリフト領域との間（ソース－ドレイン間）にドリフト領域が（＋）側となる電圧が印加されると、ゲート電極とドリフト領域との間に介在するゲート絶縁膜に電界がかかる。この電界は、ゲート電極とドリフト領域との電位差に起因して生じるものである。そして、ゲートトレンチの底部においては、ゲート電極を基準（０Ｖ）として非常に高い電位の等電位面が分布し、しかも等電位面の間隔が小さいため、非常に大きな電界が生じる。そのため、デバイス耐圧ほどの電圧がソース－ドレイン間に印加され続けると、ゲート絶縁膜におけるゲートトレンチの底部上の箇所が、その大きさの電界集中に耐え切れず、絶縁破壊を起こすといったメカニズムである。
　そこで、本発明の半導体装置によれば、ワイドバンドギャップ半導体（たとえば、バンドギャップＥｇが２ｅＶ以上、好ましくは、２．５ｅＶ～７ｅＶ）が採用された半導体装置において、ソース領域とドリフト領域とが、ボディ領域を挟んで縦方向に配置された縦型構造において、ゲートトレンチのエッジ部に第１耐圧保持領域が形成されている。これにより、第１耐圧保持領域とドリフト領域との接合（ｐｎ接合）により生じる空乏層を、ゲートトレンチのエッジ部付近に発生させることができる。そして、この空乏層の存在により、ゲート電極を基準とする高い電位の等電位面をゲート絶縁膜から遠ざけることができる。その結果、ゲート絶縁膜にかかる電界を小さくすることができるので、絶縁破壊を抑制することができる。
　しかも本発明の半導体装置では、ゲートトレンチの一部の領域において、当該第１耐圧保持領域がゲートトレンチのエッジ部に選択的に形成されている。したがって、当該一部の領域におけるエッジ部直上の部分のボディ領域には、余分な第２導電型不純物が注入されていない。そのため、ボディ領域の第２導電型不純物の濃度を設計どおりに維持することができる。その結果、チャネル特性を制御することができる。
　前記第１耐圧保持領域の不純物濃度は、前記ドリフト領域の不純物濃度よりも高いことが好ましい。この構成により、第１耐圧保持領域とドリフト領域との接合（ｐｎ接合）により生じる空乏層が半導体層内に広がり過ぎることを防止することができる。
　また、本発明の半導体装置では、前記ゲートトレンチが格子状に形成されており、前記半導体層が、格子状の前記ゲートトレンチにより区画され、複数の角部を有する多角柱状の単位セルを複数含み、当該各単位セルが、前記ソース領域、前記ボディ領域および前記ドリフト領域を有している場合、前記第１耐圧保持領域は、前記単位セルの前記角部に形成された前記ゲートトレンチのコーナーエッジ部に選択的に形成されていることが好ましい。
　ゲートトレンチが格子状に形成されており、当該格子状のゲートトレンチの窓部に多角柱状の単位セルが配列されている場合は、単位セルの角部に形成されたゲートトレンチのコーナーエッジ部付近において、ゲート絶縁膜の絶縁破壊が特に発生しやすい。したがって、上記構成の半導体装置のように、第１耐圧保持領域がコーナーエッジ部に形成されていれば、そのコーナーエッジ部付近におけるゲート絶縁膜の絶縁破壊を効果的に抑制することができる。
　第１耐圧保持領域がゲートトレンチのコーナーエッジ部に形成される場合、当該第１耐圧保持領域は、ボディ領域におけるコーナーエッジ部直上の部分に至るように形成されていてもよい。
　多角柱状の単位セルでは、ゲート電極に印加する電圧を制御することにより、ゲートトレンチの側壁の一部を形成する単位セルの側面に沿ってチャネルが形成される。すなわち、単位セルの角部には、チャネルが形成されないか、形成されても当該チャネルを流れる電流は微量である。したがって、ボディ領域におけるコーナーエッジ部直上の部分に至るように第１耐圧保持領域を形成することにより、デバイスの性能にほとんど影響を与えずに、ゲート絶縁膜の破壊防止効果を一層向上させることができる。
　また、第１耐圧保持領域がゲートトレンチのコーナーエッジ部に形成される場合、当該第１耐圧保持領域は、格子状の前記ゲートトレンチの交差部に選択的に形成されていてもよい。
　また、前記半導体層は、格子状の前記ゲートトレンチの線状部の底壁に形成され、当該線状部の幅よりも狭い幅を有する第２導電型の第２耐圧保持領域をさらに含むことが好ましい。
　この構成により、ゲートトレンチの線状部に沿って生じる電界がゲート絶縁膜に作用しても、第２耐圧保持領域とドリフト領域との接合（ｐｎ接合）により生じる空乏層により、当該電界を緩和することができる。その結果、ゲート絶縁膜に生じる電界を、満遍なく緩和することができる。
　しかも、第２耐圧保持領域がゲートトレンチの線状部の側壁（つまり、単位セルにおいてチャネルが形成される部分）に形成されていないので、デバイスの性能の低下を防止することもできる。
　また、前記第２耐圧保持領域の不純物濃度は、第１耐圧保持領域の不純物濃度よりも高いことが好ましい。また、前記第２耐圧保持領域の厚さは、前記第１耐圧保持領域の厚さよりも小さいことが好ましい。
　この構成により、チャネル抵抗の上昇を抑制することができる。なお、第１および第２耐圧保持領域の厚さとは、たとえば、前記半導体層の前記表面から前記裏面側に向かう方向に沿う厚さのことである。
　また、本発明の半導体装置では、前記半導体層は、前記表面から前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達し、側壁および底壁を有するソーストレンチと、前記ソーストレンチの一部の領域において、前記側壁と前記底壁とが交わる前記ソーストレンチのエッジ部に選択的に形成された第２導電型の第３耐圧保持領域とをさらに含むことが好ましい。
　この構成によれば、第３耐圧保持領域とドリフト領域との接合（ｐｎ接合）により生じる空乏層を、ソーストレンチのエッジ部付近に発生させることができる。これにより、ゲートトレンチのエッジ部とソーストレンチのエッジ部との間における等電位面の密集を防止することができる。その結果、ゲート絶縁膜にかかる電界を小さくすることができるので、絶縁破壊を抑制することができる。
　また、前記ドリフト領域は、前記ゲートトレンチの前記底壁を形成する、第１不純物濃度の第１領域と、当該第１領域に対して前記半導体層の前記裏面側に前記第１領域に接するように形成され、前記第１不純物濃度よりも小さい第２不純物濃度の第２領域とを含むことが好ましい。
　この構成によれば、ゲートトレンチの底壁に第１領域を形成することにより、ドリフト領域における第１耐圧保持領域と接する部分の一部または全部を、ドリフト領域の他の領域（第２領域）に比べて相対的に高濃度な第１不純物濃度を有する領域にすることができる。これにより、ドリフト領域と第１耐圧保持領域とのｐｎ接合から発生する空乏層の広がりを抑制することができる。その結果、チャネル（ボディ領域におけるゲート絶縁膜との界面付近）を流れる電子の経路が空乏層により阻害されず、十分な大きさの経路を確保することができるので、オン抵抗の増大を防止することができる。
　しかも、ドリフト領域全体を高濃度な第１領域とするのではなく、第１領域に対して半導体層の裏面側に相対的に低濃度な第２領域を形成しているので、第１領域の形成による耐圧の低下を抑制することができる。
　また、前記第１領域の厚さは、前記第１耐圧保持領域の厚さよりも大きくてもよく、当該第１耐圧保持領域の厚さ以下であってもよい。
　第１領域の厚さ＞第１耐圧保持領域の厚さであれば、ドリフト領域と第１耐圧保持領域との接合を全て第１領域が担うことになるので、ドリフト領域（第１領域）と第１耐圧保持領域とのｐｎ接合から発生する空乏層の広がりを一層抑制することができる。
　一方、第１領域の厚さ≦第１耐圧保持領域の厚さであれば、たとえば、第１領域を半導体層の表面からのイオン注入により形成する場合、不純物の注入深さが浅くて済むので、小さな注入エネルギで第１領域を簡単に形成することができる。
　なお、第１領域の厚さとは、たとえば、前記半導体層の前記表面から前記裏面側に向かう方向に沿う厚さのことである。
　また、前記第１領域と前記第２領域との界面は、前記ゲートトレンチの形成により前記半導体層の前記表面の一部が低くなって生じた段差に合わせて起伏していてもよいし、前記半導体層の前記表面に対して一定の距離にあってよい。
　また、前記ゲート絶縁膜における前記ゲートトレンチの前記底壁上の部分は、前記ゲート絶縁膜における前記ゲートトレンチの前記側壁上の部分よりも厚く、その頂部が前記ボディ領域の最深部以下であることが好ましい。
　また、前記半導体層の前記表面はＣ面であることが好ましい。
　また、前記ボディ領域は、イオン注入により形成されることが好ましい。
　また、本発明の半導体装置の製造方法は、ワイドバンドギャップ半導体からなる半導体層であって、その表面側に露出するように形成された第１導電型のソース領域と、前記ソース領域に対して裏面側に前記ソース領域に接するように形成された第２導電型のボディ領域と、前記ボディ領域に対して前記裏面側に前記ボディ領域に接するように形成された第１導電型のドリフト領域とを含む、半導体層を形成する工程と、前記半導体層の前記表面から前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達し、側壁および底壁を有するゲートトレンチを形成する工程と、前記ゲートトレンチの一部の領域において、前記側壁と前記底壁とが交わる前記ゲートトレンチのエッジ部に第２導電型の不純物を選択的に注入する工程とを含む。
　この方法により、本発明の半導体装置を製造することができる。
　また、本発明の半導体装置の製造方法は、前記ゲートトレンチの形成後、前記半導体層の前記表面から第１導電型の不純物を注入することにより、前記ドリフト領域に、前記ゲートトレンチの前記底壁を形成する、第１不純物濃度の第１領域を形成し、同時に、前記ドリフト領域における前記第１領域以外の部分を、前記第１不純物濃度よりも小さい第２不純物濃度の第２領域として形成する工程をさらに含むことが好ましい。
　また、前記半導体層を形成する工程は、エピタキシャル成長により、前記ドリフト領域、前記ボディ領域および前記ソース領域をこの順に積層する工程を含み、前記ドリフト領域を成長させる工程は、前記半導体層の前記裏面側から第２不純物濃度の第２領域を形成し、当該第２領域上に、前記第２不純物濃度よりも大きい第１不純物濃度の第１領域を形成する工程を含み、前記ゲートトレンチを形成する工程は、前記ゲートトレンチの最深部が前記第１領域の厚さ方向途中部に達するように、前記ゲートトレンチを形成する工程を含むことが好ましい。
　また、本発明の半導体装置の製造方法は、前記ゲートトレンチを形成する工程と同時に実行され、前記半導体層の前記表面から前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達し、側壁および底壁を有するソーストレンチを形成する工程と、前記ゲートトレンチの前記エッジ部に不純物を注入する工程と同時に実行され、前記ソーストレンチの一部の領域において、前記側壁と前記底壁とが交わる前記ソーストレンチのエッジ部に第２導電型の不純物を選択的に注入する工程とをさらに含むことが好ましい。
　この方法によれば、ゲートトレンチのエッジ部およびソーストレンチのエッジ部に対して、それぞれ第２導電型の不純物領域を、上記した第１耐圧保持領域および第３耐圧保持領域として、同時に形成することができる。その結果、ゲート絶縁膜の絶縁破壊を防止するための構造を簡単に作製することができる。
　なお、前記ソーストレンチのエッジ部は、前記ソーストレンチの全部の領域において、前記側壁と前記底壁とが交わる部分であってもよい。
　また、前記半導体層を形成する工程は、前記半導体層をエピタキシャル成長により形成した後、前記ボディ領域を前記半導体層の前記表面からイオン注入することにより形成する工程を含んでいてもよい。
図１（ａ）（ｂ）は、本発明の第１実施形態に係るトレンチゲート型ＭＩＳトランジスタの模式的な平面図であって、図１（ａ）は全体図、図１（ｂ）は内部拡大図をそれぞれ示す。 図２は、図１（ａ）（ｂ）に示すトレンチゲート型ＭＩＳトランジスタの断面図であって、図１（ｂ）の切断線Ａ－ＡおよびＢ－Ｂでの切断面をそれぞれ示す。 図３Ａは、図２に示すトレンチゲート型ＭＩＳトランジスタの製造工程の一部を示す模式的な断面図であって、図２と同じ位置での切断面を示す。 図３Ｂは、図３Ａの次の工程を示す図である。 図３Ｃは、図３Ｂの次の工程を示す図である。 図３Ｄは、図３Ｃの次の工程を示す図である。 図３Ｅは、図３Ｄの次の工程を示す図である。 図３Ｆは、図３Ｅの次の工程を示す図である。 図３Ｇは、図３Ｆの次の工程を示す図である。 図３Ｈは、図３Ｇの次の工程を示す図である。 図４は、図２に示すトレンチゲート型ＭＩＳトランジスタの第１変形例を示す模式的な断面図である。 図５（ａ）（ｂ）は、図２に示すトレンチゲート型ＭＩＳトランジスタの第２変形例を示す模式的な平面図であって、図５（ａ）は全体図、図５（ｂ）は内部拡大図をそれぞれ示す。 図６は、図５（ａ）（ｂ）に示すトレンチゲート型ＭＩＳトランジスタの断面図であって、図５（ｂ）の切断線Ｃ－Ｃでの切断面を示す。 図７は、本発明の第２実施形態に係るトレンチゲート型ＭＩＳトランジスタの断面図であって、図２と同じ位置での切断面を示す。 図８Ａは、図７に示すトレンチゲート型ＭＩＳトランジスタの製造工程の一部を示す模式的な断面図であって、図７と同じ位置での切断面を示す。 図８Ｂは、図８Ａの次の工程を示す図である。 図８Ｃは、図８Ｂの次の工程を示す図である。 図８Ｄは、図８Ｃの次の工程を示す図である。 図８Ｅは、図８Ｄの次の工程を示す図である。 図８Ｆは、図８Ｅの次の工程を示す図である。 図８Ｇは、図８Ｆの次の工程を示す図である。 図８Ｈは、図８Ｇの次の工程を示す図である。 図８Ｉは、図８Ｈの次の工程を示す図である。 図９は、図７に示すトレンチゲート型ＭＩＳトランジスタの変形例を示す模式的な断面図である。 図１０は、本発明の第３実施形態に係るトレンチゲート型ＭＩＳトランジスタの断面図であって、図２と同じ位置での切断面を示す。 図１１Ａは、図１０に示すトレンチゲート型ＭＩＳトランジスタの製造工程の一部を示す模式的な断面図であって、図１０と同じ位置での切断面を示す。 図１１Ｂは、図１１Ａの次の工程を示す図である。 図１１Ｃは、図１１Ｂの次の工程を示す図である。 図１１Ｄは、図１１Ｃの次の工程を示す図である。 図１１Ｅは、図１１Ｄの次の工程を示す図である。 図１１Ｆは、図１１Ｅの次の工程を示す図である。 図１１Ｇは、図１１Ｆの次の工程を示す図である。 図１１Ｈは、図１１Ｇの次の工程を示す図である。 図１２は、図１０に示すトレンチゲート型ＭＩＳトランジスタの変形例を示す模式的な断面図である。
　以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
　図１（ａ）（ｂ）は、本発明の第１実施形態に係るトレンチゲート型ＭＩＳトランジスタの模式的な平面図であって、図１（ａ）は全体図、図１（ｂ）は内部拡大図をそれぞれ示す。図２は、図１（ａ）（ｂ）に示すトレンチゲート型ＭＩＳトランジスタの断面図であって、図１（ｂ）の切断線Ａ－ＡおよびＢ－Ｂでの切断面をそれぞれ示す。
　ＭＩＳトランジスタ１は、ＳｉＣが採用されたトレンチゲート型ＤＭＩＳＦＥＴ（Double diffused Metal Insulator Semiconductor Field Effect Transistor）であり、たとえば、図１（ａ）に示すように、平面視正方形のチップ状である。チップ状のＭＩＳトランジスタ１は、図１（ａ）の紙面における上下左右方向の長さがそれぞれ数ｍｍ程度である。
　ＭＩＳトランジスタ１の表面には、ソースパッド２が形成されている。ソースパッド２は、四隅が外方へ湾曲した平面視略正方形状であり、ＭＩＳトランジスタ１の表面のほぼ全域を覆うように形成されている。このソースパッド２には、その一辺の中央付近に除去領域３が形成されている。この除去領域３は、ソースパッド２が形成されていない領域である。
　除去領域３には、ゲートパッド４が配置されている。ゲートパッド４とソースパッド２との間には間隔が設けられており、これらは互いに絶縁されている。
　次に、ＭＩＳトランジスタ１の内部構造について説明する。
　ＭＩＳトランジスタ１は、ｎ+型（たとえば、濃度が１×１０18～１×１０21ｃｍ-3）のＳｉＣ基板５を備えている。ＳｉＣ基板５は、この実施形態では、ＭＩＳトランジスタ１のドレインとして機能し、その表面６（上面）がＳｉ面であり、その裏面７（下面）がＣ面である。
　ＳｉＣ基板５の表面６には、ＳｉＣ基板５よりも低濃度のｎ-型（たとえば、濃度が１×１０15～１×１０17ｃｍ-3）のＳｉＣエピタキシャル層８が積層されている。半導体層としてのＳｉＣエピタキシャル層８の厚さは、たとえば、１μｍ～１００μｍである。ＳｉＣエピタキシャル層８は、ＳｉＣ基板５上に、いわゆるエピタキシャル成長によって形成されている。Ｓｉ面である表面６上に形成されるＳｉＣエピタキシャル層８は、Ｓｉ面を成長主面として成長させられる。したがって、成長により形成されるＳｉＣエピタキシャル層８の表面９は、ＳｉＣ基板５の表面６と同様、Ｓｉ面である。なお、ＳｉＣエピタキシャル層８の表面９は、Ｃ面であってもよい。表面９がＣ面であれば、この表面９に平行なゲートトレンチ１５の底壁１９（後述）をＣ面として形成することができる。その結果、ゲートトレンチ１５の側壁１８に対する底壁１９の酸化レートを大きくすることができるので、ゲート絶縁膜２２における底壁１９上の部分を分厚くすることができる。よって、ゲートトレンチ１５底部のゲート絶縁膜２２にかかる電界を緩和することができるので、ゲートトレンチ１５底部での絶縁破壊を防止することができる。
　ＭＩＳトランジスタ１には、図１（ａ）に示すように、平面視でＳｉＣエピタキシャル層８の中央部に配置され、ＭＩＳトランジスタ１として機能する活性領域１０と、この活性領域１０を取り囲むトランジスタ周辺領域１１が形成されている。
　活性領域１０において、ＳｉＣエピタキシャル層８の表層部には、ｐ型（たとえば、濃度が１．０×１０16ｃｍ-3～１．０×１０19ｃｍ-3）のボディ領域１２が、行方向および列方向に一定のピッチで行列状（マトリクス状）に配列されて多数形成されている。各ボディ領域１２は、平面視正方形状であり、たとえば、図１（ｂ）の紙面における上下左右方向の長さがそれぞれ７．２μｍ程度である。ボディ領域１２は、後述する図３Ａの工程のようにイオン注入により形成することもできるし、エピタキシャル成長により形成することもできる。イオン注入により形成する場合には、チャネル長やボディ領域１２の濃度を面内均一性よく制御できるので、特性の安定化、歩留まりの向上を図ることができる。
　一方、ＳｉＣエピタキシャル層８における、ボディ領域１２に対してＳｉＣ基板５側の領域は、エピタキシャル成長後のままの状態が維持された、ｎ-型のドリフト領域１３となっている。
　各ボディ領域１２には、その表面９側のほぼ全域にｎ+型（たとえば、濃度が１×１０18～１×１０21ｃｍ-3）のソース領域１４が形成されている。
　そして、各ボディ領域１２を取り囲むように、ＳｉＣエピタキシャル層８の表面９から各ソース領域１４およびボディ領域１２を貫通してドリフト領域１３に達するゲートトレンチ１５が格子状に形成されている。
　具体的には、ゲートトレンチ１５は、隣り合うボディ領域１２の各間を、各ボディ領域１２の４つの側面に沿って行方向および列方向のそれぞれに直線状に延びる線状部１６と、行方向に延びる線状部１６と列方向に延びる線状部１６とが交差する交差部１７とを含んでいる。交差部１７は、平面視で２行２列に配列されたボディ領域１２に着目したとき、配列された４つのボディ領域１２の内側の角に取り囲まれ、ボディ領域１２の四辺の延長線により区画される平面視正方形状の部分である。また、ゲートトレンチ１５は、互いに対向する側壁１８と底壁１９とが湾曲面を介して連続する断面Ｕ字状である。
　これにより、ＳｉＣエピタキシャル層８には、格子状のゲートトレンチ１５で取り囲まれる各窓部分に、４つの角部２０を有する直方体形状（平面視正方形状）の単位セル２１が多数形成されている。単位セル２１では、ゲートトレンチ１５の深さ方向がゲート長方向であり、そのゲート長方向に直交する各単位セル２１の周方向がゲート幅方向である。
　ゲートトレンチ１５の内面には、その全域を覆うように、ＳｉＯ2からなるゲート絶縁膜２２が形成されている。
　ゲート絶縁膜２２は、図２では厳密に表れていないが、ゲート絶縁膜２２における底壁１９上の部分が、ゲート絶縁膜２２における側壁１８上の部分よりも厚く、その頂面がボディ領域１２の最深部以下（ボディ領域１２とドリフト領域１３との界面）である。具体的には、側壁１８上の部分の厚さが１０００Å程度であるのに対し、底壁１９上の部分の厚さは１５００～３０００Åである。これにより、ゲートトレンチ１５底部のゲート絶縁膜２２にかかる電界を緩和することができるので、ゲートトレンチ１５底部での絶縁破壊を防止することができる。
　そして、ゲート絶縁膜２２の内側をｎ型不純物が高濃度にドーピングされたポリシリコン材料で埋め尽くすことにより、ゲートトレンチ１５内にゲート電極２３が埋設されている。こうして、ソース領域１４とドリフト領域１３とが、ＳｉＣエピタキシャル層８の表面９に垂直な縦方向にボディ領域１２を介して離間して配置された、縦型ＭＩＳトランジスタ構造が構成されている。
　また、各単位セル２１の中央部には、ＳｉＣエピタキシャル層８の表面９から各ソース領域１４およびボディ領域１２を貫通してドリフト領域１３に達する、平面視正方形状のソーストレンチ２４が形成されている。ソーストレンチ２４の深さは、この実施形態では、ゲートトレンチ１５と同じである。また、ソーストレンチ２４も、ゲートトレンチ１５同様、互いに対向する側壁２５と底壁２６とが湾曲面を介して連続する断面Ｕ字状である。
　また、ＳｉＣエピタキシャル層８には、ＳｉＣエピタキシャル層８にｐ型不純物をインプランテーションすることにより形成された、ｐ型のゲート耐圧保持領域２７および第３耐圧保持領域としてのソース耐圧保持領域２８が形成されている。
　ゲート耐圧保持領域２７は、格子状のゲートトレンチ１５に沿って形成されており、ゲートトレンチ１５の交差部１７に形成された第１耐圧保持領域としての第１領域２９と、ゲートトレンチ１５の線状部１６に形成された第２耐圧保持領域としての第２領域３０とを一体的に含んでいる。
　第１領域２９は、交差部１７におけるゲートトレンチ１５の底壁１９および当該底壁１９から交差部１７に臨む４つの単位セル２１の各角部２０の下部に形成されたゲートトレンチ１５のコーナーエッジ部３１を経て、コーナーエッジ部３１直上のボディ領域１２に至るように形成されている。すなわち、第１領域２９は、平面視では、ゲートトレンチ１５の交差部１７よりもやや大きい正方形状に形成されていて、その各角が、当該交差部１７に臨む４つの単位セル２１の各角部２０にそれぞれ入り込んでいる。また、第１領域２９の濃度は、ボディ領域１２の濃度よりも高く、ドリフト領域１３の濃度よりも高く、たとえば、１×１０17～９×１０19ｃｍ-3である。また、第１領域２９におけるゲートトレンチ１５の底面からＳｉＣ基板５へ向かう方向に沿う厚さＴ1は、たとえば、０．８μｍ程度である。
　第２領域３０は、平面視で隣り合う交差部１７の各辺中央同士を繋ぐ一定幅の直線状に形成されていて、線状部１６の幅（互いに向き合うゲートトレンチ１５の側面間の距離（たとえば、１μｍ）よりも狭い幅（たとえば、１．８μｍ）を有している。また、第２領域３０の濃度は、ボディ領域１２の濃度よりも高く、第１領域２９よりも高く、たとえば、２×１０17～１×１０20ｃｍ-3である。また、第２領域３０におけるゲートトレンチ１５の底面からＳｉＣ基板５へ向かう方向に沿う厚さＴ2は、第１領域２９の厚さＴ1よりも小さく（すなわち、Ｔ1＞Ｔ2）、たとえば、０．７μｍ程度である。
　ソース耐圧保持領域２８は、ソーストレンチ２４の底壁２６および当該底壁２６と側壁２５とが交わるソーストレンチ２４のエッジ部３２を経て、ソーストレンチ２４の側壁２５の一部を形成するボディ領域１２に至るように形成されている。また、ソース耐圧保持領域２８の濃度は、ゲート耐圧保持領域２７の第１領域２９と同じである（たとえば、１×１０17～９×１０19ｃｍ-3。また、ソース耐圧保持領域２８におけるソーストレンチ２４の底面からＳｉＣ基板５へ向かう方向に沿う厚さＴ3は、ゲート耐圧保持領域２７の第１領域２９の厚さＴ1と同じである（たとえば、０．８μｍ程度）。
　また、各ソーストレンチ２４の底壁２６の中央部には、ソース耐圧保持領域２８の表層部に、ｐ+型のボディコンタクト領域３３（たとえば、不純物濃度が１．０×１０18ｃｍ-3～２．０×１０21ｃｍ-3）が形成されている。
　また、トランジスタ周辺領域１１において、ＳｉＣエピタキシャル層８の表層部には、マトリクス状に配列された単位セル２１（活性領域１０）を取り囲むように、活性領域１０から間隔を開けてｐ型のガードリング３４が複数本（この実施形態では、４本）形成されている。これらのガードリング３４は、ｐ型のボディ領域１２を形成する工程と同一のイオン注入工程で形成することができる。
　各ガードリング３４は、平面視において、ＭＩＳトランジスタ１の外周に沿う平面視四角環状に形成されている。
　ＳｉＣエピタキシャル層８上には、ゲート電極２３を被覆するように、ＳｉＯ2からなる層間絶縁膜３５が積層されている。
　層間絶縁膜３５およびゲート絶縁膜２２には、ソーストレンチ２４よりも大径のコンタクトホール３６が形成されている。これにより、コンタクトホール３６内には、各単位セル２１のソーストレンチ２４の全体（すなわち、ソーストレンチ２４の側壁２５および底壁２６）およびＳｉＣエピタキシャル層８の表面９におけるソーストレンチ２４の周縁部が露出していて、表面９と底壁２６との高低差に応じた段差が形成されている。
　層間絶縁膜３５上には、ソース電極３７が形成されている。ソース電極３７は、各コンタクトホール３６を介して、すべての単位セル２１のソーストレンチ２４に一括して入り込んでいて、各単位セル２１において、ソーストレンチ２４の底側から順にボディコンタクト領域３３、ソース耐圧保持領域２８、ボディ領域１２およびソース領域１４に接触している。すなわち、ソース電極３７は、すべての単位セル２１に対して共通の配線となっている。
　そして、このソース電極３７上には層間絶縁膜（図示せず）が形成されており、その層間絶縁膜（図示せず）を介して、ソース電極３７がソースパッド２（図１（ａ）参照）に電気的に接続されている。一方、ゲートパッド４（図１（ａ）参照）は、当該層間絶縁膜（図示せず）上に引き回されたゲート配線（図示せず）を介して、ゲート電極２３に電気的に接続されている。
　また、ソース電極３７は、たとえば、ＳｉＣエピタキシャル層８との接触側から順にＴｉ／ＴｉＮ層と、Ａｌ層とが積層された構造を有している。
　ＳｉＣ基板５の裏面７には、その全域を覆うようにドレイン電極３８が形成されている。このドレイン電極３８は、すべての単位セル２１に対して共通の電極となっている。ドレイン電極３８としては、たとえば、ＳｉＣ基板５側から順にＴｉ、Ｎｉ、ＡｕおよびＡｇが積層された積層構造（Ｔｉ／Ｎｉ／Ａｕ／Ａｇ）を適用することができる。
　図３Ａ～図３Ｈは、図２に示すトレンチゲート型ＭＩＳトランジスタの製造工程の一部を示す模式的な断面図であって、図２と同じ位置での切断面を示す。
　ＭＩＳトランジスタ１を製造するには、図３Ａに示すように、ＣＶＤ法、ＬＰＥ法、ＭＢＥ法などのエピタキシャル成長法により、ＳｉＣ基板５の表面６（Ｓｉ面）上に、ｎ型不純物（たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等）をドーピングしながらＳｉＣ結晶が成長させられる。これにより、ＳｉＣ基板５上に、ｎ-型のＳｉＣエピタキシャル層８が形成される。
　続いて、ｐ型不純物（たとえば、Ａｌ（アルミニウム）、Ｂ（ホウ素）等）が、ＳｉＣエピタキシャル層８の表面９からＳｉＣエピタキシャル層８の内部にインプランテーション（注入）される。
　続いて、ｎ型不純物が、ＳｉＣエピタキシャル層８の表面９からＳｉＣエピタキシャル層８の内部にインプランテーション（注入）される。
　続いて、たとえば、１４００℃～２０００℃でＳｉＣエピタキシャル層８が熱処理される。これにより、ＳｉＣエピタキシャル層８の表層部に注入されたｐ型不純物およびｎ型不純物のイオンが活性化され、注入された箇所に応じて、ボディ領域１２、ソース領域１４およびガードリング３４が同時に形成される。また、ＳｉＣエピタキシャル層８の基層部には、エピタキシャル成長後のままの状態を維持するドリフト領域１３が形成される。
　次に、図３Ｂに示すように、ＳｉＣエピタキシャル層８が、ゲートトレンチ１５およびソーストレンチ２４を形成すべき領域に開口を有するマスクを用いてエッチングされる。これにより、ＳｉＣエピタキシャル層８が表面９（Ｓｉ面）からドライエッチングされて、ゲートトレンチ１５およびソーストレンチ２４が同時に形成される。それとともに、ＳｉＣエピタキシャル層８に多数の単位セル２１が形成される。なお、エッチングガスとしては、たとえば、ＳＦ6（六フッ化硫黄）およびＯ2（酸素）を含む混合ガス（ＳＦ6／Ｏ2ガス）、ＳＦ6、Ｏ2およびＨＢｒ（臭化水素）を含む混合ガス（ＳＦ6／Ｏ2／ＨＢｒガス）を用いることができる。
　次に、図３Ｃに示すように、ゲートトレンチ１５の交差部１７およびソーストレンチ２４を露出させる開口を有する第１レジスト３９が、ＳｉＣエピタキシャル層８上に形成される。
　次に、図３Ｄに示すように、第１レジスト３９の開口から露出するゲートトレンチ１５の交差部１７およびソーストレンチ２４へ向けて、ｐ型不純物がインプランテーション（注入）される。この際、ゲートトレンチ１５（交差部１７）の側壁１８およびソーストレンチ２４の側壁２５はいずれも第１レジスト３９で覆われていないので、ｐ型不純物は、側壁１８，２５にも注入されることとなる。その後、たとえば、１４００℃～２０００℃でＳｉＣエピタキシャル層８が熱処理される。これにより、ドリフト領域１３に注入されたｐ型不純物のイオンが活性化され、ゲート耐圧保持領域２７の第１領域２９およびソース耐圧保持領域２８が同時に形成される。
　次に、図３Ｅに示すように、ゲート耐圧保持領域２７の第２領域３０およびボディコンタクト領域３３を形成すべき領域に開口を有する第２レジスト４０が、ＳｉＣエピタキシャル層８上に形成される。これにより、ゲートトレンチ１５の交差部１７の側壁１８および底壁１９、ならびにソーストレンチ２４の側壁２５および底壁２６の周縁部は、第２レジスト４０で覆われることとなる。
　次に、図３Ｆに示すように、第２レジスト４０の開口から露出するゲートトレンチ１５の線状部１６およびソーストレンチ２４の底壁２６の中央部へ向けて、ｐ型不純物がインプランテーション（注入）される。この際、側壁１８および底壁１９、ならびに側壁２５および底壁２６の周縁部は第２レジスト４０で保護されるので、これらの部分へのｐ型不純物の注入を防止することができる。その後、たとえば、１４００℃～２０００℃でＳｉＣエピタキシャル層８が熱処理される。これにより、ドリフト領域１３に注入されたｐ型不純物のイオンが活性化され、ゲート耐圧保持領域２７の第２領域３０およびボディコンタクト領域３３が同時に形成される。
　次に、図３Ｇに示すように、ＣＶＤ法により、ＳｉＯ2材料がＳｉＣエピタキシャル層８の上方から堆積される。これにより、ゲート絶縁膜２２が形成される。
　続いて、ＣＶＤ法により、ドーピングされたポリシリコン材料がＳｉＣエピタキシャル層８の上方から堆積される。ポリシリコン材料の堆積は、少なくともゲートトレンチ１５およびソーストレンチ２４が埋め尽くされるまで続けられる。その後、堆積したポリシリコン材料が、エッチバック面がＳｉＣエピタキシャル層８の表面９に対して面一になるまでエッチバックされる。続いて、ソーストレンチ２４内に残存するポリシリコン材料のみがドライエッチングにより除去される。これにより、ゲートトレンチ１５内に残存するポリシリコン材料からなるゲート電極２３が形成される。
　次に、図３Ｈに示すように、ＣＶＤ法により、ＳｉＯ2材料がＳｉＣエピタキシャル層８の上方から堆積される。これにより、層間絶縁膜３５が形成される。続いて、公知のパターニング技術により、層間絶縁膜３５およびゲート絶縁膜２２が連続してパターニングされる。これにより、層間絶縁膜３５およびゲート絶縁膜２２にコンタクトホール３６が形成される。
　この後、ソース電極３７、ドレイン電極３８などが形成されることにより、図２に示すＭＩＳトランジスタ１が得られる。
　このＭＩＳトランジスタ１では、ソースパッド２を接地した状態（つまり、ソース電極３７が０Ｖ）で、ソースパッド２（ソース電極３７）とドレイン電極３８との間（ソース－ドレイン間）にドレイン電圧が印加される。この状態において、ゲートパッド４（ゲート電極２３）にゲート閾値電圧以上の電圧が印加されると、各単位セル２１の側壁を形成するボディ領域１２に沿ってチャネルが形成される。これにより、ドレイン電極３８からソース電極３７へ電流が流れ、各単位セル２１がオン状態となる。
　一方、各単位セル２１がオフ状態（つまり、ゲート電圧が０Ｖの状態）にされ、ソース－ドレイン間に電圧が印加されたままであると、ゲート電極２３とＳｉＣエピタキシャル層８との間に介在するゲート絶縁膜２２に電界がかかる。
　この電界は、ゲート電極２３とＳｉＣエピタキシャル層８との電位差に起因して生じるものである。そして、ゲートトレンチ１５の底壁１９においては、ゲート電極２３を基準（０Ｖ）として非常に高い電位の等電位面が分布し、しかも等電位面の間隔が小さいため、非常に大きな電界が生じる。たとえば、ドレイン電圧が９００Ｖであれば、ドレイン電極３８に接するＳｉＣ基板５の裏面７付近では９００Ｖの等電位面が分布しており、ＳｉＣ基板５の裏面７からＳｉＣエピタキシャル層８の表面９側へ向かうにつれて電圧降下を生じるが、ゲートトレンチ１５の底壁１９付近では、数十Ｖ程度の等電位面が分布する。そのため、ゲートトレンチ１５の底壁１９では、ゲート電極２３側へ向かう非常に大きな電界が生じる。とりわけ、この実施形態のように、ゲートトレンチ１５が格子状に形成されており、格子状のゲートトレンチ１５の窓部に四角柱状の単位セル２１が配列されている場合は、単位セル２１の各角部２０に形成されたゲートトレンチ１５のコーナーエッジ部３１付近において、ゲート絶縁膜２２の絶縁破壊が特に発生しやすい。
　具体的には、ゲートトレンチ１５の交差部１７の対角線上で互いに隣り合うソーストレンチ２４の距離Ｄ1（図２のＡ－Ａ断面参照）は、ゲートトレンチ１５の線状部１６を挟んで互いに隣り合うソーストレンチ２４の距離Ｄ2（図２のＢ－Ｂ断面参照）に比べて大きくなる（たとえば、この実施形態では、Ｄ1はＤ2の１．４倍）。そのため、相対的に広いスペースがあるゲートトレンチ１５のコーナーエッジ部３１の直下に等電位面が入り込み、等電位面の密集を生じる。その結果、ゲートトレンチ１５のコーナーエッジ部３１付近において、ゲート絶縁膜２２の絶縁破壊が特に発生しやすい。
　そこで、この実施形態のＭＩＳトランジスタ１では、ゲートトレンチ１５のコーナーエッジ部３１にゲート耐圧保持領域２７（第１領域２９）が形成されている。これにより、第１領域２９とドリフト領域１３との接合（ｐｎ接合）により生じる空乏層を、ゲートトレンチ１５のコーナーエッジ部３１付近に発生させることができる。さらにこのＭＩＳトランジスタ１では、各単位セル２１の中央部に形成されたソーストレンチ２４のエッジ部３２に、ソース耐圧保持領域２８が形成されている。そのため、このソース耐圧保持領域２８とドリフト領域１３との接合（ｐｎ接合）により生じる空乏層を、ソーストレンチ２４を取り囲むゲートトレンチ１５のコーナーエッジ部３１へ向かって広げることができる。
　これらの空乏層の存在により、ゲートトレンチ１５のコーナーエッジ部３１とソーストレンチ２４のエッジ部３２との間に等電位面が入り込むことを防止でき、ゲート絶縁膜２２から遠ざけることができる。その結果、ゲートトレンチ１５のコーナーエッジ部３１付近における等電位面の密集を防止することができる。その結果、ゲート絶縁膜２２にかかる電界を小さくすることができるので、絶縁破壊を抑制することができる。また、第１領域２９の濃度がドリフト領域１３の濃度よりも高いので、第１領域２９とドリフト領域１３との接合（ｐｎ接合）により生じる空乏層がＳｉＣエピタキシャル層８内に広がり過ぎることを防止することができる。
　また、ＭＩＳトランジスタ１では、第１領域２９がコーナーエッジ部３１を経て、コーナーエッジ部３１直上のボディ領域１２に至るように形成されているが、単位セル２１の角部２０には、チャネルが形成されないか、形成されても当該チャネルを流れる電流は微量である。したがって、ボディ領域１２におけるコーナーエッジ部３１直上の部分に至るようにゲート耐圧保持領域２７（第１領域２９）を形成することにより、デバイスの性能にほとんど影響を与えずに、ゲート絶縁膜２２の破壊防止効果を一層向上させることができる。
　一方、ゲートトレンチ１５の線状部１６には、線状部１６の幅よりも狭い幅のゲート耐圧保持領域２７（第２領域３０）が形成されている。これにより、第２領域３０とドリフト領域１３との接合（ｐｎ接合）により生じる空乏層を、ゲートトレンチ１５の線状部１６に沿って発生させることができる。そのため、ゲートトレンチ１５の線状部１６の直下に生じる電界を、当該空乏層により緩和することができる。その結果、ゲート絶縁膜２２に生じる電界を、全体にわたって満遍なく緩和することができる。
　しかも、ゲート耐圧保持領域２７（第２領域３０）がゲートトレンチ１５の線状部１６の側壁１８（つまり、単位セル２１においてチャネルが形成される部分）に形成されていない。よって、チャネル特性の制御を精度よく行うこともできる。
　また、第２領域３０の濃度が第１領域２９の濃度よりも高く、さらに、第２領域３０の厚さＴ2が第１領域２９の厚さＴ1よりも小さい（Ｔ1＞Ｔ2）ので、チャネル抵抗の上昇を防止することもできる。
　また、上記の製造方法によれば、ゲート耐圧保持領域２７およびソース耐圧保持領域２８を同時に形成することができる。その結果、ゲート絶縁膜２２の絶縁破壊を防止するためのＭＩＳトランジスタ１の構造を簡単に作製することができる。
　図７は、本発明の第２実施形態に係るトレンチゲート型ＭＩＳトランジスタの断面図であって、図２と同じ位置での切断面を示す。図７において、図２に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
　前述の第１実施形態では、ドリフト領域１３は、低濃度のｎ-型（たとえば、濃度が１×１０15～１×１０17ｃｍ-3）の領域のみで形成されていたが、この第２実施形態に係るＭＩＳトランジスタ７１のドリフト領域７２は、ＳｉＣエピタキシャル層８の厚さ方向に沿って不純物濃度が異なる２層が積層された構造を有しており、ＳｉＣ基板５の表面６に接する下層側の第２領域の一例としてのｎ-型低濃度領域７３と、当該低濃度領域７３上に形成された上層側の第１領域の一例としてのｎ型高濃度領域７４とを含む。低濃度領域７３の濃度は、たとえば、１×１０15～１×１０17ｃｍ-3であり、高濃度領域７４の濃度は、たとえば、２×１０15～１×１０18ｃｍ-3である。
　低濃度領域７３と高濃度領域７４との界面７５（低濃度領域７３の上端）は、ゲートトレンチ１５およびソーストレンチ２４の形成によりＳｉＣエピタキシャル層８の表面の一部が低くなって生じた段差に合わせて起伏している。これにより、表面９側の高濃度領域７４は、ＳｉＣエピタキシャル層８の表面９、ゲートトレンチ１５の側壁１８および底壁１９、ならびにソーストレンチ２４の側壁２５および底壁２６を形成するように形成されている。一方、低濃度領域７３は各単位セル２１において、たとえば、ゲートトレンチ１５の底壁１９およびソーストレンチ２４の底壁２６と対向する部分に低段部７６を有し、単位セル２１の頂部（表面９）と対向する部分に高段部７７とを有している。
　また、界面７５が起伏していることにより、高濃度領域７４における、単位セル２１の頂部（表面９）、ゲートトレンチ１５の底面およびソーストレンチ２４の底面それぞれからＳｉＣ基板５へ向かう方向に沿う厚さＴ4，Ｔ5，Ｔ6は一様となっている。これら厚さＴ4，Ｔ5，Ｔ6は、ゲート耐圧保持領域２７の厚さＴ1およびＴ2、ならびにソース耐圧保持領域２８の厚さＴ3よりも大きくなっている。これにより、ゲート耐圧保持領域２７（第１領域２９および第２領域３０）およびソース耐圧保持領域２８は、高濃度領域７４により覆われている。
　図８Ａ～図８Ｉは、図７に示すトレンチゲート型ＭＩＳトランジスタの製造工程の一部を工程順に示す模式的な断面図であって、図７と同じ位置での切断面を示す。
　ＭＩＳトランジスタ７１を製造するには、図８Ａ～図８Ｂに示すように、図３Ａ～図３Ｂと同様の工程が行なわれることにより、ＳｉＣ基板５上にｎ-型のＳｉＣエピタキシャル層８が形成され、当該ＳｉＣエピタキシャル層８に、ボディ領域１２、ソース領域１４、ガードリング３４およびドリフト領域７２が同時に形成される。その後、ＳｉＣエピタキシャル層８が表面９（Ｓｉ面）からドライエッチングされて、ゲートトレンチ１５およびソーストレンチ２４が同時に形成される。
　次に、図８Ｃに示すように、ＳｉＣエピタキシャル層８の表面９上にマスクを形成せずに、その表面全域（ゲートトレンチ１５およびソーストレンチ２４の各底面を含む）に、ｎ型不純物がＳｉＣエピタキシャル層８の内部にインプランテーション（注入）される。次に、たとえば、１４００℃～２０００℃でＳｉＣエピタキシャル層８が熱処理される。これにより、ＳｉＣエピタキシャル層８に注入されたｎ型不純物のイオンが活性化され、ドリフト領域７２の上側に高濃度領域７４が形成される。また、ドリフト領域７２の下側には、ドリフト領域７２の不純物濃度を維持する低濃度領域７３が形成される。
　その後は、図８Ｄ～図８Ｉに示すように、図３Ｃ～図３Ｈと同様の工程が行われることにより、図７に示すＭＩＳトランジスタ７１が得られる。
　以上のように、このＭＩＳトランジスタ７１によっても、前述のＭＩＳトランジスタ１と同様の作用効果を発現することができる。
　さらにＭＩＳトランジスタ７１では、ｐ型のゲート耐圧保持領域２７が形成されたゲートトレンチ１５の底壁１９、およびｐ型のソース耐圧保持領域２８が形成されたにソーストレンチ２４の底壁２６を形成するように、高濃度領域７４が形成されており、この高濃度領域７４は、ゲート耐圧保持領域２７およびソース耐圧保持領域２８を覆っている。
　これにより、ドリフト領域７２における、ゲート耐圧保持領域２７およびソース耐圧保持領域２８とのｐｎ接合を、高濃度領域７４に担わせることができる。そのため、当該ｐｎ接合から発生する空乏層の広がりを抑制することができる。その結果、チャネルを流れる電子の経路が空乏層により阻害されず、十分な大きさの経路を確保することができるので、オン抵抗の増大を防止することができる。
　なお、高濃度領域７４の厚さＴ4，Ｔ5，Ｔ6は、たとえば、図９のＭＩＳトランジスタ７８のように、ゲート耐圧保持領域２７の厚さＴ1およびＴ2、ならびにソース耐圧保持領域２８の厚さＴ3以下であってもよい。この場合、ゲート耐圧保持領域２７およびソース耐圧保持領域２８の各底部は、界面７５に対して低濃度領域７３側にはみ出し、低濃度領域７３に覆われる。このような構成は、高濃度領域７４を形成する際のイオン注入を、ＭＩＳトランジスタ７１の場合よりも低エネルギで行うことにより形成できる。そのため、低エネルギで高濃度領域７４を簡単に形成することができる。
　図１０は、本発明の第３実施形態に係るトレンチゲート型ＭＩＳトランジスタの断面図であって、図２と同じ位置での切断面を示す。図１０において、図２に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
　前述の第１実施形態では、ドリフト領域１３は、低濃度のｎ-型（たとえば、濃度が１×１０15～１×１０17ｃｍ-3）の領域のみで形成されていたが、この第３実施形態に係るＭＩＳトランジスタ８１のドリフト領域８２は、第２実施形態と同様に、ＳｉＣエピタキシャル層８の厚さ方向に沿って不純物濃度が異なる２層が積層された構造を有しており、ＳｉＣ基板５の表面６に接する下層側の第２領域の一例としてのｎ-型低濃度領域８３と、当該低濃度領域８３上に形成された上層側の第１領域の一例としてのｎ型高濃度領域８４とを含む。低濃度領域８３の濃度は、たとえば、１×１０15～１×１０17ｃｍ-3であり、高濃度領域８４の濃度は、たとえば、２×１０15～１×１０18ｃｍ-3である。
　高濃度領域８４は、ＳｉＣエピタキシャル層８の表面９、ゲートトレンチ１５の側壁１８および底壁１９、ならびにソーストレンチ２４の側壁２５および底壁２６を形成するように形成されている。
　また、低濃度領域８３と高濃度領域８４との界面８５（低濃度領域８３の上端）は、ゲートトレンチ１５およびソーストレンチ２４の形成によりＳｉＣエピタキシャル層８の表面の一部が低くなって生じた段差によらず、単位セル２１の頂部（表面９）に沿って一定の高さである。
　界面７５が一定の高さであることにより、高濃度領域８４における、単位セル２１の頂部（表面９）、ゲートトレンチ１５の底面およびソーストレンチ２４の底面それぞれからＳｉＣ基板５へ向かう方向に沿う厚さＴ7，Ｔ8，Ｔ9は、Ｔ7がＴ8およびＴ9よりも大きくなっている（Ｔ7＞Ｔ8＝Ｔ9）。これは、ＳｉＣエピタキシャル層８の表面の一部が低くなって生じた段差に起因するものである。
　また、高濃度領域８４の厚さＴ8，Ｔ9は、ゲート耐圧保持領域２７の厚さＴ1およびＴ2、ならびにソース耐圧保持領域２８の厚さＴ3よりも大きくなっている。これにより、ゲート耐圧保持領域２７（第１領域２９および第２領域３０）およびソース耐圧保持領域２８は、高濃度領域７４により覆われている。
　図１１Ａ～図１１Ｈは、図１０に示すトレンチゲート型ＭＩＳトランジスタの製造工程の一部を示す模式的な断面図であって、図１０と同じ位置での切断面を示す。
　ＭＩＳトランジスタ８１を製造するには、図１１Ａに示すように、ＣＶＤ法、ＬＰＥ法、ＭＢＥ法などのエピタキシャル成長法により、ＳｉＣ基板５の表面６（Ｓｉ面）上に、ｎ型不純物をドーピングしながらＳｉＣ結晶が成長させられる（たとえば、濃度が１×１０15～１×１０17ｃｍ-3）。これにより、ＳｉＣ基板５上に、ｎ-型の低濃度領域８３が形成される。次に、ドーズ量を大きくして（たとえば、２×１０15～１×１０19ｃｍ-3）、ｎ型不純物をドーピングしながらさらにＳｉＣ結晶が成長させられる。これにより、高濃度領域８４が形成されてＳｉＣエピタキシャル層８が形成される。
　次に、ｐ型不純物が、ＳｉＣエピタキシャル層８の表面９からＳｉＣエピタキシャル層８の内部にインプランテーション（注入）され、その後、ｎ型不純物が、ＳｉＣエピタキシャル層８の表面９からＳｉＣエピタキシャル層８の内部にインプランテーション（注入）される。次に、たとえば、１４００℃～２０００℃でＳｉＣエピタキシャル層８が熱処理される。これにより、ＳｉＣエピタキシャル層８の表層部に注入されたｐ型不純物およびｎ型不純物のイオンが活性化され、注入された箇所に応じて、ボディ領域１２、ソース領域１４およびガードリング３４が同時に形成される。
　次に、図１１Ｂに示すように、図３Ｂと同様の工程が行われることにより、最深部がそれぞれ高濃度領域８４の厚さ方向途中部に達する、ゲートトレンチ１５およびソーストレンチ２４が同時に形成される。
　次に、図１１Ｃに示すように、図３Ｃと同様の工程が行われることにより、ゲートトレンチ１５の交差部１７およびソーストレンチ２４を露出させる開口を有する第１レジスト３９が、ＳｉＣエピタキシャル層８上に形成される。
　次に、図１１Ｄ～図１１Ｆに示すように、図３Ｄ～図３Ｆと同様の工程が行われることにより、最深部がそれぞれ高濃度領域８４の厚さ方向途中に達する、ゲート耐圧保持領域２７の第１領域２９、ソース耐圧保持領域２８、ゲート耐圧保持領域２７の第２領域３０およびボディコンタクト領域３３が形成される。
　その後は、図１１Ｇ～図１１Ｈに示すように、図３Ｇ～図３Ｈと同様の工程が行われることにより、図１０に示すＭＩＳトランジスタ８１が得られる。
　以上のように、このＭＩＳトランジスタ８１によっても、前述のＭＩＳトランジスタ１と同様の作用効果を発現することができる。
　さらにＭＩＳトランジスタ８１では、ｐ型のゲート耐圧保持領域２７が形成されたゲートトレンチ１５の底壁１９、およびｐ型のソース耐圧保持領域２８が形成されたにソーストレンチ２４の底壁２６を形成するように、高濃度領域８４が形成されており、この高濃度領域８４は、ゲート耐圧保持領域２７およびソース耐圧保持領域２８を覆っている。
　これにより、ドリフト領域８２における、ゲート耐圧保持領域２７およびソース耐圧保持領域２８とのｐｎ接合を、高濃度領域８４に担わせることができる。そのため、当該ｐｎ接合から発生する空乏層の広がりを抑制することができる。その結果、チャネルを流れる電子の経路が空乏層により阻害されず、十分な大きさの経路を確保することができるので、オン抵抗の増大を防止することができる。
　なお、高濃度領域８４の厚さＴ8，Ｔ9は、たとえば、図１２のＭＩＳトランジスタ８６のように、ゲート耐圧保持領域２７の厚さＴ1およびＴ2、ならびにソース耐圧保持領域２８の厚さＴ3以下であってもよい。この場合、ゲート耐圧保持領域２７およびソース耐圧保持領域２８の各底部は、界面８５に対して低濃度領域８３側にはみ出し、低濃度領域８３に覆われる。
　以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
　たとえば、ＭＩＳトランジスタ１，４１，５１，７１，７８，８１，８６の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、ＭＩＳトランジスタ１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
　また、ＭＩＳトランジスタ１，４１，５１，７１，７８，８１，８６において、半導体層を構成する層は、ＳｉＣからなるエピタキシャル層に限らず、ＳｉＣ以外のワイドバンドギャップ半導体、たとえば、ＧａＮ（バンドギャップＥｇGaN＝約３．４ｅＶ）、ダイヤモンド（バンドギャップＥｇdia＝約５．５ｅＶ）からなる層などであってもよい。
　また、図４に示すＭＩＳトランジスタ４１のように、ソーストレンチ２４は省略されていてもよい。その場合、ボディコンタクト領域３３は、ＳｉＣエピタキシャル層８の表面９からソース領域１４およびボディ領域１２を貫通し、ドリフト領域１３に達するように形成することができる。
　また、ボディ領域１２の配置形態は、図１（ｂ）に示すようなマトリクス状に限らず、たとえば、図５（ａ）（ｂ）および図６に示すＭＩＳトランジスタ５１のように、ストライプ状であってもよい。その場合、ボディコンタクト領域３３は、ソーストレンチ２４の長手方向に沿って互いに間隔を空けて複数個形成してもよい。
　また、図５（ａ）（ｂ）および図６に示すＭＩＳトランジスタ５１では、ゲート耐圧保持領域２７は、ストライプ状のボディ領域１２の各間を延びる直線状のゲートトレンチ１５に沿って形成されている。ゲート耐圧保持領域２７の第１領域２９は、ゲートトレンチ１５の端部５２に形成されている。一方、ゲート耐圧保持領域２７の第２領域３０は、ゲートトレンチ１５の線状部５３に形成されている。
　また、各単位セル２１は、直方体形状（四角柱状）に限らず、たとえば、三角柱状、五角柱状、六角柱状等の他の多角柱状であってもよい。
　本発明の半導体パワーデバイスは、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
　本発明の実施形態は、本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の精神および範囲は添付の請求の範囲によってのみ限定される。
　また、本発明の各実施形態において表した構成要素は、本発明の範囲で組み合わせることができる。
　本出願は、２０１１年２月２日に日本国特許庁に提出された特願２０１１－２０７３０号および２０１１年４月２８日に日本国特許庁に提出された特願２０１１－１０１７８６号に対応しており、これらの出願の全開示はここに引用により組み込まれるものとする。
　１・・・ＭＩＳトランジスタ、８・・・ＳｉＣエピタキシャル層、９・・・（ＳｉＣエピタキシャル層の）表面、１２・・・ボディ領域、１３・・・ドリフト領域、１４・・・ソース領域、１５・・・ゲートトレンチ、１６・・・（ゲートトレンチの）線状部、１７・・・（ゲートトレンチの）交差部、１８・・・（ゲートトレンチの）側壁、１９・・・（ゲートトレンチの）底壁、２０・・・（単位セルの）角部、２１・・・単位セル、２２・・・ゲート絶縁膜、２３・・・ゲート電極、２４・・・ソーストレンチ、２５・・・（ソーストレンチの）側壁、２６・・・（ソーストレンチの）底壁、２７・・・ゲート耐圧保持領域、２８・・・ソース耐圧保持領域、２９・・・第１領域、３０・・・第２領域、３１・・・（ゲートトレンチの）コーナーエッジ部、３２・・・（ソーストレンチの）エッジ部、３７・・・ソース電極、３８・・・ドレイン電極、４１・・・ＭＩＳトランジスタ、５１・・・ＭＩＳトランジスタ、５２・・・（ゲートトレンチの）端部、５３・・・（ゲートトレンチの）線状部、７１・・・ＭＩＳトランジスタ、７２・・・ドリフト領域、７３・・・低濃度領域、７４・・・高濃度領域、７５・・・界面、７８・・・ＭＩＳトランジスタ、８１・・・ＭＩＳトランジスタ、８２・・・ドリフト領域、８３・・・低濃度領域、８４・・・高濃度領域、８５・・・界面、８６・・・ＭＩＳトランジスタ

Claims (22)

  1. 　側壁および底壁が形成されたゲートトレンチを有するワイドバンドギャップ半導体からなる半導体層と、
    　前記ゲートトレンチの前記側壁および前記底壁上に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜を介して前記半導体層に対向するように、前記ゲートトレンチに埋め込まれたゲート電極とを含み、
    　前記半導体層は、
    　前記半導体層の表面側に露出するように形成され、前記ゲートトレンチの前記側壁の一部を形成する第１導電型のソース領域と、
    　前記ソース領域に対して前記半導体層の裏面側に前記ソース領域に接するように形成され、前記ゲートトレンチの前記側壁の一部を形成する第２導電型のボディ領域と、
    　前記ボディ領域に対して前記半導体層の前記裏面側に前記ボディ領域に接するように形成され、前記ゲートトレンチの前記底壁を形成する第１導電型のドリフト領域と、
    　前記ゲートトレンチの一部の領域において、前記側壁と前記底壁とが交わる前記ゲートトレンチのエッジ部に選択的に形成された第２導電型の第１耐圧保持領域とを含む、半導体装置。
  2. 　前記第１耐圧保持領域の不純物濃度は、前記ドリフト領域の不純物濃度よりも高い、請求項１に記載の半導体装置。
  3. 　前記ゲートトレンチが格子状に形成されており、
    　前記半導体層は、格子状の前記ゲートトレンチにより区画され、複数の角部を有する多角柱状の単位セルを複数含み、当該各単位セルが、前記ソース領域、前記ボディ領域および前記ドリフト領域を有しており、
    　前記第１耐圧保持領域は、前記単位セルの前記角部に形成された前記ゲートトレンチのコーナーエッジ部に選択的に形成されている、請求項１または２に記載の半導体装置。
  4. 　前記第１耐圧保持領域は、前記ボディ領域における前記コーナーエッジ部直上の部分に至るように形成されている、請求項３に記載の半導体装置。
  5. 　前記第１耐圧保持領域は、格子状の前記ゲートトレンチの交差部に選択的に形成されている、請求項３または４に記載の半導体装置。
  6. 　前記半導体層は、格子状の前記ゲートトレンチの線状部の底壁に形成され、当該線状部の幅よりも狭い幅を有する第２導電型の第２耐圧保持領域をさらに含む、請求項３～５のいずれか一項に記載の半導体装置。
  7. 　前記第２耐圧保持領域の不純物濃度は、前記第１耐圧保持領域の不純物濃度よりも高い、請求項６に記載の半導体装置。
  8. 　前記第２耐圧保持領域の厚さは、前記第１耐圧保持領域の厚さよりも小さい、請求項６または７に記載の半導体装置。
  9. 　前記半導体層は、前記表面から前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達し、側壁および底壁を有するソーストレンチと、
    　前記ソーストレンチの一部の領域において、前記側壁と前記底壁とが交わる前記ソーストレンチのエッジ部に選択的に形成された第２導電型の第３耐圧保持領域とをさらに含む、請求項１～８のいずれか一項に記載の半導体装置。
  10. 　前記ドリフト領域は、
    　　前記ゲートトレンチの前記底壁を形成する、第１不純物濃度の第１領域と、
    　　当該第１領域に対して前記半導体層の前記裏面側に前記第１領域に接するように形成され、前記第１不純物濃度よりも小さい第２不純物濃度の第２領域とを含む、請求項１～９のいずれか一項に記載の半導体装置。
  11. 　前記第１領域の厚さは、前記第１耐圧保持領域の厚さよりも大きい、請求項１０に記載の半導体装置。
  12. 　前記第１領域の厚さは、前記第１耐圧保持領域の厚さ以下である、請求項１０に記載の半導体装置。
  13. 　前記第１領域と前記第２領域との界面は、前記ゲートトレンチの形成により前記半導体層の前記表面の一部が低くなって生じた段差に合わせて起伏している、請求項１０～１２のいずれか一項に記載の半導体装置。
  14. 　前記第１領域と前記第２領域との界面は、前記半導体層の前記表面に対して一定の距離にある、請求項１０～１２のいずれか一項に記載の半導体装置。
  15. 　前記ゲート絶縁膜における前記ゲートトレンチの前記底壁上の部分は、前記ゲート絶縁膜における前記ゲートトレンチの前記側壁上の部分よりも厚く、その頂部が前記ボディ領域の最深部以下である、請求項１～１４のいずれか一項に記載の半導体装置。
  16. 　前記半導体層の前記表面はＣ面である、請求項１～１５のいずれか一項に記載の半導体装置。
  17. 　前記ボディ領域は、イオン注入により形成される、請求項１～１６のいずれか一項に記載の半導体装置。
  18. 　ワイドバンドギャップ半導体からなる半導体層であって、その表面側に露出するように形成された第１導電型のソース領域と、前記ソース領域に対して裏面側に前記ソース領域に接するように形成された第２導電型のボディ領域と、前記ボディ領域に対して前記裏面側に前記ボディ領域に接するように形成された第１導電型のドリフト領域とを含む、半導体層を形成する工程と、
    　前記半導体層の前記表面から前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達し、側壁および底壁を有するゲートトレンチを形成する工程と、
    　前記ゲートトレンチの一部の領域において、前記側壁と前記底壁とが交わる前記ゲートトレンチのエッジ部に第２導電型の不純物を選択的に注入する工程とを含む、半導体装置の製造方法。
  19. 　前記ゲートトレンチの形成後、前記半導体層の前記表面から第１導電型の不純物を注入することにより、前記ドリフト領域に、前記ゲートトレンチの前記底壁を形成する、第１不純物濃度の第１領域を形成し、同時に、前記ドリフト領域における前記第１領域以外の部分を、前記第１不純物濃度よりも小さい第２不純物濃度の第２領域として形成する工程をさらに含む、請求項１８に記載の半導体装置の製造方法。
  20. 　前記半導体層を形成する工程は、エピタキシャル成長により、前記ドリフト領域、前記ボディ領域および前記ソース領域をこの順に積層する工程を含み、
    　前記ドリフト領域を成長させる工程は、前記半導体層の前記裏面側から第２不純物濃度の第２領域を形成し、当該第２領域上に、前記第２不純物濃度よりも大きい第１不純物濃度の第１領域を形成する工程を含み、
    　前記ゲートトレンチを形成する工程は、前記ゲートトレンチの最深部が前記第１領域の厚さ方向途中部に達するように、前記ゲートトレンチを形成する工程を含む、請求項１８に記載の半導体装置の製造方法。
  21. 　前記ゲートトレンチを形成する工程と同時に実行され、前記半導体層の前記表面から前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達し、側壁および底壁を有するソーストレンチを形成する工程と、
    　前記ゲートトレンチの前記エッジ部に不純物を注入する工程と同時に実行され、前記ソーストレンチの一部の領域において、前記側壁と前記底壁とが交わる前記ソーストレンチのエッジ部に第２導電型の不純物を選択的に注入する工程とをさらに含む、請求項１８～２０のいずれか一項に記載の半導体装置の製造方法。
  22. 　前記半導体層を形成する工程は、前記半導体層をエピタキシャル成長により形成した後、前記ボディ領域を前記半導体層の前記表面からイオン注入することにより形成する工程を含む、請求項１８～２１のいずれか一項に記載の半導体装置の製造方法。
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