JP2010050161A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2010050161A
JP2010050161A JP2008211025A JP2008211025A JP2010050161A JP 2010050161 A JP2010050161 A JP 2010050161A JP 2008211025 A JP2008211025 A JP 2008211025A JP 2008211025 A JP2008211025 A JP 2008211025A JP 2010050161 A JP2010050161 A JP 2010050161A
Authority
JP
Japan
Prior art keywords
column
semiconductor device
region
trench gate
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008211025A
Other languages
English (en)
Inventor
Hisao Inomata
久雄 猪股
Yoshinao Miura
喜直 三浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2008211025A priority Critical patent/JP2010050161A/ja
Priority to US12/542,139 priority patent/US20100044786A1/en
Publication of JP2010050161A publication Critical patent/JP2010050161A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】ドレイン電流の経路を確保しつつ効率よく耐圧を向上させる。
【解決手段】ＭＯＳＦＥＴ１００は、Ｎ型のエピタキシャル層（半導体層）と、その表面に形成されたＰ型（第２の導電型）のベース領域と、エピタキシャル層中に平面視においてマトリクス状に形成されたＰ型の複数の第１のコラム領域１３０と、エピタキシャル層の主面に形成され、平面視において各第１のコラム領域１３０の四方をそれぞれ囲むとともに、ベース領域を貫通してエピタキシャル層に達して設けられたトレンチゲート１１２と、トレンチゲート１１２が各第１のコラム領域１３０を囲む四隅において、トレンチゲート１１２下方に選択的に形成されたＰ型の複数の第２のコラム領域１３２とを含む。
【選択図】図１

Description

本発明は、スーパージャンクション（super-junction）構造を有する半導体装置に関する。
パワーデバイスの重要な特性であるオン抵抗とブレークダウン耐圧は、主として耐圧維持層として用いている半導体層の抵抗率に依存し、半導体層中の不純物添加濃度を高くして抵抗率を下げるとオン抵抗を低減できるが、一方でブレークダウン耐圧が低下してしまうといったトレードオフの関係にある。近年、このトレードオフを大幅に改善してオン抵抗を低減するスーパージャンクション（super-junction）構造が提案されている。非特許文献１には、スーパージャンクション構造を有する縦型パワーＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）が記載されている。
図７は、非特許文献１に示されたスーパージャンクション構造を有する従来の縦型パワーＭＯＳＦＥＴを示す断面図である。縦型パワーＭＯＳＦＥＴは、Ｎ＋型シリコン基板２０１と、その表面に形成されたＮ型エピタキシャル層２０２と、Ｎ型エピタキシャル層２０２表面に形成されたＰ型ベース領域２０３およびＮ＋型ソース領域２０４とを含む。また、縦型パワーＭＯＳＦＥＴは、Ｐ型ベース領域２０３およびＮ＋型ソース領域２０４を貫通してＮ型エピタキシャル層２０２に形成されたゲートトレンチ２０５を含む。ゲートトレンチ２０５内には、ゲート酸化膜２０６およびポリシリコンで形成されたトレンチゲート２０７が埋め込まれている。Ｎ型エピタキシャル層２０２内のトレンチゲート２０７間には、Ｐ型コラム領域２０９が縦方向に形成される。トレンチゲート２０７上には層間酸化膜２０８が形成され、さらに、その表面にはソース電極２１０が形成されている。Ｎ＋型ソース領域２０４の一部は層間酸化膜２０８から露出するように形成されており、その露出部分でＮ＋型ソース領域２０４とソース電極２１０とが接している。Ｎ＋型シリコン基板２０１の裏面にはドレイン電極２１１が形成されている。
ところで、高速スイッチングが要求される、小型パーソナルコンピュータ（ＰＣ）や通信機器等のＤＣ／ＤＣコンバータ回路の応用では、スイッチング損失を低減させるため寄生容量を低減させることが重要である。寄生容量を低減させるためには、たとえばトランジスタを構成するセル密度を下げ、ゲート酸化膜の総面積を減らす手法が有効である。しかし、セル密度を低下させると、セルサイズが比較的大きくなるので、トレンチゲート間の距離も長くなり、スーパージャンクション構造のＰ型コラム領域の間隔が長くなってしまう。コラム領域の間隔が長くなると、コラム領域間のＮ型エピタキシャル層中央部分で充分に空乏層が形成されずに耐圧が低下するという問題が生じる。
特許文献１（特開２００６−３１０６２１号公報）には、このような問題を解決するために、トレンチゲート下部にもコラム領域を設けた構成が記載されている。トレンチゲート下部と、トレンチゲート間の領域にそれぞれコラム領域を形成することにより、コラム領域の間隔が縮小され、均一な空乏層を形成することができ、高耐圧化を実現することができる。
また、特許文献２（特開２００７−１２９７７号公報）には、スーパージャンクション構造のｎコラム層またはｐコラム層のいずれかの上にゲート電極を設けた構成が記載されている。
特開２００６−３１０６２１号公報 特開２００７−１２９７７号公報 H.Ninomiya, Y.Miura, K.Kobayashi, "Ultra-low On-resistance 60-100V Superjunction UMOSFETs Fabricated by Multiple Ion-Implantation", IEEE Proceeding of 2004 International Symposium on Power Semiconductor Devices & ICs, 24 May 2004, Page(s):177 - 180
しかし、特許文献１に記載された技術のように、トレンチゲート下部全体にコラム領域を形成すると、ドレイン電流の経路が制限され、オン抵抗が増大するという問題点があった。とくに、図８（ａ）に示すようなトレンチゲート１２がコラム領域３０の四方を囲むように設けられた構成の場合、トレンチゲート１２下部全体にコラム領域を形成すると、トレンチゲート１２下部のコラム領域３２の構成が図８（ｂ）に示すようになる。このようにＮ型エピタキシャル層中にＰ型のコラム領域が連続的な格子状に形成されると、ドレイン電流の経路が制限され、オン抵抗が増大するという問題点がより顕著になってしまう。
本発明によれば、
第１導電型の半導体層と、
前記第１導電型の半導体層の表面に形成された第２導電型のベース領域と、
前記半導体層中に平面視においてマトリクス状に形成された第２導電型の複数の第１のコラム領域と、
前記半導体層の主面に形成され、平面視において各前記第１のコラム領域の四方をそれぞれ囲むとともに、前記ベース領域を貫通して前記第１導電型の半導体層に達して設けられたトレンチゲートと、
前記トレンチゲートが各前記第１のコラム領域を囲む四隅において、前記トレンチゲート下方に選択的に形成された第２導電型の複数の第２のコラム領域と、
を含む半導体装置が提供される。
このような構成とすると、ドレイン電流の経路を確保して、オン抵抗の増大を防ぐことができるとともに、第１のコラム領域の他に第２のコラム領域が配置されるので、コラム間の間隔を狭くすることができ、均一な空乏層を形成することができ、高耐圧化を実現することができる。また、各セルの四隅に第２のコラム領域が配置されるので、セルコーナーの電流集中を回避することができ、誘導負荷を印加した際のアバランシェ耐量を大幅に改善することもできる。
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
本発明によれば、ドレイン電流の経路を確保しつつ効率よく耐圧を向上させることができる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
本実施の形態において、半導体装置がスーパージャンクション（super-junction）構造を有するＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）である場合を例として説明するが、半導体装置は、スーパージャンクション（super-junction）構造を有する絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等の種々の縦型パワーデバイスとすることもできる。
図１は、本実施の形態におけるＭＯＳＦＥＴの構成を示す平面図である。ここで、理解を容易にするために、図１（ａ）には、トレンチゲート１１２および第１のコラム領域１３０を示す。図１（ｂ）には、第１のコラム領域１３０および第２のコラム領域１３２を示す。図１（ｂ）において、トレンチゲート１１２が形成される箇所は、破線で示している。図２は、図１のＡ−Ａ’断面図、図３は、図１のＢ−Ｂ’断面図である。
本実施の形態において、ＭＯＳＦＥＴ１００は、Ｎ＋型（第１導電型）のシリコン基板（基板）１０２と、シリコン基板１０２の主面側に形成されたＮ型（第１導電型）のエピタキシャル層（半導体層）１０４と、その表面に形成されたＰ型（第２の導電型）のベース領域１０６と、エピタキシャル層１０４中に平面視においてマトリクス状に形成されたＰ型（第２の導電型）の複数の第１のコラム領域１３０と、エピタキシャル層１０４の主面に形成され、平面視において各第１のコラム領域１３０の四方をそれぞれ囲むとともに、ベース領域１０６を貫通してエピタキシャル層１０４に達して設けられたトレンチゲート１１２と、トレンチゲート１１２が各第１のコラム領域１３０を囲む四隅において、トレンチゲート１１２下方に選択的に形成されたＰ型（第２の導電型）の複数の第２のコラム領域１３２とを含む。
ＭＯＳＦＥＴ１００は、さらに、エピタキシャル層１０４の表面に選択的に形成されたＮ＋型のソース領域１０８と、トレンチゲート１１２上に形成された層間酸化膜１１４と、層間酸化膜１１４上に形成され、ベース領域１０６およびソース領域１０８と接して設けられたソース電極１２０とを含む。
トレンチゲート１１２は、Ｎ＋型のソース領域１０８およびＰ型のベース領域１０６を貫通してＮ型のエピタキシャル層１０４に形成されたゲートトレンチ内に形成される。ＭＯＳＦＥＴ１００は、ゲートトレンチ内に形成されたゲート酸化膜１１０をさらに含み、トレンチゲート１１２はゲート酸化膜１１０上に形成される。トレンチゲート１１２は、たとえばポリシリコンにより構成することができる。ソース領域１０８は、トレンチゲート１１２の両側方に、トレンチゲート１１２に沿って形成されている。ソース電極１２０は、層間酸化膜１１４により、トレンチゲート１１２と絶縁されている。また、ＭＯＳＦＥＴ１００は、シリコン基板１０２の裏面に形成されたドレイン電極１２２を含む。
本実施の形態において、複数の第１のコラム領域１３０は、平面視において、第１の方向（図１中横方向）および当該第１の方向に垂直な第２の方向（図１中縦方向）に直交配列される。トレンチゲート１１２は、平面視において、第１の方向および第２の方向に格子状に形成される。本実施の形態において、トレンチゲート１１２は、第１の方向と第２の方向にそれぞれ延在する部分を有し、第１の方向に延在する部分と第２の方向に延在する部分とが交差する構造を有する。第２のコラム領域１３２は、トレンチゲート１１２の第１の方向に延在する部分と第２の方向に延在する部分とが交差する交差点の下方に形成される。また、ここで、第１のコラム領域１３０および第２のコラム領域１３２、ならびにエピタキシャル層１０４は、第１のコラム領域１３０および第２のコラム領域１３２の空乏電荷量の和とエピタキシャル層１０４の空乏電荷量とが、ほぼ同一となるように、それぞれ不純物濃度が設定されている。
本実施の形態において、図２および図３に示すように、第２のコラム領域１３２は、トレンチゲート１１２の底部に接しない深さに形成されている。このような構成により、トレンチゲート１１２に沿って流れるオン電流の経路を確保できるため、オン抵抗の増大を抑えることができる。また、第１のコラム領域１３０は第２のコラム領域１３２と同じ深さに形成されている。そのため、第１のコラム領域１３０は、トレンチゲート１１２の底部より浅いベース領域１０６の底部に接することなく、ベース領域１０６から分離した深さに形成されている。
次に、本実施の形態におけるＭＯＳＦＥＴ１００の製造手順を説明する。
まず、Ｎ＋型のシリコン基板１０２表面に、シリコン基板１０２よりも不純物濃度が低いＮ型のエピタキシャル層１０４を成長させる。次に、フォトリソグラフィー技術により、ボロン（Ｂ）イオンを１．５ＭｅＶ程度のエネルギーで注入して、第１のコラム領域１３０および第２のコラム領域１３２を同時に形成する。
本実施の形態において、エピタキシャル層１０４としては、たとえば、比抵抗４．４ｍΩｃｍ、厚み４μｍのものを用いることができる。また、たとえば、トレンチゲート１１２で囲まれたセルの寸法を１辺が４μｍの正方形とすることができる。このような構成において、セル中央とその周囲の四方に１辺が１μｍの正方形コラムパターンにドーズ量９．０ｅ１２ａｔｍ／ｃｍ２でボロン（Ｂ）イオンを注入して、第１のコラム領域１３０および第２のコラム領域１３２を形成する。本実施の形態において、第１のコラム領域１３０および第２のコラム領域１３２は、同一のイオン注入工程で形成されるため、同じ深さに形成される。また、第１のコラム領域１３０および第２のコラム領域１３２は、同一の濃度プロファイルを有する。
次に、エピタキシャル層１０４表面にゲートトレンチを形成するための複合膜を形成する。複合膜は、エピタキシャル層１０４表面に熱酸化によりシリコン酸化膜（たとえば膜厚５０ｎｍ）を形成後、化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法によりシリコン窒化膜（Ｓｉ３Ｎ４、たとえば膜厚２０ｎｍ）およびシリコン酸化膜（たとえば膜厚２００ｎｍ）を堆積することにより形成する。ついで、複合膜をフォトリソグラフィー技術によりパターニングする。その後、複合膜をマスクにしてエピタキシャル層１０４のシリコンエッチングを行い、ゲートトレンチを形成する。
次に、複合膜の最表面の酸化膜をエッチングにより除去した後、高温酸化を用いてゲートトレンチの開口部コーナーおよび底部コーナーを丸める。その後、複合膜の窒化膜および、丸め処理により形成されたゲートトレンチ内の酸化膜をエッチングにより除去する。さらに、熱酸化によりゲート酸化膜１１０（たとえば膜厚５０ｎｍ）をＮ型エピタキシャル層１０４表面およびゲートトレンチ内部に形成する。
続いて、ＣＶＤ法によりゲートトレンチ内にポリシリコンを堆積し、トレンチゲート１１２を形成する。ポリシリコンをエッチバックして、ゲートトレンチ内部にのみ残るように形成する。
続いて、ボロンまたはフッ化ボロン（ＢＦ２）イオンの注入および酸素雰囲気あるいは窒素雰囲気での熱処理を行い、ゲートトレンチよりも浅い深さでＰ型のベース領域１０６を形成する。さらに、フォトリソグラフィー技術により、Ｐ型のベース領域１０６の表面にＡｓイオン注入および窒素雰囲気での熱処理を行い、Ｎ＋型のソース領域１０８を形成する。次に、ＣＶＤ法により１μｍの厚さで層間酸化膜１１４を堆積した後、フォトリソグラフィー技術により、Ｎ＋型ソース領域１０８が露出するように、層間酸化膜１１４のエッチングを行いコンタクト領域を形成する。
次に、スパッタによりＡｌＳｉ（アルミシリコン）を堆積し、ソース電極１２０を形成する。続いて、表面保護膜として、酸化膜や窒化膜などのカバー材を堆積して、ボンディング領域の形成などのためフォトリソグラフィーによるパターニングおよびエッチングを行う。最後にシリコン基板１０２の裏面を所望の厚さ分だけ研削し、数種のメタルを蒸着することでドレイン電極１２２を形成する。以上の手順により、図１から図３に示した構成のＭＯＳＦＥＴ１００が得られる。
次に、本実施の形態におけるＭＯＳＦＥＴ１００の動作を説明する。
ＭＯＳＦＥＴ１００は、トレンチゲート１１２に接続されたゲート電極（不図示）にしきい値電圧Ｖｔ以上の電圧が印加されると、ゲートトレンチの側壁に接するＰ型ベース領域１０６が反転してチャネルとなり、ドレイン電圧印加によってドレイン電流が流れる。オン時には、ソース電極１２０、Ｎ＋型のソース領域１０８、Ｎ型のエピタキシャル層１０４、Ｎ＋型のシリコン基板１０２、およびドレイン電極１２２が電流経路となる。
また、ゲート電極に電圧を加えない状態のオフ時は、ソース−ドレイン間に高電圧をかけることが可能で、主としてＮ型のエピタキシャル層１０４とＰ型のベース領域１０６、第１のコラム領域１３０、および第２のコラム領域１３２のＰＮ接合に空乏層が形成される。この空乏層は、ソース−ドレイン間の電圧が高くなるに従って横方向に広がっていき、最終的にはＮ型のエピタキシャル層１０４内にほぼ均一な厚さで空乏層が形成される。さらに高い電圧がソース−ドレイン間に印加され耐圧を越えるとブレークダウンしてアバランシェ電流がソース−ドレイン間に流れる。
本実施の形態におけるＭＯＳＦＥＴ１００は、トレンチゲート１１２間にＰ型の第１のコラム領域１３０が形成され、さらにトレンチゲート１１２の下部にも、第１のコラム領域１３０の四方の位置にＰ型の第２のコラム領域１３２が形成されている。この構造により、エピタキシャル層１０４全面にわたって、充分に空乏化を行うことができ、耐圧を高くすることができる。
本実施の形態に示したＭＯＳＦＥＴ１００のように、トレンチゲート１１２で囲まれた単位セルが格子状に規則正しく配列されたレイアウトにおいて、第１のコラム領域１３０の間隔は、図１の斜め方向で最大となる。本実施の形態において、このような第１のコラム領域１３０の間隔が最大となる箇所において、第２のコラム領域１３２が形成されるので、効率よく耐圧を向上させることができるとともに、トレンチゲート１１２の下方全体にコラム領域を形成した場合よりもドレイン電流の経路を確保することができる。
図９に、本実施の形態におけるＭＯＳＦＥＴ１００（図中Ａと示す）と、トレンチゲート１１２の下方全体にＰ型のコラム領域を形成したＭＯＳＦＥＴと（図中Ｂと示す）の単位面積当たりのオン抵抗と耐圧の関係を示す。それぞれ４μｍ平方セルとした。本実施の形態におけるＭＯＳＦＥＴ１００によれば、トレンチゲート１１２の下方全体にＰ型のコラム領域を形成した場合に比べて、Ｐ型のコラム領域の断面積が１／８程度に抑えられる。そのため、より低いオン抵抗が実現できる。
また、ゲートトレンチの交点下部に第２のコラム領域１３２を形成することで、誘導負荷を印加した際のアバランシェ耐量を大幅に改善することができた。これは、セルコーナーの電流集中を回避したことで、バイポーラ動作による素子破壊を効果的に阻止できたためと考えられる。このように、本実施の形態のＭＯＳＦＥＴ１００によれば、高耐圧でより低オン抵抗を実現でき、さらに充分な誘導負荷耐量を持たせることが可能である。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
図４は、以上の実施の形態で説明したＭＯＳＦＥＴ１００の他の例を示す断面図である。第１のコラム領域１３０および第２のコラム領域１３２は、それぞれ、深さ方向に分割された２つ以上の複数の領域により構成することもできる。このような構成は、イオン注入の深さを変えて、複数回イオン注入を行うことにより形成することができる。このような構成により、第１のコラム領域１３０および第２のコラム領域１３２の不純物濃度分布を縦方向で制御することが可能になるため、電界設計の自由度が広がり、より高い耐圧を得ることができる。
また、図５は、以上の実施の形態で説明したＭＯＳＦＥＴ１００のまた他の例を示す断面図である。第２のコラム領域１３２は、トレンチゲート１１２の底部と接触するような深さに形成することができる。また、第１のコラム領域１３０は、ベース領域１０６の底部に接して、ベース領域１０６に連続して形成された構成とすることができる。このような構成でも以上の実施の形態で説明したＭＯＳＦＥＴ１００と同様の効果が得られる。また、セルコーナーのトレンチゲート１１２底部への電界集中を回避できるため、誘導負荷を印加した際のアバランシェ耐量を向上させることができると考えられる。
また、図６は、本実施の形態におけるＭＯＳＦＥＴ１００のまた他の例を示す平面図である。ここで、理解を容易にするために、図６（ａ）には、トレンチゲート１１２および第１のコラム領域１３０を示す。図６（ｂ）には、第１のコラム領域１３０および第２のコラム領域１３２を示す。図６（ｂ）において、トレンチゲート１１２が形成される箇所は、破線で示している。
ここで、複数の第１のコラム領域１３０は、平面視において、第１の方向（図６中横方向）に沿って配列されるとともに、当該第１の方向に対して傾斜した第３の方向に沿って配列された斜め格子状に配列される。また、トレンチゲート１１２は、平面視において、各第１のコラム領域１３０を第１の方向および当該第１の方向に垂直な第２の方向（図６中縦方向）に沿って囲む配置とすることができる。このような構成においても、エピタキシャル層１０４全面にわたって、充分に空乏化を行うことができ、耐圧を高くすることができる。また、各セルの四隅に第２のコラム領域１３２が配置されるので、セルコーナーの電流集中を回避することができ、誘導負荷を印加した際のアバランシェ耐量を大幅に改善することができる。また、トレンチゲート１１２の下方全体にコラム領域が形成される場合に比べて、電流経路を大きく確保することができ、オン抵抗を低減しつつ、高耐圧化を実現することができる。
本発明の実施の形態におけるＭＯＳＦＥＴの構成を示す平面図である。 図１のＡ−Ａ’断面図である。 図１のＢ−Ｂ’断面図である。 本発明の実施の形態におけるＭＯＳＦＥＴの他の例を示す断面図である。 本発明の実施の形態におけるＭＯＳＦＥＴのまた他の例を示す断面図である。 本発明の実施の形態におけるＭＯＳＦＥＴのまた他の例を示す平面図である。 従来の半導体装置の問題点を説明するための図である。 従来の半導体装置の問題点を説明するための図である。 本発明の実施の形態におけるＭＯＳＦＥＴと、トレンチゲートの下方全体にＰ型のコラム領域を形成したＭＯＳＦＥＴとの単位面積当たりのオン抵抗と耐圧の関係を示す図である。
符号の説明
１００ ＭＯＳＦＥＴ
１０２ シリコン基板
１０４ エピタキシャル層
１０６ ベース領域
１０８ ソース領域
１１０ ゲート酸化膜
１１２ トレンチゲート
１１４ 層間酸化膜
１２０ ソース電極
１２２ ドレイン電極
１３０ 第１のコラム領域
１３２ 第２のコラム領域

Claims (9)

  1. 第１導電型の半導体層と、
    前記第１導電型の半導体層の表面に形成された第２導電型のベース領域と、
    前記半導体層中に平面視においてマトリクス状に形成された第２導電型の複数の第１のコラム領域と、
    前記半導体層の主面に形成され、平面視において各前記第１のコラム領域の四方をそれぞれ囲むとともに、前記ベース領域を貫通して前記第１導電型の半導体層に達して設けられたトレンチゲートと、
    前記トレンチゲートが各前記第１のコラム領域を囲む四隅において、前記トレンチゲート下方に選択的に形成された第２導電型の複数の第２のコラム領域と、
    を含む半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記複数の第１のコラム領域は、平面視において、第１の方向および当該第１の方向に垂直な第２の方向に直交配列され、
    前記トレンチゲートは、平面視において、前記第１の方向および前記第２の方向に格子状に形成された半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記複数の第１のコラム領域は、平面視において、第１の方向に沿って配列されるとともに、当該第１の方向に対して傾斜した第３の方向に沿って配列された斜め格子状に配列され、
    前記トレンチゲートは、平面視において、各前記第１のコラム領域を前記第１の方向および当該第１の方向に垂直な第２の方向に沿って囲む半導体装置。
  4. 請求項１から３いずれかに記載の半導体装置において、
    前記第１のコラム領域および前記第２のコラム領域は、同じ深さに形成された半導体装置。
  5. 請求項１から４いずれかに記載の半導体装置において、
    前記第２のコラム領域は、前記トレンチゲートの底部に接しない深さに形成されている半導体装置。
  6. 請求項１から４いずれかに記載の半導体装置において、
    前記第２のコラム領域は、前記トレンチゲートの底部に接する深さに形成されている半導体装置。
  7. 請求項１から４いずれかに記載の半導体装置において、
    前記第１のコラム領域は、前記ベース領域の底部に接さず、当該ベース領域から分離した深さに形成されている半導体装置。
  8. 請求項１から４いずれかに記載の半導体装置において、
    前記第１のコラム領域は、前記ベース領域の底部に接して、当該ベース領域に連続して形成されている半導体装置。
  9. 請求項１から８いずれかに記載の半導体装置において、
    各前記第１のコラム領域および前記第２のコラム領域は、それぞれ深さ方向に分割された複数の領域により構成されている半導体装置。
JP2008211025A 2008-08-19 2008-08-19 半導体装置 Pending JP2010050161A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008211025A JP2010050161A (ja) 2008-08-19 2008-08-19 半導体装置
US12/542,139 US20100044786A1 (en) 2008-08-19 2009-08-17 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008211025A JP2010050161A (ja) 2008-08-19 2008-08-19 半導体装置

Publications (1)

Publication Number Publication Date
JP2010050161A true JP2010050161A (ja) 2010-03-04

Family

ID=41695554

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008211025A Pending JP2010050161A (ja) 2008-08-19 2008-08-19 半導体装置

Country Status (2)

Country Link
US (1) US20100044786A1 (ja)
JP (1) JP2010050161A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015060859A (ja) * 2013-09-17 2015-03-30 住友電気工業株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN110010687A (zh) * 2017-12-27 2019-07-12 瑞萨电子株式会社 半导体器件
US10516017B2 (en) 2016-07-19 2019-12-24 Mitsubishi Electric Corporation Semiconductor device, and manufacturing method for same

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5721308B2 (ja) * 2008-03-26 2015-05-20 ローム株式会社 半導体装置
JP5498431B2 (ja) 2011-02-02 2014-05-21 ローム株式会社 半導体装置およびその製造方法
EP2602829A1 (en) 2011-12-07 2013-06-12 Nxp B.V. Trench-gate resurf semiconductor device and manufacturing method
JP2015216270A (ja) * 2014-05-12 2015-12-03 ローム株式会社 半導体装置および半導体装置の製造方法
CN104851915B (zh) * 2015-04-17 2018-04-17 西安交通大学 槽栅型化合物半导体功率vdmos器件及提高其击穿电压的方法
CN107863378B (zh) * 2017-09-14 2023-06-02 华羿微电子股份有限公司 超结mos器件及其制造方法
US11404567B2 (en) * 2018-07-23 2022-08-02 Stmicroelectronics S.R.L. Trench-gate field effect transistor with improved electrical performances and corresponding manufacturing process
CN108807506A (zh) * 2018-08-31 2018-11-13 无锡麟力科技有限公司 带沟槽栅结构的深槽超结mosfet器件及其加工工艺
CN113192842B (zh) * 2021-05-19 2023-05-09 厦门中能微电子有限公司 一种CoolMOS器件制作方法
CN113707713B (zh) * 2021-08-31 2023-06-30 西安电子科技大学 多级瓣状体区金属氧化物半导体功率器件及其制作方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015060859A (ja) * 2013-09-17 2015-03-30 住友電気工業株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US10516017B2 (en) 2016-07-19 2019-12-24 Mitsubishi Electric Corporation Semiconductor device, and manufacturing method for same
CN110010687A (zh) * 2017-12-27 2019-07-12 瑞萨电子株式会社 半导体器件
JP2019117859A (ja) * 2017-12-27 2019-07-18 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
US20100044786A1 (en) 2010-02-25

Similar Documents

Publication Publication Date Title
JP5074671B2 (ja) 半導体装置およびその製造方法
JP2010050161A (ja) 半導体装置
US9985093B2 (en) Trench-gate type semiconductor device and manufacturing method therefor
JP5580150B2 (ja) 半導体装置
JP2018182335A (ja) 絶縁ゲート型炭化珪素半導体装置及びその製造方法
JP2018164081A (ja) 炭化ケイ素半導体デバイス及びその製造方法
US8680608B2 (en) Power semiconductor device with a low on resistence
JP2008182054A (ja) 半導体装置
JP2001135819A (ja) 超接合半導体素子
JP2008258443A (ja) 電力用半導体素子及びその製造方法
JP2011023675A (ja) 半導体装置及びその製造方法
US20090273031A1 (en) Semiconductor device
CN110291620B (zh) 半导体装置及半导体装置的制造方法
JP2017112161A (ja) 半導体装置
JP2014204038A (ja) 半導体装置及びその製造方法
JP2012089824A (ja) 半導体素子およびその製造方法
JP6870516B2 (ja) 半導体装置および半導体装置の製造方法
US7538388B2 (en) Semiconductor device with a super-junction
JP4865194B2 (ja) 超接合半導体素子
KR102572223B1 (ko) 전력 반도체 소자 및 그 제조 방법
JP3651449B2 (ja) 炭化珪素半導体装置
KR102660669B1 (ko) 수퍼 정션 반도체 장치 및 이의 제조 방법
CN219371032U (zh) 沟槽栅超结器件和具有其的电子装置
WO2018003064A1 (ja) 半導体装置
KR102598676B1 (ko) 필러 구조물 및 이를 포함하는 수퍼 정션 반도체 장치