JP5858934B2 - 半導体パワーデバイスおよびその製造方法 - Google Patents
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/66037—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
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- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
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Description
たとえば、特許文献1の図1は、SiCが採用されたショットキーバリアダイオードを開示している。当該ショットキーバリアダイオードは、n型4H−SiCバルク基板と、バルク基板上に成長したn型のエピタキシャル層と、エピタキシャル層の表面に形成され、エピタキシャル層の表面を部分的に露出させる酸化膜と、酸化膜の開口内に形成され、エピタキシャル層に対してショットキー接合するショットキー電極とを備えている。
たとえば、ショットキーバリアダイオードの酸化膜にかかる電界ESiO2は、ガウスの法則により、ESiO2=(εSiC/εSiO2)・ESiC=(10/3.9)・ESiC=約2.5ESiCMV/cmと求められる。すなわち、酸化膜には、SiCにかかる電界ESiCの約2.5倍の電界がかかる。なお、εSiCは真空に対するSiCの比誘電率を示し、εSiO2は真空に対するSiO2の比誘電率を示している。
本発明の目的は、耐圧保持層に対する高電圧の印加時に絶縁膜の破壊を低減できる、半導体パワーデバイスおよびその製造方法を提供することである。
たとえば、真空に対する高誘電率部の比誘電率をεHigh-kとし、真空に対する耐圧保持層の比誘電率をε0とし、真空に対するSiO2の比誘電率をεSiO2とし、耐圧保持層にかかる電界をE0とする。この場合、電界EHigh-kは、ガウスの法則により、EHigh-k=(ε0/εHigh-k)・E0・・・(1)と求められる。一方、絶縁膜がSiO2である場合、絶縁膜(SiO2膜)にかかる電界ESiO2は、ESiO2=(ε0/εSiO2)・E0・・・(2)と求められる。式(1)および(2)を比較すると、εHigh-k>εSiO2であるため、EHigh-k<ESiO2となる。
これにより、活性領域に形成されるデバイスの構造の種類(ショットキーバリアダイオード構造、MISFET構造、JFET構造、バイポーラトランジスタ構造等)に関わらず、当該デバイスの外周に電界が集中しても、その電界による絶縁膜の破壊を低減することができる。
また、前記耐圧保持層は、ワイドバンドギャップ半導体(たとえば、バンドギャップEgが2eV以上、好ましくは、2.5eV〜7eV)からなっていてもよく、具体的には、SiC(バンドギャップEgSiC=約3.2eV)、GaN(バンドギャップEgGaN=約3.4eV)またはダイヤモンド(バンドギャップEgdia=約5.5eV)であってもよい。
III−V族化合物としては、たとえば、GaAs(バンドギャップEgGaAs=約1.4eV)、AlAs(バンドギャップEgAlAs=約2.1eV)、GaN(バンドギャップEgGaN=約3.4eV)、AlN(バンドギャップEgAlN=約6.2eV)が代表例である。
また、前記電界効果トランジスタ構造が、前記ソース領域、前記ボディ領域および前記ドリフト領域に跨るように形成されたゲートトレンチを含むトレンチゲート構造を有し、前記ゲートトレンチ内に、前記ボディ領域に対向するゲート電極が形成されている場合、前記絶縁膜は、前記ゲート電極と前記ゲートトレンチの内面との間に介在されたゲート絶縁膜を含み、当該ゲート絶縁膜における前記ゲートトレンチの底面および/または前記ゲートトレンチの角部に接する部分に前記高誘電率部を有していることが好ましい。
このようなゲート絶縁膜は、ゲートトレンチの底面および/またはゲートトレンチの角部に接する部分が高誘電率材料からなっていればよく、前記ゲートトレンチの底面および/または前記ゲートトレンチの角部に接する部分に形成された前記高誘電率部としての高誘電率ゲート絶縁膜と、当該高誘電率ゲート絶縁膜に積層され、前記高誘電率ゲート絶縁膜よりも低い誘電率を有する低誘電率ゲート絶縁膜とを含む積層構造を有していてもよい。
この構成によれば、SiCからなる耐圧保持層に対して比較的高い障壁高さを維持しながら、ゲート絶縁膜の誘電率をSiO2に比べて大きくすることができる。その結果、ボディ領域付近における量子トンネル効果によるリーク電流を低減することができる。
また、前記耐圧保持層が、その表面にSi(シリコン)面を有するSiCからなる場合、前記ゲートトレンチは、SiCからなる前記耐圧保持層のSi面から前記耐圧保持層の内側へ向かって形成されていてもよい。
一方、ゲートトレンチの側面にSiO2膜を残存させることができるので、チャネルとゲート電極との間には、SiO2からなるゲート絶縁膜を形成することができる。
図1は、本発明の第1実施形態に係るショットキーバリアダイオードの模式的な平面図である。図2は、図1に示すショットキーバリアダイオードの断面図であって、図1の切断線A−Aでの切断面を示す。
ショットキーバリアダイオード1は、SiC(バンドギャップの幅は約3.26eVのワイドバンドギャップ半導体)が採用されたショットキーバリアダイオードであり、たとえば、図1に示すように、平面視正方形のチップ状である。
ショットキーバリアダイオード1は、n+型(たとえば、濃度が1×1018〜1×1021cm−3)のSiC基板2を備えている。SiC基板2の裏面には、その全域を覆うようにオーミック電極(第2電極)としてのカソード電極3が形成されている。カソード電極3は、n型のSiCとオーミック接触する金属(たとえば、Niシリサイド、Coシリサイドなど)からなる。
SiCエピタキシャル層4の表面には、SiCエピタキシャル層4の一部を活性領域5として露出させる開口6を有し、当該活性領域5を取り囲むデバイス外周部としてのフィールド領域7を覆うフィールド絶縁膜8が積層されている。
具体的には、フィールド絶縁膜8は、SiN(窒化シリコン)、Al2O3(アルミナ)またはAlON(酸窒化アルミニウム)からなる。これらの材料の比誘電率εrは、SiNの比誘電率εSiNが7.5であり、Al2O3の比誘電率εAl2O3が約8.5であり、AlONの比誘電率εAlONが6である。また、フィールド絶縁膜8の厚さは、たとえば、1000Å以上、好ましくは、3000Å〜30000Åである。
アノード電極9は、フィールド絶縁膜8の開口6内でSiCエピタキシャル層4に接合されたショットキーメタル10と、このショットキーメタル10に積層されたコンタクトメタル11との2層構造を有している。
ショットキーメタル10は、n型のSiCとの接合によりショットキー接合を形成する金属(たとえば、Ni、Auなど)からなる。SiCに接合されるショットキーメタル10は、SiC半導体との間に、たとえば、0.7eV〜1.7eVの高さのショットキー障壁(電位障壁)を形成する。
また、ショットキーメタル10の厚さは、この第1実施形態では、たとえば、0.01μm〜5μmである。
また、コンタクトメタル11は、ショットキーメタル10と同様に、フィールド絶縁膜8における開口6の周縁部12を上から覆うように、当該開口6の外方へフランジ状に張り出している。
ショットキーバリアダイオード1の最表面には、表面保護膜14が形成されている。表面保護膜14の中央部には、コンタクトメタル11を露出させる開口15が形成されている。ボンディングワイヤなどは、この開口15を介してコンタクトメタル11に接合される。
図3A〜図3Cは、図2に示すショットキーバリアダイオードの製造工程の一部を示す模式的な断面図であって、図2と同じ位置での切断面を示す。
続いて、たとえば、1400℃〜2000℃でSiCエピタキシャル層4が熱処理される。これにより、SiCエピタキシャル層4の表層部に注入されたp型不純物のイオンが活性化され、ガードリング16が形成される。なお、SiCエピタキシャル層4の熱処理は、たとえば、抵抗加熱炉、高周波誘導加熱炉を適当な温度で制御することによって行うことができる。
続いて、公知のパターニング技術により、フィールド絶縁膜8がパターニングされることにより、SiCエピタキシャル層4の活性領域5を露出させる開口6が形成される。
次に、図3Cに示すように、スパッタ法、蒸着法などの方法により、ショットキーメタル10およびコンタクトメタル11の材料が順に積層される。そして、これら積層されたメタルが、公知のパターニング技術によりパターニングされてショットキーメタル10およびコンタクトメタル11からなるアノード電極9が形成される。
以上の工程を経て、図2に示すショットキーバリアダイオード1が得られる。
以上のように、この第1実施形態によれば、フィールド絶縁膜8が、High−k材料(SiN、Al2O3、AlON等)からなる。そのため、アノード電極9−カソード電極3間に大きな逆電圧が印加され、アバランシェ降伏が生じても、フィールド絶縁膜8にかかる電界EHigh-kを弱めることができる。
一方、フィールド絶縁膜8がSiO2からなる場合、当該フィールド絶縁膜8(SiO2膜)にかかる電界ESiO2は、ESiO2=(εSiC/εSiO2)・ESiC=(10/3.9)・ESiC=約2.5ESiCMV/cm・・・(2)と求められる。
とりわけ、この第1実施形態のショットキーバリアダイオード1の構造では、アノード電極9(ショットキーメタル10)の外縁部17付近(フィールド領域7の内縁部13)に電界が集中しやすい。
図4(a)(b)は、本発明の第2実施形態に係るトレンチゲート型MISトランジスタの模式的な平面図であって、図4(a)は全体図、図4(b)は内部拡大図をそれぞれ示す。図5は、図4に示すトレンチゲート型MISトランジスタの断面図であって、図4(b)の切断線B−BおよびC−Cでの切断面をそれぞれ示す。
次に、MISトランジスタ21の内部構造について説明する。
MISトランジスタ21は、n+型(たとえば、濃度が1×1018〜1×1021cm−3)のSiC基板25を備えている。SiC基板25は、この第2実施形態では、MISトランジスタ21のドレインとして機能し、その表面26(上面)がSi面であり、その裏面27(下面)がC面である。
活性領域30において、SiCエピタキシャル層28の表層部には、p型(たとえば、濃度が1.0×1016cm−3〜1.0×1019cm−3)のボディ領域32が、行方向および列方向に一定のピッチで行列状(マトリクス状)に配列されて多数形成されている。各ボディ領域32は、平面視正方形状であり、たとえば、図4(b)の紙面における上下左右方向の長さがそれぞれ7.2μm程度である。
各ボディ領域32には、その表面29側のほぼ全域にn+型(たとえば、濃度が1×1018〜1×1021cm−3)のソース領域34が形成されている。
これにより、SiCエピタキシャル層28に、それぞれが電界効果トランジスタとして機能する直方体形状(平面視正方形状)の単位セルが多数形成されている。単位セルでは、ゲートトレンチ35の深さ方向がゲート長方向であり、そのゲート長方向に直交する各単位セルの周方向がゲート幅方向である。
そして、ゲート絶縁膜39の内側をn型不純物が高濃度にドーピングされたポリシリコン材料で埋め尽くすことにより、ゲートトレンチ35内にゲート電極40が埋設されている。こうして、ソース領域34とドリフト領域33とが、SiCエピタキシャル層28の表面29に垂直な縦方向にボディ領域32を介して離間して配置された、縦型MISトランジスタ構造が構成されている。
また、トランジスタ周辺領域31において、SiCエピタキシャル層28の表層部には、マトリクス状に配列された単位セル(活性領域30)を取り囲むように、活性領域30から間隔を開けてp型のガードリング47が複数本(この第2実施形態では、4本)形成されている。これらのガードリング47は、p型のボディ領域32を形成する工程と同一のイオン注入工程で形成することができる。
SiCエピタキシャル層28上には、ゲート電極40を被覆するように、層間絶縁膜48が積層されている。層間絶縁膜48は、High−k材料(SiN、Al2O3、AlON等)からなる。
SiC基板25の裏面27には、その全域を覆うように第2電極としてのドレイン電極51が形成されている。このドレイン電極51は、すべての単位セルに対して共通の電極となっている。ドレイン電極51としては、たとえば、SiC基板25側から順にTi、Ni、AuおよびAgが積層された積層構造(Ti/Ni/Au/Ag)を適用することができる。
MISトランジスタ21を製造するには、図6Aに示すように、CVD法、LPE法、MBE法などのエピタキシャル成長法により、SiC基板25の表面26(Si面)上に、n型不純物(たとえば、N(窒素)、P(リン)、As(ひ素)等)をドーピングしながらSiC結晶が成長させられる。これにより、SiC基板25上に、n−型のSiCエピタキシャル層28が形成される。
続いて、n型不純物が、SiCエピタキシャル層28の表面29からSiCエピタキシャル層28の内部にインプランテーション(注入)される。
続いて、CVD法により、ドーピングされたポリシリコン材料52がSiCエピタキシャル層28の上方から堆積される。ポリシリコン材料52の堆積は、少なくともゲートトレンチ35およびソーストレンチ41が埋め尽くされるまで続けられる。その後、堆積したポリシリコン材料52が、エッチバック面がSiCエピタキシャル層28の表面29に対して面一になるまでエッチバックされる。
次に、図6Eに示すように、CVD法により、High−k材料がSiCエピタキシャル層28の上方から堆積される。これにより、層間絶縁膜48が形成される。
この後、ソース電極50、ドレイン電極51などが形成されることにより、図5に示すMISトランジスタ21が得られる。
そこで、この第2実施形態のように、ゲート絶縁膜39全体をHigh−k材料により構成すれば、ゲートトレンチ35の両端角部36および底面38にもHigh−k材料からなるゲート絶縁膜39を接触させることができる。そのため、ゲート絶縁膜39の破壊を効果的に低減することができる。
ゲート絶縁膜39がAl2O3であれば、SiCエピタキシャル層28に対して比較的高い障壁高さを維持しながら、ゲート絶縁膜39の誘電率をSiO2に比べて大きくすることができる。その結果、チャネル(ボディ領域32)付近における量子トンネル効果によるリーク電流を低減することができる。
また、MISトランジスタ21の製造過程においては、ゲート絶縁膜39がCVD法により形成されるので、スパッタ法を使用して形成する場合に比べて、ゲート絶縁膜39における側面37上の部分の膜厚制御を簡単に行なうことができる。
また、図8に示すように、High−k材料からなる層間絶縁膜48に代えて、SiO2からなる層間絶縁膜54が採用されてもよい。
図9は、本発明の第3実施形態に係るトレンチゲート型MISトランジスタの模式的な断面図である。図9において、図5に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。そして、以下では、図9に示す構造について、図5に示す構造との相違点のみを説明し、同一の参照符号を付した各部の説明を省略する。
すなわち、この第3実施形態では、High−k膜は、ゲート絶縁膜62において、ゲートトレンチ35の底面38および両端角部36に接する部分のみに形成されている。
MISトランジスタ61を製造するには、図10Aに示すように、CVD法、LPE法、MBE法などのエピタキシャル成長法により、SiC基板25の表面26(Si面)上に、n型不純物(たとえば、N(窒素)、P(リン)、As(ひ素)等)をドーピングしながらSiC結晶が成長させられる。これにより、SiC基板25上に、n−型のSiCエピタキシャル層28が形成される。
続いて、n型不純物が、SiCエピタキシャル層28の表面29からSiCエピタキシャル層28の内部にインプランテーション(注入)される。
次に、図10Dに示すように、エッチングにより、SiO2膜63におけるSiCエピタキシャル層28のSi面上の部分が選択的に除去される。具体手には、SiO2膜63におけるSiCエピタキシャル層28の表面29上の部分、ゲートトレンチ35の両端角部36の一部および底面38上の部分、ならびにソーストレンチ41の両端角部42の一部および底面44上の部分が除去される。これにより、SiO2膜63が、ゲートトレンチ35の側面37およびソーストレンチ41の側面43に残存し、各底面38,44および各両端角部36,42の一部が露出することとなる。
次に、図10Fに示すように、CVD法により、ドーピングされたポリシリコン材料52がSiCエピタキシャル層28の上方から堆積される。ポリシリコン材料52の堆積は、少なくともゲートトレンチ35およびソーストレンチ41が埋め尽くされるまで続けられる。その後、堆積したポリシリコン材料52が、エッチバック面がSiCエピタキシャル層28の表面29に対して面一になるまでエッチバックされる。
次に、図10Hに示すように、CVD法により、High−k材料がSiCエピタキシャル層28の上方から堆積される。これにより、層間絶縁膜48が形成される。
この後、ソース電極50、ドレイン電極51などが形成されることにより、図9に示すMISトランジスタ61が得られる。
また、この第3実施形態によれば、ゲート絶縁膜62は、ゲートトレンチ35の側面37上の部分において、SiO2膜とHigh−k膜との2層構造になっている。そのため、ゲートトレンチ35の両端角部36および底面38を覆うHigh−k膜64が、SiCとの間に高い障壁高さを形成することが困難なHigh−k材料(たとえば、第2実施形態で説明したHfO2、ZrO2等)であっても、側面37に接する絶縁膜がSiO2膜63である。
また、この第3実施形態によれば、ゲートトレンチ35の底面38がSi面として形成されるので、SiO2膜63を形成したときに(図10C)、SiO2膜63におけるゲートトレンチ35の底面38(Si面)上の部分が、SiO2膜63におけるゲートトレンチ35の側面37上の部分よりも薄くなる。したがって、SiO2膜63の底面部分を残存させてゲート絶縁膜としたのでは、電界が比較的集中しやすいゲートトレンチ35の底面38および両端角部36において絶縁膜の破壊を生じる可能性が高くなる。
図11(a)(b)は、本発明の第4実施形態に係るプレーナゲート型MISトランジスタの模式的な平面図であって、図11(a)は全体図、図11(b)は内部拡大図をそれぞれ示す。図12は、図11に示すプレーナゲート型MISトランジスタの断面図であって、図11(b)の切断線D−DおよびE−Eでの切断面をそれぞれ示す。
MISトランジスタ71の表面には、ソースパッド72が形成されている。ソースパッド72は、四隅が外方へ湾曲した平面視略正方形状であり、MISトランジスタ71の表面のほぼ全域を覆うように形成されている。このソースパッド72には、その一辺の中央付近に除去領域73が形成されている。この除去領域73は、ソースパッド72が形成されていない領域である。
次に、MISトランジスタ71の内部構造について説明する。
MISトランジスタ71は、n+型(たとえば、濃度が1×1018〜1×1021cm−3)のSiC基板75を備えている。SiC基板75は、この第4実施形態では、MISトランジスタ71のドレインとして機能し、その表面76(上面)がSi面であり、その裏面77(下面)がC面である。
活性領域80において、SiCエピタキシャル層78の表層部には、p型(たとえば、濃度が1.0×1016cm−3〜1.0×1019cm−3)のボディ領域82が、行方向および列方向に一定のピッチで行列状(マトリクス状)に配列されて多数形成されている。各ボディ領域82は、平面視正方形状であり、たとえば、図11(b)の紙面における上下左右方向の長さがそれぞれ7.2μm程度である。
各ボディ領域82には、その中央部にp+型のボディコンタクト領域84(たとえば、不純物濃度が1.0×1018cm−3〜2.0×1021cm−3)が形成されており、このボディコンタクト領域84を取り囲むように、n+型のソース領域85(たとえば、不純物濃度が1.0×1018cm−3〜1.0×1021cm−3)が形成されている。ボディコンタクト領域84は、平面視正方形状であり、たとえば、図11(b)の紙面における上下左右方向の長さがそれぞれ1.6μm程度である。
また、活性領域80において、一定のピッチで行列状に配列されたボディ領域82の各間の領域(隣り合うボディ領域82の側面により挟まれるボディ間領域)は、一定(たとえば、2.8μm)幅を有する格子状である。
SiCエピタキシャル層78上には、ゲート電極87を被覆するように、層間絶縁膜89が積層されている。層間絶縁膜89は、High−k材料(SiN、Al2O3、AlON等)からなる。
層間絶縁膜89上には、第1電極としてのソース電極91が形成されている。ソース電極91は、各コンタクトホール90を介して、すべての単位セルのボディコンタクト領域84およびソース領域85に一括して接触している。すなわち、ソース電極91は、すべての単位セルに対して共通の配線となっている。
SiC基板75の裏面77には、その全域を覆うように第2電極としてのドレイン電極92が形成されている。このドレイン電極92は、すべての単位セルに対して共通の電極となっている。ドレイン電極92としては、たとえば、SiC基板75側から順にTi、Ni、AuおよびAgが積層された積層構造(Ti/Ni/Au/Ag)を適用することができる。
MISトランジスタ71を製造するには、図13Aに示すように、CVD法、LPE法、MBE法などのエピタキシャル成長法により、SiC基板75の表面76(Si面)上に、n型不純物(たとえば、N(窒素)、P(リン)、As(ひ素)等)をドーピングしながらSiC結晶が成長させられる。これにより、SiC基板75上に、n−型のSiCエピタキシャル層78が形成される。
続いて、n型不純物が、SiCエピタキシャル層78の表面79からSiCエピタキシャル層78の内部にインプランテーション(注入)される。
続いて、たとえば、1400℃〜2000℃でSiCエピタキシャル層78が熱処理される。これにより、SiCエピタキシャル層78の表層部に注入されたp型不純物およびn型不純物のイオンが活性化され、注入された箇所に応じて、ボディ領域82、ボディコンタクト領域84、ソース領域85およびガードリング88が同時に形成される。また、SiCエピタキシャル層78の基層部には、エピタキシャル成長後のままの状態を維持するドリフト領域83が形成される。
次に、図13Cに示すように、CVD法により、ドーピングされたポリシリコン材料がSiCエピタキシャル層78の上方から堆積される。その後、公知のパターニング技術により、当該ポリシリコン材料がパターニングされる。これにより、ゲート電極87が形成される。
この後、層間絶縁膜89およびゲート絶縁膜86が連続してパターニングされることによりコンタクトホール90が形成され、ソース電極91、ドレイン電極92などが形成されることにより、図12に示すMISトランジスタ71が得られる。
そこで、この第4実施形態のように、層間絶縁膜89全体をHigh−k材料により構成すれば、SiCエピタキシャル層78のトランジスタ周辺領域81にもHigh−k材料からなる層間絶縁膜89を接触させることができる。そのため、層間絶縁膜89の破壊を効果的に低減することができる。
次に、MISトランジスタ101の内部構造について説明する。
MISトランジスタ101は、n+型(たとえば、濃度が1×1018〜1×1021cm−3)のSiC基板105を備えている。SiC基板105は、第5実施形態では、MISトランジスタ101のドレインとして機能し、その表面106(上面)がSi面であり、その裏面107(下面)がC面である。
活性領域110において、SiCエピタキシャル層108にはゲートトレンチ112が格子状に形成されている(図14(b)参照)。このゲートトレンチ112によりSiCエピタキシャル層108は、それぞれが四角状(正方形状)の複数のセル113に区画されている。
ゲートトレンチ112の内面には、High−k材料(SiN、Al2O3、AlON等)からなるゲート絶縁膜122が、その全域を覆うように形成されている。ゲート絶縁膜122は、ゲートトレンチ112の底面123上の部分が、ゲートトレンチ112の側面124上の部分よりも厚くなっている。
一方、pnダイオードセル115の中央部には、SiCエピタキシャル層108の表面109からソース領域117およびボディ領域118を貫通してドリフト領域119に達する、平面視正方形状の第1ソーストレンチとしてのDiソーストレンチ133が形成されている(図14(b)および図15のF−F断面、H−H断面参照)。Diソーストレンチ133の深さは、ゲートトレンチ112と同じである。また、Diソーストレンチ133の面積は、ショットキー領域131よりも小さくて、その一辺の長さL2が3μm程度である。
G耐圧保持領域140は、交差部121におけるゲートトレンチ112の底面123全面に形成され、さらに、当該底面123から交差部121に臨む各セル113の各角部の下部に形成されたゲートトレンチ112のコーナーエッジ部141をおよびコーナーエッジ部141直上のボディ領域118に至るように形成されている。
層間絶縁膜143およびゲート絶縁膜122には、HDソーストレンチ126およびDiソーストレンチ133よりも大径のコンタクトホール144,145が形成されている。
ソース電極146は、ショットキーセル114において、HDソーストレンチ126の底側から順にショットキー領域131、HD耐圧保持領域127およびソース領域117に接触している。また、pnダイオードセル115において、Diソーストレンチ133の底側から順に底部ボディコンタクト領域138、Di耐圧保持領域134およびソース領域117に接触している。すなわち、ソース電極146は、すべてのセル113に対して共通の配線となっている。
ポリシリコン層147は、不純物がドーピングされたドープトポリシリコンを用いて形成されたドープ層であり、たとえば、1×1015cm−3以上、好ましくは、1×1019〜1×1021cm−3の高濃度で不純物がドーピングされた高濃度ドープ層である。ポリシリコン層147をドープ層(高濃度ドープ層を含む)として形成するときの不純物としては、N(窒素)、P(リン)、As(ひ素)などのn型不純物、Al(アルミニウム)、B(ホウ素)などのp型不純物を用いることができる。また、ポリシリコン層147の厚さは、たとえば、5000Å〜10000Åである。
中間層148は、ポリシリコン層147上に積層されたメタル層149であり、Ti(チタン)を含有する層の単層またはTiを含有する層を含む複数の層からなる。Tiを含有する層は、Ti、TiN(窒化チタン)などを用いて形成することができる。また、中間層148の厚さは、たとえば、200nm〜500nmである。
このような場合に、ボディダイオード150の整流作用により、電流が、たとえば還流電流としてモータコイルに流れると、以下の不具合がある。
この電界は、ゲート電極125とSiCエピタキシャル層108との電位差に起因して生じるものである。そして、ゲートトレンチ112の底面123においては、ゲート電極125を基準(0V)として非常に高い電位の等電位面が分布し、しかも等電位面の間隔が小さいため、非常に大きな電界が生じる。たとえば、ドレイン電圧が900Vであれば、ドレイン電極152に接するSiC基板105の裏面107付近では900Vの等電位面が分布しており、SiC基板105の裏面107からSiCエピタキシャル層108の表面109側へ向かうにつれて電圧降下を生じるが、ゲートトレンチ112の底面123付近では、数十V程度の等電位面が分布する。そのため、ゲートトレンチ112の底面123では、ゲート電極125側へ向かう非常に大きな電界が生じる。とりわけ、このMISトランジスタ101のように、ゲートトレンチ112が格子状に形成されており、格子状のゲートトレンチ112の窓部に四角柱状のセル113が配列されている場合は、セル113の各角部に形成されたゲートトレンチ112のコーナーエッジ部141付近において、ゲート絶縁膜122の絶縁破壊が特に発生しやすい。
前述の第5実施形態では、HDソーストレンチ126は、その側面に段差が形成されていない平面状のものであったが、この第6実施形態に係るMISトランジスタ161のHDソーストレンチ162は、SiCエピタキシャル層108の表面109からボディ領域118までの深さのHD上層トレンチ163(第2上層トレンチ)と、HD上層トレンチ163よりも幅が狭く、ボディ領域118からドリフト領域119までの深さのHD下層トレンチ164(第2下層トレンチ)とを含む。これによりHDソーストレンチ162では、HD上層トレンチ163の側面がHD下層トレンチ164の側面よりも外側に一段広がった2段構造を有している。
同様に、MISトランジスタ161のDiソーストレンチ166は、SiCエピタキシャル層108の表面109からボディ領域118までの深さのDi上層トレンチ167(第1上層トレンチ)と、Di上層トレンチ167よりも幅が狭く、ボディ領域118からドリフト領域119までの深さのDi下層トレンチ168(第1下層トレンチ)とを含む。これによりDiソーストレンチ166では、Di上層トレンチ167の側面がDi下層トレンチ168の側面よりも外側に一段広がった2段構造を有している。
以上のように、このMISトランジスタ161によっても、前述のMISトランジスタ101と同様の作用効果を達成することができる。
図17(a)(b)は、本発明の第7実施形態に係るプレーナゲート型MISトランジスタ181の模式的な平面図であって、図17(a)は全体図、図17(b)は内部拡大図をそれぞれ示す。図18は、図17(a)(b)のプレーナゲート型MISトランジスタ181の断面図であって、図17(b)の切断線I−IおよびJ−Jでの切断面をそれぞれ示す。図17および図18において、図14および図15に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
プレーナ型MISトランジスタ181では、High−k材料(SiN、Al2O3、AlON等)からなるゲート絶縁膜182は、ゲートトレンチ112の内面に形成される代わりに、SiCエピタキシャル層108の表面109に形成され、その上に、ゲート電極183が形成されている。
図19(a)(b)は、本発明の第8実施形態に係るトレンチゲート型MISトランジスタ191の模式的な平面図であって、図19(a)は全体図、図19(b)は内部拡大図をそれぞれ示す。図20は、図19(a)(b)のトレンチゲート型MISトランジスタ191の断面図であって、図19(b)の切断線K−KおよびL−Lでの切断面をそれぞれ示す。図19および図20において、図14および図15に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
この第8実施形態に係るMISトランジスタ191では、互いに同じ大きさの平面視四角形のショットキーセル114およびpnダイオードセル115が行列状(マトリクス状)に配列されており、ショットキーセル114はpnダイオードセル115に包囲されている。
以上のように、このMISトランジスタ191によっても、前述のMISトランジスタ101と同様の作用効果を達成することができる。
なお、前述の第5〜第8の実施形態において、ショットキーセル114は、図21(a)(b)に示すように、たとえば、pnダイオードセル115の9つ分に相当する面積を有していて、ショットキーセル114の一辺の長さがpnダイオードセル115の一辺の長さの3倍に相当していてもよい。
MISトランジスタ201は、SiCが採用されたトレンチゲート型DMISFET(Double diffused Metal Insulator Semiconductor Field Effect Transistor)であり、たとえば、図22(a)に示すように、平面視正方形のチップ状である。チップ状のMISトランジスタ201は、図22(a)の紙面における上下左右方向の長さがそれぞれ数mm程度である。
次に、MISトランジスタ201の内部構造について説明する。
MISトランジスタ201は、n+型(たとえば、濃度が1×1018〜1×1021cm−3)のSiC基板205を備えている。SiC基板205は、第9実施形態では、MISトランジスタ201のドレインとして機能し、その表面206(上面)がSi面であり、その裏面207(下面)がC面である。
活性領域210において、SiCエピタキシャル層208の表層部には、p型(たとえば、濃度が1.0×1016cm−3〜1.0×1019cm−3)のボディ領域212が、行方向および列方向に一定のピッチで行列状(マトリクス状)に配列されて多数形成されている。各ボディ領域212は、平面視正方形状であり、たとえば、図22(b)の紙面における上下左右方向の長さがそれぞれ7.2μm程度である。
各ボディ領域212には、その表面209側のほぼ全域にn+型(たとえば、濃度が1×1018〜1×1021cm−3)のソース領域214が形成されている。
具体的には、ゲートトレンチ215は、隣り合うボディ領域212の各間を、各ボディ領域212の4つの側面に沿って行方向および列方向のそれぞれに直線状に延びる線状部216と、行方向に延びる線状部216と列方向に延びる線状部216とが交差する交差部217とを含んでいる。交差部217は、平面視で2行2列に配列されたボディ領域212に着目したとき、配列された4つのボディ領域212の内側の角に取り囲まれ、ボディ領域212の四辺の延長線により区画される平面視正方形状の部分である。また、ゲートトレンチ215は、互いに対向する側面218と底面219とが湾曲面を介して連続する断面U字状である。
そして、ゲート絶縁膜222の内側をn型不純物が高濃度にドーピングされたポリシリコン材料で埋め尽くすことにより、ゲートトレンチ215内にゲート電極223が埋設されている。こうして、ソース領域214とドリフト領域213とが、SiCエピタキシャル層208の表面209に垂直な縦方向にボディ領域212を介して離間して配置された、縦型MISトランジスタ構造が構成されている。
ゲート耐圧保持領域227は、格子状のゲートトレンチ215に沿って形成されており、ゲートトレンチ215の交差部217に形成された第2耐圧保持領域としての第1領域229と、ゲートトレンチ215の線状部216に形成された第3耐圧保持領域としての第2領域230とを一体的に含んでいる。
これにより、ソーストレンチ224の底面226の中央部には、ドリフト領域213の一部からなる平面視正方形状のドリフト露出領域233が形成されている。
SiCエピタキシャル層208上には、ゲート電極223を被覆するように、High−k材料(SiN、Al2O3、AlON等)からなる層間絶縁膜235が積層されている。
ポリシリコン層238は、不純物がドーピングされたドープトポリシリコンを用いて形成されたドープ層であり、たとえば、1×1015cm−3以上、好ましくは、1×1019〜1×1021cm−3の高濃度で不純物がドーピングされた高濃度ドープ層である。ポリシリコン層238をドープ層(高濃度ドープ層を含む)として形成するときの不純物としては、N(窒素)、P(リン)、As(ひ素)などのn型不純物、Al(アルミニウム)、B(ホウ素)などのp型不純物を用いることができる。また、ポリシリコン層238の厚さは、たとえば、5000Å〜10000Åである。
すなわち、ポリシリコン層238は、ソーストレンチ224の側面225においてソース耐圧保持領域228に接し、側面225およびSiCエピタキシャル層208の表面209におけるソーストレンチ224の周縁部においてソース領域214に接する第1部分241と、ソーストレンチ224の底面226においてドリフト露出領域233に接する第2部分242とを有している。
メタル層240は、中間層239上に積層されており、たとえば、Al(アルミニウム)、Au(金)、Ag(銀)、Cu(銅)、Mo(モリブデン)、それらの合金およびそれらを含有するメタル材料を用いて形成することができる。メタル層240は、ソース電極237の最表層をなしている。また、メタル層240の厚さは、たとえば、1μm〜5μmである。
このような場合に、ボディダイオード243の整流作用により、電流が、たとえば還流電流としてモータコイルに流れると、以下の不具合がある。
この電界は、ゲート電極223とSiCエピタキシャル層208との電位差に起因して生じるものである。そして、ゲートトレンチ215の底面219においては、ゲート電極223を基準(0V)として非常に高い電位の等電位面が分布し、しかも等電位面の間隔が小さいため、非常に大きな電界が生じる。たとえば、ドレイン電圧が900Vであれば、ドレイン電極244に接するSiC基板205の裏面207付近では900Vの等電位面が分布しており、SiC基板205の裏面207からSiCエピタキシャル層208の表面209側へ向かうにつれて電圧降下を生じるが、ゲートトレンチ215の底面219付近では、数十V程度の等電位面が分布する。そのため、ゲートトレンチ215の底面219では、ゲート電極223側へ向かう非常に大きな電界が生じる。とりわけ、第9実施形態のように、ゲートトレンチ215が格子状に形成されており、格子状のゲートトレンチ215の窓部に四角柱状の単位セル221が配列されている場合は、単位セル221の各角部220に形成されたゲートトレンチ215のコーナーエッジ部231付近において、ゲート絶縁膜222の絶縁破壊が特に発生しやすい。
また、第2領域230の濃度が第1領域229の濃度よりも高く、さらに、第2領域230の厚さT2が第1領域229の厚さT1よりも小さい(T1>T2)ので、チャネル抵抗の上昇を防止することもできる。
図24(a)(b)は、本発明の第10実施形態に係るプレーナゲート型MISトランジスタの模式的な平面図であって、図24(a)は全体図、図24(b)は内部拡大図をそれぞれ示す。図25は、図24(a)(b)に示すプレーナゲート型MISトランジスタの断面図であって、図24(b)の切断線O−OおよびP−Pでの切断面をそれぞれ示す。
MISトランジスタ251の表面には、ソースパッド252が形成されている。ソースパッド252は、四隅が外方へ湾曲した平面視略正方形状であり、MISトランジスタ251の表面のほぼ全域を覆うように形成されている。このソースパッド252には、その一辺の中央付近に除去領域253が形成されている。この除去領域253は、ソースパッド252が形成されていない領域である。
次に、MISトランジスタ251の内部構造について説明する。
MISトランジスタ251は、n+型(たとえば、濃度が1×1018〜1×1021cm−3)のSiC基板255を備えている。SiC基板255は、第10実施形態では、MISトランジスタ251のドレインとして機能し、その表面256(上面)がSi面であり、その裏面257(下面)がC面である。
活性領域260において、SiCエピタキシャル層258の表層部には、p型(たとえば、濃度が1.0×1016cm−3〜1.0×1019cm−3)のボディ領域262が、行方向および列方向に一定のピッチで行列状(マトリクス状)に配列されて多数形成されている。各ボディ領域262は、平面視正方形状であり、たとえば、図24(b)の紙面における上下左右方向の長さがそれぞれ7.2μm程度である。
各ボディ領域262には、その表面259側のほぼ全域にn+型(たとえば、濃度が1×1018〜1×1021cm−3)のソース領域264が形成されている。
具体的には、ボディ間領域265は、隣り合うボディ領域262の各間を、各ボディ領域262の4つの側面に沿って行方向および列方向のそれぞれに直線状に延びる線状部266と、行方向に延びる線状部266と列方向に延びる線状部266とが交差する交差部267とを含んでいる。交差部267は、平面視で2行2列に配列されたボディ領域262に着目したとき、配列された4つのボディ領域262の内側の角に取り囲まれ、ボディ領域262の四辺の延長線により区画される平面視正方形状の部分である。
また、SiCエピタキシャル層258には、SiCエピタキシャル層258にp型不純物をインプランテーションすることにより形成された、p型のゲート耐圧保持領域277および第1耐圧保持領域としてのソース耐圧保持領域278が形成されている。
第1領域279は、交差部267に臨む4つの単位セル271の各角部270に形成されたボディ領域262のコーナ部281に至るように形成されている。すなわち、第1領域279は、平面視では、ボディ間領域265の交差部267よりもやや大きい正方形状に形成されていて、その各角が、当該交差部267に臨む4つの単位セル271の各角部270にそれぞれ入り込んでいる。また、第1領域279の濃度は、ボディ領域262の濃度以上で、ドリフト領域263の濃度よりも高く、たとえば、1×1018〜1×1019cm−3である。また、第1領域279におけるSiCエピタキシャル層258の表面259からSiC基板255へ向かう方向に沿う厚さT4は、たとえば、0.8μm程度である。
これにより、ソーストレンチ274の底面276の中央部には、ドリフト領域263の一部からなる平面視正方形状のドリフト露出領域283が形成されている。
SiCエピタキシャル層258上には、ゲート電極273を被覆するように、High−k材料(SiN、Al2O3、AlON等)からなる層間絶縁膜285が積層されている。
ポリシリコン層288は、不純物がドーピングされたドープトポリシリコンを用いて形成されたドープ層であり、たとえば、1×1015cm−3以上、好ましくは、1×1019〜1×1021cm−3の高濃度で不純物がドーピングされた高濃度ドープ層である。ポリシリコン層288をドープ層(高濃度ドープ層を含む)として形成するときの不純物としては、N(窒素)、P(リン)、As(ひ素)などのn型不純物、Al(アルミニウム)、B(ホウ素)などのp型不純物を用いることができる。また、ポリシリコン層288の厚さは、たとえば、5000Å〜10000Åである。
すなわち、ポリシリコン層288は、ソーストレンチ274の側面275においてソース耐圧保持領域278に接し、側面275およびSiCエピタキシャル層258の表面259におけるソーストレンチ274の周縁部においてソース領域264に接する第1部分291と、ソーストレンチ274の底面276においてドリフト露出領域283に接する第2部分292とを有している。
メタル層290は、中間層289上に積層されており、たとえば、Al(アルミニウム)、Au(金)、Ag(銀)、Cu(銅)、Mo(モリブデン)、それらの合金およびそれらを含有するメタル材料を用いて形成することができる。メタル層290は、ソース電極287の最表層をなしている。また、メタル層290の厚さは、たとえば、1μm〜5μmである。
すなわち、第10実施形態では、ポリシリコン層288がドリフト領域263(ドリフト露出領域283)に対してヘテロ接合を形成している。そのため、ソース−ドレイン間に逆起電力がかかった場合、ポリシリコン層288の第2部分292とドリフト領域263とのヘテロ接合部に優先的に電流が流れ、ボディダイオード293に流れる電流を少なくするか、またはなくすことができる。こうしてMISトランジスタ251を流れた電流は、たとえば還流電流として電動モータに流すことができる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述のショットキーバリアダイオード1および各MISトランジスタ21,61,71,101,161,181,191,201,247,251,297の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、MISトランジスタ21において、p型の部分がn型であり、n型の部分がp型であってもよい。
本発明の半導体パワーデバイスは、たとえば、電気自動車(ハイブリッド車を含む)、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置(とくに自家発電装置)が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
また、本発明の各実施形態において表した構成要素は、本発明の範囲で組み合わせることができる。
Claims (16)
- 第1電極および第2電極と、
所定の厚さおよび不純物濃度を有する半導体からなり、前記第1電極および前記第2電極が接合され、当該第1電極と第2電極との間に電気伝導を発生させるキャリヤが移動するための活性領域を有する耐圧保持層と、
前記耐圧保持層上に形成され、前記耐圧保持層に接する部分に、SiO2よりも高い誘電率を有する高誘電率部を有する絶縁膜とを含み、
前記耐圧保持層は、第1導電型のソース領域と、前記ソース領域に接する第2導電型のボディ領域と、前記ボディ領域に接する第1導電型のドリフト領域とを含む電界効果トランジスタ構造を前記活性領域内に有しており、
前記第1電極が、前記ソース領域に電気的に接続されたソース電極を含み、
前記第2電極が、前記ドリフト領域に電気的に接続されたドレイン電極を含み、
前記絶縁膜は、前記高誘電率部よりも低い誘電率を有し、前記ボディ領域に接触する低誘電率絶縁膜と、前記低誘電率絶縁膜に積層され、前記高誘電率部としての高誘電率絶縁膜とを含む積層構造を有し、
前記高誘電率絶縁膜は、前記積層構造から部分的に延びて、前記ドリフト領域に接触している部分を有している、半導体パワーデバイス。 - 前記高誘電率部は、前記活性領域を取り囲むデバイス外周部に接するように形成されている、請求項1に記載の半導体パワーデバイス。
- 前記高誘電率部が、SiN、Al 2 O 3 またはAlONからなる、請求項1または2に記載の半導体パワーデバイス。
- 前記耐圧保持層が、ワイドバンドギャップ半導体からなる、請求項1〜3のいずれか一項に記載の半導体パワーデバイス。
- 前記ワイドバンドギャップ半導体が、SiC、GaNまたはダイヤモンドである、請求項4に記載の半導体パワーデバイス。
- 前記耐圧保持層が、化合物半導体からなる、請求項1〜4のいずれか一項に記載の半導体パワーデバイス。
- 前記電界効果トランジスタ構造は、前記ソース領域と前記ドリフト領域とが前記耐圧保持層の表面に垂直な縦方向に前記ボディ領域を介して離間して配置された、縦型トランジスタ構造を含み、
前記縦型トランジスタ構造は、前記耐圧保持層の表面から前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達するソーストレンチを含み、
前記ソース電極は、前記ソーストレンチ内において前記ソース領域、前記ボディ領域および前記ドリフト領域に接している、請求項1〜6のいずれか一項に記載の半導体パワーデバイス。 - 前記電界効果トランジスタ構造は、前記ソース領域、前記ボディ領域および前記ドリフト領域に跨るように形成されたゲートトレンチを含むトレンチゲート構造を有し、
前記ゲートトレンチ内には、前記ボディ領域に対向するゲート電極が形成されており、
前記絶縁膜は、前記ゲート電極と前記ゲートトレンチの内面との間に介在されたゲート絶縁膜を含み、当該ゲート絶縁膜における前記ゲートトレンチの底面および/または前記ゲートトレンチの角部に接する部分に前記高誘電率部を有している、請求項1〜7のいずれか一項に記載の半導体パワーデバイス。 - 前記ゲート絶縁膜は、前記ゲートトレンチの底面および/または前記ゲートトレンチの角部に接する部分に形成された前記高誘電率部としての高誘電率ゲート絶縁膜と、当該高誘電率ゲート絶縁膜に積層され、前記高誘電率ゲート絶縁膜よりも低い誘電率を有する低誘電率ゲート絶縁膜とを含む積層構造を有する、請求項8に記載の半導体パワーデバイス。
- 前記耐圧保持層は、SiCからなり、
前記ゲート絶縁膜は、Al 2 O 3 からなる、請求項8または9に記載の半導体パワーデバイス。 - 前記ゲート絶縁膜は、前記ゲートトレンチの側面における前記ボディ領域に接する部分に形成されたSiO 2 膜を含む、請求項8または9に記載の半導体パワーデバイス。
- 前記ゲート絶縁膜は、前記SiO 2 膜上に積層され、SiO 2 よりも高い誘電率を有する絶縁膜を含む、請求項11に記載の半導体パワーデバイス。
- 前記耐圧保持層は、その表面にSi(シリコン)面を有するSiCからなり、
前記ゲートトレンチは、SiCからなる前記耐圧保持層のSi面から前記耐圧保持層の内側へ向かって形成されている、請求項11または12に記載の半導体パワーデバイス。 - 前記高誘電率部が、前記ゲート絶縁膜における前記ゲートトレンチの底面および/または前記ゲートトレンチの角部のみに形成されている、請求項11〜13のいずれか一項に記載の半導体パワーデバイス。
- SiCからなる半導体層と、この半導体層に形成され、第1導電型のソース領域と、前記ソース領域に接する第2導電型のボディ領域と、前記ボディ領域に接する第1導電型のドリフト領域と、前記ソース領域、前記ボディ領域および前記ドリフト領域に跨るように形成されたゲートトレンチと、前記ゲートトレンチの内面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ボディ領域に対向するゲート電極とを含むトレンチゲート型トランジスタ構造を有する半導体パワーデバイスの製造方法であって、
前記半導体層のSi(シリコン)面からその内側へ向かって前記ゲートトレンチを形成する工程と、
前記ゲートトレンチの内面にSiO 2 からなる第1絶縁膜を形成する工程と、
前記第1絶縁膜における前記ゲートトレンチの底面上の部分を除去する工程と、
前記第1絶縁膜の除去により露出した前記ゲートトレンチの前記底面を覆うように、SiO 2 よりも高い誘電率を有する第2絶縁膜を形成する工程とを含む、半導体パワーデバイスの製造方法。 - 前記第1絶縁膜を形成する工程が、熱酸化法により前記第1絶縁膜を形成する工程であり、
前記第2絶縁膜を形成する工程が、CVD法により前記第2絶縁膜を形成する工程である、請求項15に記載の半導体パワーデバイスの製造方法。
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