WO2011111135A1 - 半導体装置及びその製造方法 - Google Patents

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山科大悟
井上真幸
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パナソニック株式会社
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    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like

Definitions

  • the technology described in this specification relates to a semiconductor device and a manufacturing method thereof, and more particularly, to an LDMOS (Laterally Diffused Metal Oxide Semiconductor) transistor that realizes a low on-resistance while maintaining a withstand voltage, and a manufacturing method thereof.
  • LDMOS Laterally Diffused Metal Oxide Semiconductor
  • MOS field effect transistors MOSFETs
  • an LDMOS transistor capable of forming a short channel device regardless of mask accuracy by forming a channel region by ion implantation and heat treatment.
  • this LDMOS transistor it is possible to reduce the on-resistance by reducing the channel resistance component.
  • the on-resistance and the breakdown voltage are in a trade-off relationship, and the LDMOS transistor is no exception. Therefore, in order to maintain the breakdown voltage, a thick oxide film is formed between the drain region and the end of the gate electrode by the LOCOS method, and the gate end is offset from the drain region (the position of the effective gate end is determined).
  • LOCOS offset type LDMOS transistor that can alleviate the electric field concentrated at the end of the gate electrode by shifting.
  • FIG. 17 shows a cross section of a general LDMOS transistor.
  • the LDMOS transistor semiconductor device
  • the N-channel type is shown.
  • a general semiconductor device includes a LOCOS oxide film 303, a p-type body diffusion region 302, an n-type source diffusion region 306, and an n-type drain on an n-type semiconductor substrate 301, respectively. Diffusion regions 307 are formed respectively. Source diffusion region 306 is formed above body diffusion region 302. The LOCOS oxide film 303 is formed between the source diffusion region 306 and the drain diffusion region 307, and is disposed apart from the body diffusion region 302.
  • the gate insulating film 304 is formed on the semiconductor substrate 301 including the body diffusion region 302, and the gate electrode 305 is formed from the gate insulating film 304 to the LOCOS oxide film 303.
  • an interlayer insulating film 323 having openings above the source diffusion region 306 and above the drain diffusion region 307 is formed.
  • a source electrode 316 is formed on a portion of the source diffusion region 306 where the opening of the interlayer insulating film 323 is provided, and a drain electrode 317 is formed on a portion of the drain diffusion region 307 where the opening of the interlayer insulating film 323 is provided. Is formed.
  • the withstand voltage is increased by an electric field concentrated on the end portion of the LOCOS oxide film 303 on the source diffusion region 306 side and the junction region between the corner region at the bottom of the body diffusion region 302 and the n-type portion of the semiconductor substrate 301. Determined.
  • the n-type impurity concentration of a portion (gap region 309) located between the body diffusion region 302 and the LOCOS oxide film 303 in the surface portion of the semiconductor substrate 301 is set as the LOCOS oxide film 303 in the semiconductor substrate 301. It is formed thinner than the n-type impurity concentration in the portion located below. This relaxes the electric field concentration at the bird's peak portion of the LOCOS oxide film 303 closer to the source diffusion region 306 and improves the breakdown voltage compared to a semiconductor device in which the impurity concentration in the gap region 309 is not reduced. Is possible.
  • the electric field applied to the bird's peak portion at the end of the LOCOS oxide film 303 closer to the source diffusion region 306 is reduced by reducing the n-type impurity concentration in the gap region 309. Mitigating and improving pressure resistance.
  • the inventors of the present application have found that the LDMOS transistor has a problem that the on-resistance increases because the impurity concentration of the surface portion of the semiconductor substrate 301 that becomes a carrier path when ON is low.
  • an object of the present invention is to provide an LDMOS transistor that can maintain both breakdown voltage resistance and low on-resistance.
  • a semiconductor device includes a first conductivity type drift diffusion region formed on an upper portion of a semiconductor substrate, a second conductivity type body diffusion region formed on an upper portion of the semiconductor substrate, and the body diffusion.
  • a source diffusion region of a first conductivity type formed in the upper portion of the region, an insulating film embedded in a trench formed in the upper portion of the drift diffusion region, and formed at a position separated from the body diffusion region;
  • the body is formed with a gate insulating film interposed between a drain diffusion region of a first conductivity type formed above the drift diffusion region and adjacent to the source diffusion region in a direction opposite to the source diffusion region.
  • a gate electrode formed on the insulating film from the diffusion region to the drift diffusion region.
  • the drift diffusion region has a substrate inner region and a surface region formed on the substrate inner region and below the gate electrode and including a first conductivity type impurity having a higher concentration than the substrate inner region. is doing.
  • the surface region is a part of the path of carriers flowing from the source diffusion region to the drain diffusion region, and the impurity concentration of the surface region is higher than that of the substrate inner region.
  • the resistance in the semiconductor device can be reduced.
  • the impurity concentration is high in a part of the drift diffusion region, the breakdown voltage is not much different from the case where the impurity concentration in the surface region is not increased.
  • the insulating film formed between the source diffusion region and the drain diffusion region is embedded in the trench, the electric field concentration is reduced as compared with the case where the LOCOS oxide film is used as the insulating film, and the pressure resistance is improved. It is possible to plan.
  • the first conductivity type may be n-type and the second conductivity type may be p-type, the first conductivity type may be p-type, and the second conductivity type may be n-type.
  • first conductive type impurity ions are implanted into a semiconductor substrate by first ion implantation to form a first conductive type substrate internal region, and the first conductivity type
  • the first conductivity type impurity ions are implanted into the semiconductor substrate by the second ion implantation having a lower implantation energy and a larger dose than the ion implantation, and the first conductivity type surface region is formed at a position shallower than the inner region of the substrate.
  • a drift diffusion region including the substrate inner region and the surface region, a step (b) forming a trench in a predetermined region of the drift diffusion region, and filling the trench A step (c) of forming an insulating film, and a step (d) of forming a gate electrode on the semiconductor substrate and on the insulating film with a gate insulating film interposed between the semiconductor substrate and the semiconductor substrate.
  • a source diffusion region of a first conductivity type is formed above the body diffusion region, and a first region is adjacent to the upper portion of the drift diffusion region in the direction opposite to the source diffusion region when viewed from the insulating film.
  • step (a) the impurity concentration of the surface region serving as a carrier path can be made higher than that in the substrate inner region, so that the on-resistance of the semiconductor device can be reduced. Also, by providing a trench in the drift diffusion region and forming an insulating film filling the trench, electric field concentration at the end of the insulating film on the source diffusion region side can be reduced compared to the case where the insulating film is formed by the LOCOS method. May be relaxed.
  • the impurity concentration of the surface region of the drift diffusion region of the first conductivity type is higher than that of the substrate inner region, and the gate electrode end (insulating film) where the electric field is concentrated.
  • An insulating film embedded in the trench is formed on the end of the source diffusion region. Therefore, it is possible to realize a semiconductor device capable of reducing on-resistance while maintaining a withstand voltage and a method for manufacturing the same.
  • FIG. 7B to 7D are process cross-sectional views illustrating a method for manufacturing an LDMOS transistor according to a first modification
  • FIG. 7A illustrates a trench in the LDMOS transistor after the process illustrated in FIG. It is a figure which shows the n-type impurity concentration of the semiconductor substrate in the same depth position as the bottom part.
  • (A) is a figure which shows the impurity concentration of the semiconductor substrate in the same depth position as the bottom part of a trench in the LDMOS transistor after completion
  • (b) is a 1st deformation
  • (A), (c), (d) is process sectional drawing which shows the manufacturing method of the LDMOS transistor which concerns on a 2nd modification
  • (b) is n in the semiconductor substrate in the process shown to (a). It is a figure which shows type impurity concentration distribution.
  • (A)-(d) is process sectional drawing which shows the manufacturing method of the LDMOS transistor which concerns on a 2nd modification.
  • (A), (b) is process sectional drawing which shows the manufacturing method of the LDMOS transistor which concerns on a 2nd modification. It is sectional drawing which shows the 3rd modification of the LDMOS transistor which concerns on embodiment of this invention.
  • (A), (c), (d) is process sectional drawing which shows the manufacturing method of the LDMOS transistor which concerns on a 3rd modification
  • (b) is n in the semiconductor substrate in the process shown to (a). It is a figure which shows type impurity concentration distribution.
  • (A)-(c) is process sectional drawing which shows the manufacturing method of the LDMOS transistor which concerns on a 3rd modification
  • (d) is a top view which shows the LDMOS transistor after completion
  • the first conductivity type is n-type and the second conductivity type is p-type.
  • the first conductivity type is p-type and the second conductivity type is n-type.
  • LDMOS transistor the same effect as in the case where the conductivity type is reversed can be exhibited.
  • the configuration of one transistor such as a source, a drain, a gate electrode, and a gate insulating film is described for easy understanding.
  • a plurality of LDMOS transistors are usually arranged on a semiconductor substrate. Is done.
  • FIG. 1 is a cross-sectional view of an LDMOS transistor (semiconductor device) according to an embodiment of the present invention.
  • the LDMOS transistor according to this embodiment includes a p-type (second conductivity type) semiconductor substrate 1 and an n-type (first conductivity type) drift diffusion formed on the semiconductor substrate 1.
  • Region 10 p-type body diffusion region 2 formed above drift diffusion region 10 (that is, the upper portion of semiconductor substrate 1), and p-type back gate diffusion region formed above body diffusion region 2 and in contact with each other 8 and n-type source diffusion region 6, n-type drain diffusion region 7 formed above drift diffusion region 10, and between source diffusion region 6 and drain diffusion region 7, source diffusion region 6 And an oxide film (insulating film) 14 disposed apart from the body diffusion region 2.
  • the oxide film 14 is embedded in a trench 13 formed on the drift diffusion region 10.
  • the LDMOS transistor includes a gate insulating film 4 formed over a part of the body diffusion region 2, a drift diffusion region 10 and a part of the oxide film 14, and a gate formed on the gate insulating film 4.
  • One end of the gate electrode 5 in the gate length direction is on the body diffusion region 2 or the source diffusion region 6, and the other end is on the oxide film 14.
  • the interlayer insulating film 23 is made of, for example, BPSG (Borophosphosilicate Glass).
  • the gate electrode 5 is located between the source diffusion region 6 and the drain diffusion region 7 when viewed in plan.
  • the back gate diffusion region 8 contains a higher concentration of p-type impurities than the semiconductor substrate 1.
  • the back gate diffusion region 8 is provided at a position opposite to the drain diffusion region 7 when viewed from the source diffusion region 6.
  • the drift diffusion region 10 is directly below the gate electrode 5 (gate insulating film 4) and is an n-type formed in a region located between the body diffusion region 2 and the oxide film 14. It has a surface region 12 and a substrate internal region 11 located below the surface region 12 and having a lower n-type impurity concentration than the surface region 12. The n-type impurity concentration in the substrate inner region 11 and the surface region 12 is lower than the n-type impurity concentration in the source diffusion region 6 and the drain diffusion region 7.
  • the surface region 12 forms a pn junction with the body diffusion region 2.
  • the n-type impurity concentration of the surface region 12 of the drift diffusion region 10 that becomes a carrier path at the time of turning on is higher than that of other portions of the drift diffusion region 10, resistance in the surface region 12 is increased. As a result, the on-resistance can be reduced.
  • the LOCOS closer to the source diffusion region 306 is used.
  • the electric field concentrates at the bird's peak portion at the end of the oxide film 303, and the breakdown voltage decreases.
  • a trench 13 is formed in a portion of the semiconductor substrate 1 located below the end of the gate electrode 5 on the drain diffusion region 7 side.
  • the surface region 12 having a high impurity concentration is removed from the portion where the electric field concentration is likely to occur in the semiconductor substrate 1, so that the end portion of the drift diffusion region 10 on the drain diffusion region 7 side of the gate electrode 5. It is possible to alleviate electric field concentration in a region located in the vicinity, and it is possible to suppress a decrease in breakdown voltage.
  • a general LDMOS has a larger cell area than a core transistor of an integrated circuit in order to obtain a withstand voltage. For this reason, it has been the mainstream to form the element isolation region by LOCOS, which is easier to manufacture than by the STI (Shallow Trrench Isolation) method.
  • the element isolation region (not shown) and the oxide film 14 are formed by the STI method. This is because the inventor of the present application has independently studied a configuration for reducing the electric field concentration. As a result, the structure is adopted.
  • FIG. 2 is a cross-sectional view showing the elongation of the depletion layer 25 when the LDMOS transistor according to the embodiment of the present invention is off.
  • the trench 13 is formed below the end of the gate electrode 5 on the drain diffusion region 7 side, so that the potential gradient at the end of the gate electrode 5 is moderated, and the depletion layer 25 is turned on when the drain diffusion region 7 is turned on. It can be extended to the 7 side. Therefore, in the LDMOS transistor of this embodiment, even if the concentration of the surface region 12 located immediately below the gate electrode 5 is increased, the breakdown voltage is hardly reduced.
  • FIG. 3 is a sectional view showing a carrier path 26 when the LDMOS transistor according to the embodiment of the present invention is on.
  • carriers flow in from the source diffusion region 6 and flow into the drift diffusion region 10 via an inversion layer generated on the surface of the body diffusion region 2 when turned on. Further, the carriers that have flowed into the drift diffusion region 10 flow into the drain diffusion region 7 via the surface region 12 of the drift diffusion region 10.
  • the impurity concentration of the surface region 12 is higher than that of the other part of the drift diffusion region 10 (substrate internal region 11), the resistance component of the drift diffusion region 10 is reduced and low ON Enables resistance.
  • the n-type impurity concentration in the substrate inner region 11 of the drift diffusion region 10 is preferably about 1 ⁇ 10 16 cm ⁇ 3 to 5 ⁇ 10 16 cm ⁇ 3, for example, and the impurity concentration in the surface region 12 is 2 ⁇ 10 16 cm, for example. -3 to 8 ⁇ 10 16 cm -3 is preferable.
  • FIG. 4 (a), 4 (c), 4 (d) and 5 (a) to 5 (c) are process cross-sectional views showing a method of manufacturing the LDMOS transistor according to the present embodiment
  • FIG. FIG. 5D is a diagram showing an n-type impurity concentration distribution in the semiconductor substrate in the process shown in FIG. 4A
  • FIG. 5D is a plan view showing the LDMOS transistor after the process shown in FIG.
  • the source electrode 16 and the drain electrode 17 are not shown, and the interlayer insulating film 23 shows only an opening for electrode formation.
  • an n-type drift diffusion region 10 is formed on the p-type semiconductor substrate 1. Specifically, the n-type impurity ions are implanted twice or more into the upper portion of the semiconductor substrate 1 with different implantation energies, and the dose amount at the shallow position is greater than the dose amount at the deep position. Also make it bigger. Thereby, the n-type impurity concentration of surface region 12 of drift diffusion region 10 can be made larger than the n-type impurity concentration of the substrate internal region.
  • phosphorus is used as the n-type impurity to be implanted, and n-type impurity implantation for forming the substrate internal region 11 is performed at least once, and the implantation dose is 1 ⁇ 10 12 cm ⁇ 2 to 6 ⁇ 10 6.
  • the acceleration energy is about 12 cm -2 and 100 keV or more.
  • the n-type impurity implantation for forming the surface region 12 is performed at least once, the implantation dose is about 2 ⁇ 10 12 cm ⁇ 2 to 1 ⁇ 10 13 cm ⁇ 2 , and the acceleration energy is 80 keV or less.
  • the concentration profile immediately after implantation of the drift diffusion region 10 formed in this way is as shown in FIG.
  • a resist 21 is applied and developed on the nitride film 20.
  • An opening is formed in a predetermined region away from the region where the diffusion region 2 is formed.
  • the nitride film 20 and a part of the oxide film 19 are sequentially removed by etching using the resist 21 as a mask.
  • a trench 13 is formed on the semiconductor substrate 1 (drift diffusion region 10) by etching.
  • the depth of the trench 13 is, for example, about 0.4 ⁇ m to 2.0 ⁇ m so as to reach at least the surface region 12.
  • a (silicon) oxide film 14 is formed as an insulating film above the semiconductor substrate 1 by, for example, a CVD (Chemical Vapor Deposition) method.
  • the trench 13 is embedded.
  • the oxide film 14 is subjected to CMP (Chemical Mechanical Polishing) to remove the oxide film 14 from the nitride film 20.
  • CMP Chemical Mechanical Polishing
  • the nitride film 20 functions as a stopper for the CMP process.
  • the trench 13 buried with the oxide film 14 in this way can be formed simultaneously with the STI structure for separating elements.
  • a gate insulating film 4 is formed on the semiconductor substrate 1 by thermal oxidation, and between the semiconductor substrate 1 and A gate electrode 5 is provided on the semiconductor substrate 1 and the oxide film 14 with the gate insulating film 4 interposed therebetween.
  • the film thickness of the gate insulating film 4 is about 2 to 100 nm, and can be formed simultaneously with the gate insulating film of the low-voltage transistor in the logic portion mounted on the same substrate as the LDMOS transistor of this embodiment. It is.
  • a p-type body diffusion region 2 is formed in a region located above the semiconductor substrate 1 (drift diffusion region 10) and below the end of the gate electrode 5 in the gate length direction.
  • the implantation energy is 80 to 150 keV
  • the implantation dose is about 1 ⁇ 10 13 cm ⁇ 2 to 1 ⁇ 10 14 cm ⁇ 2
  • the implantation depth is about 0.2 to 1.2 ⁇ m.
  • P-type impurity ions are implanted into the upper portion of the semiconductor substrate 1 (drift diffusion region 10) using the gate electrode 5 as a mask. This injection condition is an example, and is set as appropriate according to the desired breakdown voltage, threshold value, and current capability.
  • a first conductivity type (n-type) source diffusion region 6 is formed on the body diffusion region 2 by known ion implantation or the like, and body diffusion is performed.
  • an n-type drain diffusion region is adjacent to a region adjacent to the source diffusion region 6 in the direction opposite to the source diffusion region 6 when viewed from the oxide film 14 (and the gate electrode 5). 7 is formed.
  • a source electrode 16 made of metal or the like is formed on the source diffusion region 6 and the back gate diffusion region 8.
  • a drain electrode 17 made of metal or the like is formed on the drain diffusion region 7.
  • the number of processes does not increase because the oxide film 14 can be formed simultaneously with the formation of the element isolation region.
  • the surface region 12 of the drift diffusion region 10 contains a higher concentration of n-type impurities than the substrate inner region 11, but the surface region 12 can be formed by ion implantation using the same mask as the substrate inner region 11. As compared with the semiconductor device, the resistance and the breakdown voltage of the semiconductor device can be reduced without significantly increasing the number of processes.
  • FIG. 6 is a cross-sectional view showing a first modification of the LDMOS transistor according to the embodiment of the present invention.
  • the LDMOS transistor according to this modification is shown in FIG. 1 in that a drift diffusion portion 15 including an n-type impurity having a concentration higher than that of the substrate inner region 11 is formed in a region located immediately below the oxide film 14. Different from LDMOS transistors.
  • the LDMOS transistor according to this modification includes a p-type (second conductivity type) semiconductor substrate 1, an n-type (first conductivity type) drift diffusion region 10 formed on the semiconductor substrate 1, and a drift.
  • a p-type body diffusion region 2 formed on the diffusion region 10; a p-type back gate diffusion region 8 and an n-type source diffusion region 6 formed on the body diffusion region 2;
  • An n-type drain diffusion region 7 formed above the region 10, an oxidation region formed between the source diffusion region 6 and the drain diffusion region 7, and disposed separately from the source diffusion region 6 and the body diffusion region 2.
  • the LDMOS transistor includes a gate insulating film 4 formed over a part of the body diffusion region 2, a drift diffusion region 10 and a part of the oxide film 14, and a gate formed on the gate insulating film 4.
  • the gate electrode 5 is located between the source diffusion region 6 and the drain diffusion region 7 when viewed in plan.
  • the back gate diffusion region 8 contains a higher concentration of p-type impurities than the semiconductor substrate 1.
  • the back gate diffusion region 8 is provided at a position opposite to the drain diffusion region 7 when viewed from the source diffusion region 6.
  • the drift diffusion region 10 is directly below the gate electrode 5 (gate insulating film 4) and is an n-type formed in a region located between the body diffusion region 2 and the oxide film 14.
  • a surface region 12 a substrate inner region 11 located below the surface region 12 and having a lower n-type impurity concentration than the surface region 12, and a bottom surface portion of the trench 13, and having an n concentration higher than that of the substrate inner region 11.
  • a drift diffusion portion 15 containing type impurities The n-type impurity concentration in the substrate inner region 11, the surface region 12, and the drift diffusion portion 15 is lower than the n-type impurity concentration in the source diffusion region 6 and the drain diffusion region 7.
  • the n-type impurity concentration of the surface region 12 of the drift diffusion region 10 that becomes a carrier path when turned on is higher than that of the substrate inner region 11, the surface region is larger than that of the conventional LDMOS transistor. As a result, the on-resistance can be reduced.
  • the LOCOS oxide film closer to the source diffusion region 306 is used.
  • the electric field concentrates at the bird's peak portion at the end of 303, and the breakdown voltage decreases. That is, in a general LDMOS transistor, the electric field tends to concentrate near the end of the gate electrode 5 on the drain diffusion region 7 side.
  • the trench 13 is formed in the semiconductor substrate 1 in a region located near the end of the gate electrode 5 on the drain diffusion region 7 side.
  • the n-type impurity concentration of the entire region (a region corresponding to the drift diffusion region 10 in FIG. 6) located between the body diffusion region 302 and the drain diffusion region 307 in the semiconductor substrate 301 is set.
  • the ON resistance is reduced by increasing the voltage, the withstand voltage is lowered by the concentration of the electric field in the corner region at the bottom of the body diffusion region 302.
  • the n-type impurity concentration of the bottom surface portion (drift diffusion portion 15) of the trench 13 that becomes a carrier path when the semiconductor substrate 1 is turned on is locally increased, so that the body diffusion region 2 Since the n-type impurity concentration in the substrate inner region 11 in contact with the cover region is not increased, the on-resistance can be reduced without causing a decrease in breakdown voltage.
  • FIG. 7 (a), (c), (d), FIGS. 8 (b) to (d), and FIG. 9 (b) are process cross-sectional views illustrating a method of manufacturing an LDMOS transistor according to this modification.
  • FIG. 7B is a diagram showing an n-type impurity concentration distribution in the semiconductor substrate in the step shown in FIG. 7A
  • FIG. 8A is an LDMOS transistor after the step shown in FIG.
  • FIG. 2 shows the n-type impurity concentration of the semiconductor substrate 1 at the same depth position as the bottom of the trench 13.
  • FIG. 9A is a diagram showing the impurity concentration of the semiconductor substrate 1 at the same depth as the bottom of the trench 13 in the LDMOS transistor after the process shown in FIG.
  • an n-type drift diffusion region 10 is formed in a p-type semiconductor substrate 1. Specifically, n-type impurity ions are implanted two or more times with different implantation energies, and the dose amount at the shallow position is set larger than the dose amount at the deep position. Thereby, the n-type impurity concentration of surface region 12 of drift diffusion region 10 can be made larger than the n-type impurity concentration of internal region 11.
  • phosphorus is used as the n-type impurity to be implanted, and n-type impurity implantation for forming the substrate internal region 11 is performed at least once, and the implantation dose is 1 ⁇ 10 12 cm ⁇ 2 to 6 ⁇ 10 6.
  • the acceleration energy is about 12 cm -2 and 100 keV or more. Further, the n-type impurity implantation for forming the surface region 12 is performed at least once, the implantation dose is about 2 ⁇ 10 12 cm ⁇ 2 to 1 ⁇ 10 13 cm ⁇ 2 , and the acceleration energy is 80 keV or less.
  • the concentration profile immediately after implantation of the drift diffusion region 10 formed in this way is as shown in FIG.
  • an oxide film 19 and a nitride film 20 are sequentially formed on the semiconductor substrate 1, and then a resist 21 is applied and developed on the nitride film 20. An opening is formed in a predetermined region away from the region where the diffusion region 2 is formed.
  • the nitride film 20 and a part of the oxide film 19 are sequentially removed by etching using the resist 21 as a mask.
  • a trench 13 is formed on the semiconductor substrate 1 (drift diffusion region 10) by etching.
  • the depth of the trench 13 is, for example, about 0.4 ⁇ m to 2.0 ⁇ m so as to reach at least the surface region 12.
  • n-type impurity ions are implanted into the semiconductor substrate 1 using the resist 21 as a mask, and an n-type drift is introduced into a region of the semiconductor substrate 1 located at the bottom of the trench 13.
  • a diffusion portion 15 is formed.
  • the n-type impurity concentration of the drift diffusion portion 15 is higher than the n-type impurity concentration of the substrate inner region 11 having the same depth.
  • the implantation dose is set to about 1 ⁇ 10 12 cm ⁇ 2 to 1 ⁇ 10 13 cm ⁇ 2 , and the implantation dose is set to 100 keV or less.
  • the concentration profile immediately after ion implantation of the semiconductor substrate 1 at the same depth as the bottom surface of the trench groove of the drift diffusion region 11 formed in this way is as shown in FIG.
  • an oxide film 14 is formed as an insulating film above the semiconductor substrate 1 by, eg, CVD, and the trench 13 is buried.
  • the oxide film 14 is subjected to a CMP process to remove the oxide film 14 from the nitride film 20.
  • the nitride film 20 functions as a stopper for the CMP process.
  • the trench 13 buried with the oxide film 14 in this way can be formed simultaneously with the STI structure for separating elements.
  • a gate insulating film 4 is formed on the semiconductor substrate 1 by thermal oxidation, and a gate electrode 5 is provided.
  • the film thickness of the gate insulating film 4 is about 2 to 100 nm, and can be formed simultaneously with the gate insulating film of the low-voltage transistor in the logic portion mounted on the same substrate as the LDMOS transistor of this embodiment. It is.
  • a p-type body diffusion region 2 is formed in a region located above the semiconductor substrate 1 (drift diffusion region 10) and below the end of the gate electrode 5 in the gate length direction.
  • the implantation energy is 80 to 150 keV
  • the implantation dose is about 1 ⁇ 10 13 cm ⁇ 2 to 1 ⁇ 10 14 cm ⁇ 2
  • the implantation depth is about 0.2 to 1.2 ⁇ m.
  • P-type impurity ions are implanted into the upper portion of the semiconductor substrate 1 (drift diffusion region 10) using the gate electrode 5 as a mask. This injection condition is an example, and is set as appropriate according to the desired breakdown voltage, threshold value, and current capability.
  • the n-type impurity concentration of the drift diffusion portion 15 is formed at the same depth position as the drift diffusion portion 15. It can be seen that the n-type impurity concentration of the region in contact with the p-type body diffusion region 2 is low.
  • an n-type source diffusion region 6 is formed above the body diffusion region 2 by known ion implantation or the like, and the source diffusion region above the body diffusion region 2 is formed.
  • a back gate diffusion region 8 containing a p-type impurity at a high concentration is formed at a position that does not overlap with 6 (as compared with other portions of body diffusion region 2).
  • an n-type drain diffusion region is adjacent to a region adjacent to the source diffusion region 6 in the direction opposite to the source diffusion region 6 when viewed from the oxide film 14 (and the gate electrode 5). 7 is formed.
  • a source electrode 16 made of metal or the like is formed on the source diffusion region 6 and the back gate diffusion region 8.
  • a drain electrode 17 made of metal or the like is formed on the drain diffusion region 7.
  • the drift diffusion portion 15 can be formed by ion implantation using a mask for forming the trench 13, an increase in the number of processes can be suppressed as compared with the case of separately manufacturing the mask. However, the resistance of the semiconductor device can be further reduced.
  • FIG. 10 is a cross-sectional view showing a second modification of the LDMOS transistor according to the embodiment of the present invention.
  • the LDMOS transistor according to this modification has the same configuration as the LDMOS transistor shown in FIG. 1 except that the corner of the trench 13 is rounded.
  • a trench 13 is formed between the surface region 12 located immediately below the gate electrode 5 and the drain diffusion region 7 with the gate insulating film 4 interposed therebetween.
  • the cross section has an angular corner such as a trapezoid.
  • the trench 13 is formed in the upper part of the drift diffusion region 10.
  • the upper end portion of the trench 13 and the corner portion at the bottom portion of the trench 13 are rounded.
  • the depletion layer extends from the body diffusion region 2 during operation, electric field concentration is likely to occur in the corner portion of the trench 13 closer to the source diffusion region 6 than in other portions.
  • the corners of the upper end portion of the trench 13 and the bottom portion of the trench 13 are rounded. Therefore, sufficient pressure resistance can be ensured.
  • the LDMOS transistor according to this modification can be manufactured by the following method.
  • FIG. 11B is a diagram showing the n-type impurity concentration distribution in the semiconductor substrate in the step shown in FIG.
  • an n-type drift diffusion region 10 is formed in a p-type semiconductor substrate 1. Specifically, n-type impurity ions are implanted two or more times with different implantation energies, and the dose amount at the shallow position is set larger than the dose amount at the deep position. Thereby, the n-type impurity concentration of surface region 12 of drift diffusion region 10 can be made larger than the n-type impurity concentration of substrate internal region 11.
  • phosphorus is used as the n-type impurity to be implanted, and n-type impurity implantation for forming the substrate internal region 11 is performed at least once, and the implantation dose is 1 ⁇ 10 12 cm ⁇ 2 to 6 ⁇ 10 6.
  • the acceleration energy is about 12 cm -2 and 100 keV or more.
  • the n-type impurity implantation for forming the surface region 12 is performed at least once, the implantation dose is about 2 ⁇ 10 12 cm ⁇ 2 to 1 ⁇ 10 13 cm ⁇ 2 , and the acceleration energy is 80 keV or less.
  • the concentration profile immediately after the implantation of the drift diffusion region 10 formed in this way is as shown in FIG.
  • an oxide film 19 and a nitride film 20 are sequentially formed on the semiconductor substrate 1.
  • a resist (not shown) is applied on the nitride film 20 and then developed, so that a region in which the body diffusion region 2 is to be formed later is formed in the resist 21. An opening is formed in a predetermined region away from the center.
  • the nitride film 20 and part of the oxide film 19 are sequentially removed by etching using the resist as a mask, and then the resist is also removed.
  • an exposed portion of the upper surface portion of the semiconductor substrate 1 is selectively thermally oxidized to form an oxide film 24 on the upper surface of the semiconductor substrate 1.
  • the thickness of the oxide film 24 formed by thermal oxidation is, for example, about 0.4 ⁇ m to 1 ⁇ m.
  • the oxide film 24 has a shape with rounded corners at the top and bottom.
  • the oxide film 24 can be formed by immersing a semiconductor substrate in an oxidizing agent.
  • the trench 13 is formed by etching the upper portion of the semiconductor substrate 1 in the region where the oxide film 24 was further provided.
  • the depth of the trench 13 is about 0.4 ⁇ m to 2.0 ⁇ m.
  • an oxide film 14 is formed on the upper surface of the nitride film 20 and a portion of the semiconductor substrate 1 where the trench 13 is formed, and the trench 13 is buried.
  • the oxide film 14 is formed by, for example, a CVD method.
  • the upper surface of the oxide film 14 is subjected to CMP to remove the oxide film 14 from the nitride film 20.
  • the nitride film 20 functions as a stopper for the CMP process.
  • the trench 13 buried with the oxide film 14 in this way can be formed simultaneously with the STI structure for separating elements.
  • a gate insulating film 4 is formed on the semiconductor substrate 1 by thermal oxidation, and a gate electrode 5 is provided.
  • the film thickness of the gate insulating film 4 is about 2 to 100 nm, and can be formed simultaneously with the gate insulating film of the low-voltage transistor in the logic portion mounted on the same substrate as the LDMOS transistor of this embodiment. It is.
  • a p-type body diffusion region 2 is formed in a region above the semiconductor substrate 1 (drift diffusion region 10) and below the end of the gate electrode 5 in the gate length direction.
  • the implantation energy is 80 to 150 keV
  • the implantation dose is about 1 ⁇ 10 13 cm ⁇ 2 to 1 ⁇ 10 14 cm ⁇ 2
  • the implantation depth is about 0.2 to 1.2 ⁇ m.
  • P-type impurity ions are implanted into the upper portion of the semiconductor substrate 1 (drift diffusion region 10) using the gate electrode 5 as a mask. This injection condition is an example, and is set as appropriate according to the desired breakdown voltage, threshold value, and current capability.
  • an n-type source diffusion region 6 is formed above the body diffusion region 2 by known ion implantation or the like, and the source diffusion region above the body diffusion region 2 is formed.
  • a back gate diffusion region 8 containing a p-type impurity at a high concentration is formed at a position that does not overlap with 6 (as compared with other portions of body diffusion region 2).
  • an n-type drain diffusion region is adjacent to a region adjacent to the source diffusion region 6 in the direction opposite to the source diffusion region 6 when viewed from the oxide film 14 (and the gate electrode 5). 7 is formed.
  • a source electrode 16 made of metal or the like is formed on the source diffusion region 6 and the back gate diffusion region 8.
  • a drain electrode 17 made of metal or the like is formed on the drain diffusion region 7.
  • FIG. 14 is a cross-sectional view showing a third modification of the LDMOS transistor according to the embodiment of the present invention.
  • the n-type drift diffusion region 210 formed in the upper portion of the semiconductor substrate 1 is not formed below the source diffusion region 6, but a p-type transistor. 1 is different from the LDMOS transistor shown in FIG. 1 in that it is formed at a position distant from the body diffusion region 2.
  • the drift diffusion region 210 is formed so as to cover the side surface and the lower surface of the oxide film 14 embedded in the trench 13.
  • the drift diffusion region 210 is located under the gate electrode 5 on the substrate inner region 211 formed below the oxide film 14 and the drain diffusion region 207 and on the substrate inner region 211 with the gate insulating film 4 interposed therebetween.
  • a surface region 212 containing an n-type impurity at a higher concentration than the substrate inner region 211 is formed so as to cover the side surface and the lower surface of the oxide film 14 embedded in the trench 13.
  • the drift diffusion region 210 is located under the gate electrode 5 on the substrate inner region 211 formed below the oxide film 14 and the drain diffusion region 207 and on the substrate inner region 211 with the gate insulating film 4 interposed therebetween.
  • a surface region 212 containing an n-type impurity at a higher concentration than the substrate inner region 211 is formed so as to cover the side surface and the lower surface of the oxide film 14 embedded in the trench 13.
  • the LDMOS transistor includes a gate insulating film 4 formed over a part of the body diffusion region 2, a surface region 212 and a part of the oxide film 14, and a gate electrode formed on the gate insulating film 4. 5, an interlayer insulating film 23 formed on the gate electrode 5 and the semiconductor substrate 1 and having openings above the source diffusion region 6 and the back gate diffusion region 8 and above the drain diffusion region 7, A source electrode 16 formed on a part and part of the back gate diffusion region 8 and a drain electrode 17 formed on the drain diffusion region 7 are provided.
  • the n-type impurity concentration of the surface region 12 of the drift diffusion region 210 that becomes a carrier path when turned on is higher than that of the substrate inner region 211, the surface region is larger than that of the conventional LDMOS transistor.
  • the resistance at 212 is reduced, and as a result, the on-resistance can be reduced.
  • the LOCOS oxide film closer to the source diffusion region 306 is used.
  • the electric field concentrates at the bird's peak portion at the end of 303, and the breakdown voltage decreases. That is, in a general LDMOS transistor, the electric field tends to concentrate near the end of the gate electrode 5 on the drain diffusion region 7 side.
  • the trench 13 is formed in the semiconductor substrate 1 in a region located near the end of the gate electrode 5 on the drain diffusion region 7 side.
  • the body diffusion region 2 and the drift diffusion region 210 are not in contact with each other, and the p-type region of the semiconductor substrate 1 exists between the body diffusion region 2 and the drift diffusion region 210.
  • the LDMOS transistor according to this modification has a higher breakdown voltage than that of the LDMOS transistor shown in FIG. 1 and can be preferably used for applications where a high voltage is applied.
  • FIGS. 16 (a) to 16 (c) are process cross-sectional views showing a method for manufacturing an LDMOS transistor according to this modification
  • FIG. FIG. 16D is a diagram showing an n-type impurity concentration distribution in the semiconductor substrate in the process shown in FIG. 15A
  • FIG. 16D is a plan view showing the LDMOS transistor after the process shown in FIG.
  • an n-type drift diffusion region 210 is formed in a p-type semiconductor substrate 1. Specifically, a resist 50 that covers a region of the semiconductor substrate 1 where a source diffusion region is to be formed later is formed. Next, n-type impurity ions are implanted twice or more with different implantation energies using the resist 50 as a mask, and the dose amount for implantation at a shallow position is set larger than the dose amount for implantation at a deep position. Thereby, the n-type impurity concentration of surface region 212 of drift diffusion region 210 can be made larger than the n-type impurity concentration of internal region 211.
  • phosphorus is used as an n-type impurity to be implanted, and n-type impurity implantation for forming the internal region 211 is performed at least once, and the implantation dose is 1 ⁇ 10 12 cm ⁇ 2 to 6 ⁇ 10 12.
  • the acceleration energy is about 100 keV and about cm ⁇ 2 .
  • the n-type impurity implantation for forming the surface region 212 is performed at least once, the implantation dose is about 2 ⁇ 10 12 cm ⁇ 2 to 1 ⁇ 10 13 cm ⁇ 2 , and the acceleration energy is 80 keV or less.
  • the concentration profile immediately after the injection of the drift diffusion region 210 formed in this way is as shown in FIG.
  • an oxide film 19 and a nitride film 20 are sequentially formed on the semiconductor substrate 1, and then a resist 21 is applied and developed on the nitride film 20.
  • An opening is formed in a predetermined region away from the region where the diffusion region 2 is formed.
  • the nitride film 20 and a part of the oxide film 19 are sequentially removed by etching using the resist 21 as a mask.
  • the trench 13 is formed by etching on the semiconductor substrate 1 (drift diffusion region 210).
  • the depth of the trench 13 is, for example, about 0.4 ⁇ m to 2.0 ⁇ m so as to reach at least the surface region 12.
  • an oxide film 14 is formed as an insulating film above the semiconductor substrate 1 by, for example, a CVD method, and the trench 13 is buried.
  • the oxide film 14 is subjected to a CMP process to remove the oxide film 14 from the nitride film 20.
  • the nitride film 20 functions as a stopper for the CMP process.
  • the trench 13 buried with the oxide film 14 in this way can be formed simultaneously with the STI structure for separating elements.
  • a gate insulating film 4 is formed on the semiconductor substrate 1 by thermal oxidation, and a gate electrode 5 is provided.
  • the film thickness of the gate insulating film 4 is about 2 to 100 nm, and can be formed simultaneously with the gate insulating film of the low-voltage transistor in the logic portion mounted on the same substrate as the LDMOS transistor of this embodiment. It is.
  • a p-type body diffusion region 2 is formed in a region above the semiconductor substrate 1 and not in contact with the drift diffusion region 210.
  • the implantation energy is 80 to 150 keV
  • the implantation dose is about 1 ⁇ 10 13 cm ⁇ 2 to 1 ⁇ 10 14 cm ⁇ 2
  • the implantation depth is about 0.2 to 1.2 ⁇ m.
  • P-type impurity ions are implanted into the upper portion of the semiconductor substrate 1 using the gate electrode 5 as a mask. This injection condition is an example, and is set as appropriate according to the desired breakdown voltage, threshold value, and current capability.
  • an n-type source diffusion region 6 is formed on the upper portion of the body diffusion region 2 by known ion implantation or the like, and the upper portion of the body diffusion region 2 is formed. Then, a back gate diffusion region 8 containing a p-type impurity at a high concentration is formed at a position that does not overlap with the source diffusion region 6 (as compared with other portions of the body diffusion region 2). In addition to the source diffusion region 6, an n-type drain diffusion region is adjacent to a region adjacent to the source diffusion region 6 in the direction opposite to the source diffusion region 6 when viewed from the oxide film 14 (and the gate electrode 5). 7 is formed.
  • a source electrode 16 made of metal or the like is formed on the source diffusion region 6 and the back gate diffusion region 8.
  • a drain electrode 17 made of metal or the like is formed on the drain diffusion region 7.
  • the configurations of the LDMOS transistors according to the above-described embodiments and modifications thereof may be appropriately combined.
  • the corner portion of the trench 13 may be rounded, and the region located at the bottom of the trench 13 in the drift diffusion region 210 is more n than the substrate inner region 211.
  • a drift diffusion portion 15 (see FIG. 6) having a high type impurity concentration may be provided.
  • the LDMOS transistor which is an example of the present invention can reduce the on-resistance while maintaining the withstand voltage.
  • the withstand voltage For example, in the field of driver ICs and power supply ICs, for example, about 10V to 40V. It can be effectively used as a withstand voltage device used under a high voltage.

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Abstract

　半導体装置は、第１導電型のドリフト拡散領域１０と、第２導電型のボディ拡散領域２と、第１導電型のソース拡散領域６と、ドリフト拡散領域１０の上部に形成されたトレンチ内に埋め込まれ、ボディ拡散領域２とは離間した位置に形成された絶縁膜１４と、ドリフト拡散領域１０の上部に形成され、絶縁膜１４から見てソース拡散領域６と逆の方向に隣接する第１導電型のドレイン拡散領域７と、ボディ拡散領域２上からドリフト拡散領域１０上を越えて絶縁膜１４上にまで形成されたゲート電極５とを備えている。また、ドリフト拡散領域１０は、基板内部領域１１と、基板内部領域１１よりも高濃度の第１導電型不純物を含む表面領域１２とを有している。

Description

半導体装置及びその製造方法
　本明細書に記載の技術は、半導体装置とその製造方法に関し、特に耐圧を維持しつつ、低オン抵抗を実現するＬＤＭＯＳ(Laterally Diffused Metal Oxide Semiconductor)型トランジスタ、及びその製造方法に関するものである。
　近年、電子機器の高機能化、多機能化及び低消費電力化が進むに伴い、電子機器に内蔵される半導体装置にも高耐圧化、大電力化、小型化、低消費電力化などが要求されている。その中で、ドライバＩＣや電源ＩＣなどの分野でも、低消費電力化を実現するために所定の耐圧を維持したままオン抵抗が低減されたＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）が必要とされている。
　そこで、チャネル領域をイオン注入と熱処理により形成することで、マスク精度によらず短チャネルデバイスを形成可能なＬＤＭＯＳトランジスタが提案されている。このＬＤＭＯＳトランジスタにおいては、チャネル抵抗成分を低減することにより、オン抵抗を低減することが可能である。ただし、一般的にオン抵抗と耐圧はトレードオフの関係にあり、ＬＤＭＯＳトランジスタにおいても例外ではない。そこで、耐圧を維持するために、ドレイン領域とゲート電極の端部との間にＬＯＣＯＳ法により厚い酸化膜を形成し、ドレイン領域からゲート端部をオフセットさせる（実効的なゲート端部の位置をずらす）ことで、ゲート電極端部で集中する電界を緩和しうるＬＯＣＯＳオフセット型のＬＤＭＯＳトランジスタが提案されている。
　図１７は、一般的なＬＤＭＯＳトランジスタの断面を示している。ここでは、ＬＤＭＯＳトランジスタ（半導体装置）がＮチャネル型の例を示している。
　図１７に示すように、一般的な半導体装置は、ｎ型の半導体基板３０１の上部にそれぞれＬＯＣＯＳ酸化膜３０３、ｐ型のボディ拡散領域３０２、ｎ型のソース拡散領域３０６、及びｎ型のドレイン拡散領域３０７がそれぞれ形成されている。ソース拡散領域３０６はボディ拡散領域３０２の上部に形成されている。ＬＯＣＯＳ酸化膜３０３はソース拡散領域３０６とドレイン拡散領域３０７との間に形成されており、ボディ拡散領域３０２とは離間して配置されている。
　ゲート絶縁膜３０４はボディ拡散領域３０２を含む半導体基板３０１上に形成されており、ゲート電極３０５はゲート絶縁膜３０４上からＬＯＣＯＳ酸化膜３０３上に亘って形成されている。ゲート電極３０５上、ＬＯＣＯＳ酸化膜３０３上、及び半導体基板３０１上には、ソース拡散領域３０６の上方及びドレイン拡散領域３０７の上方に開口を有する層間絶縁膜３２３が形成されている。ソース拡散領域３０６のうち層間絶縁膜３２３の開口が設けられた部分上にはソース電極３１６が形成され、ドレイン拡散領域３０７のうち層間絶縁膜３２３の開口が設けられた部分上にはドレイン電極３１７が形成されている。
　図１７に示す半導体装置（ＬＤＭＯＳトランジスタ）では、ボディ拡散領域３０２のうち、ゲート電極３０５の直下で、且つソース拡散領域３０６から見てゲート電極３０５下のＬＯＣＯＳ酸化膜３０３に近い方に位置する領域がチャネルとなる。
　図１７に示すＬＤＭＯＳトランジスタにおいて、耐圧はＬＯＣＯＳ酸化膜３０３のソース拡散領域３０６側の端部や、ボディ拡散領域３０２底部のコーナー領域と半導体基板３０１のｎ型部分との接合領域に集中する電界によって決まる。
　このＬＤＭＯＳトランジスタでは、半導体基板３０１の表面部のうちボディ拡散領域３０２とＬＯＣＯＳ酸化膜３０３との間に位置する部分（すきま領域３０９）のｎ型不純物濃度を、半導体基板３０１のうちＬＯＣＯＳ酸化膜３０３の下に位置する部分のｎ型不純物濃度よりも薄く形成している。これにより、ＬＯＣＯＳ酸化膜３０３のソース拡散領域３０６に近い方の端部のバーズピーク部において、電界集中を緩和し、すきま領域３０９の不純物濃度を薄くしない半導体装置に比べて耐圧を向上させることが可能である。
特開平１０－２５６５３４号公報
　特許文献１に記載のＬＤＭＯＳトランジスタでは、上述のように、すきま領域３０９のｎ型不純物濃度を低くすることでソース拡散領域３０６に近い方のＬＯＣＯＳ酸化膜３０３端部のバーズピーク部に加わる電界を緩和し、耐圧向上を図っている。しかしながら、ＯＮ時にキャリアの経路となる半導体基板３０１の表面部の不純物濃度が低くなっているので、このＬＤＭＯＳトランジスタでは、オン抵抗が上昇するという不具合があることに本願発明者らは気付いた。
　本発明は上記の課題に鑑み、耐圧性の維持と低オン抵抗化との両立が可能なＬＤＭＯＳトランジスタを提供することを目的とする。
　本発明の一例に係る半導体装置は、半導体基板の上部に形成された第１導電型のドリフト拡散領域と、前記半導体基板の上部に形成された第２導電型のボディ拡散領域と、前記ボディ拡散領域の上部に形成された第１導電型のソース拡散領域と、前記ドリフト拡散領域の上部に形成されたトレンチ内に埋め込まれ、前記ボディ拡散領域とは離間した位置に形成された絶縁膜と、前記ドリフト拡散領域の上部に形成され、前記絶縁膜から見て前記ソース拡散領域と逆の方向に隣接する第１導電型のドレイン拡散領域と、ゲート絶縁膜を間に挟んだ状態で、前記ボディ拡散領域上から前記ドリフト拡散領域上を越えて前記絶縁膜上にまで形成されたゲート電極とを備えている。さらに、前記ドリフト拡散領域は、基板内部領域と、前記基板内部領域上で且つ前記ゲート電極の下に形成され、前記基板内部領域よりも高濃度の第１導電型不純物を含む表面領域とを有している。
　この構成によれば、表面領域がソース拡散領域からドレイン拡散領域へと流れるキャリアの経路の一部となっており、且つ表面領域の不純物濃度が基板内部領域より高くなっているので、オン時の半導体装置内での抵抗を小さくすることができる。一方、不純物濃度が高くなっているのはドリフト拡散領域の一部であるので、耐圧は表面領域の不純物濃度を高くしない場合とあまり変わらない。さらに、ソース拡散領域とドレイン拡散領域の間に形成される絶縁膜がトレンチ内に埋め込まれているので、絶縁膜としてＬＯＣＯＳ酸化膜を用いる場合に比べて電界集中を緩和し、耐圧性の向上を図ることが可能である。
　なお、第１導電型はｎ型、第２導電型はｐ型であってもよいし、第１導電型がｐ型、第２導電型がｎ型であってもよい。
　本発明の一例に係る半導体装置の製造方法は、第１のイオン注入によって第１導電型の不純物イオンを半導体基板に注入し、第１導電型の基板内部領域を形成するとともに、前記第１のイオン注入よりも低い注入エネルギー、大きいドーズ量の第２のイオン注入によって第１導電型の不純物イオンを前記半導体基板に注入し、前記基板内部領域よりも浅い位置に第１導電型の表面領域を形成することで、前記基板内部領域及び前記表面領域を含むドリフト拡散領域を形成する工程（ａ）と、前記ドリフト拡散領域の所定の領域にトレンチを形成する工程（ｂ）と、前記トレンチを埋める絶縁膜を形成する工程（ｃ）と、前記半導体基板との間にゲート絶縁膜を挟んで、前記半導体基板上及び前記絶縁膜上にゲート電極を形成する工程（ｄ）と、前記半導体基板の上部であって、前記ゲート電極のゲート長方向の端部下に位置する領域に、前記トレンチとは離間した第２導電型のボディ拡散領域を形成する工程（ｅ）と、前記ボディ拡散領域の上部に第１導電型のソース拡散領域を形成するとともに、前記ドリフト拡散領域の上部であって、前記絶縁膜から見て前記ソース拡散領域と逆の方向に隣接する領域に第１導電型のドレイン拡散領域を形成する工程（ｆ）とを備えている。
　この方法によれば、工程（ａ）で、キャリアの経路となる表面領域の不純物濃度を基板内部領域よりも高めることができるので、半導体装置のオン抵抗を低減することが可能となる。また、ドリフト拡散領域内にトレンチを設け、当該トレンチを埋める絶縁膜を形成することで、ＬＯＣＯＳ法で絶縁膜を形成する場合に比べて絶縁膜のソース拡散領域側の端部での電界集中を緩和しうる。
　以上のように、本発明の一例に係る半導体装置では、第１導電型のドリフト拡散領域の表面領域の不純物濃度を基板内部領域よりも高くし、且つ電界が集中するゲート電極端（絶縁膜のソース拡散領域側の端部）にトレンチ内に埋め込まれた絶縁膜を形成している。そのため、耐圧を維持しつつ低オン抵抗化が可能な半導体装置及びその製造方法を実現することができる。
本発明の実施形態に係るＬＤＭＯＳトランジスタの断面図である。 本発明の実施形態に係るＬＤＭＯＳトランジスタのオフ時における空乏層の伸びを示す断面図である。 本発明の実施形態に係るＬＤＭＯＳトランジスタのオン時のキャリアの経路を示す断面図である。 （ａ）、（ｃ）、（ｄ）は、本発明の実施形態に係るＬＤＭＯＳトランジスタの製造方法を示す工程断面図であり、（ｂ）は、図４（ａ）に示す工程における半導体基板内のｎ型不純物濃度分布を示す図である。 （ａ）～（ｃ）は、本発明の実施形態に係るＬＤＭＯＳトランジスタの製造方法を示す工程断面図であり、（ｄ）は、図５（ｃ）に示す工程終了後のＬＤＭＯＳトランジスタを示す平面図である。 本発明の実施形態に係るＬＤＭＯＳトランジスタの第１の変形例を示す断面図である。 （ａ）、（ｃ）、（ｄ）は、第１の変形例に係るＬＤＭＯＳトランジスタの製造方法を示す工程断面図であり、（ｂ）は、（ａ）に示す工程における半導体基板内のｎ型不純物濃度分布を示す図である。 （ｂ）～（ｄ）は、第１の変形例に係るＬＤＭＯＳトランジスタの製造方法を示す工程断面図であり、（ａ）は、図７（ｄ）に示す工程終了後のＬＤＭＯＳトランジスタにおいて、トレンチの底部と同じ深さ位置での半導体基板のｎ型不純物濃度を示す図である。 （ａ）は、図８（ｄ）に示す工程終了後のＬＤＭＯＳトランジスタにおいて、トレンチの底部と同じ深さ位置での半導体基板の不純物濃度を示す図であり、（ｂ）は、第１の変形例に係るＬＤＭＯＳトランジスタの製造方法を示す工程断面図である。 本発明の実施形態に係るＬＤＭＯＳトランジスタの第２の変形例を示す断面図である。 （ａ）、（ｃ）、（ｄ）は、第２の変形例に係るＬＤＭＯＳトランジスタの製造方法を示す工程断面図であり、（ｂ）は、（ａ）に示す工程における半導体基板内のｎ型不純物濃度分布を示す図である。 （ａ）～（ｄ）は、第２の変形例に係るＬＤＭＯＳトランジスタの製造方法を示す工程断面図である。 （ａ）、（ｂ）は、第２の変形例に係るＬＤＭＯＳトランジスタの製造方法を示す工程断面図である。 本発明の実施形態に係るＬＤＭＯＳトランジスタの第３の変形例を示す断面図である。 （ａ）、（ｃ）、（ｄ）は、第３の変形例に係るＬＤＭＯＳトランジスタの製造方法を示す工程断面図であり、（ｂ）は、（ａ）に示す工程における半導体基板内のｎ型不純物濃度分布を示す図である。 （ａ）～（ｃ）は、第３の変形例に係るＬＤＭＯＳトランジスタの製造方法を示す工程断面図であり、（ｄ）は、（ｃ）に示す工程終了後のＬＤＭＯＳトランジスタを示す平面図である。 一般的なＬＤＭＯＳトランジスタを示す断面図である。
　以下、本発明の実施形態に係る半導体装置について、図面を参照しながら説明する。なお、以下では第１導電型がｎ型、第２導電型がｐ型であるものとして説明するが、これとは逆に第１導電型がｐ型、第２導電型がｎ型であってもＬＤＭＯＳトランジスタとして導電型が逆の場合と同様の効果を発揮できる。なお、以下では、理解しやすいようにソース、ドレイン、ゲート電極、ゲート絶縁膜といった一つのトランジスタの構成について説明しているが、半導体装置においては、通常、半導体基板上に複数のＬＤＭＯＳトランジスタが配置される。なお、それぞれの実施形態及びその変形例で示す構成材料、部材のサイズや厚さ、不純物濃度等は例示であって、本発明はこれらに限定されることはない。また、本発明の技術的思想の範囲を逸脱しない範囲でそれぞれの実施形態及び変形例に係る半導体装置の構成をを適宜変更することは可能であり、さらに、実施形態や変形例に係る半導体装置の構成を適宜組み合わせてもよい。
　　（実施形態）
　図１は、本発明の実施形態に係るＬＤＭＯＳトランジスタ（半導体装置）の断面図である。同図に示すように、本実施形態に係るＬＤＭＯＳトランジスタは、ｐ型（第２導電型）の半導体基板１と、半導体基板１の上部に形成されたｎ型（第１導電型）のドリフト拡散領域１０と、ドリフト拡散領域１０の上部（すなわち半導体基板１の上部）に形成されたｐ型のボディ拡散領域２と、ボディ拡散領域２の上部に形成され、互いに接するｐ型のバックゲート拡散領域８及びｎ型のソース拡散領域６と、ドリフト拡散領域１０の上部に形成されたｎ型のドレイン拡散領域７と、ソース拡散領域６とドレイン拡散領域７との間に形成され、ソース拡散領域６及びボディ拡散領域２と離間して配置された酸化膜（絶縁膜）１４とを備えている。酸化膜１４は、ドリフト拡散領域１０の上部に形成されたトレンチ１３内に埋め込まれている。
　また、ＬＤＭＯＳトランジスタは、ボディ拡散領域２の一部上からドリフト拡散領域１０上及び酸化膜１４の一部上に亘って形成されたゲート絶縁膜４と、ゲート絶縁膜４上に形成されたゲート電極５と、ゲート電極５上及び半導体基板１上に形成され、ソース拡散領域６及びバックゲート拡散領域８の上方及びドレイン拡散領域７の上方に開口を有する層間絶縁膜２３と、ソース拡散領域６の一部上及びバックゲート拡散領域８の一部上に形成されたソース電極１６と、ドレイン拡散領域７上に形成されたドレイン電極１７とを備えている。ゲート電極５のゲート長方向の一方の端部はボディ拡散領域２上またはソース拡散領域６上にあり、他方の端部は酸化膜１４上にある。
　層間絶縁膜２３は例えばＢＰＳＧ（Borophosphosilicate Glass）等で構成されている。ゲート電極５は、平面的に見てソース拡散領域６とドレイン拡散領域７との間に位置している。バックゲート拡散領域８は半導体基板１よりも高濃度のｐ型不純物を含んでいる。バックゲート拡散領域８はソース拡散領域６から見てドレイン拡散領域７とは逆の位置に設けられている。
　本実施形態の半導体装置において、ドリフト拡散領域１０はゲート電極５（ゲート絶縁膜４）の直下であって、ボディ拡散領域２と酸化膜１４との間に位置する領域に形成されたｎ型の表面領域１２と、表面領域１２の下に位置し、表面領域１２よりもｎ型不純物濃度が低い基板内部領域１１とを有している。基板内部領域１１及び表面領域１２のｎ型不純物濃度は、ソース拡散領域６及びドレイン拡散領域７中のｎ型不純物濃度よりも低い。表面領域１２はボディ拡散領域２とｐｎ接合を形成している。
　本実施形態のＬＤＭＯＳトランジスタでは、オン時にキャリアの経路となるドリフト拡散領域１０の表面領域１２のｎ型不純物濃度をドリフト拡散領域１０の他の部分よりも濃くしているので、表面領域１２における抵抗が低減されており、結果としてオン抵抗を低減することが可能となっている。
　なお、図１７に示すような、オフセット領域をＬＯＣＯＳ酸化膜で形成している一般的なＬＤＭＯＳトランジスタでは、ドリフト拡散領域の表面領域の不純物濃度を高くした場合、ソース拡散領域３０６に近い方のＬＯＣＯＳ酸化膜３０３端部のバーズピーク部で電界が集中して耐圧が低下する。
　これに対し、図１に示す本実施形態のＬＤＭＯＳトランジスタでは、半導体基板１のうち、ゲート電極５のドレイン拡散領域７側の端部下に位置する部分にトレンチ１３を形成している。このように、半導体基板１のうち、電界集中が起こりやすい部分から不純物濃度の高い表面領域１２が除去されることで、ドリフト拡散領域１０のうち、ゲート電極５のドレイン拡散領域７側の端部付近に位置する領域での電界集中を緩和することが可能となり、耐圧の低下を抑制することが可能となる。
　ところで、一般的なＬＤＭＯＳでは、耐圧性を得るために集積回路のコアトランジスタなどに比べてセル面積が大きくなっている。そのため、素子分離領域をＳＴＩ（Shallow Trrench Isolation）法により形成するよりも、作製が容易なＬＯＣＯＳで形成するのが主流であった。本実施形態のＬＤＭＯＳでは素子分離領域（図示せず）と酸化膜１４とをＳＴＩ法により形成しているが、これは、本願発明者が電界集中を緩和するための構成について独自に検討を重ねた結果、採用された構造である。
　次に、本実施形態のＬＤＭＯＳトランジスタにおいて、耐圧を維持しつつ低オン抵抗化が可能な要因を図２および図３を用いて説明する。
　図２は、本発明の実施形態に係るＬＤＭＯＳトランジスタのオフ時における空乏層２５の伸びを示す断面図である。同図に示すように、ドレイン拡散領域７側のゲート電極５端下にトレンチ１３を形成することで、ゲート電極５の端でのポテンシャル勾配を緩やかにし、オン時の空乏層２５をドレイン拡散領域７側に伸ばすことができる。従って、本実施形態のＬＤＭＯＳトランジスタでは、ゲート電極５直下に位置する表面領域１２の濃度を高くしても、耐圧の低下が生じにくくなっている。
　一方、図３は、本発明の実施形態に係るＬＤＭＯＳトランジスタのオン時のキャリアの経路２６を示す断面図である。同図に示すように、キャリアは、ソース拡散領域６から流入し、オン時にボディ拡散領域２表面部に生じる反転層を経由してドリフト拡散領域１０に流入する。さらに、ドリフト拡散領域１０に流入したキャリアは、ドリフト拡散領域１０の表面領域１２を経由してドレイン拡散領域７へと流入する。本実施形態のＬＤＭＯＳトランジスタでは、表面領域１２の不純物濃度をドリフト拡散領域１０の他の部分（基板内部領域１１）よりも高くしているため、ドリフト拡散領域１０の抵抗成分を低下させ、低オン抵抗化を可能にしている。なお、ドリフト拡散領域１０の基板内部領域１１のｎ型不純物濃度は例えば１×１０１６ｃｍ－３～５×１０１６ｃｍ－３程度が好ましく、表面領域１２の不純物濃度は例えば２×１０１６ｃｍ－３～８×１０１６ｃｍ－３程度であれば好ましい。
　図４（ａ）、（ｃ）、（ｄ）、図５（ａ）～（ｃ）は、本実施形態に係るＬＤＭＯＳトランジスタの製造方法を示す工程断面図であり、図４（ｂ）は図４（ａ）に示す工程における半導体基板内のｎ型不純物濃度分布を示す図であり、図５（ｄ）は、図５（ｃ）に示す工程終了後のＬＤＭＯＳトランジスタを示す平面図である。図５（ｄ）では、理解を容易にするためソース電極１６及びドレイン電極１７は図示せず、層間絶縁膜２３は電極形成用の開口部のみ図示している。
　まず、図４（ａ）に示すように、ｐ型の半導体基板１の上部にｎ型のドリフト拡散領域１０を形成する。具体的には、半導体基板１の上部に異なる注入エネルギーで２回以上のｎ型不純物イオンの注入を実施し、且つ浅い位置に注入する際のドーズ量を深い位置に注入する際のドーズ量よりも大きくする。これにより、ドリフト拡散領域１０の表面領域１２のｎ型不純物濃度を基板内部領域のｎ型不純物濃度よりも大きくすることができる。
　ここで、注入するｎ型不純物として例えばリンを使用し、基板内部領域１１を形成するためのｎ型不純物注入は少なくとも１回以上行い、注入ドーズ量は１×１０１２ｃｍ－２～６×１０１２ｃｍ－２程度、加速エネルギーは１００ｋｅＶ以上とする。また、表面領域１２を形成するためのｎ型不純物注入は少なくとも１回以上行い、注入ドーズ量は２×１０１２ｃｍ－２～１×１０１３ｃｍ－２程度、加速エネルギーは８０ｋｅＶ以下とする。このようにして形成されたドリフト拡散領域１０の注入直後の濃度プロファイルは図４（ｂ）のようになっている。
　次に、図４（ｃ）に示すように、半導体基板１上に酸化膜１９、窒化膜２０を順次形成した後、窒化膜２０上にレジスト２１を塗布、現像し、レジスト２１のうち後にボディ拡散領域２を形成する領域から離れた所定領域に開口を形成する。次いで、レジスト２１をマスクとして窒化膜２０、酸化膜１９の一部を順にエッチングにより除去する。続いて、半導体基板１（ドリフト拡散領域１０）の上部にトレンチ１３をエッチングにより形成する。ここで、トレンチ１３の深さは、例えば０．４μｍ～２．０μｍ程度とし、少なくとも表面領域１２に達するようにする。
　次に、図４（ｄ）に示すように、レジスト２１を除去後、半導体基板１の上方に例えば、ＣＶＤ（Chemical Vapor Deposition）法により、絶縁膜として例えば（シリコン）酸化膜１４を形成してトレンチ１３を埋め込む。次いで、酸化膜１４にＣＭＰ（Chemical Mechanical Polishing）処理を施して窒化膜２０上から酸化膜１４を取り除く。この平坦化処理では、窒化膜２０がＣＭＰ処理のストッパーとして機能する。このようにして酸化膜１４で埋め込まれたトレンチ１３は、素子間を分離するためのＳＴＩ構造と同時に形成することが可能である。
　次に、図５（ａ）に示すように、窒化膜２０、酸化膜１９をエッチングにより除去した後に、半導体基板１上に熱酸化によりゲート絶縁膜４を形成するとともに、半導体基板１との間にゲート絶縁膜４を挟んだ状態で、半導体基板１上及び酸化膜１４上にゲート電極５を設ける。ここで、例えばゲート絶縁膜４の膜厚は２～１００ｎｍ程度であり、本実施形態のＬＤＭＯＳトランジスタと同一基板上に混載されているロジック部の低圧トランジスタのゲート絶縁膜と同時に形成することが可能である。
　次に、図５（ｂ）に示すように、半導体基板１（ドリフト拡散領域１０）の上部であってゲート電極５のゲート長方向の端部下に位置する領域にｐ型のボディ拡散領域２を形成する。ここでは、例えば、注入エネルギーを８０～１５０ｋｅＶ、注入ドーズ量を１×１０１３ｃｍ－２～１×１０１４ｃｍ－２程度とし、注入深さを０．２～１．２μｍ程度とする条件でｐ型不純物イオンをゲート電極５をマスクとして半導体基板１（ドリフト拡散領域１０）の上部に注入する。この注入条件は一例であり、所望する耐圧、閾値、電流能力に応じて適宜設定する。
　次に、図５（ｃ）、（ｄ）に示すように、公知のイオン注入等によりボディ拡散領域２の上部に第１導電型（ｎ型）のソース拡散領域６を形成するとともに、ボディ拡散領域２の上部であってソース拡散領域６とは重ならない位置に（ボディ拡散領域２の他の部分よりも）高濃度に第２導電型（ｐ型）の不純物を含むバックゲート拡散領域８とを形成する。また、ソース拡散領域６と同時に、ドリフト拡散領域１０の上部のうち、酸化膜１４（及びゲート電極５）から見てソース拡散領域６とは逆の方向に隣接する領域にｎ型のドレイン拡散領域７を形成する。
　続いて、ゲート電極５上及び半導体基板１の上面上にＢＰＳＧなどからなる層間絶縁膜２３を形成した後、ソース拡散領域６上及びバックゲート拡散領域８上に金属等からなるソース電極１６を、ドレイン拡散領域７上には金属等からなるドレイン電極１７を、それぞれ形成する。以上の工程により、図１に示すＬＤＭＯＳトランジスタを作製できる。
　本実施形態のＬＤＭＯＳトランジスタは、ＳＴＩ構造を有する他の半導体素子と同一基板上に混載する場合、酸化膜１４を素子分離領域の形成と同時に行うことができるので、工程数は増加しない。また、ドリフト拡散領域１０の表面領域１２は基板内部領域１１よりも高濃度のｎ型不純物を含むが、表面領域１２は基板内部領域１１と同じマスクを用いたイオン注入により形成できるので、従来の半導体装置に比べて工程数を大幅に増加させることなく半導体装置の低抵抗化及び高耐圧化を実現することができる。
　　－実施形態の第１の変形例－
　図６は、本発明の実施形態に係るＬＤＭＯＳトランジスタの第１の変形例を示す断面図である。本変形例に係るＬＤＭＯＳトランジスタは、酸化膜１４の直下に位置する領域に、基板内部領域１１よりも高濃度のｎ型不純物を含むドリフト拡散部１５が形成されている点が、図１に示すＬＤＭＯＳトランジスタと異なっている。
　すなわち、本変形例に係るＬＤＭＯＳトランジスタは、ｐ型（第２導電型）の半導体基板１と、半導体基板１の上部に形成されたｎ型（第１導電型）のドリフト拡散領域１０と、ドリフト拡散領域１０の上部に形成されたｐ型のボディ拡散領域２と、ボディ拡散領域２の上部に形成され、互いに接するｐ型のバックゲート拡散領域８及びｎ型のソース拡散領域６と、ドリフト拡散領域１０の上部に形成されたｎ型のドレイン拡散領域７と、ソース拡散領域６とドレイン拡散領域７との間に形成され、ソース拡散領域６及びボディ拡散領域２と離間して配置された酸化膜（絶縁膜）１４とを備えている。
　また、ＬＤＭＯＳトランジスタは、ボディ拡散領域２の一部上からドリフト拡散領域１０上及び酸化膜１４の一部上に亘って形成されたゲート絶縁膜４と、ゲート絶縁膜４上に形成されたゲート電極５と、ゲート電極５上及び半導体基板１上に形成され、ソース拡散領域６及びバックゲート拡散領域８の上方及びドレイン拡散領域７の上方に開口を有する層間絶縁膜２３と、ソース拡散領域６の一部上及びバックゲート拡散領域８の一部上に形成されたソース電極１６と、ドレイン拡散領域７上に形成されたドレイン電極１７とを備えている。
　ゲート電極５は、平面的に見てソース拡散領域６とドレイン拡散領域７との間に位置している。バックゲート拡散領域８は半導体基板１よりも高濃度のｐ型不純物を含んでいる。バックゲート拡散領域８はソース拡散領域６から見てドレイン拡散領域７とは逆の位置に設けられている。
　本実施形態の半導体装置において、ドリフト拡散領域１０はゲート電極５（ゲート絶縁膜４）の直下であって、ボディ拡散領域２と酸化膜１４との間に位置する領域に形成されたｎ型の表面領域１２と、表面領域１２の下に位置し、表面領域１２よりもｎ型不純物濃度が低い基板内部領域１１と、トレンチ１３の底面部に形成され、基板内部領域１１よりも高濃度のｎ型不純物を含むドリフト拡散部１５とを有している。基板内部領域１１、表面領域１２、及びドリフト拡散部１５のｎ型不純物濃度は、ソース拡散領域６及びドレイン拡散領域７中のｎ型不純物濃度よりも低い。
　本実施形態のＬＤＭＯＳトランジスタでは、オン時にキャリアの経路となるドリフト拡散領域１０の表面領域１２のｎ型不純物濃度を基板内部領域１１よりも濃くしているので、従来のＬＤＭＯＳトランジスタに比べて表面領域１２における抵抗が低減されており、結果としてオン抵抗を低減することが可能である。
　なお、図１７に示すような、オフセット領域をＬＯＣＯＳで形成している一般的なＬＤＭＯＳトランジスタでは、ドリフト拡散領域の表面領域の不純物濃度を濃くした場合、ソース拡散領域３０６に近い方のＬＯＣＯＳ酸化膜３０３端部のバーズピーク部で電界が集中して耐圧が低下する。すなわち、一般的なＬＤＭＯＳトランジスタでは、ゲート電極５のドレイン拡散領域７側の端部近傍で電界が集中しやすくなっている。
　これに対し、図１に示す本実施形態のＬＤＭＯＳトランジスタでは、半導体基板１のうち、ゲート電極５のドレイン拡散領域７側の端部近傍に位置する領域にトレンチ１３を形成している。このように、当該端部近傍領域から不純物濃度の高い表面領域１２を除去することで、ドリフト拡散領域１０のうち、ゲート電極５のドレイン拡散領域７側の端部付近に位置する領域に加わる電界集中を緩和することが可能となり、耐圧の低下を抑制することが可能である。
　また、図１７に示すＬＤＭＯＳにおいて、半導体基板３０１のうちボディ拡散領域３０２とドレイン拡散領域３０７との間に位置する領域（図６のドリフト拡散領域１０に相当する領域）全体のｎ型不純物濃度を高くしてオン抵抗の低減を図る場合、ボディ拡散領域３０２底部のコーナー領域に電界が集中することで耐圧が低下する。
　しかし、本変形例に係るＬＤＭＯＳトランジスタでは、半導体基板１のうちオン時にキャリアの経路となるトレンチ１３の底面部（ドリフト拡散部１５）のｎ型不純物濃度を局所的に高くし、ボディ拡散領域２のカバーチャ領域に接する基板内部領域１１のｎ型不純物濃度は高くしていないので、耐圧の低下を招くことなくオン抵抗を低減することができる。
　次に、第１の変形例に係るＬＤＭＯＳトランジスタの製造方法を説明する。図７（ａ）、（ｃ）、（ｄ）、図８（ｂ）～（ｄ）、及び図９（ｂ）は、本変形例に係るＬＤＭＯＳトランジスタの製造方法を示す工程断面図であり、図７（ｂ）は図７（ａ）に示す工程における半導体基板内のｎ型不純物濃度分布を示す図であり、図８（ａ）は、図７（ｄ）に示す工程終了後のＬＤＭＯＳトランジスタにおいて、トレンチ１３の底部と同じ深さ位置での半導体基板１のｎ型不純物濃度を示す図である。図９（ａ）は、図８（ｄ）に示す工程終了後のＬＤＭＯＳトランジスタにおいて、トレンチ１３の底部と同じ深さ位置での半導体基板１の不純物濃度を示す図である。
　まず、図７（ａ）に示すように、ｐ型の半導体基板１にｎ型のドリフト拡散領域１０を形成する。具体的には、異なる注入エネルギーで２回以上のｎ型不純物イオンの注入を実施し、且つ浅い位置に注入する際のドーズ量を深い位置に注入する際のドーズ量よりも大きくする。これにより、ドリフト拡散領域１０の表面領域１２のｎ型不純物濃度を内部領域１１のｎ型不純物濃度よりも大きくすることができる。ここで、注入するｎ型不純物として例えばリンを使用し、基板内部領域１１を形成するためのｎ型不純物注入は少なくとも１回以上行い、注入ドーズ量は１×１０１２ｃｍ－２～６×１０１２ｃｍ－２程度、加速エネルギーは１００ｋｅＶ以上とする。また、表面領域１２を形成するためのｎ型不純物注入は少なくとも１回以上行い、注入ドーズ量は２×１０１２ｃｍ－２～１×１０１３ｃｍ－２程度、加速エネルギーは８０ｋｅＶ以下とする。このようにして形成されたドリフト拡散領域１０の注入直後の濃度プロファイルは図７（ｂ）のようになっている。
　次に、図７（ｃ）に示すように、半導体基板１上に酸化膜１９、窒化膜２０を順次形成した後、窒化膜２０上にレジスト２１を塗布、現像し、レジスト２１のうち後にボディ拡散領域２を形成する領域から離れた所定領域に開口を形成する。次いで、レジスト２１をマスクとして窒化膜２０、酸化膜１９の一部を順にエッチングにより除去する。続いて、半導体基板１（ドリフト拡散領域１０）の上部にトレンチ１３をエッチングにより形成する。ここで、トレンチ１３の深さは、例えば０．４μｍ～２．０μｍ程度とし、少なくとも表面領域１２に達するようにする。
　次に、図７（ｄ）に示すように、レジスト２１をマスクとして半導体基板１にｎ型不純物イオンを注入して、半導体基板１のうちトレンチ１３の底面部に位置する領域にｎ型のドリフト拡散部１５を形成する。ドリフト拡散部１５のｎ型不純物濃度は同じ深さの基板内部領域１１のｎ型不純物濃度よりも高くなっている。
　本工程では、注入するｎ型不純物注入として例えばリンを使用し、注入ドーズ量は１×１０１２ｃｍ－２～１×１０１３ｃｍ－２程度、注入ドーズ量を１００ｋｅＶ以下とする。このようにして形成されたドリフト拡散領域１１のトレンチ溝の底面と同じ深さにおける半導体基板１のイオン注入直後の濃度プロファイルは、図８（ａ）に示すようになっている。
　次に、図８（ｂ）に示すように、レジスト２１を除去後、半導体基板１の上方に例えば、ＣＶＤ法により、絶縁膜として例えば酸化膜１４を形成してトレンチ１３を埋め込む。次いで、酸化膜１４にＣＭＰ処理を施して窒化膜２０上から酸化膜１４を取り除く。この平坦化処理では、窒化膜２０がＣＭＰ処理のストッパーとして機能する。このようにして酸化膜１４で埋め込まれたトレンチ１３は、素子間を分離するためのＳＴＩ構造と同時に形成することが可能である。
　次に、図８（ｃ）に示すように、窒化膜２０、酸化膜１９をエッチングにより除去した後に、半導体基板１上に熱酸化によりゲート絶縁膜４を形成し、ゲート電極５を設ける。ここで、例えばゲート絶縁膜４の膜厚は２～１００ｎｍ程度であり、本実施形態のＬＤＭＯＳトランジスタと同一基板上に混載されているロジック部の低圧トランジスタのゲート絶縁膜と同時に形成することが可能である。
　次に、図８（ｄ）に示すように、半導体基板１（ドリフト拡散領域１０）の上部であってゲート電極５のゲート長方向の端部下に位置する領域にｐ型のボディ拡散領域２を形成する。ここでは、例えば、注入エネルギーを８０～１５０ｋｅＶ、注入ドーズ量を１×１０１３ｃｍ－２～１×１０１４ｃｍ－２程度とし、注入深さを０．２～１．２μｍ程度とする条件でｐ型不純物イオンをゲート電極５をマスクとして半導体基板１（ドリフト拡散領域１０）の上部に注入する。この注入条件は一例であり、所望する耐圧、閾値、電流能力に応じて適宜設定する。
　本工程が終了した時点でのＬＤＭＯＳトランジスタでは、図９（ａ）に示すように、ドリフト拡散部１５のｎ型不純物濃度が、ドリフト拡散部１５と同じ深さ位置に形成されている基板内部領域１１のｎ型不純物濃度よりも高くなっており、ｐ型のボディ拡散領域２と接している領域のｎ型不純物濃度が低くなっていることが分かる。
　次に、図９（ｂ）に示すように、公知のイオン注入等によりボディ拡散領域２の上部にｎ型のソース拡散領域６を形成するとともに、ボディ拡散領域２の上部であってソース拡散領域６とは重ならない位置に（ボディ拡散領域２の他の部分よりも）高濃度にｐ型不純物を含むバックゲート拡散領域８とを形成する。また、ソース拡散領域６と同時に、ドリフト拡散領域１０の上部のうち、酸化膜１４（及びゲート電極５）から見てソース拡散領域６とは逆の方向に隣接する領域にｎ型のドレイン拡散領域７を形成する。
　続いて、ゲート電極５上及び半導体基板１の上面上にＢＰＳＧなどからなる層間絶縁膜２３を形成した後、ソース拡散領域６上及びバックゲート拡散領域８上に金属等からなるソース電極１６を、ドレイン拡散領域７上には金属等からなるドレイン電極１７を、それぞれ形成する。以上の工程により、図６に示すＬＤＭＯＳトランジスタを作製できる。
　本変形例で説明した方法によれば、トレンチ１３を形成するためのマスクを用いたイオン注入によってドリフト拡散部１５を形成できるので、別個にマスクを作製する場合に比べて工程数の増加を抑えつつ、半導体装置のさらなる低抵抗化を実現することができる。
　　－実施形態の第２の変形例－
　図１０は、本発明の実施形態に係るＬＤＭＯＳトランジスタの第２の変形例を示す断面図である。本変形例に係るＬＤＭＯＳトランジスタは、トレンチ１３のコーナー部が丸められていることを除いては、図１に示すＬＤＭＯＳトランジスタと同様の構成を有している。
　図１に示すＬＤＭＯＳトランジスタでは、ゲート絶縁膜４を挟んでゲート電極５の直下に位置する表面領域１２とドレイン拡散領域７との間にトレンチ１３が形成されており、このトレンチ１３の縦方向の断面は台形等、角張ったコーナー部を有している。このトレンチ１３はドリフト拡散領域１０の上部に形成されている。
　これに対し、図１０に示す第２の変形例に係るＬＤＭＯＳトランジスタでは、トレンチ１３の上端部及びトレンチ１３底部のコーナー部が丸められている。
　動作時にボディ拡散領域２から空乏層が延びるため、トレンチ１３のソース拡散領域６に近い方のコーナー部には、他の部分に比べて電界集中が生じやすい。本変形例のＬＤＭＯＳトランジスタによれば、トレンチ１３の上端部及びトレンチ１３底部のコーナー部が丸められているので、図１に示すＬＤＭＯＳトランジスタに比べてトレンチ１３のコーナー部における電界集中を効果的に緩和することができ、十分な耐圧性を確保することが可能となる。
　本変形例に係るＬＤＭＯＳトランジスタは以下の方法で作製できる。
　図１１（ａ）、（ｃ）、（ｄ）、図１２（ａ）～（ｄ）、図１３（ａ）、（ｂ）は、本変形例に係るＬＤＭＯＳトランジスタの製造方法を示す工程断面図であり、図１１（ｂ）は図１１（ａ）に示す工程における半導体基板内のｎ型不純物濃度分布を示す図である。
　まず、図１１（ａ）に示すように、ｐ型の半導体基板１にｎ型のドリフト拡散領域１０を形成する。具体的には、異なる注入エネルギーで２回以上のｎ型不純物イオンの注入を実施し、且つ浅い位置に注入する際のドーズ量を深い位置に注入する際のドーズ量よりも大きくする。これにより、ドリフト拡散領域１０の表面領域１２のｎ型不純物濃度を基板内部領域１１のｎ型不純物濃度よりも大きくすることができる。
　ここで、注入するｎ型不純物として例えばリンを使用し、基板内部領域１１を形成するためのｎ型不純物注入は少なくとも１回以上行い、注入ドーズ量は１×１０１２ｃｍ－２～６×１０１２ｃｍ－２程度、加速エネルギーは１００ｋｅＶ以上とする。また、表面領域１２を形成するためのｎ型不純物注入は少なくとも１回以上行い、注入ドーズ量は２×１０１２ｃｍ－２～１×１０１３ｃｍ－２程度、加速エネルギーは８０ｋｅＶ以下とする。このようにして形成されたドリフト拡散領域１０の注入直後の濃度プロファイルは図１１（ｂ）のようになっている。
　次に、図１１（ｃ）に示すように、半導体基板１上に酸化膜１９、窒化膜２０を順次形成する。
　次に、図１１（ｄ）に示すように、窒化膜２０上にレジスト（図示せず）を塗布してからこれを現像処理することで、レジスト２１のうち後にボディ拡散領域２を形成する領域から離れた所定領域に開口を形成する。次いで、レジストをマスクとして窒化膜２０、酸化膜１９の一部を順にエッチングにより除去後、レジストも除去する。
　次に、図１２（ａ）に示すように、半導体基板１の上面部のうち露出した部分を選択的に熱酸化することにより、半導体基板１の上面上に酸化膜２４を形成する。ここで、熱酸化により形成された酸化膜２４の膜厚は、例えば０．４μｍ～１μｍ程度とする。酸化膜２４は、上端部と底部のコーナー部が丸くなった形状を有している。なお、酸化膜２４は熱酸化以外にも酸化剤に半導体基板を浸漬すること等によって形成することが可能である。
　次に、図１２（ｂ）に示すように、酸化膜２４をエッチングにより除去後、さらに酸化膜２４が設けられていた領域の半導体基板１の上部をエッチングすることで、トレンチ１３を形成する。ここで、例えばトレンチ１３の深さは０．４μｍ～２．０μｍ程度である。
　次に、図１２（ｃ）に示すように、窒化膜２０の上面上及び半導体基板１のトレンチ１３が形成された部分上に酸化膜１４を形成してトレンチ１３を埋め込む。この酸化膜１４の形成は例えばＣＶＤ法により行う。続いて、酸化膜１４の上面にＣＭＰ処理を施して窒化膜２０上から酸化膜１４を取り除く。この平坦化処理では、窒化膜２０がＣＭＰ処理のストッパーとして機能する。このようにして酸化膜１４で埋め込まれたトレンチ１３は、素子間を分離するためのＳＴＩ構造と同時に形成することが可能である。
　次に、図１２（ｄ）に示すように、窒化膜２０、酸化膜１９をエッチングにより除去した後に、半導体基板１上に熱酸化によりゲート絶縁膜４を形成し、ゲート電極５を設ける。ここで、例えばゲート絶縁膜４の膜厚は２～１００ｎｍ程度であり、本実施形態のＬＤＭＯＳトランジスタと同一基板上に混載されているロジック部の低圧トランジスタのゲート絶縁膜と同時に形成することが可能である。
　次に、図１３（ａ）に示すように、半導体基板１（ドリフト拡散領域１０）の上部であってゲート電極５のゲート長方向の端部下に位置する領域にｐ型のボディ拡散領域２を形成する。ここでは、例えば、注入エネルギーを８０～１５０ｋｅＶ、注入ドーズ量を１×１０１３ｃｍ－２～１×１０１４ｃｍ－２程度とし、注入深さを０．２～１．２μｍ程度とする条件でｐ型不純物イオンをゲート電極５をマスクとして半導体基板１（ドリフト拡散領域１０）の上部に注入する。この注入条件は一例であり、所望する耐圧、閾値、電流能力に応じて適宜設定する。
　次に、図１３（ｂ）に示すように、公知のイオン注入等によりボディ拡散領域２の上部にｎ型のソース拡散領域６を形成するとともに、ボディ拡散領域２の上部であってソース拡散領域６とは重ならない位置に（ボディ拡散領域２の他の部分よりも）高濃度にｐ型の不純物を含むバックゲート拡散領域８とを形成する。また、ソース拡散領域６と同時に、ドリフト拡散領域１０の上部のうち、酸化膜１４（及びゲート電極５）から見てソース拡散領域６とは逆の方向に隣接する領域にｎ型のドレイン拡散領域７を形成する。
　続いて、ゲート電極５上及び半導体基板１の上面上にＢＰＳＧなどからなる層間絶縁膜２３を形成した後、ソース拡散領域６上及びバックゲート拡散領域８上に金属等からなるソース電極１６を、ドレイン拡散領域７上には金属等からなるドレイン電極１７を、それぞれ形成する。以上の工程により、図１に示すＬＤＭＯＳトランジスタを作製できる。
　　－実施形態の第３の変形例－
　図１４は、本発明の実施形態に係るＬＤＭＯＳトランジスタの第３の変形例を示す断面図である。同図に示すように、本変形例に係るＬＤＭＯＳトランジスタでは、半導体基板１の上部に形成されたｎ型のドリフト拡散領域２１０がソース拡散領域６の下方には形成されておらず、ｐ型のボディ拡散領域２とも離れた位置に形成されている点が図１に示すＬＤＭＯＳトランジスタと異なっている。
　ドリフト拡散領域２１０はトレンチ１３に埋め込まれた酸化膜１４の側面及び下面を覆うように形成されている。ドリフト拡散領域２１０は、酸化膜１４及びドレイン拡散領域２０７の下に形成された基板内部領域２１１と、基板内部領域２１１の上であってゲート絶縁膜４を挟んでゲート電極５の下に位置し、基板内部領域２１１よりも高濃度のｎ型不純物を含む表面領域２１２とを有している。
　また、ＬＤＭＯＳトランジスタは、ボディ拡散領域２の一部上から表面領域２１２上及び酸化膜１４の一部上に亘って形成されたゲート絶縁膜４と、ゲート絶縁膜４上に形成されたゲート電極５と、ゲート電極５上及び半導体基板１上に形成され、ソース拡散領域６及びバックゲート拡散領域８の上方及びドレイン拡散領域７の上方に開口を有する層間絶縁膜２３と、ソース拡散領域６の一部上及びバックゲート拡散領域８の一部上に形成されたソース電極１６と、ドレイン拡散領域７上に形成されたドレイン電極１７とを備えている。
　本実施形態のＬＤＭＯＳトランジスタでは、オン時にキャリアの経路となるドリフト拡散領域２１０の表面領域１２のｎ型不純物濃度を基板内部領域２１１よりも濃くしているので、従来のＬＤＭＯＳトランジスタに比べて表面領域２１２における抵抗が低減されており、結果としてオン抵抗を低減することが可能である。
　なお、図１７に示すような、オフセット領域をＬＯＣＯＳで形成している一般的なＬＤＭＯＳトランジスタでは、ドリフト拡散領域の表面領域の不純物濃度を濃くした場合、ソース拡散領域３０６に近い方のＬＯＣＯＳ酸化膜３０３端部のバーズピーク部で電界が集中して耐圧が低下する。すなわち、一般的なＬＤＭＯＳトランジスタでは、ゲート電極５のドレイン拡散領域７側の端部近傍で電界が集中しやすくなっている。
　これに対し、図１４に示す本実施形態のＬＤＭＯＳトランジスタでは、半導体基板１のうち、ゲート電極５のドレイン拡散領域７側の端部近傍に位置する領域にトレンチ１３を形成している。このように、当該端部近傍領域から不純物濃度の高い表面領域２１２を除去することで、ドリフト拡散領域２１０のうち、ゲート電極５のドレイン拡散領域７側の端部付近に位置する領域に加わる電界集中を緩和することが可能となり、耐圧の低下を抑制することが可能である。
　また、この構成によれば、ボディ拡散領域２とドリフト拡散領域２１０とが接しておらず、且つボディ拡散領域２とドリフト拡散領域２１０との間には半導体基板１のｐ型領域が存在する。このため、本変形例に係るＬＤＭＯＳトランジスタでは、図１に示すＬＤＭＯＳトランジスタに比べてより耐圧が向上しているので高電圧が印加される用途に好ましく用いることができる。
　次に、本変形例に係るＬＤＭＯＳトランジスタの製造方法について説明する。図１５（ａ）、（ｃ）、（ｄ）、図１６（ａ）～（ｃ）は、本変形例に係るＬＤＭＯＳトランジスタの製造方法を示す工程断面図であり、図１５（ｂ）は図１５（ａ）に示す工程における半導体基板内のｎ型不純物濃度分布を示す図であり、図１６（ｄ）は、図１６（ｃ）に示す工程終了後のＬＤＭＯＳトランジスタを示す平面図である。
　まず、図１５（ａ）に示すように、ｐ型の半導体基板１にｎ型のドリフト拡散領域２１０を形成する。具体的には、半導体基板１のうち、後にソース拡散領域を形成する領域を覆うレジスト５０を形成する。次いで、レジスト５０をマスクとして異なる注入エネルギーで２回以上のｎ型不純物イオンの注入を実施し、且つ浅い位置に注入する際のドーズ量を深い位置に注入する際のドーズ量よりも大きくする。これにより、ドリフト拡散領域２１０の表面領域２１２のｎ型不純物濃度を内部領域２１１のｎ型不純物濃度よりも大きくすることができる。
　ここで、注入するｎ型不純物として例えばリンを使用し、内部領域２１１を形成するためのｎ型不純物注入は少なくとも１回以上行い、注入ドーズ量は１×１０１２ｃｍ－２～６×１０１２ｃｍ－２程度、加速エネルギーは１００ｋｅＶ以上とする。また、表面領域２１２を形成するためのｎ型不純物注入は少なくとも１回以上行い、注入ドーズ量は２×１０１２ｃｍ－２～１×１０１３ｃｍ－２程度、加速エネルギーは８０ｋｅＶ以下とする。このようにして形成されたドリフト拡散領域２１０の注入直後の濃度プロファイルは図１５（ｂ）のようになっている。
　次に、図１５（ｃ）に示すように、半導体基板１上に酸化膜１９、窒化膜２０を順次形成した後、窒化膜２０上にレジスト２１を塗布、現像し、レジスト２１のうち後にボディ拡散領域２を形成する領域から離れた所定領域に開口を形成する。次いで、レジスト２１をマスクとして窒化膜２０、酸化膜１９の一部を順にエッチングにより除去する。続いて、半導体基板１（ドリフト拡散領域２１０）の上部にトレンチ１３をエッチングにより形成する。ここで、トレンチ１３の深さは、例えば０．４μｍ～２．０μｍ程度とし、少なくとも表面領域１２に達するようにする。
　次に、図１５（ｄ）に示すように、レジスト２１を除去後、半導体基板１の上方に例えば、ＣＶＤ法により、絶縁膜として例えば酸化膜１４を形成してトレンチ１３を埋め込む。次いで、酸化膜１４にＣＭＰ処理を施して窒化膜２０上から酸化膜１４を取り除く。この平坦化処理では、窒化膜２０がＣＭＰ処理のストッパーとして機能する。このようにして酸化膜１４で埋め込まれたトレンチ１３は、素子間を分離するためのＳＴＩ構造と同時に形成することが可能である。
　次に、図１６（ａ）に示すように、窒化膜２０、酸化膜１９をエッチングにより除去した後に、半導体基板１上に熱酸化によりゲート絶縁膜４を形成し、ゲート電極５を設ける。ここで、例えばゲート絶縁膜４の膜厚は２～１００ｎｍ程度であり、本実施形態のＬＤＭＯＳトランジスタと同一基板上に混載されているロジック部の低圧トランジスタのゲート絶縁膜と同時に形成することが可能である。
　次に、図１６（ｂ）に示すように、半導体基板１の上部であってドリフト拡散領域２１０に接触しない領域にｐ型のボディ拡散領域２を形成する。ここでは、例えば、注入エネルギーを８０～１５０ｋｅＶ、注入ドーズ量を１×１０１３ｃｍ－２～１×１０１４ｃｍ－２程度とし、注入深さを０．２～１．２μｍ程度とする条件でｐ型不純物イオンをゲート電極５をマスクとして半導体基板１の上部に注入する。この注入条件は一例であり、所望する耐圧、閾値、電流能力に応じて適宜設定する。
　次に、図１６（ｃ）、（ｄ）に示すように、公知のイオン注入等によりボディ拡散領域２の上部にｎ型のソース拡散領域６を形成するとともに、ボディ拡散領域２の上部であってソース拡散領域６とは重ならない位置に（ボディ拡散領域２の他の部分よりも）高濃度にｐ型不純物を含むバックゲート拡散領域８とを形成する。また、ソース拡散領域６と同時に、ドリフト拡散領域２１０の上部のうち、酸化膜１４（及びゲート電極５）から見てソース拡散領域６とは逆の方向に隣接する領域にｎ型のドレイン拡散領域７を形成する。
　続いて、ゲート電極５上及び半導体基板１の上面上にＢＰＳＧなどからなる層間絶縁膜２３を形成した後、ソース拡散領域６上及びバックゲート拡散領域８上に金属等からなるソース電極１６を、ドレイン拡散領域７上には金属等からなるドレイン電極１７を、それぞれ形成する。以上の工程により、図１４に示すＬＤＭＯＳトランジスタを作製できる。
　なお、上述したように、以上で説明した実施形態やその変形例に係るＬＤＭＯＳトランジスタの構成を適宜組み合わせてもよい。例えば、第３の変形例に係るＬＤＭＯＳトランジスタにおいて、トレンチ１３のコーナー部が丸められていてもよいし、ドリフト拡散領域２１０のうちトレンチ１３の底部に位置する領域に、基板内部領域２１１よりもｎ型不純物濃度が高いドリフト拡散部１５（図６参照）が設けられていてもよい。
　また、以上で説明した製造工程の順序、イオン注入やエッチングの条件などは実施可能な範囲で適宜変更してもよい。
　以上で説明したように、本発明の一例であるＬＤＭＯＳトランジスタは、耐圧を維持しながら、オン抵抗を低減することが可能なため、例えばドライバＩＣや電源ＩＣ等の分野において、例えば１０Ｖ～４０Ｖ程度の高電圧下で用いられる耐圧デバイスとして有効に利用することができる。
　１　　　半導体基板
　２　　　ボディ拡散領域
　４　　　ゲート絶縁膜
　５　　　ゲート電極
　６　　　ソース拡散領域
　７、２０７　　　ドレイン拡散領域
　８　　　バックゲート拡散領域
　１０、２１０　　　ドリフト拡散領域
　１１、２１１　　　基板内部領域
　１２、２１２　　　表面領域
　１３　　　トレンチ
　１４　　　酸化膜 
　１５　　　ドリフト拡散部
　１６　　　ソース電極
　１７　　　ドレイン電極
　１９　　　酸化膜
　２０　　　窒化膜
　２１　　　レジスト
　２３　　　層間絶縁膜
　２４　　　酸化膜
　２５　　　空乏層
　２６　　　キャリアの経路
　５０　　　レジスト

Claims (10)

  1. 　半導体基板の上部に形成された第１導電型のドリフト拡散領域と、
    　前記半導体基板の上部に形成された第２導電型のボディ拡散領域と、
    　前記ボディ拡散領域の上部に形成された第１導電型のソース拡散領域と、
    　前記ドリフト拡散領域の上部に形成されたトレンチ内に埋め込まれ、前記ボディ拡散領域とは離間した位置に形成された絶縁膜と、
    　前記ドリフト拡散領域の上部に形成され、前記絶縁膜から見て前記ソース拡散領域と逆の方向に隣接する第１導電型のドレイン拡散領域と、
    　ゲート絶縁膜を間に挟んだ状態で、前記ボディ拡散領域上から前記ドリフト拡散領域上を越えて前記絶縁膜上にまで形成されたゲート電極とを備え、
    　前記ドリフト拡散領域は、基板内部領域と、前記基板内部領域上で且つ前記ゲート電極の下に形成され、前記基板内部領域よりも高濃度の第１導電型不純物を含む表面領域とを有している半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記ドリフト拡散領域のうち前記トレンチの底部に位置する部分は、同じ深さに位置する前記基板内部領域よりも高濃度の第１導電型不純物を含んでいる半導体装置。
  3. 　請求項１に記載の半導体装置において、
    　前記トレンチの上端部及び前記トレンチ底部のコーナー部は丸められている半導体装置。
  4. 　請求項１に記載の半導体装置において、
    　前記ボディ拡散領域は前記ドリフト拡散領域の上部に形成されており、
    　前記ボディ拡散領域と前記表面領域とは接している半導体装置。
  5. 　請求項１に記載の半導体装置において、
    　前記ボディ拡散領域と前記ドリフト拡散領域とは互いに離間して形成されており、
    　前記半導体基板のうち前記ボディ拡散領域と前記ドリフト拡散領域との間に位置する部分は第２導電型を示す半導体装置。
  6. 　請求項１～５のうちいずれか１つに記載の半導体装置において、
    　前記ドリフト拡散領域に含まれる第１導電型不純物の濃度は、前記ソース拡散領域及び前記ドレイン拡散領域に含まれる第１導電型不純物の濃度よりも低い半導体装置。
  7. 　第１のイオン注入によって第１導電型の不純物イオンを半導体基板に注入し、第１導電型の基板内部領域を形成するとともに、前記第１のイオン注入よりも低い注入エネルギー、大きいドーズ量の第２のイオン注入によって第１導電型の不純物イオンを前記半導体基板に注入し、前記基板内部領域よりも浅い位置に第１導電型の表面領域を形成することで、前記基板内部領域及び前記表面領域を含むドリフト拡散領域を形成する工程（ａ）と、
    　前記ドリフト拡散領域の所定の領域にトレンチを形成する工程（ｂ）と、
    　前記トレンチを埋める絶縁膜を形成する工程（ｃ）と、
    　前記半導体基板との間にゲート絶縁膜を挟んで、前記半導体基板上及び前記絶縁膜上にゲート電極を形成する工程（ｄ）と、
    　前記半導体基板の上部であって、前記ゲート電極のゲート長方向の端部下に位置する領域に、前記トレンチとは離間した第２導電型のボディ拡散領域を形成する工程（ｅ）と、
    　前記ボディ拡散領域の上部に第１導電型のソース拡散領域を形成するとともに、前記ドリフト拡散領域の上部であって、前記絶縁膜から見て前記ソース拡散領域と逆の方向に隣接する領域に第１導電型のドレイン拡散領域を形成する工程（ｆ）とを備えている半導体装置の製造方法。
  8. 　請求項７に記載の半導体装置の製造方法において、
    　前記工程（ｂ）は前記工程（ａ）の後に行われ、
    　前記工程（ｂ）では前記所定の領域に開口が形成された第１のマスクを用いて前記ドリフト拡散領域をエッチングすることで前記トレンチを形成し、
    　前記工程（ｂ）の後、前記工程（ｃ）の前に、前記第１のマスクを用いて前記ドリフト拡散領域のうち前記トレンチの底部に位置する領域に第１導電型の不純物イオンを注入し、前記基板内部領域よりも高濃度の第１導電型の不純物を含むドリフト拡散部を形成する工程をさらに備えている半導体装置の製造方法。
  9. 　請求項７に記載の半導体装置の製造方法において、
    　前記工程（ｂ）は、
    　前記ドリフト拡散領域の前記所定の領域を選択的に酸化することにより、前記所定の領域上に酸化膜を形成する工程（ｂ１）と、
    　前記酸化膜を除去することで、前記所定の領域に、底部のコーナー部が丸められた前記トレンチを形成する工程（ｂ１）とを含んでいる半導体装置の製造方法。
  10. 　請求項７～９のうちいずれか１つに記載の半導体装置の製造方法において、
    　前記工程（ａ）では、前記半導体基板の一部を覆う第２のマスクを用いたイオン注入によって前記基板内部領域及び前記表面領域を形成し、
    　前記工程（ｅ）では、前記ドリフト拡散領域から離れた位置に前記ボディ拡散領域を形成する半導体装置の製造方法。
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