JP5605241B2 - Mosトランジスタおよび半導体集積回路装置の製造方法 - Google Patents
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図1Aは第1の実施形態によるnチャネル高電圧MOSランジスタ10Nの構成を示す平面図、図1Bは図1A中、線A−A’に沿った断面図である。
またチャネル長CLを0.4μmよりも小さくすると、短チャネル効果効果が顕著となり、一方0.8μmを超えて増大させると、オン抵抗Ronが増加してしまうので、前記チャネル長CLも、上記の通り0.4μm〜0.8μmの範囲とするのが好ましい。
図11A〜図11Bは、第2の実施形態によるnチャネル高電圧MOSトランジスタ20Nおよびpチャネル高電圧MOSトランジスタ20Pの製造方法を説明する工程断面図である。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
次にnチャネル高電圧MOSトランジスタ30Nおよびpチャネル高電圧MOSトランジスタ30Pを、同じシリコン基板上に同時に通常の、より低電圧で動作するnチャネルMOSトランジスタ30NMおよびpチャネルMOSトランジスタ30PMを形成する半導体集積回路装置の製造方法について、図15A〜図15Hを参照しながら説明する。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
なお本実施形態において、前記図15Bの工程における前記素子領域11AへのレジストパターンR31の形成を、先の図11Aの実施形態と同様に省略することも可能である。
以上の各実施形態では、高電圧nチャネルMOSトランジスタおよび高電圧pチャネルMOSトランジスタにおいてp型ウェル11PWがn型ウェル11NWに含まれる構成を例に説明していたが、本実施形態ではオフセット領域11offがドープされて導電性が増加しているため、図18に示すようにシリコン基板11表面においてn型ウェル11NWとp型ウェル11PWとが離間しているような場合でも、高電圧nチャネルMOSトランジスタ50Nおよび高電圧pチャネルMOSトランジスタ50Pを構成することが可能である。ただし図18中、先に説明した部分には同一の参照符号を付し、説明を省略する。
(付記1)
第1導電型の第1のウェルと前記第1導電型とは逆の第2導電型の第2のウェルとが形成された半導体基板と、
前記第2のウェル中に形成され、前記第2の導電型を有し、第1の端から第2の端まで延在し、前記第2の端が前記第2のウェルのうち、前記第1のウェルに対面する端面に一致するチャネル領域と、
前記第2のウェル中、前記チャネル領域の前記第1の端に接して形成され前記第1導電型を有するソースエクステンション領域と、
前記第1のウェル中に、前記第2のウェルから離間して、下端の深さが前記第1のウェルの下端よりも浅くなるように形成された埋込絶縁膜領域と、
前記半導体基板中、前記第2のウェルと前記埋込絶縁膜領域の間に形成されたオフセット領域と、
前記第1のウェル中、前記埋込絶縁膜に対して前記オフセット領域とは反対の側に形成された、前記第1導電型を有するドレインエクステンション領域と、
前記半導体基板上に、前記チャネル領域を覆い、さらに前記オフセット領域および前記埋込絶縁膜領域を覆って形成されたゲート電極構造と、
を備え、
前記ゲート電極構造は、前記半導体基板上に、前記チャネル領域を覆い、さらに前記オフセット領域および前記埋込絶縁膜領域を覆って形成されたゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極とを含み、
前記オフセット領域の少なくとも一部には、前記半導体基板表面に沿って、前記第1導電型の不純物元素を前記第1のウェルよりも高濃度に含む領域が形成されていることを特徴とするMOSトランジスタ。
(付記2)
前記第1導電型の不純物元素を前記第1のウェルよりも高濃度に含む領域は、前記埋込絶縁膜領域の下端よりも浅く形成されていることを特徴とする付記1記載のMOSトランジスタ。
(付記3)
前記第1のウェルと前記第2のウェルとは前記半導体基板中において接していることを特徴とする付記1または2記載のMOSトランジスタ。
(付記4)
前記第2のウェルは前記第1のウェル中に形成されていることを特徴とする付記1〜3のうちいずれか一項記載のMOSトランジスタ。
(付記5)
前記第1のウェルは前記第2のウェル中に形成されていることを特徴とする付記1〜3のうちいずれか一項記載のMOSトランジスタ。
(付記6)
前記第2のウェルは前記第1のウェルの外に、前記第1のウェルから離間して形成されていることを特徴とする付記1または2記載のMOSトランジスタ。
(付記7)
前記第1導電型の不純物元素を前記第1のウェルよりも高濃度に含む領域は、前記オフセット領域中において、前記埋込絶縁膜領域に接する第1の端部から前記第2のウェルに接する第2の端部まで延在することを特徴とする付記1〜6のうち、いずれか一項記載のMOSトランジスタ。
(付記8)
前記第1導電型の不純物元素を前記第1のウェルよりも高濃度に含む領域は、前記オフセット領域中、前記埋込絶縁膜領域に接する第1の端部から前記第2のウェルに向かって延在し、その際前記第1の端部に対向する第2の端部は、前記第2のウェルから離間していることを特徴とする付記1〜6のうち、いずれか一項記載のMOSトランジスタ。
(付記9)
前記第1の導電型の不純物元素を前記第1のウェルよりも高濃度に含む領域では、前記第1導電型の不純物元素の濃度が、前記埋込絶縁膜の下端から前記半導体基板の表面まで略一定であることを特徴とする付記1〜8のうち、いずれか一項記載のMOSトランジスタ。
(付記10)
前記半導体基板上にはSTI構造の素子分離領域が形成されており、前記埋込絶縁膜の下端の深さは前記素子分離領域の下端の深さと同じであることを特徴とする付記1〜9のうち、いずれか一項記載のMOSトランジスタ。
(付記11)
半導体基板上にSTI構造の素子分離領域により第1の素子領域と第2の素子領域とを、前記第1の素子領域には、前記素子分離領域の一部を構成する埋込絶縁膜が含まれるように形成する工程と、
前記半導体基板中、前記第1および第2の素子領域に第1導電型の不純物元素をイオン注入し、前記第1および第2の素子領域に前記第1導電型の第1のウェルを、前記第1の素子領域においては前記第1のウェルが少なくとも前記埋込絶縁膜を含むように、また前記第1のウェルの下端の深さが前記埋込絶縁膜下端の深さよりも深くなるように形成する工程と、
前記半導体基板中、前記第1の素子領域に、前記第1導電型とは逆の第2導電型の不純物元素を、前記埋込絶縁膜から離間してイオン注入し、前記第1の素子領域中に前記第2導電型の第2のウェルを、前記第2のウェルの下端の深さが前記埋込絶縁膜下端の深さよりも深くなるように形成する工程と、
前記半導体基板中、前記第1の素子領域および第2の素子領域に、前記第1の素子領域においては前記埋込絶縁膜下端よりも浅い部分において前記第1導電型の不純物元素を追加イオン注入し、前記半導体基板のうち前記第2のウェルと前記埋込絶縁膜との間のオフセット領域の少なくとも一部に、前記埋込絶縁膜下端よりも浅く、前記第1導電型の不純物元素を前記第1のウェルよりも高濃度で含む高濃度領域を、また同時に前記第2の素子領域において前記第1導電型の不純物元素を前記第1のウェルよりも高濃度で含むチャネルドープ領域を形成する工程と、
前記第1の素子領域においては前記半導体基板上、前記第1のウェルから前記オフセット領域を超えて前記埋込絶縁膜の一部までを覆う第1のゲート電極を、その下の第1のゲート絶縁膜を介して、また前記第2の素子領域においては前記第1のウェル上に第2のゲート電極を、その下の第2のゲート絶縁膜を介して形成する工程と、
を含むことを特徴とする半導体集積回路装置の製造方法。
(付記12)
半導体基板上にSTI構造の素子分離領域により第1の素子領域と第2の素子領域とを、前記第1の素子領域には、前記素子分離領域の一部を構成する埋込絶縁膜が含まれるように形成する工程と、
前記半導体基板中、前記第1および第2の素子領域に第1導電型の不純物元素をイオン注入し、前記第1および第2の素子領域に前記第1導電型の第1のウェルを、前記第1の素子領域においては前記第1のウェルが少なくとも前記第1の埋込絶縁膜を含むように、また前記第1のウェルの下端の深さが前記第1の埋込絶縁膜の下端の深さよりも深くなるように形成する工程と、
前記半導体基板中、前記第1の素子領域におよび第2の素子領域に、前記第1導電型とは逆の第2導電型の不純物元素を、前記第1の素子領域においては前記埋込絶縁膜を含むようにイオン注入し、前記第1および第2の素子領域中に前記第2導電型の第2のウェルを、前記第2のウェルの下端の深さが前記埋込絶縁膜下端の深さよりも深くなるように形成する工程と、
前記半導体基板中、前記第1の素子領域および第2の素子領域に、前記第1の素子領域においては前記埋込絶縁膜下端よりも浅い部分において前記第1導電型の不純物元素を追加イオン注入し、前記半導体基板のうち前記第1のウェルと第2のウェルの境から前記埋込絶縁膜までの間のオフセット領域の少なくとも一部に、前記埋込絶縁膜下端よりも浅く、前記第1導電型の不純物元素を前記第1のウェルよりも高濃度で含む高濃度領域を、また同時に前記第2の素子領域において前記第1導電型の不純物元素を前記第1のウェルよりも高濃度で含むチャネルドープ領域を形成する工程と、
前記第1の素子領域においては前記半導体基板上、前記第1のウェルから前記オフセット領域を超えて前記埋込絶縁膜の一部までを覆う第1のゲート電極を、その下の第1のゲート絶縁膜を介して、また前記第2の素子領域においては前記第1のウェル上に第2のゲート電極を、その下の第2のゲート絶縁膜を介して形成する工程と、
を含むことを特徴とする半導体集積回路装置の製造方法。
(付記13)
前記高濃度領域を形成する工程は、前記第1の素子領域のうち、前記第1のオフセット領域の少なくとも一部を露出する第1のレジストパターンをマスクに前記追加イオン注入を行うことにより実行されることを特徴とする付記11または12記載の半導体集積回路装置の製造方法。
(付記14)
前記第2のウェルを形成する工程は、前記第1の素子領域のうち少なくとも前記第1のオフセット領域および前記第2の素子領域を第2のレジストパターンにより保護した状態で実行されることを特徴とする付記11記載の半導体集積回路装置の製造方法。
(付記15)
前記第2のウェルを形成する工程は、前記第1の素子領域のうち少なくとも前記第1のオフセット領域を第2のレジストパターンにより保護した状態で実行され、前記第2の素子領域にも前記第2のウェルが形成されることを特徴とする付記12記載の半導体集積回路装置の製造方法。
(付記16)
前記高濃度領域を形成する工程は、前記第1の素子領域および第2の素子領域の全面に前記第2導電型の不純物元素をイオン注入することにより実行され、前記第2のウェルを形成する工程は、前記第1の素子領域のうち少なくとも前記第1のオフセット領域および前記第2の素子領域を第2のレジストパターンにより保護した状態で実行され、その際前記第2のウェルを形成する工程では、前記第2導電型の不純物元素が、前記高濃度領域を形成する工程において前記第2のウェルの表面部分に前記第1の不純物元素により形成される第1導電型領域を打ち消して第2導電型領域を形成するのに十分な濃度で導入されることを特徴とする付記11または12記載の半導体集積回路装置の製造方法。
10P,20P,20PA,30P,40P,50P pチャネル高電圧MOSランジスタ
11 シリコン基板
11A,11B 素子領域
11CH チャネル領域
11NW n型ウェル
11PW p型ウェル
11Drf ドリフト領域
11I 素子分離領域
11Ox 埋込絶縁膜
11a ソースエクステンション領域
11b ドレインエクステンション領域
11c ソース領域
11d ドレイン領域
11e コンタクト領域
11off オフセット領域
11Ss ソースシリサイド領域
11Ds ドレインシリサイド領域
11Ts コンタクトシリサイド層
11VtN n型チャネルドープ領域
11VtP p型チャネルドープ領域
12G,12GA,12GB,12GC,12GD ゲート絶縁膜
13G,13GA,13GB,13GC,13GD ゲート電極
13Gs ゲートシリサイド
13SW1,13SW2 側壁絶縁膜
14 層間絶縁膜
14A〜14D ビアプラグ
30NM,40NM nチャネルMOSトランジスタ
30PM,30NM pチャネルMOSトランジスタ
Claims (10)
- 第1導電型の第1のウェルと前記第1導電型とは逆の第2導電型の第2のウェルとが形成された半導体基板と、
前記第2のウェル中に形成され、前記第2導電型を有し、第1の端から第2の端まで延在し、前記第2の端が前記第2のウェルのうち、前記第1のウェルに対面する端面に一致するチャネル領域と、
前記第2のウェル中、前記チャネル領域の前記第1の端に接して形成され前記第1導電型を有するソースエクステンション領域と、
前記第1のウェル中に、前記第2のウェルから離間して、下端の深さが前記第1のウェルの下端よりも浅くなるように形成されたSTI構造の埋込絶縁膜領域と、
前記半導体基板中、前記第2のウェルと前記埋込絶縁膜領域の間に形成されたオフセット領域と、
前記第1のウェル中、前記埋込絶縁膜領域に対して前記オフセット領域とは反対の側に形成された、前記第1導電型を有するドレインエクステンション領域と、
前記半導体基板上に、前記チャネル領域を覆い、さらに前記オフセット領域および前記埋込絶縁膜領域を覆って形成されたゲート電極構造と、
を備え、
前記ゲート電極構造は、前記半導体基板上に、前記チャネル領域を覆い、さらに前記オフセット領域および前記埋込絶縁膜領域を覆って形成されたゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極とを含み、
前記オフセット領域には、前記半導体基板表面に沿って、前記第1導電型の不純物元素を前記第1のウェルよりも高濃度に含む領域が前記埋込絶縁膜領域の下端よりも浅く形成されており、
前記第1導電型の不純物元素を前記第1のウェルよりも高濃度に含む領域は、前記オフセット領域中において、前記埋込絶縁膜領域に接する第1の端部から前記第2のウェルに接する第2の端部まで延在し、
前記第1導電型の不純物元素の濃度は前記第1導電型の不純物元素を前記第1のウェルよりも高濃度に含む領域において、2.5×10 16 cm -3 を超えないことを特徴とするMOSトランジスタ。 - 前記第1のウェルと前記第2のウェルとは前記半導体基板中において接していることを特徴とする請求項1記載のMOSトランジスタ。
- 前記第2のウェルは前記第1のウェル中に形成されていることを特徴とする請求項1または2記載のMOSトランジスタ。
- 前記第1のウェルは前記第2のウェル中に形成されていることを特徴とする請求項1または2記載のMOSトランジスタ。
- 前記第2のウェルは前記第1のウェルの外に、前記第1のウェルから離間して形成されていることを特徴とする請求項1記載のMOSトランジスタ。
- 前記第1導電型の不純物元素を前記第1のウェルよりも高濃度に含む領域は、前記オフセット領域中、前記埋込絶縁膜領域に接する第1の端部から前記第2のウェルに向かって延在し、その際前記第1の端部に対向する第2の端部は、前記第2のウェルから離間していることを特徴とする請求項1〜5のうち、いずれか一項記載のMOSトランジスタ。
- 第1導電型の第1のウェルと前記第1導電型とは逆の第2導電型の第2のウェルとが形成された半導体基板と、
前記第2のウェル中に形成され、前記第2導電型を有し、第1の端から第2の端まで延在し、前記第2の端が前記第2のウェルのうち、前記第1のウェルに対面する端面に一致するチャネル領域と、
前記第2のウェル中、前記チャネル領域の前記第1の端に接して形成され前記第1導電型を有するソースエクステンション領域と、
前記第1のウェル中に、前記第2のウェルから離間して、下端の深さが前記第1のウェルの下端よりも浅くなるように形成されたSTI構造の埋込絶縁膜領域と、
前記半導体基板中、前記第2のウェルと前記埋込絶縁膜領域の間に形成されたオフセット領域と、
前記第1のウェル中、前記埋込絶縁膜領域に対して前記オフセット領域とは反対の側に形成された、前記第1導電型を有するドレインエクステンション領域と、
前記半導体基板上に、前記チャネル領域を覆い、さらに前記オフセット領域および前記埋込絶縁膜領域を覆って形成されたゲート電極構造と、
を備え、
前記ゲート電極構造は、前記半導体基板上に、前記チャネル領域を覆い、さらに前記オフセット領域および前記埋込絶縁膜領域を覆って形成されたゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極とを含み、
前記オフセット領域の少なくとも一部には、前記半導体基板表面に沿って、前記第1導電型の不純物元素を前記第1のウェルよりも高濃度に含む領域が形成されており、
前記第1導電型の不純物元素を前記第1のウェルよりも高濃度に含む領域は、前記埋込絶縁膜領域の下端よりも浅く形成されており、
前記第1導電型の不純物元素を前記第1のウェルよりも高濃度に含む領域は、前記オフセット領域中において、前記埋込絶縁膜領域に接する第1の端部から前記第2のウェルに接する第2の端部まで延在し、
前記第1導電型の不純物元素を前記第1のウェルよりも高濃度に含む領域では、前記第1導電型の不純物元素の濃度が、前記埋込絶縁膜領域の下端から前記半導体基板の表面まで略一定であり、
前記埋込絶縁膜領域の下端の深さはSTI構造を有する素子分離領域の下端の深さと同じであることを特徴とするMOSトランジスタ。 - 半導体基板上にSTI構造の素子分離領域により第1の素子領域と第2の素子領域とを、前記第1の素子領域には、前記素子分離領域の一部を構成する埋込絶縁膜が含まれるように形成する工程と、
前記半導体基板中、前記第1および第2の素子領域に第1導電型の不純物元素をイオン注入し、前記第1および第2の素子領域に前記第1導電型の第1のウェルを、前記第1の素子領域においては前記第1のウェルが少なくとも前記埋込絶縁膜を含むように、また前記第1のウェルの下端の深さが前記埋込絶縁膜下端の深さよりも深くなるように形成する工程と、
前記半導体基板中、前記第1の素子領域に、前記第1導電型とは逆の第2導電型の不純物元素を、前記埋込絶縁膜から離間してイオン注入し、前記第1の素子領域中に前記第2導電型の第2のウェルを、前記第2のウェルの下端の深さが前記埋込絶縁膜下端の深さよりも深くなるように形成する工程と、
前記半導体基板中、前記第1の素子領域および第2の素子領域に、前記第1の素子領域においては前記埋込絶縁膜下端よりも浅い部分において前記第1導電型の不純物元素を追加イオン注入し、前記半導体基板のうち前記第2のウェルと前記埋込絶縁膜との間のオフセット領域の少なくとも一部に、前記埋込絶縁膜下端よりも浅く、前記第1導電型の不純物元素を前記第1のウェルよりも高濃度で含む高濃度領域を、また同時に前記第2の素子領域において前記第1導電型の不純物元素を前記第1のウェルよりも高濃度で含むチャネルドープ領域を形成する工程と、
前記第1の素子領域においては前記半導体基板上、前記第2のウェルから前記オフセット領域を超えて前記埋込絶縁膜の一部までを覆う第1のゲート電極を、その下の第1のゲート絶縁膜を介して、また前記第2の素子領域においては前記第1のウェル上に第2のゲート電極を、その下の第2のゲート絶縁膜を介して形成する工程と、
を含むことを特徴とする半導体集積回路装置の製造方法。 - 半導体基板上にSTI構造の素子分離領域により第1の素子領域と第2の素子領域とを、前記第1の素子領域には、前記素子分離領域の一部を構成する埋込絶縁膜が含まれるように形成する工程と、
前記半導体基板中、前記第1および第2の素子領域に第1導電型の不純物元素をイオン注入し、前記第1および第2の素子領域に前記第1導電型の第1のウェルを、前記第1の素子領域においては前記第1のウェルが少なくとも前記埋込絶縁膜を含むように、また前記第1のウェルの下端の深さが前記埋込絶縁膜の下端の深さよりも深くなるように形成する工程と、
前記半導体基板中、前記第1の素子領域および第2の素子領域に、前記第1導電型とは逆の第2導電型の不純物元素を、前記第1の素子領域においては前記埋込絶縁膜を含むようにイオン注入し、前記第1および第2の素子領域中に前記第2導電型の第2のウェルを、前記第2のウェルの下端の深さが前記埋込絶縁膜下端の深さよりも深くなるように形成する工程と、
前記半導体基板中、前記第1の素子領域および第2の素子領域に、前記第1の素子領域においては前記埋込絶縁膜下端よりも浅い部分において前記第2導電型の不純物元素を追加イオン注入し、前記半導体基板のうち前記第1のウェルと第2のウェルの境から前記埋込絶縁膜までの間のオフセット領域の少なくとも一部に、前記埋込絶縁膜下端よりも浅く、前記第2導電型の不純物元素を前記第2のウェルよりも高濃度で含む高濃度領域を、また同時に前記第2の素子領域において前記第2導電型の不純物元素を前記第2のウェルよりも高濃度で含むチャネルドープ領域を形成する工程と、
前記第1の素子領域においては前記半導体基板上、前記第1のウェルから前記オフセット領域を超えて前記埋込絶縁膜の一部までを覆う第1のゲート電極を、その下の第1のゲート絶縁膜を介して、また前記第2の素子領域においては前記第1のウェル上に第2のゲート電極を、その下の第2のゲート絶縁膜を介して形成する工程と、
を含むことを特徴とする半導体集積回路装置の製造方法。 - 前記高濃度領域を形成する工程は、前記第1の素子領域のうち、前記オフセット領域の少なくとも一部を露出する第1のレジストパターンをマスクに前記追加イオン注入を行うことにより実行されることを特徴とする請求項8または9記載の半導体集積回路装置の製造方法。
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