JP2001185720A - Ｄｍｏｓ型トランジスタ及びその製造方法 - Google Patents
Ｄｍｏｓ型トランジスタ及びその製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 238000009792 diffusion process Methods 0.000 claims abstract description 54
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052710 silicon Inorganic materials 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- 230000015572 biosynthetic process Effects 0.000 description 7
- 239000012535 impurity Substances 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】耐圧の低下を招くことなくオン抵抗の改善が実
現されるＤＭＯＳ型トランジスタ及びその製造方法を提
供する。 【解決手段】ドリフト領域を有するシリコン基板１１
は、ウェル濃度が異なり、Ｎ--型ウェル１１１、それよ
り高濃度のＮ- 型ウェル１１２を配している。このドリ
フト領域を有する基板１１上にゲート絶縁膜１３を介し
てゲート電極１４が形成されている。Ｐ- 型ボディー拡
散層１５は、ゲート電極１４下方領域にまで大きく延び
ている。Ｎ+ 型のソース，ドレイン拡散層１６（１６
Ｓ，１６Ｄ）は、ゲート電極を隔てて自己整合的に配さ
れている。すなわち、ソース領域１６Ｓは、上記Ｐ- 型
ボディー拡散層１５の表面上に形成され、ドレイン領域
１６Ｄは、Ｎ- 型ウェル１１２上に形成されている。
現されるＤＭＯＳ型トランジスタ及びその製造方法を提
供する。 【解決手段】ドリフト領域を有するシリコン基板１１
は、ウェル濃度が異なり、Ｎ--型ウェル１１１、それよ
り高濃度のＮ- 型ウェル１１２を配している。このドリ
フト領域を有する基板１１上にゲート絶縁膜１３を介し
てゲート電極１４が形成されている。Ｐ- 型ボディー拡
散層１５は、ゲート電極１４下方領域にまで大きく延び
ている。Ｎ+ 型のソース，ドレイン拡散層１６（１６
Ｓ，１６Ｄ）は、ゲート電極を隔てて自己整合的に配さ
れている。すなわち、ソース領域１６Ｓは、上記Ｐ- 型
ボディー拡散層１５の表面上に形成され、ドレイン領域
１６Ｄは、Ｎ- 型ウェル１１２上に形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、特に高耐圧でかつ
低オン抵抗の特性が要求されるＤＭＯＳ（Doublediffus
ed Metal Oxide Semiconductor ）型トランジスタ及び
その製造方法に関する。
低オン抵抗の特性が要求されるＤＭＯＳ（Doublediffus
ed Metal Oxide Semiconductor ）型トランジスタ及び
その製造方法に関する。
【０００２】
【従来の技術】ＬＳＩチップは多様化し、高集積化、縮
小化、低消費電力化が要求される。例えば液晶ドライバ
ＩＣの出力段の駆動回路等には、高耐圧、低オン抵抗が
要求され、ＤＭＯＳ（Double diffused ＭＯＳ）トラン
ジスタが構成される。
小化、低消費電力化が要求される。例えば液晶ドライバ
ＩＣの出力段の駆動回路等には、高耐圧、低オン抵抗が
要求され、ＤＭＯＳ（Double diffused ＭＯＳ）トラン
ジスタが構成される。
【０００３】図４は、従来のＤＭＯＳトランジスタの構
成を示す要部の断面図である。例えば、Ｎ- 型のドリフ
ト領域を持つシリコン基板３１にゲート絶縁膜３２を介
してゲート電極３３が形成されている。Ｐ+ 型ボディー
拡散層３４は、ゲート電極３３下方領域にまで延在して
いる。ソース，ドレイン領域を構成するＮ+ 型領域３５
は、ゲート電極３３を挟んで両側に自己整合的に設けら
れている。すなわち、ソース側はＰ+ 型ボディー拡散層
３４表面領域内に配される。
成を示す要部の断面図である。例えば、Ｎ- 型のドリフ
ト領域を持つシリコン基板３１にゲート絶縁膜３２を介
してゲート電極３３が形成されている。Ｐ+ 型ボディー
拡散層３４は、ゲート電極３３下方領域にまで延在して
いる。ソース，ドレイン領域を構成するＮ+ 型領域３５
は、ゲート電極３３を挟んで両側に自己整合的に設けら
れている。すなわち、ソース側はＰ+ 型ボディー拡散層
３４表面領域内に配される。
【０００４】上記構成によれば、基板３１のドリフト領
域（Ｎ- 型領域）は、例えば均一な濃度のウェルで形成
される。その他、図示しないが、ドリフト領域の一部表
面にＮ- 型より少し濃度が高くドレインＮ+ 型領域３５
より濃度の低いＮ型拡散領域を設けたＬＤＤ（Low Dope
d Drain）構造とするものがある。このようにして、よ
り低オン抵抗特性への改善を実現する。
域（Ｎ- 型領域）は、例えば均一な濃度のウェルで形成
される。その他、図示しないが、ドリフト領域の一部表
面にＮ- 型より少し濃度が高くドレインＮ+ 型領域３５
より濃度の低いＮ型拡散領域を設けたＬＤＤ（Low Dope
d Drain）構造とするものがある。このようにして、よ
り低オン抵抗特性への改善を実現する。
【０００５】
【発明が解決しようとする課題】ＤＭＯＳ型トランジス
タのドリフト領域は、一般に均一な濃度のウェルで形成
される。オン抵抗改善のためにドリフト領域一部表面に
拡散層を設けることもあるが、これは一部のドリフト領
域濃度を高くする結果になる。このような構成である
と、オン抵抗が改善されるのとトレードオフに耐圧特性
が悪化するという問題が生じる。
タのドリフト領域は、一般に均一な濃度のウェルで形成
される。オン抵抗改善のためにドリフト領域一部表面に
拡散層を設けることもあるが、これは一部のドリフト領
域濃度を高くする結果になる。このような構成である
と、オン抵抗が改善されるのとトレードオフに耐圧特性
が悪化するという問題が生じる。
【０００６】本発明は上記事情を考慮してなされたもの
で、その課題は、耐圧の低下を招くことなくオン抵抗の
改善が実現されるＤＭＯＳ型トランジスタ及びその製造
方法を提供することにある。
で、その課題は、耐圧の低下を招くことなくオン抵抗の
改善が実現されるＤＭＯＳ型トランジスタ及びその製造
方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明のＤＭＯＳ型トラ
ンジスタは、第１導電型のドリフト領域を有する半導体
基板上に絶縁膜を介して形成されたゲート電極と、前記
ゲート電極下方領域にまで延在する第２導電型のボディ
ー拡散層と、少なくとも前記ゲート電極を隔てて自己整
合的に配され、少なくとも一方は前記ボディー拡散層表
面上に形成される第１導電型のソース，ドレイン拡散層
とを具備し、前記ドリフト領域として異なる濃度のウェ
ルを配し濃度勾配を設けたことを特徴とする。
ンジスタは、第１導電型のドリフト領域を有する半導体
基板上に絶縁膜を介して形成されたゲート電極と、前記
ゲート電極下方領域にまで延在する第２導電型のボディ
ー拡散層と、少なくとも前記ゲート電極を隔てて自己整
合的に配され、少なくとも一方は前記ボディー拡散層表
面上に形成される第１導電型のソース，ドレイン拡散層
とを具備し、前記ドリフト領域として異なる濃度のウェ
ルを配し濃度勾配を設けたことを特徴とする。
【０００８】本発明のＤＭＯＳ型トランジスタの製造方
法は、半導体基板上に第１導電型で少なくとも濃度の異
なる第１、第２のウェルを含むドリフト領域を形成する
工程と、前記ドリフト領域の少なくとも一部上に絶縁膜
を介してゲート電極を形成する工程と、前記ゲート電極
下方領域にまで延在する第２導電型のボディー拡散層形
成する工程と、少なくとも前記ゲート電極を隔てて前記
ボディー拡散層表面上と前記第２のウェル領域上へソー
ス，ドレイン拡散層を自己整合的に形成する工程とを具
備したことを特徴とする。
法は、半導体基板上に第１導電型で少なくとも濃度の異
なる第１、第２のウェルを含むドリフト領域を形成する
工程と、前記ドリフト領域の少なくとも一部上に絶縁膜
を介してゲート電極を形成する工程と、前記ゲート電極
下方領域にまで延在する第２導電型のボディー拡散層形
成する工程と、少なくとも前記ゲート電極を隔てて前記
ボディー拡散層表面上と前記第２のウェル領域上へソー
ス，ドレイン拡散層を自己整合的に形成する工程とを具
備したことを特徴とする。
【０００９】本発明のＤＭＯＳ型トランジスタ及びその
製造方法によれば、ドリフト領域は高耐圧に適った濃度
勾配を持つことが可能で、オン抵抗はより低く改善され
る。なお、上記ドリフト領域として異なる濃度のウェル
を配するにあたって特別な工程の増加はない。ＤＭＯＳ
以外の他の低電圧用（または高電圧用）ＭＯＳトランジ
スタに必要なウェル形成と同じ工程で構成すればよい。
製造方法によれば、ドリフト領域は高耐圧に適った濃度
勾配を持つことが可能で、オン抵抗はより低く改善され
る。なお、上記ドリフト領域として異なる濃度のウェル
を配するにあたって特別な工程の増加はない。ＤＭＯＳ
以外の他の低電圧用（または高電圧用）ＭＯＳトランジ
スタに必要なウェル形成と同じ工程で構成すればよい。
【００１０】
【発明の実施の形態】図１は、本発明の第１実施形態に
係るＤＭＯＳ（Double diffused ＭＯＳ）型トランジス
タの要部構成を示す断面図である。本発明の特徴は、例
えば半導体シリコン基板に形成されるラテラルＤＭＯＳ
のドリフト領域にある。図において、ドリフト領域を構
成するシリコン基板１１は、異なる濃度のウェルを配し
ている。ここでは、第１のウェルをＮ--型ウェル１１
１、第２のウェルをＮ- 型ウェル１１２としており、Ｎ
--型ウェル１１１よりＮ- 型ウェル１１２の方が高濃度
になっている。
係るＤＭＯＳ（Double diffused ＭＯＳ）型トランジス
タの要部構成を示す断面図である。本発明の特徴は、例
えば半導体シリコン基板に形成されるラテラルＤＭＯＳ
のドリフト領域にある。図において、ドリフト領域を構
成するシリコン基板１１は、異なる濃度のウェルを配し
ている。ここでは、第１のウェルをＮ--型ウェル１１
１、第２のウェルをＮ- 型ウェル１１２としており、Ｎ
--型ウェル１１１よりＮ- 型ウェル１１２の方が高濃度
になっている。
【００１１】上記のようなドリフト領域を有する基板１
１上にゲート絶縁膜１３を介してゲート電極１４が形成
されている。Ｐ- 型ボディー拡散層１５は、ゲート電極
１４下方領域にまで大きく延びている。Ｎ+ 型のソー
ス，ドレイン拡散層１６（１６Ｓ，１６Ｄ）は、ゲート
電極を隔てて自己整合的に配されている。すなわち、ソ
ース領域１６Ｓは、上記Ｐ- 型ボディー拡散層１５の表
面上に形成され、ドレイン領域１６Ｄは、Ｎ- 型ウェル
１１２上に形成されている。
１上にゲート絶縁膜１３を介してゲート電極１４が形成
されている。Ｐ- 型ボディー拡散層１５は、ゲート電極
１４下方領域にまで大きく延びている。Ｎ+ 型のソー
ス，ドレイン拡散層１６（１６Ｓ，１６Ｄ）は、ゲート
電極を隔てて自己整合的に配されている。すなわち、ソ
ース領域１６Ｓは、上記Ｐ- 型ボディー拡散層１５の表
面上に形成され、ドレイン領域１６Ｄは、Ｎ- 型ウェル
１１２上に形成されている。
【００１２】図２は、上記図１のＤＭＯＳ型トランジス
タにおける濃度プロファイルを示す特性図である。同図
（ａ）は、図１のＤＭＯＳ型トランジスタを示してお
り、同図（ｂ）に（ａ）の各拡散層に対応する濃度勾配
が示されている。
タにおける濃度プロファイルを示す特性図である。同図
（ａ）は、図１のＤＭＯＳ型トランジスタを示してお
り、同図（ｂ）に（ａ）の各拡散層に対応する濃度勾配
が示されている。
【００１３】図２において、ドリフト領域におけるＮ--
型ウェル１１１は、その不純物濃度が２．０×１０16ｃ
ｍ-2以下であり、Ｎ- 型ウェル１１２は、その不純物濃
度が２．０×１０16ｃｍ-2以上である。Ｎ--型ウェル１
１１とＮ- 型ウェル１１２の境界は１．０〜２．０×１
０16ｃｍ-2の不純物濃度を有する。これらの不純物は例
えばＡｓ（ヒ素）またはＰ（リン）である。
型ウェル１１１は、その不純物濃度が２．０×１０16ｃ
ｍ-2以下であり、Ｎ- 型ウェル１１２は、その不純物濃
度が２．０×１０16ｃｍ-2以上である。Ｎ--型ウェル１
１１とＮ- 型ウェル１１２の境界は１．０〜２．０×１
０16ｃｍ-2の不純物濃度を有する。これらの不純物は例
えばＡｓ（ヒ素）またはＰ（リン）である。
【００１４】その他、Ｐ- 型ボディー拡散層１５は、濃
度１．０×１０17ｃｍ-2以下の例えばＢ（ボロン）拡散
であり、さらにＮ+ 型のソース，ドレイン拡散層１６
は、濃度１．０×１０18ｃｍ-2以上の上記ドリフト領域
と同じ不純物の拡散である。
度１．０×１０17ｃｍ-2以下の例えばＢ（ボロン）拡散
であり、さらにＮ+ 型のソース，ドレイン拡散層１６
は、濃度１．０×１０18ｃｍ-2以上の上記ドリフト領域
と同じ不純物の拡散である。
【００１５】上記ＤＭＯＳトランジスタの構成によれ
ば、Ｐ- 型ボディー拡散層１５とドレイン拡散層１６Ｄ
の間は高耐圧に適った緩やかな濃度勾配を持つようにな
る。しかも、ドリフト領域濃度自体の濃度を変化させた
構造である。これにより、耐圧の低下を招くことなく低
オン抵抗特性への改善が達成される。
ば、Ｐ- 型ボディー拡散層１５とドレイン拡散層１６Ｄ
の間は高耐圧に適った緩やかな濃度勾配を持つようにな
る。しかも、ドリフト領域濃度自体の濃度を変化させた
構造である。これにより、耐圧の低下を招くことなく低
オン抵抗特性への改善が達成される。
【００１６】上記第１実施形態によるＤＭＯＳトランジ
スタの製造方法について、上記図１の断面図を参照して
説明する。基板１１におけるドリフト領域を形成する
際、ＤＭＯＳ以外の他の低電圧用（または高電圧用）Ｍ
ＯＳトランジスタに必要なウェル形成と同じ工程を利用
して達成する。すなわち、Ｎ--型ウェル１１１は、同一
基板内で高電圧用のトランジスタ（ＤＭＯＳが含まれて
いてもよい）に必要なウェルのドープ工程に伴って形成
する。Ｎ- 型ウェル１１２は、同一基板内で低電圧用の
トランジスタ（場合によっては高電圧用のトランジス
タ）形成時に必要なウェルのドープ工程に伴って形成す
る。
スタの製造方法について、上記図１の断面図を参照して
説明する。基板１１におけるドリフト領域を形成する
際、ＤＭＯＳ以外の他の低電圧用（または高電圧用）Ｍ
ＯＳトランジスタに必要なウェル形成と同じ工程を利用
して達成する。すなわち、Ｎ--型ウェル１１１は、同一
基板内で高電圧用のトランジスタ（ＤＭＯＳが含まれて
いてもよい）に必要なウェルのドープ工程に伴って形成
する。Ｎ- 型ウェル１１２は、同一基板内で低電圧用の
トランジスタ（場合によっては高電圧用のトランジス
タ）形成時に必要なウェルのドープ工程に伴って形成す
る。
【００１７】その後は、上記ドリフト領域、ここでは両
ウェル１１１，１１２の一部領域上にゲート絶縁膜１３
を介してゲート電極１４をリソグラフィ技術によってパ
ターニングする。次に、ゲート電極１４所定端部領域を
マスク端として不純物イオン注入し、拡散工程を経る。
これにより、Ｎ--型ウェル１１１側においてゲート電極
１４下方領域にまで延在するようなＰ- 型ボディー拡散
層１５を形成する。次に、ゲート電極１４をマスクにイ
オン注入し、Ｎ+ 型のソース，ドレイン拡散層１６（１
６Ｓ，１６Ｄ）を形成する。
ウェル１１１，１１２の一部領域上にゲート絶縁膜１３
を介してゲート電極１４をリソグラフィ技術によってパ
ターニングする。次に、ゲート電極１４所定端部領域を
マスク端として不純物イオン注入し、拡散工程を経る。
これにより、Ｎ--型ウェル１１１側においてゲート電極
１４下方領域にまで延在するようなＰ- 型ボディー拡散
層１５を形成する。次に、ゲート電極１４をマスクにイ
オン注入し、Ｎ+ 型のソース，ドレイン拡散層１６（１
６Ｓ，１６Ｄ）を形成する。
【００１８】上記実施形態の方法によれば、上記ドリフ
ト領域として異なる濃度のウェルを配するにあたって、
特別な工程の増加はない。ＤＭＯＳ以外の他の低電圧用
（または高電圧用）ＭＯＳトランジスタに必要なウェル
形成と同じ工程で構成すればよいからである。なお、Ｐ
- 型ボディー拡散層１５は、ゲート絶縁膜１３及びゲー
ト電極１４形成前に予め構成された適当なマスクパター
ンに従って形成されてもよい。
ト領域として異なる濃度のウェルを配するにあたって、
特別な工程の増加はない。ＤＭＯＳ以外の他の低電圧用
（または高電圧用）ＭＯＳトランジスタに必要なウェル
形成と同じ工程で構成すればよいからである。なお、Ｐ
- 型ボディー拡散層１５は、ゲート絶縁膜１３及びゲー
ト電極１４形成前に予め構成された適当なマスクパター
ンに従って形成されてもよい。
【００１９】図３は、本発明の第２実施形態に係るＤＭ
ＯＳ型トランジスタの要部構成を示す断面図である。こ
の構成はオフセット構造（ステップゲートオフセット）
を提供している。図１と同様の箇所には同一の符号を付
して説明する。
ＯＳ型トランジスタの要部構成を示す断面図である。こ
の構成はオフセット構造（ステップゲートオフセット）
を提供している。図１と同様の箇所には同一の符号を付
して説明する。
【００２０】図３において、ドリフト領域を有するシリ
コン基板１１は、異なる濃度のウェルを配している。す
なわち、図１と同様にＮ--型ウェル１１１よりＮ- 型ウ
ェル１１２の方が高濃度になっている。
コン基板１１は、異なる濃度のウェルを配している。す
なわち、図１と同様にＮ--型ウェル１１１よりＮ- 型ウ
ェル１１２の方が高濃度になっている。
【００２１】上記ドリフト領域を有する基板１１上にフ
ィールド絶縁膜と同様の厚い絶縁膜２３１が一部設けら
れ、さらにゲート絶縁膜２３２を介してゲート電極２４
が形成されている。ゲート電極２４は、その一部が厚い
絶縁膜２３１上に乗り上げた形態となっている。Ｐ- 型
ボディー拡散層１５は、ゲート電極２４下方領域にまで
大きく延びている。Ｎ+ 型のソース，ドレイン拡散層１
６（１６Ｓ，１６Ｄ）は、ゲート電極を隔てて自己整合
的に配されている。すなわち、ソース領域１６Ｓは、上
記Ｐ- 型ボディー拡散層１５の表面上に形成され、ドレ
イン領域１６Ｄは、厚い絶縁膜１３１縁側周辺部分にお
けるＮ- 型ウェル１１２上に形成されている。
ィールド絶縁膜と同様の厚い絶縁膜２３１が一部設けら
れ、さらにゲート絶縁膜２３２を介してゲート電極２４
が形成されている。ゲート電極２４は、その一部が厚い
絶縁膜２３１上に乗り上げた形態となっている。Ｐ- 型
ボディー拡散層１５は、ゲート電極２４下方領域にまで
大きく延びている。Ｎ+ 型のソース，ドレイン拡散層１
６（１６Ｓ，１６Ｄ）は、ゲート電極を隔てて自己整合
的に配されている。すなわち、ソース領域１６Ｓは、上
記Ｐ- 型ボディー拡散層１５の表面上に形成され、ドレ
イン領域１６Ｄは、厚い絶縁膜１３１縁側周辺部分にお
けるＮ- 型ウェル１１２上に形成されている。
【００２２】上記構成によっても、第１実施形態同様
に、Ｐ- 型ボディー拡散層１５とドレイン拡散層１６Ｄ
の間は高耐圧に適った緩やかな濃度勾配を持つようにな
る（図２参照）。しかも、ドリフト領域濃度自体の濃度
を変化させた構造である。これにより、耐圧の低下を招
くことなく低オン抵抗特性への改善が達成される。
に、Ｐ- 型ボディー拡散層１５とドレイン拡散層１６Ｄ
の間は高耐圧に適った緩やかな濃度勾配を持つようにな
る（図２参照）。しかも、ドリフト領域濃度自体の濃度
を変化させた構造である。これにより、耐圧の低下を招
くことなく低オン抵抗特性への改善が達成される。
【００２３】上記図３のＤＭＯＳトランジスタの製造方
法について、この図３の断面図を参照して説明する。発
明の特徴部分であるドリフト領域の形成については第１
実施形態と同様である。すなわち、基板１１におけるド
リフト領域を形成する際、ＤＭＯＳ以外の他の低電圧用
（または高電圧用）ＭＯＳトランジスタに必要なウェル
形成と同じ工程を利用して達成する。例えば、Ｎ--型ウ
ェル１１１は、同一基板内で高電圧用のトランジスタ
（ＤＭＯＳが含まれていてもよい）に必要なウェルのド
ープ工程に伴って形成する。Ｎ- 型ウェル１１２は、同
一基板内で低電圧用のトランジスタ（場合によっては高
電圧用のトランジスタ）形成時に必要なウェルのドープ
工程に伴って形成する。
法について、この図３の断面図を参照して説明する。発
明の特徴部分であるドリフト領域の形成については第１
実施形態と同様である。すなわち、基板１１におけるド
リフト領域を形成する際、ＤＭＯＳ以外の他の低電圧用
（または高電圧用）ＭＯＳトランジスタに必要なウェル
形成と同じ工程を利用して達成する。例えば、Ｎ--型ウ
ェル１１１は、同一基板内で高電圧用のトランジスタ
（ＤＭＯＳが含まれていてもよい）に必要なウェルのド
ープ工程に伴って形成する。Ｎ- 型ウェル１１２は、同
一基板内で低電圧用のトランジスタ（場合によっては高
電圧用のトランジスタ）形成時に必要なウェルのドープ
工程に伴って形成する。
【００２４】その後は、上記ドリフト領域、ここでは両
ウェル１１１，１１２の境界が含まれる領域上に素子分
離絶縁膜の工程と共に厚い絶縁膜２３１を形成する。そ
の後、ゲート絶縁膜２３２を介してゲート電極２４をリ
ソグラフィ技術によってパターニングする。ゲート電極
２４は、その一部が厚い絶縁膜２３１上に乗り上げた形
態となる。次に、ゲート電極２４の所定端部領域をマス
ク端として不純物イオン注入し、拡散工程を経る。これ
により、Ｎ--型ウェル１１１側においてゲート電極１４
下方領域にまで延在するようなＰ- 型ボディー拡散層１
５を形成する。次に、ゲート電極１４をマスクにイオン
注入し、Ｎ+ 型のソース，ドレイン拡散層１６（１６
Ｓ，１６Ｄ）を形成する。
ウェル１１１，１１２の境界が含まれる領域上に素子分
離絶縁膜の工程と共に厚い絶縁膜２３１を形成する。そ
の後、ゲート絶縁膜２３２を介してゲート電極２４をリ
ソグラフィ技術によってパターニングする。ゲート電極
２４は、その一部が厚い絶縁膜２３１上に乗り上げた形
態となる。次に、ゲート電極２４の所定端部領域をマス
ク端として不純物イオン注入し、拡散工程を経る。これ
により、Ｎ--型ウェル１１１側においてゲート電極１４
下方領域にまで延在するようなＰ- 型ボディー拡散層１
５を形成する。次に、ゲート電極１４をマスクにイオン
注入し、Ｎ+ 型のソース，ドレイン拡散層１６（１６
Ｓ，１６Ｄ）を形成する。
【００２５】上記実施形態の方法によっても、第１実施
形態と同様に、上記ドリフト領域として異なる濃度のウ
ェルを配するにあたって、特別な工程の増加はない。な
お、Ｐ- 型ボディー拡散層１５は、ゲート絶縁膜１３及
びゲート電極１４形成前に予め構成された適当なマスク
パターンに従って形成されてもよい。
形態と同様に、上記ドリフト領域として異なる濃度のウ
ェルを配するにあたって、特別な工程の増加はない。な
お、Ｐ- 型ボディー拡散層１５は、ゲート絶縁膜１３及
びゲート電極１４形成前に予め構成された適当なマスク
パターンに従って形成されてもよい。
【００２６】上記各実施形態及びその方法によれば、Ｄ
ＭＯＳ以外の他の低電圧用（または高電圧用）ＭＯＳト
ランジスタに必要なウェル形成と同じ工程を利用して、
濃度の異なるウェルからなるドリフト領域が形成でき
る。このドリフト領域はウェル自体に緩やかな濃度勾配
を有するので、耐圧の低下を招くことなくオン抵抗特性
を改善できる。すなわち、工程増加なしにパンチスルー
耐圧の向上が図れる。これにより、モノリシックＩＣに
おいても安価に高信頼性のＤＭＯＳ型トランジスタが組
み込める。
ＭＯＳ以外の他の低電圧用（または高電圧用）ＭＯＳト
ランジスタに必要なウェル形成と同じ工程を利用して、
濃度の異なるウェルからなるドリフト領域が形成でき
る。このドリフト領域はウェル自体に緩やかな濃度勾配
を有するので、耐圧の低下を招くことなくオン抵抗特性
を改善できる。すなわち、工程増加なしにパンチスルー
耐圧の向上が図れる。これにより、モノリシックＩＣに
おいても安価に高信頼性のＤＭＯＳ型トランジスタが組
み込める。
【００２７】
【発明の効果】以上説明したように本発明の方法によれ
ば、ＤＭＯＳ以外の他の低電圧用（または高電圧用）Ｍ
ＯＳトランジスタに必要なウェル形成と同じ工程を利用
して、濃度の異なるウェルからなるドリフト領域が形成
できる。このドリフト領域は高耐圧に適った濃度勾配を
持つことができ、オン抵抗は低く改善される。この結
果、ＬＳＩ製造の中で、工数を増やさず、耐圧の低下を
招くことなくオン抵抗特性が改善される高信頼性のＤＭ
ＯＳ型トランジスタ及びその製造方法を提供することが
できる。
ば、ＤＭＯＳ以外の他の低電圧用（または高電圧用）Ｍ
ＯＳトランジスタに必要なウェル形成と同じ工程を利用
して、濃度の異なるウェルからなるドリフト領域が形成
できる。このドリフト領域は高耐圧に適った濃度勾配を
持つことができ、オン抵抗は低く改善される。この結
果、ＬＳＩ製造の中で、工数を増やさず、耐圧の低下を
招くことなくオン抵抗特性が改善される高信頼性のＤＭ
ＯＳ型トランジスタ及びその製造方法を提供することが
できる。
【図１】本発明の第１実施形態に係るＤＭＯＳ（Double
diffused ＭＯＳ）型トランジスタの要部構成を示す断
面図である。
diffused ＭＯＳ）型トランジスタの要部構成を示す断
面図である。
【図２】図１のＤＭＯＳ型トランジスタにおける濃度プ
ロファイルを示す特性図で、同図（ａ）は、図１のＤＭ
ＯＳ型トランジスタを示しており、同図（ｂ）に（ａ）
の各拡散層に対応する濃度勾配が示されている。
ロファイルを示す特性図で、同図（ａ）は、図１のＤＭ
ＯＳ型トランジスタを示しており、同図（ｂ）に（ａ）
の各拡散層に対応する濃度勾配が示されている。
【図３】本発明の第２実施形態に係るＤＭＯＳ型トラン
ジスタの要部構成を示す断面図である。
ジスタの要部構成を示す断面図である。
【図４】従来のＤＭＯＳトランジスタの構成を示す要部
の断面図である。
の断面図である。
１１，３１…シリコン基板（ドリフト領域） １１１…Ｎ--型ウェル（第１のウェル） １１２…Ｎ- 型ウェル（第２のウェル） １３，３２，２３２…ゲート絶縁膜 １４，２４，３３…ゲート電極 １５，３４…Ｐ- 型ボディー拡散層 １６…ソース，ドレイン拡散層 １６Ｓ…ソース領域、 １６Ｄ…ドレイン領域 ２３１…厚い絶縁膜、 ３５…Ｎ+ 型領域
Claims (5)
- 【請求項１】 第１導電型のドリフト領域を有する半導
体基板上に絶縁膜を介して形成されたゲート電極と、 前記ゲート電極下方領域にまで延在する第２導電型のボ
ディー拡散層と、 少なくとも前記ゲート電極を隔てて自己整合的に配さ
れ、少なくとも一方は前記ボディー拡散層表面上に形成
される第１導電型のソース，ドレイン拡散層と、を具備
し、 前記ドリフト領域として異なる濃度のウェルを配し濃度
勾配を設けたことを特徴とするＤＭＯＳ型トランジス
タ。 - 【請求項２】 第１導電型のドリフト領域を有する半導
体基板上に絶縁膜を介して形成されたゲート電極と、 前記ゲート電極下方領域にまで延在する第２導電型のボ
ディー拡散層と、 少なくとも前記ゲート電極を隔てて自己整合的に配さ
れ、少なくとも一方は前記ボディー拡散層表面上に形成
される第１導電型のソース，ドレイン拡散層と、を具備
し、 前記ドリフト領域として前記ボディー拡散層とドレイン
拡散層の間に境界を有した異なる濃度のウェルを配し濃
度勾配を設けたことを特徴とするＤＭＯＳ型トランジス
タ。 - 【請求項３】 前記ドリフト領域における異なる濃度の
ウェルは、前記ボディー拡散層側の第１のウェル、前記
ドレイン拡散層側の第２のウェルを含み、第１のウェル
より第２のウェルの濃度が高いことを特徴とする請求項
２記載のＤＭＯＳ型トランジスタ。 - 【請求項４】 半導体基板上に第１導電型で少なくとも
濃度の異なる第１、第２のウェルを含むドリフト領域を
形成する工程と、 前記ドリフト領域の少なくとも一部上に絶縁膜を介して
ゲート電極を形成する工程と、 前記ゲート電極下方領域にまで延在する第２導電型のボ
ディー拡散層形成する工程と、 少なくとも前記ゲート電極を隔てて前記ボディー拡散層
表面上と前記第２のウェル領域上へソース，ドレイン拡
散層を自己整合的に形成する工程と、を具備したことを
特徴とするＤＭＯＳ型トランジスタの製造方法。 - 【請求項５】 前記ドリフト領域における前記第１のウ
ェルは前記ボディー拡散層側に、前記第２のウェルは前
記ドレイン拡散層側に形成し、第１のウェルより第２の
ウェルの濃度を高くすることを特徴とする請求項４記載
のＤＭＯＳ型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36701599A JP2001185720A (ja) | 1999-12-24 | 1999-12-24 | Ｄｍｏｓ型トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36701599A JP2001185720A (ja) | 1999-12-24 | 1999-12-24 | Ｄｍｏｓ型トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001185720A true JP2001185720A (ja) | 2001-07-06 |
Family
ID=18488259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36701599A Withdrawn JP2001185720A (ja) | 1999-12-24 | 1999-12-24 | Ｄｍｏｓ型トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001185720A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049582A (ja) * | 2004-08-04 | 2006-02-16 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| US8507982B2 (en) | 2010-03-11 | 2013-08-13 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
-
1999
- 1999-12-24 JP JP36701599A patent/JP2001185720A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049582A (ja) * | 2004-08-04 | 2006-02-16 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| US8507982B2 (en) | 2010-03-11 | 2013-08-13 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070306 |