JP4237230B2 - パルス幅変調方法およびこれを用いたデジタル−アナログ変換器 - Google Patents
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Description
図1は、本発明にかかる第1の実施形態によるデジタル−アナログ変換器(D/A変換器)のブロック図である。D/A変換器1aは、いわゆる、デルタ−シグマ(ΔΣ)型D/A変換器である。D/A変換器1aは、多段型ノイズシェーピング(MASH(multi-stage noise shaping))型ΔΣ変調器11と、MASH型ΔΣ変調器11の出力するデジタル信号を入力しPWM変調を行うパルス幅変調器(PWM変調器)13と、MASH型ΔΣ変調器11およびPWM変調器13にタイミングを提供する(クロック信号を送る)クロック信号生成器15とを有する。
その次の周期の始期から直ちに第2信号の状態になるように、パルス生成部13aに入力されるデジタル信号の値が制限され、パルス生成部13aが、当該制限されたデジタル信号の値に基づいてPWM信号を生成してもよい。例えば、図2(a)のPWM信号S1は、一部図示しない周期P0において、その始期よりHレベルをとり、周期P0全体にわたってHレベルとなり、さらに、図示するように、周期P1においても周期全体にわたってHレベルとなってよいが、そのような場合、周期P2においては、その始期よりPWM信号S1は直ちにLレベルになるように、PWM信号が生成される。そうすることで、各PWM周期(周期境界は、注目するPWM周期に含めてよいものとする。)において、必ず、1つもしくは2つの一定の個数のエッジ(立ち上がり、または、立ち下がり)が存在することになり、PWM信号のパルスの面積にかかる線形性(リニアリティ)の劣化が防止される。
図3は、第1の実施形態によるD/A変換器変形例1bを示すブロック図である。本図を用いてD/A変換器変形例1bについて説明する。なお、D/A変換器1aと同様の構成要素については、同様の符号を付し、ここでの説明は省略する。
図4は、本発明にかかる第2の実施形態によるデジタル−アナログ変換器(D/A変換器)1cのブロック図である。D/A変換器1cは、D/A変換器1a同様、デルタ−シグマ(ΔΣ)型D/A変換器である。D/A変換器1cにあって、D/A変換器1aと同様の構成要素については説明を省略する。また、各構成要素の動作についても、第1の実施形態によるD/A変換器1aと同様のものについては説明を簡略化もしくは省略する。
第3の実施形態によるPWM変調方法においては、第2の実施形態と同じ構成を有するD/A変換器1cを使用することができる。よって、第3の実施形態によるD/A変換器1cの説明は省略する。図7は、第3の実施形態において、PWM変調器73のパルス生成部73aの出力するPWM信号(パルス)の例(S31ないしS34)と、クロック信号生成器15の出力するPWMクロックおよびPWMタイミング信号とを示す図である。本図を参照し、本実施形態によるPWM変調について説明する。第1および第2の実施形態同様、PWMクロックの間隔をtとし、PWMタイミング信号の間隔を16t(16t=T、TはPWM周期。)とする。
図9は、第2および第3の実施形態によるPWM変調方法を用いることができるD/A変換器1cの変形例1dを示すブロック図である。
1b:D/A変換器
1c:D/A変換器
1d:D/A変換器
11 :MASH型ΔΣ変調器
13 :パルス幅変調器
13a:パルス生成部
13b:フラグ生成部
15 :クロック信号生成器
15a:クロック信号生成部
15b:分周器
21 :メインループ
21a:加算器
21b:第1局部量子化器
21c:減算器
21d:加算器
21e:遅延器
23 :サブループ
23a:加算器
23b:第2局部量子化器
23c:減算器
23d:帰還回路
25 :微分器
25a:遅延器
25b:減算器
27 :加算器
29 :リミッタ
31 :遅延器
51 :MASH型ΔΣ変調器
55 :微分器
61 :メインループ
69 :リミッタ
71 :MASH型ΔΣ変調器
73 :パルス幅変調器
73a:パルス生成部
89 :リミッタ
91 :MASH型ΔΣ変調器
93 :メインループ
99 :リミッタ
Claims (17)
- 周期的に入力信号を受けて前記入力信号に対応したデジタル信号を出力するデジタル信号出力器と、前記周期に同期して所定の値域に含まれるデジタル信号をパルス幅変調可能なパルス幅変調器とを用いて、前記パルス幅変調器において前記デジタル信号をパルス幅変調してパルス幅変調信号を生成するパルス幅変調方法であって、
前記デジタル信号出力器が、第1のタイミングにおいて、入力信号に対応した第1値を第1デジタル信号として前記パルス幅変調器に対して出力するステップと、
前記デジタル信号出力器が、前記第1値に基づいて、制限された値域を決定するステップと、
前記デジタル信号出力器が、新たな入力信号に対応した第2値を決定するステップと、
前記デジタル信号出力器が、前記第2値は前記制限された値域に含まれるか否か、を判断し、含まれると判断したときは、前記周期1周期が経過した以降の第2のタイミングにおいて、前記第2値を第2デジタル信号として前記パルス幅変調器に対して出力し、含まれないと判断したときは、前記第2のタイミングにおいて、前記制限された値域に含まれる値を前記第2デジタル信号として前記パルス幅変調器に対して出力するステップと、
前記パルス幅変調器が、前記第2デジタル信号をパルス幅変調してパルス幅変調信号を生成するステップと、を有するパルス幅変調方法。 - 前記制限された値域は、前記所定の値域に含まれる請求項1に記載のパルス幅変調方法。
- 前記パルス幅変調信号は、少なくとも、入力されたデジタル信号の値に基づく時間幅を備えた、第1信号の区間および前記第1信号と異なる出力レベルを有する第2信号の区間のいずれかを含み、
前記第1デジタル信号に基づいて生成されるパルス幅変調信号の後に前記第2デジタル信号に基づいて生成されるパルス幅変調信号を接続して構成される信号が、2つの第1信号の区間、および、前記2つの第1信号の区間に挟まれた第2信号の区間を含み、前記第2信号の区間が所定の時間幅以上の区間を有するように、前記制限された値域が決定される請求項2に記載のパルス幅変調方法。 - 前記制限された値域を決定するステップは、前記第1値と前記第1のタイミングが含まれる周期内の所定のタイミングにおける前記パルス幅変調信号の出力レベルとに基づいて、制限された値域を決定し、
前記パルス幅変調信号を生成するステップは、前記所定のタイミングにおける前記パルス幅変調信号の出力レベルに基づいて、前記第2デジタル信号に対応したパルス幅変調信号を生成する請求項3に記載のパルス幅変調方法。 - 各周期における前記第1信号の区間は、前記周期の時間中心に関し前後に対称であり、かつ、前記第1のタイミングから始まる周期と前記第2のタイミングから始まる周期の境界において前記パルス幅変調信号は前記第2信号を有する請求項3に記載のパルス幅変調方法。
- 各周期における前記第1信号の区間は、前記周期の時間中心から所与の時間だけずれた時点に関し前後に対称である請求項3に記載のパルス幅変調方法。
- 前記パルス幅変調信号を生成するステップは、前記第1のタイミングから始まる周期と前記第2のタイミングから始まる周期の境界において、前記パルス幅変調信号が前記第1信号を有するように、前記パルス幅変調信号を生成可能である、請求項6に記載のパルス幅変調方法。
- 前記所定の値域および制限された値域は、これら両値域の幅の差が所定値以下となるように設定される請求項4に記載のパルス幅変調方法。
- 周期的に入力信号を受けて前記入力信号に対応したデジタル信号を出力するデジタル信号出力器と、前記周期に同期して所定の値域に含まれるデジタル信号をパルス幅変調可能なパルス幅変調器とを有し、
前記パルス幅変調器が前記デジタル信号をパルス幅変調してパルス幅変調信号を生成するデジタル−アナログ変換器であって、
前記デジタル信号出力器は、前記入力信号に対応したデジタル信号を生成するデジタル信号生成部と、前記生成されたデジタル信号を制限して出力するデジタル信号制限部とを備え、
前記デジタル信号制限部は、前記デジタル信号生成部が生成したデジタル信号を、第1のタイミングにおいて前記デジタル信号出力器が前記パルス幅変調器に対して出力した第1デジタル信号に基づいて制限された値域に制限し、前記制限されたデジタル信号を、前記第1のタイミングから1周期経過した第2のタイミングにおいて第2デジタル信号として前記パルス幅変調器に対して出力し、前記制限で生じた誤差をリミット誤差としてデジタル信号生成部に送り、
前記パルス幅変調器は、入力された前記第2デジタル信号をパルス幅変調してパルス幅変調信号を生成するパルス生成部を備えるデジタル−アナログ変換器。 - 前記パルス生成部のするパルス幅変調は、入力されるデジタル信号の値に基づき、少なくとも、第1信号の区間および前記第1信号と異なる出力レベルを有する第2信号の区間のいずれかを含むパルス幅変調信号を出力するものであって、
前記パルス生成部は、前記第1デジタル信号に基づいてパルス幅変調信号を生成し出力した後、連続して前記第2デジタル信号に基づいてパルス幅変調信号を生成して出力し、
前記連続して出力されたパルス幅変調信号は、少なくとも2つの第1信号の区間、および、前記2つの第1信号の区間に挟まれた第2信号の区間を含み、
前記デジタル信号制限部は、前記挟まれた第2信号の区間が所定の時間幅以上の区間幅を有するように、前記第2デジタル信号を出力する請求項9記載のデジタル−アナログ変換器。 - さらに、前記パルス幅変調器は、前記パルス生成部が生成する前記パルス幅変調信号に応じたフラグを生成するフラグ生成部を備え、
前記デジタル信号制限部は、前記デジタル信号生成部が生成したデジタル信号を、前記第1デジタル信号に基づいて生成されるパルス幅変調信号に応じたフラグの前記第1のタイミングにおける状態に基づいて前記制限された値域に制限し、前記第2デジタル信号として出力し、
前記パルス生成部は、前記フラグの状態に基づいて、前記第2デジタル信号に対応したパルス幅変調信号を生成する請求項10に記載のデジタル−アナログ変換器。 - 前記パルス生成部は、各周期における前記第1信号の区間が前記周期の時間中心に関し前後に対称であり、かつ、前記第1のタイミングから始まる周期と前記第2のタイミングから始まる周期の境界において前記パルス幅変調信号が前記第2信号を有するように、前記パルス幅変調信号を生成する請求項10に記載のデジタル−アナログ変換器。
- 前記パルス生成部は、前記第1信号の区間が前記周期の時間中心から所与の時間だけずれた時点に関し前後に対称であるように、前記パルス幅変調信号を生成する請求項10に記載のデジタル−アナログ変換器。
- 前記パルス生成部は、前記第1のタイミングから始まる周期と前記第2のタイミングから始まる周期の境界において前記パルス幅変調信号が前記第1信号を有するように、前記パルス幅変調信号を生成可能である、請求項13に記載のデジタル−アナログ変換器。
- 前記第1デジタル信号に基づいて生成され出力されたパルス幅変調信号が、前記第1のタイミングから始まる周期において前記第1信号の区間のみを含む場合、
前記デジタル信号制限部は、前記第2デジタル信号に基づいて生成され出力されるパルス幅変調信号が、前記第2のタイミングから始まる周期において前記第2信号の区間を有するように、前記デジタル信号生成部が生成したデジタル信号を前記制限された値域に制限して前記第2デジタル信号として出力し、
前記パルス生成部は、前記第2タイミングから始まる周期の始期においてパルス幅変調信号が前記第2信号の区間を有するように、前記第2デジタル信号に対応したパルス幅変調信号を生成し、
前記第1デジタル信号に基づいて生成され出力されたパルス幅変調信号、および、前記第2デジタル信号に対応したパルス幅変調信号がそれぞれ、少なくとも1つの所定の個数のエッジを有する請求項11に記載のデジタル−アナログ変換器。 - 前記所定の値域および前記制限された値域は、これら両値域の幅の差が所定値以下となるように設定される請求項9に記載のデジタル−アナログ変換器。
- 前記デジタル信号生成部は、ノイズシェーピング型デルタ−シグマ量子化器である請求項9ないし16のいずれか1つに記載のデジタル−アナログ変換器。
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