JP2010054504A - パルス幅測定回路 - Google Patents
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Abstract
【解決手段】パルス幅測定回路100は、入力パルス信号PULSEのパルス幅THに応じた時間差信号S2を生成する。遅延回路12は、入力パルス信号PULSEを所定量τd遅延させ、スタート信号SSTARTを出力する。インバータ10は入力パルス信号PULSEを反転し、ストップ信号SSTOPを出力する。時間測定回路14は、スタート信号SSTARTのポジティブエッジと、ストップ信号SSTOPのポジティブエッジの時間差τを測定し、時間差に応じた時間差信号S2を出力する。
【選択図】図1
Description
この場合、セレクタを制御することにより、測定レンジを拡大するための遅延量τdを任意に設定できる。
この場合、遅延回路が不要となるため、回路面積を削減できる。
この態様によれば、入力パルス信号のハイレベルの期間とローレベルの期間の両方を測定することができる。
つまり時間測定回路14からの時間差信号S2は、デジタル値、アナログ値のいずれであってもよい。
TH=τd+τ
で与えられる。このようにして、図1のパルス幅測定回路100によれば、入力パルス信号PULSEのパルス幅を測定することができる。
THmax’=m×Δt
となる。たとえば、Δt=1ps、m=20とすると、最大20psのパルス幅が測定可能である。分解能を維持したまま、最大100psのパルス幅を測定するためには、m=100とする必要があり、回路面積が増大するであろう。あるいは最大階調mを維持したまま、最大100psのパルス幅を測定するためには、分解能Δtを5psまで低下させなければならない。
THmax=τd+m×Δt
となる。もし、τd=80psに設定すれば、遅延回路12を設けない場合と比べて、同じ分解能Δt(=1ps)、最大階調m(=20)を維持しながら、最大100psのパルス幅が測定可能となる。あるいは、最大階調m(=20)を維持しながら、遅延回路12を設けない場合と同じパルス幅THmax’を実現しようとすれば、τd=10psのとき、分解能Δtを0.5psに高めることができる。反対に分解能Δt(=1ps)を維持しながら、τd=10psとすれば、最大階調をm=10に減らすことができるため、回路規模を縮小できる。
t1=Δt+t2
の関係が成り立つ。ここでΔtは、時間測定回路14の分解能である。
セレクタ30は、少なくともN個の第2遅延素子それぞれの出力信号もしくは入力信号、すなわち遅延されたストップ信号SSTOPを受け、遅延制御信号S1に応じたいずれかを選択して出力する。セレクタ30はさらに、N段目の第2遅延素子D2Nよりもさらに後段の第2遅延素子D2の入力信号もしくは出力信号を受けてもよい。
τd=k×t2+Ti1+Ti2
だけ遅延させた信号となる。Ti1、Ti2はそれぞれ、第1インバータ26、第2インバータ28の遅延量を示す。
τd=k×t2+Ti2
だけ遅延させた信号となる。Ti2はインバータ28の遅延量を示す。
Claims (12)
- 入力パルス信号のパルス幅に応じた信号を生成するパルス幅測定回路であって、
前記入力パルス信号を遅延させ、スタート信号を出力する遅延回路と、
前記入力パルス信号を反転し、ストップ信号を出力するインバータと、
前記スタート信号と、前記ストップ信号と、を受け、前記スタート信号のエッジと前記ストップ信号のエッジの時間差に応じた信号を出力する時間測定回路と、
を備えることを特徴とするパルス幅測定回路。 - 入力パルス信号のパルス幅に応じた信号を生成するパルス幅測定回路であって、
前記入力パルス信号を反転するインバータと、
反転された前記入力パルス信号を遅延させ、スタート信号を出力する遅延回路と、
前記スタート信号と、前記入力パルス信号であるストップ信号とを受け、前記スタート信号のエッジと前記ストップ信号のエッジの時間差に応じた信号を出力する時間測定回路と、
を備えることを特徴とするパルス幅測定回路。 - 前記遅延回路は可変遅延回路であり、遅延量が調節可能であることを特徴とする請求項1または2に記載のパルス幅測定回路。
- 前記遅延回路の遅延量は、想定される前記入力パルス信号の前記パルス幅の最小値より短く設定されることを特徴とする請求項1または2に記載のパルス幅測定回路。
- 前記時間測定回路は、
多段接続されたN個(Nは自然数)の第1遅延素子を有し、前記スタート信号に1段ごとに第1所定量の遅延を与える第1多段遅延回路と、
前記N個の第1遅延素子ごとに設けられ、それぞれが、対応する第1遅延素子に入力される前記スタート信号と前記ストップ信号のうち、いずれか一方の信号のエッジのタイミングで、他方の信号の値をラッチするN個のラッチ回路と、
を含む時間デジタル変換器であることを特徴とする請求項1から4のいずれかに記載のパルス幅測定回路。 - 前記時間測定回路は、
多段接続されたN個の第2遅延素子を有し、前記ストップ信号に1段ごとに第2所定量の遅延を与える第2多段遅延回路をさらに含み、
前記N個のラッチ回路はそれぞれ、対応する第1遅延素子に入力される前記スタート信号と対応する第2遅延素子に入力される前記ストップ信号のうち、いずれか一方の信号のエッジのタイミングで、他方の信号の値をラッチすることを特徴とする請求項5に記載のパルス幅測定回路。 - 入力パルス信号のパルス幅に応じた信号を生成するパルス幅測定回路であって、
前記入力パルス信号を反転し、ストップ信号を出力する第1インバータと、
多段接続されたN個(Nは自然数)の第1遅延素子を有し、スタート信号に1段ごとに第1所定量の遅延を与える第1多段遅延回路と、
多段接続されたN個の第2遅延素子を有し、前記ストップ信号に1段ごとに第2所定量の遅延を与える第2多段遅延回路と、
前記N個の第1、第2遅延素子のペアごとに設けられ、それぞれが、対応する第1遅延素子に入力される前記スタート信号と対応する第2遅延素子に入力される前記ストップ信号のうち、いずれか一方の信号のエッジのタイミングで、他方の信号の値をラッチするN個のラッチ回路と、
前記N個の第2遅延素子のいずれかの出力信号を反転し、前記スタート信号を出力する第2インバータと、
を備えることを特徴とするパルス幅測定回路。 - 前記N個の第2遅延素子それぞれの出力信号を受け、いずれかを選択して出力するセレクタをさらに備え、
前記第2インバータは、前記セレクタの出力信号を反転し、前記スタート信号を出力することを特徴とする請求項7に記載のパルス幅測定回路。 - 入力パルス信号のパルス幅に応じた信号を生成するパルス幅測定回路であって、
多段接続されたN個(Nは自然数)の第1遅延素子を有し、スタート信号に1段ごとに第1所定量の遅延を与える第1多段遅延回路と、
多段接続されたN個の第2遅延素子を有し、前記入力パルス信号であるストップ信号に1段ごとに第2所定量の遅延を与える第2多段遅延回路と、
前記N個の第1、第2遅延素子のペアごとに設けられ、それぞれが、対応する第1遅延素子に入力される前記スタート信号と対応する第2遅延素子に入力される前記ストップ信号のうち、いずれか一方の信号のエッジのタイミングで、他方の信号の値をラッチするN個のラッチ回路と、
前記N個の第2遅延素子のいずれかの出力信号を反転し、前記スタート信号を出力するインバータと、
を備えることを特徴とするパルス幅測定回路。 - 前記N個の第2遅延素子それぞれの出力信号を受け、いずれかを選択して出力するセレクタをさらに備え、
前記インバータは、前記セレクタの出力信号を反転し、前記スタート信号を出力することを特徴とする請求項9に記載のパルス幅測定回路。 - 請求項1または7に記載の第1のパルス幅測定回路と、
請求項2または9に記載の第2のパルス幅測定回路と、
前記第1、第2のパルス幅測定回路から出力される信号を受け、いずれかを選択するセレクタと、
を備えることを特徴とするパルス幅測定回路。 - 前記第1のパルス幅測定回路と前記第2のパルス幅測定回路は、それぞれの時間測定回路の一部を共有することを特徴とする請求項11に記載のパルス幅測定回路。
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