TWI650955B - 三角積分調變器與其信號轉換方法 - Google Patents

三角積分調變器與其信號轉換方法 Download PDF

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Abstract

三角積分調變器包含三角積分調變迴路以及多個調整迴路。三角積分調變迴路基於時脈信號處理輸入信號以及調整信號以產生量化輸出信號。其中時脈信號具有一時脈週期，三角積分調變迴路具有相同於M倍的時脈週期的第一延遲時間，M為0.5的整數倍且大於1。多個調整迴路分別延遲該量化輸出信號多個第二延遲時間，以產生調整信號。

Description

三角積分調變器與其信號轉換方法
本案是有關於一種積體電路，且特別是有關於具有調整迴路延遲機制的三角積分調變器與其信號轉換方法。
三角積分調變器因具有雜訊移頻等特點，故常應用於高解析度的類比數位轉換器。然而，隨著時脈信號的頻率以及電路操作速度越來越快，三角積分調變器內部的額外迴路延遲(excess loop delay)會使得三角積分調變器在對輸入信號取樣時發生錯誤，降低了最終輸出資料的準確性。
為了解決上述問題，本案的一態樣係於提供一種三角積分調變器，其包含三角積分調變迴路以及多個調整迴路。三角積分調變迴路基於第一時脈信號處理輸入信號以及調整信號以產生量化輸出信號。其中第一時脈信號具有一時脈週期，三角積分調變迴路具有相同於M倍的時脈週期的第一延遲時間，M大於1且為0.5的整數倍。多個調整迴路分別延遲該量化輸出信號多個第二延遲時間，以產生調整信號。
本案的一態樣係於提供一種信號轉換方法，其包含下列操作：藉由三角積分調變迴路基於第一時脈信號處理輸入信號以及調整信號以產生量化輸出信號，其中第一時脈信號具有一時脈週期，三角積分調變迴路具有相同於M倍的時脈週期的第一延遲時間，M大於1且為0.5的整數倍；以及分別延遲量化輸出信號多個第二延遲時間，以產生調整信號。
綜上所述，本案所提供的三角積分調變器與信號轉換方法可藉由多個調整迴路來降低額外迴路延遲的影響。
100‧‧‧三角積分調變器
120‧‧‧三角積分調變迴路
140、140A‧‧‧調整迴路
CLK1、CLK2‧‧‧時脈信號
140B‧‧‧調整迴路
V[n]‧‧‧量化輸出信號
U(t)‧‧‧輸入信號
122‧‧‧運算電路
121‧‧‧迴路濾波器
124‧‧‧量化器
123‧‧‧取樣電路
126、142‧‧‧數位至類比轉換器
125‧‧‧延遲電路
D(t)‧‧‧差值信號
FB(t)‧‧‧回授信號
A(t)‧‧‧調整信號
F(t)‧‧‧類比信號
VS‧‧‧取樣信號
C(t)‧‧‧運算信號
141‧‧‧延遲電路
DO[n]‧‧‧延遲輸出信號
DA[n]‧‧‧延遲調整信號
G(s)‧‧‧增益
Z-M、Z-0.5~Z-(Y-0.5)‧‧‧延遲
142A‧‧‧數位至類比轉換器
142B‧‧‧數位至類比轉換器
201、202‧‧‧數位邏輯電路
203A、203B、203C‧‧‧正反器
300‧‧‧方法
T1‧‧‧時脈週期
S310、S320‧‧‧操作
為讓本案之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖為根據本案一些實施例所繪示的一種三角積分調變器的示意圖；第2A圖為根據本案之一些實施例所繪示的第1圖的三角積分調變器的電路示意圖；第2B圖為根據本案之一些實施例所繪示的第2A圖中的時脈信號的波形示意圖；以及第3圖為根據本案之一些實施例所繪示的第1圖的三角積分調變器的電路示意圖。
下文係舉實施例配合所附圖式作詳細說明，但所提供之實施例並非用以限制本發明所涵蓋的範圍，而結構操作 之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。為使便於理解，下述說明中相同元件將以相同之符號標示來說明。
關於本文中所使用之『第一』、『第二』、…等，並非特別指稱次序或順位的意思，亦非用以限定本發明，其僅僅是為了區別以相同技術用語描述的元件或操作而已。
關於本文中所使用之『約』、『大約』或『大致約』一般通常係指數值之誤差或範圍約百分之二十以內，較好地是約百分之十以內，而更佳地則是約百分五之以內。文中若無明確說明，其所提及的數值皆視作為近似值，即如『約』、『大約』或『大致約』所表示的誤差或範圍。
另外，關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。
第1圖為根據本案一些實施例所繪示的一種三角積分調變器100的示意圖。於一些實施例中，三角積分調變器100為連續時間操作式的三角積分調變器。
三角積分調變器100包含三角積分調變迴路120以及多個調整迴路140，其中M為大於1及為0.5的整數倍。三角積分調變迴路120用以基於時脈信號CLK1轉換輸入信號U(t)至量化輸出信號V[n]。於一些實施例中，三角積分調變迴路120包含迴路濾波器121、運算電路122、取樣電路123、量化器124、延遲電路125以及數位至類比轉換器126。
迴路濾波器121用以基於輸入信號U(t)以及回授信號FB(t)產生差值信號D(t)，並對差值信號D(t)濾波，以產生一類比信號F(t)。於一些實施例中，迴路濾波器121可由一或多個積分器實現。於一些實施例中，迴路濾波器121可由一或多個諧振電路實現。為易於理解，第1圖中的『G(s)』用以代表上述積分器與/或諧振電路之增益。上述關於迴路濾波器121的實現方式僅為示例，且本案並不僅此為限。
運算電路122耦接至迴路濾波器121與多個調整迴路140，以接收類比信號F(t)以及調整信號A(t)。運算電路122用以相減類比信號F(t)以及調整信號A(t)以產生運算信號C(t)。於一些實施例中，運算電路122可由加法器電路實現。
取樣電路123耦接至運算電路122，以基於時脈信號CLK1對運算信號C(t)取樣，以產生取樣信號VS。於一些實施例中，取樣電路123可由開關電容電路實現，其中開關依據時脈信號CLK1導通以儲存運算信號C(t)的信號值至電容內，藉以產生取樣信號VS。上述關於取樣電路123的實現方式僅為示例，本案並不於此為限。
量化器124耦接於取樣電路123以接收取樣信號VS。量化器124用以轉換取樣信號VS至離散的量化輸出信號V[n]。於一些實施例中，量化器124可由一或多個比較器實現，並用以對取樣信號VS與參考電壓位準比較以產生量化輸出信號V[n]。上述關於量化器124的實現方式僅為示例，本案並不於此為限。
延遲電路125耦接於量化器124，以接收量化輸出 信號V[n]。於一些實施例中，時脈信號CLK1具有時脈週期T1(如後第2B圖所示)。延遲電路125用以延遲量化輸出信號V[n]相同於M倍的時脈週期T1的時間，以產生延遲輸出信號DO[n]。其中，第1圖中的『Z-M』代表M倍的時脈週期T1的延遲，如上所述，M為大於1及為0.5的整數倍。於一些實施例中，藉由設置延遲電路125，三角積分調變迴路120具有M倍的時脈週期T1的延遲時間，此延遲時間為量化器124與多個數位邏輯電路(例如為第2A圖中的電路201與202)能夠工作的時間。
數位至類比轉換器126耦接至延遲電路125，以接收延遲輸出信號DO[n]。數位至類比轉換器126用以轉換延遲輸出信號DO[n]至回授信號FB(t)。
於一些實施例中，多個調整迴路140的信號傳遞路徑不包含迴路濾波器121。相較於三角積分調變迴路120，多個調整迴路140每一者並聯耦接於運算電路122以及量化器124的輸出之間。在一些實施例中，調整迴路140的個數大於等於M。多個調整迴路140用以分別延遲量化輸出信號V[n]多個延遲時間，以產生調整信號A(t)。於一些實施例中，如第1圖所示，多個延遲時間分別相同於0.5~|Y-0.5|倍的時脈週期T1，亦即有Y個調整迴路140，Y為大於等於M的正整數。
於一些實施例中，Y個延遲時間彼此相差N個時脈週期T1，其中N為大於等於1的正整數。例如，第1個調整迴路140用以延遲0.5個時脈週期T1，第2個調整迴路140用以延遲1.5個時脈週期T1。因此，上述兩者的延遲時間相差1個時脈週期T1(即N=1)。或者，第1個調整迴路140用以延遲0.5個 時脈週期T1，第3個調整迴路140用以延遲2.5個時脈週期T1。因此，上述兩者的延遲時間相差2個時脈週期T1(即N=2)。
於一些實施例中，Y個調整迴路140每一者包含延遲電路141以及數位至類比轉換器142。多個延遲電路141用以延遲量化輸出信號V[n]一段對應的延遲時間，以產生多個延遲調整信號DA[n]。例如，於第1圖所示，『Z-0.5』~『Z-(Y-0.5)』代表0.5倍的時脈週期T1至|Y-0.5|倍的時脈週期T1的多個延遲時間。
多個數位至類比轉換器142用以轉換多個延遲調整信號DA[n]以產生調整信號A(t)。於一些實施例中，延遲電路141與延遲電路125可由一或多個數位電路實現。於一些實施例中，一或多個數位電路包含數位邏輯電路、緩衝器、正反器等等，但不僅以此為限。於一些實施中，上述的一或多個數位電路可用管線式的電路架構實現於三角積分調變器100內，以依序引入所需的多個延遲時間。
於一些實施例中，多個數位至類比轉換器126與142可由電流式的數位至類比轉換器實現。如此一來，輸入信號U(t)以及回授信號FB(t)可以由電流形式的信號直接結合(如後第2A圖所示)，並輸入至迴路濾波器121。同理，多個數位至類比轉換器142的輸出亦可由電流形式的信號直接結合(如後第2A圖所示)，以產生調整信號A(t)。於一些實施例中，多個數位至類比轉換器126與142可整合為單一的數位至類比轉換器。
上述關於多個數位至類比轉換器126與142的實 現方式僅為示例。多個數位至類比轉換器126與142的各種實現方式皆為本案所涵蓋的範圍。
於一些相關技術中，為了降低三角積分調變器的額外迴路延遲的影響，會引入具有0.5倍時脈週期T1的延遲時間至運算電路122以及引入具有1倍時脈週期T1的延遲時間至迴路濾波器121。於此些技術中，三角積分調變器僅最多可容忍1個時脈週期T1的額外迴路時間延遲。然而，隨著取樣頻率(亦即時脈信號CLK1之頻率)越來越高，額外迴路延遲的時間已會超過1個以上的時脈週期T1。如此一來，此些相關技術的設置方式將會失效。
相較於上述設置方式，藉由設置Y個調整迴路140，可增加更多的延遲時間至三角積分調變器100。如此一來，三角積分調變器100可容忍1個以上的時脈週期T1的延遲時間。如此一來，量化器124與相關數位電路可具有足夠的操作時間，以確保三角積分調變器100的資料轉換準確率。
第2A圖為根據本案之一些實施例所繪示的第1圖的三角積分調變器100的電路示意圖。為易於理解，於第2A圖中的類似元件將參照第1圖指定為相同標號。
如第2A圖之例子而言，M設置為2，迴路濾波器121包含積分器，運算電路122包含類比加法器。相較於第1圖，第2A圖中的三角積分調變器100更包含多個數位邏輯電路201~202以及多個正反器203A、203B以及203C。
多個數位邏輯電路201~202以管線式的設置方式設置於三角積分調變器100內。於一些實施例中，多個數位 邏輯電路201~202用以處理量化輸出信號V[n]，以等效增加多個數位至類比轉換器126與142的線性度。例如，多個數位邏輯電路201~202可以實施為資料權重平均電路、動態元件匹配電路等等。上述關於多個數位邏輯電路201~202的實施方式僅為示例，且本案並不以此為限。
第2B圖為根據本案之一些實施例所繪示的第2A圖中的時脈信號CLK1與CLK2的波形示意圖。於一些實施例中，時脈信號CLK1與時脈信號CLK2兩者之間的相位差約180度。取樣電路123用以在時脈信號CLK1的上升邊緣時對運算信號C(t)取樣，以產生取樣信號VS。多個正反器203A以及203B分別用以在時脈信號CLK2的上升邊緣(亦即時脈信號CLK1的下降邊緣)時對量化器124之輸出以及數位邏輯電路201之輸出取值，以分別輸出多個延遲調整信號DA[n]。正反器203C用以在時脈信號CLK1的上升邊緣對數位邏輯電路202之輸出取值，以輸出延遲輸出信號DO[n]。多個調整迴路140中的多個數位至類比轉換器142更用以基於多個延遲調整信號DA[n]產生調整信號A(t)。
如第2A圖所示，多個數位至類比轉換器126與142皆以電流式電路實現。輸入信號U(t)與回授信號FB(t)以電流相加的方式輸入至迴路濾波器121，以產生類比信號F(t)。類比信號F(t)與調整信號A(t)亦以電流相加的方式輸入至運算電路122，以產生運算信號C(t)。運算信號C(t)在時脈信號CLK1的上升邊緣時被取樣，以產生取樣信號VS。據此，量化器124可基於取樣信號VS產生量化輸出信號V[n]。
接著，第1個正反器203A在時脈信號CLK2的上升邊緣時輸出延遲調整信號DA[n]至數位至類比轉換器142A以及數位邏輯電路201。由於時脈信號CLK2的上升邊緣對應於時脈信號CLK1的時脈週期T1的一半，等效來說，藉由設置多個正反器203A以及203B，量化輸出信號V[n]被延遲了0.5倍的時脈週期T1，以輸出為傳送至數位至類比轉換器142A的延遲調整信號DA[n]。
在經過1個時脈週期T1後，第2個正反器203B在時脈信號CLK2的上升邊緣傳送另一延遲調整信號DA[n]至數位至類比轉換器142B以及數位邏輯電路202。等效來說，藉由設置多個正反器203A以及203B，量化輸出信號V[n]被延遲了1.5倍的時脈週期T1，以輸出為傳送至數位至類比轉換器142B的延遲調整信號DA[n]。
接著，在經過0.5個時脈週期T1後，第3個正反器203C在時脈信號CLK1的上升邊緣傳送延遲輸出信號DO[n]至數位至類比轉換器126。如此，數位至類比轉換器126可基於延遲輸出信號DO[n]產生回授信號FB(t)。等效來說，藉由設置多個正反器203A、203B以及203C，量化輸出信號V[n]被延遲了2倍的時脈週期T1，以輸出為延遲輸出信號DO[n]。
藉由上述設置方式，量化器124可具有0.5個時脈週期T1的操作時間，數位邏輯電路201可具有1個時脈週期T1的操作時間，且數位邏輯電路202可具有0.5個時脈週期T1的操作時間。如此一來，第2A圖中的三角積分調變器100總共可具有2個時脈週期T1的操作時間。相較於前述的相關技術，三角積分調變器100可容忍更多的額外迴路延遲。
為易於理解，上述操作僅以時脈信號CLK1與CLK2的上升邊緣為例說明，但本案不僅以此為限。例如，於其他的實施例中，上述操作亦可基於時脈信號CLK1與CLK2的另一轉態邊緣(例如為下降邊緣)執行。上述關於多個延遲時間的實施方式僅為示例。多個延遲時間的各種實施方式皆為本案所涵蓋的範圍。
參照第3圖，第3圖為根據本案一些實施例所繪示的一種信號轉換方法300的流程圖。為易於說明，一併參照第1~3圖，以說明三角積分調變器100的相關操作。於一些實施例中，信號轉換方法300包含多個操作S310以及S320。
於操作S310，三角積分調變迴路120基於時脈信號CLK1處理輸入信號U(t)以及調整信號A(t)以產生量化輸出信號V[n]，其中三角積分調變迴路120具有相同於M倍的時脈週期T1的延遲時間。如先前所述，在三角積分調變迴路120根據時脈信號CLK1對運算信號C(t)取樣，並轉換運算信號C(t)為量化輸出信號V[n]，其中運算信號C(t)為根據輸入信號U(t)產生。
於操作S320，多個調整迴路140分別對量化輸出信號V[n]引入多個延遲時間，以產生調整信號A(t)，其中多個延遲時間分別為0.5~|Y-0.5|倍的時脈週期T1。例如，如第2A圖所示，於一些實施例中，可採用一或多個數位電路(例如包含多個數位邏輯電路201~203以及反相器203A~203C)分別延遲量化輸出信號V[n]一對應的延遲時間(例如0.5倍的時脈 週期T1、1.5倍的時脈週期T1、...、(Y-0.5)倍的時脈週期T1)，以產生調整信號A(t)。
上述信號轉換方法300的多個步驟僅為示例，並非限定需依照此示例中的順序執行。在不違背本揭示內容的各實施例的操作方式與範圍下，在信號轉換方法300下的各種操作當可適當地增加、替換、省略或以不同順序執行。
為易於理解，上述各實施例中僅以多個調整迴路140可分別延遲0.5~|Y-0.5|倍的時脈週期T1為例說明，但本案並不以此為限。於各個實施例中，於多個調整迴路140所引入的延遲時間分別可為Q~|Y-Q|倍的時脈週期T1，其中Q可為任意小數(例如為0.4、0.6等等)。
綜上所述，本案所提供的三角積分調變器與信號轉換方法可藉由多個調整迴路來降低額外迴路延遲的影響。

Claims (10)

  1. 一種三角積分調變器，包含：一三角積分調變迴路，用以基於一第一時脈信號處理一輸入信號以及一調整信號以產生一量化輸出信號，其中該第一時脈信號具有一時脈週期，該三角積分調變迴路具有相同於M倍的該時脈週期的一第一延遲時間，M為0.5的整數倍且大於1；以及複數個調整迴路，耦接至該三角積分調變迴路，該些調整迴路用以分別延遲該量化輸出信號複數個第二延遲時間，以產生該調整信號，其中該些第二延遲時間彼此相差N個該時脈週期，N為大於等於1的正整數。
  2. 如請求項1所述的三角積分調變器，其中該三角積分調變迴路包含：一迴路濾波器，用以濾波一差值信號以產生一類比信號，其中該差值信號為該輸入信號與一回授信號之一差值；一運算電路，用以相減該類比信號與該調整信號，以產生一運算信號；一取樣電路，用以根據該第一時脈信號對該運算信號取樣，以產生一取樣信號；一量化器，用以轉換該取樣信號至該量化輸出信號；一第一延遲電路，用以延遲該量化輸出信號該第一延遲時間，以產生一延遲輸出信號；以及一數位至類比轉換器，用以轉換該延遲輸出信號至該回 授信號。
  3. 如請求項2所述的三角積分調變器，其中該些調整迴路並聯耦接於該運算電路與該量化器之間。
  4. 如請求項2所述的三角積分調變器，其中該些調整迴路中每一者包含：一第二延遲電路，用以延遲該量化輸出信號該些第二延遲時間中之一對應者，以產生一延遲調整信號；以及一第二數位至類比轉換器，用以轉換該延遲調整信號，以產生該調整信號。
  5. 如請求項4所述的三角積分調變器，其中該第一延遲電路與該些第二延遲電路由複數個數位電路實現，且該些數位電路以管線式電路架構設置於該三角積分調變迴路以及該些調整迴路之內。
  6. 如請求項1所述的三角積分調變器，其中該三角積分調變迴路用以基於該第一時脈信號之一轉態邊緣處理該輸入信號與該調整信號，以產生該量化輸出信號。
  7. 如請求項6所述的三角積分調變器，其中該些調整迴路包含：一第一調整迴路，包含一第一正反器，該第一正反器用以基於一第二時脈信號的一轉態邊緣以及該量化輸出信號產 生一第一延遲調整信號，其中該第一時脈信號與該第二時脈信號之間的相位差為180度；以及一第二調整迴路，包含一第二正反器，該第二正反器用以基於該第二時脈信號的該轉態邊緣以及該第一延遲調整信號產生一第二延遲調整信號，其中該第一調整迴路與該第二調整迴路用以基於該第一延遲調整信號以及該第二延遲調整信號產生該調整信號。
  8. 如請求項1所述的三角積分調變器，其中該些第二延遲時間分別相同於0.5~|Y-0.5|倍的該時脈週期，且Y為大於等於M的正整數。
  9. 一種信號轉換方法，包含：藉由一三角積分調變迴路基於一第一時脈信號處理一輸入信號以及一調整信號以產生一量化輸出信號，其中該第一時脈信號具有一時脈週期，該三角積分調變迴路具有相同於M倍的該時脈週期的一第一延遲時間，M大於1且為0.5的整數倍；以及分別延遲該量化輸出信號複數個第二延遲時間，以產生該調整信號，其中該些第二延遲時間彼此相差N個該時脈週期，N為大於等於1的正整數。
  10. 如請求項9所述的信號轉換方法，其中該些第二延遲時間分別相同於0.5~|Y-0.5|倍的該時脈週期，且Y為大於等於M的正整數。
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