WO2006134810A1 - 半導体デバイス - Google Patents

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Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device that constitutes a MOSFET along a side surface of a trench.
  • a semiconductor device that constitutes a MOSFET along the side of a trench is a MOSFET (planar DMOSFET (double diffusion MOSFET)) along the top surface of an epitaxial layer.
  • MOSFET planar DMOSFET (double diffusion MOSFET)
  • the on-resistance can be lowered as compared with the semiconductor device that constitutes), and in recent years, the demand is expanding.
  • Figure 4 shows a conventional semiconductor device with a trench structure.
  • an N-type epitaxial layer 111 is formed on the upper surface of an N-type semiconductor substrate 110.
  • a plurality of trenches (grooves) 120 are formed downward from the upper surface thereof.
  • a MOSFET is formed along both side surfaces of the trench 120.
  • the gate electrode 121 is embedded inside the trench 120, and an N + type source region 113 and a P ⁇ type base region 114 are sequentially provided along both side surfaces of the trench 120 and downward. .
  • the region below the base region 114 is an N ⁇ type drain region 115.
  • a base high concentration region 116 formed downward from the upper surface of the epitaxial layer 111 is provided apart from the trench 120 and adjacent to the source region 113 and the base region 114.
  • the base high concentration region 116 has the same conductivity type as the base region 114 and is formed shallower than the base region 114 having a high impurity concentration.
  • the base high-concentration region 116 is able to take an ohmic contact with a source electrode 125 described later, and the resistance component of the base region 114 is reduced.
  • a gate insulating film 122 that is a thin silicon oxide film is provided between the trench 120 and the gate electrode 121.
  • the gate insulating film 122 extends to the upper surface of the epitaxial layer 111.
  • an interlayer insulating film 123 is formed on the gate electrode 121 and the gate insulating film 122 so as to cover a part of the upper surface of the epitaxial layer 111. Gate insulation The film 122 and the interlayer insulating film 123 are removed by etching on a part of the source region 113 and the upper surface of the base high concentration region 116, and the removed part becomes a contact hole 124.
  • a metal layer source electrode 125 is provided so as to be in electrical contact with the source region 113 and the base high concentration region 116 through the contact hole 124.
  • the semiconductor device 101 is connected to the drain region 115 of the epitaxial layer 111 by a depletion layer 140 0 from the lower surface of the base region 114 and the trench 120, as shown in FIG. 141 is formed to extend.
  • the depletion layer 140 extending from the base region 114 has a relatively large width
  • the depletion layer 141 extending the bottom surface force of the trench 120 has a small width.
  • the gate-drain capacitance CGD which is the capacitance between the gate electrode 121 and the drain region 115, is mainly the capacitance of the gate insulating film 122 and the capacitance of the depletion layer 141 formed on the lower surface of the trench 120. And are connected in series.
  • the capacitance value of the depletion layer 141 is inversely proportional to the width thereof, the capacitance value of the depletion layer 141 having a small width is large and the capacitance CGD between the gate and the drain is also large. Conversely, the capacitance value of the depletion layer 141 having a large width decreases, and the capacitance CGD between the gate and drain decreases.
  • Patent Document 1 Japanese Patent Laid-Open No. 8-250731
  • an object of the present invention is to provide a semiconductor device that can shorten the turn-on time in a semiconductor device having a trench structure.
  • the semiconductor device of the present invention is formed in contact with the first epitaxial layer formed on the semiconductor substrate and the upper surface of the first epitaxial layer, and has an impurity concentration higher than that of the first epitaxial layer.
  • the trench region is separated from the source region provided downward from the upper surface of the second epitaxial layer along the surface and the base region provided downward from the lower surface of the source region along both sides of the trench, Adjacent to the source region and the base region, it is formed deeper than the base region downward from the upper surface of the second epitaxial layer, has the same conductivity type as the base region, and is more impure than the base region. Concentration wherein the is provided with a base high concentration area high a.
  • An interlayer insulating film is formed on the gate electrode so as to cover a part of the upper surface of the second epitaxial layer.
  • the interlayer insulating film, a part of the source region, the upper surface of the base high concentration region, A source electrode may be provided in contact therewith.
  • a buried insulating film is formed on the gate electrode so as to be buried to the vicinity of the opening edge inside the trench, and the source electrode is provided in contact with the buried insulating film, the source region, and the upper surface of the base high concentration region. It may be done.
  • the depletion layers extending on the base high concentration region force provided on both sides of the trench are connected to each other in the portion located on the lower side of the trench.
  • the gate-drain capacitance CGD is reduced, and the turn-on time can be shortened.
  • FIG. 1 is a cross-sectional view of a semiconductor device according to a preferred embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing the off state of the above.
  • FIG. 3 is a cross-sectional view of a semiconductor device according to another preferred embodiment of the present invention.
  • FIG. 4 is a cross-sectional view of a conventional semiconductor device.
  • FIG. 5 is a cross-sectional view showing an off state of the above.
  • FIG. 1 is a cross-sectional view of a semiconductor device according to a preferred embodiment of the present invention.
  • a first epitaxial layer 11 having a thickness of about 3 cm is formed, and is in contact with the top surface of the first epitaxial layer 11 and has the same conductivity type as that of the N-type (for example, impurity concentration 10).
  • a second epitaxial layer 12 having a thickness of about 15 Zcm 3 is formed.
  • the epitaxial layer is one layer of the epitaxial layer 111.
  • the upper surface of the first epitaxial layer 11 corresponding to the epitaxial layer 111 is formed.
  • the second epitaxial layer 12 is formed into two layers.
  • a plurality of trenches 20 are formed downward from the upper surface thereof.
  • a MOSFET is formed along both side surfaces of the trench 20. That is, the gate electrode 21 is embedded inside the trench 20, and along the both sides of the trench 20, downward from the upper surface of the second epitaxial layer 12, and below the lower surface of the source region 13 and the source region 13.
  • a P-type base region 14 is provided in each direction.
  • the region below the base region 14 or the base high concentration region 16 described later is an N ⁇ type drain region 15.
  • the saw separated from the trench 20 Adjacent to the base region 14 and the base region 14 is provided a base high concentration region 16 formed downward from the upper surface of the second epitaxial layer 12.
  • the high base concentration region 16 has the same conductivity type as the base region 14 and is formed deeper than the base region 14 having a high impurity concentration.
  • the base high-concentration region 16 has an impedance contact with the source electrode 25 described later, and the resistance component of the base region 14 is reduced. Furthermore, as will be described later, when the semiconductor device 1 is in the off state, it plays an important role in reducing the gate-drain capacitance CGD.
  • the second epitaxial layer 12 is provided with the source region 13, the base region 14, and the base high concentration region 16, and the remaining region is the drain region 15.
  • the first epitaxial layer 11 formed in contact with and below the drain region 15 of the second epitaxial layer 12 is also a part of the drain region.
  • the second epitaxial layer 12 (drain region 15) has a depletion layer 40 extending from the base high-concentration region 16 provided on both sides of the trench 20 in the off state to the lower side of the trench 20. Impurity concentration is low enough to be connected to each other in the part located at.
  • a gate insulating film 22 which is a thin silicon oxide film, is provided between the trench 20 and the gate electrode 21 in substantially the same manner as the semiconductor device 101 described in the background art. .
  • the gate insulating film 22 extends to the upper surface of the second epitaxial layer 12.
  • an interlayer insulating film 23 is formed on the gate electrode 21 and the gate insulating film 22 so as to cover a part of the upper surface of the second epitaxial layer 12.
  • the gate insulating film 22 and the interlayer insulating film 23 are removed by etching on a part of the source region 13 and the upper surface of the base high-concentration region 16, and the removed portions become contact holes 24.
  • a metal layer source electrode 25 is provided through the contact hole 24 so as to be in electrical contact with the source region 13 and the base high concentration region 16. Therefore, the source electrode 25 is in contact (mechanically) with the interlayer insulating film 23, a part of the source region 13, and the upper surface of the base high concentration region 16.
  • the first epitaxial layer 11 is formed on the semiconductor substrate 10 by an epitaxial technique. Furthermore, the second epitaxy layer by the epitaxy technology 1 2 and the base high concentration region 16 is formed deeper than the base region 14 by the impurity diffusion technique or the impurity implantation technique.
  • the semiconductor device 1 is turned on when the gate-source voltage VGS, which is the voltage between the gate electrode 21 and the source electrode 25, is greater than or equal to the threshold value, and turned off when the gate 'source voltage VGS is less than the threshold value.
  • VGS gate-source voltage
  • VGS the voltage between the gate electrode 21 and the source electrode 25
  • VDS the drain-source voltage
  • the drain-source voltage VDS is high (for example, 20 V), and a depletion layer 40 is generated as shown in FIG.
  • the base high-concentration region 16 is formed deeper than the base region 14 and has a high impurity concentration.
  • the drain region 15 having a very low concentration is filled and reaches a part inside the first epitaxial layer 11. That is, the depletion layers 40 extending from the high base concentration region 16 provided on both sides of the trench 20 are connected to each other at a portion located below the trench 20. Note that the depletion layer extending from the base region 14 and the lower surface of the trench 20 is completely contained in the depletion layer 40 extending from the base high concentration region 16 and integrated therewith.
  • the gate-drain capacitance CGD is mainly a series connection of the capacitance of the gate insulating film 22 and the capacitance of the depletion layer 40 formed on the lower surface of the trench 20. Therefore, the gate-drain capacitance CGD is also reduced. As a result, the turn-on period of the semiconductor device 1 can be shortened, and high-speed switching can be realized.
  • the drain region 15 of the second epitaxial layer 12 has a high resistivity, so that the bottom surface force of the trench 20 is also the first epitaxial layer. If the distance to the top surface of 11 is increased, the on-resistance when the semiconductor device 1 is in the on-state is likely to increase. Accordingly, it is necessary to determine the distance from the lower surface of the trench 20 to the upper surface of the first epitaxial layer 11 within a range where the on-resistance is allowable.
  • FIG. 3 is a cross-sectional view of the semiconductor device 2. Similar to the semiconductor device 1, the semiconductor device 2 includes a semiconductor substrate 10, a first epitaxial layer 11, and a second epitaxial layer 12. The second epitaxial layer 12 includes a source region 13 and a base region 14. The base high concentration region 16 and the drain region 15 are provided. A gate electrode 21 is embedded inside the trench 20 formed in the second epitaxial layer 12. Further, a buried insulating film 26 is buried on the gate electrode 21 up to the vicinity of the opening edge inside the trench 20 for insulation between the gate electrode 21 and the source electrode 25. On the upper surfaces of the buried insulating film 26, the source region 13, and the base high concentration region 16, a source electrode 25 is provided in contact therewith.
  • the source electrode It is not necessary to provide a contact hole for electrically contacting 25 with the source region 13 and the base high concentration region 16.
  • miniaturization can be realized and the base high concentration region 16 can be brought close to the trench 20. Therefore, even if the impurity concentration of the second epitaxial layer 12 is higher than that of the semiconductor device 1, the depletion layer 40 extending from the base high concentration region 16 provided on both sides of the trench 20 is located below the trench 20. It can be connected to each other at the parts to be performed. Therefore, the resistivity of the drain region 15 of the second epitaxial layer 12 can be made relatively low, and an increase in on-resistance can be suppressed.
  • the present invention is not limited to the above-described embodiments, and various design changes can be made within the scope of the matters described in the claims.
  • the MOSFET on the side surface of the trench can be changed to the P-type by reversing the conductivity type of each region.

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Abstract

　ターンオン時間を短縮することができるトレンチ構造の半導体デバイスを提供する。この半導体デバイス１は、半導体基板の上に形成された第１のエピタキシャル層と、第１のエピタキシャル層の上面に接して形成され、第１のエピタキシャル層より不純物濃度が低い第２のエピタキシャル層と、第２のエピタキシャル層の中に設けられ、その上面から下方向に形成された複数のトレンチと、トレンチの内側に埋め込まれたゲート電極と、トレンチの両側面に沿い、第２のエピタキシャル層の上面から下方向に設けられたソース領域と、トレンチの両側面に沿い、ソース領域の下面から下方向に設けられたベース領域と、トレンチから離隔し、ソース領域とベース領域とに隣接して、第２のエピタキシャル層の上面から下方向にベース領域よりも深く形成され、ベース領域と同じ導電型であってベース領域よりも不純物濃度が高いベース高濃度領域とを備える。

Description

明 細 書
半導体デバイス
技術分野
[0001] 本発明は、半導体デバイス、特に、トレンチの側面に沿って MOSFETを構成する 半導体デバイスに関する。
背景技術
[0002] トレンチの側面に沿って MOSFETを構成する半導体デバイス（以下、トレンチ構造 の半導体デバイスと称す。）は、ェピタキシャル層の上面に沿って MOSFET (プレー ナ型の DMOSFET(2重拡散 MOSFET) )を構成する半導体デバイスに比べ、オン 抵抗を低くすることができるため、近年、需要が拡がりつつある。
従来のトレンチ構造の半導体デバイスを図 4に示す。この半導体デバイス 101は、 N型の半導体基板 110の上面に N—型のェピタキシャル層 111が形成されて!、る。ェ ピタキシャル層 111の中には、その上面から下方向に複数のトレンチ（溝） 120が形 成されている。そして、トレンチ 120の両側面に沿って MOSFETが構成されている。
[0003] すなわち、トレンチ 120の内側にゲート電極 121が埋め込まれ、トレンチ 120の両側 面に沿い、下に向かって順に N+型のソース領域 113、 P—型のベース領域 114が設 けられている。ェピタキシャル層 111において、ベース領域 114よりも下の領域は N— 型のドレイン領域 115となっている。また、トレンチ 120から離隔し、ソース領域 113と ベース領域 114に隣接して、ェピタキシャル層 111の上面から下方向に形成された ベース高濃度領域 116が設けられている。このベース高濃度領域 116は、ベース領 域 114と同じ導電型であって不純物濃度が高ぐベース領域 114よりも浅く形成され ている。ベース高濃度領域 116は、後述のソース電極 125との間でォーミツタコンタク トが取れ、また、ベース領域 114の抵抗成分を小さくしている。
[0004] また、トレンチ 120とゲート電極 121との間には、薄いシリコン酸ィ匕膜であるゲート絶 縁膜 122が設けられている。このゲート絶縁膜 122は、ェピタキシャル層 111の上面 まで延在する。さらに、ゲート電極 121及びゲート絶縁膜 122の上には、ェピタキシャ ル層 111の上面の一部を覆うように、層間絶縁膜 123が形成されている。ゲート絶縁 膜 122と層間絶縁膜 123は、ソース領域 113の一部及びベース高濃度領域 116の 上面では、エッチングにより取り除かれており、その取り除かれた部分がコンタクトホ ール 124となっている。このコンタクトホール 124により、ソース領域 113とベース高濃 度領域 116に電気的に接触するように、メタル層のソース電極 125が設けられている
[0005] この半導体デバイス 101は、オフ状態では、図 5に示すように、ェピタキシャル層 11 1のドレイン領域 115にお!/、て、ベース領域 114とトレンチ 120の下面から空乏層 14 0、 141が延びて形成される。ベース領域 114から延びる空乏層 140はその幅が比 較的大きぐトレンチ 120の下面力も延びる空乏層 141はその幅が小さい。ゲート電 極 121とドレイン領域 115との間の容量であるゲート'ドレイン間容量 CGDは、主に、 ゲート絶縁膜 122が有する容量と、トレンチ 120の下面に形成される空乏層 141が有 する容量と、が直列結合したものとなる。空乏層 141が有する容量の値はその幅に反 比例するので、幅が小さい空乏層 141の容量の値は大きぐゲート'ドレイン間の容 量 CGDも大きくなる。逆に、幅が大きい空乏層 141の容量の値は小さぐゲート'ドレ イン間の容量 CGDも小さくなる。
特許文献 1：特開平 8 - 250731号公報
発明の開示
発明が解決しょうとする課題
[0006] ところで、本願発明者は、先に日本国特許庁に提出した特願 2005— 115952にお いて、高速のスイッチング能力を達成するために、ターンオン時間を短縮することが できるプレーナ型の DMOSFETを有する半導体デバイスを提案して!/、る。この先の 出願によれば、オフ状態の空乏層の方向と幅を制御することにより、ゲート'ドレイン 間容量 CGDを小さくすることができ、その結果、ターンオン時間を短縮することがで きる。
[0007] 本願発明者は、この先の出願を改良してトレンチ構造の半導体デバイスに適用す れば、短縮したターンオン時間と低いオン抵抗により、さらに高速のスイッチング能力 が達成できるのではないかという点に着眼して本発明を案出するに至ったものである 本発明は、係る事由に鑑みてなされたものであり、その目的は、トレンチ構造の半 導体デバイスにお ヽて、ターンオン時間が短縮できる半導体デバイスを提供すること にある。
課題を解決するための手段
[0008] この発明の半導体デバイスは、半導体基板の上に形成された第 1のェピタキシャル 層と、第 1のェピタキシャル層の上面に接して形成され、第 1のェピタキシャル層より 不純物濃度が低い第 2のェピタキシャル層と、第 2のェピタキシャル層の中に設けら れ、その上面から下方向に形成された複数のトレンチと、トレンチの内側に埋め込ま れたゲート電極と、トレンチの両側面に沿い、第 2のェピタキシャル層の上面から下方 向に設けられたソース領域と、トレンチの両側面に沿い、ソース領域の下面から下方 向に設けられたベース領域と、トレンチ力 離隔し、ソース領域とベース領域とに隣接 して、第 2のェピタキシャル層の上面から下方向にベース領域よりも深く形成され、ベ ース領域と同じ導電型であってベース領域よりも不純物濃度が高いベース高濃度領 域と、を備えてなることを特徴とする。
[0009] ゲート電極の上には、第 2のェピタキシャル層の上面の一部を覆うように層間絶縁 膜が形成され、この層間絶縁膜とソース領域の一部とベース高濃度領域の上面とに 接して、ソース電極が設けられていてもよい。
また、ゲート電極の上には、トレンチの内側の開口縁付近まで埋め込まれる埋め込 み絶縁膜が形成され、埋め込み絶縁膜とソース領域とベース高濃度領域の上面とに 接して、ソース電極が設けられていてもよい。
[0010] 本発明の半導体デバイスによれば、オフ状態では、トレンチの両側に設けられたべ ース高濃度領域力 延びる空乏層がトレンチの下側に位置する部分において互いに つながることとなり、その結果、ゲート'ドレイン間容量 CGDが小さくなり、ターンオン 時間を短縮することができる。
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を 参照して次に述べる実施形態の説明により明らかにされる。
図面の簡単な説明
[0011] [図 1]本発明の望ましい実施形態に係る半導体デバイスの断面図である。 [図 2]同上のオフ状態を表す断面図である。
[図 3]本発明の別の望ましい実施形態に係る半導体デバイスの断面図である。
[図 4]従来の半導体デバイスの断面図である。
[図 5]同上のオフ状態を表す断面図である。
符号の説明
[0012] 1, 2· · ·半導体デバイス、 10· · ·半導体基板、 11 · · '第 1のェピタキシャル層、 12· • '第 2のェピタキシャル層、 13 · · 'ソース領域、 14· · 'ベース領域、 15 · · ·ドレイン領 域、 16 · · ·ベース高濃度領域、 20· · ·トレンチ、 21 · · ·ゲート電極、 23 · · ·層間絶縁 膜、 25 · · 'ソース電極、 26 · · '埋め込み絶縁膜、 40· · '空乏層
発明を実施するための最良の形態
[0013] 以下、本発明を実施するための最良の形態を図面を参照しながら説明する。
図 1は、本発明の望ましい実施形態に係る半導体デバイスの断面図である。この半 導体デバイス 1は、 N型 (例えば不純物濃度 1019Zcm3程度)の半導体基板 10の上 に、それと同じ導電型であり不純物濃度がそれより低い N—型 (例えば不純物濃度 10 16/cm3程度)である第 1のェピタキシャル層 11が形成され、第 1のェピタキシャル層 11の上面に接してそれと同じ導電型であり不純物濃度がそれより低い N—型 (例え ば不純物濃度 1015Zcm3程度)である第 2のェピタキシャル層 12が形成されている。 つまり、背景技術において説明した半導体デバイス 101では、ェピタキシャル層はェ ピタキシャル層 111の 1層であった力 この半導体デバイス 1では、ェピタキシャル層 111に相当する第 1のェピタキシャル層 11の上面に第 2のェピタキシャル層 12を形 成して、 2層にしているのである。
[0014] 第 2のェピタキシャル層 12の中には、その上面から下方向に複数のトレンチ 20が 形成されている。そして、トレンチ 20の両側面に沿って MOSFETが構成されている 。すなわち、トレンチ 20の内側にゲート電極 21が埋め込まれ、トレンチ 20の両側面 に沿い、第 2のェピタキシャル層 12の上面から下方向に N+型のソース領域 13、ソー ス領域 13の下面から下方向に P—型のベース領域 14がそれぞれ設けられている。ェ ピタキシャル層 12において、ベース領域 14又は後述のベース高濃度領域 16よりも 下の領域は N—型のドレイン領域 15となっている。また、トレンチ 20から離隔しソー ス領域 13とベース領域 14に隣接して、第 2のェピタキシャル層 12の上面から下方向 に形成されたベース高濃度領域 16が設けられている。このベース高濃度領域 16は 、ベース領域 14と同じ導電型であって不純物濃度が高ぐベース領域 14よりも深く形 成されている。ベース高濃度領域 16は、後述のソース電極 25との間でォーミツタコン タクトが取れ、また、ベース領域 14の抵抗成分を小さくする。さらに、後述するように、 半導体デバイス 1のオフ状態では、ゲート ·ドレイン間容量 CGDを小さくするうえで重 要な作用をする。
[0015] 従って、第 2のェピタキシャル層 12には、ソース領域 13、ベース領域 14、ベース高 濃度領域 16が設けられ、その残りの領域はドレイン領域 15となっている。また、第 2 のェピタキシャル層 12のドレイン領域 15に接してその下に形成されている第 1のェピ タキシャル層 11も、ドレイン領域の一部となっている。なお、第 2のェピタキシャル層 1 2 (ドレイン領域 15)は、後述するように、トレンチ 20の両側に設けられたベース高濃 度領域 16からオフ状態時に延びる空乏層 40がトレンチ 20の下側に位置する部分に お ヽて互 ヽにつながるくら ヽに、不純物濃度が低 、。
[0016] また、背景技術において説明した半導体デバイス 101と実質的に同様に、トレンチ 20とゲート電極 21との間には、薄いシリコン酸ィ匕膜であるゲート絶縁膜 22が設けら れている。このゲート絶縁膜 22は、第 2のェピタキシャル層 12の上面まで延在する。 さらに、ゲート電極 21及びゲート絶縁膜 22の上には、第 2のェピタキシャル層 12の 上面の一部を覆うように、層間絶縁膜 23が形成されている。ゲート絶縁膜 22と層間 絶縁膜 23は、ソース領域 13の一部及びベース高濃度領域 16の上面では、エツチン グにより取り除かれており、その取り除かれた部分がコンタクトホール 24となっている 。このコンタクトホール 24により、ソース領域 13とベース高濃度領域 16とに電気的に 接触するように、メタル層のソース電極 25が設けられている。従って、ソース電極 25 は、層間絶縁膜 23とソース領域 13の一部とベース高濃度領域 16の上面とに (機械 的に)接することになる。
[0017] この半導体デバイス 1の製造方法の詳細な説明は省略するが、製造方法について の特徴的な点は、半導体基板 10の上にェピタキシャル技術により第 1のェピタキシャ ル層 11を形成し、さらにその上にェピタキシャル技術により第 2のェピタキシャル層 1 2を形成することと、ベース高濃度領域 16を不純物拡散技術又は不純物インブラ技 術によりベース領域 14よりも深く形成することである。
[0018] 次に、半導体デバイス 1のオン状態及びオフ状態を説明する。半導体デバイス 1は 、ゲート電極 21とソース電極 25との間の電圧であるゲート'ソース間電圧 VGSが閾 値以上のときにオン状態、ゲート'ソース間電圧 VGSが閾値未満のときにオフ状態に なる。オン状態では、ベース領域 14にチャネル層が形成され、半導体基板 10から、 第 1のェピタキシャル層 11、ドレイン領域 15、ベース領域 14、ソース領域 13を通って ソース電極 25へオン電流が流れる。その結果、半導体基板 10とソース電極 25との間 の電圧であるドレイン 'ソース間電圧 VDSは、通常、低下する。
[0019] 一方、オフ状態では、ドレイン 'ソース間電圧 VDSが高く（例えば 20V)、図 2に示す ように、空乏層 40が生じる。ここで注目すべきは、ベース高濃度領域 16はベース領 域 14よりも深く形成されし力も不純物濃度が高いので、ベース高濃度領域 16から深 さ方向及び横方向に延びる空乏層 40は、不純物濃度が非常に低いドレイン領域 15 を満たし、第 1のェピタキシャル層 11の内側の一部にまで至る。すなわち、トレンチ 2 0の両側に設けられたベース高濃度領域 16から延びる空乏層 40が、トレンチ 20の下 側に位置する部分において互いにつながっている。なお、ベース領域 14とトレンチ 2 0の下面とから延びる空乏層は、ベース高濃度領域 16から長く延びる空乏層 40に完 全に含まれ、それと一体化している。
[0020] 従って、トレンチ 20の下面の空乏層 40の幅が大きいので、それが有する容量の値 は小さい。よって、ゲート'ドレイン間容量 CGDは、上述のように、主に、ゲート絶縁膜 22が有する容量と、トレンチ 20の下面に形成される空乏層 40が有する容量と、が直 列結合したものとなるので、ゲート'ドレイン間の容量 CGDも小さくなる。その結果、半 導体デバイス 1のターンオン期間を短縮することが可能となり、高速スイッチングが実 現できる。
[0021] なお、この場合、トレンチ 20の下面から第 1のェピタキシャル層 11の上面までの距 離が大きい程、トレンチ 20の下面の空乏層 40の幅が大きくなるので、ゲート'ドレイン 間容量 CGDは減少する。し力し、ここで注意すべきは、第 2のェピタキシャル層 12の ドレイン領域 15は抵抗率が高いので、トレンチ 20の下面力も第 1のェピタキシャル層 11の上面までの距離が大きくなれば、半導体デバイス 1がオン状態時のオン抵抗が 増加し易いことである。従って、オン抵抗が許容できる範囲で、トレンチ 20の下面から 第 1のェピタキシャル層 11の上面までの距離を決定する必要がある。
[0022] 次に、本発明の別の望ましい実施形態に係る半導体デバイスを説明する。図 3はこ の半導体デバイス 2の断面図である。半導体デバイス 2は、半導体デバイス 1と同様、 半導体基板 10と第 1のェピタキシャル層 11と第 2のェピタキシャル層 12を含み、第 2 のェピタキシャル層 12には、ソース領域 13、ベース領域 14、ベース高濃度領域 16、 ドレイン領域 15が設けられている。第 2のェピタキシャル層 12に形成されたトレンチ 2 0の内側には、ゲート電極 21が埋め込まれている。さらに、ゲート電極 21の上には、 ゲート電極 21とソース電極 25との絶縁のために、トレンチ 20の内側の開口縁付近ま で、埋め込み絶縁膜 26が埋め込まれている。埋め込み絶縁膜 26とソース領域 13と ベース高濃度領域 16の上面には、それらに接してソース電極 25が設けられている。
[0023] この半導体デバイス 2の埋め込み絶縁膜 26は、半導体デバイス 1の層間絶縁膜 23 のように、第 2のェピタキシャル層 12の上面より上に形成されるものではないので、ソ ース電極 25をソース領域 13及びベース高濃度領域 16と電気的に接触させるための コンタクトホールを設ける必要がない。その結果、微細化が実現でき、ベース高濃度 領域 16をトレンチ 20に近づけることができる。従って、第 2のェピタキシャル層 12の 不純物濃度が半導体デバイス 1に比べて高くても、トレンチ 20の両側に設けられたべ ース高濃度領域 16から延びる空乏層 40がトレンチ 20の下側に位置する部分におい て互いにつながるようにできる。そのため、第 2のェピタキシャル層 12のドレイン領域 15の抵抗率を比較的低くすることができるので、オン抵抗の増加を抑制することがで きる。
[0024] なお、本発明は、上述した実施形態に限られることなぐ特許請求の範囲に記載し た事項の範囲内でのあらゆる設計変更が可能である。例えば、実施形態では、トレン チの側面の MOSFETは N型のものである力 それぞれの領域の導電型を全て逆に することにより P型のものにできるのは勿論である。
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容 を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定 して解釈されるべきではなぐ本発明の精神および範囲は添付の請求の範囲によつ てのみ限定される。
この出願は、 2005年 6月 14日に日本国特許庁に提出された特願 2005— 17324 3号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。

Claims

請求の範囲
[1] 半導体基板の上に形成された第 1のェピタキシャル層と、
第 1のェピタキシャル層の上面に接して形成され、第 1のェピタキシャル層より不純 物濃度が低 、第 2のェピタキシャル層と、
第 2のェピタキシャル層の中に設けられ、その上面から下方向に形成された複数の トレンチと、
トレンチの内側に埋め込まれたゲート電極と、
トレンチの両側面に沿い、第 2のェピタキシャル層の上面から下方向に設けられた ソース領域と、
トレンチの両側面に沿い、ソース領域の下面から下方向に設けられたベース領域と トレンチ力も離隔し、ソース領域とベース領域とに隣接して、第 2のェピタキシャル層 の上面力 下方向にベース領域よりも深く形成され、ベース領域と同じ導電型であつ てベース領域よりも不純物濃度が高 、ベース高濃度領域と、
を備えてなることを特徴とする半導体デバイス。
[2] 請求項 1に記載の半導体デバイスにお 、て、
ゲート電極の上に、第 2のェピタキシャル層の上面の一部を覆うように層間絶縁膜 が形成され、
この層間絶縁膜とソース領域の一部とベース高濃度領域の上面とに接して、ソース 電極が設けられていることを特徴とする半導体デバイス。
[3] 請求項 1に記載の半導体デバイスにお 、て、
ゲート電極の上に、トレンチの内側の開口縁付近まで埋め込まれる埋め込み絶縁 膜が形成され、
埋め込み絶縁膜とソース領域とベース高濃度領域の上面に接して、ソース電極が 設けられて!/ヽることを特徴とする半導体デバイス。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008093824A1 (ja) * 2007-02-01 2008-08-07 Rohm Co., Ltd. ＧａＮ系半導体素子
US7919811B2 (en) 2007-05-18 2011-04-05 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
WO2014061367A1 (ja) * 2012-10-18 2014-04-24 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
WO2014128950A1 (ja) * 2013-02-25 2014-08-28 株式会社 日立製作所 半導体装置および半導体回路の駆動装置ならびに電力変換装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100853799B1 (ko) 2007-07-25 2008-08-25 주식회사 동부하이텍 트렌치 게이트 반도체 소자 및 그의 제조 방법
JP2009038318A (ja) * 2007-08-03 2009-02-19 Toshiba Corp 半導体装置
JP2010045123A (ja) * 2008-08-11 2010-02-25 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP6047297B2 (ja) * 2012-04-09 2016-12-21 ルネサスエレクトロニクス株式会社 半導体装置
US10446497B2 (en) * 2016-03-29 2019-10-15 Microchip Technology Incorporated Combined source and base contact for a field effect transistor

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02144971A (ja) * 1988-11-28 1990-06-04 Hitachi Ltd 半導体装置及びその製造方法
JPH06209013A (ja) * 1992-07-23 1994-07-26 Philips Electron Nv 半導体装置の製造方法
JPH08250731A (ja) * 1994-12-30 1996-09-27 Siliconix Inc 高いブレークダウン電圧と低いオン抵抗を兼ね備えたトレンチ型ｍｏｓｆｅｔ
JPH1032335A (ja) * 1996-04-10 1998-02-03 Harris Corp 改良形トレンチｍｏｓゲート装置
JP2001203353A (ja) * 2000-01-19 2001-07-27 Nec Corp 半導体装置の製造方法

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE754567A (fr) 1969-08-09 1971-02-08 Basf Ag Matieres durcissables par irradiation, a base de polymeres a groupements non satures ethyleniquement se repetant
US3999946A (en) 1976-02-23 1976-12-28 Allied Chemical Corporation Time-temperature history indicators
US4215208A (en) 1977-10-05 1980-07-29 Allied Chemical Corporation Thermochromic polyacetylenes containing urethane groups
US4238352A (en) 1978-11-13 1980-12-09 Allied Chemical Corporation Co-polymerized acetylenic compositions
US4242440A (en) 1979-04-30 1980-12-30 Allied Chemical Corporation Thermochromic polyacetylenes used in laser beam recording method
US4389217A (en) 1979-05-11 1983-06-21 Allied Corporation Integrated time-temperature or radiation-dosage history recording device
US4708019A (en) 1984-06-27 1987-11-24 Gte Laboratories Incorporated Measurement of strain employing a piezoresistive blend of a doped acetylene polymer and an elastomer
US4767826A (en) 1985-07-18 1988-08-30 Polytechnic Institute Of New York Radiation-sensitive polymers
US4721769A (en) 1985-10-18 1988-01-26 Gte Laboratories Incorporated Diacetylene segmented copolymers
US4849500A (en) 1986-03-07 1989-07-18 Gte Laboratories Incorporated Polyamide from diacetylene dicarboxylic acid compound
US4916211A (en) 1986-03-07 1990-04-10 Gte Laboratories Incorporated Thermochromic cross polymerized polyamide-diacetylene compound
US5491097A (en) 1989-06-15 1996-02-13 Biocircuits Corporation Analyte detection with multilayered bioelectronic conductivity sensors
US5156810A (en) 1989-06-15 1992-10-20 Biocircuits Corporation Biosensors employing electrical, optical and mechanical signals
US5672465A (en) 1990-04-09 1997-09-30 Jp Laboratories, Inc. Polyethyleneimine binder complex films
US5558313A (en) 1992-07-24 1996-09-24 Siliconix Inorporated Trench field effect transistor with reduced punch-through susceptibility and low RDSon
US5910669A (en) 1992-07-24 1999-06-08 Siliconix Incorporated Field effect Trench transistor having lightly doped epitaxial region on the surface portion thereof
US6022748A (en) 1997-08-29 2000-02-08 Sandia Corporation - New Mexico Regents Of The University Of California Sol-gel matrices for direct colorimetric detection of analytes
US6468759B1 (en) 1997-03-03 2002-10-22 Regents Of The University Of California Direct colorimetric detection of biocatalysts
US5554686A (en) 1993-08-20 1996-09-10 Minnesota Mining And Manufacturing Company Room temperature curable silane-terminated polyurethane dispersions
US6103217A (en) 1994-08-11 2000-08-15 The Regents Of The University Of California Polymeric assemblies for sensitive colorimetric assays
EA000409B1 (ru) 1995-02-13 1999-06-24 Дзе Регентс Оф Дзе Юниверсити Оф Калифорния Трехмерный колориметрический набор проб
JPH08264772A (ja) * 1995-03-23 1996-10-11 Toyota Motor Corp 電界効果型半導体素子
JPH08316468A (ja) * 1995-05-22 1996-11-29 Hitachi Ltd 半導体ウエハ、半導体装置およびその製造方法
US5616400A (en) 1995-11-20 1997-04-01 Century International Adhesives & Coating Corporation Cold seal adhesives, cold sealable films and packages formed therewith
US5685641A (en) 1996-01-16 1997-11-11 Ribi; Hans O. Devices for rapid temperature detection
IL125517A0 (en) 1996-01-26 1999-03-12 Univ California Polymeric film assay and method for direct colorimetric detection of analytes
WO1998004743A1 (en) 1996-07-29 1998-02-05 The Regents Of The University Of California Polymeric assemblies for sensitive colorimetric assays
WO1998036263A1 (en) 1997-02-14 1998-08-20 The Regents Of The University Of California Protein-coupled colorimetric analyte detectors
WO1999067423A1 (en) 1998-06-22 1999-12-29 The Regents Of The University Of California Nucleic acid-coupled colorimetric analyte detectors
US5929160A (en) 1997-09-25 1999-07-27 Minnesota Mining And Manufacturing Company Method for reducing water uptake in silyl terminated sulfopoly(ester-urethanes)
US6642304B1 (en) 2000-02-25 2003-11-04 3M Innovative Properties Company Polyurethane-based adhesives, systems for such adhesives, articles therefrom, and methods of making
US6518359B1 (en) 2000-02-25 2003-02-11 3M Innovative Properties Co. Polyurethane-based pressure-sensitive adhesives, systems for such adhesives, articles therefrom, and methods of making
US6580123B2 (en) * 2000-04-04 2003-06-17 International Rectifier Corporation Low voltage power MOSFET device and process for its manufacture
US6607744B1 (en) 2000-06-23 2003-08-19 Segan Industries Ingestibles possessing intrinsic color change
US6963007B2 (en) 2002-12-19 2005-11-08 3M Innovative Properties Company Diacetylenic materials for sensing applications
US20040126897A1 (en) 2002-12-19 2004-07-01 3M Innovative Properties Company Colorimetric sensors constructed of diacetylene materials
JP4618766B2 (ja) 2003-10-01 2011-01-26 ローム株式会社 半導体デバイス
US20050137375A1 (en) 2003-12-19 2005-06-23 3M Innovative Properties Company Polyurethane-based pressure sensitive adhesives and methods of manufacture
US7371511B2 (en) 2004-08-19 2008-05-13 3M Innovative Properties Company Polydiacetylene polymer blends
MX2007007179A (es) 2004-12-17 2007-08-14 3M Innovative Properties Co Sensores colorimetricos construidos de materiales de diacetileno.

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02144971A (ja) * 1988-11-28 1990-06-04 Hitachi Ltd 半導体装置及びその製造方法
JPH06209013A (ja) * 1992-07-23 1994-07-26 Philips Electron Nv 半導体装置の製造方法
JPH08250731A (ja) * 1994-12-30 1996-09-27 Siliconix Inc 高いブレークダウン電圧と低いオン抵抗を兼ね備えたトレンチ型ｍｏｓｆｅｔ
JPH1032335A (ja) * 1996-04-10 1998-02-03 Harris Corp 改良形トレンチｍｏｓゲート装置
JP2001203353A (ja) * 2000-01-19 2001-07-27 Nec Corp 半導体装置の製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008093824A1 (ja) * 2007-02-01 2008-08-07 Rohm Co., Ltd. ＧａＮ系半導体素子
JP2008192701A (ja) * 2007-02-01 2008-08-21 Rohm Co Ltd ＧａＮ系半導体素子
US7919811B2 (en) 2007-05-18 2011-04-05 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
WO2014061367A1 (ja) * 2012-10-18 2014-04-24 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP5791821B2 (ja) * 2012-10-18 2015-10-07 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JPWO2014061367A1 (ja) * 2012-10-18 2016-09-05 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
US9954072B2 (en) 2012-10-18 2018-04-24 Mitsubishi Electric Corporation Silicon-carbide semiconductor device and manufacturing method thereof
WO2014128950A1 (ja) * 2013-02-25 2014-08-28 株式会社 日立製作所 半導体装置および半導体回路の駆動装置ならびに電力変換装置

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