JPH1032335A - 改良形トレンチｍｏｓゲート装置 - Google Patents

改良形トレンチｍｏｓゲート装置

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JPH1032335A
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Abstract

(57)【要約】 【課題】 本発明は、ゲート・ドレイン間容量の形成に
よる性能劣化及び降伏電圧低下が緩和されたトレンチＭ
ＯＳゲート装置とその形成方法を提供する。 【解決手段】 本発明の装置は、誘電体材料の溝底層及
び側壁層を含む溝からなり厚さが制御される。厚さは溝
底層及び側壁層の厚さを別々に制御して確定される制御
された溝底対側壁の層厚比により関係付けられ、層厚比
は少なくとも１対１、好ましくは、１．２対１である。
装置の形成方法は、シリコンデバイスウェーハに溝をエ
ッチングする段階と、少なくとも１対１の制御された層
厚比により関係付けられる制御された厚さの誘電体材料
層を溝底及び側壁に形成する段階とからなる。ＳｉＯ2
が誘電体材料として使用されたとき、層は熱成長ＳｉＯ
2 及び堆積ＳｉＯ2 の複合物からなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳデバイスに
係り、特に、トレンチＭＯＳゲートデバイスと、そのト
レンチＭＯＳゲートデバイスの形成方法とに関する。
【０００２】
【従来の技術】トレンチゲート構造を含むＭＯＳトラン
ジスタは、高電流、低電圧のスイッチング応用の場合に
プレーナトランジスタよりも優れた重要な利点がある。
プレーナ構造の場合に、高い電流フローで狭窄が生じ、
上記の条件下で動作するよう意図されたトランジスタの
設計に実質的な制約を課す影響がある。ＤＭＯＳ（デプ
レッションＭＯＳ）デバイスのトレンチゲートは、典型
的に、ソースからドレインに延在し、熱成長二酸化珪素
の層で覆われた側壁及び溝底を有する溝を含む。内側を
覆われた溝は、ドープされた多結晶シリコンで充填され
る。トレンチゲート構造により、電流フローの制限が緩
和されるので、特定のオン抵抗の値が小さくなる。更
に、トレンチゲートは、トランジスタのボディの両側の
ソースの底から、下側のドレインまで溝の垂直側壁に沿
って延在するＭＯＳチャネルのセルピッチを短縮させ得
る。これによりチャネル密度は増加し、チャネルのオン
抵抗への寄与が低下する。トレンチＤＭＯＳトランジス
タの構造及び性能は、ブルセア(Bulucea) とロッセン(R
ossen)とによる“高電流（１００Ａレンジ）スイッチン
グ用のトレンチＤＭＯＳトランジスタ技術(Trench DMOS
Transistor Technologyfor High-Current(100 A Rang
e) Switching) ”、固体電子、１９９１年、第３４巻、
第５号、ページ４９３−５０７に記載されている。トレ
ンチゲートは、ＤＭＯＳデバイスに有用である他に、Ｉ
ＧＢＴ（絶縁ゲートバイポーラトランジスタ）、ＭＣＴ
（ＭＯＳ制御形サイリスタ）、及び他のＭＯＳゲートデ
バイス構造に利用される点が有利である。
【０００３】誘電体酸化物で内側を覆われ、溝領域内に
ある成分の島の横方向の分離を提供する手段として多結
晶シリコンで充填された溝は、米国特許第５，１９６，
２７３号及び第５，２４８，８９４号明細書に記載され
ている。この目的のため誘電体を形成する好ましい方法
は、通常の熱酸化である。成分の島の分離用の二酸化珪
素を生成するための熱酸化は、本発明のデバイス及び工
程により設けられた酸化膜の厚さの制御を必要としな
い。分離のため使用される誘電体は、非常に厚く、１
０，０００オングストロームよりも厚い。このような厚
さの範囲において、酸化物は、ゲート酸化膜に関し数百
オングストオームの厚さに相当する方位依存性の１次成
長速度ではなく、全ての結晶表面上で同一の成長速度を
生じる２次成長規則に従って成長する。従って、分離の
目的のための熱成長酸化膜は、全ての表面上で本質的に
同一の厚さである。
【０００４】酸化で誘発される歪みを最小限に抑えるた
め、略１００オングストームの厚さの薄い熱酸化膜は、
島の表面を覆うため多少成長させられる。この薄い酸化
膜は、次に、要求された分離を与えるため、約１０，０
００オングストームの厚い堆積された酸化膜で覆われ
る。この場合に、分離層は、略余すところなく堆積され
た酸化物により構成される。この分離層は、平均的な容
量が小さく、かつ、酸化物の降伏電圧が分離されるべき
最大電圧よりも高くなることを保証するため十分に厚く
する必要がある。しかし、成分の島の分離のため設けら
れた酸化膜に対し、最小の厚さ、又は、均一性の制約は
ない。
【０００５】
【発明が解決しようとする課題】トレンチゲート構造は
高電流のトランジスタの動作に有利ではあるが、その性
能は溝底の誘電体材料に亘るゲート・ドレイン間容量の
形成により劣化される。更に、溝底の隅は、ＤＭＯＳが
逆向きにバイアスされたときに電界の集中を生じさせ、
その結果として降伏電圧が低下する可能性がある。
【０００６】本発明は、誘電体層のゲートトレンチの側
壁又は溝底への形成を有利に制御することにより、これ
らの影響を緩和することを目的とする。
【０００７】
【課題を解決するための手段】本発明のトレンチＭＯＳ
ゲートは、誘電体材料の層からなる実質的に均一に制御
された厚さの寸法を有する溝底及び側壁を有する溝によ
り構成される。本発明のトレンチＭＯＳゲートは、上記
の実質的に均一な厚さの寸法が制御された制御された底
と側壁の層の厚さの比により関係付けられ、上記の比は
上記溝底及び側壁の各層を別々に制御することにより確
定されることを特徴とする。
【０００８】更に、本発明の改良形トレンチＭＯＳゲー
トデバイスを形成する工程は、溝底及び側壁を有する溝
をシリコンデバイスウェーハに形成する段階と、各層の
実質的に均一な厚さを別々に制御することにより制御さ
れた溝底層と側壁層との厚さの比により関係付けられた
実質的に均一な制御された厚さの寸法を有する誘電体材
料の層を、上記溝底及び上記側壁の夫々の上に形成する
段階と、上記誘電体材料の層を含む上記溝を多結晶シリ
コンで充填する段階と、トレンチゲートを形成するため
上記多結晶シリコンの上に絶縁物を塗布する段階と、上
記トレンチゲート上にパターン化された導電性金属の相
互連結を形成する段階とからなる。
【０００９】トレンチＭＯＳゲートデバイスは、溝底及
び側壁が制御された厚さの寸法を有する誘電体材料の各
層を含む溝により構成される点で好都合である。上記の
厚さの寸法は、溝底及び側壁の各誘電体層の厚さを別々
に制御することにより確定される制御された「溝底層対
側壁層の厚さの比」により関係付けられる。上記の側壁
層に対する溝底層の厚さの比は、好ましくは、少なくと
も１対１であり、より好ましくは、少なくとも１．２対
１である。
【００１０】トレンチＭＯＳゲートデバイスを形成する
工程は、シリコンデバイスウェーハ内の溝をエッチング
する段階と、制御された厚さの寸法を有する誘電体材料
の層を溝底及び側壁に形成する段階とを含む方が有利で
ある。厚さの寸法は、好ましくは、少なくとも１対１の
制御された溝底対側壁の層の厚さの比により関係付けら
れる。二酸化珪素が誘電体材料として利用されるとき、
上記の層は、好ましくは、熱成長並びに堆積させられた
二酸化珪素の複合物からなる。
【００１１】誘電体層を含む溝は多結晶シリコンで充填
され、絶縁体層が多結晶シリコンの上に形成され、これ
によりトレンチゲートが形成される。パターン化された
導電性金属の相互連結がトレンチゲート上に形成され
る。上記のトレンチＭＯＳゲートデバイスは、有利に制
御された厚さの比をなす誘電体材料の層が溝底及び側壁
に設けられ、望ましくない寄生効果による損傷を除去す
る溝を有するトレンチゲートを含む。
【００１２】
【発明の実施の形態】以下、添付図面を参照してその例
に限定されることなく本発明を説明する。トレンチＤＭ
ＯＳトランジスタの性能を低下させる上記の影響は、ゲ
ートの溝底上の二酸化珪素層の厚さを増加させることに
より消すことが可能である。しかし、寄生効果を除去す
るための厚い溝底の酸化膜の要求と、チャネル抵抗を除
去するための溝の側壁の薄い酸化膜の要求との間は、設
計上の競合関係にある。この競合関係は、通常の結晶方
位を有するシリコン基板上にチャネル酸化膜を形成する
ため通常の熱酸化工程が使用されるとき折り合う。熱酸
化膜は、溝底の面上では比較的緩慢に成長し、溝の側壁
を形成する面のような他の面上でより急速に成長する。
かくして、例えば、５００オングストロームの厚さの酸
化膜が溝の側壁上で熱成長させられたならば、同時に成
長した溝底の酸化膜は、溝底面上の成長速度が遅いた
め、３５５オングストロームに過ぎない。
【００１３】一般的な六角形の形状が溝パターンに使用
されるとき生じ得るような多数の結晶方位が側壁に存在
するならば、熱成長酸化物は、異なる結晶方位を有する
側壁に異なる厚さの層を形成する。チャネル抵抗は、チ
ャネル区間の酸化膜が厚くなるのに伴って大きくなる。
これは、ゲート酸化物の結晶依存性成長速度の別の望ま
しくない影響である。
【００１４】上記の問題は、本発明の好ましい実施例に
従ってトレンチゲートのため複合酸化物形成工程を使用
することにより実質的に解決される。ゲート酸化物の第
１の部分は、低い界面準位濃度を得るため熱酸化により
形成される、残りのゲート酸化物は、（溝底のような）
水平面上で（側壁のような）垂直面上よりも高い堆積速
度を有するＣＶＤ（気相成長法）により形成される。よ
り高速の水平面上の堆積速度は、より低速の上記面上の
熱酸化物成長速度を補償するので、複合酸化膜は側壁よ
りも溝底でより厚くすることが可能である。
【００１５】本発明に従ってゲート酸化物を堆積させる
ため有効なシステムは、ノベルス社(Novellus Corp.)か
ら入手可能なノベルス コンセプト １(Novellus Conc
ept1)誘電体堆積装置を利用する。かかるシステムは、
水平面対垂直面の約２対１の堆積速度比でプラズマＣＶ
Ｄ法により酸化物を堆積させ得る。１．５対１よりも大
きい比の方がより好ましい。
【００１６】かくして、全体的な層の厚さが５００オン
グストロームの側壁を有する複合酸化物は、以下のよう
に溝の側壁上と溝底上に形成される。２５０オングスト
ロームの熱酸化膜が、同時に成長した溝底上の１７７オ
ングストロームの層と共に、溝の側壁上で成長させられ
る。２５０オングストロームの酸化物の層が成長した酸
化物を覆って側壁上に堆積され、一方、５００オングス
トロームの厚さの酸化膜が同時に溝の底に堆積される。
この複合ゲート酸化物形成工程の結果として、５００オ
ングストロームの厚さの側壁の酸化膜と、６７７オング
ストロームの厚さの溝底の酸化膜とが得られる。これに
より、寄生特性の効果を抑制するために溝底の酸化膜を
より厚くし、チャネル抵抗を最小限に抑えるため側壁の
酸化膜をより薄くするという望ましい結果が得られる。
従来の誘電体成長工程の場合、側壁酸化膜の方が溝底酸
化膜よりも厚いという上記の結果とは逆の結果が得られ
る。
【００１７】側壁酸化膜に対する溝底酸化膜の厚さの比
は、熱酸化膜の堆積酸化膜に対する厚さの比を調整する
ことにより広い範囲に亘って調整可能である。本発明の
工程を使用することにより、デバイスの性能は、従来の
熱酸化工程を用いて実現不可能な程度まで最適化され
る。
【００１８】
【実施例】図１は、ＤＭＯＳトランジスタのトレンチゲ
ート構造１００を概略的に示す図である。基板１０１は
Ｎ+ シリコンウェーハであり、その上にドレイン領域１
０２を与えるＮ- 層が成長させられる。Ｐ- ボディ領域
１０３はドーピングにより形成され、Ｎ+ ソース領域１
０４は、マスクされたイオン注入によりボディ領域１０
３に形成される。ボディ領域１０３の拡散とソース領域
１０４の拡散との間の差は、チャネル１０５の長さを画
定する。
【００１９】パターン化されたエッチングにより形成さ
れた溝（トレンチ）１０６は、ソース領域１０４及びボ
ディ領域１０３の一部の中を通ってドレイン領域１０２
内に延在する。溝１０６は、側壁１０７及び溝底（平坦
部）１０８を有する。側壁１０７及び溝底１０８は、夫
々、二酸化珪素ＳｉＯ2 の層１０９及び１１０を含む。
溝底層１１０の厚さは、側壁層１０９の厚さよりも大き
い。層１０９及び１１０は、熱成長させられた二酸化珪
素及び堆積させられた二酸化珪素からなる複合物であ
る。溝１０６は、高ドープト多結晶シリコン１１１を更
に含む。絶縁体層１１２は、多結晶シリコン１１１上に
形成され、ソース領域１０４とドレイン領域１０２との
間にゲートを形成する。本発明のＤＭＯＳトランジスタ
は、図１には示されない密着アパーチャ、相互連結金
属、及び、金属上のパターン化された誘電体保護層を形
成することによりトレンチゲート構造１００から得られ
る。
【００２０】好ましい一実施例において、層１０９及び
１１０に含まれた複合酸化物は、酸素雰囲気内のシリコ
ンの反応により生成された熱成長した二酸化珪素と、揮
発性シリコン含有化合物の反応物の堆積により得られた
堆積した二酸化珪素とからなる。更に、好ましい一実施
例において、約３００乃至３，０００オングストローム
の範囲内に収まる溝底層１１０の厚さは、２００乃至
１，５００オングストロームの範囲内に収まる側壁層１
０９の厚さよりも大きい。
【００２１】低い電圧の応用の場合に、スイッチングデ
バイス内の個別の小さいトランジスタの周辺面積比は、
最小の特定のオン抵抗を実現するため、最大にすること
が可能である。この目的を達成するために重要な因子
は、デバイスのゲートトポロジーである。トランジスタ
に内包された溝１０６は、オープンセル方式のストライ
プ状トポロジー(open-cell stripe topology) を有し、
或いは、好ましくは、クローズドセル方式のセルラ状ト
ポロジー(closed-cell cellurar topology) を有する。
更に、溝１０６のセルラトポロジーは四角形、好ましく
は、六角形構造である。
【００２２】ＤＭＯＳトランジスタ用のトレンチゲート
デバイスを製造するため有効な工程手順は、正しい縮尺
ではない図２の（Ａ）乃至（Ｇ）に示される。上記工程
は、結晶方位のＮ+ 層２０１を有するシリコンウェーハ
２００から始まる。図２の（Ａ）において、ドレイン領
域２０２を与えるＮ- シリコン層は、通常のエピタキシ
ャル成長法を用いて層２０１上で成長させられる。層２
０２の厚さ及び抵抗率は、オン抵抗を最小限に抑えると
共に、所望の降伏電圧を維持するべく選択される。
【００２３】図２の（Ｂ）において、Ｐ+ ボディ接点２
０３は、低抵抗ボディ接点として動作するように、ウェ
ーハ面の選択された領域へのマスクされたイオン注入及
び拡散により選択的に形成される。或いは、ボディ接点
２０３は、後の工程で形成してもよく、又は、省略して
もよい。図２の（Ｃ）において、Ｐ+ ボディ接点２０３
に重なり合うＰ- ボディ領域２０４が形成される。ボデ
ィ領域２０４のドーピングプロファイルは、ソース及び
トレンチゲートがボディ内に形成された後、所望の閾値
電圧が得られるように選択される。ボディ注入の深度は
約２ミクロンである。
【００２４】図２の（Ｄ）において、Ｎ+ ソース領域２
０５は、ボディ接点２０３に接するようにマスクされた
イオン注入によりボディ領域２０４に形成される。ソー
ス領域２０５の深度は、約１ミクロンが便宜であり、所
望のチャネル長が得られるように選択される。ボディ拡
散の深度とソース拡散の深度との間の差であるチャネル
長は、約１ミクロンである。
【００２５】図２の（Ｅ）において、溝パターンは適当
なマスクに形成され、溝２０６は、ＲＩＥ（反応性イオ
ンエッチング）によりソース領域２０５及びボディ領域
２０４の露光部分を通して下にあるドレイン領域２０２
内にエッチングされる。複合ゲート酸化物は、熱成長さ
せられ、露光された溝の側壁及び溝底に堆積させられた
酸化物から形成され、側壁酸化膜２０７及び溝底酸化膜
２０８を生じる。好ましくは、複合ゲート酸化物は、上
記の方法で形成される。ゲート酸化物の形成後、溝２０
６の残りの部分は、図２の（Ｆ）に示されるように、多
結晶シリコン２０９で充填され、多結晶シリコン２０９
は、例えば、化学的−機械的なプレーナ化によりプレー
ナ化処理を施される。
【００２６】デバイスの製造は、図２の（Ｇ）に示され
るように、酸化物絶縁体２１０をゲート多結晶シリコン
２０９上に形成し、絶縁体の中を通してソース領域、ボ
ディ接点、及びゲート領域（図示しない）まで密着形ア
パーチャを形成し、パターン化された導電性金属の相互
連結２１１を塗布し、相互連結２１１の上に誘電体保護
層２１２を塗布することにより終了する。
【００２７】デバイスの内部のセルラ部分には現れない
ので図示されないドレインボディ接合降伏を最大化する
構造(drain body junction breakdown maximization st
ructures) が、デバイスの周辺に形成される。複合ゲー
ト酸化物の熱成長部分は、例えば、９００°ＣのＯ2 内
で結晶面１００上に１７５オングストロームの厚さまで
成長させられる。ＨＣｌのような塩素含有化合物が金属
の不純物を除去するため酸化雰囲気内に含まれる。
【００２８】複合酸化物の堆積部分は、ノベルス製のプ
ラズマＣＶＤ堆積システムを用いて、例えば、水平面上
に５００オングストロームの厚さまで形成される。Ｏ2
及びＴＥＯＳ（テトラエトキシレン）ソースガスは、約
４００°Ｃの堆積温度で利用される。堆積した酸化物
は、堆積後に、随意的に少量の酸素濃度を含有する窒素
雰囲気中の９５０°Ｃの拡散炉内でアニーリング処理を
施すことにより密度が高められる。
【００２９】トレンチゲート構造内の側壁よりも溝底の
方に厚い酸化物の層を生成する本発明の工程の他の実施
例は、一定に縮尺されていない図３の（Ａ）乃至（Ｃ）
に示される。トレンチのエッチング段階中の工程は、図
２の（Ａ）乃至（Ｅ）について説明した工程と同様であ
る。トレンチのエッチング後、水平及び垂直の両方の全
表面を覆う第１のゲート酸化膜３０１が、例えば、７０
０オングストロームの側壁の厚さまで熱成長される。約
１０００オングストームの厚さのシリコン窒化膜３０２
は、ＬＰＣＶＤ（減圧気相成長）法により酸化膜３０１
の上に堆積させられる（図３の（Ａ）を参照のこと）。
【００３０】図３の（Ｂ）に示されるように、溝底及び
ウェーハ上面の窒化膜３０２の部分は、水平面上の材料
だけを破壊するマスクされていない異方性の反応性イオ
ンエッチングにより除去される。上記水平面は、エッチ
ング室内のエッチングイオンの飛翔方向と直交してい
る。第２のゲート酸化物の部分からなる層３０３は、次
に、溝底を含む窒化物により覆われていない表面上に、
例えば、１０００オングストロームの全体的な厚さを与
えるため成長させられる。残りの垂直窒化膜３０２は、
周知の局部的な酸化工程による酸化から側壁を保護す
る。残りの窒化膜３０２は、好ましくは、酸化膜３０３
の形成後に取り除かれる。これにより、図３の（Ｃ）に
示す如く、溝２０６には、側壁上の層３０１により設け
られた７００オングストロームの酸化膜と、層３０１及
び層３０３により溝底に設けられた、望ましくは、厚さ
１０００オングストームの酸化膜とが残される。溝２０
６は、ドープされた多結晶シリコンにより充填され、ト
ランジスタの構造は、図２の（Ｆ）乃至（Ｇ）に示され
たように完成される。
【００３１】本発明のデバイス及び工程において、好ま
しくは、熱成長及び堆積酸化物の複合物からなるデバイ
ス内のトレンチゲート酸化膜は、十分に薄いので低いオ
ン抵抗を与えることが可能であり、かつ、側壁面上に等
しい電流フローを与えるため側壁上に一定の厚さを有す
る。その界面電荷準位は、小さい制御された閾値電圧を
与え得るように十分に低く、並びに、その溝底は、容量
を最小限に抑え、かつ、要求された酸化物及び接合の降
伏を与えるために十分の厚さがある。
【００３２】図４は、絶縁ゲートバイポーラトランジス
タ用のトレンチゲート構造４００の一実施例の概略図で
ある。トレンチゲート構造４００は、Ｐ+ 形基板４０１
と、Ｎ- 形エピタキシャル層４０２と、ボディ４０３と
を含む。基板４０１は絶縁ゲートバイポーラトランジス
タのゲートである。軽ドープト層４０２は、デバイスが
オフされたとき、高電圧を維持するドリフト層である。
トレンチゲート構造４００の残りの成分は、図１のトレ
ンチゲート構造１００に示された成分と同じである。ト
レンチゲート構造４００の溝１０６の側壁１０７及び溝
底１０８上の夫々の酸化膜１０９及び１１０の厚さは、
トレンチゲート構造１００に関して説明したように制御
される方が有利である。
【００３３】図５は、他の実施例として、Ｐ形のＭＯＳ
制御形サイリスタのトレンチゲート構造５００が示され
ている。トレンチゲート構造５００はＮ+ 基板５０１を
含み、Ｎ+ 基板５０１の上にはＰ- エピタキシャル層５
０２が成長させられる。トレンチゲート構造５００は、
Ｎ形ドリフト領域５０３、Ｐ形ボディ５０４及びＰ+ア
ノード領域５０５を更に有する。基板５０１はカソード
領域を設ける。全ての領域がトレンチゲート構造５００
について説明された領域の導電性タイプと逆の導電性タ
イプを有するように構成された類似したゲート構造は、
Ｎ形のＭＯＳ制御形サイリスタに使用される。絶縁体層
５０６は、多結晶シリコン１１１上に形成される。トレ
ンチゲート構造５００に示された他の成分は、図１のト
レンチゲート構造１００について説明した成分と同じで
ある。上記の実施例と同様に、トレンチゲート構造５０
０の酸化膜１０９及び１１０は、厚さの比が有利に制御
されることを特徴とする。
【００３４】図２の（Ａ）乃至（Ｇ）と、図３の（Ａ）
乃至（Ｃ）とを参照して説明したＤＭＯＳトランジスタ
ゲートデバイスと類似した工程手順が、溝底と側壁の厚
さの比が制御される本発明の他の実施例を構成するため
利用される。溝底及び側壁が誘電体材料の層を含む溝に
より構成されるトレンチＭＯＳゲートデバイスは、制御
された厚さの寸法を有する。上記の厚さの寸法は、溝底
及び側壁の各誘電体層の厚さを別々に制御することによ
り確定される制御された側壁の層の厚さに対する溝底の
層の厚さの比により関係付けられる。上記の溝底層対側
壁層の厚さの比は、少なくとも１対１であり、好ましく
は、少なくとも１．２対１である。トレンチＭＯＳゲー
トデバイスを形成する工程は、シリコンデバイスウェー
ハに溝をエッチングする段階と、好ましくは、少なくと
も１対１である制御された溝底層対側壁層の厚さの比に
より関係付けられる制御された厚さの寸法を有する誘電
体材料の層を溝底及び側壁に形成する段階とからなる。
二酸化珪素が誘電体材料として使用されたとき、上記の
層は、好ましくは、熱成長された二酸化珪素及び堆積さ
れた二酸化珪素の複合物からなる。
【図面の簡単な説明】
【図１】本発明のＤＭＯＳトランジスタのトレンチゲー
ト構造の概略図である。
【図２】本発明の製造工程の一実施例を概略的に示す図
である。
【図３】本発明の製造工程の他の実施例を概略的に示す
図である。
【図４】本発明の絶縁ゲートバイポーラトランジスタの
トレンチゲート構造の概略図である。
【図５】本発明のＭＯＳ制御形サイリスタのトレンチゲ
ート構造の概略図である。
【符号の説明】
１００，４００，５００ トレンチゲート構造 １０１，４０１，５０１ 基板 １０２，２０２ ドレイン領域 １０３，２０４，４０３，５０４ ボディ領域 １０４，２０５ ソース領域 １０５ チャネル １０６ 溝 １０７ 側壁 １０８ 溝底 １０９，１１０ 二酸化珪素の層 １１１，２０９ 多結晶シリコン １１２，５０６ 絶縁体層 ２００ シリコンウェーハ ２０１ Ｎ+ 層 ２０３ Ｐ+ ボティ接点 ２０７ 側壁酸化膜 ２０８ 溝底酸化膜 ２１０ 酸化物絶縁体 ２１１ 相互連結 ２１２ 誘電体保護層 ３０１ 第１のゲート酸化膜 ３０２ シリコン窒化膜 ３０３ 第２のゲート酸化膜 ４０２，５０２ エピタキシャル層 ５０３ ドリフト領域 ５０５ アノード領域

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 制御された厚さの寸法を有する誘電体材
    料の溝底層及び側壁層の各層からなる溝底及び側壁を含
    む溝により構成されたトレンチＭＯＳゲート装置であっ
    て、 実質的に均一な上記の厚さの寸法は、上記溝底層及び上
    記側壁層の各層の実質的に均一な厚さを別々に制御する
    ことにより確定される制御された溝底層対側壁層の厚さ
    の比により関係付けられることを特徴とするトレンチＭ
    ＯＳゲート装置。
  2. 【請求項２】 上記誘電体材料は二酸化珪素からなる請
    求項１記載のトレンチＭＯＳゲート装置。
  3. 【請求項３】 上記溝底層対側壁層の厚さの比は少なく
    とも１対１であり、好ましくは、上記厚さの比は少なく
    とも１．２対１であり、 上記二酸化珪素の溝底層は３００乃至３，０００オング
    ストロームの厚さを有し、好ましくは、上記側壁層は２
    ００乃至１，５００オングストームの厚さを有すること
    を特徴とする請求項１又は２記載のトレンチＭＯＳゲー
    ト装置。
  4. 【請求項４】 上記トレンチゲートは上記溝の中に設け
    られたドープト多結晶シリコンを含み、 上記溝は、オープンセル方式のストライプ状トポロジ
    ー、又は、クローズドセル方式のセルラ状トポロジーを
    有することを特徴とする請求項１乃至３のうちいずれか
    １項記載のトレンチＭＯＳゲート装置。
  5. 【請求項５】 上記溝は実質的に四角形又は六角形のセ
    ルラ状トポロジーを有することを特徴とする請求項４記
    載のトレンチＭＯＳゲート装置。
  6. 【請求項６】 請求項１乃至３のうちいずれか１項記載
    のトレンチＭＯＳゲート装置含む半導体装置。
  7. 【請求項７】 ＤＭＯＳトランジスタ、絶縁ゲートバイ
    ポーラトランジスタ、又は、ＭＯＳ制御形サイリスタで
    あることを特徴とする請求項６記載の半導体装置。
  8. 【請求項８】 上記溝底層及び上記側壁層の各層は、熱
    成長した二酸化珪素及び堆積した二酸化珪素の複合物か
    らなり、 上記熱成長した二酸化珪素は、酸素含有雰囲気中のシリ
    コンの反応生成物からなることを特徴とする請求項１乃
    至５のうちいずれか１項記載のトレンチＭＯＳゲート装
    置。
  9. 【請求項９】 上記堆積した二酸化珪素は、気相成長さ
    れた揮発性シリコン含有化合物の反応生成物からなるこ
    とを特徴とする請求項８記載のトレンチＭＯＳゲート装
    置。
  10. 【請求項１０】 溝底及び側壁を有する溝をシリコンデ
    バイスウェーハに形成する段階と、 溝底層及び側壁層の各層の実質的に均一な厚さを別々に
    制御することにより制御された溝底層対側壁層の厚さの
    比によって関係付けられた実質的に均一な制御された厚
    さの寸法を有する誘電体材料の各層を上記溝底及び上記
    側壁の上に形成する段階と、 上記誘電体材料の層を含有する上記溝を多結晶シリコン
    で充填する段階と、 トレンチゲートを形成するよう上記多結晶シリコン上に
    絶縁体を塗布する段階と、 パターン化された導電性金属の相互連結を上記トレンチ
    ゲート上に形成する段階とからなる、改良形トレンチＭ
    ＯＳゲートデバイスを形成する方法。
  11. 【請求項１１】 上記金属の相互連結の上に誘電体保護
    層を更に有し、 上記溝内の上記誘電体材料の層は二酸化珪素からなり、
    上記溝底層対側壁層の厚さの比は少なくとも１対１であ
    り、好ましくは、上記比は少なくとも１．２対１である
    ことを特徴とする請求項１０記載の方法。
  12. 【請求項１２】 上記二酸化珪素の溝底層は３００乃至
    ３，０００オングストロームの厚さを有し、好ましく
    は、上記二酸化珪素の側壁層は２００乃至１，５００オ
    ングストロームの厚さを有し、 上記溝底層及び上記側壁層の各層は、熱成長した二酸化
    珪素及び堆積した二酸化珪素の複合物により構成され、 上記熱成長した二酸化珪素は、７００°Ｃ乃至１，０５
    ０°Ｃの温度、又は、好ましくは、約３００°Ｃ乃至８
    ００°Ｃの温度で行われた酸素含有雰囲気中のシリコン
    の反応生成物からなることを特徴とする請求項１０記載
    の方法。
  13. 【請求項１３】 上記二酸化珪素の堆積後に、上記堆積
    した二酸化珪素をアニーリング処理する段階と、 上記側壁からシリコン窒化物の層を除去する段階とを更
    に有する請求項１０乃至１２のうちいずれか１項記載の
    方法。
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