JPH08316468A - 半導体ウエハ、半導体装置およびその製造方法 - Google Patents
半導体ウエハ、半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【目的】 縦形ＭＩＳトランジスタの動作時における抵
抗を小さくし、かつ、そのしきい電圧の設定精度を向上
させる。 【構成】 半導体基板層１Ｓ上にその不純物濃度よりも
低濃度の不純物が含有されたエピタキシャル層１Ｅを設
けてなる半導体基板１上に、縦形のパワーＭＯＳトラン
ジスタＱを設けてなる半導体装置において、エピタキシ
ャル層１Ｅを同一導電形の不純物を含有する２つのエピ
タキシャル層１Ｅ1,１Ｅ2 に分けて、上層のエピタキシ
ャル層１Ｅ2 の不純物濃度を下層のエピタキシャル層１
Ｅ1 の不純物濃度よりも低くした。
抗を小さくし、かつ、そのしきい電圧の設定精度を向上
させる。 【構成】 半導体基板層１Ｓ上にその不純物濃度よりも
低濃度の不純物が含有されたエピタキシャル層１Ｅを設
けてなる半導体基板１上に、縦形のパワーＭＯＳトラン
ジスタＱを設けてなる半導体装置において、エピタキシ
ャル層１Ｅを同一導電形の不純物を含有する２つのエピ
タキシャル層１Ｅ1,１Ｅ2 に分けて、上層のエピタキシ
ャル層１Ｅ2 の不純物濃度を下層のエピタキシャル層１
Ｅ1 の不純物濃度よりも低くした。
Description
【０００１】
【産業上の利用分野】本発明は、半導体ウエハ、半導体
装置およびその製造技術に関し、特に、縦形ＭＩＳトラ
ンジスタを有する半導体装置およびその製造方法に適用
して有効な技術に関するものである。
装置およびその製造技術に関し、特に、縦形ＭＩＳトラ
ンジスタを有する半導体装置およびその製造方法に適用
して有効な技術に関するものである。
【０００２】
【従来の技術】縦形ＭＩＳトランジスタは、半導体基板
の厚さ方向にソース領域およびドレイン領域を設け、そ
の厚さ方向にチャネル電流を流すことで動作する構造の
トランジスタである。本発明者が検討した縦形ＭＩＳト
ランジスタは、例えば次の通りである。
の厚さ方向にソース領域およびドレイン領域を設け、そ
の厚さ方向にチャネル電流を流すことで動作する構造の
トランジスタである。本発明者が検討した縦形ＭＩＳト
ランジスタは、例えば次の通りである。
【０００３】縦形ＭＩＳトランジスタの形成される半導
体基板は、不純物濃度の高い低抵抗な半導体基板本体上
に、これと同一導電形の不純物が低濃度に導入されてな
るエピタキシャル層を設けて構成されている。
体基板は、不純物濃度の高い低抵抗な半導体基板本体上
に、これと同一導電形の不純物が低濃度に導入されてな
るエピタキシャル層を設けて構成されている。
【０００４】このエピタキシャル層上には、ゲート絶縁
膜を介してゲート電極が設けられており、そのゲート電
極の端部下方におけるエピタキシャル層には、縦形ＭＩ
Ｓトランジスタの動作チャネルを形成するチャネル領域
がゲート電極に対して自己整合的に形成されている。
膜を介してゲート電極が設けられており、そのゲート電
極の端部下方におけるエピタキシャル層には、縦形ＭＩ
Ｓトランジスタの動作チャネルを形成するチャネル領域
がゲート電極に対して自己整合的に形成されている。
【０００５】チャネル領域には、エピタキシャル層中の
不純物とは逆導電形の不純物が導入されている。チャネ
ル領域の上部にはソース領域が形成されている。ソース
領域には、チャネル領域中の不純物とは逆導電形の不純
物が導入されている。このチャネル領域およびソース領
域は、半導体基板上の絶縁膜に穿孔された接続孔を通じ
て同一の配線と電気的に接続されている。
不純物とは逆導電形の不純物が導入されている。チャネ
ル領域の上部にはソース領域が形成されている。ソース
領域には、チャネル領域中の不純物とは逆導電形の不純
物が導入されている。このチャネル領域およびソース領
域は、半導体基板上の絶縁膜に穿孔された接続孔を通じ
て同一の配線と電気的に接続されている。
【０００６】このような縦形ＭＩＳトランジスタは、ゲ
ート電極にバイアス電圧を印加すると、チャネル領域上
部にソース領域と同じ導電形の反転層が形成される結
果、ソース領域から半導体基板本体にかけて低抵抗な電
流経路が形成されることにより動作するようになってい
る。
ート電極にバイアス電圧を印加すると、チャネル領域上
部にソース領域と同じ導電形の反転層が形成される結
果、ソース領域から半導体基板本体にかけて低抵抗な電
流経路が形成されることにより動作するようになってい
る。
【０００７】なお、縦形ＭＩＳトランジスタについて
は、例えば特願平６−１６０８３４号に記載がある。
は、例えば特願平６−１６０８３４号に記載がある。
【０００８】
【発明が解決しようとする課題】ところが、上記発明者
が検討した縦形ＭＩＳトランジスタ構造を有する半導体
装置においては、縦形ＭＩＳトランジスタの動作時にお
ける抵抗を小さくし、かつ、そのしきい電圧の設定精度
を向上させることが困難であるという問題があることを
本発明者は見い出した。
が検討した縦形ＭＩＳトランジスタ構造を有する半導体
装置においては、縦形ＭＩＳトランジスタの動作時にお
ける抵抗を小さくし、かつ、そのしきい電圧の設定精度
を向上させることが困難であるという問題があることを
本発明者は見い出した。
【０００９】すなわち、エピタキシャル層の不純物濃度
を高くすると、縦形ＭＩＳトランジスタの動作時におけ
る抵抗を下げることができ、その駆動能力を向上させる
ことができるが、反面、例えばエピタキシャル層の不純
物濃度よりも低不純物濃度のチャネル領域を形成する場
合に、チャネル領域の不純物濃度がエピタキシャル層の
濃度バラツキの影響を受けて大きく変動する等、チャネ
ル領域における不純物濃度の設定制御が困難となり、縦
形ＭＩＳトランジスタのしきい電圧の設定精度が低下す
る問題がある。
を高くすると、縦形ＭＩＳトランジスタの動作時におけ
る抵抗を下げることができ、その駆動能力を向上させる
ことができるが、反面、例えばエピタキシャル層の不純
物濃度よりも低不純物濃度のチャネル領域を形成する場
合に、チャネル領域の不純物濃度がエピタキシャル層の
濃度バラツキの影響を受けて大きく変動する等、チャネ
ル領域における不純物濃度の設定制御が困難となり、縦
形ＭＩＳトランジスタのしきい電圧の設定精度が低下す
る問題がある。
【００１０】本発明の目的は、縦形ＭＩＳトランジスタ
の動作時におけるチャネルの抵抗を小さくすることがで
き、かつ、そのしきい電圧の設定精度を向上させること
のできる技術を提供することにある。
の動作時におけるチャネルの抵抗を小さくすることがで
き、かつ、そのしきい電圧の設定精度を向上させること
のできる技術を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１３】すなわち、本発明の半導体装置は、半導体
基板本体上にその不純物濃度よりも低濃度の不純物が含
有されたエピタキシャル層を設けてなる半導体基板上
に、前記半導体基板の厚さ方向にソース領域およびドレ
イン領域を形成する縦形ＭＩＳトランジスタを設けてな
る半導体装置であって、前記エピタキシャル層を同一導
電形の２つのエピタキシャル層に分けて、上層のエピタ
キシャル層の不純物濃度を下層のエピタキシャル層の不
純物濃度よりも低く設定したものである。
基板本体上にその不純物濃度よりも低濃度の不純物が含
有されたエピタキシャル層を設けてなる半導体基板上
に、前記半導体基板の厚さ方向にソース領域およびドレ
イン領域を形成する縦形ＭＩＳトランジスタを設けてな
る半導体装置であって、前記エピタキシャル層を同一導
電形の２つのエピタキシャル層に分けて、上層のエピタ
キシャル層の不純物濃度を下層のエピタキシャル層の不
純物濃度よりも低く設定したものである。
【００１４】また、本発明の半導体装置の製造方法は、
以下の工程を有するものである。
以下の工程を有するものである。
【００１５】（ａ）前記半導体基板本体上にエピタキシ
ャル層を成長させる工程において、不純物を導入しなが
らエピタキシャル成長を行い前記下層のエピタキシャル
層を成長させた後、前記不純物の導入を低減または無く
した状態でエピタキシャル成長を行い前記上層のエピタ
キシャル層を成長させる工程。
ャル層を成長させる工程において、不純物を導入しなが
らエピタキシャル成長を行い前記下層のエピタキシャル
層を成長させた後、前記不純物の導入を低減または無く
した状態でエピタキシャル成長を行い前記上層のエピタ
キシャル層を成長させる工程。
【００１６】（ｂ）前記エピタキシャル層を形成した
後、前記縦形ＭＩＳトランジスタのゲート絶縁膜を形成
する工程に先立って、前記エピタキシャル層に前記縦形
ＭＩＳトランジスタのチャネル形成用の半導体領域の不
純物濃度を設定するための不純物をイオン打ち込みする
工程。
後、前記縦形ＭＩＳトランジスタのゲート絶縁膜を形成
する工程に先立って、前記エピタキシャル層に前記縦形
ＭＩＳトランジスタのチャネル形成用の半導体領域の不
純物濃度を設定するための不純物をイオン打ち込みする
工程。
【００１７】（ｃ）前記チャネル形成用の半導体領域の
不純物濃度を設定するための不純物イオンの導入工程
後、前記エピタキシャル層の上面にゲート絶縁膜を形成
する工程。
不純物濃度を設定するための不純物イオンの導入工程
後、前記エピタキシャル層の上面にゲート絶縁膜を形成
する工程。
【００１８】（ｄ）前記ゲート絶縁膜上にゲート電極を
形成する工程。
形成する工程。
【００１９】（ｅ）前記ゲート電極をマスクとして半導
体基板に、前記エピタキシャル層中の不純物とは逆導電
形の不純物をイオン打ち込みすることにより、前記エピ
タキシャル層に前記チャネル形成用の半導体領域を自己
整合的に形成する工程。
体基板に、前記エピタキシャル層中の不純物とは逆導電
形の不純物をイオン打ち込みすることにより、前記エピ
タキシャル層に前記チャネル形成用の半導体領域を自己
整合的に形成する工程。
【００２０】（ｆ）前記チャネル形成用の半導体領域の
上部にその半導体領域中の不純物とは逆導電形の不純物
を導入することによりソース領域を形成する工程。
上部にその半導体領域中の不純物とは逆導電形の不純物
を導入することによりソース領域を形成する工程。
【００２１】
【作用】上記した本発明によれば、縦形ＭＩＳトランジ
スタのチャネル領域を不純物濃度の低い上層のエピタキ
シャル層に設けることにより、縦形ＭＩＳトランジスタ
のチャネル形成用の半導体領域の不純物濃度の制御性を
向上させることが可能となる。
スタのチャネル領域を不純物濃度の低い上層のエピタキ
シャル層に設けることにより、縦形ＭＩＳトランジスタ
のチャネル形成用の半導体領域の不純物濃度の制御性を
向上させることが可能となる。
【００２２】また、チャネル形成用の半導体領域の不純
物濃度を制御性の高いイオン打ち込みによって設定する
ことにより、その半導体領域の不純物濃度の制御性を向
上させることが可能となる。
物濃度を制御性の高いイオン打ち込みによって設定する
ことにより、その半導体領域の不純物濃度の制御性を向
上させることが可能となる。
【００２３】また、不純物濃度の高い下層のエピタキシ
ャル層を設けたことにより、縦形ＭＩＳトランジスタの
動作時における電流経路の抵抗を下げることができるの
で、縦形ＭＩＳトランジスタの駆動能力を向上させるこ
とが可能となる。
ャル層を設けたことにより、縦形ＭＩＳトランジスタの
動作時における電流経路の抵抗を下げることができるの
で、縦形ＭＩＳトランジスタの駆動能力を向上させるこ
とが可能となる。
【００２４】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００２５】（実施例１）図１は本発明の一実施例であ
る半導体装置の要部断面図、図２は図１の半導体装置の
回路図、図３は図１の半導体装置を構成する半導体基板
の深さ方向における不純物濃度分布を示すグラフ図、図
４〜図８は図１の半導体装置の製造工程中における要部
断面図である。
る半導体装置の要部断面図、図２は図１の半導体装置の
回路図、図３は図１の半導体装置を構成する半導体基板
の深さ方向における不純物濃度分布を示すグラフ図、図
４〜図８は図１の半導体装置の製造工程中における要部
断面図である。
【００２６】本実施例１の半導体装置は、図１および図
２に示すように、縦形のパワーＭＯＳトランジスタＱで
ある。このパワーＭＯＳトランジスタＱを構成する半導
体基板１は、半導体基板層１Ｓとその上層に形成された
エピタキシャル層１Ｅとから構成されている。
２に示すように、縦形のパワーＭＯＳトランジスタＱで
ある。このパワーＭＯＳトランジスタＱを構成する半導
体基板１は、半導体基板層１Ｓとその上層に形成された
エピタキシャル層１Ｅとから構成されている。
【００２７】半導体基板層１Ｓは、半導体基板１の強度
を確保するとともに、パワーＭＯＳトランジスタＱのド
レイン領域として機能する層であり、例えばｎ+ 形のシ
リコン（Ｓｉ）単結晶からなる。
を確保するとともに、パワーＭＯＳトランジスタＱのド
レイン領域として機能する層であり、例えばｎ+ 形のシ
リコン（Ｓｉ）単結晶からなる。
【００２８】半導体基板層１Ｓの不純物濃度および厚さ
は、製品によって異なるので一概には言えないが、例え
ば次の通りである。すなわち、不純物濃度は、例えば１
０19ａｔｏｍｓ／ｃｍ3 以上、好ましくは１×１０20ａ
ｔｏｍｓ／ｃｍ3 程度であり、厚さは、例えば２００μ
ｍ程度である。
は、製品によって異なるので一概には言えないが、例え
ば次の通りである。すなわち、不純物濃度は、例えば１
０19ａｔｏｍｓ／ｃｍ3 以上、好ましくは１×１０20ａ
ｔｏｍｓ／ｃｍ3 程度であり、厚さは、例えば２００μ
ｍ程度である。
【００２９】エピタキシャル層１Ｅは、例えば不純物濃
度の異なる２つのエピタキシャル層１Ｅ1,１Ｅ2 によっ
て構成されている。
度の異なる２つのエピタキシャル層１Ｅ1,１Ｅ2 によっ
て構成されている。
【００３０】下層のエピタキシャル層１Ｅ1 は、例えば
ｎ形のＳｉ単結晶からなり、その不純物濃度および厚さ
は、製品に要求される耐圧等によって異なるので一概に
は言えないが、例えば次の通りである。すなわち、不純
物濃度は、例えば２×１０16〜３×１０16ａｔｏｍｓ／
ｃｍ3 程度であり、厚さは、例えば1.５μｍ〜２μｍ程
度である。
ｎ形のＳｉ単結晶からなり、その不純物濃度および厚さ
は、製品に要求される耐圧等によって異なるので一概に
は言えないが、例えば次の通りである。すなわち、不純
物濃度は、例えば２×１０16〜３×１０16ａｔｏｍｓ／
ｃｍ3 程度であり、厚さは、例えば1.５μｍ〜２μｍ程
度である。
【００３１】上層のエピタキシャル層１Ｅ2 は、例えば
ｎ- 形のＳｉ単結晶からなり、その不純物濃度および厚
さは、製品に要求される耐圧等によって異なるので一概
には言えないが、例えば次の通りである。すなわち、不
純物濃度は、下層のエピタキシャル層１Ｅ1 の不純物濃
度の半分以下が好ましく、例えば７×１０15〜１５×１
０15ａｔｏｍｓ／ｃｍ3 程度であり、厚さは、例えば1.
５μｍ〜２μｍ程度である。
ｎ- 形のＳｉ単結晶からなり、その不純物濃度および厚
さは、製品に要求される耐圧等によって異なるので一概
には言えないが、例えば次の通りである。すなわち、不
純物濃度は、下層のエピタキシャル層１Ｅ1 の不純物濃
度の半分以下が好ましく、例えば７×１０15〜１５×１
０15ａｔｏｍｓ／ｃｍ3 程度であり、厚さは、例えば1.
５μｍ〜２μｍ程度である。
【００３２】この上層のエピタキシャル層１Ｅ2 の上部
には、縦形のパワーＭＯＳトランジスタＱの動作チャネ
ルを形成するための半導体領域２が形成されている。半
導体領域２の端部は、パワーＭＯＳトランジスタＱのゲ
ート電極３の端部下方まで入り込んでいる。そして、こ
のゲート電極３の下方における半導体領域２の端部に動
作チャネルが形成されるようになっている。
には、縦形のパワーＭＯＳトランジスタＱの動作チャネ
ルを形成するための半導体領域２が形成されている。半
導体領域２の端部は、パワーＭＯＳトランジスタＱのゲ
ート電極３の端部下方まで入り込んでいる。そして、こ
のゲート電極３の下方における半導体領域２の端部に動
作チャネルが形成されるようになっている。
【００３３】この半導体領域２には、例えばｐ形不純物
のホウ素が導入されており、その不純物濃度およびエピ
タキシャル層１Ｅ2 の主面からの深さは、製品によって
異なるので一概には言えないが、例えば次の通りであ
る。すなわち、不純物濃度は、例えば２×１０16ａｔｏ
ｍｓ／ｃｍ3 程度であり、深さは、例えば上層のエピタ
キシャル層１Ｅ2 の厚さと同程度である。
のホウ素が導入されており、その不純物濃度およびエピ
タキシャル層１Ｅ2 の主面からの深さは、製品によって
異なるので一概には言えないが、例えば次の通りであ
る。すなわち、不純物濃度は、例えば２×１０16ａｔｏ
ｍｓ／ｃｍ3 程度であり、深さは、例えば上層のエピタ
キシャル層１Ｅ2 の厚さと同程度である。
【００３４】半導体領域２の上部には、チャネル接続領
域２ａおよびソース領域４が互いに隣接するように形成
されている。
域２ａおよびソース領域４が互いに隣接するように形成
されている。
【００３５】チャネル接続領域２ａは、半導体領域２を
接地するための領域である。チャネル接続領域２ａに
は、例えば半導体領域２に導入された不純物と同じｐ形
不純物のホウ素が導入されており、その不純物濃度は、
製品によって異なるので一概には言えないが、半導体領
域２の不純物濃度よりも高く、例えば１×１０20ａｔｏ
ｍｓ／ｃｍ3 程度である。
接地するための領域である。チャネル接続領域２ａに
は、例えば半導体領域２に導入された不純物と同じｐ形
不純物のホウ素が導入されており、その不純物濃度は、
製品によって異なるので一概には言えないが、半導体領
域２の不純物濃度よりも高く、例えば１×１０20ａｔｏ
ｍｓ／ｃｍ3 程度である。
【００３６】ソース領域４は、例えばｎ形不純物のリン
またはヒ素（Ａｓ）が導入されてなる。ソース領域４の
一端もゲート電極３の下方に入り込んでいるが、その長
さは上記した半導体領域２の端部よりも短い。
またはヒ素（Ａｓ）が導入されてなる。ソース領域４の
一端もゲート電極３の下方に入り込んでいるが、その長
さは上記した半導体領域２の端部よりも短い。
【００３７】ソース領域４の不純物濃度およびエピタキ
シャル層１Ｅ2 の主面からの深さは、製品によって異な
るので一概には言えないが、例えば次の通りである。す
なわち、その不純物濃度は、例えば１×１０20〜１０21
ａｔｏｍｓ／ｃｍ3 程度であり、その深さは、例えば0.
３μｍ〜0.５μｍ程度である。
シャル層１Ｅ2 の主面からの深さは、製品によって異な
るので一概には言えないが、例えば次の通りである。す
なわち、その不純物濃度は、例えば１×１０20〜１０21
ａｔｏｍｓ／ｃｍ3 程度であり、その深さは、例えば0.
３μｍ〜0.５μｍ程度である。
【００３８】エピタキシャル層１Ｅ2 の主面上には、例
えば二酸化シリコン（ＳｉＯ2)からなるゲート絶縁膜５
を介して、例えば低抵抗な多結晶シリコンからなるゲー
ト電極３が形成されている。また、エピタキシャル層１
Ｅ2 上には、例えばＳｉＯ2からなる層間絶縁膜６が堆
積されており、これによってゲート電極３が被覆されて
いる。
えば二酸化シリコン（ＳｉＯ2)からなるゲート絶縁膜５
を介して、例えば低抵抗な多結晶シリコンからなるゲー
ト電極３が形成されている。また、エピタキシャル層１
Ｅ2 上には、例えばＳｉＯ2からなる層間絶縁膜６が堆
積されており、これによってゲート電極３が被覆されて
いる。
【００３９】層間絶縁膜６には、上記したチャネル接続
領域２ａおよびソース領域４が露出するような接続孔７
ａが穿孔されており、これを通じてチャネル接続領域２
ａおよびソース領域４にソース電極８が電気的に接続さ
れている。
領域２ａおよびソース領域４が露出するような接続孔７
ａが穿孔されており、これを通じてチャネル接続領域２
ａおよびソース領域４にソース電極８が電気的に接続さ
れている。
【００４０】ソース電極８は、例えばアルミニウム（Ａ
ｌ）−Ｓｉ−銅（Ｃｕ）合金からなり、これによって隣
接するソース領域４，４間も電気的に接続されている。
ソース電極８は、表面保護膜９によって被覆されてい
る。表面保護膜９は、例えばＳｉＯ2 からなる。
ｌ）−Ｓｉ−銅（Ｃｕ）合金からなり、これによって隣
接するソース領域４，４間も電気的に接続されている。
ソース電極８は、表面保護膜９によって被覆されてい
る。表面保護膜９は、例えばＳｉＯ2 からなる。
【００４１】なお、図１中の矢印Ａは、縦形のパワーＭ
ＯＳトランジスタＱの動作時における電子の移動経路お
よび移動方向を模式的に示している。
ＯＳトランジスタＱの動作時における電子の移動経路お
よび移動方向を模式的に示している。
【００４２】次に、図１のIII −III 線における不純物
濃度分布を図３に示す。本実施例１においては、図３に
示すように、エピタキシャル層１Ｅを、不純物濃度の高
い下層のエピタキシャル層１Ｅ1 と、不純物濃度の低い
上層のエピタキシャル層１Ｅ2 とに分けて、その不純物
濃度の低い上層のエピタキシャル層１Ｅ2 にチャネル形
成用の半導体領域２を設けている。
濃度分布を図３に示す。本実施例１においては、図３に
示すように、エピタキシャル層１Ｅを、不純物濃度の高
い下層のエピタキシャル層１Ｅ1 と、不純物濃度の低い
上層のエピタキシャル層１Ｅ2 とに分けて、その不純物
濃度の低い上層のエピタキシャル層１Ｅ2 にチャネル形
成用の半導体領域２を設けている。
【００４３】これにより、縦形のパワーＭＯＳトランジ
スタＱのチャネル領域における不純物濃度の設定制御性
を向上させることが可能となっている。
スタＱのチャネル領域における不純物濃度の設定制御性
を向上させることが可能となっている。
【００４４】また、不純物濃度の低いエピタキシャル層
１Ｅ2 の下層に、不純物濃度の高いエピタキシャル層１
Ｅ1 を設けたことにより、縦形のパワーＭＯＳトランジ
スタＱの動作時における電流経路の抵抗を下げることが
できるので、そのパワーＭＯＳトランジスタＱの駆動能
力を向上させることが可能となっている。
１Ｅ2 の下層に、不純物濃度の高いエピタキシャル層１
Ｅ1 を設けたことにより、縦形のパワーＭＯＳトランジ
スタＱの動作時における電流経路の抵抗を下げることが
できるので、そのパワーＭＯＳトランジスタＱの駆動能
力を向上させることが可能となっている。
【００４５】したがって、縦形のパワーＭＯＳトランジ
スタＱの動作時におけるチャネルの抵抗を小さくするこ
とができ、かつ、そのしきい電圧の設定精度を向上させ
ることが可能となっている。
スタＱの動作時におけるチャネルの抵抗を小さくするこ
とができ、かつ、そのしきい電圧の設定精度を向上させ
ることが可能となっている。
【００４６】次に、本実施例１の半導体装置の製造方法
を図４〜図８によって説明する。
を図４〜図８によって説明する。
【００４７】まず、図４に示すように、例えば厚さ２０
０μｍ程度のｎ+ 形のＳｉ単結晶からなる半導体基板層
１Ｓ上に、例えば厚さ−−μｍ程度のｎ形Ｓｉ単結晶か
らなるエピタキシャル層１Ｅをエピタキシャル成長法に
よって形成する。この際の処理ガスは、例えばＳｉＨ4
ガスおよびＨ2 ガスの混合ガスが使用されており、処理
温度は、例えば８００℃〜１０００℃程度である。
０μｍ程度のｎ+ 形のＳｉ単結晶からなる半導体基板層
１Ｓ上に、例えば厚さ−−μｍ程度のｎ形Ｓｉ単結晶か
らなるエピタキシャル層１Ｅをエピタキシャル成長法に
よって形成する。この際の処理ガスは、例えばＳｉＨ4
ガスおよびＨ2 ガスの混合ガスが使用されており、処理
温度は、例えば８００℃〜１０００℃程度である。
【００４８】ここで、本実施例１においては、そのエピ
タキシャル成長処理の際に、例えばｎ不純物のリンまた
はＡｓを導入しながら処理を施すことにより、下層のエ
ピタキシャル層１Ｅ1 を形成した後、途中から不純物の
導入を止めて処理を続けることにより、上層のエピタキ
シャル層１Ｅ2 を形成する。なお、その下層および上層
のエピタキシャル層１Ｅ1,１Ｅ2 の不純物濃度および厚
さは、上述した通りである。
タキシャル成長処理の際に、例えばｎ不純物のリンまた
はＡｓを導入しながら処理を施すことにより、下層のエ
ピタキシャル層１Ｅ1 を形成した後、途中から不純物の
導入を止めて処理を続けることにより、上層のエピタキ
シャル層１Ｅ2 を形成する。なお、その下層および上層
のエピタキシャル層１Ｅ1,１Ｅ2 の不純物濃度および厚
さは、上述した通りである。
【００４９】続いて、図５に示すように、上層のエピタ
キシャル層１Ｅ2 の主面上に、例えばＳｉＯ2 からなる
ゲート絶縁膜５およびゲート電極３をＭＯＳトランジス
タの通常の製造方法によって形成する。
キシャル層１Ｅ2 の主面上に、例えばＳｉＯ2 からなる
ゲート絶縁膜５およびゲート電極３をＭＯＳトランジス
タの通常の製造方法によって形成する。
【００５０】その後、このゲート電極３をマスクとし
て、半導体基板１に、例えばｐ形不純物のホウ素をイオ
ン打ち込み法等によって導入した後、今度は、例えばｎ
形不純物のリンまたはＡｓをイオン打ち込み法等によっ
て導入する。
て、半導体基板１に、例えばｐ形不純物のホウ素をイオ
ン打ち込み法等によって導入した後、今度は、例えばｎ
形不純物のリンまたはＡｓをイオン打ち込み法等によっ
て導入する。
【００５１】次いで、その半導体基板１に対して熱処理
を施し、半導体基板１に導入した不純物を拡散させるこ
とにより、図６に示すように、エピタキシャル層１Ｅ2
の上部に半導体領域２およびソース領域４を同時に形成
する。
を施し、半導体基板１に導入した不純物を拡散させるこ
とにより、図６に示すように、エピタキシャル層１Ｅ2
の上部に半導体領域２およびソース領域４を同時に形成
する。
【００５２】この際、半導体基板１に導入した各々の不
純物は拡散速度が異なるので、同時の熱処理中であって
も拡散長が異なる。これにより、チャネルを形成する半
導体領域２の端部がソース領域４の端部よりも長くなる
ように自己整合的に形成することができるようになって
いる。なお、半導体領域２およびソース領域４の不純物
濃度および深さは、上述した通りである。
純物は拡散速度が異なるので、同時の熱処理中であって
も拡散長が異なる。これにより、チャネルを形成する半
導体領域２の端部がソース領域４の端部よりも長くなる
ように自己整合的に形成することができるようになって
いる。なお、半導体領域２およびソース領域４の不純物
濃度および深さは、上述した通りである。
【００５３】続いて、図７に示すように、半導体基板１
上に、例えばＳｉＯ2 からなる層間絶縁膜６をＣＶＤ法
等によって堆積した後、その層間絶縁膜６に半導体領域
２およびソース領域４が露出するような接続孔７ａをフ
ォトリソグラフィ技術およびエッチング技術によって穿
孔する。
上に、例えばＳｉＯ2 からなる層間絶縁膜６をＣＶＤ法
等によって堆積した後、その層間絶縁膜６に半導体領域
２およびソース領域４が露出するような接続孔７ａをフ
ォトリソグラフィ技術およびエッチング技術によって穿
孔する。
【００５４】その後、その層間絶縁膜６をマスクとし
て、半導体基板１に、例えばｐ形不純物のホウ素をイオ
ン打ち込み法等によって導入した後、熱処理を施すこと
により、図８に示すように、チャネル接続領域２ａを形
成する。このようにして半導体基板１に縦形のパワーＭ
ＯＳトランジスタＱを形成する。
て、半導体基板１に、例えばｐ形不純物のホウ素をイオ
ン打ち込み法等によって導入した後、熱処理を施すこと
により、図８に示すように、チャネル接続領域２ａを形
成する。このようにして半導体基板１に縦形のパワーＭ
ＯＳトランジスタＱを形成する。
【００５５】次いで、半導体基板１上に、例えばＡｌ−
Ｓｉ−Ｃｕ合金からなる金属膜をスパッタリング法等に
よって堆積した後、その金属膜をフォトリソグラフィ技
術およびエッチング技術によってパターニングすること
により、図１に示したソース電極８を形成する。
Ｓｉ−Ｃｕ合金からなる金属膜をスパッタリング法等に
よって堆積した後、その金属膜をフォトリソグラフィ技
術およびエッチング技術によってパターニングすること
により、図１に示したソース電極８を形成する。
【００５６】続いて、半導体基板１上に、例えばＳｉＯ
2 からなる表面保護膜９をＣＶＤ法等によって堆積する
ことによりソース電極８を被覆した後、その表面保護膜
９の所定の位置にボンディングパッド用の接続孔を穿孔
する。
2 からなる表面保護膜９をＣＶＤ法等によって堆積する
ことによりソース電極８を被覆した後、その表面保護膜
９の所定の位置にボンディングパッド用の接続孔を穿孔
する。
【００５７】その後、半導体基板１から複数の半導体チ
ップを切り出すことにより、本実施例１の半導体装置の
製造を終了する。この後、ダイボンディング工程および
ワイヤボンディング工程等のような通常の組立工程に移
行する。
ップを切り出すことにより、本実施例１の半導体装置の
製造を終了する。この後、ダイボンディング工程および
ワイヤボンディング工程等のような通常の組立工程に移
行する。
【００５８】このように、本実施例１によれば、以下の
効果を得ることが可能となる。
効果を得ることが可能となる。
【００５９】(1).エピタキシャル層１Ｅを、不純物濃度
の高い下層のエピタキシャル層１Ｅ1と、不純物濃度の
低い上層のエピタキシャル層１Ｅ2 とに分け、その不純
物濃度の低い上層のエピタキシャル層１Ｅ2 にチャネル
形成用の半導体領域２を設けたことにより、縦形のパワ
ーＭＯＳトランジスタＱにおけるチャネル領域の不純物
濃度の設定制御性を向上させることが可能となる。
の高い下層のエピタキシャル層１Ｅ1と、不純物濃度の
低い上層のエピタキシャル層１Ｅ2 とに分け、その不純
物濃度の低い上層のエピタキシャル層１Ｅ2 にチャネル
形成用の半導体領域２を設けたことにより、縦形のパワ
ーＭＯＳトランジスタＱにおけるチャネル領域の不純物
濃度の設定制御性を向上させることが可能となる。
【００６０】(2).上記(1) により、縦形のパワーＭＯＳ
トランジスタＱにおけるソース・ドレイン間の耐圧を向
上させることが可能となる。
トランジスタＱにおけるソース・ドレイン間の耐圧を向
上させることが可能となる。
【００６１】(3).不純物濃度の低いエピタキシャル層１
Ｅ2 の下層に不純物濃度の高いエピタキシャル層１Ｅ1
を設けたことにより、縦形のパワーＭＯＳトランジスタ
Ｑの動作時における電流経路の抵抗を下げることができ
るので、そのパワーＭＯＳトランジスタＱの駆動能力を
向上させることが可能となる。
Ｅ2 の下層に不純物濃度の高いエピタキシャル層１Ｅ1
を設けたことにより、縦形のパワーＭＯＳトランジスタ
Ｑの動作時における電流経路の抵抗を下げることができ
るので、そのパワーＭＯＳトランジスタＱの駆動能力を
向上させることが可能となる。
【００６２】(4).上記(1) および(3) により、縦形のパ
ワーＭＯＳトランジスタＱの動作時におけるチャネルの
抵抗を小さくすることができ、かつ、そのしきい電圧の
設定精度を向上させることが可能となる。
ワーＭＯＳトランジスタＱの動作時におけるチャネルの
抵抗を小さくすることができ、かつ、そのしきい電圧の
設定精度を向上させることが可能となる。
【００６３】（実施例２）図９および図１０は本発明の
他の実施例である半導体装置の製造工程中における要部
断面図である。
他の実施例である半導体装置の製造工程中における要部
断面図である。
【００６４】本実施例２においては、まず、前記実施例
１と同様にして図４に示したように半導体基板層１Ｓ上
にエピタキシャル層１Ｅを形成する。
１と同様にして図４に示したように半導体基板層１Ｓ上
にエピタキシャル層１Ｅを形成する。
【００６５】続いて、半導体基板１の主面全面に、例え
ばｎ形不純物のリンをイオン打ち込みした後、さらに熱
処理を施すことにより、図９に示すように、半導体領域
１０を形成する。
ばｎ形不純物のリンをイオン打ち込みした後、さらに熱
処理を施すことにより、図９に示すように、半導体領域
１０を形成する。
【００６６】この半導体領域１０は、縦形のパワーＭＯ
ＳトランジスタＱ（図１参照）におけるチャネル領域の
しきい電圧を設定制御するための領域である。すなわ
ち、本実施例２においては、そのチャネル領域のしきい
電圧を設定するための不純物を、設定制御性の高いイオ
ン打ち込み法によって導入するようにしている。これに
より、そのチャネル領域における不純物濃度の設定制御
性を向上させることができるので、縦形のパワーＭＯＳ
トランジスタＱのしきい電圧の設定精度を向上させるこ
とが可能となっている。
ＳトランジスタＱ（図１参照）におけるチャネル領域の
しきい電圧を設定制御するための領域である。すなわ
ち、本実施例２においては、そのチャネル領域のしきい
電圧を設定するための不純物を、設定制御性の高いイオ
ン打ち込み法によって導入するようにしている。これに
より、そのチャネル領域における不純物濃度の設定制御
性を向上させることができるので、縦形のパワーＭＯＳ
トランジスタＱのしきい電圧の設定精度を向上させるこ
とが可能となっている。
【００６７】これ以降の工程は、前記実施例１と同様で
ある。すなわち、次の通りである。
ある。すなわち、次の通りである。
【００６８】まず、図１０に示すように、前記実施例１
と同様にして、ゲート絶縁膜５およびゲート電極３を形
成した後、それをマスクとして半導体領域２およびソー
ス領域４を形成する。
と同様にして、ゲート絶縁膜５およびゲート電極３を形
成した後、それをマスクとして半導体領域２およびソー
ス領域４を形成する。
【００６９】続いて、ＣＶＤ法等によって形成し層間絶
縁膜６に接続孔７ａを穿孔した後、層間絶縁膜６をマス
クとして、チャネル接続領域２ａを形成する。
縁膜６に接続孔７ａを穿孔した後、層間絶縁膜６をマス
クとして、チャネル接続領域２ａを形成する。
【００７０】その後、スパッタリング法等によって堆積
した金属膜をパターニングすることによりソース電極８
を形成した後、表面保護膜９をＣＶＤ法等によって半導
体基板１上に堆積する。
した金属膜をパターニングすることによりソース電極８
を形成した後、表面保護膜９をＣＶＤ法等によって半導
体基板１上に堆積する。
【００７１】このように、本実施例２によれば、前記実
施例１で得られた効果の他に、以下の効果を得ることが
可能となる。
施例１で得られた効果の他に、以下の効果を得ることが
可能となる。
【００７２】すなわち、縦形のパワーＭＯＳトランジス
タＱにおけるチャネル領域の不純物濃度を制御性の高い
イオン打ち込みによって設定することにより、そのチャ
ネル領域の不純物濃度の制御性を向上させることができ
るので、縦形のパワーＭＯＳトランジスタＱのしきい電
圧の設定精度を向上させることが可能となる。
タＱにおけるチャネル領域の不純物濃度を制御性の高い
イオン打ち込みによって設定することにより、そのチャ
ネル領域の不純物濃度の制御性を向上させることができ
るので、縦形のパワーＭＯＳトランジスタＱのしきい電
圧の設定精度を向上させることが可能となる。
【００７３】（実施例３）図１１は本発明の一実施例で
ある半導体装置を構成する半導体チップの平面図、図１
２は図１１のXII −XII 線の断面図、図１３は図１２の
要部拡大断面図、図１４は図１１の半導体チップを封止
するパッケージ本体の斜視図、図１５は図１４のパッケ
ージ本体の断面図である。
ある半導体装置を構成する半導体チップの平面図、図１
２は図１１のXII −XII 線の断面図、図１３は図１２の
要部拡大断面図、図１４は図１１の半導体チップを封止
するパッケージ本体の斜視図、図１５は図１４のパッケ
ージ本体の断面図である。
【００７４】本実施例３の半導体装置は、例えば二次電
池を過放電や過充電から保護するための保護回路等に用
いられるパワーＭＯＳ・ＩＣ（Metal Oxide Semiconduc
tor・ Integrated Circuit）である。本実施例３の半導
体装置を構成する半導体チップを図１１および図１２に
示す。
池を過放電や過充電から保護するための保護回路等に用
いられるパワーＭＯＳ・ＩＣ（Metal Oxide Semiconduc
tor・ Integrated Circuit）である。本実施例３の半導
体装置を構成する半導体チップを図１１および図１２に
示す。
【００７５】半導体チップを構成する半導体基板１は、
半導体基板層１Ｓと、その上層のエピタキシャル層１Ｅ
とから構成されている。そして、エピタキシャル層１Ｅ
は、前記実施例１，２と同様、下層のエピタキシャル層
１Ｅ1 と上層のエピタキシャル層１Ｅ2 とから構成され
ている。なお、半導体基板１の裏面には金属層１１が設
けられている。
半導体基板層１Ｓと、その上層のエピタキシャル層１Ｅ
とから構成されている。そして、エピタキシャル層１Ｅ
は、前記実施例１，２と同様、下層のエピタキシャル層
１Ｅ1 と上層のエピタキシャル層１Ｅ2 とから構成され
ている。なお、半導体基板１の裏面には金属層１１が設
けられている。
【００７６】半導体基板１の主面上には、パワーＭＯＳ
・ＩＣのゲート電極３Ｇおよびソース電極８が形成され
ている。このゲート電極３Ｇおよびソース電極８は、例
えばＡｌ−Ｓｉ−Ｃｕ合金からなる。なお、ゲート電極
３Ｇの幅広領域は、後述するようにボンディングワイヤ
を接続するための領域である。
・ＩＣのゲート電極３Ｇおよびソース電極８が形成され
ている。このゲート電極３Ｇおよびソース電極８は、例
えばＡｌ−Ｓｉ−Ｃｕ合金からなる。なお、ゲート電極
３Ｇの幅広領域は、後述するようにボンディングワイヤ
を接続するための領域である。
【００７７】また、半導体基板１の主面外周には、パワ
ーＭＯＳ・ＩＣのゲート電極３Ｇおよびソース電極８を
取り囲むようにガードリング１２が形成されている。ガ
ードリング１２は、例えばＡｌ−Ｓｉ−Ｃｕ合金からな
り、半導体チップの外部から半導体チップの内部に異物
や汚染物が侵入するのを防止するために設けられてい
る。
ーＭＯＳ・ＩＣのゲート電極３Ｇおよびソース電極８を
取り囲むようにガードリング１２が形成されている。ガ
ードリング１２は、例えばＡｌ−Ｓｉ−Ｃｕ合金からな
り、半導体チップの外部から半導体チップの内部に異物
や汚染物が侵入するのを防止するために設けられてい
る。
【００７８】このようなゲート電極３Ｇ、ソース電極８
およびガードリング１２は、表面保護膜９によって被覆
されている。ただし、表面保護膜９において、ゲート電
極３Ｇの幅広領域およびソース電極８の所定領域には、
ボンディングワイヤを接続するための接続孔７ｂが穿孔
されている。
およびガードリング１２は、表面保護膜９によって被覆
されている。ただし、表面保護膜９において、ゲート電
極３Ｇの幅広領域およびソース電極８の所定領域には、
ボンディングワイヤを接続するための接続孔７ｂが穿孔
されている。
【００７９】次に、上記したパワーＭＯＳ・ＩＣの構造
を図１３を用いて説明する。
を図１３を用いて説明する。
【００８０】パワーＭＯＳ・ＩＣは、半導体基板１に形
成された複数の縦形のパワーＭＯＳトランジスタＱによ
って構成されている。
成された複数の縦形のパワーＭＯＳトランジスタＱによ
って構成されている。
【００８１】各パワーＭＯＳトランジスタＱは、前記実
施例１と同じ構造なので、ここでは説明を省略する。な
お、各ゲート電極３は導体層１３と一体的に形成されて
いる。この導体層１３は、例えば低抵抗な多結晶シリコ
ンからなり、層間絶縁膜６に穿孔された接続孔７ｃを通
じて上記したゲート電極３Ｇと電気的に接続されてい
る。
施例１と同じ構造なので、ここでは説明を省略する。な
お、各ゲート電極３は導体層１３と一体的に形成されて
いる。この導体層１３は、例えば低抵抗な多結晶シリコ
ンからなり、層間絶縁膜６に穿孔された接続孔７ｃを通
じて上記したゲート電極３Ｇと電気的に接続されてい
る。
【００８２】また、半導体基板１の主面外周のガードリ
ング１２は、層間絶縁膜６に穿孔された接続孔７ａを通
じてエピタキシャル層１Ｅ2 の上部の半導体領域１４と
電気的に接続されている。
ング１２は、層間絶縁膜６に穿孔された接続孔７ａを通
じてエピタキシャル層１Ｅ2 の上部の半導体領域１４と
電気的に接続されている。
【００８３】この半導体領域１４は、半導体基板１の外
周のエピタキシャル層１Ｅ2 の上部がパワーＭＯＳ・Ｉ
Ｃの動作時にソース領域４側からの影響によって反転
し、その部分に導通領域が形成されてしまうのを抑制す
るために設けられている。半導体領域１４には、例えば
ｎ形不純物のリンまたはヒ素が導入されている。
周のエピタキシャル層１Ｅ2 の上部がパワーＭＯＳ・Ｉ
Ｃの動作時にソース領域４側からの影響によって反転
し、その部分に導通領域が形成されてしまうのを抑制す
るために設けられている。半導体領域１４には、例えば
ｎ形不純物のリンまたはヒ素が導入されている。
【００８４】このようなパワーＭＯＳ・ＩＣの製造方法
の例を図１１〜図１３によって説明する。
の例を図１１〜図１３によって説明する。
【００８５】まず、例えばｎ形Ｓｉ単結晶からなる半導
体基板層１Ｓ上に、例えばｎ形Ｓｉ単結晶からなるエピ
タキシャル層１Ｅを前記実施例１，２と同様にしてエピ
タキシャル法によって成長させた後、ゲート絶縁膜５お
よびフィールド絶縁膜をエピタキシャル層１Ｅ2 上に形
成する。
体基板層１Ｓ上に、例えばｎ形Ｓｉ単結晶からなるエピ
タキシャル層１Ｅを前記実施例１，２と同様にしてエピ
タキシャル法によって成長させた後、ゲート絶縁膜５お
よびフィールド絶縁膜をエピタキシャル層１Ｅ2 上に形
成する。
【００８６】続いて、ゲート絶縁膜５上に、例えば低抵
抗ポリシリコンからなる導体膜を堆積した後、その導体
膜をフォトリソグラフィ技術およびエッチング技術によ
ってパターニングすることにより、ゲート電極３および
導体層１３を同時に形成する。
抗ポリシリコンからなる導体膜を堆積した後、その導体
膜をフォトリソグラフィ技術およびエッチング技術によ
ってパターニングすることにより、ゲート電極３および
導体層１３を同時に形成する。
【００８７】その後、そのゲート電極３をマスクとし
て、エピタキシャル層１Ｅ2 の上部に、半導体領域２を
形成するためのｐ形不純物をイオン打ち込み法によって
導入した後、ソース領域４を形成するためのｎ形不純物
をイオン打ち込み法によって導入する。
て、エピタキシャル層１Ｅ2 の上部に、半導体領域２を
形成するためのｐ形不純物をイオン打ち込み法によって
導入した後、ソース領域４を形成するためのｎ形不純物
をイオン打ち込み法によって導入する。
【００８８】次いで、その半導体基板１に対して熱処理
を施す。この際、前記実施例１と同様に、半導体基板１
にイオン打ち込みした不純物の拡散長の差によって、チ
ャネルを形成する半導体領域２の端部がソース領域４の
端部よりも長くなるように半導体領域２およびソース領
域４を自己整合的に形成する。
を施す。この際、前記実施例１と同様に、半導体基板１
にイオン打ち込みした不純物の拡散長の差によって、チ
ャネルを形成する半導体領域２の端部がソース領域４の
端部よりも長くなるように半導体領域２およびソース領
域４を自己整合的に形成する。
【００８９】続いて、半導体基板１上に、例えばＳｉＯ
2 からなる層間絶縁膜６をＣＶＤ法等によって堆積した
後、その層間絶縁膜６の所定の位置に接続孔７ａを穿孔
する。
2 からなる層間絶縁膜６をＣＶＤ法等によって堆積した
後、その層間絶縁膜６の所定の位置に接続孔７ａを穿孔
する。
【００９０】その後、その半導体基板６上に、例えばＡ
ｌ−Ｓｉ−Ｃｕ合金からなる金属膜をスパッタリング法
等によって堆積した後、その金属膜をフォトリソグラフ
ィ技術およびエッチング技術によってパターニングする
ことによって、ゲート電極３Ｇ、ソース電極８およびガ
ードリング１２を同時に形成する。
ｌ−Ｓｉ−Ｃｕ合金からなる金属膜をスパッタリング法
等によって堆積した後、その金属膜をフォトリソグラフ
ィ技術およびエッチング技術によってパターニングする
ことによって、ゲート電極３Ｇ、ソース電極８およびガ
ードリング１２を同時に形成する。
【００９１】次いで、その半導体基板１上に、例えばＳ
ｉＯ2 からなる表面保護膜９をＣＶＤ法等によって堆積
した後、その表面保護膜９にゲート電極３Ｇおよびソー
ス電極８の一部が露出するような接続孔７ｂを穿孔す
る。
ｉＯ2 からなる表面保護膜９をＣＶＤ法等によって堆積
した後、その表面保護膜９にゲート電極３Ｇおよびソー
ス電極８の一部が露出するような接続孔７ｂを穿孔す
る。
【００９２】続いて、半導体基板層１Ｓの裏面に金属層
１１をスパッタリング法等によって形成し製造処理を終
了する。以降は、ウエハ検査、ダイシング処理、ダイボ
ンディング処理およびワイヤボンディング処理等のよう
な通常の組立工程に移行する。
１１をスパッタリング法等によって形成し製造処理を終
了する。以降は、ウエハ検査、ダイシング処理、ダイボ
ンディング処理およびワイヤボンディング処理等のよう
な通常の組立工程に移行する。
【００９３】次に、本実施例３の半導体装置のパッケー
ジ構造を図１４および図１５によって説明する。
ジ構造を図１４および図１５によって説明する。
【００９４】本実施例３のパワーＭＯＳ・ＩＣは、図１
４に示すように、例えばＳＩＰ（Single In-line Packa
ge）構造となっている。パッケージ本体１５は、例えば
エポキシ系の樹脂からなり、その下面からは、例えば３
本のリード１６Ｌが直線状に延在されている。
４に示すように、例えばＳＩＰ（Single In-line Packa
ge）構造となっている。パッケージ本体１５は、例えば
エポキシ系の樹脂からなり、その下面からは、例えば３
本のリード１６Ｌが直線状に延在されている。
【００９５】上記した半導体チップは、図１５に示すよ
うに、ダイパッド（ドレイン電極部）１６Ｐ上に接合層
によって電気的に接続された状態で実装されている。リ
ード１６Ｌおよびダイパッド１６Ｐは、例えば４２アロ
イからなり、リード１６Ｌのうちのドレイン電極用のリ
ード１６ＬD は、ダイパッド１６Ｐと一体的に成形され
ている。また、ゲート電極３Ｇは、ボンディングワイヤ
１７を介してゲート電極用のリード１６ＬG と電気的に
接続されている。また、ソース電極８は、ボンディング
ワイヤ１７を介してソース電極用のリード１６ＬS と電
気的に接続されている。
うに、ダイパッド（ドレイン電極部）１６Ｐ上に接合層
によって電気的に接続された状態で実装されている。リ
ード１６Ｌおよびダイパッド１６Ｐは、例えば４２アロ
イからなり、リード１６Ｌのうちのドレイン電極用のリ
ード１６ＬD は、ダイパッド１６Ｐと一体的に成形され
ている。また、ゲート電極３Ｇは、ボンディングワイヤ
１７を介してゲート電極用のリード１６ＬG と電気的に
接続されている。また、ソース電極８は、ボンディング
ワイヤ１７を介してソース電極用のリード１６ＬS と電
気的に接続されている。
【００９６】このように、本実施例３によれば、前記実
施例１と同様の効果を得ることが可能となる。
施例１と同様の効果を得ることが可能となる。
【００９７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
１〜３に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
１〜３に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
【００９８】例えば前記実施例１〜３においては、エピ
タキシャル成長時のガスとしてＳｉＨ4 ガスを使用した
場合について説明したが、これに限定されるものではな
く種々変更可能であり、例えばトリクロルシラン（Ｓｉ
ＨＣｌ3)ガスやジクロルシラン（ＳｉＨ2 Ｃｌ2)ガスを
用いても良い。
タキシャル成長時のガスとしてＳｉＨ4 ガスを使用した
場合について説明したが、これに限定されるものではな
く種々変更可能であり、例えばトリクロルシラン（Ｓｉ
ＨＣｌ3)ガスやジクロルシラン（ＳｉＨ2 Ｃｌ2)ガスを
用いても良い。
【００９９】また、前記実施例１〜３においては、ｎチ
ャネル形の縦構造のパワーＭＯＳトランジスタを有する
半導体装置に本発明を適用した場合について説明した
が、これに限定されるものではなく種々適用可能であ
り、例えばｐチャネル形の縦構造のパワーＭＯＳトラン
ジスタを有する半導体装置に本発明を適用しても良い。
ャネル形の縦構造のパワーＭＯＳトランジスタを有する
半導体装置に本発明を適用した場合について説明した
が、これに限定されるものではなく種々適用可能であ
り、例えばｐチャネル形の縦構造のパワーＭＯＳトラン
ジスタを有する半導体装置に本発明を適用しても良い。
【０１００】また、前記実施例３においては、二次電池
を過放電や過充電から保護するための保護回路等に用い
られるパワーＭＯＳ・ＩＣに本発明を適用した場合につ
いて説明したが、これに限定されるものではなく種々適
用可能であり、例えば磁気ディスク装置のドライバ回路
用等のパワーＭＯＳ・ＩＣに本発明を適用しても良い。
を過放電や過充電から保護するための保護回路等に用い
られるパワーＭＯＳ・ＩＣに本発明を適用した場合につ
いて説明したが、これに限定されるものではなく種々適
用可能であり、例えば磁気ディスク装置のドライバ回路
用等のパワーＭＯＳ・ＩＣに本発明を適用しても良い。
【０１０１】また、前記実施例３においては、ＳＩＰ形
の半導体装置に本発明を適用した場合について説明した
が、これに限定されるものではなく種々変更可能であ
り、例えばＦＰ（Flat Package）形の半導体装置に本発
明を適用しても良い。
の半導体装置に本発明を適用した場合について説明した
が、これに限定されるものではなく種々変更可能であ
り、例えばＦＰ（Flat Package）形の半導体装置に本発
明を適用しても良い。
【０１０２】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０１０３】(1).本発明の半導体装置によれば、縦形Ｍ
ＩＳトランジスタのチャネル形成用の半導体領域を不純
物濃度の低い上層のエピタキシャル層に設けることによ
り、そのチャネル形成用の半導体領域の不純物濃度の制
御性を向上させることが可能となる。
ＩＳトランジスタのチャネル形成用の半導体領域を不純
物濃度の低い上層のエピタキシャル層に設けることによ
り、そのチャネル形成用の半導体領域の不純物濃度の制
御性を向上させることが可能となる。
【０１０４】(2).チャネル形成用の半導体領域の不純物
濃度を制御性の高いイオン打ち込みによって設定するこ
とにより、そのチャネル形成用の半導体領域の不純物濃
度の制御性を向上させることが可能となる。
濃度を制御性の高いイオン打ち込みによって設定するこ
とにより、そのチャネル形成用の半導体領域の不純物濃
度の制御性を向上させることが可能となる。
【０１０５】(3).上記(1),(2) により、縦形ＭＩＳトラ
ンジスタのチャネル形成用の半導体領域における不純物
濃度の設定精度を向上させることができるので、縦形Ｍ
ＩＳトランジスタのしきい電圧の設定精度を向上させる
ことが可能となる。
ンジスタのチャネル形成用の半導体領域における不純物
濃度の設定精度を向上させることができるので、縦形Ｍ
ＩＳトランジスタのしきい電圧の設定精度を向上させる
ことが可能となる。
【０１０６】(4).不純物濃度の高い下層のエピタキシャ
ル層を設けたことにより、縦形ＭＩＳトランジスタの動
作時における電流経路の抵抗を下げることができるの
で、縦形ＭＩＳトランジスタの駆動能力を向上させるこ
とが可能となる。
ル層を設けたことにより、縦形ＭＩＳトランジスタの動
作時における電流経路の抵抗を下げることができるの
で、縦形ＭＩＳトランジスタの駆動能力を向上させるこ
とが可能となる。
【０１０７】(5).上記(3) および(4) により、縦形ＭＩ
Ｓトランジスタの動作時におけるチャネルの抵抗を小さ
くすることができ、かつ、そのしきい電圧の設定精度を
向上させることが可能となる。
Ｓトランジスタの動作時におけるチャネルの抵抗を小さ
くすることができ、かつ、そのしきい電圧の設定精度を
向上させることが可能となる。
【図１】本発明の一実施例である半導体装置の要部断面
図である。
図である。
【図２】図１の半導体装置の回路図である。
【図３】図１の半導体装置を構成する半導体基板の深さ
方向における不純物濃度分布を示すグラフ図である。
方向における不純物濃度分布を示すグラフ図である。
【図４】図１の半導体装置の製造工程中における要部断
面図である。
面図である。
【図５】図１の半導体装置の図４に続く製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図６】図１の半導体装置の図５に続く製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図７】図１の半導体装置の図６に続く製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図８】図１の半導体装置の図７に続く製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図９】本発明の他の実施例である半導体装置の製造工
程中における要部断面図である。
程中における要部断面図である。
【図１０】本発明の他の実施例である半導体装置の図９
に続く製造工程中における要部断面図である。
に続く製造工程中における要部断面図である。
【図１１】本発明の一実施例である半導体装置を構成す
る半導体チップの平面図である。
る半導体チップの平面図である。
【図１２】図１１のXII −XII 線の断面図である。
【図１３】図１２の要部拡大断面図である。
【図１４】図１１の半導体チップを封止するパッケージ
本体の斜視図である。
本体の斜視図である。
【図１５】図１４のパッケージ本体の断面図である。
１ 半導体基板 １Ｓ 半導体基板層 １Ｅ エピタキシャル層 １Ｅ1 エピタキシャル層 １Ｅ2 エピタキシャル層 ２ 半導体領域（チャネル形成用の半導体領域） ２ａ チャネル接続領域 ３，３Ｇ ゲート電極 ４ ソース領域 ５ ゲート絶縁膜 ６ 層間絶縁膜 ７ａ，７ｂ，７ｃ 接続孔 ８ ソース電極 ９ 表面保護膜 １０ 半導体領域 １１ 金属層 １２ ガードリング １３ 導体層 １４ 半導体領域 １５ パッケージ本体 １６Ｌ リード １６ＬD ドレイン電極用のリード １６ＬG ゲート電極用のリード １６ＬS ソース電極用のリード １６Ｐ ダイパッド １７ ボンディングワイヤ Ｑ 縦形のパワーＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金井 明 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 斉田 広二 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (9)
- 【請求項１】 半導体基板層上にその不純物濃度よりも
低濃度の不純物が含有されたエピタキシャル層を設けて
なる半導体ウエハであって、前記エピタキシャル層を同
一導電形の不純物を含有する２つのエピタキシャル層に
分けて、上層のエピタキシャル層の不純物濃度を下層の
エピタキシャル層の不純物濃度よりも低く設定したこと
を特徴とする半導体ウエハ。 - 【請求項２】 請求項１記載の半導体ウエハにおいて、
前記上層のエピタキシャル層の深さを、前記半導体基板
本体の厚さ方向にソース領域およびドレイン領域を形成
する縦形ＭＩＳトランジスタのチャネル形成用の半導体
領域の深さと同等またはそれよりも大きくなるように設
定したことを特徴とする半導体ウエハ。 - 【請求項３】 半導体基板層上にその不純物濃度よりも
低濃度の不純物が含有されたエピタキシャル層を設けて
なる半導体基板上に、前記半導体基板の厚さ方向にソー
ス領域およびドレイン領域を形成する縦形ＭＩＳトラン
ジスタを設けてなる半導体装置であって、前記エピタキ
シャル層を同一導電形の不純物を含有する２つのエピタ
キシャル層に分けて、上層のエピタキシャル層の不純物
濃度を下層のエピタキシャル層の不純物濃度よりも低く
設定したことを特徴とする半導体装置。 - 【請求項４】 請求項３記載の半導体装置において、前
記上層のエピタキシャル層の深さを、前記縦形ＭＩＳト
ランジスタのチャネル形成用の半導体領域の深さと同等
またはそれよりも大きくなるように設定したことを特徴
とする半導体装置。 - 【請求項５】 請求項３または４記載の半導体装置にお
いて、前記半導体基板本体、前記エピタキシャル層およ
び前記縦形ＭＩＳトランジスタのソース領域にはｎ形不
純物が導入され、前記チャネル形成用の半導体領域には
ｐ形不純物が導入されていることを特徴とする半導体装
置。 - 【請求項６】 請求項３記載の半導体装置を製造する際
に、前記半導体基板本体上にエピタキシャル層を成長さ
せる工程において、不純物を導入しながらエピタキシャ
ル成長を行い前記下層のエピタキシャル層を成長させる
工程と、前記不純物の導入を低減または無くした状態で
エピタキシャル成長を行い前記上層のエピタキシャル層
を成長させる工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項７】 請求項６記載の半導体装置の製造方法に
おいて、以下の工程を有することを特徴とする半導体装
置の製造方法。 （ａ）前記エピタキシャル層を形成した後、前記エピタ
キシャル層の上面にゲート絶縁膜を形成する工程。 （ｂ）前記ゲート絶縁膜上にゲート電極を形成する工
程。 （ｃ）前記縦形ＭＩＳトランジスタのチャネル形成用の
半導体領域を形成するために、前記エピタキシャル層中
の不純物とは逆導電形の不純物を前記ゲート電極をマス
クとして半導体基板に導入する工程。 （ｄ）前記縦形ＭＩＳトランジスタのソース領域を形成
するために、前記エピタキシャル層中の不純物と同一導
電形の不純物を前記ゲート電極をマスクとして半導体基
板に導入する工程。 （ｅ）前記不純物の導入工程後の半導体基板に熱処理を
施すことにより、前記エピタキシャル層に前記縦形ＭＩ
Ｓトランジスタのチャネル形成用の半導体領域と前記ソ
ース領域とを自己整合的に形成する工程。 - 【請求項８】 請求項６または７記載の半導体装置の製
造方法において、前記エピタキシャル層を形成した後、
前記縦形ＭＩＳトランジスタのゲート絶縁膜を形成する
工程に先立って、前記エピタキシャル層に、前記縦形Ｍ
ＩＳトランジスタのチャネル領域における不純物濃度を
設定するための不純物をイオン打ち込み法によって導入
する工程を有することを特徴とする半導体装置の製造方
法。 - 【請求項９】 請求項６、７または８記載の半導体装置
の製造方法において、前記半導体基板層、前記エピタキ
シャル層および前記ソース領域にはｎ形不純物を導入
し、前記縦形ＭＩＳトランジスタのチャネル形成用の半
導体領域にはｐ形不純物を導入することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7122051A JPH08316468A (ja) | 1995-05-22 | 1995-05-22 | 半導体ウエハ、半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7122051A JPH08316468A (ja) | 1995-05-22 | 1995-05-22 | 半導体ウエハ、半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08316468A true JPH08316468A (ja) | 1996-11-29 |
Family
ID=14826403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7122051A Pending JPH08316468A (ja) | 1995-05-22 | 1995-05-22 | 半導体ウエハ、半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08316468A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006351652A (ja) * | 2005-06-14 | 2006-12-28 | Rohm Co Ltd | 半導体デバイス |
| JP2008108962A (ja) * | 2006-10-26 | 2008-05-08 | Toshiba Corp | 半導体装置 |
| JP2009076930A (ja) * | 2008-11-13 | 2009-04-09 | Mitsubishi Electric Corp | 半導体装置 |
| JP2016076729A (ja) * | 2015-12-28 | 2016-05-12 | 株式会社東芝 | 半導体装置 |
| EP3467876A1 (en) * | 2017-10-06 | 2019-04-10 | Toyota Jidosha Kabushiki Kaisha | Nitride semiconductor apparatus and method of manufacturing nitride semiconductor apparatus |
-
1995
- 1995-05-22 JP JP7122051A patent/JPH08316468A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006351652A (ja) * | 2005-06-14 | 2006-12-28 | Rohm Co Ltd | 半導体デバイス |
| JP2008108962A (ja) * | 2006-10-26 | 2008-05-08 | Toshiba Corp | 半導体装置 |
| JP2009076930A (ja) * | 2008-11-13 | 2009-04-09 | Mitsubishi Electric Corp | 半導体装置 |
| JP2016076729A (ja) * | 2015-12-28 | 2016-05-12 | 株式会社東芝 | 半導体装置 |
| EP3467876A1 (en) * | 2017-10-06 | 2019-04-10 | Toyota Jidosha Kabushiki Kaisha | Nitride semiconductor apparatus and method of manufacturing nitride semiconductor apparatus |
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