WO2006132419A1 - 電界効果トランジスタ - Google Patents

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WO2006132419A1
WO2006132419A1 PCT/JP2006/311746 JP2006311746W WO2006132419A1 WO 2006132419 A1 WO2006132419 A1 WO 2006132419A1 JP 2006311746 W JP2006311746 W JP 2006311746W WO 2006132419 A1 WO2006132419 A1 WO 2006132419A1
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electrode
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effect transistor
field
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Hironobu Miyamoto
Yuji Ando
Yasuhiro Okamoto
Tatsuo Nakayama
Takashi Inoue
Kazuki Ota
Akio Wakejima
Kensuke Kasahara
Yasuhiro Murase
Kohji Matsunaga
Katsumi Yamanoguchi
Hidenori Shimawaki
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Nec Corporation
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    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Definitions

  • the present invention relates to a field effect transistor.
  • the present invention achieves excellent high-frequency characteristics and high-voltage characteristics in a heterojunction field effect transistor using an m-V group compound semiconductor provided on a semiconductor substrate made of GaAs or InP.
  • a semiconductor substrate made of GaAs or InP.
  • FIG. 17 is a cross-sectional view showing the configuration of a hetero-junction field effect transistor (hereinafter referred to as HJFET) among conventional transistors.
  • HJFET hetero-junction field effect transistor
  • a buffer layer 211 is formed on a GaAs substrate 210, a Ga As operation layer 212 is formed on the buffer layer 211, and an AlGaAs Schottky layer 213 and a GaAs contact layer 214 are formed thereon.
  • a source electrode 201 and a drain electrode 203 are disposed on the GaAs contact layer 214, and these electrodes are in ohmic contact with the GaAs contact layer 214. Further, the GaAs contact layer 214 between the source electrode 201 and the drain electrode 203 is selectively removed, and the gate electrode 202 is disposed on the AlGaAs Schottky layer 213 so as to be in Schottky contact.
  • a surface protective film 221 is formed on the uppermost layer.
  • the concentration of the surface states is controlled to prevent a decrease in saturation output during high-frequency operation. Therefore, the withstand voltage of the AlGaAsZGaAs transistor is, for example, 20V, and the operating voltage is limited to 1Z2, for example, 10V.
  • Non-Patent Document 1 K. Asano et al., 1998 International 'Electron Device Meeting Digest (IEDM 98-59-62) shows an HJFET with a field plate electrode. Has been.
  • FIG. 19 is a cross-sectional view showing the configuration of such an HJFET.
  • the HJFET shown in FIG. 19 is formed on a GaAs substrate 210, and a buffer layer 211 having a semiconductor layer force is formed on the GaAs substrate 210.
  • a GaAs channel layer 212 is formed on the buffer layer 211.
  • An AlGaAs Schottky layer 213 is formed on the GaAs channel layer 212, and a GaAs contact layer 214 is formed on the AlGaAs Schottky layer 213.
  • a source electrode 201 and a drain electrode 203 are disposed on the GaAs contact layer 214, and these electrodes are in ohmic contact with the GaAs contact layer 214.
  • the Ga As contact layer 214 between the source electrode 201 and the drain electrode 203 is selectively removed, and the gate electrode 202 is disposed on the AlGaAs Schottky layer 213 so as to be in Schottky contact.
  • a first insulating film 215 that functions as a surface protective film is formed.
  • a first field plate electrode 216 is provided between the gate electrode 202 and the drain electrode 203, and the first field plate electrode 216 is electrically connected to the gate electrode 202.
  • the surface of the AlGaAs Schottky layer 213 is covered with a first insulating film 215, and the first insulating film 215 is provided immediately below the first field plate electrode 216.
  • FIG. 18 is a diagram showing the relationship between the Norse width and pulse current of a conventional transistor.
  • the field plate electrode 216 When the first field plate electrode 216 is attached (“fist” in the figure), the field plate electrode Compared to the case where no is provided (“ ⁇ ” in the figure), it is possible to suppress a decrease in drain current (pulse current in the figure) during high-frequency operation while maintaining a high breakdown voltage. For this reason, by adding a field plate electrode, it is possible to suppress a decrease in the drain current (pulse current in the figure) during high-frequency operation. The breakdown voltage can be improved.
  • FIG. 16 is a diagram for explaining electric lines of force between the gate and the drain of the HJFET having the first insulating film 215 and the field plate.
  • FIG. 20 shows the relationship between the operating voltage and gain of the transistor.
  • L is the field plate
  • the length of the electrode which in this example is 0.8 ⁇ m.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2005-93864 discloses a GaN-based transistor having a plurality of field plates. Patent Document 1: According to Japanese Patent Application Laid-Open No. 2005-93864, the intervening electrode portion of the second field plate electrode is interposed between the first field plate electrode and the drain electrode, thereby reducing the gate-drain capacitance. It is said to be substantially cancelled.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2005-93864. As will be described later, the breakdown voltage characteristics are improved while improving the gain in the high frequency region. It has become clear that there is still room for improvement in terms of improvement.
  • the present invention has been made in view of the above circumstances, and provides a field effect transistor having both good high-frequency characteristics and excellent high-voltage operation characteristics.
  • the inventors of the present invention have intensively studied from the viewpoint of improving the withstand voltage characteristics while improving the high frequency characteristics by improving the gain in the high frequency region of the field effect transistor. Specifically, the relationship between the frequency f and linear gain (hereinafter also simply referred to as “gain”) is examined for a transistor having a field plate for ensuring a withstand voltage (FIG. 19). did. It is known that a transistor has a “turning point” where the gain drops sharply above a certain frequency. Field effect transistors are often used at a lower frequency than the turning point in order to obtain a high gain. Therefore, if the turning point exists on the low frequency side, the upper limit of the usable frequency is lowered.
  • FIG. 21 is a diagram for explaining a turning point existing in the high frequency region. As indicated by the solid line in the figure, the frequency fc is the turning point, and the gain drops significantly at higher frequencies. This indicates that in order to improve the high frequency characteristics, it is necessary to improve the gain and position the turning point on the high frequency side.
  • Patent Document 1 Japanese Patent Laid-Open No. 2005-93864 described in the section of the problem to be solved, the second field plate electrode extends from the upper surface of the first field plate electrode to the upper surface of the source electrode.
  • the power HEMT formed is described! In this power HEMT, the second field plate electrode and the source electrode are electrically connected in the operating region, and they have the same potential.
  • the present inventors examined such a transistor. As shown by a dotted line in FIG. 21, when the second field plate electrode is provided from the first field plate electrode to the source electrode, the low frequency is obtained. Although the gain in the region improved, it became clear that the turning point shifted to the lower frequency side (fc 'in the figure).
  • the present inventors further examined the cause of the shift of the turning point. As a result, when the length of the overlap region between the structure composed of the gate electrode and the first field plate and the second field plate becomes larger than the gate length, the turning point shifts to the low frequency side. I got new knowledge.
  • the overlap region means that the second field plate is arranged above the structure composed of the first field plate and the gate electrode in a cross-sectional view in the gate length direction!
  • the second field plate and the structure overlap each other in the gate length direction.
  • the turning point shifts to the low frequency side, and thus the gain in the high frequency region tends to be remarkably reduced.
  • the present inventors have studied a transistor having excellent breakdown voltage characteristics, high gain, and a switching point on the high frequency side. As a result, in a field effect transistor having a dual field plate structure, such a transistor is realized by providing a specific structure for the overlap region of the field plate electrode and providing a shielding portion on the second field plate. It has been found possible.
  • a semiconductor substrate made of GaAs or InP
  • a compound semiconductor layer structure provided on the semiconductor substrate
  • a first field plate provided above the compound semiconductor layer structure and insulated from the compound semiconductor layer structure over a region between the gate electrode and the drain electrode;
  • a second field plate provided on the compound semiconductor layer structure and insulated from the compound semiconductor layer structure and the first field plate;
  • the second field plate is in a region between the first field plate and the drain electrode, and includes a shielding portion that shields the drain electrode force of the first field plate;
  • the length in the gate length direction of the overlap region where the second field plate overlaps above the structure composed of the first field plate and the gate electrode is expressed by Lol.
  • the gate length is Lg
  • the field effect transistor of the present invention includes an upper part of a compound semiconductor layer structure provided on a semiconductor substrate made of GaAs or InP and a second field plate insulated from the first field plate,
  • the second field plate includes a shield.
  • the first field plate is shielded by the drain electrode force in the region between the first field plate and the drain electrode, and the upper end of the shielding portion is above the upper surface of the first field plate. positioned.
  • the upper corner of the first field plate is a portion where the lines of electric force concentrate, it is important to reliably shield this portion in order to reduce the parasitic capacitance.
  • the second field plate is provided on the side of the first field plate through the side force upper end of the first field plate and reaching the upper part of the field effect transistor of the present invention. . For this reason, it is possible to reliably shield the upper corner portion of the first field plate and suppress the generation of parasitic capacitance.
  • the shielding part is a part of the second field plate that shields the electric field between the first field plate and the drain electrode.
  • the shielding portion may be configured to almost completely shield the electric field, or may be configured to shield a part thereof.
  • the entire second field plate may be a shielding part, or a part may be a shielding part.
  • “located in the upper part” means being located on the side where the semiconductor substrate force is moved away, and “being located in the lower part” means located on the semiconductor substrate side.
  • the field effect transistor of the present invention has a structure excellent in high frequency characteristics that operates at a high voltage.
  • the field effect transistor of the present invention can have a compound semiconductor substrate as a semiconductor substrate, and more specifically, can have a GaAs substrate or an InP substrate.
  • the lower end of the shielding part may be positioned closer to the semiconductor substrate than the lower end of the first field plate. This makes it possible to more stably shield the first field plate from the drain electrode.
  • the lower end of the shielding part is, for example, the lower surface of the shielding part, and when the lower surface of the shielding part has a step or an inclination, the end on the semiconductor substrate side is used as the edge.
  • a region between the gate electrode and the drain electrode has a first insulating film that covers an upper portion of the semiconductor substrate, and is between the first field plate and the drain electrode.
  • the first insulating film is provided with a recess
  • the first field plate is provided on and in contact with the first insulating film
  • the lower end of the shielding part is located in the recess. It can be.
  • the field effect transistor in which the lower end of the shielding portion is located closer to the semiconductor substrate than the lower end of the first field plate can be configured to have further excellent manufacturing stability.
  • the lower end force of the first field plate may be positioned closer to the semiconductor substrate than the lower end of the shielding portion. In this way, the field plate is moderately effective on the drain side, and an ideal electric field distribution can be obtained. For this reason, it is possible to effectively improve the breakdown voltage characteristics while minimizing the deterioration of the high frequency characteristics.
  • the first insulating film covering the upper portion of the semiconductor substrate, and between the first field plate and the drain electrode.
  • a second insulating film provided on the first insulating film in the region, and the first field plate is provided in contact with the first insulating film
  • the lower end of the shielding portion may be in contact with the second insulating film.
  • FIG. 1 is a cross-sectional view schematically showing a configuration of a field effect transistor according to an embodiment of the present invention and electric lines of force reflecting an electric field distribution in a gate drain region.
  • FIG. 2 is a cross-sectional view showing the configuration of the field effect transistor according to the embodiment of the present invention and the definition of the size of each component.
  • FIG. 3 is a cross-sectional view showing the structure of the field effect transistor of the example.
  • FIG. 4 is a diagram showing the relationship between the evaluated operating voltage and the power characteristics (saturated output density, linear gain) in the field effect transistor of Example 1.
  • FIG. 5 is a cross-sectional view showing a configuration of a field effect transistor employing a wide recess structure according to an embodiment.
  • FIG. 6 is a cross-sectional view showing one configuration of a plurality of types of field effect transistors produced in Example 2 and having different parameters Lfd.
  • Fig. 7 is a diagram showing the relationship between the evaluated parameter Lfd and gain of a plurality of types of field effect transistors with different parameters Lfd produced in Example 2.
  • FIG. 8 is a cross-sectional view showing one configuration of a plurality of types of field effect transistors manufactured in Example 2 and having different parameters Lfd.
  • FIG. 9 is a diagram showing the relationship between the parameters Lfpl and Lfp2 of the transistors evaluated and the gains obtained by using the plurality of types of field effect transistors having different parameters Lfp2 manufactured in Example 3. .
  • Fig. 10 shows the relationship between the evaluated parameters Lfpl, Lfp2, and d3 of the field effect transistors of Example 4 using different types of field effect transistors with different parameters Lfp2. It is a figure which shows a relationship.
  • FIG. 11 is a cross-sectional view showing a configuration of a field effect transistor according to another embodiment of the present invention.
  • FIG. 12 is a diagram showing the relationship between the parameters d2 and Lfp2 of the transistors evaluated and gains obtained by using a plurality of types of field effect transistors with different parameters d2 manufactured in Example 5. is there.
  • FIG. 13 is a cross-sectional view showing a configuration of a field effect transistor according to another embodiment of the present invention.
  • FIG. 14 is a cross-sectional view showing one configuration of a plurality of types of field effect transistors manufactured in Example 7 and having different parameters Lfd.
  • FIG. 15 is a cross-sectional view showing a configuration of a field effect transistor according to another embodiment of the present invention.
  • FIG. 16 is a cross-sectional view schematically showing a configuration of a conventional field effect transistor having one field plate electrode and electric lines of force reflecting an electric field distribution in a gate / drain region.
  • FIG. 17 is a cross-sectional view schematically showing a configuration of a conventional field effect transistor using a wide recess structure that does not include a field plate electrode.
  • FIG. 18 is a diagram showing the effect of providing one field plate electrode on the relationship between pulse width and pulse current, evaluated in a conventional field effect transistor.
  • FIG. 19 is a cross-sectional view schematically showing the structure of a conventional field effect transistor having one field plate electrode having the same potential as the gate electrode and the function of the field plate electrode. .
  • FIG. 20 shows the relationship between operating voltage and gain in two types of conventional field effect transistors with or without one field plate electrode having the same potential as the gate electrode.
  • FIG. 21 schematically shows a change in the relationship between the frequency and gain of a field effect transistor when a field plate electrode having the same potential as the gate electrode is provided in a conventional field effect transistor.
  • FIG. 22 is a diagram showing the relationship between frequency and gain in the field effect transistor described in Example 1 having the configuration shown in FIG. 3.
  • the FET according to the present invention generally has a "zinc-blend" type crystal structure capable of epitaxial growth on a GaAs substrate or InP substrate, and is substantially equal to the lattice constant of the substrate. It is preferable to select a form in which the “m ⁇ v group compound semiconductor” showing the child constant is used as the operation layer.
  • FIG. 1 is a cross-sectional view showing the configuration of the field effect transistor of this embodiment.
  • the field effect transistor shown in FIG. 1 has a dual 'field plate structure.
  • This transistor includes a semiconductor substrate 110 having GaN or InP force, a compound semiconductor layer structure (compound semiconductor 111) provided on the semiconductor substrate 110, and a source formed on the upper portion of the compound semiconductor 111.
  • the electrode 112 and the drain electrode 114, the gate electrode 113 disposed between the source electrode 112 and the drain electrode 114, and the region between the gate electrode 113 and the drain electrode 114 are provided on the semiconductor substrate 110 and
  • the compound semiconductor 111 (semiconductor substrate 110) and the first field plate (first field plate electrode 116) insulated from the compound semiconductor 111 (semiconductor substrate 110) and the compound semiconductor 111 (semiconductor substrate 110) are provided on top of the compound semiconductor 111 (semiconductor substrate 110).
  • the second field plate electrode 118 includes a shielding portion 119 that is in a region between the first field plate electrode 116 and the drain electrode 114 and shields the first field plate electrode 116 also from the drain electrode 114 force. . Further, the second field plate electrode 118 has a step portion in a cross-sectional view in the gate length direction, and a vertical portion connecting the steps is a shielding portion 119.
  • the upper end of the shielding part 119 is located above the upper surface of the first field plate electrode 116, that is, on the side away from the semiconductor substrate 110 (compound semiconductor 111).
  • the second field plate electrode 118 is provided in contact with a single insulating film (second insulating film 117) that covers the side surface of the first field plate electrode 116.
  • second insulating film 117 covers the side surface of the first field plate electrode 116.
  • the second field plate electrode 11 8 force The insulating film provided from the side surface to the upper surface of the first field plate electrode 116 (second insulating film 117) Both overlap.
  • the field effect transistor of FIG. 1 includes a first insulating film (first insulating film) covering the upper portion of the semiconductor substrate 110 (compound semiconductor 111) in the region between the gate electrode 113 and the drain electrode 114. Edge film 115) and a second insulating film (second insulating film 117) provided on the first insulating film 115 in a region between the first field plate electrode 116 and the drain electrode 114.
  • the first field plate electrode 116 is provided in contact with the first insulating film 115, and the lower end of the shielding part 119 is in contact with the second insulating film 117. This is a configuration in which the lower end of the first field plate electrode 116 is positioned closer to the semiconductor substrate 110 (compound semiconductor 111) than the lower end of the shielding portion 119.
  • the compound semiconductor 111 has a group III V compound semiconductor layer structure containing As.
  • the first field plate electrode 116 is at the same potential as the gate electrode 113.
  • the second field plate electrode 118 has the same potential as the force source electrode 112. Specifically, the source electrode 112 and the second field plate electrode 118 are electrically formed independently in the force operating region, and the source electrode 112 and the second field plate electrode 118 are viewed in a cross-sectional view of the operating region. And the source electrode 112 and the second field plate electrode 118 are electrically connected within the isolation region.
  • the first field plate electrode 116 includes an electric field control electrode provided apart from the gate electrode 113.
  • the second field plate electrode 118 and the first field plate electrode 116 overlap, and the second field plate electrode 118 and the gate electrode 113 also overlap. Wrap! /, But the second field plate electrode 118 and the first field plate electrode 116 overlap! /, The second field plate electrode 118 and the gate electrode 113 overlap each other with a! /,! /! Structure.
  • the direction force from the end of the gate electrode 113 to the drain electrode 114 is Lfpl, the extension width in the gate length direction of the first field plate electrode 116, and the second field plate electrode 118.
  • Lfp2 the direction force from the end of the gate electrode 113 to the drain electrode 114
  • Lfp2 the extension width in the gate length direction of the first field plate electrode 116
  • the second field plate electrode 118 the extension width in the gate length direction of the first field plate electrode 116
  • the second field plate electrode 118 is also the length in the gate length direction of the lower surface of the second field plate electrode 118.
  • the field effect transistor of this embodiment may have a wide recess structure.
  • a gate electrode 113 is provided on and in contact with the compound semiconductor 111, and the compound semiconductor 111 and the drain electrode are provided.
  • the compound semiconductor 111 AlGaAs layer 132 in FIG. 5
  • has a contact layer GaAs layer 133 in FIG. 5 interposed between them and a contact layer having a recess structure and exposed on the bottom surface of the contact layer.
  • a first field plate electrode 116 is provided in contact with the first insulation film 115, and covers the side surface of the first field plate electrode 116.
  • a second field plate electrode 118 is provided in contact with the insulating film 117, and the extension width in the gate length direction of the first field plate electrode 116 from the end of the gate electrode 113 toward the drain electrode 114 is Lfpl, and the second field
  • the length of the bottom surface of the gate electrode 118 in the gate length direction is Lfp2
  • the distance between the gate electrode 113 and the drain side end of the contact bottom of the contact layer is Lgr
  • the second field on the side surface of the first field plate electrode 116 When the thickness of the insulating film 117 is d3, it may be configured to satisfy the following formulas (1) and (2).
  • the length of the lower surface of the second field plate electrode 118 in the gate length direction is Lfp2
  • the second field in the region between the first field plate electrode 116 and the gate electrode 113 Even when the distance between the lower surface of the shielding part 119 of the plate electrode 118 and the compound semiconductor 111 is d2, even if it is configured to satisfy the following formula (3) Good.
  • the first insulating film 115 is, for example, an oxide film, and more specifically, an SiO film.
  • a source electrode 112 and a drain electrode 114 are formed on the surface of a compound semiconductor 111 grown on a semiconductor substrate 110.
  • a gate electrode 113 and a first field plate electrode 116 sandwiching a first insulating film 115 are formed, and the first field plate electrode 116 is formed on the active region of the device or on the insulating isolation region.
  • the gate electrode 113 is electrically connected.
  • the second field plate electrode 118 has a double (dual) field plate structure adjacent to the first field plate electrode 116 with the second insulating film 117 interposed therebetween.
  • the second field plate electrode 118 is electrically connected to the source electrode 112 on the isolation region of the device.
  • first insulating film 115 an insulating film exists between the lower surface of the first field plate electrode 116 (first field plate) and the upper surface of the compound semiconductor 111 (compound semiconductor layer structure).
  • One insulating film (first insulating film 115) is present.
  • the thickness dl of the first insulating film (first insulating film 115) is caused by the voltage applied to the first field plate electrode 116 (first field plate).
  • the electric field formed in the (first insulating film 115) is selected within a range that does not exceed the breakdown electric field strength that causes dielectric breakdown of the insulating film.
  • the turn-on voltage applied to the gate 113 when the same voltage as about IV is applied to the first field plate electrode 116 (first field plate), the breakdown electric field strength is not exceeded.
  • the first insulating film (first insulating film 115) is an SiO film, it is necessary to select at least the range of dl ⁇ lnm.
  • the ratio of Lfpl to dl is at least Lf pl ³ dl It is necessary to select the range.
  • the dielectric constant in vacuum ⁇
  • the ratio of Lfpl and dl within the range of Lfpl ⁇ dl X ( ⁇ 1 / ⁇ ) .
  • the dielectric constant of the SiO film is a SiO film
  • first field plate electrode 116 (first field plate) and the second field plate electrode 118 (second field plate) are made of a second insulating film (second insulating film 117). Hold it! / It is assumed to be in a form that is formed in a scooping state.
  • a group III V compound semiconductor such as GaAs can be used as a constituent material of the channel layer in the semiconductor substrate 110 and the compound semiconductor 111 .
  • III-V compound semiconductors include GaAs, AlGaAs, InP, and GalnAsP.
  • the compound semiconductor 111 has a configuration in which a GaAs layer and an AlGaAs layer are stacked in this order from the bottom (semiconductor substrate 110 side).
  • a GaAs layer 1S functioning as a contact layer may be further provided between the AlGaAs layer and the source electrode 112 and the drain electrode 114.
  • a high-resistance substrate is used as the semiconductor substrate 110.
  • at least the resistivity of the semiconductor substrate is: It is preferable to select a range of> 10 4 ohm'cm. That is, by selecting the resistivity of the semiconductor substrate to be> 10 4 ohm'cm, it is possible to suppress the loss that occurs when the operating frequency of the microwave integrated circuit is 10 GHz or less to the extent that does not cause a problem. be able to.
  • the first insulating film 115 and the second insulating film 117 are formed as a SiO film and a SiN film, respectively.
  • the field effect transistor includes a gate length direction of an overlap region between the first field plate electrode 116 and the gate electrode 113 and the second field plate electrode 118.
  • the overlap region is a cross-sectional view in the gate length direction in which the second field plate electrode 118 and the structure including the first field plate electrode 116 and the gate electrode 113 are interchanged in the gate length direction. It is an area that overlaps.
  • the overlap region By configuring the overlap region to satisfy the above (ii), it is possible to make the gain turning point on the high frequency side.
  • the first field plate electrode 116 can be more reliably shielded from the drain electrode 114 while improving the characteristics.
  • the ratio of Lol to Lg within the above range, the size of the extra parasitic capacitance between the gate and the source can be made sufficiently larger than the true capacitance caused by the gate length Lg of the gate electrode 113. Can be small.
  • the second insulating film (second field) is also formed between the side wall of the first field plate electrode 116 (first field plate) and the shielding part 119 of the second field plate electrode 118 (second field plate).
  • the side wall height of the first field plate electrode 116 (first field plate): Mpl is at least that of the gate electrode 113 in order to suppress the contribution of the additional parasitic capacitance due to the strong shielding part 119. Height: Set in a range not exceeding hg. That is, in the configuration shown in FIG. 2, the first field plate electrode 116 (first field plate) Side wall height:
  • Mpl is preferably selected in the range of hfpl ⁇ 0.4 / zm.
  • the shielding portion 119 is a region of the second field plate electrode 118 that is provided between the first field plate electrode 116 and the drain electrode 114 and extends in the normal direction of the semiconductor substrate 110. It is.
  • the shielding part 119 is provided along the side surface of the first field plate electrode 116 and shields the first field plate electrode 116 from the drain electrode 114. Since the upper surface (upper end) of the shielding part 119 is located above the upper end (upper surface) of the first field plate electrode 116, the electric field lines are easily concentrated. The upper corner and upper and lower regions thereof can be shielded by the shield 119. For this reason, the generation of the feedback capacitance between the first field plate electrode 116 and the drain electrode 114 can be suitably suppressed.
  • the lower end of the first field plate electrode 116 is located closer to the compound semiconductor 111 than the lower end of the shielding part 119.
  • a first field plate electrode 116 having the same potential as the gate electrode 113 and a second field plate electrode 118 having the same potential as the source electrode 112 are interposed between the gate electrode 113 and the drain electrode 114.
  • the effect of the field plate can be moderated on the drain side, and an ideal electric field distribution can be obtained. For this reason, the breakdown voltage can be further effectively improved.
  • the first field plate electrode 116 has the same potential as the gate electrode 113.
  • the second field plate electrode 118 can be fixed at a predetermined potential, for example, the same potential as the source electrode 112. By doing so, the capacitance between the first field plate electrode 116 and the drain electrode 114 can be more reliably reduced. Also, change the voltage applied to the second field plate electrode 118 dynamically.
  • the second field plate electrode 118 has the same potential as the source electrode 112
  • the first field plate electrode 116 is shielded from the drain electrode 114, and the first field plate electrode 116 and the drain Most of the electric lines of force between the electrodes 114 are terminated. others Therefore, the feedback capacitance between the first field plate electrode 116 and the drain electrode 114 can be significantly reduced, and the gain in the high frequency region of the transistor is improved.
  • first field plate electrode 116 having the same potential as the gate electrode 113 and the same potential as the source electrode 112.
  • Second field plate electrodes 118 are sequentially formed on the first insulating film 115 and the second insulating film 117, respectively.
  • a first field plate electrode 116 having the same potential as that of the gate electrode 113 and a second field plate electrode 118 having the same potential as that of the source electrode 112 are sandwiched between the second insulating film 117 having a dielectric constant higher than that of air.
  • Force Drain electrode 1 Sequentially arranged in the 14 direction significantly reduces the electric field concentration force near the gate electrode 113, compared to the conventional structure with only the first field plate electrode 116 (Fig. 19). The Therefore, transistor operation is possible up to a higher drain voltage.
  • the second field plate electrode 118 is formed on the insulating film not on the surface of the compound semiconductor 111, the injection of electrons can be suppressed to a low level. For this reason, it is possible to suitably suppress a decrease in saturation output during high-frequency operation due to the negative surface charge caused by the negative charge injection, which is often a problem in the compound semiconductor transistor.
  • the field effect transistor of FIG. 1 is capable of high gain and high voltage operation, and has a configuration in which output characteristics during high frequency operation are greatly improved.
  • the field effect transistor of FIG. 1 has a high gain by reducing the feedback capacitance between the gate and drain electrodes, and improves the trade-off between gate breakdown voltage and reduction in saturation output. This configuration allows high output operation even at high voltages.
  • the gate electrode 113 and the first field plate electrode 116 are independent members, these materials can be selected independently.
  • a metal material with good Schottky characteristics is used as the gate electrode 113, and a metal material with good adhesion to the insulating film (first insulating film 115) with low wiring resistance is used as the first field plate electrode 116.
  • Each can be selected independently. Therefore, from the viewpoint of high gain and high voltage operation As a result, it is possible to obtain an even higher frequency / high output characteristic than the second embodiment described later.
  • the dimension of the second field plate electrode 118 can be determined from the viewpoint of relaxation of the electric field concentration and reduction of the feedback capacitance. For example, in FIG. 2, it is more preferable to determine as follows. In FIG. 2 and the following description, the meaning of each symbol indicating the length in cross-sectional view in the gate length direction is as follows.
  • Lfpl length from the drain side end of the gate electrode 113 to the drain electrode 114 side end of the first field plate electrode 116
  • Lfp2 The length of the lower surface of the second field plate electrode 118 in the gate length direction, that is, the second field plate 118 from the gate side end of the shielding part 119 to the drain side end of the second field plate electrode 118.
  • Lgd distance between the gate electrode 113 and the drain electrode 114
  • Lgr In the case of a transistor having a recess structure, the distance between the drain side end of the gate electrode 113 and the drain side end of the recess bottom of the contact layer,
  • dl Distance between the bottom surface of the first field plate electrode 116 and the compound semiconductor 111. In FIG. 2, this corresponds to the thickness of the first insulating film 115.
  • d2 distance between the bottom surface of the second field plate electrode 118 and the compound semiconductor 111. In FIG. 2, this corresponds to the sum of the thickness of the first insulating film 115 and the thickness of the second insulating film 117.
  • d3 thickness of the insulating film sandwiched between the first field plate electrode 116 and the second field plate electrode 118. In FIG. 2, this corresponds to the thickness of the second insulating film 117 in the gate length direction.
  • Lol The length in the gate length direction of the overlap region between the structure composed of the gate electrode 113 and the first field plate electrode 116 and the second field plate electrode 118.
  • Lfpl is, for example, 0 It can be 5 m. By so doing, electric field concentration at the drain side end of the gate electrode 113 can be more effectively suppressed. Lfpl can be 1.5 m or less. By so doing, it is possible to further reliably suppress the deterioration of the high frequency characteristics accompanying the increase in the feedback capacitance.
  • the length in the gate length direction: Lfp2 is, for example,
  • a contact layer (not shown in FIG. 2) is formed between the drain electrode 114 and the compound semiconductor 111, and the end of the second field plate electrode 118 is connected to the drain. It is preferable that the electrode 114 be separated by a certain distance.
  • the thickness of the insulating film sandwiched between the first field plate electrode 116 and the second field plate electrode 118 is d3, the gate electrode 113 and the contact layer Lgr (Fig. 5) is the distance between the bottom of the recess and the drain side edge.
  • Lf p 1 + Lf p 2 + d3 ⁇ 3/5 X Lgr (2)
  • Lgr is a range satisfying at least Lgr ⁇ Lg from the viewpoint of improving the breakdown voltage. Need to choose.
  • power characteristics are degraded due to the influence of the interface state formed on the surface of the compound semiconductor 111 (compound semiconductor layer structure) covered with the first insulating film (first insulating film 115).
  • this Lgr in the range of Lgr ⁇ 3 m.
  • the film 117) provides an insulation separation between the two. 1st field plate
  • the electrode 116 (first field plate) is set to the same potential as the gate electrode 113 and the second field plate electrode 118 (second field plate) is set to the same potential as the source electrode 112
  • the electrode 116 (first field plate) should It is necessary to select the thickness of the insulating film: d3 so that the second insulating film (second insulating film 117) does not break down.
  • the dielectric breakdown strength Ebreak2 of the second insulating film (second insulating film 117) at the gate turn-on voltage IV at least Ebreak2> (lVZd3), that is, d3> (lV / Ebreak2) Try to be satisfied.
  • the first field plate electrode 116 (first field plate), the second field plate electrode 118 (second field plate), and parasitic capacitance caused by a capacitor composed of an insulating film sandwiched between the first field plate electrode 116 (first field plate) and second field plate electrode 118 (second field plate).
  • the thickness of the insulating film used for the second insulating film (second insulating film 1 17): d3, and the dielectric constant of the insulating film: ⁇ 2 is 0.5 m ⁇ d 3 It is preferable to select in the range of / ( ⁇ 2 / ⁇ ) ⁇ 0.01 ⁇ m.
  • the thickness of the first insulating film 115 is dl
  • the second field plate electrode 118 and the compound semiconductor on the insulating film between the first field plate electrode 116 and the drain electrode 114 are used.
  • the distance d2 of 111 is, for example,
  • the above configuration can be obtained, for example, by adjusting the thickness of the first insulating film 115 and the thickness of the second insulating film 117 so as to satisfy the above formula (3). In this way, the electric lines of force between the first field plate electrode 116 and the drain electrode 114 can be sufficiently blocked.
  • the distance d2 between the second field plate electrode 118 and the compound semiconductor 111 is, for example, the sum of the thickness of the first insulating film 115: dl and the thickness of the second insulating film 117: d3.
  • the lower limit is determined by the lower limit of (dl + d3).
  • the thickness of the insulating film: d2 is the second field plate electrode 118 (second field plate). Due to the voltage applied to the insulating film, the electric field formed in the insulating film is selected in a range that does not exceed the breakdown electric field strength that causes the dielectric breakdown of the insulating film.
  • the insulating film is a SiO film as a condition that does not exceed the breakdown electric field strength. At least, d2 ⁇ ln It is necessary to select a range of m.
  • the first field plate electrode 116 and the second field plate electrode 118 are provided in contact with both sides of the second insulating film 117, respectively. It is the structure which was made. By configuring the first field plate electrode 116 and the second field plate electrode 118 to be separated from each other by a single insulating film, the first field plate electrode 116 is more reliably separated from the drain electrode 114. Can be shielded.
  • the first field plate electrode 116 and the second field plate electrode 118 are provided on the same horizontal plane on the surface of the first insulating film 115, an insulating film is provided on the entire upper surface thereof. Insulating the field plates may cause an air gap in the insulating film due to poor embedding between the electrodes. Then, there is a concern that the shielding effect of the first field plate electrode 116 with respect to the gate electrode 113 is lowered due to a decrease in the dielectric constant in the air gap.
  • the second insulating film 117 is provided from the side surface of the first field plate electrode 116 to the upper surface of the first insulating film 115,
  • the second field plate electrode 118 can be stably formed in a state of being in direct contact with the second insulating film 117.
  • the electrode 113 and the first field plate electrode 116 may be integrally formed in a continuous and integrated manner.
  • FIG. 3 is a cross-sectional view showing the configuration of the field effect transistor of the present embodiment.
  • the basic configuration of the field effect transistor shown in FIG. 3 is the same as that of the field effect transistor described in the first embodiment (FIG. 1), except that the first field plate electrode 116 is a gate electrode 113. It is configured as a continuous integral. In the present specification, “continuous integration” means It means that it is integrally molded as a continuous body. Also, it is preferable that the structure is made of a single member and does not have a joint. By integrating the gate electrode 113 and the first field plate electrode 116, it is possible to form these electrodes at the same time in the same process and to stably manufacture them. Can do. In addition, the potential of the first field plate electrode 116 can be more reliably set to the same potential as that of the gate electrode 113. In addition, since the gate electrode 113 and the first field plate electrode 116 are continuously integrated, it is possible to more reliably shield the drain electrode 114 side from the side surface of the gate electrode 113.
  • a laminated structure including a GaAs layer 131, an AlGaAs layer 132, and a GaAs layer 133 is provided as the compound semiconductor 111.
  • the GaAs layer 131, the A1GaAs layer 132, and the GaAs layer 133 function as an operation layer, a Schottky layer, and a contact layer, respectively.
  • a GaAs layer 133 is provided between the AlGaAs layer 132 and the source electrode 112 and the drain electrode 114, and a so-called gate recess structure in which a part of the lower portion of the gate electrode 113 is embedded in an opening of the GaAs layer 133. have.
  • a further excellent gate breakdown voltage can be obtained in combination with the action of the first field plate electrode 116.
  • the lower surface force of the shielding part 119 may be configured to be located below the lower surface of the first field plate electrode 116, that is, on the compound semiconductor 111 side.
  • the case of the transistor of the second embodiment will be described as an example.
  • FIG. 11 is a cross-sectional view showing the configuration of the field effect transistor according to the present embodiment.
  • the lower end force of the shielding part 119 is positioned closer to the AlGaAs layer 132 than the lower end of the first field plate electrode 116.
  • a region between the gate electrode 113 and the drain electrode 114 has a first insulating film 115 covering the surface of the AlGaAs layer 132, and the first field plate electrode 116 and the drain electrode
  • a recess (not shown) is provided, and the first field A plate electrode 116 is provided in contact with the first insulating film 115.
  • the lower end of the shielding portion 119 of the second field plate electrode 118 is located in the recess, and the lower surface of the second field plate electrode 118 and its vicinity are embedded in the recess. Further, the second insulating film 117 is removed and the first insulating film 115 is etched and thinned in the formation region of the shielding portion 119. The shielding part 119 is in contact with the thinned part.
  • the upper part (upper end) of the shielding part 119 protrudes above the upper surface force of the first field plate electrode 116, and the lower surface (lower end) of the shielding part 119 is the first field plate electrode.
  • the structure protrudes from the lower surface of 116 to the AlGaAs layer 132 side.
  • the upper and lower corners of the first field plate electrode 116 where the electric field lines are particularly concentrated are connected to the drain electrode 114.
  • it can shield more effectively. Therefore, the feedback capacitance between the first field plate electrode 116 and the drain electrode 114 can be further reduced, and the high frequency characteristics can be improved.
  • Example 1 to Example 5 correspond to the second or third embodiment
  • Example 6 to Example 10 correspond to the first or second embodiment.
  • the field effect transistor shown in FIG. 3 was fabricated and evaluated.
  • a high resistance GaAs (semi-insulating GaAs) substrate is used as the semiconductor substrate 110.
  • an AlGaAs buffer layer (not shown) is 100 nm
  • a GaAs layer 131 is 400 nm
  • an AlGaAs layer 132 ( A1 composition ratio 0.20, thickness 30 nm) and GaAs layer 133 (Si donor concentration 1 ⁇ 10 17 cm _3 , thickness 50 nm) were formed.
  • AuGe, Ni, and Au are deposited in this order as metal films, and the source electrode 112 and the drain electrode 114 are formed using a lift-off process.
  • An ohmic contact was formed by heat treatment at 420 ° C. in a nitrogen atmosphere.
  • a SiO film is formed by lOOnm using, for example, a thermal CVD method.
  • the formation region of the gate electrode 113 was opened by dry etching. Further, the exposed portion of the GaAs layer 133 was selectively removed using the SiO film of the first insulating film 115 as a mask.
  • Removal was performed by dry etching using a gas containing chlorine and fluorine.
  • the second insulating film 117 a SiN film having a thickness of 150 nm was formed, and Ti, Pt and
  • the second field plate electrode 118 was formed by lifting off.
  • the second field plate electrode 118 is used as the source electrode.
  • the field plate transistor of the conventional structure does not have the second field plate electrode 118! /, And the field effect transistor (FIG. 19). ) was produced.
  • FIG. 4 is a diagram showing the results of evaluating the power characteristics of this example and the conventional transistor at an operating frequency of 1.5 GHz. In this embodiment, the influence of heat generation of the transistor is suppressed.
  • the feedback capacitance between the gate and drain electrodes is low.
  • a high gain of about 16 dB was obtained from a low operating voltage.
  • the first field plate electrode 116 and the second field plate electrode 118 are adjacent to each other via the force second insulating film 117, the effect of reducing the electric field concentration is enhanced, and the surface level is improved up to 50V operation.
  • the drain current does not decrease due to the RF operation, and the saturation power density increases with the operating voltage. 3.
  • a saturation power density of OWZmm is achieved.
  • a transistor having the following structure was also fabricated and evaluated for the transistor in which the gate electrode 113 was formed so as to be embedded in the GaAs layer 133.
  • FIG. 5 is a diagram showing another configuration of the transistor of this example.
  • the basic configuration of the field effect transistor shown in FIG. 5 is the same as that shown in FIG. 3, between the source electrode 112 and the surface of the AlGaAs layer 132 and between the drain electrode 114 and the surface of the AlGaAs layer 132.
  • the contact layer is interposed between the GaAs layer 133 and the so-called wide recess structure.
  • an opening is provided in the GaAs layer 133, and the diameter of the opening increases as the distance from the semiconductor substrate 110 increases.
  • the gate length of the gate electrode 113 is shorter than the opening width of the opening on the bottom surface of the GaAs layer 133.
  • the AlGaAs layer 132 is also exposed, and the exposed surface of the AlGaAs layer 132 is exposed. And a first field plate electrode 116, a first insulating film 115 is provided.
  • the electric field concentration at the drain side end of the gate electrode 113 can be more effectively dispersed and relaxed by the synergistic effect of the first field plate electrode 116 and the insulating film structure immediately below it. it can.
  • the transistor shown in FIG. 5 was formed by the following procedure. After the source electrode 112 and the drain electrode 114 are formed at an interval of 5 m, a resist is provided in a predetermined region. Using this resist as a mask, a distance of 2.5 ⁇ m from the center between the source electrode 112 and the drain electrode 114 The width GaAs layer 133 was selectively removed. GaAs was removed by dry etching using a gas containing chlorine and fluorine.
  • the first insulating film 115 for example, a thermal CVD method is used to change the SiO film into the lOOnm type.
  • the gate electrode formation region of the SiO film was opened by dry etching.
  • FIG. 22 (a) and FIG. 22 (b) are diagrams showing measurement results of turning points.
  • FIG. 22 (a) is a diagram showing the relationship between the frequency (GHz) and the maximum stable power gain MSG (dB) or the maximum available power gain MAG (dB).
  • the turning point can be suitably maintained on the high frequency side by adopting a configuration that satisfies the above.
  • the force using Ti, Pt, and Au as the metal that is the material of the second field plate electrode 118.
  • another metal material may be used as the material of the first plate electrode 118 as long as it is a conductive material that does not peel off on the insulating film.
  • Other conductive materials include, for example, one or more metals for which a group force consisting of TiN, WSi, WN, Mo, Al, and Cu is also selected. These may be a single layer, or may be used in combination as a multilayer film structure.
  • the example of the compound semiconductor transistor in the 1.5 GHz band has been described, but other frequency bands may be used in this example and the following examples.
  • the description will focus on differences from the first embodiment.
  • FIG. 5 shows a cross-sectional view of the device structure.
  • the semiconductor substrate 110 a high-resistance GaAs (semi-insulating GaAs) substrate was used.
  • the layers corresponding to compound semiconductor 111 include GaAs layer 131 (thickness 400 nm), AlGaAs layer 132 (Al composition ratio 0.20, thickness 30 nm), and GaAs layer 133 (Si donor concentration 1 X 10 17 cm _3 , A thickness of 50 nm) was formed.
  • AuGe, Ni, and Au metal were vapor-deposited on the GaAs layer 133, and the source electrode 112 and the drain electrode 114 were formed at intervals of 5 ⁇ m by using a lift-off process. Then, an ohmic contact was formed by heat treatment at 420 ° C. in a nitrogen atmosphere.
  • the GaAs layer 133 having a width of 2.5 ⁇ m from the center between the source electrode 112 and the drain electrode 114 was selectively removed using a resist as a mask. Dry etching using a gas containing chlorine and fluorine was used to remove GaAs.
  • the first insulating film 115 for example, a thermal CVD method is used to change the SiO film into an lOOnm type.
  • the gate electrode formation region of the first insulating film 115 was opened by dry etching.
  • Ti After depositing Al and Al in this order, lift-off was performed to form an integrated electrode of the gate electrode 113 and the first field plate electrode 116.
  • Figure 7 shows the Lfd dependence of the linear gain obtained from the power characteristics evaluation results of the obtained transistor at an operating frequency of 1.5 GHz.
  • the conventional transistor has a gain of about 15 dB even at an operating voltage of 15 V or more (Fig. 4), but from Fig. 7, it can be seen that the gate electrode 113 and the first field plate electrode 116 are powerful. And the second field plate electrode 118 across the second insulating film 117, when the amount of Lfd is negative (Fig. 8), the shielding effect of the second field plate electrode 118 is small. There is no improvement in gain due to the sufficient reduction of the feedback capacitance. On the other hand, when the crossover amount Lfd is zero or positive (Lfd ⁇ 0), the gain is significantly improved.
  • the high resistance GaAs (semi-insulating GaAs) substrate is used as the semiconductor substrate 110.
  • GaAs layer 131 thickness 400 nm
  • A1 GaAs layer 132 A1 composition ratio 0.20, thickness 30 nm
  • GaAs layer 133 Si donor concentration 1 X 1 0 17 cm_3 , thickness 50 nm
  • a source electrode 112 and a drain electrode 114 were formed on the GaAs layer 133 at intervals of 5 ⁇ m.
  • AuGe, Ni, and Au metal were deposited at 5 m intervals, and these electrodes were formed using a lift-off process. Then, an ohmic contact was formed by heat treatment at 420 ° C. in a nitrogen atmosphere.
  • the GaAs layer 133 having a width of 2.5 ⁇ m from the center between the source electrode 112 and the drain electrode 114 was selectively removed using a resist as a mask.
  • a gas containing chlorine and fluorine was used, and dry etching was used.
  • an SiO film is formed by lOOnm using a thermal CVD method
  • the formation region of the gate electrode 113 of the first insulating film 115 was opened by dry etching. Ti and A1 were deposited in this order and then lifted off to form an integrated electrode of the gate electrode 113 and the first field plate electrode 116.
  • a 6 ⁇ m device was fabricated.
  • the second field plate electrode 118 and the source electrode 112 were electrically connected in the isolation region.
  • a high resistance GaAs (semi-insulating GaAs) substrate is used as the semiconductor substrate 110.
  • GaAs layer 131 thickness 400nm
  • AlGaAs layer 1 As the layer corresponding to the compound semiconductor 111, GaAs layer 131 (thickness 400nm), AlGaAs layer 1
  • a thickness of 50 nm was formed.
  • the source electrode 112 and the drain electrode 114 were formed at intervals of 5 ⁇ m. Specifically, AuGe, Ni and Au metals were sequentially deposited, and these electrodes were formed using a lift-off process. Then, an ohmic contact was formed by heat treatment at 420 ° C. in a nitrogen atmosphere.
  • the GaAs layer 133 having a width of 2.5 m from the center between the source electrode 112 and the drain electrode 114 was selectively removed using a resist as a mask. GaAs was removed by dry etching using a gas containing chlorine and fluorine.
  • the first insulating film 115 for example, a thermal CVD method is used to change the SiO film into an lOOnm type.
  • the formation region of the gate electrode 113 of the first insulating film 115 was opened by dry etching. Ti and A1 were deposited in this order, and then lifted off to form an integrated electrode of the gate electrode 113 and the first field plate electrode 116.
  • the distance Lgr between the gate electrode 113 and the drain end of the recess bottom surface of the GaAs layer 133 in the sectional view in the gate length direction was set to 3.5 m.
  • the second field boot electrode 118 was electrically connected to the source electrode 112 in the isolation region.
  • the length Lfp2 of the second field plate electrode 118 and the thickness d2 of the second insulating film 117 were examined in the field effect transistor shown in FIG.
  • a high resistance GaAs (semi-insulating GaAs) substrate is used as the semiconductor substrate 110, and a GaAs layer 131 (thickness 400nm) is used as a layer corresponding to the compound semiconductor 111.
  • An A1 GaAs layer 132 (A1 composition ratio 0.20, thickness 30 nm) and a GaAs layer 133 (Si donor concentration 1 ⁇ 10 17 cm _3 , thickness 50 nm) were formed.
  • the source electrode 112 and the drain electrode 114 were formed on the GaAs layer 133 at intervals of 5 ⁇ m.
  • AuGe, Ni and Au metal were sequentially deposited and formed using a lift-off process.
  • an ohmic contact was formed by heat treatment at 420 ° C. in a nitrogen atmosphere.
  • the GaAs layer 133 having a width of 2.5 m from the center between the source electrode 112 and the drain electrode 114 was selectively removed using a resist as a mask. GaAs was removed by dry etching using a gas containing chlorine and fluorine. After that, for example, by using thermal CVD, SiO is formed as lOOnm as the first insulating film 115, and the formation region of the gate electrode 113 is dry-etched.
  • a one-piece electrode of the gate electrode 113 and the first field plate electrode 116 was formed by lifting off after depositing Ti and A1.
  • an SiO film is formed by 0.1 m, 0.3 m, 0.5 m, and 0
  • Samples formed with a thickness of 7 m were prepared, and the first field plate electrode 118 was formed by sequentially depositing i, Pt, and Au films on the second insulating film 117 and then lifting off.
  • Fig. 12 shows the d2 / Lfp2 dependence of the linear gain obtained from the power characteristics evaluation result of the obtained transistor at an operating frequency of 1.5 GHz. From FIG. 12, when d2 / Lfp2 ⁇ l / 2, the shielding effect by the second field plate electrode 118 appeared, and the gain was significantly improved.
  • FIG. 13 is a cross-sectional view showing the configuration of the field effect transistor of this example.
  • the basic configuration of the field-effect transistor shown in FIG. 13 is the same as that of the field-effect transistor shown in FIG. 1 referred to in the second embodiment, except that it has a so-called wide recess structure.
  • GaAs layer 131 thickness 400 nm
  • AlGaAs layer 132 AlGaAs layer 132
  • GaAs layer 133 three-ner concentration 1 10 17 «11 _ 3 And a thickness of 50 ⁇ m.
  • the source electrode 112 and the drain electrode 114 were formed at intervals of 5.5 ⁇ m.
  • AuGe, Ni, and Au metal were sequentially deposited and then formed using a lift-off process.
  • an ohmic contact was formed by heat treatment at 420 ° C. in a nitrogen atmosphere.
  • the GaAs layer 133 having a width of 2.5 / z m from the center between the source electrode 112 and the drain electrode 114 was selectively removed using a resist as a mask.
  • GaAs was removed by dry etching using a gas containing chlorine and fluorine.
  • a SiO film is used by a thermal CVD method.
  • the gate electrode 113 was formed.
  • a gate electrode is deposited using a lift-off process using a resist by depositing Pt with a gate height higher than that of the conventional Ti (lower layer) ZA1 (upper layer) metal and a small gate leakage current. 113 was formed.
  • the second field plate electrode 118 and the source electrode 112 were electrically connected in the isolation region.
  • Example 1 The obtained field effect transistor was evaluated and compared with Example 1. Specifically, when the power characteristic at 1.5 GHz was evaluated using the method of Example 1, it showed the same power characteristic as Example 1. Since the most suitable material can be applied to the gate electrode, the long-term stability of the device is further increased by reducing the gate leakage current.
  • SiN is formed as the first insulating film 115 by lOOnm by the plasma CVD method, and 1.0 ⁇ m (TM gate electrode is formed by the opening by dry etching.
  • TM gate electrode is formed by the opening by dry etching.
  • a rectangular gate electrode 113 of O / zm was formed by vapor deposition lift-off, and the first It was also possible to form a 100 ⁇ m SiN film as the insulating film 115 of 1 by using, for example, a plasma CVD method.
  • a 1.0 m rectangular gate electrode 1 13 is formed by vapor deposition lift-off, and SiN is formed as the first insulating film 115 by using, for example, a plasma CVD method.
  • SiN is formed as the first insulating film 115 by using, for example, a plasma CVD method.
  • WSi which is a refractory metal as the rectangular gate electrode 113.
  • a high resistance GaAs (semi-insulating GaAs) substrate is used as the semiconductor substrate 110, and the compound is used.
  • AlGaAs buffer layer (not shown) (lOOnm), GaAs layer 131 (400 nm), AlGaAs layer 132 (A1 composition ratio 0.20, thickness 30 nm) and Ga As layer 133 ( 3, and a toner concentration of 1 10 17 «! 1 _ 3 and a thickness of 50 nm) was formed.
  • the GaAs layer 133 having the width of 2 was selectively removed using the resist as a mask.
  • GaAs was removed by dry etching using a gas containing chlorine and fluorine.
  • a WSi metal having a thickness of 500 nm was formed on the entire surface of the semiconductor substrate 110 by sputtering. Subsequently, the WSi metal other than the formation region of the gate electrode 113 was removed by dry etching using a fluorine-based gas with the resist as a mask. Then, the source electrode 112 and the drain electrode 114 were formed. After depositing AuGe, Ni, and Au metal and forming these electrodes using a lift-off process, an ohmic contact was formed by heat treatment at 420 ° C in a nitrogen atmosphere. The following embodiment will be described focusing on differences from the sixth embodiment.
  • the amount of intersection Lfd between the structure composed of the gate electrode 113 and the first field plate electrode 116 and the insulating film between the second field plate electrode 118 using the method of Embodiment 2 is used.
  • the effect on the shielding effect was investigated.
  • FIG. 14 is a cross-sectional view showing the configuration of the field effect transistor of the present example.
  • a high resistance GaAs (semi-insulating GaAs) substrate was used as the semiconductor substrate 110.
  • an AlGaAs buffer layer (not shown) (lOOnm)
  • a GaAs layer 131 400nm
  • an AlGaAs layer 132 AlGaAs layer 132 (A1 composition ratio 0.20, thickness 30nm)
  • GaAs layer 133 3, donor concentration 1 10 17.111 _ 3, thickness 50 nm
  • the source electrode 112 and the drain electrode 114 were formed at intervals of 5.5 ⁇ m.
  • AuGe, Ni, and Au metals were deposited and formed using a lift-off process.
  • an ohmic contact was formed by heat treatment at 420 ° C. in a nitrogen atmosphere.
  • the GaAs layer 133 having a width of 2.5 / zm from the center between the source electrode 112 and the drain electrode 114 was selectively removed using a resist as a mask. GaAs is removed by dry etching using a gas containing chlorine and fluorine. Performed by After that, as the first insulating film 115, the SiO film is formed by using the CVD method.
  • the gate length Lg l. 0 111 and 0.2 in the first insulating film 115.
  • the gate electrode 113 having a structure of riding on m was formed.
  • the metal for the gate electrode 113 Pt having a barrier height higher than that of the conventional TiZAl metal and having a small gate leakage current was deposited, and the gate electrode 113 was formed by using a resist lift-off process.
  • Lfd —0.5 / ⁇ ⁇ , -0.25 ⁇ m, +0.25 m, +0.5.5 m, +0.75 m, and +1.0 ⁇ m
  • Lfd Devices with different lengths were produced. In the subsequent wiring process, the second field plate electrode 118 and the source electrode 112 were electrically connected in the isolation region.
  • the Lfd dependence of the linear gain was determined using the method of Example 2 from the results of power characteristic evaluation at 5 GHz. The tendency was similar to that of Example 2. . If the amount of intersection Lfd across the insulating film between the first field plate electrode 116 and the second field plate electrode 118 is negative, the effect of the second field plate electrode 118 is small and the gain is not improved. On the other hand, when the crossing amount Lfd is a positive value, the gain is significantly improved.
  • the length Lfpl of the first field plate electrode 116 and the length Lfp2 of the second field plate electrode 116 are calculated using the method of the third embodiment. I investigated the relationship.
  • GaAs semiconductor substrate 110
  • AlGaAs buffer layer 100 nm, GaAsl3lS400 nm, AlGaAs layer 132 (A1 composition ratio 0.20, thickness 30 nm) and GaAs layer 133 (Si donor concentration 1 X 10 17 cm) _3 , thickness 50 nm).
  • a source electrode 112 and a drain electrode 114 were formed on the GaAs layer 133 at intervals of 5. Specifically, AuGe, Ni, and Au metal were sequentially deposited, these electrodes were formed using a lift-off process, and an ohmic contact was formed by heat treatment at 420 ° C. in a nitrogen atmosphere.
  • the GaAs layer 133 having a width of 2.5 ⁇ m from the center between the source electrode 112 and the drain electrode 114 was selectively removed using a resist as a mask. GaAs was removed by dry etching using a gas containing chlorine and fluorine. Then, as the first insulating film 115, SiO is formed by lOOnm using a thermal CVD method, and the formation region of the gate electrode 113 is dry-etched.
  • a metal for the gate electrode 113 Pt having a gate height higher than that of the conventional TiZAl metal and having a small gate leakage current was deposited, and the gate electrode 113 was formed by using a resist lift-off process.
  • a first field plate electrode 116 with Lfpl 0.8 ⁇ m was formed.
  • the first field plate electrode 116 was formed by sequentially depositing Ti, Pt and Au having good adhesion to the first insulating film 115 and lifting off. At this time, the distance Lgr between the gate electrode 113 and the drain end of the recess bottom of the GaAs layer 133 was set to 3.
  • a second field plate electrode 118 was formed on the upper layer.
  • the second field plate electrode 118 was formed by depositing Ti, Pt and Au films and then lifting off.
  • Each device was fabricated.
  • the second field plate electrode 118 and the source electrode 112 were electrically connected in the isolation region.
  • Example 3 The power characteristics at 5GHz were evaluated, and the Lfp2 dependence of the linear gain was obtained.
  • the ratio of the length Lfpl of the first field plate electrode 116 to the length Lfp2 of the second field plate electrode 118 is set to satisfy 0.5 ⁇ Lfp2ZLfpl.
  • the effect of shielding the lines of electric force was increased, the feedback capacitance between the gate and drain electrodes was reduced, and the gain could be significantly improved.
  • the characteristics and yield of the transistor were remarkably improved by using suitable metal materials for the gate electrode 113 and the first field plate electrode 116, respectively.
  • the field effect transistor shown in FIG. 14 was examined using the method of Example 4 V and the maximum value of the length Lfp2 of the second field plate electrode 118.
  • GaAs semiconductor substrate
  • AlGaAs buffer layer (not shown) (100n), GaAs layer 131 (400nm) AlGaAs layer 132 (A1 composition ratio 0.20, thickness 30nm) and GaAs layer 133 (Si donor) Concentration 1 ⁇ 10 17 cm _3 , thickness 50 nm).
  • a source electrode 112 and a drain electrode 114 were formed on the GaAs layer 133 at intervals of 5.
  • AuGe, Ni, and Au were sequentially deposited as metals, these electrodes were formed using a lift-off process, and heat contact was performed at 420 ° C. in a nitrogen atmosphere to form an omiter contact.
  • the GaAs layer 133 having a width of 2.5 m from the center between the source electrode 112 and the drain electrode 114 was selectively removed using a resist as a mask. The removal of GaAs was performed by dry etching using a gas containing chlorine and fluorine.
  • a SiO film is formed by lOOnm using a thermal CVD method
  • the formation region of the gate electrode 113 was opened by dry etching.
  • the first field plate electrode 116 was formed.
  • the first field plate electrode 116 was formed by sequentially depositing Ti, Pt, and Au having good adhesion to the first insulating film 115 and lifting off. At this time, the distance Lgr between the gate electrode 113 and the drain end of the recess bottom surface of the GaAs layer 133 was set to 4. O / zm. [0175]
  • the characteristics and yield of the transistor were remarkably improved by using suitable metal materials for the gate electrode 113 and the first field plate electrode 116, respectively.
  • Example 5 for the field effect transistor shown in FIG. 14, the method of Example 5 was used, and the relationship between the length Lfp2 of the second field plate electrode 118 and the thickness d of the second insulating film 117 was used. Investigated about.
  • a high-resistance GaAs (semi-insulating GaAs) substrate was used as the semiconductor substrate 110.
  • an AlGaAs buffer layer (not shown) (lOOnm), a GaAs layer 131 (400nm), an AlGaAs layer 132 (A1 composition ratio 0.20, thickness 30nm) and A GaAs layer 133 (Si donor concentration 1 ⁇ 10 17 cm _3 , thickness 50 nm) was sequentially formed.
  • the source electrode 112 and the drain electrode 114 were formed at an interval of 5.5 m.
  • AuGe, Ni, and Au metal were sequentially deposited, these electrodes were formed using a lift-off process, and heat-treated at 420 ° C in a nitrogen atmosphere to form an ohmic contact.
  • the GaAs layer 133 having a width of 2.5 ⁇ m from the center between the source electrode 112 and the drain electrode 114 was selectively removed using a resist as a mask.
  • the removal of GaAs involves the removal of chlorine and fluorine. This was performed by dry etching using soot.
  • an SiO film is formed by lOOnm using a thermal CVD method, and the gate electrode 113 formation region is dry-etched.
  • Pt having a higher gate height than that of the conventional TiZAl metal and having a small gate leakage current was deposited and formed by a resist lift-off process.
  • the first field plate electrode 116 was formed by sequentially depositing Ti, Pt, and Au having good adhesion to the first insulating film 115 and lifting off. At this time, the distance Lgr between the gate electrode 113 and the drain end of the recess bottom was 4. O / zm.
  • an SiO film is used as 0 .: L m, 0.3 m, 0
  • SiO is removed by etching, or the lOOnm of the first insulating film 115 is continuously removed.
  • FIG. 15 After removing 50 nm of the sample by etching, a sample in which the second field plate electrode 118 was formed thereon by vapor deposition lift-off was fabricated (FIG. 15). In the subsequent wiring process, the second field plate electrode 118 and the source electrode 112 were electrically connected in the isolation region.
  • an AlGaAsZGaAs-based compound semiconductor transistor has been described as an example.
  • the same effect can be obtained as an InAlAs / lnGaAs-based transistor.
  • the force InP substrate described using the case of using a GaAs substrate as an example may be used. In this case, the same effect can be obtained.
  • the field effect transistors described in the above embodiments or examples are used, for example, as elements constituting an amplifier circuit or an oscillation circuit. Since such applications require good high-frequency characteristics, the characteristics of the FET of the present invention are maximized.

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Abstract

　本発明は、良好な高電圧動作特性と高周波特性とを兼ね備えた電界効果トランジスタを提供する。本発明では、ＧａＡｓまたはＩｎＰからなる半導体基板（１１０）上に設けられた化合物半導体層構造（１１１）を動作層とし、第１のフィールドプレート電極（１１６）と第２のフィールドプレート電極（１１８）とを設ける電界効果トランジスタにおいて、第２のフィールドプレート電極（１１８）は、第１のフィールドプレート電極（１１６）とドレイン電極（１１４）との間の領域にあって、第１のフィールドプレート電極（１１６）をドレイン電極（１１４）から遮蔽する遮蔽部（１１９）を含む。また、ゲート長方向における断面視において、第１のフィールドプレート電極（１１６）とゲート電極（１１３）とから構成される構造体の上部に第２のフィールドプレート電極（１１８）がオーバーラップするオーバーラップ領域のゲート長方向の長さをＬｏｌとし、ゲート長をＬｇとしたときに、０≦Ｌｏｌ／Ｌｇ≦１である。

Description

明 細 書
電界効果トランジスタ
技術分野
[0001] 本発明は、電界効果トランジスタに関する。特には、本発明は、 GaAsまたは InPか らなる半導体基板上に設けられている m— V族化合物半導体を利用するへテロ接合 電界効果トランジスタにおいて、優れた高周波特性、ならびに、高電圧特性を達成す る構造に関する。
背景技術
[0002] 化合物半導体を用いた電界効果トランジスタ（以下、適宜「FET」と称す)として、例 えば、従来、図 17に示すものがある（非特許文献 1 :麻埜 (K. Asano)等、 1998年ィ ンターナショナノレ ·エレクトロン'デバイス ·ミーティング ·ダイジェスト (IEDM98— 59 〜62) )。図 17は、従来のトランジスタのうち、ヘテロ接合電界効果トランジスタ (Hete ro -Junction Field Effect Transistor;以下、 HJFETという）の構成を示す断 面図である。
[0003] この HJFETでは、 GaAs基板 210の上にバッファ層 211、バッファ層 211の上に Ga As動作層 212が形成され、その上に AlGaAsショットキー層 213、 GaAsコンタクト層 214が形成されている。 GaAsコンタクト層 214の上にソース電極 201とドレイン電極 2 03が配置されており、これらの電極は GaAsコンタクト層 214にオーム性接触してい る。また、ソース電極 201とドレイン電極 203の間の GaAsコンタクト層 214は選択的 に除去され、 AlGaAsショットキー層 213上にゲート電極 202が配置され、ショットキ 一性接触している。最上層には、表面保護膜 221が形成されている。
[0004] このような AlGaAsZGaAs系 FETにおいて、高濃度の表面準位が AlGaAsショッ トキ一層 213の表面に発生する。ゲート電極 202に負の電圧をカ卩えた場合、表面準 位に負の電荷が蓄積して、空乏層がのびることによりゲート電極 202のドレイン側の 電界集中を緩和することが知られている。しかし、表面準位濃度が一定量を超えると 、高周波動作時にゲート電極 202に正の電圧をカ卩えても、表面準位に蓄えられた負 の電荷の放出が遅いため、 RF大信号動作時の最大ドレイン電流が減少し飽和出力 が低下する現象が知られている。このため、通常の AlGaAs/GaAs系トランジスタで は、高周波動作時の飽和出力の低下を防ぐため、表面準位の濃度は制御されてい る。従って、 AlGaAsZGaAs系トランジスタの耐圧としては、例えば、 20V、動作電 圧は、その 1Z2、例えば、 10Vが限界であった。
[0005] このように、化合物半導体を用いた電界効果型トランジスタは、ゲート電極が半導体 基板のチャンネル層とショットキー接合して ヽるため、ゲート電極のドレイン側の下端 に電界が集中し、破壊の原因となることがあった。このことは、大信号動作を必要とす る高出力 FETの場合、特に大きな問題となる。そこで、このゲート電極のドレイン側ェ ッジ部の電界集中を防止し、耐圧特性の向上を図る試みが従来力 盛んに行われて きた。例えば、上記非特許文献 1 :麻埜 (K. Asano)等、 1998年インターナショナル 'エレクトロン.デバイス.ミーティング.ダイジェスト（IEDM98— 59〜62)には、フィー ルドプレート電極を付カ卩した HJFETが示されている。
[0006] 図 19は、こうした HJFETの構成を示す断面図である。図 19に示した HJFETは、 G aAs基板 210上に形成され、 GaAs基板 210上には半導体層力もなるバッファ層 21 1が形成されている。このバッファ層 211上に GaAsチャネル層 212が形成されている 。 GaAsチャネル層 212の上には、 AlGaAsショットキー層 213、 AlGaAsショットキー 層 213上に GaAsコンタクト層 214が形成されている。 GaAsコンタクト層 214の上にソ ース電極 201とドレイン電極 203が配置されており、これらの電極は、 GaAsコンタクト 層 214にオーム性接触している。また、ソース電極 201とドレイン電極 203の間の Ga Asコンタクト層 214は選択的に除去され、 AlGaAsショットキー層 213上にゲート電 極 202が配置され、ショットキー性接触している。最上層には、表面保護膜として機 能する、第 1の絶縁膜 215が形成されている。
[0007] そして、ゲート電極 202とドレイン電極 203の間に、第 1のフィールドプレート電極 2 16を有し、第 1のフィールドプレート電極 216はゲート電極 202と電気的に接続され ている。 AlGaAsショットキー層 213の表面は第 1の絶縁膜 215で覆われており、第 1 のフィールドプレート電極 216の直下にはこの第 1の絶縁膜 215が設けられている。
[0008] 図 18は、従来のトランジスタのノルス幅とパルス電流との関係を示す図である。第 1 のフィールドプレート電極 216を付カ卩した場合（図中「拳」）、フィールドプレート電極 を設けない場合 (図中「〇」）に比べて、高い耐圧を維持したまま、高周波動作時にお けるドレイン電流（図ではパルス電流）の低下を抑制することができる。このため、フィ 一ルドプレート電極を付加することにより、高周波動作時におけるドレイン電流（図で はパルス電流）の低下を抑制することができるため、高周波動作時の飽和出力の低 下なしに、ゲート耐圧を向上させることが可能である。
発明の開示
発明が解決しょうとする課題
[0009] ところ力 図 19を参照して前述した HJFETでは、図 16および図 20に示すように、 フィールドプレート部直下の寄生容量による帰還容量が大きくなり、利得が低下する 懸念があった。図 16は、第 1の絶縁膜 215およびフィールドプレートを有する HJFET のゲート一ドレイン間の電気力線を説明する図である。また、図 20は、トランジスタの 動作電圧と利得との関係を示す図である。図 20において、 L は、フィールドプレート
FP
電極の長さであり、この例では 0. 8 μ mである。
[0010] また、技術分野は異なるが、特許文献 1：特開 2005— 93864号公報には、 GaN系 のトランジスタにおいて、複数のフィールドプレートを有する構成が示されている。特 許文献 1：特開 2005— 93864号公報によれば、第 2フィールドプレート電極の介在 電極部が第 1フィールドプレート電極とドレイン電極との間に介在することにより、ゲー ト ·ドレイン間容量を実質的にキャンセルするとされて 、る。
[0011] ところが、上記特許文献 1 :特開 2005— 93864号公報に記載の構成について、本 発明者らが検討したところ、後述するように、高周波領域における利得を向上させつ つ、耐圧特性を向上させる点で、なお改善の余地があることが明らかになった。
[0012] 本発明は上記事情に鑑みてなされたものであり、良好な高周波特性と優れた高電 圧動作特性とを兼ね備えた電界効果トランジスタを提供する。
課題を解決するための手段
[0013] 本発明者らは、電界効果トランジスタの高周波領域における利得を向上させて、高 周波特性を向上させつつ、耐圧特性を向上させるという観点で、鋭意検討を行った。 具体的には、耐圧を確保するためのフィールドプレートを有するトランジスタ（図 19) について、周波数 fと線形利得 (以下、単に「利得」とも呼ぶ。）との関係について検討 した。トランジスタでは、ある周波数を超えると利得が急激に低下する「転換点」が存 在することが知られている。電界効果トランジスタは、高い利得を得るため、転換点よ りも低周波数側で使用することが多い。従って、転換点が低周波数側に存在すると、 使用可能な周波数の上限が低下することになる。
[0014] 図 21は、高周波領域に存在する、転換点を説明する図である。図中に実線で示し たように、周波数 fcが転換点であり、これより高周波数側では利得が著しく低下する。 このことから、高周波特性を向上させるためには、利得を向上させるとともに、転換点 を高周波数側に位置させることが必要となることがわ力る。
[0015] また、解決しょうとする課題の項で前述した特許文献 1：特開 2005— 93864号公 報には、第 1フィールドプレート電極の上面からソース電極の上面にわたって第 2フィ 一ルドプレート電極が形成されたパワー HEMTが記載されて!、る。このパワー HEM Tでは、第 2フィールドプレート電極とソース電極とが動作領域にて電気的に接続され ており、これらが同電位となっている。
そこで、次に、こうしたトランジスタについて本発明者が検討したところ、図 21中に点 線で示したように、第 1フィールドプレート電極からソース電極にわたって第 2フィール ドプレート電極を設けた場合、低周波領域における利得が向上するものの、転換点 が低周波数側（図中 fc')にシフトしてしまうことが明らかになった。
[0016] そこで、本発明者らは、転換点のシフトの原因についてさらに検討した。その結果、 ゲート電極および第一フィールドプレートから構成される構造体と第二フィールドプレ ートとのオーバーラップ領域の長さがゲート長に対して大きくなると、転換点が低周波 数側にシフトすると 、う知見を新たに得た。
[0017] なお、本明細書において、オーバーラップ領域とは、ゲート長方向における断面視 において、第一フィールドプレートとゲート電極とから構成される構造体の上部に第 二フィールドプレートが配置されて!、る領域であって、第二フィールドプレートと構造 体とがゲート長方向に互いにオーバーラップして!/、る領域である。実施例にて後述す るように、このオーバーラップ領域がゲート長に対して長くなると、転換点が低周波数 側にシフトしてしまうため、高周波数領域における利得が著しく低下する傾向が認め られた。 [0018] 以上の知見に基づき、本発明者らは、耐圧特性に優れるとともに、高利得、かつ転 換点を高周波数側に位置するトランジスタについて検討した。その結果、デュアル' フィールドプレート構造を有する電界効果トランジスタにお 、て、フィールドプレート 電極のオーバーラップ領域を特定の構造とするとともに、第二フィールドプレートに遮 蔽部を設けることにより、こうしたトランジスタを実現可能であることが見出された。
[0019] 本発明は、こうした新たな知見に基づきなされたものである。
[0020] 本発明によれば、
GaAsまたは InPからなる半導体基板と、
該半導体基板上に設けられた化合物半導体層構造と、
該化合物半導体層構造上に離間して形成されたソース電極およびドレイン電極と、 前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、
前記ゲート電極と前記ドレイン電極との間の領域にぉ ヽて、前記化合物半導体層 構造の上部に設けられるとともに、前記化合物半導体層構造と絶縁された第一フィ 一ルドプレートと、
前記化合物半導体層構造の上部に設けられるとともに、前記化合物半導体層構造 および前記第一フィールドプレートと絶縁された第二フィールドプレートと、
を含み、
前記第二フィールドプレートが、前記第一フィールドプレートと前記ドレイン電極との 間の領域にあって、前記第一フィールドプレートを前記ドレイン電極力 遮蔽する遮 蔽部を含み、
前記遮蔽部の上端力 前記第一フィールドプレートの上面よりも上部に位置してお り、
ゲート長方向における断面視において、前記第一フィールドプレートと前記ゲート 電極とから構成される構造体の上部に、前記第二フィールドプレートがオーバーラッ プするオーバーラップ領域のゲート長方向の長さを Lolとし、ゲート長を Lgとしたとき に、
Figure imgf000007_0001
である電界効果トランジスタが提供される。 [0021] 本発明の電界効果トランジスタは、 GaAsまたは InPからなる半導体基板上に設けら れたィ匕合物半導体層構造の上部および第一フィールドプレートと絶縁された第二フ ィールドプレートを含み、第二フィールドプレートが遮蔽部を含む。そして、第一フィ 一ルドプレートとドレイン電極との間の領域にあって第一フィールドプレートを前記ド レイン電極力 遮蔽するとともに、遮蔽部の上端が、第一フィールドプレートの上面よ りも上部に位置している。
[0022] ここで、第一フィールドプレートの上部の角部は、電気力線が集中する箇所である ため、この部分を確実に遮蔽することが、寄生容量を低減するために重要である。本 発明の電界効果トランジスタにおいては、上記構造により、第一フィールドプレートの 側方において、第一フィールドプレートの側面力 上端を経由してその上部に至る領 域に第二フィールドプレートが設けられている。このため、第一フィールドプレートの 上部角部を確実に遮蔽して、寄生容量の発生を抑制することができる。
[0023] なお、本明細書において、遮蔽部は、第二フィールドプレートにおいて、第一フィー ルドプレートとドレイン電極との間の電界を遮蔽する部分である。遮蔽部は、電界をほ ぼ完全に遮蔽するように構成されて 、てもよ 、し、一部を遮蔽するように構成されて いてもよい。第二フィールドプレート全体が遮蔽部となっていてもよいし、一部が遮蔽 部となっていてもよい。また、本明細書において、「上部」に位置するとは、半導体基 板力 遠ざ力る側に位置することをいい、「下部」に位置するとは、半導体基板側に 位置することをいう。
[0024] また、本発明の電界効果トランジスタにおいては、オーバーラップ領域のゲート長 方向の長さ：: Lolが、
Figure imgf000008_0001
となっている。
[0025] 0=Lolとすることにより、第一フィールドプレートとゲート電極とから構成される構造 体と第二フィールドプレートとの間の寄生容量の発生をさらに確実に抑制することが できる、また、転換点の低周波数側へのシフトをさらに確実に抑制できるため、高周 波領域における利得の低下をさらに確実に抑制することができる。このため、高周波 特性をさらに確実に向上させることができる。 [0026] また、 0く LolZLg≤lとすることにより、製造工程において、電界集中を再現性良 く緩和して、高電圧動作可能とし、転換点を高周波数側に存在させることが可能とな る。よって、本発明の電界効果トランジスタは、高電圧で動作する高周波特性に優れ た構造となっている。
[0027] 本発明の電界効果トランジスタは、半導体基板として、化合物半導体基板を有する ことができ、さらに具体的には、 GaAs基板または InP基板を有することができる。
[0028] 本発明の電界効果トランジスタにおいて、前記遮蔽部の下端が、前記第一フィール ドプレートの下端よりも前記半導体基板の側に位置する構成とすることができる。こう すれば、第一フィールドプレートをドレイン電極に対してより一層安定的に遮蔽するこ とがでさる。
[0029] なお、本明細書において、遮蔽部の下端とは、例えば、遮蔽部の下面であり、この 遮蔽部の下面が段差や傾斜を有する場合、半導体基板側の端部を ヽぅ。
[0030] この構成において、前記ゲート電極と前記ドレイン電極との間の領域において、前 記半導体基板の上部を被覆する第一絶縁膜を有し、前記第一フィールドプレートと 前記ドレイン電極との間の領域において、前記第一絶縁膜に凹部が設けられ、前記 第一フィールドプレートが、前記第一絶縁膜上に接して設けられているとともに、前記 遮蔽部の下端が前記凹部内に位置する構成とすることができる。このようにすれば、 遮蔽部の下端が第一フィールドプレートの下端よりも半導体基板の側に位置する電 界効果トランジスタをさらに製造安定性に優れた構成とすることができる。
[0031] また、本発明の電界効果トランジスタにおいて、前記第一フィールドプレートの下端 力 前記遮蔽部の下端よりも前記半導体基板の側に位置する構成とすることもできる 。こうすることにより、ドレイン側においてフィールドプレートの効き方を緩やかにし、理 想的な電界分布とすることができる。このため、高周波特性の低下を最小限に抑えつ つ、耐圧特性を効果的に向上させることができる。
[0032] この構成において、前記ゲート電極と前記ドレイン電極との間の領域において、前 記半導体基板の上部を被覆する第一絶縁膜と、前記第一フィールドプレートと前記ド レイン電極との間の領域において、前記第一絶縁膜上に設けられた第二絶縁膜と、 を有し、前記第一フィールドプレートが、前記第一絶縁膜上に接して設けられている とともに、前記遮蔽部の下端が前記第二絶縁膜上に接していてもよい。こうすれば、 フィールドプレートと半導体基板との距離を変化させることにより、静電容量の値を変 ィ匕させることができる。このため、高周波特性の低下を最小限に抑えつつ、耐圧特性 が効果的に向上した電界効果トランジスタを、さらに安定的に製造可能な構成とする ことができる。
発明の効果
[0033] 以上説明したように、本発明によれば、良好な高電圧と高周波特性とを兼ね備えた 電界効果トランジスタが実現される。
図面の簡単な説明
[0034] [図 1]図 1は、本発明の実施形態に係る電界効果トランジスタの構成と、ゲート ドレ イン領域における電界分布を反映する電気力線を模式的に示す断面図である。
[図 2]図 2は、本発明の実施形態に係る電界効果トランジスタの構成と、各構成要素 のサイズの定義を示す断面図である。
[図 3]図 3は、実施例の電界効果トランジスタの構成を示す断面図である。
[図 4]図 4は、実施例 1の電界効果トランジスタにおいて、評価された動作電圧とパヮ 一特性 (飽和出力密度、線形利得)との関係を示す図である。
[図 5]図 5は、実施例に係る、ワイドリセス構造を採用している電界効果トランジスタの 構成を示す断面図である。
[図 6]図 6は、実施例 2において作製される、パラメータ Lfdが異なる複数種の電界効 果トランジスタの一つの構成を示す断面図である。
[図 7]図 7は、実施例 2において作製される、パラメータ Lfdが異なる複数種の電界効 果トランジスタを用いて、評価された該トランジスタのパラメータ Lfdと利得との関係を 示す図である。
[図 8]図 8は、実施例 2において作製される、パラメータ Lfdが異なる複数種の電界効 果トランジスタの一つの構成を示す断面図である。
[図 9]図 9は、実施例 3において作製される、パラメータ Lfp2が異なる複数種の電界 効果トランジスタを用いて、評価された該トランジスタのパラメータ Lfplおよび Lfp2と 利得との関係を示す図である。 [図 10]図 10は、実施例 4において作製される、ノ ラメータ Lfp2が異なる複数種の電 界効果トランジスタを用いて、評価された該トランジスタのパラメータ Lfpl、 Lfp2、お よび d3と耐圧との関係を示す図である。
[図 11]図 11は、本発明の他の実施形態に係る電界効果トランジスタの構成を示す断 面図である。
[図 12]図 12は、実施例 5において作製される、パラメータ d2が異なる複数種の電界 効果トランジスタを用いて、評価された該トランジスタのパラメータ d2および Lfp2と利 得との関係を示す図である。
[図 13]図 13は、本発明の他の実施形態に係る電界効果トランジスタの構成を示す断 面図である。
[図 14]図 14は、実施例 7において作製される、パラメータ Lfdが異なる複数種の電界 効果トランジスタの一つの構成を示す断面図である。
[図 15]図 15は、本発明の他の実施形態に係る電界効果トランジスタの構成を示す断 面図である。
[図 16]図 16は、従来の、一つのフィールドプレート電極を具えている電界効果トラン ジスタの構成と、ゲート ドレイン領域における電界分布を反映する電気力線を模式 的に示す断面図である。
[図 17]図 17は、従来の、フィールドプレート電極を具えていない、ワイドリセス構造を 利用する電界効果トランジスタの構成を模式的に示す断面図である。
[図 18]図 18は、従来の電界効果トランジスタにおいて評価された、パルス幅とパルス 電流との関係に対する、一つのフィールドプレート電極を設ける効果を示す図である
[図 19]図 19は、ゲート電極と同電位のフィールドプレート電極一つを具えている、従 来の電界効果トランジスタの構成と、該フィールドプレート電極の機能を模式的に示 す断面図である。
[図 20]図 20は、ゲート電極と同電位のフィールドプレート電極一つを具えている、あ るいは、具えていない、二種の従来の電界効果トランジスタにおける、動作電圧と利 得との関係を示す図である。 [図 21]図 21は、従来の電界効果トランジスタにおいて、ゲート電極と同電位のフィー ルドプレート電極一つを設ける際、その電界効果トランジスタの周波数と利得との関 係の変化を模式的に示す図である。
[図 22]図 22は、図 3に示す構成を有する、実施例 1に記載する電界効果トランジスタ における、周波数と利得との関係を示す図である。
[0035] 上記図面中、下記の符号は、以下の意味を有する。
110 半導体基板
111 化合物半導体
112 ソース電極
113 ゲート電極
114 ドレイン電極
115 第 1の絶縁膜
116 第 1のフィールドプレ^" -ト電極
117 第 2の絶縁膜
118 第 2のフィールドプレ^" -ト電極
131 GaAs層
132 AlGaAs層
133 GaAs層
発明を実施するための最良の形態
[0037] 以下、 GaAs基板上に形成された FETの場合を例に、本発明の実施の形態につい て図面を参照して説明する。すべての図面において、共通の構成要素には同一の 符号を付し、以下の説明において共通する説明を適宜省略する。なお、以下の実施 の形態および実施例では、不純物のドーピングにより発生したキャリアにより駆動する GaAs系化合物半導体 FETの場合を例に説明する力 本発明は、このような FETに は限られず、例えば、 HJFET等の他の作用で生じるキャリアを用いた FETにも適用 可能である。
[0038] なお、本発明に力かる FETでは、一般に、 GaAs基板、 InP基板上に、ェピタキシャ ル成長可能な「zinc— blend」型の結晶構造を有し、基板の格子定数と略等しい格 子定数を示す「m— v族化合物半導体」をその動作層として利用する形態を選択す ることが好ましい。
[0039] 下記する実施の形態では、動作モードが「Depletion モード」の FET、特には、 H JFETにおいて、本発明が発揮する効果と、その好適な態様を示す。
[0040] (第 1の実施の形態）
図 1は、本実施の形態の電界効果トランジスタの構成を示す断面図である。図 1に 示した電界効果トランジスタは、デュアル'フィールドプレート構造を有する。
[0041] このトランジスタは、 GaNまたは InP力 なる半導体基板 110と、半導体基板 110上 に設けられた化合物半導体層構造 (化合物半導体 111)と、化合物半導体 111の上 部に離間して形成されたソース電極 112およびドレイン電極 114と、ソース電極 112 とドレイン電極 114との間に配置されたゲート電極 113と、ゲート電極 113とドレイン 電極 114との間の領域において、半導体基板 110の上部に設けられるとともに、化合 物半導体 111 (半導体基板 110)と絶縁された第一フィールドプレート (第 1のフィー ルドプレート電極 116)と、化合物半導体 111 (半導体基板 110)の上部に設けられる とともに、化合物半導体 111 (半導体基板 110)および第 1のフィールドプレート電極 116と絶縁された第二フィールドプレート（第 2のフィールドプレート電極 118)と、を 含む。
[0042] 第 2のフィールドプレート電極 118は、第 1のフィールドプレート電極 116とドレイン 電極 114との間の領域にあって第 1のフィールドプレート電極 116をドレイン電極 114 力も遮蔽する遮蔽部 119を含む。また、第 2のフィールドプレート電極 118が、ゲート 長方向の断面視において、段差部を有し、段と段とを接続する縦型部が遮蔽部 119 となっている。
[0043] 遮蔽部 119の上端は、第 1のフィールドプレート電極 116の上面よりも上部、つまり 、半導体基板 110 (化合物半導体 111)から遠ざかる側に位置して 、る。
[0044] ゲート長方向における断面視において、第 1のフィールドプレート電極 116とゲート 電極 113と力も構成される構造体の上部に第 2のフィールドプレート電極 118がォー バーラップするオーバーラップ領域のゲート長方向の長さを Lolとし、ゲート長を Lgと したときに、
Figure imgf000014_0001
である。例えば、 Lol=0、つまり、 LolZLg = 0とすることができる。
[0045] 図 1においては、第 2のフィールドプレート電極 118は第 1のフィールドプレート電極 116の側面を被覆する一層の絶縁膜 (第 2の絶縁膜 117)に接して設けられている。 ゲート電極 113の上面と略同一水平面内にお!、て、第 2のフィールドプレート電極 11 8力 第 1のフィールドプレート電極 116の側面から上面にわたって設けられた絶縁 膜 (第 2の絶縁膜 117)ともオーバーラップして 、る。
[0046] 図 1の電界効果トランジスタは、ゲート電極 113とドレイン電極 114の間の領域にお Vヽて、半導体基板 110 (化合物半導体 111)の上部を被覆する第一絶縁膜 (第 1の絶 縁膜 115)と、第 1のフィールドプレート電極 116とドレイン電極 114との間の領域に おいて、第 1の絶縁膜 115上に設けられた第二絶縁膜 (第 2の絶縁膜 117)と、を有し 、第 1のフィールドプレート電極 116が、第 1の絶縁膜 115上に接して設けられている とともに、遮蔽部 119の下端が第 2の絶縁膜 117上に接している。これは、第 1のフィ 一ルドプレート電極 116の下端が、遮蔽部 119の下端よりも半導体基板 110 (化合物 半導体 111)の側に位置する構成である。
[0047] 化合物半導体 111は、 Asを含む III V族化合物半導体層構造である。
[0048] 第 1のフィールドプレート電極 116は、ゲート電極 113と同電位となっている。また、 第 2のフィールドプレート電極 118力 ソース電極 112と同電位となっている。具体的 には、ソース電極 112と第 2のフィールドプレート電極 118と力 動作領域内では電気 的に独立に形成され、動作領域の断面視においては、ソース電極 112と第 2のフィー ルドプレート電極 118とが分離形状であるとともに、アイソレーション領域内でソース 電極 112と第 2のフィールドプレート電極 118とが電気的に接続されて!、る。
[0049] 第 1のフィールドプレート電極 116は、ゲート電極 113から離隔して設けられた電界 制御電極を含む。
[0050] 図 1の電界効果トランジスタにおいては、第 2のフィールドプレート電極 118と第 1の フィールドプレート電極 116とがオーバーラップしているとともに、第 2のフィールドプ レート電極 118とゲート電極 113ともオーバーラップして!/、るが、第 2のフィールドプレ ート電極 118と第 1のフィールドプレート電極 116とがオーバーラップして!/、るとともに 、第 2のフィールドプレート電極 118とゲート電極 113とはオーバーラップして!/、な!/ヽ 構成とすることちでさる。
[0051] また、ゲート長方向の断面視において、ゲート電極 113端部からドレイン電極 114 に向力 第 1のフィールドプレート電極 116のゲート長方向の延出幅を Lfpl、第 2の フィールドプレート電極 118の下面のゲート長方向の長さ、つまり遮蔽部 119のゲー ト側端部力も第 2のフィールドプレート電極 118のドレイン側端部までの第 2のフィー ルドプレート 118下面のゲート長方向の長さを Lfp2、としたときに、下記式（1)を満た すように構成されて 、てもよ 、。
[0052] 0. 5 X Lfpl≤Lfp2 (1)
また、実施例で後述するように、本実施の形態の電界効果トランジスタをワイドリセス 構造としてもよぐこのとき、化合物半導体 111上に接してゲート電極 113が設けられ るとともに、化合物半導体 111とドレイン電極 114との間にコンタクト層（図 5中の GaA s層 133)が介在し、コンタクト層がリセス構造を有し、コンタクト層の底面に露出した化 合物半導体 111 (図 5中の AlGaAs層 132)上に第 1の絶縁膜 115が設けられ、第 1 の絶縁膜 115上に接して第 1のフィールドプレート電極 116が設けられ、第 1のフィー ルドプレート電極 116の側面を被覆する第 2の絶縁膜 117に接し第 2のフィールドプ レート電極 118が設けられ、ゲート電極 113端部からドレイン電極 114に向かう第 1の フィールドプレート電極 116のゲート長方向の延出幅を Lfpl、第 2のフィールドプレ ート電極 118の下面のゲート長方向の長さを Lfp2、ゲート電極 113とコンタクト層のリ セス底面のドレイン側端部との距離を Lgr、第 1のフィールドプレート電極 116の側面 における第 2の絶縁膜 117の厚さを d3、としたときに、下記式（1)および式（2)を満た すように構成されて 、てもよ 、。
[0053] 0. 5 X Lfpl≤Lfp2 (1)
Lfpl +Lfp2 + d3≤ 3/5 X Lgr (2)
また、ゲート長方向の断面視において、第 2のフィールドプレート電極 118の下面の ゲート長方向の長さを Lfp2、第 1のフィールドプレート電極 116とゲート電極 113との 間の領域における第 2のフィールドプレート電極 118の遮蔽部 119の下面と、化合物 半導体 111との距離を d2、としたときに、下記式（3)を満たすように構成されていても よい。
[0054] d2≤0. 5 X Lfp2 (3)
第 1の絶縁膜 115は、例えば、酸化膜であり、さらに具体的には、 SiO膜である。
2
[0055] 以下、図 1に示した電界効果トランジスタの構成をさらに詳細に説明する。
[0056] この電界効果トランジスタにおいては、半導体基板 110上に成長した化合物半導 体 111の表面に、ソース電極 112およびドレイン電極 114が形成されている。また、 ゲート電極 113と第 1の絶縁膜 115を挟んだ第 1のフィールドプレート電極 116とが形 成されており、第 1のフィールドプレート電極 116は、デバイスの活性領域上あるいは 絶縁分離領域上でゲート電極 113と電気的に接続されている。さらに、第 2の絶縁膜 117を挟んで第 2のフィールドプレート電極 118が第 1のフィールドプレート電極 116 と隣接した 2重（デュアル)フィールドプレート構造である。第 2のフィールドプレート電 極 118は、デバイスの絶縁分離領域上で、ソース電極 112と電気的に接続されてい る。
[0057] なお、第 1のフィールドプレート電極 116 (第一フィールドプレート）の下面と、化合 物半導体 111 (化合物半導体層構造)の上面と間には、絶縁膜のみが存在する、例 えば、第一絶縁膜 (第 1の絶縁膜 115)が存在する形態とされる。その際、第一絶縁 膜 (第 1の絶縁膜 115)の厚さ dlは、第 1のフィールドプレート電極 116 (第一フィール ドプレート）に印加される電圧に起因して、該第一絶縁膜 (第 1の絶縁膜 115)中に形 成される電界が、この絶縁膜の絶縁破壊を引き起こす、破壊電界強度を超えない範 囲に選択する。例えば、ゲート 113に印加されるターンオン電圧:約 IVと同じ電圧が 、第 1のフィールドプレート電極 116 (第一フィールドプレート）に印加される際にも、 該破壊電界強度を超えない範囲とする条件として、第一絶縁膜 (第 1の絶縁膜 115) が SiO膜である場合、少なくとも、 dl≥lnmの範囲に選択することが必要である。ま
2
た、第 1のフィールドプレート電極 116 (第一フィールドプレート）を、ゲート電極と同電 位とした際、有効な電界緩和を達成する上では、 Lfplと dlの比率を、少なくとも、 Lf pl³dlの範囲に選択することが必要である。一般に、第一絶縁膜 (第 1の絶縁 膜 115)に利用する絶縁膜の誘電率： ε 1、真空中の誘電率： ε を利用して、表記す
0
る際、 Lfplと dlの比率を、 Lfpl≥dl X ( ε 1/ ε )の範囲に選択することが好ましい 。例えば、第一絶縁膜 (第 1の絶縁膜 115)が SiO膜である場合、 SiO膜の誘電率
2 2
を ε と表記すると、 Lfplと dlの比率を、 Lfpl≥dl X ( £ / ε )の範囲に選択
Si02 Si02 0
することが好ましい。
[0058] 一方、第 1のフィールドプレート電極 116 (第一フィールドプレート）と、第 2のフィー ルドプレート電極 118 (第二フィールドプレート）とは、第二絶縁膜 (第 2の絶縁膜 117 )を挟んで！/ヽる状態に形成する形態とされる。
[0059] 半導体基板 110や化合物半導体 111中のチャネル層の構成材料として、 GaAsを はじめとする III V族化合物半導体を用いることができる。 III— V族化合物半導体と しては、例えば、 GaAs, AlGaAs、 InP、 GalnAsPが挙げられる。 III V族化合物半 導体力もなる材料を用いることで、さらに高速かつ高出力の電界効果型トランジスタ が実現される。化合物半導体 111は、さらに具体的には、 GaAs層および AlGaAs層 が下（半導体基板 110側）からこの順に積層された構成である。また、 AlGaAs層とソ ース電極 112およびドレイン電極 114との間に、コンタクト層として機能する GaAs層 1S さらに設けられていてもよい。
[0060] なお、半導体基板 110としては、高抵抗の基板が利用される。特に、高周波領域で 使用される FETを作製する目的では、例えば、作製される FETで構成されるマイクロ 波集積回路を該基板上に形成する際には、少なくとも、該半導体基板の抵抗率は、 > 104ohm'cmの範囲に選択することが好ましい。すなわち、該半導体基板の抵抗 率をは、 > 104ohm'cmに選択することで、該マイクロ波集積回路の動作周波数が、 10GHz以下である際、発生する損失を問題とならない範囲に抑制することができる。 特に、 III— V族化合物半導体基板を採用する際には、所謂、半絶縁性基板を利用 することがより好まし!/、。
[0061] 第 1の絶縁膜 115および第 2の絶縁膜 117の具体的な組み合わせとして、例えば、 第 1の絶縁膜 115および第 2の絶縁膜 117を、それぞれ SiO膜および SiN膜とする
2
構成が挙げられる。こうすることにより、化合物半導体 111の表面における表面電荷 の発生を、さらに効果的に抑制することができる。
[0062] また、この電界効果トランジスタは、第 1のフィールドプレート電極 116およびゲート 電極 113と、第 2のフィールドプレート電極 118とのオーバーラップ領域のゲート長方 向の長さ： Lolと、ゲート長： Lgとの間に、
(i) Lol=0、または
Figure imgf000018_0001
が成り立つ構成となっている。
[0063] オーバーラップ領域とは、ゲート長方向における断面視において、第 2のフィールド プレート電極 118と、第 1のフィールドプレート電極 116およびゲート電極 113とから なる構造体とがゲート長方向に互 ヽにオーバーラップして 、る領域である。
[0064] オーバーラップ領域を、上記 (ii)を満たす構成とすることにより、利得の転換点を高 周波数側に存在させることが可能であるため、高周波領域における利得の低下を抑 制し、高周波特性を向上させつつ、第 1のフィールドプレート電極 116をドレイン電極 114からさらに確実にシールドすることができる。そして、 Lolと Lgとの比を上記範囲と することにより、ゲート'ソース間の余分な寄生容量の大きさを、ゲート電極 113のゲ ート長 Lgに起因する真の容量に対して充分に小さくすることができる。
[0065] なお、上記 (ii)を満たす構成の場合、さら〖こ好ましくは、 0<Lol/Lg≤0. 7とする ことができる。こうすることにより、ゲート'ソース間の寄生容量をさらに好適に抑制する ことができる。また、転換点の低周波数側へのシフトをさらに安定的に抑制することが できる。
[0066] また、オーバーラップ領域の長さ： Lolが上記 (i)を満たす構成とすることにより、ゲ ート 'ソース間の寄生容量をさらに好適に抑制することができる。また、利得の低下を さらに好適に抑制可能である。
[0067] なお、第 1のフィールドプレート電極 116 (第一フィールドプレート）側壁と、第 2のフ ィールドプレート電極 118 (第二フィールドプレート）の遮蔽部 119と間も、第二絶縁 膜 (第 2の絶縁膜 117)が挟まれている結果、付加的な寄生容量が生成している。こ の遮蔽部 119に起因する、付加的な寄生容量も、ゲート'ソース間の寄生容量に寄 与を示す。力かる遮蔽部 119に起因する、付加的な寄生容量の寄与を抑制する上で は、第 1のフィールドプレート電極 116 (第一フィールドプレート）側壁の高さ： Mplは 、少なくとも、ゲート電極 113の高さ： hgを超えない範囲に設定する。すなわち、図 2 に示す構成において、第 1のフィールドプレート電極 116 (第一フィールドプレート） 側壁の高さ： Mplは、一般に、 hfpl≤0. 4 /z mの範囲に選択することが好ましい。
[0068] 遮蔽部 119は、第 2のフィールドプレート電極 118のうち、第 1のフィールドプレート 電極 116とドレイン電極 114との間に設けられるとともに、半導体基板 110の法線方 向に延在する領域である。遮蔽部 119は、第 1のフィールドプレート電極 116の側面 に沿って設けられており、第 1のフィールドプレート電極 116をドレイン電極 114から 遮蔽する。そして、遮蔽部 119の上面（上端）が第 1のフィールドプレート電極 116の 上端 (上面)よりも上に位置して 、るため、電気力線の集中しやす 、第 1のフィールド プレート電極 116の上部の角部およびその上下の領域を遮蔽部 119により遮蔽する ことができる。このため、第 1のフィールドプレート電極 116とドレイン電極 114との間 の帰還容量の発生を好適に抑制することができる。
[0069] また、第 1のフィールドプレート電極 116の下端が、遮蔽部 119の下端よりも化合物 半導体 111側に位置する。これは、各々のフィールドプレート直下の絶縁膜の厚さが 、ゲート電極 113側力も遠ざかるにつれて厚くなつている構成である。さらに具体的に は、ゲート電極 113とドレイン電極 114との間に、ゲート電極 113と同電位の第 1のフ ィールドプレート電極 116と、ソース電極 112と同電位の第 2のフィールドプレート電 極 118とが、それぞれ、第 1の絶縁膜 115および第 2の絶縁膜 117上に順次形成さ れている。このようにすることによって、ドレイン側においてフィールドプレートの効き 方を緩やかにし、理想的な電界分布とすることができる。このため、耐圧をさらに効果 的に向上させることができる。
[0070] また、第 1のフィールドプレート電極 116は、ゲート電極 113と同電位である。また、 第 2のフィールドプレート電極 118は、所定の電位に固定することでき、例えば、ソー ス電極 112と同電位である。このようにすることによって、第 1のフィールドプレート電 極 116とドレイン電極 114との間の容量を、より一層確実に低減することができる。ま た、第 2のフィールドプレート電極 118に印加される電圧をダイナミックに変動させて ちょい。
[0071] また、第 2のフィールドプレート電極 118がソース電極 112と同電位となることにより 、第 1のフィールドプレート電極 116をドレイン電極 114から遮蔽して、第 1のフィール ドプレート電極 116とドレイン電極 114間の電気力線の大部分を終端させる。このた め、第 1のフィールドプレート電極 116とドレイン電極 114との間の帰還容量を大幅に 低減することが可能となり、トランジスタの高周波領域の利得が向上する。
[0072] また、図 1の電界効果トランジスタでは、ゲート電極 113とドレイン電極 114の間にお いて、ゲート電極 113と同電位の第 1のフィールドプレート電極 116と、ソース電極 11 2と同電位の第 2のフィールドプレート電極 118が、それぞれ、第 1の絶縁膜 115およ び第 2の絶縁膜 117上に順次形成されている。そして、空気よりも誘電率の高い第 2 の絶縁膜 117を挟んで、ゲート電極 113と同電位の第 1のフィールドプレート電極 11 6と、ソース電極 112と同電位の第 2のフィールドプレート電極 118力 ドレイン電極 1 14方向に順次配置されることで、ゲート電極 113近傍の電界集中力、第 1のフィール ドプレート電極 116のみの従来構造（図 19)の場合と比較して、大幅に緩和される。 従って、より高いドレイン電圧までトランジスタ動作が可能となる。
[0073] また、第 2のフィールドプレート電極 118が化合物半導体 111の表面ではなぐ絶縁 膜上に形成されているため、電子の注入も低く抑えられる。このため、化合物半導体 トランジスタでしばしば問題となる、負の電荷の注入に起因する負の表面電荷に因る 、高周波動作時の飽和出力低下を好適に抑制することができる。
[0074] 以上のように、本実施の形態の電界効果トランジスタにおいては、ドレイン電極 114 とゲート電極 113との間の帰還容量が大幅に低減され、かつゲート電極 113近傍の 電界集中も大幅に緩和される。このため、図 1の電界効果トランジスタは、高利得と高 電圧動作が可能となり、高周波動作時の出力特性が格段に向上した構成となってい る。例えば、図 1の電界効果トランジスタは、ゲート一ドレイン電極間の帰還容量を低 減して高い利得を有するとともに、ゲート耐圧と飽和出力の低下のトレードオフが改 善されるため、電圧 35V以上の高電圧においても、高出力動作が可能な構成である
[0075] また、ゲート電極 113と第 1のフィールドプレート電極 116とが独立した部材となって いるため、これらの材料をそれぞれ独立に選択することができる。例えば、ゲート電極 113として、ショットキー特性が良好な金属材料と、第 1のフィールドプレート電極 116 として、配線抵抗が低ぐ絶縁膜 (第 1の絶縁膜 115)と密着性の良い金属材料をそ れぞれ独立に選択することが可能となる。このため、高利得、高電圧動作の観点から 、後述する第 2の実施の形態より、さらに優れた高周波 ·高出力特性が得られるという 効果を奏する。
[0076] 第 2のフィールドプレート電極 118の寸法は、電界集中の緩和と帰還容量低減の観 点から決定することができ、例えば、図 2において、以下のように決めることがさらに好 ましい。なお、図 2および以下の説明において、ゲート長方向の断面視における長さ を示す各記号の意味は以下の通りである。
Lg :ゲート長、
Lfpl :ゲート電極 113のドレイン側端部から第 1のフィールドプレート電極 116のドレ イン電極 114側端部までの長さ、
Lfp2 :第 2のフィールドプレート電極 118の下面のゲート長方向の長さ、つまり、遮蔽 部 119のゲート側端部から第 2のフィールドプレート電極 118のドレイン側端部までの 第 2のフィールドプレート 118下面のゲート長方向の長さ、
Lfd:第 1のフィールドプレート電極 116とゲート電極 113と力 構成される構造体なら びに第 2の絶縁膜 117と第 2のフィールドプレート電極 118の第 2の絶縁膜 117を挟 んでの交差量、 Lfd=Lol+d3である、
Lgd：ゲート電極 113とドレイン電極 114との間の距離、
Lgr：リセス構造を有するトランジスタの場合、ゲート電極 113のドレイン側端部とコン タクト層のリセス底面のドレイン側端部との距離、
dl :第 1のフィールドプレート電極 116の底面と化合物半導体 111との距離。図 2で は、第 1の絶縁膜 115の厚さに対応する。
d2：第 2のフィールドプレート電極 118の底面と化合物半導体 111との距離。図 2で は、第 1の絶縁膜 115の厚さと第 2の絶縁膜 117の厚さの和に対応する。
d3：第 1のフィールドプレート電極 116と第 2のフィールドプレート電極 118に挟まれ た絶縁膜の厚さ。図 2においては、第 2の絶縁膜 117のゲート長方向の厚さに対応す る。
Lol：ゲート電極 113と第 1のフィールドプレート電極 116とから構成される構造体と第 2のフィールドプレート電極 118とのオーバーラップ領域のゲート長方向の長さ。
[0077] 第 1のフィールドプレート電極 116のドレイン側への張り出し量： Lfplは、例えば、 0 . 5 mとすることができる。こうすることにより、ゲート電極 113のドレイン側端部への 電界集中をより一層効果的に抑制することができる。また、 Lfplは、 1. 5 m以下と することができる。こうすることにより、帰還容量の増加に伴う高周波特性の低下をさら に確実に抑制することができる。
[0078] また、第 2のフィールドプレート電極 118に関して、そのゲート長方向の長さ： Lfp2 は、例えば、
0. 5 X Lfpl≤Lfp2 (1)
とすることができる。こうすることにより、第 1のフィールドプレート電極 116とドレイン電 極 114との間の電気力線をさらに充分に遮断することができる。
[0079] 一方、耐圧の観点からは、ドレイン電極 114と化合物半導体 111との間にコンタクト 層（図 2では (不図示)）を形成するとともに、第 2のフィールドプレート電極 118の端部 をドレイン電極 114から一定割合の距離だけ離すことが好ましい。この点では、例え ば、所謂、ワイドリセス構造を採用した場合、第 1のフィールドプレート電極 116と第 2 のフィールドプレート電極 118に挟まれた絶縁膜の厚さを d3、ゲート電極 113とコン タクト層のリセス底面のドレイン側端部との距離を Lgr (図 5)とすると、例えば、 Lf p 1 + Lf p 2 + d3≤ 3/5 X Lgr (2)
を満たす構成とすることができる。こうすることにより、より一層耐圧を向上させることが できる。また、上記式（1)および式（2)を同時に満たす構成とすることがさらに好まし い。
[0080] なお、該ワイドリセス構造を採用する際、ゲート電極 113とコンタクト層のリセス底面 のドレイン側端部との距離: Lgrは、耐圧向上の観点から、少なくとも、 Lgr≥Lgを満 足する範囲に選択する必要がある。なお、このワイドリセス構造において、第一絶縁 膜 (第 1の絶縁膜 115)により被覆される、化合物半導体 111 (化合物半導体層構造) の表面に形成される、界面準位の影響による、パワー特性低下を防ぐためには、この Lgrは、 Lgr≤ 3 mの範囲に選択することが好ましい。
[0081] 第 1のフィールドプレート電極 116 (第一フィールドプレート）と、第 2のフィールドプ レート電極 118 (第二フィールドプレート）との挟まれる絶縁膜、すなわち、第二絶縁 膜 (第 2の絶縁膜 117)は、この両者間を絶縁分離している。第 1のフィールドプレート 電極 116 (第一フィールドプレート）を、ゲート電極 113と同じ電位に、第 2のフィール ドプレート電極 118 (第二フィールドプレート）をソース電極 112と同じ電位にする際、 力かる部位にぉ 、て、第二絶縁膜 (第 2の絶縁膜 117)の絶縁破壊が生じな 、ように 、絶縁膜の厚さ： d3を選択する必要がある。例えば、ゲートのターンオン電圧 IVの時 に、該第二絶縁膜 (第 2の絶縁膜 117)の絶縁破壊強度 Ebreak2とすると、少なくとも 、 Ebreak2> (lVZd3)、すなわち、 d3 > (lV/Ebreak2)を満足するようにする。
[0082] 一方、第 1のフィールドプレート電極 116 (第一フィールドプレート）と、第 2のフィー ルドプレート電極 118 (第二フィールドプレート）と、それに挟まれる絶縁膜で構成さ れるキャパシタに起因する寄生容量を低減する上では、第二絶縁膜 (第 2の絶縁膜 1 17)に用いる絶縁膜の厚さ： d3、ならびに、該絶縁膜の誘電率： ε 2は、 0. 5 m≥d 3/ ( ε 2/ ε )≥0. 01 μ mの範囲に選択することが好ましい。
0
[0083] また、第 1の絶縁膜 115の厚さを dlとしたとき、第 1のフィールドプレート電極 116と ドレイン電極 114間の絶縁膜上の、第 2のフィールドプレート電極 118と化合物半導 体 111の距離 d2は、例えば、
d2≤0. 5 X Lfp2 (3)
とすることができる。上記構成は、例えば、第 1の絶縁膜 115の厚さおよび第 2の絶縁 膜 117の厚さを、上記式 (3)を満たす厚さになるよう調節することにより得られる。こう すれば、第 1のフィールドプレート電極 116とドレイン電極 114間の電気力線をより一 層充分に遮断することができる。
[0084] なお、第 2のフィールドプレート電極 118と化合物半導体 111の距離 d2は、例えば 、第 1の絶縁膜 115の厚さ： dlおよび第 2の絶縁膜 117の厚さ： d3の和である際、そ の下限は、（dl + d3)の下限によって決まる。一方、後述するように、リセス処理を行 つた後、第 2のフィールドプレート電極 118を形成する際には、絶縁膜の厚さ： d2は、 第 2のフィールドプレート電極 118 (第二フィールドプレート）に印加される電圧に起 因して、該絶縁膜中に形成される電界が、この絶縁膜の絶縁破壊を引き起こす、破 壊電界強度を超えない範囲に選択する。例えば、第 2のフィールドプレート電極 118 (第二フィールドプレート）を、ソース電極と同じ電位とする際には、該破壊電界強度 を超えない範囲とする条件として、絶縁膜が SiO膜である場合、少なくとも、 d2≥ln mの範囲に選択することが必要である。
[0085] また、本実施の形態において、 0≤Lfdであり、かつ第 2の絶縁膜 117の両側に接し て第 1のフィールドプレート電極 116と第 2のフィールドプレート電極 118とがそれぞ れ設けられた構成である。第 1のフィールドプレート電極 116と第 2のフィールドプレ ート電極 118とが一層の絶縁膜によって離隔された構成とすることにより、第 1のフィ 一ルドプレート電極 116をドレイン電極 114からさらに確実に遮蔽することができる。
[0086] ここで、第 1の絶縁膜 115の表面に同一水平面上に第 1のフィールドプレート電極 1 16と第 2のフィールドプレート電極 118を設けた後、その上面全面に絶縁膜を設けて これらのフィールドプレート間を絶縁する場合、電極間の埋設不良により、絶縁膜に エアギャップが生じる懸念がある。すると、エアギャップにおける誘電率の低下により 、第 1のフィールドプレート電極 116のゲート電極 113に対する遮蔽効果が低下する 懸念がある。そこで、本実施の形態では、第 1のフィールドプレート電極 116の形成 後、第 1のフィールドプレート電極 116の側面から第 1の絶縁膜 115の上面にわたつ て第 2の絶縁膜 117を設け、第 2の絶縁膜 117上に第 2のフィールドプレート電極 11 8を形成することにより、第 2の絶縁膜 117にエアギャップが形成されることが抑制さ れる。よって、第 2のフィールドプレート電極 118を第 2の絶縁膜 117に直接接する状 態で安定的に形成可能である。 以下の実施の形態では、第 1の実施の形態と異なる点を中心に説明する。
[0087] (第 2の実施の形態）
第 1の実施の形態においては、ゲート電極 113と第 1のフィールドプレート電極 116 が構造的に分離されており、素子のアイソレーション領域で電気的に接続する構成 の場合を例に説明した力 ゲート電極 113と第 1のフィールドプレート電極 116とが連 続一体に形成された一体型の構成であってもよ 、。
[0088] 図 3は、本実施の形態の電界効果トランジスタの構成を示す断面図である。
[0089] 図 3に示した電界効果トランジスタの基本構成は、第 1の実施の形態に記載の電界 効果トランジスタ（図 1)と同様であるが、第 1のフィールドプレート電極 116が、ゲート 電極 113と連続一体に構成されている。なお、本明細書において、「連続一体」とは、 連続体として一体に成形されていることをいう。また、単一部材からなり、接合部を有 しな 、構造であることが好まし 、。ゲート電極 113と第 1のフィールドプレート電極 116 とを一体型とすることにより、これらの電極を同一工程で同時に形成することが可能で あるとともに、安定的に製造することが可能な構成とすることができる。また、第 1のフ ィールドプレート電極 116の電位をさらに確実にゲート電極 113と同電位とすることが できる。また、ゲート電極 113と第 1のフィールドプレート電極 116とが連続一体である ため、ゲート電極 113の側面よりドレイン電極 114側を、さらに確実に遮蔽することが 可能となる。
[0090] なお、図 3の構成においては、化合物半導体 111として、 GaAs層 131、 AlGaAs 層 132および GaAs層 133からなる積層構造が設けられている。 GaAs層 131、 A1G aAs層 132および GaAs層 133は、それぞれ、動作層、ショットキー層およびコンタク ト層として機能する。また、 AlGaAs層 132とソース電極 112およびドレイン電極 114 との間に GaAs層 133が設けられており、ゲート電極 113の下部を一部、 GaAs層 13 3の開口部に埋め込んだ、所謂、ゲートリセス構造を有している。これにより、第 1のフ ィールドプレート電極 116の作用と相俟ってさらに優れたゲート耐圧が得られる。
[0091] (第 3の実施の形態）
以上の実施の形態においては、第 1のフィールドプレート電極 116の下面力 遮蔽 部 119の下面よりも化合物半導体 111の側に位置する構成の場合にっ 、て説明し た。以上の実施の形態に記載の電界効果トランジスタにおいて、遮蔽部 119の下面 力 第 1のフィールドプレート電極 116の下面よりも下部すなわち化合物半導体 111 側に位置する構成とすることもできる。本実施の形態では、第 2の実施の形態のトラン ジスタの場合を例に説明する。
[0092] 図 11は、本実施の形態の電界効果トランジスタの構成を示す断面図である。
[0093] 図 11に示した電界効果トランジスタでは、遮蔽部 119の下端力 第 1のフィールド プレート電極 116の下端よりも AlGaAs層 132の側に位置する。具体的には、ゲート 電極 113とドレイン電極 114との間の領域にお!、て、 AlGaAs層 132表面を被覆する 第 1の絶縁膜 115を有し、第 1のフィールドプレート電極 116とドレイン電極 114との 間の領域において、第 1の絶縁膜 115に凹部 (不図示）が設けられ、第 1のフィールド プレート電極 116が、第 1の絶縁膜 115上に接して設けられている。そして、第 2のフ ィールドプレート電極 118の遮蔽部 119の下端が凹部内に位置しており、第 2のフィ 一ルドプレート電極 118の下面およびその近傍が、凹部内に埋設されている。また、 遮蔽部 119の形成領域において第 2の絶縁膜 117が除去されるとともに第 1の絶縁 膜 115がエッチング除去されて薄化している。そして、遮蔽部 119が薄化部に接して いる。
[0094] このようにすれば、遮蔽部 119の上部（上端）が第 1のフィールドプレート電極 116 の上面力 上部に突出するとともに、遮蔽部 119の下面（下端)が第 1のフィールドプ レート電極 116の下面よりも AlGaAs層 132側に突出する構成となる。このため、第 1 のフィールドプレート電極 116の側面の遮蔽に加えて、特に電気力線の集中しやす い第 1のフィールドプレート電極 116の上部の角部および下部の角部を、ドレイン電 極 114に対して、さらに効果的に遮蔽することができる。よって、第 1のフィールドプレ ート電極 116とドレイン電極 114との間の帰還容量をさらに低減し、高周波特性を向 上させることができる。
[0095] 下記の実施例においては、 FETの動作にかかわるキャリアとして、電子を用いる事 例を示すが、勿論、キャリアとして、正孔を用いる構成においても、第 2のフィールドプ レートによる遮蔽効果は、全く同様に得られる。
実施例
[0096] 以下、具体的な実施例を用いて、以上の実施の形態の構成をさらに詳細に説明す る。実施例 1〜実施例 5は、第 2または第 3の実施の形態に対応し、実施例 6〜実施 例 10は第 1または第 2の実施の形態に対応する。
[0097] (実施例 1)
本実施例では、図 3に示した電界効果トランジスタを作製し、評価した。半導体基板 110として、高抵抗 GaAs (半絶縁性 GaAs)基板を用い、化合物半導体 111に対応 する層として、例えば、 AlGaAsバッファ層（不図示）を 100nm、 GaAs層 131を 400 nm、 AlGaAs層 132 (A1組成比 0. 20、厚さ 30nm)、および GaAs層 133 (Siドナー 濃度 1 X 1017cm_3、厚さ 50nm)を形成した。金属膜として AuGe、 Niおよび Auをこ の順に蒸着し、リフトオフ工程を用いてソース電極 112、ドレイン電極 114を形成し、 窒素雰囲気中 420°Cで熱処理することによりォーミックコンタクトを形成した。
[0098] 次に、第 1の絶縁膜 115として、例えば熱 CVD法を用いて、 SiO膜を lOOnm形成
2
してゲート電極 113の形成領域をドライエッチングにより開口した。さらに、第 1の絶縁 膜 115の SiO膜をマスクとして、 GaAs層 133の露出部を選択的に除去した。 GaAs
2
の除去は、塩素とフッ素を含むガスを用いたドライエッチングにより行った。
[0099] 続、て、半導体基板 110の上面全面に Tiおよび A1をこの順に蒸着し、リフトオフ法 を用 、てゲート電極 113と第 1のフィ一ルドプレート電極 116との一体型電極を形成 した。ゲート電極 113のゲート長 Lg = l . 0 mとし、第 1のフィールドプレート電極 11
6の: Lfp l = 0. とした。
[0100] そして、第 2の絶縁膜 117として、 SiNを 150nm成膜し、その上層に、 Ti、 Ptおよび
Au膜をこの順に蒸着後、リフトオフすることにより、第 2のフィールドプレート電極 118 を形成した。第 2のフィールドプレー卜電極 118の： Lfd= 0. 4 μ ΐη Lfp2 = l . O ^ m とした。その後の配線工程において、第 2のフィールドプレート電極 118をソース電極
112とアイソレーション領域にて電気的に接続した。
[0101] また、本実施例の効果を従来構造に対して比較するため、従来構造のフィールドプ レートトランジスタとして、第 2のフィールドプレート電極 118を有しな!/、電界効果トラン ジスタ（図 19)を作製した。
[0102] 図 4は、動作周波数 1. 5GHzにおける本実施例および従来のトランジスタのパワー 特性評価結果を示す図である。本実施例では、トランジスタの発熱の影響を抑制して
、本実施例の効果を明確にするため、ゲート幅 4mmの基本素子の連続動作で比較 した。
[0103] 図 4に示したように、従来のトランジスタ（図 19)では、比較的低い動作電圧におい ては、フィールドプレート部 216に因るゲート一ドレイン電極間の帰還容量により、充 分な利得が得られず、 15V以上の動作電圧にぉ 、ても利得が 15dB程度であった。 また、出力密度についても、 35V以上の動作電圧において表面準位による RF動作 時のドレイン電流が低下する現象が現れ、飽和出力が 2. OWZmmの値で飽和の傾 I口」にある。
[0104] これに対し、本実施例のトランジスタでは、ゲート ドレイン電極間の帰還容量が低 減されるため、低い動作電圧から 16dB程度の高い利得が得られた。さらに、第 1のフ ィールドプレート電極 116と第 2のフィールドプレート電極 118と力 第 2の絶縁膜 11 7を介して隣接しているため、電界集中の緩和効果が高くなり、 50V動作まで表面準 位による RF動作時のドレイン電流減少は現れず、動作電圧と共に飽和出力密度は 増加し、 3. OWZmmの飽和出力密度を実現した。
[0105] また、上記実施例では GaAs層 133に埋め込む形でゲート電極 113を形成したトラ ンジスタにつ ヽて説明した力 以下の構成のトランジスタの作製および評価も行った
[0106] 図 5は、本実施例のトランジスタの別の構成を示す図である。
[0107] 図 5に示した電界効果トランジスタの基本構成は図 3に示したものと同様に、ソース 電極 112と AlGaAs層 132の表面との間およびドレイン電極 114と AlGaAs層 132の 表面との間に GaAs層 133との間に、コンタクト層が介在する構成であるが、図 5では 、所謂、ワイドリセス構造となっている。図 5に示した電界効果トランジスタでは、 GaAs 層 133に開口部が設けられ、半導体基板 110から上部に遠ざかるほど、開口部が拡 径している。 GaAs層 133の底面における開口部の開口幅よりもゲート電極 1 13のゲ ート長が短ぐ GaAs層 133底面において、開口部力も AlGaAs層 132が露出してお り、 AlGaAs層 132の露出面と第 1のフィールドプレート電極 1 16との間に第 1の絶縁 膜 115が設けられた構成となっている。力かる構成を採用した場合、第 1のフィールド プレート電極 116およびその直下の絶縁膜構造との相乗作用により、ゲート電極 113 のドレイン側端部の電界集中をより効果的に分散 ·緩和することができる。
[0108] 本実施例では、図 5に示すトランジスタを、以下の手順で形成した。ソース電極 112 およびドレイン電極 114を 5 m間隔で形成した後、所定の領域にレジストを設け、こ のレジストをマスクとして、ソース電極 112とドレイン電極 114との間の中心から 2. 5 μ mの幅の GaAs層 133を選択的に除去した。 GaAsの除去は、塩素とフッ素を含むガ スを用いたドライエッチングにより行った。
[0109] そして、第 1の絶縁膜 115として、例えば熱 CVD法を用いて、 SiO膜を lOOnm形
2
成し、 SiO膜のゲート電極形成領域をドライエッチングにより開口した。 Tiおよび A1
2
をこの順に蒸着後、リフトオフして、ゲート電極 113および第 1のフィールドプレート電 極 116の一体型電極を形成した。ゲート電極 113のゲート長 Lg= l. 0 m、第 1の フィールドプレート電極 116の Lfpl = 0. 8 μ mとした。
[0110] 得られたトランジスタについて、上述した評価を行ったところ、さらに利得の高いトラ ンジスタ特性が得られた。
[0111] 次に、図 4の評価に用いたトランジスタについて、周波数と利得の関係を調べた。具 体的には、図 3および図 19に示したトランジスタにおいて、電源電圧 Vdd= 28V、ゲ ート幅 Wg = 2mm、ゲート長 Lg= l. O ^ m, Lfpl = 0. 8 m、 d3 = 150nmとして、 Lfd=0 m、 0. 4 m、 1. 0 m、 1. 4 m、 2. 0 mおよび 3. 0 μ mと変ィ匕させて 、利得が急激に低下する転換点を調べた。
[0112] 図 22 (a)および図 22 (b)は、転換点の測定結果を示す図である。図 22 (a)は、周 波数 (GHz)と最大安定電力利得 MSG (dB)または最大有能電力利得 MAG (dB)と の関係を示す図である。図 22 (b)は、図 3に示したトランジスタにおいて、 Lfd=d3 + Lol ( μ m)と転換点（GHz)との関係を示す図である。
[0113] 図 22 (a)および図 22 (b)より、フィールドプレートを一つ有する従来のトランジスタ（ 図 19)に対して、図 3に示した構成とすることにより、利得を向上させることが可能であ つた。そして、ゲート長 Lg= l. 0 mの構成において、 0≤Lfd≤l. 0 mとすること により、転換点を 10GHz以上に維持することが可能であり、例えば、 5GHz以上の高 周波数領域においても、転換点よりも低周波数側で動作可能であり、高い利得を安 定的に得ることが可能であることがわ力つた。
[0114] また、 0≤Lfd≤l. O ^ m, Lg= l. 0 m、 d3 = 150nmより、第 1のフィールドプレ ート電極 116およびゲート電極 113と第 2のフィールドプレート電極 118とのオーバー ラップ領域のゲート長方向の長さ： Lolについて、
—d3) ZLgであり、
Figure imgf000029_0001
を満たす構成とすることにより、転換点を高周波数側に好適に維持することが可能で あることが明らかになった。
[0115] なお、本実施例では、第 2のフィールドプレート電極 118の材料となる金属として、 T i、 Ptおよび Auを用いた力 本実施例および以降の他の実施例において、第 2のフィ 一ルドプレート電極 118の材料は絶縁膜上にぉ 、て剥離しな 、導電材料であればよ ぐ例えば、他の金属材料を用いてもよい。他の導電材料として、例えば、 TiN、 WSi 、 WN、 Mo、 Alおよび Cuからなる群力も選択される一または二以上の金属が挙げら れる。これらは単層としてもよいし、複数組み合わせて多層膜構造として用いてもよい
[0116] また、以上においては、 1. 5GHz帯の化合物半導体トランジスタの実施例につい て述べたが、本実施例および以下の実施例において、他の周波数帯としてもよい。 例えば、 C帯ではゲート長 Lg = 0. 5 mを中心とし、また、準ミリ波帯ではゲート長 L g = 0. 10-0. 25 mを中心として、各寸法が前述の関係式を満たすように作製す れば、同様の効果が得られる。 以下の実施例においては、第 1の実施例と異なる点を中心に説明する。
[0117] (実施例 2)
本実施例では、ゲート電極 113および第 1のフィールドプレート電極 116と力も構成 される構造体ならびに第 2の絶縁膜 117と、第 2のフィールドプレート電極 118との、 第 2の絶縁膜 117を挟んでの交差量 Lfdの遮蔽効果への影響に関して調べた。
[0118] 図 5にデバイス構造断面図を示す。半導体基板 110として、高抵抗 GaAs (半絶縁 性 GaAs)基板を用いた。化合物半導体 111に対応する層として、 GaAs層 131 (厚さ 400nm)、 AlGaAs層 132 (Al組成比 0. 20、厚さ 30nm)、および GaAs層 133 (Siド ナー濃度 1 X 1017cm_3、厚さ 50nm)を形成した。
[0119] GaAs層 133上に、 AuGe、 Ni、および Au金属を蒸着し、リフトオフ工程を用いて、 ソース電極 112およびドレイン電極 114を 5 μ mの間隔で形成した。そして、窒素雰 囲気中、 420°Cで熱処理することによりォーミックコンタクトを形成した。
[0120] 次に、ソース電極 112およびドレイン電極 114間の中心から 2. 5 μ mの幅の GaAs 層 133を、レジストをマスクとして選択的に除去した。 GaAsの除去には、塩素とフッ 素を含むガスを用いたドライエッチングを用いた。
[0121] 次いで、第 1の絶縁膜 115として、例えば熱 CVD法を用いて、 SiO膜を lOOnm形
2
成し、第 1の絶縁膜 115のゲート電極形成領域をドライエッチングにより開口した。 Ti および Alをこの順に蒸着後、リフトオフすることにより、ゲート電極 113と第 1のフィー ルドプレート電極 116の一体型電極を形成した。ゲート電極 113のゲート長 Lg= l. O ^ m,第 1のフィールドプレート電極 116の Lfpl = 0. 8 mとした。
[0122] そして、第 2の絶縁膜 117として31?^膜を15011111成膜した。続いて、第 2の絶縁膜 1 17の上層に、 Ti、 Ptおよび Au膜を順次蒸着してリフトオフすることにより、 Lfp2= l . O /z mの第 2のフィールドプレート電極 118を形成した。このとき、交差量 Lfdが、 Lf d=— 0. 5 πι、 -0. 25 ^ m, +0. 25 m、 +0. 5 m、 +0. 75 !!1ぉょび+ 1 . 0 mと異なった素子を作製した。なお、 Lfd=0において、第 2の絶縁膜 117と第 2 のフィールドプレート 118の側面とが接し、 Lfdく 0では、これらが離隔している（図 8) 。その後の配線工程で、第 2のフィールドプレート電極 118とソース電極 112とを、ァ イソレーシヨン領域にて電気的に接続した。
[0123] また、比較のため、配線工程で、第 2のフィールドプレート電極 118がソース電極 11 2と動作層領域にて電気的に接続した試料 (図 6) (ソース'ドレイン間の距離 Lsd= l . 0 m、： Lf d = 1. 5 m)も作製した。
[0124] 図 7に、得られたトランジスタの動作周波数 1. 5GHzでのパワー特性評価結果より もとめた線形利得の Lfd依存性を示す。
[0125] 従来のトランジスタでは、 15V以上の動作電圧においても利得が 15dB程度であつ た（図 4)のに対し、図 7より、ゲート電極 113および第 1のフィールドプレート電極 116 と力もなる構造体と第 2のフィールドプレート電極 118との第 2の絶縁膜 117を挟んで の交差量 Lfdが負の場合（図 8)、第 2のフィールドプレート電極 118の遮蔽効果が小 さいため、ゲート ドレイン電極間の帰還容量の低減が充分でなぐ利得の向上がみ られない。それに対して、交差量 Lfdがゼロまたは正の値 (Lfd≥0)のとき利得の著し い向上がある。
[0126] (実施例 3)
本実施例では、図 5に示したトランジスタについて、第 1のフィールドプレート電極 1 16の長さ Lfplと第 2のフィールドプレート電極 118の長さ Lfp2との関係について調 ベた。
[0127] 本実施例にお!、ても、半導体基板 110として、高抵抗 GaAs (半絶縁性 GaAs)基 板を用い、化合物半導体 111に対応する層として、 GaAs層 131 (厚さ 400nm)、 A1 GaAs層 132 (A1組成比 0. 20、厚さ 30nm)および GaAs層 133 (Siドナー濃度 1 X 1 017cm_3、厚さ 50nm)を形成した。 GaAs層 133上に 5 μ mの間隔でソース電極 112 およびドレイン電極 114を形成した。 AuGe、 Niおよび Au金属を 5 mの間隔で蒸 着し、リフトオフ工程を用いてこれらの電極を形成した。そして、窒素雰囲気中 420°C で熱処理することによりォーミックコンタクトを形成した。
[0128] ソース電極 112、ドレイン電極 114間の中心から 2. 5 μ mの幅の GaAs層 133を、 レジストをマスクに選択的に除去した。 GaAsの除去には、塩素とフッ素を含むガスを 用 、たドライエッチングを用 ヽた。
[0129] 続いて、第 1の絶縁膜 115として、熱 CVD法を用いて、 SiO膜を lOOnm形成し、
2
第 1の絶縁膜 115のゲート電極 113の形成領域をドライエッチングにより開口した。 Ti および A1をこの順に蒸着後、リフトオフして、ゲート電極 113と第 1のフィールドプレー ト電極 116の一体型電極を形成した。ゲート電極 113のゲート長 Lg = l . 0 mとし、 第 1のフィールドプレート電極 116の Lfp l = 0. 8 μ mとした。
[0130] そして、第 2の絶縁膜 117として、 SiNを 200nm成膜（d3 = 0. 2 m)した。第 2の 絶縁膜 117の上層に、 Ti、 Ptおよび Au膜をこの順に蒸着後、リフトオフすることによ り、 Lfd= + 0. 75 mの第 2のフィールドプレート電極 118を形成した。このとき、第 2のフィールドプレート電極 118の長さ Lfp2の異なった素子、具体的には、 Lfp2 = 0 m、 0. 16 m、 0. 40 m、 0. 8 m、 1. 2 μ mおよび 1. 6 μ mの素子を作製した 。その後の配線工程で、第 2のフィールドプレート電極 118とソース電極 112とをアイ ソレーシヨン領域にて電気的に接続した。
[0131] 得られたトランジスタ（図 5)について、動作周波数 1. 5GHzでのパワー特性評価結 果より求めた線形利得の Lfp2依存性を評価した。図 9は、結果を示す図である。
[0132] 図 9より、第 1のフィールドプレート電極 116の長さ Lfp lと、第 2のフィールドプレート 電極 118の長さ Lfp2の比に関して、 0. 5≤Lfp2/Lfp l ,つまり、上記式（1)を満た す構成において、電気力線の遮断による遮蔽効果が高まり、ゲート ドレイン電極間 の帰還容量が低減して利得の著しい向上がある。
[0133] (実施例 4) 本実施例では、図 5に示した電界効果トランジスタにおいて、第 2のフィールドプレ ート電極 118の長さ Lfp2の最大値につ!、て調べた。
[0134] 本実施例でも、半導体基板 110として、高抵抗 GaAs (半絶縁性 GaAs)基板を用い
、化合物半導体 111に対応する層として、 GaAs層 131 (厚さ 400nm)、 AlGaAs層 1
32 (A1組成比 0. 20、厚さ 30nm)および GaAs層 133 (Siドナー濃度 1 X 1017cm"3
、厚さ 50nm)を形成した。
[0135] ソース電極 112およびドレイン電極 114を 5 μ mの間隔で形成した。具体的には、 A uGe、 Niおよび Au金属を順次蒸着し、リフトオフ工程を用いてこれらの電極を形成し た。そして、窒素雰囲気中 420°Cで熱処理することにより、ォーミックコンタクトを形成 した。
[0136] 次に、ソース電極 112—ドレイン電極 114間の中心から 2. 5 mの幅の GaAs層 13 3を、レジストをマスクに用いて、選択的に除去した。 GaAsの除去は、塩素とフッ素を 含むガスを用いたドライエッチングにより行った。
[0137] 続いて、第 1の絶縁膜 115として、例えば熱 CVD法を用いて、 SiO膜を lOOnm形
2
成し、第 1の絶縁膜 115のゲート電極 113の形成領域をドライエッチングにより開口し た。 Tiおよび A1をこの順に蒸着後、リフトオフして、ゲート電極 113と第 1のフィールド プレート電極 116の一体型電極を形成した。ゲート電極 113のゲート長 Lg = l . Ο μ m、第 1のフィールドプレート電極 116の Lfp l = 0. 3 mとした。
[0138] そして、第 2の絶縁膜 117として、 SiNを 200nm成膜して、その上層に、 Ti、 Ptおよ び Au膜をこの順に蒸着後、リフトオフすることにより、 Lfd= + 0. 75 mの第 2のフィ 一ルドプレート電極 118を形成した。このとき、第 2のフィールドプレート電極 1 18の長 さ Lfp2の異なった素子、具体的には、 Lfp2 = 0 m、 0. 3 m、 0. 9 m、 1. 6 m 、および 2. 3 /z mの素子を作製した。このとき、ゲート長方向の断面視における、ゲ ート電極 113と GaAs層 133のリセス底面のドレイン端との間の距離 Lgrを 3. 5 mと した。その後の配線工程で、第 2のフィールドブート電極 118はソース電極 112とアイ ソレーシヨン領域にて電気的に接続した。
[0139] また Lfp l = 0 m、 Lfp2 = 0 mの電界効果トランジスタも比較のため作製した。
[0140] 図 10は、得られたトランジスタの耐圧の評価結果を示す図である。図 10より、第 1の フィールドプレート電極 116の長さ： Lfpl = 0. 3 /ζ πι、第 2の絶縁膜 117の第 1のフィ 一ルドプレート電極 116側面の厚さ： d3 = 0. のとき、第 2のフィールドプレート 電極 118の長さ： Lfp2力^)力ら 0. 3 mまで増カロして、 Lfpl +Lfp2 + d3力^). 8 m になると、耐圧は著しく向上して、 80Vとなった。また、 Lfp2が 2. 3 /z mに増カロして、 Lfpl +Lfp2 + d3力 . 8 mになると、耐圧が 70Vまで急激に低下した。 Lfpl +Lf p2 + d3力 Lgr ( = 3. 5 m)に対して、 3/5 X Lgrより大きくなると、第 2のフィーノレ ドプレート電極 118のドレイン端の電界集中が大きくなり、耐圧が低下したものと考え られる。従って、
Lfpl +Lfp2 + d3≤ 3/5 X Lgr (2)
を満たす構成とすることにより、耐圧をさらに向上させることができる。
[0141] (実施例 5)
本実施例では、図 5に示した電界効果トランジスタにおいて、第 2のフィールドプレ ート電極 118の長さ Lfp2と第 2の絶縁膜 117の厚さ d2に関して調べた。
[0142] 本実施例にお!、ても、半導体基板 110として、高抵抗 GaAs (半絶縁性 GaAs)基 板を用い、化合物半導体 111に対応する層として、 GaAs層 131 (厚さ 400nm)、 A1 GaAs層 132 (A1組成比 0. 20、厚さ 30nm)および GaAs層 133 (Siドナー濃度 1 X 1 017cm_3、厚さ 50nm)を形成した。
[0143] 次に、 GaAs層 133上に、 5 μ mの間隔でソース電極 112およびドレイン電極 114を 形成した。 AuGe、 Niおよび Au金属を順次蒸着し、リフトオフ工程を用いて形成した 。そして、窒素雰囲気中 420°Cで熱処理することによりォーミックコンタクトを形成した
[0144] ソース電極 112とドレイン電極 114との間の中心から 2. 5 mの幅の GaAs層 133 を、レジストをマスクに選択的に除去した。 GaAsの除去は、塩素とフッ素を含むガス を用いたドライエッチングにより行った。その後、例えば、熱 CVD法を用いて、第 1の 絶縁膜 115として、 SiOを lOOnm形成し、ゲート電極 113の形成領域をドライエッチ
2
ングにより開口した。そして、ゲート電極 113と第 1のフィールドプレート電極 116の一 体型電極を、 Tiおよび A1を蒸着後リフトオフして形成した。ゲート電極 113のゲート 長 Lg= l. 0 m、第 1のフィールドプレート電極 116の Lfpl =0. 8 mとした。 [0145] 続いて、第 2の絶縁膜 117として、 SiO膜を 0. 1 m、 0. 3 m、 0. 5 mおよび 0
2
. 7 m形成した試料をそれぞれ作製し、第 2の絶縁膜 117の上層に、 i、 Ptおよび A u膜を順次蒸着後、リフトオフすることにより、第 2のフィールドプレート電極 118を形 成した。第 2のフィールドプレート電極 118の Lfp2= l. 0 mとした。また、 SiOの厚
2 さを 0.： L mとした試料の一部を分割して、 SiOをエッチング除去、または、引き続き
2
、第 1の絶縁膜 115の lOOnmのうち 50nmをエッチング除去した後その上層に Lfp2 = 1. 0 mの第 2のフィールドプレート電極 118を形成した試料も作製した（図 11)。 その後、配線工程で第 2のフィールドプレート電極 118とソース電極 112とをアイソレ ーシヨン領域にて電気的に接続した。
[0146] 図 12は、得られたトランジスタの動作周波数 1. 5GHzでのパワー特性評価結果よ りもとめた線形利得の d2/Lfp2依存性を示す。図 12より、 d2/Lfp2≤l/2で第 2 のフィールドプレート電極 118による遮蔽効果が現れ、利得の著しい向上があった。
[0147] (実施例 6)
図 13は、本実施例の電界効果トランジスタの構成を示す断面図である。図 13に示 した電界効果トランジスタの基本構成は第 2の実施形態にて参照した図 1の電界効 果トランジスタと同様であるが、所謂、ワイドリセス構造となっている点が異なる。
[0148] 半導体基板 110として、高抵抗 GaAs (半絶縁性 GaAs)基板を用いた。化合物半 導体 111に対応する層として、 GaAs層 131 (厚さ 400nm)、 AlGaAs層 132 (A1組 成比 0. 20、厚さ 30nm)および GaAs層 133 (3 ナー濃度1 1017«11_ 3、厚さ 50η m)を形成した。
[0149] ソース電極 112およびドレイン電極 114を 5. 5 μ mの間隔で形成した。ここでは、 A uGe、 Ni、 Au金属を順次蒸着後、リフトオフ工程を用いて形成した。そして、窒素雰 囲気中 420°Cで熱処理することによりォーミックコンタクトを形成した。ソース電極 112 —ドレイン電極 114間の中心から 2. 5 /z mの幅の GaAs層 133を、レジストをマスクに 用いて、選択的に除去した。 GaAsの除去は、塩素とフッ素を含むガスを用いたドライ エッチングにより行った。そして、第 1の絶縁膜 115として、 SiO膜を熱 CVD法を用
2
いて lOOnm形成し、ゲート電極 113の形成領域をドライエッチングにより開口した。
[0150] 得られた開口部を埋め込むとともに、第 1の絶縁膜 115に 0. 乗り上げる構造 のゲート電極 113を形成した。ゲート電極 113のゲート長を Lg = l . 0 mとした。ゲ ート電極 113用金属として、障壁高さが従来の Ti (下層） ZA1 (上層)金属より高ぐゲ 一トリーク電流の小さい Ptを蒸着し、レジストを用いたリフトオフ工程を用いて、ゲート 電極 113を形成した。次に、第 1のフィールドプレート電極 116を Lfp l = 0. 8 mの 寸法でゲート電極 113とは別の導電部材として形成した。このとき、第 1の絶縁膜 11 5と密着性の良い Ti、 Ptおよび Auを順次蒸着後、リフトオフして形成した。このように 、ゲート電極 113と第 1のフィールドプレート電極 116として、それぞれ適した金属材 料を用いることにより、トランジスタの特性および製造歩留まりを、さらに著しく向上さ せることができる。
[0151] 次に、第 2の絶縁膜 117として、 SiNを 150nm成膜し、その上層に第 2のフィールド プレート電極 118として、 Lfd= 0. 4 μ ι, Lfp2 = l . 0 mの TiZPtZAu電極を蒸 着リフトオフにより形成した。その後の配線工程で、第 2のフィールドプレート電極 11 8とソース電極 112とをアイソレーション領域にて電気的に接続した。
[0152] 得られた電界効果トランジスタを評価するとともに、実施例 1と比較した。具体的に は、実施例 1の方法を用いて 1. 5GHzでのパワー特性を評価したところ、実施例 1と 同程度のパワー特性を示した。ゲート電極に最適な材料の適用が可能となったため 、ゲートリーク電流の低減による素子の長期安定性がさらに増した。
[0153] なお、本実施例ではォーミックコンタクトを形成した後、第 1の絶縁膜 115として SiN をプラズマ CVD法にて lOOnm形成し、ドライエッチングによる開口で 1. 0 μ m( TM ゲート電極を形成した。もう 1つのゲート電極 113および第 1の絶縁膜 115の形成法と して、ォーミック電極形成後、 1. O /z mの矩形のゲート電極 113を蒸着リフトオフによ り形成し、第 1の絶縁膜 115として SiN膜を、例えばプラズマ CVD法を用いて 100η m形成することも可能であった。
[0154] また、本実施例において、 1. 0 mの矩形ゲート電極 1 13を蒸着リフトオフにより形 成し、例えばプラズマ CVD法を用いて、第 1の絶縁膜 115として、 SiNを lOOnm形 成することも可能であったことを説明したが、矩形ゲート電極 113として、高融点金属 である WSiを用いることも可能であった。
[0155] この場合、半導体基板 110として高抵抗 GaAs (半絶縁性 GaAs)基板を用い、化合 物半導体 111に対応する層として、例えば、 AlGaAsバッファ層（不図示） (lOOnm) 、 GaAs層 131 (400nm)、 AlGaAs層 132 (A1組成比 0. 20、厚さ 30nm)および Ga As層 133 (3 、ナー濃度1 1017«!1_ 3、厚さ 50nm)を形成した。次に、 2. の 幅の GaAs層 133を、レジストをマスクに選択的に除去した。 GaAsの除去は、塩素と フッ素を含むガスを用いたドライエッチングにより行った。
[0156] そして、スパッタ法を用いて、厚さ 500nmの WSi金属を半導体基板 110の全面に 成膜した。続いて、レジストをマスクにフッ素系ガスを用いたドライエッチングにより、ゲ ート電極 113の形成領域以外の WSi金属をエッチング除去した。そして、ソース電極 112およびドレイン電極 114を形成した。 AuGe、 Niおよび Au金属を蒸着し、リフトォ フエ程を用いてこれらの電極を形成した後、窒素雰囲気中 420°Cで熱処理すること により、ォーミックコンタクトを形成した。 以下の実施例では、実施例 6と異なる点を中心に説明する。
[0157] (実施例 7)
本実施例では、実施例 2の方法を用いてゲート電極 113および第 1のフィールドプ レート電極 116から構成される構造体と第 2のフィールドプレート電極 118との絶縁膜 を挟んでの交差量 Lfdの遮蔽効果への影響に関して調べた。
[0158] 図 14は、本実施例の電界効果トランジスタの構成を示す断面図である。本実施例 においても、半導体基板 110として、高抵抗 GaAs (半絶縁性 GaAs)基板を用いた。 半導体基板 110上に、化合物半導体 111に対応する層として、 AlGaAsバッファ層（ 不図示）（lOOnm)、 GaAs層 131 (400nm)、 AlGaAs層 132 (A1組成比 0. 20、厚 さ 30nm)および GaAs層 133 (3 、ナー濃度1 1017。111_ 3、厚さ 50nm)を、下からこ の順に形成した。
[0159] ソース電極 112およびドレイン電極 114を 5. 5 μ mの間隔で形成した。ここでは、 A uGe、 Niおよび Au金属を蒸着し、リフトオフ工程を用いて形成した。そして、窒素雰 囲気中 420°Cで熱処理することにより、ォーミックコンタクトを形成した。ソース電極 11 2、ドレイン電極 114間の中心から 2. 5 /z mの幅の GaAs層 133を、レジストをマスク に選択的に除去した。 GaAsの除去は、塩素とフッ素を含むガスを用いたドライエッチ ングにより行った。その後、第 1の絶縁膜 115として、 CVD法を用いて SiO膜を 100
2 nm形成し、ゲート電極 113の形成領域をドライエッチングにより開口した。
[0160] SiO膜に設けられた開口部に、ゲート長 Lg= l. 0 111で第1の絶縁膜115に0. 2
2
m乗り上げる構造のゲート電極 113を形成した。ゲート電極 113用金属として、障 壁高さが従来の TiZAl金属より高ぐゲートリーク電流の小さい Ptを蒸着し、レジスト •リフトオフ工程を用いてゲート電極 113を形成した。
[0161] 次に、 Lfpl = 0. 8 μ mの第 1のフィールドプレート電極 116を形成した。具体的に は、第一の絶縁膜 115と密着性の良い Ti、 Ptおよび Auを順次蒸着した後、リフトォ フして第 1のフィールドプレート電極 116を形成した。そして、第 2の絶縁膜 117として SiN膜を 200nm形成し、さらに第 2のフィールドプレート電極 118として TiZPtZAu 電極を形成した。このとき、： Lfd=— 0. 5 /ζ πι、 -0. 25 ^ m, +0. 25 m、 +0. 5 m、 +0. 75 m、および + 1. 0 μ mと、 Lfdの長さが異なった素子を作製した。そ の後の配線工程で、第 2のフィールドプレート電極 118とソース電極 112とをアイソレ ーシヨン領域にて電気的に接続した。
[0162] 得られたトランジスタの動作周波数 1. 5GHzでのパワー特性評価結果より線形利 得の Lfd依存性を実施例 2の方法を用いて求めたところ、実施例 2と同様の傾向であ つた。第 1のフィールドプレート電極 116と第 2のフィールドプレート電極 118の絶縁 膜を挟んでの交差量 Lfdが負の場合、第 2のフィールドプレート電極 118の効果が小 さく利得の向上が見られないのに対して、交差量 Lfdが正の値のとき、利得の著しい 向上があった。
[0163] (実施例 8)
本実施例では、図 14に示した電界効果トランジスタについて、実施例 3の方法を用 Vヽて第 1のフィールドプレート電極 116の長さ Lfplと第 2のフィールドプレート電極 11 8の長さ Lfp2の関係について調べた。
[0164] 本実施例にお!、ても、半導体基板 110として高抵抗 GaAs (半絶縁性 GaAs)基板 を用いた。化合物半導体 111に対応する層として、 AlGaAsバッファ層（不図示） 100 nm、 GaAsl3lS400nm, AlGaAs層 132 (A1組成比 0. 20、厚さ 30nm)および G aAs層 133 (Siドナー濃度 1 X 1017cm_3、厚さ 50nm)を形成した。 GaAs層 133上に、ソース電極 112およびドレイン電極 114を 5. の間隔で形成 した。具体的には、 AuGe、 Niおよび Au金属を順次蒸着し、リフトオフ工程を用いて これらの電極を形成し、窒素雰囲気中 420°Cで熱処理することによりォーミックコンタ タトを形成した。
[0165] 続いて、ソース電極 112、ドレイン電極 114間の中心から 2. 5 μ mの幅の GaAs層 1 33を、レジストをマスクに選択的に除去した。 GaAsの除去は、塩素とフッ素を含むガ スを用いたドライエッチングにより行った。そして、第 1の絶縁膜 115として、熱 CVD 法を用いて SiOを lOOnm形成し、ゲート電極 113の形成領域をドライエッチングに
2
より開口した。
[0166] 第 1の絶縁膜 115に設けられた開口部に、ゲート長 Lg= l. O /z mであって第 1の絶 縁膜 115に 0. 2 /z m乗り上げる構造のゲート電極 113を形成した。ゲート電極 113用 金属として障壁高さが従来の TiZAl金属より高ぐゲートリーク電流の小さい Ptを蒸 着、レジスト'リフトオフ工程を用いてゲート電極 113を形成した。次に、 Lfpl = 0. 8 μ mの第 1のフィールドプレート電極 116を形成した。第 1のフィールドプレート電極 1 16の形成は、第 1の絶縁膜 115と密着性の良い Ti、 Ptおよび Auを順次蒸着し、リフ トオフすることにより行った。このとき、ゲート電極 113と、 GaAs層 133のリセス底面の ドレイン端との距離 Lgrを 3. とした。
[0167] 次いで、第 2の絶縁膜 117として、 SiNを 200nm成膜（d3 = 0. 2 m)した。その上 層に、第 2のフィールドプレート電極 118を形成した。第 2のフィールドプレート電極 1 18の形成は、 Ti、 Ptおよび Au膜を蒸着後、リフトオフすることにより行った。このとき 、第 2のフィールドプレート電極 118の長さ Lfp2の異なった素子、具体的には、 Lfp2 =0 m、 0. 16 m、 0. 40 m、 0. 8 m、 1.2 mおよび 1.6 μ mの素子をそれ ぞれ作製した。その後の配線工程において、第 2のフィールドプレート電極 118とソ ース電極 112とをアイソレーション領域にて電気的に接続した。
[0168] 得られた電界効果トランジスタについて、実施例 3の方法と同様に、動作周波数 1.
5GHzでのパワー特性評価を行い、線形利得の Lfp2依存性を求めた。その結果、 実施例 3と同様に第 1のフィールドプレート電極 116の長さ Lfplと第 2のフィールドプ レート電極 118の長さ Lfp2の比に関して、 0. 5≤Lfp2ZLfplを満たす構成とするこ とにより、電気力線の遮蔽効果が高まり、ゲート ドレイン電極間の帰還容量が低減 して利得の著しい向上が可能であった。
[0169] また、本実施例では、ゲート電極 113と第 1のフィールドプレート電極 116に、それ ぞれ適した金属材料を用いたことにより、トランジスタの特性、歩留まりが著しく向上し た。
[0170] (実施例 9)
本実施例では図 14に示した電界効果トランジスタについて、実施例 4の方法を用 V、て、第 2のフィールドプレート電極 118の長さ Lfp2の最大値につ!、て調べた。
[0171] 本実施例においても、半導体基板 110として、高抵抗 GaAs (半絶縁性 GaAs)基 板を用いた。化合物半導体 111に対応する層として、 AlGaAsバッファ層（不図示） ( 100n)、 GaAs層 131 (400nm)AlGaAs層 132 (A1組成比 0. 20、厚さ 30nm)およ び GaAs層 133 (Siドナー濃度 1 X 1017cm_3、厚さ 50nm)を形成した。
[0172] GaAs層 133上にソース電極 112およびドレイン電極 114を 5. の間隔で形成 した。ここでは、金属として AuGe、 Ni、 Auを順次蒸着し、リフトオフ工程を用いてこ れらの電極を形成し、窒素雰囲気中 420°Cで熱処理することによりォーミツタコンタク トを形成した。そして、ソース電極 112 ドレイン電極 114間の中心から 2. 5 mの幅 の GaAs層 133を、レジストをマスクに選択的に除去した。 GaAsの除去は、塩素とフ ッ素を含むガスを用いたドライエッチングにより行った。
[0173] 続いて、第 1の絶縁膜 115として熱 CVD法を用いて SiO膜を lOOnm形成し、その
2
ゲート電極 113の形成領域をドライエッチングにより開口した。
[0174] 第 1の絶縁膜 115に設けられた開口部に、ゲート長 Lg= l. O /z mのゲート電極 11 3を第 1の絶縁膜 115に 0. 2 /z m乗り上げる構造で形成した。ゲート電極 113用金属 として障壁高さが従来の TiZAl金属より高ぐゲートリーク電流の小さい Ptを蒸着し、 レジスト'リフトオフ工程を用いてゲート電極 113を形成した。次に、 Lfpl = 0.
の第 1のフィールドプレート電極 116を形成した。第 1のフィールドプレート電極 116 の形成は、第 1の絶縁膜 115と密着性の良い Ti、 Ptおよび Auを順次蒸着し、リフトォ フすることにより行った。このとき、ゲート電極 113と GaAs層 133のリセス底面のドレイ ン端との距離 Lgrを 4. O /z mとした。 [0175] 次いで、第 2の絶縁膜 117として31?^を20011111成膜し、その上層に Lfd= +0. 75 μ mの第 2のフィールドプレート電極 118の形成後、 Ti、 Ptおよび Au電極の蒸着リフ トオフにより形成した。このとき、第 2のフィールドプレート電極 118の長さ Lfp2の異な つた素子 (Χίρ2 = 0 πι、 0. 3 πι、 0. 9 πι、 1. 6 πι、および 2. を作製し た。
[0176] 得られたトランジスタの耐圧を評価した結果、実施例 4と同様の傾向が得られた。具 体的には、 Lfpl +Lfp2 + d3力Lgr (=4. 0 m)に対して 3Z5 X Lgr以下とするこ とにより、第 2のフィールドプレート電極 118ドレイン端の電界集中を抑制し、耐圧の 低下をさらに好適に抑制することが可能であった。従って、 Lfpl +Lfp2 + d3≤3Z 5 X Lgrを満たす必要構成とすることにより、耐圧をさらに向上可能であることがわか つた o
[0177] また、本実施例では、ゲート電極 113と第 1のフィールドプレート電極 116として、そ れぞれ適した金属材料を用いたことで、トランジスタの特性、歩留まりが著しく向上し た。
[0178] (実施例 10)
本実施例では図 14に示した電界効果トランジスタについて、実施例 5の方法を用 V、て、第 2のフィールドプレート電極 118の長さ Lfp2と第 2の絶縁膜 117の厚さ dとの 関係について調べた。
[0179] 本実施例にお!、ても、半導体基板 110として、高抵抗 GaAs (半絶縁性 GaAs)基 板を用いた。半導体基板 110上に、化合物半導体 111に対応する層として、 AlGaA sバッファ層（不図示） (lOOnm)、 GaAs層 131 (400nm)、 AlGaAs層 132 (A1組成 比 0. 20、厚さ 30nm)および GaAs層 133 (Siドナー濃度 1 X 1017cm_3、厚さ 50nm )を順次形成した。ソース電極 112およびドレイン電極 114を、 5. 5 mの間隔で形 成した。ここでは、 AuGe、 Niおよび Au金属を順次蒸着し、リフトオフ工程を用いてこ れらの電極を形成し、窒素雰囲気中 420°Cで熱処理することにより、ォーミックコンタ タトを形成した。
[0180] そして、ソース電極 112、ドレイン電極 114間の中心から 2. 5 μ mの幅の GaAs層 1 33を、レジストをマスクに選択的に除去した。 GaAsの除去は、塩素とフッ素を含むガ スを用いたドライエッチングにより行った。その後、第 1の絶縁膜 115として、熱 CVD 法を用いて、 SiO膜を lOOnm形成し、そのゲート電極 113形成領域を、ドライエッチ
2
ングにより開口した。
[0181] 第 1の絶縁膜 115に設けられた開口部にゲート長 Lg= l. O /z mのゲート電極 113 を第 1の絶縁膜 115に 0. 2 m乗り上げる構造で形成した。ゲート電極 113用金属と して、従来の TiZAl金属より障壁高さが高ぐゲートリーク電流の小さい Ptを蒸着、レ ジスト'リフトオフ工程を用いて形成した。次に、第 1のフィールドプレート電極 116を L fpl =0. 8 mの寸法で形成した。第 1のフィールドプレート電極 116の形成は、第 1 の絶縁膜 115と密着性の良い Ti、 Ptおよび Auを順次蒸着し、リフトオフして行った。 このとき、ゲート電極 113とリセス底面のドレイン端との距離 Lgrを 4. O /z mとした。
[0182] そして、本実施例では、第 2の絶縁膜 117として、 SiO膜を 0.： L m、 0. 3 m、 0
2
. 5 mおよび 0. 7 m形成した試料を作製した。そして、第 2の絶縁膜 117の上層 に、 Lfp2= l. O /z mの第 2のフィールドプレート電極 118として、 TiZPtZAu電極 を蒸着リフトオフにより形成した。また、 SiOの厚さ 0.： L mの試料の一部を分割して
2
、 SiOをエッチング除去するか、あるいは、引き続き、第 1の絶縁膜 115の lOOnmの
2
うち 50nmをエッチング除去した後、その上層に第 2のフィールドプレート電極 118を 蒸着リフトオフにより形成した試料も作製した（図 15)。その後の配線工程で、第 2の フィールドプレート電極 118とソース電極 112とをアイソレーション領域にて電気的に 接続した。
[0183] 得られたトランジスタの動作周波数 1. 5GHzでのパワー特性評価より、線形利得の d2ZLfp2依存性を調べたところ、実施例 5と同様の傾向が認められ、 d2ZLfp2≤l Z2で第 2のフィールドプレート電極 118による遮蔽効果が現れ、利得の著し 、向上 かあつた。
[0184] また、本実施例では、ゲート電極 113と第 1のフィールドプレート電極 116として、そ れぞれ適した金属材料を用いたことで、トランジスタの特性、歩留まりが著しく向上し た。
[0185] 以上、本発明について実施の形態および実施例をもとに説明した。これらの実施例 は例示であり、各構成要素や各処理プロセスの組み合わせに!/、ろ 、ろな変形例が可 能なこと、また、そうした変形例も本発明の技術的範囲にあることは当業者に理解さ れるところである。
[0186] 例えば、以上においては、 AlGaAsZGaAs系の化合物半導体トランジスタを例に 説明したが、 InAlAs/lnGaAs系のトランジスタとしてもよぐこの場合にも、同様の 効果を奏する。また、以上においては、 GaAs基板を用いる場合を例に説明した力 I nP基板を用いてもよぐこの場合にも同様の効果を奏する。
[0187] また、以上の実施の形態または実施例に記載の電界効果トランジスタは、例えば、 増幅回路または発振回路を構成する素子として用いられる。このような用途では良好 な高周波特性が必要とされるため、本発明の FETの特徴が最大限に活力ゝされる。

Claims

請求の範囲
[1] GaAsまたは InPからなる半導体基板と、
該半導体基板上に設けられた化合物半導体層構造と、
該化合物半導体層構造上に離間して形成されたソース電極およびドレイン電極と、 前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、
前記ゲート電極と前記ドレイン電極との間の領域にぉ ヽて、前記化合物半導体層 構造の上部に設けられるとともに、前記化合物半導体層構造と絶縁された第一フィ 一ルドプレートと、
前記化合物半導体層構造の上部に設けられるとともに、前記化合物半導体層構造 および前記第一フィールドプレートと絶縁された第二フィールドプレートと、
を含み、
前記第二フィールドプレートが、前記第一フィールドプレートと前記ドレイン電極との 間の領域にあって、前記第一フィールドプレートを前記ドレイン電極力 遮蔽する遮 蔽部を含み、
前記遮蔽部の上端力 前記第一フィールドプレートの上面よりも上部に位置してお り、
ゲート長方向における断面視において、前記第一フィールドプレートと前記ゲート 電極とから構成される構造体の上部に前記第二フィールドプレートがオーバーラップ するオーバーラップ領域のゲート長方向の長さを Lolとし、ゲート長を Lgとしたときに
Figure imgf000044_0001
である
ことを特徴とする、電界効果トランジスタ。
[2] 前記遮蔽部の下端が、前記第一フィールドプレートの下端よりも前記半導体基板の 側に位置する
ことを特徴とする、請求項 1に記載の電界効果トランジスタ。
[3] 前記ゲート電極と前記ドレイン電極との間の領域において、前記化合物半導体層 構造の表面を被覆する第一絶縁膜を有し、 前記第一フィールドプレートと前記ドレイン電極との間の領域にぉ 、て、前記第一 絶縁膜に凹部が設けられ、
前記第一フィールドプレートが、前記第一絶縁膜上に接して設けられているとともに 、前記遮蔽部の下端が前記凹部内に位置する
ことを特徴とする、請求項 2に記載の電界効果トランジスタ。
[4] 前記第一フィールドプレートの下端が、前記遮蔽部の下端よりも前記半導体基板の 側に位置する
ことを特徴とする、請求項 1に記載の電界効果トランジスタ。
[5] 前記ゲート電極と前記ドレイン電極との間の領域において、前記化合物半導体層 構造の表面を被覆する第一絶縁膜と、
前記第一フィールドプレートと前記ドレイン電極との間の領域にぉ 、て、前記第一 絶縁膜上に設けられた第二絶縁膜と、
を有し、
前記第一フィールドプレートが、前記第一絶縁膜上に接して設けられているとともに
、前記遮蔽部の下端が前記第二絶縁膜上に接している
ことを特徴とする、請求項 4に記載の電界効果トランジスタ。
[6] 前記第一フィールドプレートが、前記ゲート電極と同電位となっている
ことを特徴とする、請求項 1乃至 5のいずれか一項に記載の電界効果トランジスタ。
[7] 前記第二フィールドプレートが、前記ソース電極と同電位となっている
ことを特徴とする、請求項 1乃至 6のいずれか一項に記載の電界効果トランジスタ。
[8] 前記第一フィールドプレートが、前記ゲート電極と連続一体に構成されている
ことを特徴とする、請求項 1乃至 7のいずれか一項に記載の電界効果トランジスタ。
[9] 前記第一フィールドプレートが、前記ゲート電極力 離隔して設けられた電界制御 電極を含む
[10] Lol=0
である
ことを特徴とする、請求項 1乃至 9のいずれか一項に記載の電界効果トランジスタ。
[11] 前記第二フィールドプレートと前記第一フィールドプレートとがオーバーラップして いるとともに、前記第二フィールドプレートと前記ゲート電極とはオーバーラップして いない
ことを特徴とする、請求項 1乃至 9のいずれか一項に記載の電界効果トランジスタ。
[12] ゲート長方向の断面視において、
前記ゲート電極端部力 前記ドレイン電極に向力う前記第一フィールドプレートの ゲート長方向の延出幅を Lfpl、
前記第二フィールドプレートの下面のゲート長方向の長さを Lfp2、
としたときに、下記式（1) :
0. 5 X Lfpl≤Lfp2 (1)
を満たすように構成されて ヽる
ことを特徴とする、請求項 1乃至 11のいずれか一項に記載の電界効果トランジスタ。
[13] 前記化合物半導体層構造上に接して前記ゲート電極が設けられるとともに、前記 化合物半導体層構造と前記ドレイン電極との間にコンタクト層が介在し、
前記コンタクト層がリセス構造を有し、
前記コンタ外層の底面に露出した前記化合物半導体層構造上に第一絶縁膜が設 けられ、
前記第一絶縁膜上に接して前記第一フィールドプレートが設けられ、
前記第一フィールドプレートの側面を被覆する第二絶縁膜に接して前記第二フィ 一ルドプレートが設けられ、
ゲート長方向の断面視において、
前記ゲート電極端部力 前記ドレイン電極に向力う前記第一フィールドプレートの ゲート長方向の延出幅を Lfpl、
前記第二フィールドプレートの下面のゲート長方向の長さを Lfp2、
前記ゲート電極と前記コンタクト層のリセス底面のドレイン側端部との距離を Lgr、 前記第一フィールドプレートの側面における前記第二絶縁膜の厚さを d3、 としたときに、下記式（1)および式（2)：
0. 5 X Lfpl≤Lfp2 (1)
Lfpl +Lfp2 + d3≤ 3/5 X Lgr (2) を満たすように構成されて ヽる
ことを特徴とする、請求項 1乃至 11のいずれか一項に記載の電界効果トランジスタ。
[14] ゲート長方向の断面視において、
前記第二フィールドプレートの下面のゲート長方向の長さを Lfp2、 前記第一フィールドプレートと前記ゲート電極との間の領域における前記第二フィ 一ルドプレートの下面と、前記化合物半導体層構造との距離を d2、
としたときに、下記式（3) :
d2≤0. 5 X Lfp2 (3)
を満たすように構成されて ヽる
ことを特徴とする、請求項 1乃至 13のいずれか一項に記載の電界効果トランジスタ。
[15] 前記化合物半導体層構造が、 Asを含む III V族化合物半導体層構造である ことを特徴とする、請求項 1乃至 14のいずれか一項に記載の電界効果トランジスタ。
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