WO2006109566A1 - 半導体装置 - Google Patents

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Tsunemori Yamaguchi
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Definitions

  • the present invention relates to a semiconductor device manufactured by encapsulating a semiconductor chip, and particularly to a surface-mount type semiconductor device.
  • a surface-mount package that can be surface-mounted on the wiring board has been widely used.
  • this surface mount type package for example, QFN (Quad Flat Non-leaded Package) and SON (Small Outlined Non-leaded Package) can be used.
  • QFN Quad Flat Non-leaded Package
  • SON Small Outlined Non-leaded Package
  • a so-called non-lead package in which a lead (outer lead) is exposed is known.
  • Such a package is formed by sealing a semiconductor chip or the like on a lead frame, and then cutting them out from the frame portion of the lead frame.
  • a lead frame is manufactured by applying a precision press process to a strip-shaped copper plate, and then soldering the surface of the strip, so that each semiconductor device has a corresponding unit portion. It has the structure connected in the longitudinal direction of the copper plate.
  • a unit portion corresponding to one semiconductor device includes a rectangular die pad 101 for supporting a semiconductor chip, a frame portion 102 surrounding the die pad 101, and a die pad.
  • a plurality of leads 103 are arranged on both sides of the copper plate 101 in the longitudinal direction of the copper plate 101 at substantially equal intervals in a direction orthogonal to the longitudinal direction.
  • the die pad 101 is coupled to the frame portion 102 via a connecting portion (not shown).
  • each lead 103 is formed in a long shape with a base end portion coupled to the frame portion 102 and extending toward the die pad 101. Then, a semiconductor chip is die-bonded on the die pad 101, the terminal of this semiconductor chip and the upper surface of the lead 103 are connected by a bonding wire 105 (see FIG. 7), and then a sealing region 104 indicated by a two-dot chain line. The inside is sealed with a sealing resin 106 (see FIG. 7). Thereafter, the lead 103 is cut along the cutting line 107 shown by a broken line, and the die pad 101 and each of the leads are cut. By separating the card 103 from the frame 102, a non-lead type package (SON) is obtained.
  • SON non-lead type package
  • a portion sealed in the sealing resin 106 of the lead 103 plays a role as an inner lead that is electrically connected to the semiconductor chip via the bonding wire 105.
  • the lower surface of the lead 103 (surface opposite to the surface to which the bonding wire 105 is connected) 108 exposes the lower surface force of the sealing resin 106 as shown in FIG. Wiring pattern) Functions as an outer lead soldered to 110.
  • the surface solder 111 is applied on the land 110, and the lower surface 108 of the lead 103 is bonded to the land 110 via the cream solder 111, thereby achieving surface mounting on the wiring board 109 of the semiconductor device. .
  • Patent Document 1 JP 2001-156233 A
  • the cream solder 111 on the land 110 adheres only to the soldered portion of the surface of the lead 103. That is, in the state of the lead frame, the solder 103 is soldered over the entire surface of the lead 103. The lead 103 is cut along the cutting line 107, so that the end surface of the lead 103 (cut along the cutting line 107) The copper plate that forms the base of the lead frame is exposed on the surface. Therefore, the cream solder 111 on the land 110 does not adhere to the end face of the lead 103.
  • the appearance inspection (pass / fail judgment) of the lead 103 and the land 110 in the joined (soldered) state is based on whether or not the solder solder fillet is formed on the end face side of the lead 103 so that a so-called solder fillet is formed. Is the standard. Therefore, since the cream solder 111 does not adhere to the end surface of the lead 103, if the solder fillet is not formed on the end surface side of the lead 103, it is difficult to inspect the appearance of the joined state between the lead 103 and the land 110.
  • an object of the present invention is to provide a semiconductor device capable of easily inspecting the appearance of the bonding state between a lead and a land of a wiring board.
  • a semiconductor device includes a semiconductor chip and the semiconductor chip sealed.
  • the side force of the oil includes a lead sealed by the sealing resin together with the semiconductor chip so as to be exposed. Then, a concave groove reaching the outer end surface of the lead is formed in a portion exposed from the sealing grease on the lower surface of the lead! Speak.
  • the groove exposed to the outer end surface of the lead is formed in the portion exposed from the sealing grease of the lead. Therefore, when the semiconductor device is surface-mounted on the wiring board, if the lower surface exposed from the lead sealing resin is joined to the cream solder coated on the land of the wiring board, the cream solder is attached to the lead. It enters into the groove formed on the lower surface. As a result, the cream solder is raised on the outer end face side of the lead, and a so-called solder fillet is formed on the outer end face side of the lead. Therefore, it is possible to easily inspect the bonding (soldering) state between the lead and the land of the wiring board.
  • soldering is applied to the inner surface of the concave groove.
  • the soldering since the soldering is applied to the inner surface of the concave groove, the cream solder that has entered the concave groove exhibits good adhesion to the inner surface of the concave groove. Therefore, the bonding strength of the lead to the land can be increased. In addition, reliable electrical connection between the lead and the land can be achieved.
  • the lead includes a weir portion that is formed around the groove except for the end face and prevents the sealing resin from entering the groove. ,.
  • the sealing resin can be prevented from entering the concave groove when the semiconductor device is assembled. It is possible to prevent filling with a sealing resin. Therefore, when the semiconductor device is mounted, the cream solder on the land can surely enter the concave groove, and the solder fillet can be surely formed.
  • FIG. 1 is a diagram showing a configuration of a semiconductor device (lead cut type) according to an embodiment of the present invention.
  • FIG. 1 is a diagram showing a configuration of a semiconductor device (lead cut type) according to an embodiment of the present invention.
  • FIG. 2 is a bottom view of the semiconductor device shown in FIG.
  • FIG. 3 is a perspective view of a corner portion of the semiconductor device shown in FIG.
  • FIG. 4 is a schematic cross-sectional view showing a mounting state of the semiconductor device shown in FIG.
  • FIG. 5 is a schematic cross-sectional view showing the configuration of a semiconductor device (single-gradation type) according to another embodiment of the present invention.
  • FIG. 6 is a plan view showing a configuration of a conventional lead frame.
  • FIG. 7 is a schematic cross-sectional view showing a mounting state of the semiconductor device using the lead frame shown in FIG.
  • FIG. 1 is a schematic cross-sectional view showing a configuration of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a bottom view of the semiconductor device shown in FIG. 1 (a view showing a bonding surface with respect to the wiring board), and
  • FIG. 3 is a perspective view showing a corner portion of the semiconductor device.
  • This semiconductor device is a semiconductor device to which a lead cut type SON (Small Outlined Non-leaded Package) is applied, and is electrically connected to the semiconductor chip 1, the die pad 2 supporting the semiconductor chip 1, and the semiconductor chip 1.
  • a plurality of leads 3 to be connected and a substantially square frustum-shaped sealing resin 4 for sealing them are provided.
  • the semiconductor chip 1 is die-bonded on the die pad 2 with its functional element formed and the surface (device forming surface) on the side facing upward.
  • the surface of the semiconductor chip 1 is formed by exposing a part of a plurality of pad (not shown) force wiring layers from the surface protective film formed on the outermost surface. Each pad is connected to a lead 3 by a bonding wire 5.
  • the die pad 2 is formed in a rectangular shape in plan view. The lower surface of the die pad 2 is exposed from the lower surface 4a of the sealing resin 4! /.
  • each lead 3 is formed in a rectangular shape in plan view that is long in a direction orthogonal to the arrangement direction of the leads 3 (direction facing the die pad 2).
  • Each lead 3 is integrally provided with a main body portion 6 and a retaining portion 7 formed by crushing the end portion on the die pad 2 side from the lower surface side.
  • the main body 6 has a lower surface 6 a exposed from the lower surface 4 a of the sealing resin 4, and an outer end surface 6 b exposed the side force of the sealing resin 4.
  • the lower surface 6a of the main body 6 exposed from the lower surface 4a of the sealing resin 4 functions as an outer lead that is soldered to a land (wiring pattern) 11 on the wiring substrate 10 described later.
  • a concave groove 8 reaching the outer end surface 6b of the main body 6 is formed on the lower surface 6a of the main body 6.
  • the portion sealed in the sealing resin 4 of the main body 6 serves as an inner lead, and the bonding wire 5 is connected to the upper surface thereof.
  • the retaining portion 7 is formed thinner than the main body portion 6, and protrudes on the die pad 2 side and both sides orthogonal to the longitudinal direction of the lead 3 in the vicinity of the upper surface of the main body portion 6. In the state where the lead 3 is sealed with the semiconductor chip 1, the sealing resin 4 wraps under the retaining portion 7, so that the lead 3 can be prevented from coming off from the sealing resin 4.
  • the semiconductor chip 1 is die-bonded on the die pad 2 in the state of a lead frame in which the die pad 2 and the lead 3 are coupled to a common frame (not shown). After the pad 1 and the upper surface of the lead 3 are connected by the bonding wire 5, the semiconductor chip 1, the die pad 2, the lead 3, and the bonding wire 5 are sealed with the sealing resin 4. At this time, the substantially U-shaped portion 9 in the bottom view formed around the concave groove 8 of each lead 3 serves as a weir portion for preventing the sealing resin 4 from entering the concave groove 8. Function. Thereafter, each lead 3 is cut along the side surface of the sealing resin 4 (package), and the die pad 2 and each lead 3 are also separated from the frame portion force of the lead frame. In this way, a lead-cut SON semiconductor device is obtained.
  • the lead frame is formed by performing precision press processing on a copper plate having a thickness of 0.2 mm to form the die pad 2, the lead 3, and the frame portion, and then the lower surface of each lead 3.
  • the retaining portion 7 is formed by applying a crushing force
  • the concave groove 8 is formed by applying an etching force
  • soldering is applied to the entire surface. Therefore, in the lead frame state, a soldered layer is applied to the entire surface of each lead 3. Is formed.
  • the outer end surface of the main body portion 6 of each lead 3 is obtained by cutting each lead 3.
  • the copper plate that forms the base of the lead frame is exposed on 6b (the cut surface of each lead 3).
  • FIG. 4 is a schematic cross-sectional view showing a mounting state of the semiconductor device. This semiconductor device is surface-mounted with the lower surface where the leads 3 are exposed facing the surface of the wiring substrate 10, that is, the surface on which lands (wiring patterns) 11 are formed.
  • cream solder 12 is applied.
  • this semiconductor device is surface-mounted on the wiring substrate 10, it is bonded to the lower surface 6 a force S land 11 of the main body portion 6 of the lead 3 via the cream solder 12.
  • the cream solder 12 is raised on the outer end surface 6b side of the main body portion 6 of the lead 3, and a so-called solder fillet is formed on the outer end surface 6b side of the main body portion 6 of the lead 3. Therefore, it is possible to easily inspect the appearance of bonding (soldering) between the lead 3 and the land 11.
  • the cream solder 12 that has entered the groove 8 exhibits good adhesion to the inner surface of the groove 8. . Therefore, the bonding strength of the lead 3 to the land 11 can be increased. In addition, reliable electrical connection between lead 3 and land 11 can be achieved.
  • the sealing resin 4 is prevented from entering the groove 8 when the semiconductor device is assembled. It is possible to prevent the concave groove 8 from being filled with the sealing resin 4. Therefore, when the semiconductor device is mounted, the cream solder 12 on the land 11 can surely enter the concave groove 8, and the solder fillet can be reliably formed.
  • the force taken as an example of a semiconductor device having a lead-cut type SON.
  • the outer end surface 6b of the main body portion 6 of the lead 3 is sealed with a grease.
  • the present invention is not limited to SON, and can be applied to, for example, a semiconductor device having a QFN (Quad Flat Non-leaded Package).
  • the groove 8 may be formed by a technique other than the force etching cache in which the groove 8 is formed in 6b, for example, a laser cage.

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Abstract

　リードと配線基板のランドとの接合状態を容易に外観検査することができる半導体装置を開示する。この半導体装置は、下面の少なくとも一部が封止樹脂の下面から露出し、かつ、端面が封止樹脂の側面から露出するリードを備える。このリードの下面に、そのリードの外端面に達する凹溝を有する。

Description

明 細 書
半導体装置
技術分野
[0001] この発明は、半導体チップを榭脂封止して作製される半導体装置に関し、とくに表 面実装型の半導体装置に関する。
背景技術
[0002] 近年、半導体装置を配線基板上に高密度に実装するために、配線基板上への表 面実装を可能とした表面実装型パッケージが多用されている。この表面実装型パッ ケージとしては、たとえば、 QFN (Quad Flat Non-leaded Package)や SON (Small Ou tlined Non-leaded Package)など、榭脂パッケージからのリードの延伸を排除し、榭脂 パッケージの下面にリード（アウターリード）を露出させた、いわゆるノンリードパッケ一 ジが知られている。
[0003] このようなパッケージは、リードフレーム上で半導体チップなどが榭脂封止され、そ の後、それらがリードフレームの枠部から切除されることにより形成される。
具体的には、リードフレームは、帯状の銅板に対して精密プレス加工を施した後、 その表面に半田めつきを施すことによって作製され、複数個の半導体装置にそれぞ れ対応する単位部分が銅板の長手方向に連設された構成を有している。 1個の半導 体装置に対応した単位部分は、たとえば、図 6に示すように、半導体チップを支持す るための矩形状のダイパッド 101と、このダイパッド 101を取り囲む枠部 102と、ダイパ ッド 101に対して銅板の長手方向の両側に、その長手方向と直交する方向にほぼ等 間隔を空けて配置された複数本のリード 103とを備えている。ダイパッド 101は、図示 しない連結部を介して枠部 102に結合されている。また、各リード 103は、基端部が 枠部 102に結合され、ダイパッド 101に向けて延びる長尺形状に形成されている。そ して、ダイパッド 101上に半導体チップがダイボンディングされ、この半導体チップの 端子とリード 103の上面とがボンディングワイヤ 105 (図 7参照)で接続された後、二点 鎖線で示す封止領域 104内が封止榭脂 106 (図 7参照）によって封止される。その後 、破線で示す切断線 107に沿ってリード 103が切断され、ダイパッド 101および各リ ード 103が枠部 102から切り離されることにより、ノンリードタイプのパッケージ（SON) が得られる。
[0004] リード 103の封止榭脂 106内に封止される部分は、ボンディングワイヤ 105を介して 半導体チップと電気接続されるインナーリードとしての役割を担っている。また、リード 103の下面 (ボンディングワイヤ 105が接続されている面と反対側の面） 108は、図 7 に示すように、封止榭脂 106の下面力も露出し、配線基板 109上のランド (配線パタ ーン） 110に半田接合されるアウターリードとして機能する。ランド 110上には、タリー ム半田 111が塗られており、リード 103の下面 108をクリーム半田 111を介してランド 110に接合することによって、半導体装置の配線基板 109への表面実装が達成され る。
特許文献 1 :特開 2001— 156233号公報
発明の開示
発明が解決しょうとする課題
[0005] ところが、ランド 110上のクリーム半田 111は、リード 103の表面の半田めつきが施さ れている部分にしか密着しない。すなわち、リードフレームの状態では、リード 103の 表面全域に半田めつきが施されている力 リード 103が切断線 107に沿って切断され ることにより、リード 103の端面 (切断線 107に沿った切断面）には、リードフレームの 基体をなす銅板が剥き出しになる。そのため、ランド 110上のクリーム半田 111は、リ ード 103の端面に密着しない。
[0006] リード 103とランド 110との接合 (半田付け)状態の外観検査（良否判定）は、リード 1 03の端面側に、クリーム半田 111の盛り上がり、いわゆる半田フィレットが形成されて いる力否かが基準となる。したがって、リード 103の端面にクリーム半田 111が密着し ないために、リード 103の端面側に半田フィレットが形成されないと、リード 103とラン ド 110との接合状態の外観検査が難 、。
[0007] そこで、この発明の目的は、リードと配線基板のランドとの接合状態を容易に外観 検査することができる半導体装置を提供することである。
課題を解決するための手段
[0008] この発明の一の局面に係る半導体装置は、半導体チップと、この半導体チップを封 止する封止榭脂と、前記封止榭脂内で前記半導体チップと電気接続され、下面の少 なくとも一部が前記封止榭脂の下面力 露出し、かつ、端面が前記封止榭脂の側面 力 露出するように、前記半導体チップとともに前記封止榭脂に封止されるリードとを 含む。そして、前記リードの下面の前記封止榭脂から露出した部分に、前記リードの 外端面に達する凹溝が形成されて！ヽる。
[0009] この構成によれば、リードの封止榭脂から露出した部分には、リードの外端面に達 する凹溝が形成されている。そのため、半導体装置を配線基板に表面実装する際に 、リードの封止榭脂から露出する下面が、配線基板のランド上に塗られたクリーム半 田に接合されると、そのクリーム半田がリードの下面に形成されている凹溝内に入り 込む。これにより、クリーム半田がリードの外端面側に盛り上がった状態となり、いわゆ る半田フィレットがリードの外端面側に形成される。そのため、リードと配線基板のラン ドとの接合 (半田付け)状態を容易に外観検査することができる。
[0010] 前記凹溝の内面に、半田めつきが施されていることが好ましい。
この構成によれば、凹溝の内面に半田めつきが施されているので、凹溝内に入り込 んだクリーム半田は、凹溝の内面に対して良好な密着性を発揮する。そのため、ラン ドに対するリードの接合強度を増すことができる。また、リードとランドとの確実な電気 接続を達成することができる。
[0011] 前記リードは、前記凹溝の前記端面側を除く周囲に形成され、前記封止榭脂の前 記凹溝への進入を防止するための堰部を備えて 、ることが好まし 、。
この構成によれば、凹溝の周囲に堰部が形成されているので、半導体装置の組み 立ての際に、封止榭脂が凹溝へ進入することを防止することができ、凹溝が封止榭 脂で埋められることを防止することができる。そのため、半導体装置の実装の際に、ラ ンド上のクリーム半田を凹溝内に確実に入り込ませることができ、半田フィレットを確 実に形成することができる。
[0012] 本発明における上述の、または他の目的、特徴および効果は、添付図面を参照し て次に述べる実施形態の説明により明らかにされる。
図面の簡単な説明
[0013] [図 1]この発明の一実施形態に係る半導体装置 (リードカットタイプ)の構成を示す図 解的な断面図である。
[図 2]図 1に示す半導体装置の底面図である。
[図 3]図 1に示す半導体装置の一角部の斜視図である。
圆 4]図 1に示す半導体装置の実装状態を示す図解的な断面図である。
[図 5]この発明の他の実施形態に係る半導体装置 (シンギユレーシヨンタイプ)の構成 を示す図解的な断面図である。
[図 6]従来のリードフレームの構成を示す平面図である。
[図 7]図 6に示すリードフレームを用いた半導体装置の実装状態を示す図解的な断 面図である。
発明を実施するための最良の形態
[0014] 以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図 1は、この発明の一実施形態に係る半導体装置の構成を示す図解的な断面図で ある。また、図 2は、図 1に示す半導体装置の底面図 (配線基板に対する接合面を示 す図)であり、図 3は、その半導体装置の一角部を示す斜視図である。
この半導体装置は、リードカットタイプの SON (Small Outlined Non-leaded Package )が適用された半導体装置であり、半導体チップ 1と、この半導体チップ 1を支持する ダイパッド 2と、半導体チップ 1と電気的に接続される複数のリード 3と、これらを封止 する略四角錐台形状の封止榭脂 4とを備えている。
[0015] 半導体チップ 1は、その機能素子が形成されて 、る側の表面 (デバイス形成面)を 上方に向けた状態で、ダイパッド 2上にダイボンディングされている。また、半導体チ ップ 1の表面には、複数個のパッド（図示せず）力 配線層の一部を最表面に形成さ れた表面保護膜から露出させることにより形成されている。各パッドは、ボンディング ワイヤ 5によってリード 3に接続されている。
[0016] ダイパッド 2は、平面視矩形状に形成されて!ヽる。ダイパッド 2の下面は、封止榭脂 4 の下面 4aから露出して!/、る。
リード 3は、ダイパッド 2の一方端縁側とその反対側の他方端縁側とに同数ずつ (こ の実施形態では、 8個ずつ)設けられており、各側において、それぞれ一方端縁およ び下方端縁に沿う方向に互いに所定間隔を隔てて配列されて 、る。 [0017] 各リード 3は、リード 3の配列方向と直交する方向（ダイパッド 2との対向方向）に長尺 な平面視長方形状に形成されている。また、各リード 3は、本体部 6と、ダイパッド 2側 の端部に下面側から潰し加工を施すことによって形成された抜け止め部 7とを一体的 に備えている。
本体部 6は、その下面 6aが封止榭脂 4の下面 4aから露出し、外端面 6bが封止榭脂 4の側面力も露出している。封止榭脂 4の下面 4aから露出する本体部 6の下面 6aは、 後述する配線基板 10上のランド (配線パターン） 11に半田接合されるアウターリード として機能する。この本体部 6の下面 6aには、本体部 6の外端面 6bに達する凹溝 8が 形成されている。また、本体部 6の封止榭脂 4内に封止される部分は、インナーリード としての役割を担い、その上面にボンディングワイヤ 5が接続される。
[0018] 抜け止め部 7は、本体部 6よりも薄く形成されており、本体部 6の上面付近において 、ダイパッド 2側およびリード 3の長手方向と直交する両側に張り出している。半導体 チップ 1とともにリード 3を榭脂封止した状態では、抜け止め部 7の下方に封止榭脂 4 が回り込むから、リード 3の封止榭脂 4からの抜け防止が図られる。
この半導体装置の組み立ての際には、ダイパッド 2およびリード 3が共通の枠部（図 示せず）に結合されたリードフレームの状態で、ダイパッド 2上に半導体チップ 1がダ ィボンディングされ、半導体チップ 1のパッドとリード 3の上面とがボンディングワイヤ 5 で接続された後、これらの半導体チップ 1、ダイパッド 2、リード 3およびボンディングヮ ィャ 5が封止榭脂 4によって封止される。このとき、各リード 3の凹溝 8の周囲に形成さ れている底面視略 U字状の部分 9は、封止榭脂 4が凹溝 8へ進入することを防止する ための堰部として機能する。その後、各リード 3が封止榭脂 4 (パッケージ)の側面に 沿って切断されて、ダイパッド 2および各リード 3がリードフレームの枠部力も切り離さ れる。こうして、リードカットタイプの SONの半導体装置が得られる。
[0019] リードフレームは、たとえば、板厚 0. 2mmの銅板に対して精密プレス加工を施すこ とによって、ダイパッド 2、リード 3および枠部を形成した後、各リード 3の下面に対して 、潰し力卩ェを施すことによって抜け止め部 7を形成し、またエッチング力卩ェを施すこと によって凹溝 8を形成し、さらに、その表面全体に半田めつきを施すことによって作製 される。そのため、リードフレームの状態では、各リード 3の表面全域に半田めつき層 が形成されている。ところが、ダイパッド 2および各リード 3がリードフレームの枠部から 切り離された後（半導体装置の個片が切り出された後）は、各リード 3の切断によって 、各リード 3の本体部 6の外端面 6b (各リード 3の切断面）には、リードフレームの基体 をなす銅板が剥き出しになる。
[0020] 図 4は、この半導体装置の実装状態を示す図解的な断面図である。この半導体装 置は、配線基板 10の表面、つまりランド (配線パターン） 11が形成されている面に対 して、リード 3が露出する下面を対向させて表面実装される。
ランド 11上には、クリーム半田 12が塗られている。この半導体装置を配線基板 10 に表面実装する際には、そのクリーム半田 12を介して、リード 3の本体部 6の下面 6a 力 Sランド 11に対して接合される。
[0021] リード 3の本体部 6の側面には、半田めつき層が形成されているので、本体部 6の下 面 6aがランド 11上のクリーム半田 12に接合されると、クリーム半田 12が本体部 6の側 面に這い上がるように密着する。また、リード 3の本体部 6の下面 6aには、凹溝 8が形 成されているので、本体部 6の下面 6aがランド 11上のクリーム半田 12に接合されると 、その凹溝 8内にクリーム半田 12が入り込む。これにより、クリーム半田 12がリード 3の 本体部 6の外端面 6b側に盛り上がった状態となり、いわゆる半田フィレットがリード 3 の本体部 6の外端面 6b側に形成される。そのため、リード 3とランド 11との接合（半田 付け)状態を容易に外観検査することができる。
[0022] また、凹溝 8の内面にも半田めつき層が形成されているので、凹溝 8内に入り込んだ クリーム半田 12は、凹溝 8の内面に対して良好な密着性を発揮する。そのため、ラン ド 11に対するリード 3の接合強度を増すことができる。また、リード 3とランド 11との確 実な電気接続を達成することができる。
さらにまた、凹溝 8の周囲には、底面視略 U字状の堰部 9が形成されているので、 半導体装置の組み立ての際に、封止榭脂 4が凹溝 8へ進入することを防止することが でき、凹溝 8が封止榭脂 4で埋められることを防止することができる。そのため、半導 体装置の実装の際に、ランド 11上のクリーム半田 12を凹溝 8内に確実に入り込ませ ることができ、半田フィレットを確実に形成することができる。
[0023] 以上、この発明の一実施形態を説明した力 この発明は、他の形態で実施すること もできる。たとえば、上記の実施形態では、リードカットタイプの SONを有する半導体 装置を例に取り上げた力 この発明は、図 5に示すように、リード 3の本体部 6の外端 面 6bが封止榭脂 4の側面と面一に形成された、いわゆるシンギユレーシヨンタイプの SONを有する半導体装置に適用することもできる。また、 SONに限らず、たとえば、 QFN (Quad Flat Non-leaded Package)を有する半導体装置に適用することもできる また、上記の実施形態では、エッチングカ卩ェによって、リード 3の本体部 6の下面 6b に凹溝 8を形成するとした力 エッチングカ卩ェ以外の手法、たとえば、レーザカ卩ェによ つて凹溝 8が形成されてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが 可能である。

Claims

請求の範囲
[1] 半導体チップと、
この半導体チップを封止する封止榭脂と、
前記封止榭脂内で前記半導体チップと電気接続され、下面の少なくとも一部が前 記封止榭脂の下面から露出し、かつ、端面が前記封止榭脂の側面から露出するよう に、前記半導体チップとともに前記封止榭脂に封止されるリードとを含み、 前記リードの下面の前記封止榭脂から露出した部分に、前記リードの外端面に達 する凹溝が形成されていることを特徴とする半導体装置。
[2] 前記凹溝の内面に半田めつきが施されていることを特徴とする請求項 1記載の半導 体装置。
[3] 前記リードは、前記凹溝の前記端面側を除く周囲に形成され、前記封止榭脂の前 記凹溝への進入を防止するための堰部を備えていることを特徴とする請求項 1記載 の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2058856A2 (en) * 2007-11-12 2009-05-13 Samsung SDI Co., Ltd. Semiconductor package and mounting method thereof
WO2023218959A1 (ja) * 2022-05-13 2023-11-16 ローム株式会社 半導体装置、および、半導体装置の製造方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4872683B2 (ja) * 2007-01-29 2012-02-08 株式会社デンソー モールドパッケージの製造方法
JP5122835B2 (ja) * 2007-02-27 2013-01-16 ローム株式会社 半導体装置、リードフレームおよび半導体装置の製造方法
JP2012028694A (ja) * 2010-07-27 2012-02-09 Panasonic Corp 半導体装置
US9418919B2 (en) * 2010-07-29 2016-08-16 Nxp B.V. Leadless chip carrier having improved mountability
WO2012111254A1 (ja) * 2011-02-15 2012-08-23 パナソニック株式会社 半導体装置及びその製造方法
TWI455269B (zh) * 2011-07-20 2014-10-01 Chipmos Technologies Inc 晶片封裝結構及其製作方法
JP2013239740A (ja) * 2013-08-02 2013-11-28 Rohm Co Ltd 半導体装置
JP6238121B2 (ja) * 2013-10-01 2017-11-29 ローム株式会社 半導体装置
US9966327B2 (en) * 2014-11-27 2018-05-08 Shindengen Electric Manufacturing Co., Ltd. Lead frame, semiconductor device, method for manufacturing lead frame, and method for manufacturing semiconductor device
JP6398143B2 (ja) * 2015-02-27 2018-10-03 大口マテリアル株式会社 リードフレーム及びその製造方法
US11195269B2 (en) * 2015-03-27 2021-12-07 Texas Instruments Incorporated Exposed pad integrated circuit package
JP7482072B2 (ja) 2021-03-22 2024-05-13 株式会社東芝 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000091493A (ja) * 1998-09-16 2000-03-31 Mitsui High Tec Inc 表面実装型半導体装置
JP2000294719A (ja) * 1999-04-09 2000-10-20 Hitachi Ltd リードフレームおよびそれを用いた半導体装置ならびにその製造方法
JP2002026222A (ja) * 2000-07-03 2002-01-25 Dainippon Printing Co Ltd 樹脂封止型半導体装置用リードフレーム

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001077275A (ja) * 1999-09-01 2001-03-23 Matsushita Electronics Industry Corp リードフレームとそれを用いた樹脂封止型半導体装置の製造方法
JP2004022725A (ja) * 2002-06-14 2004-01-22 Renesas Technology Corp 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000091493A (ja) * 1998-09-16 2000-03-31 Mitsui High Tec Inc 表面実装型半導体装置
JP2000294719A (ja) * 1999-04-09 2000-10-20 Hitachi Ltd リードフレームおよびそれを用いた半導体装置ならびにその製造方法
JP2002026222A (ja) * 2000-07-03 2002-01-25 Dainippon Printing Co Ltd 樹脂封止型半導体装置用リードフレーム

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2058856A2 (en) * 2007-11-12 2009-05-13 Samsung SDI Co., Ltd. Semiconductor package and mounting method thereof
EP2058856A3 (en) * 2007-11-12 2014-08-27 Samsung SDI Co., Ltd. Semiconductor package and mounting method thereof
WO2023218959A1 (ja) * 2022-05-13 2023-11-16 ローム株式会社 半導体装置、および、半導体装置の製造方法

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