JP2004022725A - 半導体装置 - Google Patents

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嶋貫 好彦
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Abstract

【目的】半導体装置の薄型化。信頼性の向上。
【構成】タブ上に搭載された半導体基板の主面に回路が形成された半導体チップと、該半導体チップの回路形成面に設けられた外部電極と電気的に接続されたリードと、前記半導体チップ、前記リードのインナーリード部、及び前記外部電極と前記インナーリード部とが接続された接続部が封止材で封止された半導体装置において、前記インナーリード部は前記半導体チップ周囲よりほぼ放射状に延在し、その裏面の一部がハーフエッチングされていることを特徴とする。
【選択図】    図1

Description

【0001】
【発明が属する技術分野】
本発明は、タブを用いた半導体装置に関し、特に、インナーリード部は前記半導体チップ周囲よりほぼ放射状に延在し、その裏面の一部がハーフエッチングされ、さらにタブが半導体装置の裏面から露出しているパッケージ(封止)の実装技術に適用して有効な技術に関するものである。
【0002】
【従来の技術】
従来のタブを用いたQFN(Quad Flat Nonrid)型半導体装置は、タブ上に搭載された半導体基板の主面に回路が形成された半導体チップと、該半導体チップの回路形成面に設けられた外部電極(パッド)と電気的に接続されたリードと、前記半導体チップ、前記リードのインナーリード部、及び前記外部電極と前記インナーリード部とが接続された接続部が封止材で封止され、前記タブが半導体装置の裏面から露出しているQFNパッケージからなっている。
【0003】
【発明が解決しようとする課題】
本発明者は、前記従来技術を検討した結果、以下の問題点を見いだした。
【0004】
(1)前記従来のQFN型パッケージでは、パッケージ外周のみのリードのアウターリード部で実装基板に実装(接続)されるため、大型化のパッケージサイズの場合、温度サイクルによる熱伸縮などによる歪み応力が、リードのアウターリード部と接続材との界面及び実装基板の配線ランドと接続材との界面に加わり、実装基板に半導体装置を実装した後の接続の信頼性が低下し、剥離する場合があった。
【0005】
(2)前記従来のQFN型パッケージにおいて、インナーリード部が半導体チップの辺に対して90°の位置に配置されている場合、大型パッケージでは、半導体チップの辺角部の位置における半導体チップの外部電極(パッド)とインナーリード部とを接続するためのボンディングワイヤが長くなり、かつ、半導体チップの辺角部の位置に対応するインナーリード部と半導体チップの外部電極(パッド)との接続するためのボンディングワイヤが接近して短絡(ショート)するので、ワイヤボンディングができなくなる。そこで、高さ方向(3次元方向)で対応する必要があるため、ワイヤの高さを高くしていた。このため半導体装置の薄型化が限界となっていた。
【0006】
本発明の目的は、半導体装置の薄型化することが可能な技術を提供することにある。
本発明の他の目的は、実装基板に半導体装置を実装した後において、温度サイクルによる熱伸縮などによる歪み応力が、アウターリード部と接続材との界面及び実装基板の配線ランドと接続材との界面に加わるのを低減することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【0007】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【0008】
第1の発明は、タブ上に搭載された半導体基板の主面に回路が形成された半導体チップと、該半導体チップの回路形成面に設けられた外部電極と電気的に接続されたリードと、前記半導体チップ、前記リードのインナーリード部、及び前記外部電極と前記インナーリード部とが接続された接続部が封止材で封止された半導体装置において、前記インナーリード部は前記半導体チップ周囲よりほぼ放射状に延在し、その裏面の一部がハーフエッチングされている。
【0009】
第2の発明は、タブ上に搭載された半導体基板の主面に回路が形成された半導体チップと、該半導体チップの回路形成面に設けられた外部電極と電気的に接続されたリードと、前記半導体チップ、前記リードのインナーリード部、及び前記外部電極と前記インナーリード部とが接続された接続部が封止材で封止された半導体装置において、前記タブの裏面の一部もしくは全部が半導体装置の裏面から露出し、かつ、前記インナーリード部は前記半導体チップ周囲よりほぼ放射状に延在し、その裏面の一部がハーフエッチングされている。
【0010】
第3の発明は、タブ上に搭載された半導体基板の主面に回路が形成された半導体チップと、該半導体チップの回路形成面に設けられた外部電極と電気的に接続されたリードと、前記半導体チップ、前記リードのインナーリード部、及び前記外部電極と前記インナーリード部とが接続された接続部が封止材で封止された半導体装置において、前記インナーリード部は前記半導体チップ周囲よりほぼ放射状に延在し、その裏面の一部がハーフエッチングされ、各インナーリード部の先端部と前記半導体チップの前記各インナーリード部に対応する外部電極との距離が均一もしくはほぼ均一である。
【0011】
第4の発明は、タブ上に搭載された半導体基板の主面に回路が形成された半導体チップと、該半導体チップの回路形成面に設けられた外部電極と電気的に接続されたリードと、前記半導体チップ、前記リードのインナーリード部、及び前記外部電極と前記インナーリード部とが接続された接続部が封止材で封止された半導体装置において、前記タブの裏面の一部もしくは全部が半導体装置の裏面から露出し、かつ、前記インナーリード部は前記半導体チップ周囲よりほぼ放射状に延在し、その裏面の一部がハーフエッチングされ、各インナーリード部の先端部と前記半導体チップの前記各インナーリード部に対応する外部電極との距離が均一もしくはほぼ均一である。
【0012】
前述した本願発明によれば、(1)インナーリードの先端を封止材内で引き回して半導体チップ方向へ延長することにより、インナーリードを長くできるので、ボンディングワイヤ(以下、単にワイヤと称する)長を短くできる。これにより、ワイヤが接近して短絡(ショート)するのを防止するための高さ方向(3次元方向)で対応する必要がなくなり、半導体装置の薄型化が可能となる。また、ワイヤ長が短くなるので、封止材の注入時にワイヤが流れにくくすることができる。
【0013】
(2)ワイヤの延在方向とインナーリードの延在方向をほぼ同一とすることにより、ワイヤと隣接するインナーリードとの間隔をほぼ一定に保持することができる。これにより、隣接するワイヤが短絡(ショート)しにくくすることができる。
【0014】
(3)吊りリード近傍のインナーリード先端を延長して先端位置を変えることにより、ワイヤの長さを均一もしくはほぼ均一にできるので、ワイヤボンディングを安定に行うことができる。
【0015】
(4)インナーリード先端部をハーフエッチングすることにより、有効リード部(裏面露出リード部)の面積・形状・位置をコントロールすることができるので、異なったリード形状であっても有効リード部を規格に適合させることができる。
【0016】
(5)インナーリード先端部をハーフエッチングし、該インナーリードの先端部を樹脂で封止することにより、第2ボンディング部のメッキが側面・裏面付着(漏れ)が不問となるので、ラフにメッキできる。従来方法では、ラフにメッキすると、側面・裏面へのメッキの付着が実装時にはんだののりが悪なる等の悪影響が生じていた。
【0017】
(6)インナーリード先端部をハーフエッチング又はリードへ平面的に角度つけることにより、リードの表面積が増えるとともにリードに平面的な角度がつけられるので、リードが抜けにくくなる。
【0018】
(7)タブの裏面の一部もしくは全部が半導体装置の裏面から露出することにより、実装基板(図示していない)とを前記タブ1を介して半導体チップ2が接続固定されるので、半導体装置が実装基板に実装された後の接続部の信頼性を向上することができる。
【0019】
(8)タブの裏面の一部もしくは全部が半導体装置の裏面から露出することにより、熱放射効率をよくしたので、温度サイクルによる熱伸縮などによる歪み応力がリードと実装基板の配線ランドの接続材との界面に加わるのを低減することができる。これにより信頼性を向上することができる。
【0020】
【発明の実施の形態】
以下、本発明について、図面を参照して実施形態(実施例)とともに詳細に説明する。
なお、実施形態(実施例)を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【0021】
(実施例1)
図1は本発明の実施例1の半導体装置の上部の封止樹脂を除去した状態の上から見た表平面図、図2は図1の裏面から見た裏平面図、図3は図1のA−A’線で切った断面図である。
図1乃至図3において、1はタブ、1Aはタブ吊りリード、2は半導体チップ、2Aは外部電極(以下、パッドと呼ぶ)、3はリード(リードフレーム)、3Aはインナーリード部、3Bはアウターリード部、3Cはインナーリード部のハーフエッチング部、3Dはリード抜け防止用溝、4はAuワイヤ(ボンディングワイヤ)、5はモールド樹脂(封止材)、6は接着剤である。
【0022】
本実施例1の半導体装置は、図1、図2、及び図3に示すように、金属(Cu)製のタブ1上に搭載された半導体基板の主面に回路が形成された半導体チップ2と、該半導体チップ2の回路形成面(表面)に設けられたパッド2AとAuワイヤ4で電気的に接続されたインナーリード部3Aとアウターリード部3Bを有するリード(リードフレーム)3とを有する。
【0023】
前記半導体チップ2、前記インナーリード部3A、Auワイヤ4、及び前記パッド2Aとインナーリード部3Aとが接続された接続部がモールド樹脂(封止材)5で封止されている。
【0024】
前記インナーリード部3Aは、前記半導体チップ2の周囲よりほぼ放射状に延在し、その裏面の一部がハーフエッチングされている。前記インナーリード部3Aの上面にはリード抜け防止用溝3Dが設けられている。
なお、前記リード抜け防止用溝3Dは、リード切断工程において発生するストレスを前記リード抜け防止用溝3D部に集中させ、このリード抜け防止用溝3Dより前記半導体チップ2側のストレスを低減することでAuワイヤの変形を防止する効果がある。また、リード抜け防止用溝3Dを設けることで水分の侵入経路が長くなり製品の信頼性が向上される。
【0025】
次に、本実施例1の半導体装置の製造方法を図4及び図5を用いて説明する。図4及び図5は、本実施例1の半導体装置の製造方法の各工程における断面図である。
本実施例1の半導体装置は、図4(a)に示すように、まず、タブ1と、前記インナーリード部3Aの裏面(下面)の一部がハーフエッチングされたハーフエッチング部3C及び前記インナーリード部3Aの上面にリード抜け防止用溝3Dが設けられたインナーリード部3Aとアウターリード部3Bからなるリード3を有するリードフレームを用意する。
【0026】
次に、図4(b)に示すように、前記タブ1の上面に半導体チップ2を接着剤6で接着して搭載し、図4(c)に示すように、前記半導体チップ2の回路形成面に設けられたパッド2Aとインナーリード部3AとをAuワイヤ4により(例えば、超音波併用熱圧着ボンディング法又は熱圧着ボンディング法による)電気的に接続する。これを、図4(d)に示すように、モールド用下金型20とモールド用上金型21の中に入れ、前記半導体チップ2、前記インナーリード3A、Auワイヤ4、及び前記パッド2Aとインナーリード部3AとAuワイヤ4との接続部をモールド樹脂5で封止する。
【0027】
次に、図5(a)に示すように、前記研磨された部分にはんだ等の外装メッキ6Aを行う。次に、図5(b)に示すように、前記モールド樹脂5の表面上にレーザ22によりマークを付け、図5(c)に示すように、金型等の切断治具23を用いてリード3等を切断し、図5(d)に示すような製品が完成する。
【0028】
本実施例1によれば、前記インナーリード部3Aの先端を封止材5内で引き回して半導体チップ方向へ延長することにより、インナーリード部3Aを長くできるので、Auワイヤ4の長さを短くできる。これにより、高さ方向(3次元方向)で対応する必要がなくなり、半導体装置の薄型化が可能となる。また、ワイヤ長が短くなるので、封止材5の注入時にAuワイヤ4が流れにくくすることができる。
【0029】
また、Auワイヤ4の延在方向とインナーリード部3Aの延在方向をほぼ同一とすることにより、Auワイヤ4と隣接するインナーリード部3Aとの間隔をほぼ一定に保持することができる。これにより、隣接するAuワイヤ4が短絡(ショート)しにくくなる。
【0030】
また、吊りリード近傍のインナーリード部3Aの先端を延長して先端位置を変えることにより、Auワイヤ4の長さをほぼ均一にできるので、ワイヤボンディングを安定に行うことができる。
【0031】
また、インナーリード部3Aの先端部をハーフエッチングすることにより、有効リード部(裏面露出リード部)の面積・形状・位置をコントロールすることができるので、異なったリード形状であっても有効リード部を規格に適合させることができる。
【0032】
また、インナーリード部3Aの先端部をハーフエッチングし、該インナーリード部3Aの先端部を樹脂で封止することにより、第2ボンディング部のメッキが側面・裏面付着(漏れ)が不問となるので、ラフにメッキできる。従来の構造では、ラフにメッキすると、側面・裏面へのメッキの付着は実装時にはんだののりが悪くなる等の悪影響を与えていた。
【0033】
また、インナーリード部3Aの先端部をハーフエッチング又はインナーリード部3Aへ平面的に角度つけることにより、インナーリード部3Aの表面積が増えるとともにインナーリード部3Aに平面的な角度がつけられるので、リードが抜けにくくなる。
【0034】
また、隣接するAuワイヤ4が短絡(ショート)しにくくしたので、高さ方向(3次元方向)で対応する必要がなくなり、半導体装置の薄型化が可能となる。
【0035】
(実施例2)
図6は本発明の実施例2の半導体装置の上部の封止樹脂を除去した状態の上から見た表平面図、図7は図6の裏面から見た裏平面図、図8は図6のA−A’線で切った断面図である。
本実施例1の半導体装置は、図6及び図7に示すように、金属(Cu)製のタブ1上に搭載された半導体基板の主面に回路が形成された半導体チップ2と、該半導体チップ2の回路形成面(表面)に設けられたパッド2AとAuワイヤ4で電気的に接続されたインナーリード部3Aとアウターリード部3Bを有するリード(リードフレーム)3とを有する。
前記半導体チップ2、前記インナーリード部3A、Auワイヤ4、及び前記パッド2Aとインナーリード部3Aとが接続された接続部がモールド樹脂(封止材)5で封止されている。
【0036】
前記タブ1の裏面(半導体チップ2が搭載されていない側の面)は、図7及び図8に示すように、半導体装置の裏面から露出している。前記リード3のリードフレームは、図6及び図8に示すように、前記インナーリード部が前記半導体チップ周囲よりほぼ放射状に延在し、その裏面の一部がハーフエッチングされている。
【0037】
本実施例2の半導体装置の各部の寸法を図9に示す。この本実施例2の半導体装置のパッケージの厚さは、図9に示すように、0.78mmである。
【0038】
次に、本実施例2の半導体装置の製造方法を図10及び図11を用いて説明する。図10及び図11は、本実施例2の半導体装置の製造方法の各工程における断面図である。
本実施例2の半導体装置は、図10(a)に示すように、まず、前記タブ1と、各インナーリード部3Aの先端部と前記半導体チップ2の前記各インナーリード部3Aに対応するパッド2Aとの距離が全て同じであり、前記インナーリード部3Aの裏面(下面)の一部がハーフエッチングされたハーフエッチング部3C及び前記インナーリード部3Aの上面にリード抜け防止用溝3Dが設けられたインナーリード部3Aとアウターリード部3Bからなるリード3を有するリードフレームを用意する。
【0039】
次に、図10(b)に示すように、前記タブ1の上面に半導体チップ2を接着剤6で接着して搭載し、図10(c)に示すように、前記半導体チップ2の回路形成面に設けられたパッド2Aとインナーリード部3AとをAuワイヤ4により(熱圧着ボンディング法による)電気的に接続する。これを、図4(d)に示すように、モールド用下金型20とモールド用上金型21の中に入れ、前記半導体チップ2、前記インナーリード3A、Auワイヤ4、及び前記パッド2Aとインナーリード部3AとAuワイヤ4との接続部をモールド樹脂5で封止する。次に、図10(e)示すように、前記タブ1の裏面及びリード3のアウターリード部3Bの部分を研磨治具24で研磨する。これは、本実施例2の半導体装置を実装基板に実装された後の接続部の信頼性を向上するためである。
【0040】
次に、図11(a)に示すように、前記研磨された部分にはんだ等の外装メッキ6Aを行う。次に、図11(b)に示すように、前記モールド樹脂5の表面上にレーザ22によりマークを付け、図11(c)に示すように、金型等の切断治具23を用いてリード3等を切断し、図11(d)に示すような製品が完成する。
【0041】
前記本実施例2によれば、前記インナーリード部3Aの裏面(下面)の一部がハーフエッチングされた形状(ハーフエッチング部3C)であり、タブ1の中央方向にインナーリード3Aを放射状に伸ばして配置することにより、ボンディングされるAuワイヤ4の長さを短くすることができる。
【0042】
また、Auワイヤ4と隣接するインナーリード部3Aの間隔やAuワイヤ4同士をほぼ等間隔にすることができる。これにより、ディングされるAuワイヤ4の高さを低くすることができ、かつ、前記タブ1が半導体装置の裏面から露出させて裏面の封止材の分だけ薄くしたので、前記図9に示すように、半導体装置のパッケージの薄型化が図れる。
また、前記タブ1を半導体装置のパッケージの裏面から露出させることにより、実装基板(図示していない)とを前記タブ1を介して半導体チップ2が接続固定されるので、半導体装置が実装基板に実装された後の接続部の信頼性を向上することができる。
また、前記タブ1を半導体チップ2が搭載されるタブ1の裏面を露出させることにより、半導体装置の放熱効率を向上することができる。
【0043】
本実施例2の半導体装置の実施基板への実装は、図12に示すように、配線ランド7A以外の領域が保護膜(例えばレジスト)9が施こされた実装基板7の上に半導体装置2のアウターリード3Bと前記配線ランド7Aとをはんだ等の接着材8により接続する。
【0044】
(実施例3)
図13は本発明の実施例3の半導体装置の上部の封止樹脂を除去した状態の上から見た表平面図、図14は図13の裏面から見た裏平面図、図15は図13のA−A’線で切った断面図である。
【0045】
本実施例1の半導体装置は、前記本実施例2におけるダブ1の形状をクロース状にして面積を小さくしたものであり、図13、図14及び図15に示すように、金属(例えばCu)製のタブ1’上に搭載された半導体基板の主面に回路が形成された半導体チップ2と、該半導体チップ2の回路形成面(表面)に設けられたパッド2AとAuワイヤ4で電気的に接続されたインナーリード部3Aとアウターリード部3Bを有するリード(リードフレーム)3とを有する。
【0046】
前記半導体チップ2、前記インナーリード部3A、Auワイヤ4、及び前記パッド2Aとインナーリード部3Aとが接続された接続部がモールド樹脂(封止材)5で封止されている。
【0047】
前記タブ1’は、図14に示すように、クロース状に形成され、半導体チップ2の面積よりも小さい面積のサイズでクロース形状に構成されている。この裏面(半導体チップ2が搭載されていない側の面)は、半導体装置のパッケージの裏面から露出している。
【0048】
前記インナーリード部3Aは、その裏面(下面)の一部がハーフエッチングされ、ハーフエッチング部3Cを形成している。前記インナーリード部3Aの上面にはリード抜け防止用溝3Dが設けられている。
【0049】
前記リード3のリードフレームは、図13に示すように、半導体チップの辺に対して90°の位置(中央部の位置)に配置されているインナーリード部3Aの先端と半導体チップ2のパッド2Aとの間の距離が、その両端に向かって放射状に延在して配列されているインナーリード部3Aのそれぞれの先端と、半導体チップ2のそれぞれのインナーリード部3Aに対応するパッド2Aとの間の距離がほぼ均一となるように配列された形状に成形されている。
【0050】
本実施例3によれば、前記実施例2による効果の上に、さらに、半導体チップ2の面積よりも小さい面積のサイズにすることにより、実装時の熱による応力を低減することができる。これにより、クラックの発生を低減することができる。また、前記タブ1’は、その上に搭載される半導体チップ2の種々のサイズに対応することができる。
【0051】
(実施例4)
図16は本発明の実施例4の半導体装置の上部の封止樹脂を除去した状態の上から見た表平面図、図17は図16の裏面から見た裏平面図、図18は図16のA−A’線で切った断面図である。本実施例4の半導体装置は、前記実施例2の半導体装置と基本的な構成は同じであるが、各インナーリード部3Aの先端部の位置が異なる。
【0052】
本実施例4の半導体装置は、図16、図17及び図18に示すように、金属(例えばCu)製のタブ1上に搭載された半導体基板の主面に回路が形成された半導体チップ2と、該半導体チップ2の回路形成面(表面)に設けられたパッド2AとAuワイヤ4で電気的に接続されたインナーリード部3Aとアウターリード部3Bを有するリード(リードフレーム)3とを有する。
【0053】
前記半導体チップ2、前記インナーリード部3A、Auワイヤ4、及び前記パッド2Aとインナーリード部3Aとが接続された接続部がモールド樹脂(封止材)5で封止されている。
【0054】
前記タブ1の裏面(半導体チップ2が搭載されていない側の面)は、半導体装置の裏面から露出し、かつ、各インナーリード部3AのAuワイヤ4がボンディングされる位置(もしくは先端部)と前記半導体チップ2の各パッド2Aとの距離が均一もしくはほぼ均一にしたものであり、前記インナーリード部3Aの裏面(下面)の一部がハーフエッチングされたハーフエッチング部3Cを有するリード3を備えている。前記インナーリード部3Aの上面にはリード抜け防止用溝3Dが設けられている。
【0055】
前記リード3のリードフレームは、図16に示すように、半導体チップの辺に対して90°の位置(中央部の位置)に配置されているインナーリード部3Aの先端と半導体チップ2のパッド2Aとの間の距離が、その両端に向かって放射状に延在して配列されている。このインナーリード部3Aのそれぞれの先端と、半導体チップ2のそれぞれのインナーリード部3Aに対応するパッド2Aとの間の距離が均一もしくはほぼ均一となるように配列された形状に成形されている。すなわち、各インナーリード部3Aの先端部が、半導体チップ2の各インナーリード部3Aに対応するパッド2Aに対して一定(同じ)もしくはほぼ一定の距離となるように弓状に配列されている。
【0056】
前記インナーリード部3Aは、その裏面(下面)の一部がハーフエッチングされ、ハーフエッチング部3Cを形成している。前記インナーリード部3Aの上面にはリード抜け防止用溝3Dが設けられている。
【0057】
本実施例4の半導体装置の製造方法は、前記本実施例2の半導体装置の製造方法と同様であるので、繰り返しの説明は省略する。
前記本実施例4によれば、半導体チップ2の辺角部の位置における半導体チップ2のパッド2Aとインナーリード部3Aとを接続するための、ボンディングされるAuワイヤ4の長さが他のボンディングワイヤの長さと同じ(一定)もしくはほぼ同じにすることにより、ボンディングされるAuワイヤ4の高さを低くすることができ、かつ、前記タブ1が半導体装置の裏面から露出させて裏面の封止材の分だけ薄くしたので、前記図9に示すように、半導体装置のパッケージの薄型化が図れる。
【0058】
また、ボンディングされるAuワイヤ4の長さが他のボンディングワイヤの長さと同じ(一定)もしくはほぼ同じにすることにより、ワイヤボンディングを安定に行うことができるので、信頼性を向上することができる。
【0059】
また、温度サイクルによる熱伸縮などによる歪み応力がアウターリード部3Bと実装基板の配線ランドの接続材との界面に加わるのを低減することができる。これにより信頼性を向上することができる。
【0060】
また、前記タブ1を半導体装置のパッケージの裏面から露出させることにより、実装基板(図示していない)とを前記タブ1を介して半導体チップ2が接続固定されるので、半導体装置が実装基板に実装された後の接続部の信頼性を向上することができる。
【0061】
また、前記タブ1を半導体チップ2が搭載されるタブ1の裏面を露出させることにより、半導体装置の放熱効率を向上することができる。
【0062】
(実施例5)
図19は本発明の実施例5の半導体装置の断面図である。
本実施例5の半導体装置は、前記実施例2の半導体装置と基本的な構成は同じであるが、図19に示すように、前記タブ1の裏面側の一部を、ハーフエッチングしたタブのハーフエッチング部10を形成した構成が異なる。
【0063】
一般的に、モールド樹脂、ダブより熱膨張係数(α)の小さい半導体チップ2を基準に考えると、例えば低温時には、モールド樹脂5側はU字に変形(収縮)し、タブ1側は逆U字に変形(収縮)することになり、モールド樹脂5とダブ1との界面に隙間が発生し、その隙間から水が浸入し、耐湿性劣化などの信頼性不良が発生しやすくなる。最悪の場合、タブ脱落も考えられる。
しかし、本実施例5のようにタブ1にタブのハーフエッチング部10を形成してタブ1の側面とモールド樹脂5との界面に凹凸を作ることにより、前記タブ1の側面とモールド樹脂5との界面に直線的な隙間ができにくくなるので、前記タブ1が脱落するのを防止することがでる。
なお、本実施例5の技術的手段は、前記本実施例4の半導体装置にも適用できることはいうまでもない。
【0064】
(実施例6)
図20は本発明の実施例6の半導体装置の断面図である。
本実施例6の半導体装置は、前記本実施例2の半導体装置と基本的な構成は同じであるが、図20に示すように、前記タブ1の裏面側のタブのハーフエッチング部10にアンカ部11を形成してアンカ効果を持たせた構成が異なる。このように前記タブ1の裏面側のタブのハーフエッチング部10にアンカ部11を形成してアンカ効果を持たせることにより、タブ1とモールド樹脂5がロックされる形となり、熱収縮による変形を小さくすることが可能となる。従って、前記タブ1の側面とモールド樹脂5との界面に直線的な隙間がさらにできにくくなるので、さらに前記タブ1が脱落するのを防止することができる。
なお、本実施例6の技術手段は、前記実施例4の半導体装置にも適用できることはいうまでもない。
【0065】
以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
例えば、本実施例1〜6は、封止方法として各半導体チップごとに封止する方法を説明したが、本発明は、これに限定されるものではなく複数の半導体チップを一つの塊として封止し、封止後に製品を個片にダイシングで分割する一括モールド方法、又は封止後に封止用金型とモールド樹脂との間にラミネートを介して封止するラミネートモールド方法であっても良い。
【0066】
【発明の効果】
本願において開示される発明によって得られる効果を簡単に説明すれば、以下のとおりである。
(1)インナーリードを長くできるので、ワイヤ長を短くできる。これにより、高さ方向(3次元方向)で対応する必要がなくなり、半導体装置の薄型化が可能となる。また、ワイヤ長短くなるので、封止材の注入時にワイヤが流れにくくすることができる。
(2)ワイヤと隣接するインナーリードとの間隔をほぼ一定に保持することができる。これにより、隣接するワイヤが短絡(ショート)しにくくすることができる。
(3)ワイヤの長さを均一もしくはほぼ均一にできるので、ワイヤボンディングを安定に行うことができる。
(4)有効リード部(裏面露出リード部)の面積・形状・位置をコントロールすることができるので、異なったリード形状であっても有効リード部を規格に適合させることができる。
(5)第2ボンディング部のメッキが側面・裏面付着(漏れ)が不問となるので、ラフにメッキできる。
(6)リードの表面積が増えるとともにリードに平面的な角度がつけられるので、リードが抜けにくくなる。
(7)高さ方向(3次元方向)で対応する必要がなくなり、半導体装置の薄型化が可能となる。
(8)タブの裏面の一部もしくは全部が半導体装置の裏面から露出しているので、温度サイクルによる熱伸縮などによる歪み応力がリードと実装基板の配線ランドの接続材との界面に加わるのを低減することができる。これにより信頼性を向上することができる。
【図面の簡単な説明】
【図1】本発明の実施例1の半導体装置の上部のモールド樹脂を除去した状態の上から見た表平面図である。
【図2】図1の裏面から見た裏平面図である。
【図3】図1のA−A’線で切った断面図である。
【図4】本実施例1の半導体装置の製造方法の各工程における断面図である。
【図5】本実施例1の半導体装置の製造方法の各工程における断面図である。
【図6】本発明の実施例2の半導体装置の上部のモールド樹脂を除去した状態の上から見た表平面図である。
【図7】図6の裏面から見た裏平面図である。
【図8】図6のA−A’線で切った断面図である。
【図9】本発明の実施例2の半導体装置の各部の寸法を示す図である。
【図10】本実施例2の半導体装置の製造方法の各工程における断面図である。
【図11】本実施例2の半導体装置の製造方法の各工程における断面図である。
【図12】本実施例2の半導体装置を実装基板に実装した状態を示す断面図である。
【図13】本発明の実施例3の半導体装置の上部のモールド樹脂を除去した状態の上から見た上平面図である。
【図14】図13の裏面から見た裏平面図である。
【図15】図13のA−A’線で切った断面図である。
【図16】本発明の実施例4の半導体装置の上部のモールド樹脂を除去した状態の上から見た表平面図である。
【図17】図13の裏面から見た裏平面図である。
【図18】図16のA−A’線で切った断面図である。
【図19】本発明の実施例5の半導体装置の断面図である。
【図20】本発明の実施例6の半導体装置の断面図である。
【符号の説明】
1、1’…タブ         1A…タブ吊りリード
2…半導体チップ        2A…パッド(外部電極)
3…リード(リードフレーム)  3A…インナーリード部
3B…アウターリード部     3C…インナーリードのハーフエッチング部3D…リード抜け防止用溝    4…Auワイヤ
5…モールド樹脂(封止材)   6…接着剤
6A…外装メッキ        7…実装基板
7A…実装基板のランド(配線) 8…接着材
9…保護膜(レジスト)     10…タブのハーフエッチング部
11…アンカ部         20…モールド用下金型
21…モールド用上金型     22…レーザ
23…切断治具         24…研磨治具

Claims (4)

  1. タブ上に搭載された半導体基板の主面に回路が形成された半導体チップと、該半導体チップの回路形成面に設けられた外部電極と電気的に接続されたリードと、前記半導体チップ、前記リードのインナーリード部、及び前記外部電極と前記インナーリード部とが接続された接続部が封止材で封止された半導体装置において、前記インナーリード部は前記半導体チップ周囲よりほぼ放射状に延在し、その裏面の一部がハーフエッチングされていることを特徴とする半導体装置。
  2. タブ上に搭載された半導体基板の主面に回路が形成された半導体チップと、該半導体チップの回路形成面に設けられた外部電極と電気的に接続されたリードと、前記半導体チップ、前記リードのインナーリード部、及び前記外部電極と前記インナーリード部とが接続された接続部が封止材で封止された半導体装置において、前記タブの裏面の一部もしくは全部が半導体装置の裏面から露出し、かつ、前記インナーリード部は前記半導体チップ周囲よりほぼ放射状に延在し、その裏面の一部がハーフエッチングされていることを特徴とする半導体装置。
  3. タブ上に搭載された半導体基板の主面に回路が形成された半導体チップと、該半導体チップの回路形成面に設けられた外部電極と電気的に接続されたリードと、前記半導体チップ、前記リードのインナーリード部、及び前記外部電極と前記インナーリード部とが接続された接続部が封止材で封止された半導体装置において、前記インナーリード部は前記半導体チップ周囲よりほぼ放射状に延在し、その裏面の一部がハーフエッチングされ、各インナーリード部の先端部と前記半導体チップの前記各インナーリード部に対応する外部電極との距離が均一もしくはほぼ均一であることを特徴とする半導体装置。
  4. タブ上に搭載された半導体基板の主面に回路が形成された半導体チップと、該半導体チップの回路形成面に設けられた外部電極と電気的に接続されたリードと、前記半導体チップ、前記リードのインナーリード部、及び前記外部電極と前記インナーリード部とが接続された接続部が封止材で封止された半導体装置において、前記タブの裏面の一部もしくは全部が半導体装置の裏面から露出し、かつ、前記インナーリード部は前記半導体チップ周囲よりほぼ放射状に延在し、その裏面の一部がハーフエッチングされ、各インナーリード部の先端部と前記半導体チップの前記各インナーリード部に対応する外部電極との距離が均一もしくはほぼ均一であることを特徴とする半導体装置。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005276890A (ja) * 2004-03-23 2005-10-06 Renesas Technology Corp 半導体装置及びその製造方法
JP2006032703A (ja) * 2004-07-16 2006-02-02 Yoshikawa Kogyo Co Ltd 半導体収納用樹脂製中空パッケージ
JP2006294809A (ja) * 2005-04-08 2006-10-26 Rohm Co Ltd 半導体装置
JP2009246395A (ja) * 2009-07-27 2009-10-22 Renesas Technology Corp 半導体装置の製造方法
JP2013118215A (ja) * 2011-12-01 2013-06-13 Renesas Electronics Corp 半導体装置
JP2013135132A (ja) * 2011-12-27 2013-07-08 Dainippon Printing Co Ltd 半導体装置製造用リードフレーム及び半導体装置の製造方法
JP2013135025A (ja) * 2011-12-26 2013-07-08 Dainippon Printing Co Ltd 半導体装置製造用リードフレーム及び半導体装置の製造方法
WO2022113661A1 (ja) * 2020-11-30 2022-06-02 ローム株式会社 半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005276890A (ja) * 2004-03-23 2005-10-06 Renesas Technology Corp 半導体装置及びその製造方法
JP2006032703A (ja) * 2004-07-16 2006-02-02 Yoshikawa Kogyo Co Ltd 半導体収納用樹脂製中空パッケージ
JP2006294809A (ja) * 2005-04-08 2006-10-26 Rohm Co Ltd 半導体装置
JP2009246395A (ja) * 2009-07-27 2009-10-22 Renesas Technology Corp 半導体装置の製造方法
JP2013118215A (ja) * 2011-12-01 2013-06-13 Renesas Electronics Corp 半導体装置
JP2013135025A (ja) * 2011-12-26 2013-07-08 Dainippon Printing Co Ltd 半導体装置製造用リードフレーム及び半導体装置の製造方法
JP2013135132A (ja) * 2011-12-27 2013-07-08 Dainippon Printing Co Ltd 半導体装置製造用リードフレーム及び半導体装置の製造方法
WO2022113661A1 (ja) * 2020-11-30 2022-06-02 ローム株式会社 半導体装置

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