WO2023218959A1 - 半導体装置、および、半導体装置の製造方法 - Google Patents

半導体装置、および、半導体装置の製造方法 Download PDF

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WO2023218959A1
WO2023218959A1 PCT/JP2023/016432 JP2023016432W WO2023218959A1 WO 2023218959 A1 WO2023218959 A1 WO 2023218959A1 JP 2023016432 W JP2023016432 W JP 2023016432W WO 2023218959 A1 WO2023218959 A1 WO 2023218959A1
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WO
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semiconductor device
terminal
recess
tip
resin
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PCT/JP2023/016432
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English (en)
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Inventor
弘招 松原
Original Assignee
ローム株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads

Definitions

  • the present disclosure relates to a semiconductor device and a method for manufacturing a semiconductor device.
  • Patent Document 1 discloses an example of an SOP (Small Outline Package) type semiconductor device.
  • the semiconductor device disclosed in the document includes a semiconductor element, a die pad, a terminal, and a sealing resin.
  • a semiconductor element is mounted on a die pad and is electrically connected to a terminal via a bonding wire.
  • the semiconductor element, die pad, and a portion of the terminal are covered with a sealing resin.
  • An exterior plating layer made of an alloy containing Sn is formed on the portion of the terminal exposed from the sealing resin in order to improve solder adhesion when the terminal is bonded to the wiring board with solder.
  • the outer plating layer is formed before the terminal is separated from the lead frame, no outer plating layer is formed on the tip end surface of the terminal. Therefore, when a terminal is bonded to a wiring board with solder, the solder is difficult to adhere to the tip end surface of the terminal, and a solder fillet may not be formed. In this case, a visual inspection determines that solder adhesion is defective.
  • An object of the present disclosure is to provide a semiconductor device that is improved over conventional ones.
  • an object of the present disclosure is to provide a semiconductor device that can suppress solder adhesion defects when mounted on a wiring board.
  • a semiconductor device provided by a first aspect of the present disclosure includes a semiconductor element, a sealing resin that covers the semiconductor element, and a first direction that is electrically conductive to the semiconductor element and perpendicular to the thickness direction from the sealing resin.
  • the terminal includes a terminal protruding from the terminal, and a plating layer disposed on the terminal.
  • the terminal has a distal end surface that is an end surface protruding from the sealing resin, a first surface facing the first side in the thickness direction, and a recessed portion recessed from both the distal end surface and the first surface. , is provided.
  • the plating layer includes a recess plating portion disposed in at least a portion of the recess.
  • a method for manufacturing a semiconductor device provided by a second aspect of the present disclosure provides a terminal portion having a first surface facing the first side in the thickness direction, and a recessed portion recessed from the first surface in the thickness direction. forming a plating layer on the terminal portion; and cutting the terminal portion along a cutting line intersecting the recess using a cutting die. .
  • FIG. 1 is a plan view showing a semiconductor device according to a first embodiment of the present disclosure.
  • FIG. 2 is a plan view showing the semiconductor device of FIG. 1, and is a view through a sealing resin.
  • FIG. 3 is a front view showing the semiconductor device of FIG. 1.
  • 4 is a left side view showing the semiconductor device of FIG. 1.
  • FIG. 5 is a sectional view taken along line VV in FIG. 2.
  • FIG. 6 is a cross-sectional view taken along line VI-VI in FIG.
  • FIG. 7 is a partially enlarged view of FIG. 5.
  • FIG. 8 is a partially enlarged view of FIG. 4.
  • FIG. 9 is a partially enlarged view of FIG. 5.
  • FIG. 10 is a plan view showing steps related to the method for manufacturing the semiconductor device of FIG. 1.
  • FIG. 10 is a plan view showing steps related to the method for manufacturing the semiconductor device of FIG. 1.
  • FIG. 10 is a plan view showing steps related to the method for manufacturing the semiconductor device of FIG. 1.
  • FIG. 11 is a bottom view showing steps related to the method for manufacturing the semiconductor device of FIG. 1.
  • FIG. 12 is a cross-sectional view showing steps related to the method for manufacturing the semiconductor device shown in FIG.
  • FIG. 13 is a plan view showing steps related to the method for manufacturing the semiconductor device of FIG. 1.
  • FIG. 14 is a plan view showing steps related to the method for manufacturing the semiconductor device of FIG. 1.
  • FIG. 15 is a cross-sectional view showing steps related to the method for manufacturing the semiconductor device shown in FIG.
  • FIG. 16 is a cross-sectional view showing steps related to the method for manufacturing the semiconductor device shown in FIG.
  • FIG. 17 is a partially enlarged view of FIG. 16.
  • FIG. 18 is a cross-sectional view showing steps related to the method for manufacturing the semiconductor device shown in FIG. FIG.
  • FIG. 19 is a cross-sectional view showing steps related to the method for manufacturing the semiconductor device shown in FIG.
  • FIG. 20 is a partially enlarged view of FIG. 19.
  • FIG. 21 is a partially enlarged sectional view showing the semiconductor device of FIG. 1 mounted on a wiring board.
  • FIG. 22 is a partially enlarged left side view showing a semiconductor device according to a first modification of the first embodiment of the present disclosure.
  • 23 is a partially enlarged bottom view showing the semiconductor device of FIG. 22.
  • FIG. FIG. 24 is a partially enlarged left side view showing a semiconductor device according to a second modification of the first embodiment of the present disclosure.
  • 25 is a partially enlarged bottom view showing the semiconductor device of FIG. 24.
  • FIG. 26 is a partially enlarged left side view showing a semiconductor device according to a third modification of the first embodiment of the present disclosure.
  • FIG. 27 is a partially enlarged bottom view showing the semiconductor device of FIG. 26.
  • FIG. 28 is a partially enlarged cross-sectional view showing a semiconductor device according to a second embodiment of the present disclosure.
  • FIG. 29 is a partially enlarged left side view showing the semiconductor device of FIG. 28.
  • FIG. 30 is a partially enlarged cross-sectional view showing steps related to the method for manufacturing the semiconductor device of FIG. 28.
  • FIG. 31 is a partially enlarged cross-sectional view showing a semiconductor device according to a third embodiment of the present disclosure.
  • 32 is a partially enlarged left side view showing the semiconductor device of FIG. 31.
  • FIG. FIG. 33 is a partially enlarged cross-sectional view showing a semiconductor device according to a fourth embodiment of the present disclosure.
  • First embodiment: 1 to 9 show an example of a semiconductor device according to the present disclosure.
  • the semiconductor device A10 of this embodiment includes a first semiconductor element 11, a second semiconductor element 12, an insulating element 13, a conductive member 2, a plurality of wires 61 to 64, and a sealing resin 7.
  • the conductive member 2 includes a first die pad 3, a second die pad 4, a plurality of first terminals 51, a plurality of second terminals 52, a plurality of pad portions 53, 55, a pair of connection portions 54, and a pair of connection portions 56.
  • the semiconductor device A10 is surface mounted on a wiring board of an inverter device such as an electric vehicle or a hybrid vehicle. Note that the use and function of the semiconductor device A10 are not limited.
  • the package format of the semiconductor device A10 is SOP (Small Outline Package). However, the package format of the semiconductor device A10 is not limited to SOP.
  • FIG. 1 is a plan view showing the semiconductor device A10.
  • FIG. 2 is a plan view showing the semiconductor device A10.
  • the outer shape of the sealing resin 7 is shown by an imaginary line (two-dot chain line) that is transmitted through the sealing resin 7.
  • FIG. 3 is a front view showing the semiconductor device A10.
  • FIG. 4 is a left side view showing the semiconductor device A10.
  • FIG. 5 is a sectional view taken along line VV in FIG. 2.
  • FIG. 6 is a cross-sectional view taken along line VI-VI in FIG.
  • FIG. 7 is a partially enlarged view of FIG. 5.
  • FIG. 8 is a partially enlarged view of FIG. 4.
  • FIG. 9 is a partially enlarged view of FIG. 5.
  • the semiconductor device A10 has a rectangular shape when viewed in the thickness direction (planar view).
  • the thickness direction of the semiconductor device A10 is referred to as the z direction
  • the direction along one side of the semiconductor device A10 perpendicular to the z direction (left-right direction in FIGS. 1 and 2) is referred to as the x direction, the z direction, and the x direction.
  • the direction perpendicular to (vertical direction in FIGS. 1 and 2) is defined as the y direction. Note that the shape and dimensions of the semiconductor device A10 are not limited.
  • the first semiconductor element 11, the second semiconductor element 12, and the insulating element 13 are elements that serve as the functional center of the semiconductor device A10.
  • the first semiconductor element 11 is mounted on a part of the conductive member 2 (the first die pad 3 described later), and is located at the center of the semiconductor device A10 in the y direction and closer to the x1 side in the x direction. It is located.
  • the first semiconductor element 11 has a rectangular shape that is long in the y direction when viewed in the z direction.
  • the first semiconductor element 11 is a control element.
  • the first semiconductor element 11 includes a circuit that converts a control signal input from an ECU or the like into a PWM control signal, a transmission circuit that transmits the PWM control signal to the second semiconductor element 12, and an electrical signal from the second semiconductor element 12. and a receiving circuit for receiving.
  • the first semiconductor element 11 has an element main surface 111 and an element back surface 112 facing oppositely to each other in the z direction.
  • the element main surface 111 faces the z1 side in the z direction.
  • the back surface 112 of the element faces the z2 side in the z direction.
  • a plurality of electrodes 11A are provided on the main surface 111 of the element. The plurality of electrodes 11A are electrically connected to a circuit configured in the first semiconductor element 11.
  • the second semiconductor element 12 is mounted on a part of the conductive member 2 (second die pad 4, which will be described later), and is located at the center of the semiconductor device A10 in the y direction and closer to the x2 side in the x direction. It is located.
  • the second semiconductor element 12 has a rectangular shape that is long in the y direction when viewed in the z direction.
  • the second semiconductor element 12 is a driving element.
  • the second semiconductor element 12 includes a receiving circuit that receives the PWM control signal transmitted from the first semiconductor element 11, and generates a drive signal for a switching element (eg, IGBT, MOSFET, etc.) based on the received PWM control signal.
  • a switching element eg, IGBT, MOSFET, etc.
  • the second semiconductor element 12 has an output circuit (gate driver) and a transmission circuit that transmits an electrical signal to the first semiconductor element 11.
  • the second semiconductor element 12 has an element main surface 121 and an element back surface 122 facing oppositely to each other in the z direction.
  • the element main surface 121 faces the z1 side in the z direction.
  • the back surface 122 of the element faces the z2 side in the z direction.
  • a plurality of electrodes 12A are provided on the element main surface 121.
  • the plurality of electrodes 12A are electrically connected to a circuit configured in the second semiconductor element 12.
  • the insulating element 13 is mounted on a part of the conductive member 2 (first die pad 3) and is placed at the center of the semiconductor device A10 in the y direction.
  • the insulating element 13 is located on the x2 side in the x direction with respect to the first semiconductor element 11, and is located on the x1 side in the x direction with respect to the second semiconductor element 12. That is, the insulating element 13 is located between the first semiconductor element 11 and the second semiconductor element 12 in the x direction.
  • the insulating element 13 has a rectangular shape that is long in the y direction when viewed in the z direction.
  • the insulating element 13 is an element for transmitting PWM control signals and other electrical signals in an insulated state.
  • the insulating element 13 receives the PWM control signal from the first semiconductor element 11 via the wire 63 and transmits the received PWM control signal to the second semiconductor element 12 via the wire 64 in an insulated state. Further, the insulating element 13 receives an electrical signal from the second semiconductor element 12 via the wire 64, and transmits the received electrical signal to the first semiconductor element 11 via the wire 63 in an insulated state. That is, the insulating element 13 insulates the first semiconductor element 11 and the second semiconductor element 12 from each other while relaying signals between the first semiconductor element 11 and the second semiconductor element 12.
  • the insulation element 13 is an inductive insulation element.
  • An inductive insulating element performs electrical signal transmission in an insulated state by inductively coupling two inductors (coils).
  • the insulating element 13 has a substrate made of Si, and an inductor made of Cu is formed on the substrate.
  • the inductors include a transmitting inductor and a receiving inductor, and these inductors are stacked on each other in the thickness direction (z direction) of the insulating element 13.
  • a dielectric layer made of SiO 2 or the like is interposed between the transmitting inductor and the receiving inductor.
  • the transmitting inductor and the receiving inductor are electrically insulated by the dielectric layer.
  • the insulating element 13 may be of a capacitive type.
  • An example of the capacitive insulation element is a capacitor.
  • the insulating element 13 has an element main surface 131 and an element back surface 132 facing oppositely to each other in the z direction.
  • the element main surface 131 faces the z1 side in the z direction.
  • the back surface 132 of the element faces the z2 side in the z direction.
  • the element main surface 131 is provided with a plurality of first electrodes 13A and a plurality of second electrodes 13B.
  • Each of the plurality of first electrodes 13A and the plurality of second electrodes 13B is electrically connected to either the transmitting inductor or the receiving inductor.
  • the plurality of first electrodes 13A are arranged along the y direction closer to the x1 side in the x direction.
  • the plurality of second electrodes 13B are arranged along the y direction near the center in the x direction.
  • the first semiconductor element 11 transmits the PWM control signal to the second semiconductor element 12 via the insulation element 13. Note that the first semiconductor element 11 may also transmit signals other than the PWM control signal to the second semiconductor element 12.
  • the second semiconductor element 12 transmits an electrical signal to the first semiconductor element 11 via the insulation element 13. Note that the information indicated by the electrical signal transmitted from the second semiconductor element 12 to the first semiconductor element 11 is not limited.
  • a half-bridge circuit in which a low-side switching element and a high-side switching element are connected in a totem pole shape is generally used in a motor driver circuit in an inverter device such as a hybrid vehicle.
  • an insulated gate driver In an insulated gate driver, only one of the low-side switching elements and the high-side switching elements is turned on at any given time.
  • the source of the low-side switching element and the reference potential of the insulated gate driver that drives the switching element are connected to ground, so the gate-source voltage operates based on ground.
  • the source of the high-side switching element and the reference potential of the insulated gate driver that drives the switching element are connected to the output node of the half-bridge circuit.
  • the reference potential of the insulated gate driver that drives the high-side switching element changes.
  • the high-side switching element is on, the reference potential becomes a voltage (for example, 600 V or more) equivalent to the voltage applied to the drain of the high-side switching element.
  • the ground of the first semiconductor element 11 and the second semiconductor element 12 is separated to ensure insulation.
  • a voltage of 600 V or more is transiently applied to the second semiconductor element 12 compared to the ground of the first semiconductor element 11. be done.
  • an input side circuit including the second semiconductor element 12 and an output side circuit including the first semiconductor element 11 are insulated by an insulating element 13. That is, the insulating element 13 insulates the input side circuit, which has a relatively low potential, and the output side circuit, which has a relatively high potential.
  • the conductive member 2 is a member that constitutes a conductive path between the first semiconductor element 11 and the second semiconductor element 12 and the wiring board of the inverter device in the semiconductor device A10.
  • the conductive member 2 is made of an alloy containing Cu in its composition, for example.
  • the conductive member 2 is formed from a lead frame 81, which will be described later.
  • the conductive member 2 mounts a first semiconductor element 11 , a second semiconductor element 12 , and an insulating element 13 .
  • the conductive member 2 includes a first die pad 3, a second die pad 4, a plurality of first terminals 51, a plurality of second terminals 52, a plurality of pad portions 53, 55, a pair of connection portions 54, and a pair of connection parts 56.
  • the first die pad 3 is located at the center of the semiconductor device A10 in the y direction and closer to the x1 side in the x direction.
  • the second die pad 4 is arranged on the x2 side in the x direction with respect to the first die pad 3 and away from the first die pad 3.
  • the first die pad 3 has a first semiconductor element 11 and an insulating element 13 mounted thereon.
  • the first die pad 3 is electrically connected to the first semiconductor element 11 and is one element of the input side circuit described above.
  • the first die pad 3 has, for example, a rectangular (or substantially rectangular) shape when viewed in the z direction.
  • the first die pad 3 has a main surface 31 and a back surface 32.
  • the main surface 31 and the back surface 32 are located apart from each other in the z direction, as shown in FIGS. 5 and 6.
  • the main surface 31 faces the z1 side, and the back surface 32 faces the z2 side.
  • the first semiconductor element 11 and the insulating element 13 are mounted on the main surface 31 .
  • the first semiconductor element 11 and the insulating element 13 are bonded to the main surface 31 of the first die pad 3 with a conductive bonding material 19, as shown in FIGS. 6 and 8.
  • the conductive bonding material 19 is, for example, solder.
  • the conductive bonding material 19 is not limited, and may be a metal paste, sintered metal, or the like.
  • the second die pad 4 has a second semiconductor element 12 mounted thereon.
  • the second die pad 4 is electrically connected to the second semiconductor element 12 and is one element of the output side circuit described above.
  • the second die pad 4 has, for example, a rectangular (or substantially rectangular) shape when viewed in the z direction.
  • the second die pad 4 has a main surface 41 and a back surface 42.
  • the main surface 41 and the back surface 42 are located apart from each other in the z direction, as shown in FIG.
  • the main surface 41 faces the z1 side, and the back surface 42 faces the z2 side.
  • the second semiconductor element 12 is mounted on the main surface 41 .
  • the plurality of first terminals 51 are members that constitute a conductive path between the semiconductor device A10 and the wiring board by being joined to the wiring board of the inverter device. Each first terminal 51 is appropriately electrically connected to the first semiconductor element 11 and is one element of the input side circuit described above. As shown in FIGS. 1, 2, and 4, the plurality of first terminals 51 are spaced apart from each other and arranged at regular intervals along the y direction. Each of the plurality of first terminals 51 is located on the x1 side in the x direction with respect to the first die pad 3, and protrudes from the sealing resin 7 (resin side surface 73 to be described later) on the x1 side in the x direction.
  • the plurality of first terminals 51 include a power supply terminal to which voltage is supplied, a ground terminal, an input terminal to which a control signal is input, an input terminal to which other electric signals are input, and an output terminal to output other electric signals. Contains such as.
  • the semiconductor device A10 includes ten first terminals 51. Note that the number of first terminals 51 is not limited. Moreover, the signals that each first terminal 51 inputs and outputs are not limited.
  • Each first terminal 51 has an elongated rectangular shape extending along the x direction, and includes a portion exposed from the sealing resin 7 and a portion covered with the sealing resin 7. As shown in FIGS. 3 and 5, the portion of the first terminal 51 exposed from the sealing resin 7 is bent into a gullwing shape bent toward the z2 side in the z direction.
  • each first terminal 51 includes a tip surface 511, a bottom surface 512, and a recess 513.
  • the tip surface 511 is the end surface of the first terminal 51 that protrudes from the sealing resin 7 .
  • the tip surface 511 is a cross section formed by cutting the lead frame in a cutting process described later.
  • the bottom surface 512 is a surface that is bonded to face the wiring board when the semiconductor device A10 is surface mounted on the wiring board of the inverter device, and faces the z2 side in the z direction.
  • the recess 513 is recessed from the tip surface 511 toward the x2 side in the x direction and from the bottom surface 512 toward the z1 side in the z direction.
  • the dimension T1 of the recessed portion 513 in the z direction is between 1/4 and 3/4 of the dimension T2 in the z direction of the full thickness portion 514, which is the portion of the first terminal 51 where the bottom surface 512 is located.
  • the dimension of the recessed portion 513 in the x direction is not particularly limited, but is approximately the same as the dimension T1. In this embodiment, the recess 513 extends over the entire first terminal 51 in the y direction.
  • a plating layer 25 is disposed on the entire portion of the first terminal 51 exposed from the sealing resin 7 except for the tip end surface 511.
  • the plating layer 25 is dotted. Note that the area where the plating layer 25 is arranged is not limited.
  • the plating layer 25 contains, for example, Sn. Note that the constituent material of the plating layer 25 is not limited.
  • the plating layer 25 makes sure that the solder adheres well to the exposed portion and prevents the exposed portion caused by the solder bonding. Prevent erosion.
  • the plating layer 25 includes a recessed plating portion 25a. The recess plated portion 25a is arranged in the recess 513.
  • a recess is provided in advance in the lead frame and then the plating layer 25 is formed, so the recess plating portion 25a is arranged over the entire recess 513. Note that the recess plated portion 25a only needs to be disposed on at least a portion of the recess 513.
  • each first terminal 51 includes a first bent portion 516 and a second bent portion 517.
  • the first bent portion 516 and the second bent portion 517 are portions of the first terminal 51 exposed from the sealing resin 7, and are formed by bending.
  • the first bent portion 516 is a portion bent toward the z2 side in the z direction.
  • the minimum value R1 of the radius of curvature of the inner surface of the first bent portion 516 is the z of the full thickness portion 514 of the first terminal 51 (the portion of the first terminal 51 where the bottom surface 512 is located)
  • the dimension in the direction (that is, the thickness dimension of the first terminal 51) is equal to or larger than T2.
  • the second bent portion 517 is located between the first bent portion 516 and the distal end surface 511, and is a portion bent toward the x1 side in the x direction. As shown in FIG. 9, the minimum value R2 of the radius of curvature of the inner surface of the second bent portion 517 is also greater than or equal to the dimension T2 of the full thickness portion 514 of the first terminal 51 in the z direction.
  • the plurality of first terminals 51 include a first terminal 51a and a first terminal 51b.
  • the first terminal 51a is disposed closest to the y1 side in the y direction among the plurality of first terminals 51.
  • the first terminal 51b is disposed closest to the y2 side in the y direction among the plurality of first terminals 51.
  • the plurality of pad portions 53 are connected to the x2 side in the x direction of the plurality of first terminals 51 other than the first terminals 51a and 51b, respectively.
  • the shape of each pad portion 53 when viewed in the z direction is not limited.
  • the upper surface (the surface facing the z1 side) of each pad portion 53 is flat (or substantially flat), and a wire 61 described later is bonded thereto.
  • the upper surface of each pad portion 53 may be plated.
  • the plating layer formed by the plating process is made of a metal containing Ag, for example, and covers the upper surface of the pad portion 53.
  • the plating layer protects the lead frame 81 (described later) from impact during wire bonding of the wire 61 while increasing the bonding strength of the wire 61.
  • the entire surface of the pad portion 53 is covered with the sealing resin 7.
  • the pair of connecting portions 54 are connected to the first terminal 51a or the first terminal 51b and the first die pad 3, respectively.
  • the connecting portion 54 connected to the first terminal 51a extends in the y direction, and the end portion on the y direction y2 side is connected to the vicinity of the center in the x direction of the end portion on the y direction y1 side of the first die pad 3.
  • the connecting portion 54 connected to the first terminal 51b extends in the y direction, and the end portion on the y direction y1 side is connected to the vicinity of the center in the x direction of the end portion on the y direction y2 side of the first die pad 3.
  • each connection portion 54 is flat (or substantially flat), and a wire 61 described later is joined thereto.
  • the upper surface of each connection portion 54 may be covered with a plating layer (for example, a metal containing Ag) similarly to the upper surface of the pad portion 53.
  • the entire surface of the connecting portion 54 is covered with the sealing resin 7.
  • the plurality of second terminals 52 are members that are joined to the wiring board of the inverter device, thereby forming a conductive path between the semiconductor device A10 and the wiring board.
  • Each second terminal 52 is appropriately electrically connected to the second semiconductor element 12 and is one element of the output side circuit described above.
  • the plurality of second terminals 52 are spaced apart from each other and arranged at regular intervals along the y direction.
  • Each of the plurality of second terminals 52 is located on the x2 side in the x direction with respect to the second die pad 4, and protrudes from the sealing resin 7 (resin side surface 74 to be described later) in the x2 side in the x direction.
  • the plurality of second terminals 52 include a power terminal to which a voltage is supplied, a ground terminal, an output terminal to output a drive signal, an input terminal to which other electric signals are input, an output terminal to output other electric signals, etc. Contains.
  • the semiconductor device A10 includes ten second terminals 52. Note that the number of second terminals 52 is not limited. Moreover, the signals that each second terminal 52 inputs and outputs are not limited.
  • Each second terminal 52 has an elongated rectangular shape extending along the x direction, and includes a portion exposed from the sealing resin 7 and a portion covered by the sealing resin 7. As shown in FIGS. 3 and 5, the portion of the second terminal 52 exposed from the sealing resin 7 is bent into a gullwing shape bent toward the z2 side in the z direction.
  • each second terminal 52 includes a tip surface 521, a bottom surface 522, and a recess 523.
  • the distal end surface 521 is the end surface of the second terminal 52 that protrudes from the sealing resin 7 .
  • the tip surface 521 is a cross section formed by cutting the lead frame in a cutting process described later.
  • the bottom surface 522 is a surface that is bonded to face the wiring board when the semiconductor device A10 is surface mounted on the wiring board of the inverter device, and faces the z2 side in the z direction.
  • the recess 523 is recessed from the tip surface 521 toward the x1 side in the x direction and from the bottom surface 522 toward the z1 side in the z direction.
  • the dimension of the recess 523 in the z direction is 1/4 or more and 3/4 or less of the dimension in the z direction of the full thickness part 524, which is the part of the second terminal 52 where the bottom surface 522 is located. It is.
  • the dimension of the recess 523 in the x direction is not particularly limited, but is approximately the same as the dimension in the z direction. In this embodiment, the recess 523 extends over the entire second terminal 52 in the y direction.
  • the plating layer 25 is disposed on the entire portion of the second terminal 52 exposed from the sealing resin 7 other than the tip end surface 521. Note that the area where the plating layer 25 is arranged is not limited to the above. Similar to the recess 513, the recess plating portion 25a is also arranged in the recess 523.
  • each second terminal 52 includes a first bent portion 526 and a second bent portion 527.
  • the first bent portion 526 and the second bent portion 527 are portions of the second terminal 52 exposed from the sealing resin 7, and are formed by bending.
  • the first bent portion 526 is a portion bent toward the z2 side in the z direction.
  • the minimum value of the radius of curvature of the inner surface of the first bent portion 526 is greater than or equal to the dimension in the z direction of the full thickness portion 524 of the second terminal 52 (that is, the thickness dimension of the second terminal 52).
  • the second bent portion 527 is located between the first bent portion 526 and the distal end surface 521, and is a portion bent toward the x2 side in the x direction.
  • the minimum value of the radius of curvature of the inner surface of the second bent portion 527 is also greater than or equal to the dimension of the full thickness portion 524 of the second terminal 52 in the z direction.
  • the plurality of second terminals 52 include a second terminal 52a and a second terminal 52b.
  • the second terminal 52a is arranged second from the y1 side in the y direction among the plurality of second terminals 52.
  • the second terminal 52b is arranged second from the y2 side in the y direction among the plurality of second terminals 52.
  • the plurality of pad portions 55 are respectively connected to the x1 side in the x direction of the plurality of second terminals 52 other than the second terminals 52a and 52b.
  • the shape of each pad portion 55 when viewed in the z direction is not limited.
  • the upper surface (the surface facing the z1 side) of each pad portion 55 is flat (or substantially flat), and a wire 62 described later is bonded thereto.
  • the upper surface of each pad section 55 may be covered with a plating layer (for example, a metal containing Ag) similarly to the upper surface of the pad section 53.
  • the entire surface of the pad portion 55 is covered with the sealing resin 7.
  • the pair of connecting portions 56 are connected to the second terminal 52a or 52b and the second die pad 4, respectively.
  • the end of the connecting portion 56 connected to the second terminal 52a on the y-direction y2 side is connected to the vicinity of the center of the end of the second die pad 4 on the y-direction y1 side in the x-direction.
  • the end of the connecting portion 56 connected to the second terminal 52b on the y-direction y1 side is connected to the vicinity of the center of the end of the second die pad 4 on the y-direction y2 side in the x-direction.
  • the second terminal 52a and the second terminal 52b are connected to the second die pad 4 via the pair of connection parts 56, and support the second die pad 4.
  • each connection portion 56 is flat (or approximately flat), and a wire 62 described later is bonded thereto.
  • the upper surface of each connection portion 56 may be covered with a plating layer (for example, a metal containing Ag) similarly to the upper surface of the pad portion 53.
  • the entire surface of the connecting portion 56 is covered with the sealing resin 7.
  • the shape of the conductive member 2 is not limited to the above.
  • the first die pad 3 may be supported by any first terminal 51. That is, the pair of connection parts 54 may be connected to the first die pad 3 and any first terminal 51.
  • the second die pad 4 may be supported by any second terminal 52. That is, the pair of connecting portions 56 may be connected to any second terminal 52 and second die pad 4.
  • the plurality of wires 61 to 64 together with the conductive member 2, constitute a conduction path for the first semiconductor element 11, the second semiconductor element 12, and the insulating element 13 to perform predetermined functions.
  • the material of each of the plurality of wires 61 to 64 is, for example, a metal containing Au, Cu, or Al.
  • the plurality of wires 61 constitute a conduction path between the first semiconductor element 11 and the plurality of first terminals 51, as shown in FIGS. 2 and 5.
  • the first semiconductor element 11 is electrically connected to at least one of the plurality of first terminals 51 through the plurality of wires 61 .
  • the plurality of wires 61 are one element of the input side circuit described above. As shown in FIG. 2, each of the plurality of wires 61 has one end electrically connected to one of the electrodes 11A of the first semiconductor element 11, and the other end connected to one of the plurality of pad portions 53 and the pair of connection portions 54. It is electrically conductive. Note that the number of wires 61 connected to each pad portion 53 and each connection portion 54 is not limited.
  • the plurality of wires 62 constitute a conduction path between the second semiconductor element 12 and the plurality of second terminals 52, as shown in FIGS. 2 and 5.
  • the second semiconductor element 12 is electrically connected to at least one of the plurality of second terminals 52 through the plurality of wires 62 .
  • the plurality of wires 62 are one element of the output side circuit described above. As shown in FIG. 2, each of the plurality of wires 62 has one end electrically connected to one of the electrodes 12A of the second semiconductor element 12, and the other end connected to one of the plurality of pad portions 55 and the pair of connection portions 56. It is electrically conductive. Note that the number of wires 62 joined to each pad portion 55 and each connection portion 54 is not limited.
  • the plurality of wires 63 constitute a conduction path between the first semiconductor element 11 and the insulating element 13, as shown in FIGS. 2 and 5.
  • the first semiconductor element 11 and the insulating element 13 are electrically connected to each other by the plurality of wires 63 .
  • the plurality of wires 63 are one element of the input side circuit described above. As shown in FIG. 2, each of the plurality of wires 63 is electrically connected to one of the electrodes 11A of the first semiconductor element 11 and one of the first electrodes 13A of the insulating element 13.
  • the plurality of wires 64 constitute a conduction path between the second semiconductor element 12 and the insulating element 13, as shown in FIGS. 2 and 5.
  • the second semiconductor element 12 and the insulating element 13 are electrically connected to each other by the plurality of wires 64 .
  • the plurality of wires 64 are one element of the output side circuit described above. As shown in FIG. 2, each of the plurality of wires 64 is electrically connected to one of the electrodes 12A of the second semiconductor element 12 and one of the second electrodes 13B of the insulating element 13.
  • the sealing resin 7 includes a first semiconductor element 11, a second semiconductor element 12, an insulating element 13, a first die pad 3, a second die pad 4, a pair of connecting parts 54, and a pair of connecting parts 56. , respectively, cover a plurality of pad portions 53, 55, a plurality of wires 61 to 64, and a portion of each of a plurality of first terminals 51 and second terminals 52, respectively.
  • the sealing resin 7 has electrical insulation properties.
  • the sealing resin 7 is made of a material containing, for example, a black epoxy resin.
  • the sealing resin 7 has a rectangular shape when viewed in the z direction.
  • the sealing resin 7 has a resin top surface 71, a resin bottom surface 72, and resin side surfaces 73 to 76.
  • the resin top surface 71 and the resin bottom surface 72 are located apart from each other in the z direction.
  • the resin top surface 71 and the resin bottom surface 72 face opposite to each other in the z direction.
  • the resin top surface 71 is located on the z1 side in the z direction, and faces the z1 side similarly to the main surface 31 of the first die pad 3.
  • the resin bottom surface 72 is located on the z2 side in the z direction, and faces the z2 side similarly to the back surface 32 of the first die pad 3.
  • Each of the resin top surface 71 and the resin bottom surface 72 is flat (or substantially flat).
  • Each of the resin side surfaces 73 to 76 is connected to the resin top surface 71 and the resin bottom surface 72, and is sandwiched between the resin top surface 71 and the resin bottom surface 72 in the z direction.
  • the resin side surface 73 and the resin side surface 74 are located apart from each other in the x direction.
  • the resin side surface 73 and the resin side surface 74 face oppositely to each other in the x direction.
  • the resin side surface 73 is located on the x1 side in the x direction, and the resin side surface 74 is located on the x2 side in the x direction.
  • the resin side surface 75 and the resin side surface 76 are located apart from each other in the y direction, and are connected to the resin side surface 73 and the resin side surface 74.
  • the resin side surface 75 and the resin side surface 76 face opposite to each other in the y direction.
  • the resin side surface 75 is located on the y1 side in the y direction, and the resin side surface 76 is located on the y2 side in the y direction.
  • a portion of each of the plurality of first terminals 51 protrudes from the resin side surface 73.
  • a portion of each of the plurality of second terminals 52 protrudes from the resin side surface 74.
  • the resin side surface 73 includes a first resin region 731, a second resin region 732, and a third resin region 733.
  • the first resin region 731 has one end in the z direction connected to the resin top surface 71 and the other end in the z direction connected to the third resin region 733 .
  • the first resin region 731 is inclined with respect to the resin top surface 71 and the yz plane.
  • the second resin region 732 has one end in the z direction connected to the resin bottom surface 72 and the other end in the z direction connected to the third resin region 733 .
  • the second resin region 732 is inclined with respect to the resin bottom surface 72 and the yz plane.
  • the third resin region 733 has one end in the z direction connected to the first resin region 731 and the other end in the z direction connected to the second resin region 732 .
  • the third resin region 733 is along the yz plane. When viewed in the z direction, the third resin region 733 is located outward from the resin top surface 71 and the resin bottom surface 72. A portion of each of the plurality of first terminals 51 is exposed from the third resin region 733.
  • the resin side surface 74 includes a fourth resin region 741, a fifth resin region 742, and a sixth resin region 743.
  • the fourth resin region 741 has one end in the z direction connected to the resin top surface 71 and the other end in the z direction connected to the sixth resin region 743 .
  • the fourth resin region 741 is inclined with respect to the resin top surface 71 and the yz plane.
  • the fifth resin region 742 has one end in the z direction connected to the resin bottom surface 72 and the other end in the z direction connected to the sixth resin region 743 .
  • the fifth resin region 742 is inclined with respect to the resin bottom surface 72 and the yz plane.
  • the sixth resin region 743 is connected to the fourth resin region 741 at one end in the z direction, and connected to the fifth resin region 742 at the other end in the z direction.
  • the sixth resin region 743 is along the yz plane. When viewed in the z direction, the sixth resin region 743 is located outward from the resin top surface 71 and the resin bottom surface 72. A portion of each of the plurality of second terminals 52 is exposed from the sixth resin region 743.
  • the resin side surface 75 includes a seventh resin region 751, an eighth resin region 752, and a ninth resin region 753.
  • the seventh resin region 751 has one end in the z direction connected to the resin top surface 71 and the other end in the z direction connected to the ninth resin region 753 .
  • the seventh resin region 751 is inclined with respect to the resin top surface 71 and the xz plane.
  • the eighth resin region 752 has one end in the z direction connected to the resin bottom surface 72 and the other end in the z direction connected to the ninth resin region 753 .
  • the eighth resin region 752 is inclined with respect to the resin bottom surface 72 and the xz plane.
  • the ninth resin region 753 is connected to the seventh resin region 751 at one end in the z direction, and connected to the eighth resin region 752 at the other end in the z direction.
  • the ninth resin region 753 is along the xz plane. When viewed in the z direction, the ninth resin region 753 is located outward from the resin top surface 71 and the resin bottom surface 72.
  • the resin side surface 76 includes a tenth resin region 761, an eleventh resin region 762, and a twelfth resin region 763.
  • the tenth resin region 761 has one end in the z direction connected to the resin top surface 71 and the other end in the z direction connected to the twelfth resin region 763 .
  • the tenth resin region 761 is inclined with respect to the resin top surface 71 and the xz plane.
  • the 11th resin region 762 has one end in the z direction connected to the resin bottom surface 72 and the other end in the z direction connected to the 12th resin region 763.
  • the eleventh resin region 762 is inclined with respect to the resin bottom surface 72 and the xz plane.
  • the twelfth resin region 763 has one end in the z direction connected to the tenth resin region 761 and the other end in the z direction connected to the eleventh resin region 762 .
  • the twelfth resin region 763 is along the xz plane. When viewed in the z direction, the twelfth resin region 763 is located outward from the resin top surface 71 and the resin bottom surface 72.
  • FIGS. 10 and 13 to 14 are plan views showing steps related to the method for manufacturing the semiconductor device A10.
  • FIG. 11 is a bottom view showing steps related to the manufacturing method of the semiconductor device A10.
  • FIGS. 15 to 16, and FIGS. 18 to 19 are cross-sectional views showing steps related to the manufacturing method of the semiconductor device A10, and show cross sections corresponding to the cross section taken along line VV in FIG. .
  • FIG. 17 is a partially enlarged view of FIG. 16.
  • FIG. 20 is a partially enlarged view of FIG. 19. Note that the x direction, y direction, and z direction shown in these figures indicate the same directions as in FIGS. 1 to 8.
  • Lead frame 81 is a plate-shaped material.
  • the base material of the lead frame 81 is made of Cu.
  • the lead frame 81 may be formed by etching or the like on a metal plate, or may be formed by punching a metal plate. In this embodiment, the lead frame 81 is formed by etching.
  • Lead frame 81 has a main surface 81A and a back surface 81B that are spaced apart in the z direction.
  • the lead frame 81 includes an outer frame 811, a first die pad 812A, a second die pad 812B, a plurality of first leads 813, a plurality of second leads 814, a plurality of connection parts 815, and a dam bar 816.
  • the outer frame 811 and the dam bar 816 do not constitute the semiconductor device A10.
  • the first die pad 812A is a portion that will become the first die pad 3 later.
  • the second die pad 812B is a portion that will become the second die pad 4 later.
  • the plurality of first leads 813 are portions that will later become the plurality of first terminals 51 and pad portions 53.
  • the plurality of second leads 814 are portions that will become the plurality of second terminals 52 and pad portions 55 later.
  • the plurality of connecting portions 815 are portions that will later become a pair of connecting portions 54 and a pair of connecting portions 56.
  • a recess 813b is formed in a terminal portion 813a including a portion of the first lead 813 that will become the first terminal 51, and a portion of the second lead 814 that will become the second terminal 52.
  • a recess 814b is formed in the terminal portion 814a including the terminal portion 814a.
  • the recess 813b and the recess 814b are dotted.
  • the recess 813b and the recess 814b are recesses that are recessed from the back surface 81B toward the z1 side in the z direction.
  • Recess 813b and recess 814b are formed, for example, by half etching.
  • each recess 813b extends over the entire terminal portion 813a in the y direction.
  • Each recess 814b extends over the entire terminal portion 814a in the y direction.
  • the first semiconductor element 11 and the insulating element 13 are bonded to the first die pad 812A by die bonding, and the second semiconductor element 12 is bonded to the second die pad 812B by die bonding.
  • each of the plurality of wires 61 to 64 is formed by wire bonding.
  • a sealing resin 7 is formed.
  • the sealing resin 7 is formed by transfer molding.
  • the lead frame 81 is housed in a mold having a plurality of cavities.
  • a portion of the lead frame 81 that will become the conductive member 2 covered with the sealing resin 7 in the semiconductor device A10 is accommodated in one of the plurality of cavities.
  • fluidized resin is poured into each of the plurality of cavities from the pot via a runner.
  • resin burrs located outside of each of the plurality of cavities are removed using high-pressure water or the like.
  • a plating layer 25 is formed on the lead frame 81 exposed from the sealing resin 7. As a result, the plating layer 25 is placed on the terminal portion 813a and the terminal portion 814a. At this time, the plating layer 25 is also placed in the recess 813b of the terminal portion 813a and the recess 814b of the terminal portion 814a.
  • the lead frame 81 is bent.
  • the forming die 86 is used to bend the terminal portion 813a and the terminal portion 814a.
  • the forming mold 86 includes a forming die 861, a forming punch 862, and a stripper block 863.
  • a lead frame 81 covered with a sealing resin 7 is placed on the forming die 861 .
  • the stripper block 863 presses and fixes the terminal portions 813a and 814a with the forming die 861.
  • the terminal portion 813a and the terminal portion 814a are bent.
  • the terminal portion 813a and the terminal portion 814a are formed in a gullwing shape bent toward the z2 side in the z direction.
  • the terminal portion 813a of the lead frame 81 is bent at the portion that abuts the shoulder portion 861a of the forming die 861 to form a first bent portion 813c.
  • the first bent portion 813c becomes the first bent portion 516.
  • the minimum value R3 of the radius of curvature of the shoulder portion 861a of the forming die 861 is greater than or equal to the thickness dimension T2 of the lead frame 81.
  • the minimum value R1 (see FIG. 9) of the radius of curvature of the inner surface of the first bent portion 813c becomes equal to or greater than the thickness dimension T2 of the lead frame 81.
  • the terminal portion 813a is bent at a portion that comes into contact with the shoulder portion 862a of the forming punch 862 to form a second bent portion 813d.
  • the second bent portion 813d becomes the second bent portion 517.
  • the minimum value R4 of the radius of curvature of the shoulder portion 862a of the forming punch 862 is greater than or equal to the thickness dimension T2 of the lead frame 81.
  • the minimum value R2 (see FIG. 9) of the radius of curvature of the inner surface of the second bent portion 813d becomes equal to or greater than the thickness dimension T2 of the lead frame 81.
  • the terminal portion 814a is also formed with a first bent portion 814c and a second bent portion 814d.
  • the first bent portion 814c becomes the first bent portion 526
  • the second bent portion 814d becomes the second bent portion 527.
  • the minimum value of the radius of curvature of the inner surface of the first bent portion 814c and the minimum value of the radius of curvature of the inner surface of the second bent portion 814d are also greater than or equal to the thickness dimension T2 of the lead frame 81.
  • the lead frame 81 is cut.
  • the cutting die 85 is used to cut the terminal portion 813a and the terminal portion 814a along the cutting line CL shown in FIG.
  • One cutting line CL intersects each recess 813b and extends in the y direction.
  • the other cutting line CL intersects each recess 814b and extends in the y direction.
  • the cutting die 85 employs a so-called upper cut method in which the terminal portion 813a and the terminal portion 814a are cut from the z2 side in the z direction.
  • the cutting die 85 includes a cut die 851, a cut punch 852, and a stripper block 853.
  • a lead frame 81 covered with sealing resin 7 is placed on the stripper block 853 .
  • the cut die 851 presses and fixes the terminal portions 813a and 814a with the stripper block 853.
  • the cut punch 852 is fixed, and the cut die 851 and stripper block 853 move toward the z2 side in the z direction. Thereby, the cut punch 852 moves from the z2 side to the z1 side in the z direction relative to the cut die 851 and the stripper block 853.
  • the cut punch 852 cuts the terminal portion 813a and the terminal portion 814a protruding outward from the cut die 851 between the cut punch 852 and the cut die 851.
  • the terminal portion 813a the first terminal 51 is separated from the first lead 813, and by cutting the terminal portion 814a, the second terminal 52 is separated from the second lead 814.
  • the portion of the recess 813b located at the first terminal 51 becomes the recess 513
  • the portion of the recess 814b located at the second terminal 52 becomes the recess 523.
  • the semiconductor device A10 is manufactured.
  • FIG. 21 is a partially enlarged cross-sectional view showing a state in which the semiconductor device A10 is mounted on the wiring board 9. As shown in FIG.
  • the semiconductor device A10 is mounted on a wiring board 9, and a plurality of first terminals 51 and second terminals 52 are bonded to wiring (not shown) formed on the wiring board 9 by solder 95. .
  • the solder 95 since the recess plating portion 25a is arranged in the recess 513 of the first terminal 51, the solder 95 also adheres to the recess 513, forming a solder fillet.
  • the second terminal 52 since the recessed portion plating portion 25a is also arranged in the recessed portion 523, the solder 95 also adheres to the recessed portion 523, forming a solder fillet.
  • each first terminal 51 includes a recess 513.
  • the recess 513 is recessed from the tip surface 511 toward the x2 side in the x direction and from the bottom surface 512 toward the z1 side in the z direction.
  • the recessed portion plating portion 25a is arranged in the recessed portion 513. Therefore, when the first terminal 51 is bonded to the wiring board 9 with the solder 95 during mounting of the semiconductor device A10, the solder 95 also adheres to the recess 513, forming a solder fillet. Similarly, the solder 95 adheres to the recessed portion 523 of each second terminal 52, forming a solder fillet. Thereby, the semiconductor device A10 can suppress solder adhesion defects when mounted on the wiring board 9.
  • the dimension T1 of the recessed portion 513 in the z direction is 1/4 or more and 3/4 or less of the dimension T2 of the full thickness portion 514 in the z direction.
  • the dimension of the recessed portion 523 in the z direction is 1/4 or more and 3/4 or less of the dimension of the full thickness portion 524 in the z direction. Therefore, in the semiconductor device A10, the strength of the lead frame 81 in which the recesses 813b and 814b are formed during manufacturing can be maintained, and a solder fillet can be appropriately formed by the solder 95 that adheres to the recesses 513 and 523 during mounting.
  • the recess 513 extends over the entire first terminal 51 in the y direction. Therefore, the solder fillet formed by the solder 95 attached to the recess 513 has a shape that spreads more in the y direction than when the recess 513 is formed only on a part of the first terminal 51 in the y direction. The same applies to the recessed portion 523. Thereby, the semiconductor device A10 can further suppress defective solder adhesion when mounted on the wiring board 9.
  • the minimum value R1 of the radius of curvature of the inner surface of the first bent portion 516 of the first terminal 51 is greater than or equal to the dimension T2 in the z direction of the full thickness portion 514 of the first terminal 51.
  • the minimum value R2 of the radius of curvature of the inner surface of the second bent portion 517 of the first terminal 51 is also greater than or equal to the dimension T2 of the full thickness portion 514 of the first terminal 51 in the z direction.
  • first terminal 51 cracks and plating cracks occur at the second bent portion 517 during bending compared to the case where the minimum radius of curvature R2 of the inner surface of the second bent portion 517 is less than the dimension T2. is suppressed.
  • the minimum value of the radius of curvature of the inner surface is greater than or equal to the dimension in the z direction of the full thickness portion 524 of the second terminal 52. Therefore, the occurrence of cracks and plating cracks in the first bent portion 526 and the second bent portion 527 during bending of the second terminal 52 is also suppressed.
  • the minimum value R3 of the radius of curvature of the shoulder portion 861a of the forming die 861 of the forming die 86 is greater than or equal to the thickness dimension T2 of the lead frame 81.
  • the forming mold 86 can form the minimum radius of curvature R1 of the inner surface of the first bent portion 813c (516) to be greater than or equal to the thickness dimension T2 of the lead frame 81.
  • the minimum value R4 of the radius of curvature of the shoulder portion 862a of the forming punch 862 is greater than or equal to the thickness dimension T2 of the lead frame 81.
  • the forming mold 86 can form the minimum radius of curvature R2 of the inner surface of the second bent portion 813d (517) to be greater than or equal to the thickness dimension T2 of the lead frame 81.
  • the forming mold 86 can form the minimum radius of curvature of the inner surface of the first bent part 814c (526) to be equal to or larger than the thickness dimension T2 of the lead frame 81, and
  • the minimum value of the radius of curvature of the inner surface of the lead frame 81 can be formed to be equal to or larger than the thickness dimension T2 of the lead frame 81.
  • the cutting die 85 may adopt a so-called down cut method in which the terminal portion 813a and the terminal portion 814a are cut from the z1 side in the z direction. Since the first terminal 51 (second terminal 52) is provided with the recess 513 (recess 523), even if a burr protruding toward the z2 side in the z direction occurs due to the down-cut method, the first terminal 51 (second terminal 52) 52) to the wiring board 9.
  • the semiconductor device A10 may have terminals protruding from the sealing resin 7 and may be surface mounted on a wiring board or the like.
  • FIGS. 22 and 23 are diagrams for explaining a semiconductor device A11 according to a first modification of the first embodiment.
  • FIG. 22 is a partially enlarged left side view of the semiconductor device A11, and corresponds to FIG. 8.
  • FIG. 23 is a partially enlarged bottom view of the first terminal 51 viewed from the z2 side in the z direction.
  • the plating layer 25 is dotted.
  • the semiconductor device A11 is different from the semiconductor device A10 in the range in which the recess 513 is formed.
  • the recess 513 according to this modification is formed only in a part of the center of the first terminal 51 in the y direction. Therefore, on both sides of the recess 513 in the y direction, the bottom surface 512 is connected to the tip surface 511.
  • the recess 513 according to this modification can be formed by forming the recess 813b only in the center of the terminal portion 813a in the y direction, without forming it over the entire y direction.
  • FIGS. 24 and 25 are diagrams for explaining a semiconductor device A12 according to a second modification of the first embodiment.
  • FIG. 24 is a partially enlarged left side view of the semiconductor device A12, and corresponds to FIG. 8.
  • FIG. 25 is a partially enlarged bottom view of the first terminal 51 viewed from the z2 side in the z direction.
  • the plating layer 25 is dotted.
  • the semiconductor device A12 is different from the semiconductor device A10 in the range in which the recess 513 is formed.
  • the recessed portion 513 according to this modification is divided into two parts, which are formed at both ends of the first terminal 51 in the y direction. Therefore, in the central portion of the recess 513 in the y direction, the bottom surface 512 is connected to the tip surface 511.
  • the recess 513 according to this modification can be formed by forming the recess 813b only at both ends of the terminal portion 813a in the y direction, without forming the recess 813b over the entirety of the terminal portion 813a in the y direction.
  • the position and range of arrangement of the recess 513 are not limited. However, for the purpose of suppressing solder adhesion defects when mounted on the wiring board 9, it is preferable that the recess 513 extends over the entire first terminal 51 in the y direction, as in the semiconductor device A10. is desirable.
  • FIGS. 26 and 27 are diagrams for explaining a semiconductor device A13 according to a third modification of the first embodiment.
  • FIG. 26 is a partially enlarged left side view of the semiconductor device A13, and corresponds to FIG. 8.
  • FIG. 27 is a partially enlarged bottom view of the first terminal 51 viewed from the z2 side in the z direction.
  • the plating layer 25 is dotted.
  • the recess 513 of the semiconductor device A13 is formed not by half etching but by stamping. Since the recess 513 according to this modification is formed by pushing away the constituent material, the width dimension (dimension in the y direction) W1 of the first terminal 51 in the recess 513 is the entire thickness where the bottom surface 512 is located. It is larger than the width dimension (dimension in the y direction) W2 in the portion 514.
  • the shape of the recess 513 in the z direction is rectangular, but the shape is not limited to this.
  • the shape of the recess 513 when viewed in the z direction may be another shape such as a semicircular shape.
  • FIG. 28 to 30 are diagrams for explaining a semiconductor device A20 according to a second embodiment of the present disclosure.
  • FIG. 28 is a partially enlarged sectional view showing the semiconductor device A20, and corresponds to FIG. 7.
  • FIG. 29 is a partially enlarged left side view showing the semiconductor device A20, and corresponds to FIG. 8.
  • FIG. 30 is a partially enlarged cross-sectional view illustrating steps related to the method for manufacturing the semiconductor device A20, and corresponds to FIG. 20.
  • the semiconductor device A20 of this embodiment differs from the first embodiment in that a plating layer 25 is disposed on a part of the tip surface 511.
  • the configuration and operation of other parts of this embodiment are similar to those of the first embodiment. Note that each part of the first embodiment and each modification example described above may be combined arbitrarily.
  • the plating layer 25 includes a tip plating portion 25b.
  • the tip plating portion 25b is arranged on a part of the tip surface 511.
  • the plating layer 25 including the tip plating portion 25b is dotted.
  • the cut punch 852 of the cutting die 85 used in the cutting process includes an edge portion 852a that cuts the terminal portion 813a.
  • the edge portion 852a has a curved surface.
  • the edge portion 852a has a larger radius of curvature than the edge portion 851a of the cut die 851 that cuts the terminal portion 813a.
  • a part of the plating layer 25 (recess plating portion 25a) disposed in the recess 813b of the terminal portion 813a is extended, and the end face 511, which is the cross section of the terminal portion 813a, is extended. It is arranged as a tip plated portion 25b. Similarly, the tip plated portion 25b is arranged on the tip surface 521.
  • the terminal portion 813a and the terminal portion 814a are cut from the z-direction z2 side by the upper cut cutting die 85. Therefore, the tip plating portion 25b is arranged on the z-direction z2 side of the tip surface 511. As a result, a tip plating portion 25b that is continuous with the plating layer 25 of the recess 513 (recess plating portion 25a) is disposed on the tip surface 511. Similarly, a tip plated portion 25b that is continuous with the plated layer 25 of the recess 523 (recess plated portion 25a) is arranged on the tip surface 521 as well.
  • a burr 511c is formed on the tip end surface 511 and projects toward the z1 side in the z direction, and as shown in FIG. 28, a portion of the tip end surface 511 that connects to the recess 513 is inclined with respect to the z direction.
  • each first terminal 51 includes a recess 513, and the recess plating portion 25a is arranged in the recess 513, so that the solder 95 is also attached to the recess 513 when the semiconductor device A10 is mounted. , a solder fillet is formed. Similarly, the solder 95 adheres to the recessed portion 523 of each second terminal 52, forming a solder fillet. Thereby, the semiconductor device A20 can suppress solder adhesion defects when mounted on the wiring board 9. Furthermore, according to the present embodiment, the tip plated portion 25b is disposed on the tip surface 511 (the tip surface 521) and is continuous with the concave plated portion 25a disposed in the concave portion 513 (concave portion 523).
  • the solder 95 also adheres to a part of the tip surface 511 (the tip surface 521), so that a solder fillet can be formed more appropriately.
  • the semiconductor device A20 has the same configuration as the semiconductor device A10, and thus achieves the same effects as the semiconductor device A10.
  • FIG. 31 and 32 are diagrams for explaining a semiconductor device A30 according to a third embodiment of the present disclosure.
  • FIG. 31 is a partially enlarged sectional view showing the semiconductor device A30, and corresponds to FIG. 7.
  • FIG. 32 is a partially enlarged left side view showing the semiconductor device A30, and corresponds to FIG. 8.
  • the semiconductor device A30 of this embodiment differs from the second embodiment in that a plating layer 25 is disposed on the z-direction z1 side of the tip surface 511.
  • the configuration and operation of other parts of this embodiment are similar to those of the second embodiment. Note that each part of the first to second embodiments and each modification example described above may be combined arbitrarily.
  • the tip plating portion 25b is arranged on the z-direction z1 side of the tip surface 511.
  • the plating layer 25 including the tip plating portion 25b is dotted.
  • the cut punch 852 cuts the terminal portion 813a and the terminal portion 814a from the z1 side in the z direction using the down cut type cutting die 85.
  • a part of the plating layer 25 disposed on the upper surface 515, which is the surface facing the z-direction z1 side of the terminal portion 813a extends to the tip surface 511, which is the cross section of the terminal portion 813a. , are arranged as the tip plating portion 25b.
  • the tip plating portion 25b is arranged on the z-direction z1 side of the tip surface 511.
  • the z-direction z2 side of the tip surface 511 is exposed from the tip plating portion 25b.
  • the ratio of the area of the tip surface 511 where the tip plated part 25b is arranged and the area exposed from the tip plated part 25b is determined by the radius of curvature of the edge part 852a of the cut punch 852 or the ratio between the cut die 851 and the cut punch 852. Adjustable by the clearance between.
  • the tip plated portion 25b is arranged on the tip surface 521.
  • a burr 511c that protrudes toward the z2 side in the z direction is formed on the tip surface 511, and as shown in FIG. 31, a portion of the tip surface 511 that connects to the upper surface 515 is inclined with respect to the z direction.
  • each first terminal 51 includes a recess 513, and the recess plating portion 25a is arranged in the recess 513, so that the solder 95 is also attached to the recess 513 when the semiconductor device A10 is mounted. , a solder fillet is formed. Similarly, the solder 95 adheres to the recessed portion 523 of each second terminal 52, forming a solder fillet. Thereby, the semiconductor device A30 can suppress solder adhesion defects when mounted on the wiring board 9.
  • the tip plating portion 25b is arranged on the z-direction z1 side of the tip surface 511 (tip surface 521), and the tip plating portion 25b is arranged on the z-direction z2 side of the tip surface 511 (tip surface 521). exposed from. Solder 95 is difficult to adhere to tip surface 511 (tip surface 521) exposed from tip plating portion 25b. By increasing the exposed area of the tip surface 511 (tip surface 521) from the tip plating portion 25b, it is possible to prevent the solder fillet from being formed on the tip surface 511 (tip surface 521) beyond the recess 513 (recess 523). Further, the semiconductor device A30 has the same configuration as the semiconductor device A10, and thus achieves the same effects as the semiconductor device A10.
  • FIG. 33 is a diagram for explaining a semiconductor device A40 according to the fourth embodiment of the present disclosure.
  • FIG. 33 is a partially enlarged sectional view showing the semiconductor device A40, and corresponds to FIG. 7.
  • the semiconductor device A40 of this embodiment differs from the first embodiment in that a plating layer 25 is disposed on the entire surface of the tip surface 511.
  • the configuration and operation of other parts of this embodiment are similar to those of the first embodiment. Note that each part of the first to third embodiments and each modification example described above may be combined arbitrarily.
  • the tip plating portion 25b is arranged on the entire surface of the tip surface 511 and the tip surface 521.
  • the method of manufacturing the semiconductor device A40 according to the fourth embodiment is different from that of the first embodiment.
  • the terminal portions 813a and 814a are bent and cut.
  • the plating layer 25 is formed on the first terminal 51 and the second terminal 52 exposed from the sealing resin 7.
  • the plating layer 25 formed on the tip surface 511 and the tip surface 521 is the tip plating portion 25b.
  • the plating layer 25 formed in the recess 513 and the recess 523 is the recess plating portion 25a.
  • each first terminal 51 includes a recess 513, and the recess plating portion 25a is arranged in the recess 513, so that the solder 95 is also attached to the recess 513 when the semiconductor device A10 is mounted. , a solder fillet is formed. Similarly, the solder 95 adheres to the recessed portion 523 of each second terminal 52, forming a solder fillet. Thereby, the semiconductor device A40 can suppress solder adhesion defects when mounted on the wiring board 9. Further, according to the present embodiment, the tip plating portion 25b is arranged on the entire surface of the tip surface 511 (the tip surface 521).
  • the semiconductor device A40 has the same configuration as the semiconductor device A10, and thus achieves the same effects as the semiconductor device A10.
  • the semiconductor device and the method for manufacturing a semiconductor device according to the present disclosure are not limited to the embodiments described above.
  • the specific configuration of each part of the semiconductor device according to the present disclosure and the specific processing of each step of the semiconductor device manufacturing method according to the present disclosure can be variously changed in design.
  • the present disclosure includes the embodiments described in the appendix below.
  • the plating layer includes a recess plating portion (25a) disposed in at least a portion of the recess.
  • the first dimension (T1) in the thickness direction of the recess is 1/4 or more of the second dimension (T2) in the thickness direction of the full thickness portion (514) where the first surface of the terminal is located.
  • the semiconductor device according to Supplementary Note 1 wherein the semiconductor device has a temperature of /4 or less.
  • Appendix 3. The semiconductor device according to appendix 1 or 2, wherein the plating layer includes a tip plating portion (25b) disposed on at least a portion of the tip surface.
  • Appendix 4. (Fourth embodiment, FIG. 33) The semiconductor device according to appendix 3, wherein the tip plating portion is arranged on the entire surface of the tip surface. Appendix 5. (Second embodiment, FIGS.
  • the semiconductor device according to any one of appendices 1 to 6, wherein the first surface is connected to the tip surface.
  • Appendix 9. (Third modification of the first embodiment, FIG. 27) The dimension of the terminal in the second direction perpendicular to the thickness direction and the first direction is larger in the part where the recess is located than in the part where the first surface is located.
  • Appendix 10. ( Figure 9) The terminal further includes a first bent portion (516) bent toward the first side in the thickness direction, Supplementary note that the minimum value (R1) of the radius of curvature of the inner surface of the first bent portion is greater than or equal to the second dimension (T2) in the thickness direction of the full thickness portion in which the first surface of the terminal is located. 10.
  • Appendix 11. ( Figure 9) The terminal further includes a second bent portion (517) located between the first bent portion and the distal end surface, The semiconductor device according to appendix 10, wherein a minimum value (R2) of the radius of curvature of the inner surface of the second bent portion is equal to or larger than the second dimension.
  • Appendix 12. The semiconductor device according to any one of appendices 1 to 11, wherein the plating layer contains Sn. Appendix 13.
  • a method for manufacturing a semiconductor device comprising the step of cutting the terminal portion along a cutting line intersecting the recess using a cutting die.
  • the cutting mold includes a cutting die and a cutting punch, The method for manufacturing a semiconductor device according to appendix 13, wherein the cut punch cuts the terminal portion from the first side.
  • the cutting mold includes a cutting die and a cutting punch, 14. The method for manufacturing a semiconductor device according to appendix 13, wherein the cut punch cuts the terminal portion from a second side opposite to the first side in the thickness direction.
  • the cut punch includes a first edge portion that cuts the terminal portion, 16.
  • Appendix 17. ( Figure 17) Further comprising a step of bending the terminal portion with a forming mold (86) before the cutting step,
  • the forming mold includes a forming die (861) and a forming punch (862),

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Abstract

半導体装置は、半導体素子と、前記半導体素子を覆う封止樹脂と、前記半導体素子に導通しかつ前記封止樹脂から厚さ方向に直交する第１方向に突出する端子と、前記端子に配置されためっき層とを備える。前記端子は、前記封止樹脂から突出した側の端面である先端面、および、前記厚さ方向の第１側を向く第１面と、前記先端面および前記第１面の両方から凹む凹部とを備える。前記めっき層は、前記凹部の少なくとも一部に配置された凹部めっき部を含んでいる。

Description

半導体装置、および、半導体装置の製造方法
　本開示は、半導体装置、および、半導体装置の製造方法に関する。
　半導体素子を備えた半導体装置は、様々な構成が提案されている。特許文献１には、ＳＯＰ（Small Outline Package）タイプの半導体装置の一例が開示されている。同文献に開示された半導体装置は、半導体素子、ダイパッド、端子、および封止樹脂を備えている。半導体素子は、ダイパッドに搭載され、ボンディングワイヤを介して端子に導通している。半導体素子と、ダイパッドおよび端子の一部は、封止樹脂によって覆われている。端子の封止樹脂から露出した部分には、はんだによって配線基板に接合される際にはんだの付着を良好にするために、Ｓｎを含む合金からなる外装めっき層が形成されている。
特開２０１６－２０７７１４号公報
　外層めっき層は、リードフレームから端子を切り離す前に形成されるので、端子の先端面には外装めっき層が形成されていない。したがって、はんだによって端子を配線基板に接合したときに、端子の先端面にはんだが付着しにくく、はんだフィレットが形成されない場合がある。この場合、外観検査において、はんだ付着不良と判断される。
　本開示は、従来よりも改良が施された半導体装置を提供することを一の課題とする。特に本開示は、上述の事情に鑑み、配線基板に実装された際のはんだ付着不良を抑制できる半導体装置を提供することを一の課題とする。
　本開示の第１の側面によって提供される半導体装置は、半導体素子と、前記半導体素子を覆う封止樹脂と、前記半導体素子に導通しかつ前記封止樹脂から厚さ方向に直交する第１方向に突出する端子と、前記端子に配置されためっき層とを備える。前記端子は、前記封止樹脂から突出した側の端面である先端面、および、前記厚さ方向の第１側を向く第１面と、前記先端面および前記第１面の両方から凹む凹部と、を備える。前記めっき層は、前記凹部の少なくとも一部に配置された凹部めっき部を含んでいる。
　本開示の第２の側面によって提供される半導体装置の製造方法は、厚さ方向の第１側を向く第１面と、前記第１面から前記厚さ方向に凹む凹部と、を有する端子部分を含むリードフレームを準備する工程と、前記端子部分にめっき層を形成する工程と、切断金型により、前記端子部分を前記凹部と交差する切断線に沿って切断する工程と、を備えている。
　上記構成によれば、配線基板に実装された際のはんだ付着不良を抑制できる半導体装置を提供することが可能である。
　本開示のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
図１は、本開示の第１実施形態に係る半導体装置を示す平面図である。 図２は、図１の半導体装置を示す平面図であり、封止樹脂を透過した図である。 図３は、図１の半導体装置を示す正面図である。 図４は、図１の半導体装置を示す左側面図である。 図５は、図２のＶ－Ｖ線に沿う断面図である。 図６は、図２のＶＩ－ＶＩ線に沿う断面図である。 図７は、図５の部分拡大図である。 図８は、図４の部分拡大図である。 図９は、図５の部分拡大図である。 図１０は、図１の半導体装置の製造方法に係る工程を示す平面図である。 図１１は、図１の半導体装置の製造方法に係る工程を示す底面図である。 図１２は、図１の半導体装置の製造方法に係る工程を示す断面図である。 図１３は、図１の半導体装置の製造方法に係る工程を示す平面図である。 図１４は、図１の半導体装置の製造方法に係る工程を示す平面図である。 図１５は、図１の半導体装置の製造方法に係る工程を示す断面図である。 図１６は、図１の半導体装置の製造方法に係る工程を示す断面図である。 図１７は、図１６の部分拡大図である。 図１８は、図１の半導体装置の製造方法に係る工程を示す断面図である。 図１９は、図１の半導体装置の製造方法に係る工程を示す断面図である。 図２０は、図１９の部分拡大図である。 図２１は、図１の半導体装置を配線基板に実装した状態を示す部分拡大断面図である。 図２２は、本開示の第１実施形態の第１変形例に係る半導体装置を示す部分拡大左側面図である。 図２３は、図２２の半導体装置を示す部分拡大底面図である。 図２４は、本開示の第１実施形態の第２変形例に係る半導体装置を示す部分拡大左側面図である。 図２５は、図２４の半導体装置を示す部分拡大底面図である。 図２６は、本開示の第１実施形態の第３変形例に係る半導体装置を示す部分拡大左側面図である。 図２７は、図２６の半導体装置を示す部分拡大底面図である。 図２８は、本開示の第２実施形態に係る半導体装置を示す部分拡大断面図である。 図２９は、図２８の半導体装置を示す部分拡大左側面図である。 図３０は、図２８の半導体装置の製造方法に係る工程を示す部分拡大断面図である。 図３１は、本開示の第３実施形態に係る半導体装置を示す部分拡大断面図である。 図３２は、図３１の半導体装置を示す部分拡大左側面図である。 図３３は、本開示の第４実施形態に係る半導体装置を示す部分拡大断面図である。
　以下、本開示の好ましい実施の形態を、添付図面を参照して具体的に説明する。
　第１実施形態：
　図１～図９は、本開示に係る半導体装置の一例を示している。本実施形態の半導体装置Ａ１０は、第１半導体素子１１、第２半導体素子１２、絶縁素子１３、導電部材２、複数のワイヤ６１～６４、および封止樹脂７を備えている。導電部材２は、第１ダイパッド３、第２ダイパッド４、複数の第１端子５１、複数の第２端子５２、複数のパッド部５３，５５、一対の接続部５４、および一対の接続部５６を含んでいる。半導体装置Ａ１０は、たとえば電気自動車またはハイブリッド自動車などのインバータ装置の配線基板に表面実装されるものである。なお、半導体装置Ａ１０の用途や機能は限定されない。半導体装置Ａ１０のパッケージ形式は、ＳＯＰ（Small Outline Package）である。ただし、半導体装置Ａ１０のパッケージ形式は、ＳＯＰに限定されない。
　図１は、半導体装置Ａ１０を示す平面図である。図２は、半導体装置Ａ１０を示す平面図である。図２においては、理解の便宜上、封止樹脂７を透過して、封止樹脂７の外形を想像線（二点鎖線）で示している。図３は、半導体装置Ａ１０を示す正面図である。図４は、半導体装置Ａ１０を示す左側面図である。図５は、図２のＶ－Ｖ線に沿う断面図である。図６は、図２のＶＩ－ＶＩ線に沿う断面図である。図７は、図５の部分拡大図である。図８は、図４の部分拡大図である。図９は、図５の部分拡大図である。
　半導体装置Ａ１０は、厚さ方向視(平面視)の形状が矩形状である。説明の便宜上、半導体装置Ａ１０の厚さ方向をｚ方向とし、ｚ方向に直交する半導体装置Ａ１０の一方の辺に沿う方向（図１および図２における左右方向）をｘ方向、ｚ方向およびｘ方向に直交する方向（図１および図２における上下方向）をｙ方向とする。なお、半導体装置Ａ１０の形状および各寸法は限定されない。
　第１半導体素子１１、第２半導体素子１２、および絶縁素子１３は、半導体装置Ａ１０の機能中枢となる素子である。
　第１半導体素子１１は、図２に示すように、導電部材２の一部（後述の第１ダイパッド３）に搭載されて、半導体装置Ａ１０のｙ方向における中央で、ｘ方向におけるｘ１側寄りに配置されている。第１半導体素子１１は、ｚ方向視においてｙ方向に長い矩形状である。第１半導体素子１１は、制御素子である。第１半導体素子１１は、ＥＣＵなどから入力された制御信号をＰＷＭ制御信号に変換する回路と、ＰＷＭ制御信号を第２半導体素子１２へ送信する送信回路と、第２半導体素子１２からの電気信号を受信する受信回路とを有する。第１半導体素子１１は、ｚ方向において互いに反対側を向く素子主面１１１および素子裏面１１２を有する。素子主面１１１は、ｚ方向ｚ１側を向いている。素子裏面１１２は、ｚ方向ｚ２側を向いている。素子主面１１１には、複数の電極１１Ａが設けられている。複数の電極１１Ａは、第１半導体素子１１に構成された回路に導通する。
　第２半導体素子１２は、図２に示すように、導電部材２の一部（後述の第２ダイパッド４）に搭載されて、半導体装置Ａ１０のｙ方向における中央で、ｘ方向におけるｘ２側寄りに配置されている。第２半導体素子１２は、ｚ方向視においてｙ方向に長い矩形状である。第２半導体素子１２は、駆動素子である。第２半導体素子１２は、第１半導体素子１１から送信されたＰＷＭ制御信号を受信する受信回路と、受信したＰＷＭ制御信号に基づいてスイッチング素子（たとえばＩＧＢＴやＭＯＳＦＥＴなど）の駆動信号を生成して出力する回路（ゲートドライバ）と、電気信号を第１半導体素子１１へ送信する送信回路とを有する。第２半導体素子１２は、ｚ方向において互いに反対側を向く素子主面１２１および素子裏面１２２を有する。素子主面１２１は、ｚ方向ｚ１側を向いている。素子裏面１２２は、ｚ方向ｚ２側を向いている。素子主面１２１には、複数の電極１２Ａが設けられている。複数の電極１２Ａは、第２半導体素子１２に構成された回路に導通する。
　絶縁素子１３は、図２に示すように、導電部材２の一部（第１ダイパッド３）に搭載されて、半導体装置Ａ１０のｙ方向における中央に配置されている。絶縁素子１３は、第１半導体素子１１に対してｘ方向ｘ２側に位置し、第２半導体素子１２に対してｘ方向ｘ１側に位置する。つまり、絶縁素子１３は、ｘ方向において、第１半導体素子１１と第２半導体素子１２との間に位置する。絶縁素子１３は、ｚ方向視においてｙ方向に長い矩形状である。絶縁素子１３は、ＰＷＭ制御信号や他の電気信号を、絶縁状態で伝送するための素子である。絶縁素子１３は、ワイヤ６３を介して第１半導体素子１１からＰＷＭ制御信号を受信し、受信したＰＷＭ制御信号をワイヤ６４を介して第２半導体素子１２へ絶縁状態で伝送する。また、絶縁素子１３は、ワイヤ６４を介して第２半導体素子１２から電気信号を受信し、受信した電気信号を、ワイヤ６３を介して第１半導体素子１１へ絶縁状態で伝送する。つまり、絶縁素子１３は、第１半導体素子１１と第２半導体素子１２との間で信号を中継しつつ、第１半導体素子１１および第２半導体素子１２を互いに絶縁している。
　本実施形態においては、絶縁素子１３は、インダクティブ型絶縁素子である。インダクティブ型絶縁素子は、２つのインダクタ（コイル）を誘導結合させることで、絶縁状態による電気信号の伝送を行う。絶縁素子１３は、Ｓｉからなる基板を有し、当該基板上に、Ｃｕからなるインダクタが形成されている。インダクタは、送信側インダクタおよび受信側インダクタを含み、これらのインダクタは絶縁素子１３の厚さ方向（ｚ方向）において互いに積層されている。送信側インダクタと受信側インダクタとの間には、ＳｉＯ2などからなる誘電体層が介装されている。誘電体層により、送信側インダクタと受信側インダクタとは、電気的に絶縁されている。本実施形態では、絶縁素子１３がインダクティブ型である場合を示すが、絶縁素子１３はキャパシティブ型であってもよい。キャパシティブ型の絶縁素子は、一例ではコンデンサである。
　絶縁素子１３は、ｚ方向において互いに反対側を向く素子主面１３１および素子裏面１３２を有する。素子主面１３１は、ｚ方向ｚ１側を向いている。素子裏面１３２は、ｚ方向ｚ２側を向いている。素子主面１３１には、複数の第１電極１３Ａおよび複数の第２電極１３Ｂが設けられている。複数の第１電極１３Ａおよび複数の第２電極１３Ｂの各々は、送信側インダクタおよび受信側インダクタのいずれかに導通する。絶縁素子１３においては、複数の第１電極１３Ａは、ｘ方向ｘ１側寄りで、ｙ方向に沿って配列されている。複数の第２電極１３Ｂは、ｘ方向中央付近で、ｙ方向に沿って配列されている。
　第１半導体素子１１は、絶縁素子１３を介して、第２半導体素子１２にＰＷＭ制御信号を伝送する。なお、第１半導体素子１１は、第２半導体素子１２に、ＰＷＭ制御信号以外の信号も伝送してもよい。第２半導体素子１２は、絶縁素子１３を介して、第１半導体素子１１に電気信号を伝送する。なお、第２半導体素子１２が第１半導体素子１１に伝送する電気信号が示す情報は限定されない。
　ハイブリッド自動車などのインバータ装置におけるモータドライバ回路には、ローサイドスイッチング素子とハイサイドスイッチング素子とをトーテムポール状に接続したハーフブリッジ回路が一般的に使用されている。絶縁ゲートドライバでは、任意の時点でオンになるスイッチは、ローサイドスイッチング素子かハイサイドスイッチング素子のどちらか一方のみである。高電圧領域において、ローサイドスイッチング素子のソース、および、当該スイッチング素子を駆動する絶縁ゲートドライバの基準電位はグランドに接続されているので、ゲート－ソース間電圧はグランドを基準に動作する。一方、ハイサイドスイッチング素子のソース、および、当該スイッチング素子を駆動する絶縁ゲートドライバの基準電位はハーフブリッジ回路の出力ノードに接続されている。ローサイドスイッチング素子とハイサイドスイッチング素子のどちらがオンであるかに応じて、ハーフブリッジ回路の出力ノードの電位は変化するので、ハイサイドスイッチング素子を駆動する絶縁ゲートドライバの基準電位は変化する。ハイサイドスイッチング素子がオンのときには、当該基準電位は、ハイサイドスイッチング素子のドレインに印加される電圧と等価な電圧（例えば６００Ｖ以上）になる。第１半導体素子１１と第２半導体素子１２とは絶縁性を確保するためにグランドが分離されている。半導体装置Ａ１０が、ハイサイドスイッチング素子を駆動する絶縁ゲートドライバとして用いられた場合、第２半導体素子１２には、第１半導体素子１１のグランドと比較して、６００Ｖ以上の電圧が過渡的に印加される。第１半導体素子１１と第２半導体素子１２との間に著しい電位差が生じることから、半導体装置Ａ１０においては、第２半導体素子１２を含む入力側回路と、第１半導体素子１１を含む出力側回路とが、絶縁素子１３により絶縁されている。つまり、絶縁素子１３は、相対的に低電位である入力側回路と、相対的に高電位である出力側回路とを絶縁する。
　導電部材２は、半導体装置Ａ１０において、第１半導体素子１１および第２半導体素子１２と、インバータ装置の配線基板との導通経路を構成する部材である。導電部材２は、たとえばＣｕを組成に含む合金からなる。導電部材２は、後述するリードフレーム８１から形成される。導電部材２は、第１半導体素子１１、第２半導体素子１２、および絶縁素子１３を搭載する。図２に示すように、導電部材２は、第１ダイパッド３、第２ダイパッド４、複数の第１端子５１、複数の第２端子５２、複数のパッド部５３，５５、一対の接続部５４、および一対の接続部５６を含んでいる。
　第１ダイパッド３は、半導体装置Ａ１０においてｙ方向における中央で、ｘ方向におけるｘ１側寄りに配置されている。第２ダイパッド４は、第１ダイパッド３に対してｘ方向のｘ２側に、第１ダイパッド３から離れて配置されている。
　第１ダイパッド３は、図２および図５に示すように、第１半導体素子１１および絶縁素子１３が搭載されている。第１ダイパッド３は、第１半導体素子１１に導通しており、先述した入力側回路の一要素である。第１ダイパッド３は、たとえば、ｚ方向視形状が矩形状（あるいは略矩形状）である。第１ダイパッド３は、主面３１および裏面３２を有する。主面３１および裏面３２は、図５および図６に示すように、ｚ方向において互いに離れて位置する。主面３１はｚ１側を向き、裏面３２はｚ２側を向く。主面３１には、第１半導体素子１１および絶縁素子１３が搭載されている。
　第１半導体素子１１および絶縁素子１３は、図６および図８に示すように、導電性接合材１９により、第１ダイパッド３の主面３１に接合されている。本実施形態では、導電性接合材１９は、たとえばはんだである。なお、導電性接合材１９は限定されず、金属ペーストまたは焼結金属などであってもよい。
　第２ダイパッド４は、図２および図５に示すように、第２半導体素子１２が搭載されている。第２ダイパッド４は、第２半導体素子１２に導通しており、先述した出力側回路の一要素である。第２ダイパッド４は、たとえば、ｚ方向視形状が矩形状（あるいは略矩形状）である。第２ダイパッド４は、主面４１および裏面４２を有する。主面４１および裏面４２は、図５に示すように、ｚ方向において互いに離れて位置する。主面４１はｚ１側を向き、裏面４２はｚ２側を向く。主面４１には、第２半導体素子１２が搭載されている。
　複数の第１端子５１は、インバータ装置の配線基板に接合されることで、半導体装置Ａ１０と当該配線基板との導電経路を構成する部材である。各第１端子５１は、第１半導体素子１１に適宜導通しており、先述した入力側回路の一要素である。図１、図２、および図４に示すように、複数の第１端子５１は、互いに離間しつつ、ｙ方向に沿って等間隔で配列されている。複数の第１端子５１は、いずれも、第１ダイパッド３に対してｘ方向のｘ１側に位置し、封止樹脂７（後述の樹脂側面７３）からｘ方向のｘ１側に突出している。複数の第１端子５１は、電圧が供給される電源端子、グランド端子、制御信号を入力される入力端子、その他の電気信号が入力される入力端子、および、その他の電気信号を出力する出力端子などを含んでいる。本実施形態では、半導体装置Ａ１０は、１０個の第１端子５１を備えている。なお、第１端子５１の数は限定されない。また、各第１端子５１が入出力する信号は限定されない。
　各第１端子５１は、ｘ方向に沿って延びた長矩形状であり、封止樹脂７から露出した部分と封止樹脂７に覆われた部分とを含む。図３および図５に示すように、第１端子５１のうち封止樹脂７から露出した部分は、ｚ方向ｚ２側に屈曲したガルウィング状に曲げ加工が施されている。
　図７および図８に示すように、各第１端子５１は、先端面５１１、底面５１２、および凹部５１３を備えている。先端面５１１は、第１端子５１の封止樹脂７から突出した側の端面である。先端面５１１は、後述する切断工程において、リードフレームを切断することにより形成された断面である。底面５１２は、半導体装置Ａ１０をインバータ装置の配線基板に表面実装させる際に、配線基板に対向して接合される面であり、ｚ方向ｚ２側を向いている。凹部５１３は、先端面５１１からｘ方向ｘ２側に凹み、かつ、底面５１２からｚ方向ｚ１側に凹む凹部である。凹部５１３のｚ方向の寸法Ｔ１は、第１端子５１のうち底面５１２が位置する部分である全厚部５１４のｚ方向の寸法Ｔ２の１/４以上３/４以下である。凹部５１３のｘ方向の寸法は、特に限定されないが、寸法Ｔ１と同程度である。本実施形態では、凹部５１３は、ｙ方向において第１端子５１の全体に渡って延びている。
　第１端子５１の封止樹脂７から露出した部分のうち、先端面５１１以外の全体には、めっき層２５が配置されている。図８においては、めっき層２５に点描を付している。なお、めっき層２５が配置される領域は、限定されない。めっき層２５は、たとえばＳｎを含んでいる。なお、めっき層２５の構成材料は限定されない。めっき層２５は、はんだ接合によって半導体装置Ａ１０をインバータ装置の配線基板に表面実装させる際に、当該露出した部分へのはんだの付着を良好なものにしつつ、はんだ接合に起因した当該露出した部分の浸食を防止する。めっき層２５は、凹部めっき部２５ａを含んでいる。凹部めっき部２５ａは、凹部５１３に配置されている。本実施形態では、後述するように、製造工程において、リードフレームにあらかじめ凹部を設けたうえで、めっき層２５を形成するので、凹部めっき部２５ａは、凹部５１３の全体に配置されている。なお、凹部めっき部２５ａは、凹部５１３の少なくとも一部に配置されていればよい。
　また、図３、図５および図９に示すように、各第１端子５１は、第１屈曲部５１６および第２屈曲部５１７を備えている。第１屈曲部５１６および第２屈曲部５１７は、第１端子５１のうち封止樹脂７から露出した部分であり、曲げ加工により形成されている。第１屈曲部５１６は、ｚ方向ｚ２側に屈曲する部分である。図９に示すように、第１屈曲部５１６の内側の面の曲率半径の最小値Ｒ１は、第１端子５１の全厚部５１４（第１端子５１のうち底面５１２が位置する部分）のｚ方向の寸法（すなわち、第１端子５１の厚さ寸法）Ｔ２以上である。第２屈曲部５１７は、第１屈曲部５１６と先端面５１１との間に位置し、ｘ方向ｘ１側に屈曲する部分である。図９に示すように、第２屈曲部５１７の内側の面の曲率半径の最小値Ｒ２も、第１端子５１の全厚部５１４のｚ方向の寸法Ｔ２以上である。
　複数の第１端子５１は、第１端子５１ａおよび第１端子５１ｂを含んでいる。第１端子５１ａは、複数の第１端子５１の中で、ｙ方向の最もｙ１側に配置されている。第１端子５１ｂは、複数の第１端子５１の中で、ｙ方向の最もｙ２側に配置されている。
　複数のパッド部５３は、第１端子５１ａ，５１ｂ以外の複数の第１端子５１のｘ方向ｘ２側にそれぞれつながっている。各パッド部５３のｚ方向視形状は限定されない。各パッド部５３の上面（ｚ１側を向く面）は、平坦（あるいは略平坦）であり、後述するワイヤ６１が接合されている。各パッド部５３の上面には、めっき処理が施されていてもよい。当該めっき処理により形成されるめっき層は、たとえばＡｇを含む金属からなり、パッド部５３の上面を覆う。当該めっき層は、ワイヤ６１の接合強度を高めつつ、ワイヤ６１のワイヤボンディング時の衝撃からリードフレーム８１（後述）を保護する。パッド部５３は、全面にわたって封止樹脂７に覆われている。
　一対の接続部５４はそれぞれ、第１端子５１ａまたは第１端子５１ｂと、第１ダイパッド３とにつながっている。第１端子５１ａにつながる接続部５４は、ｙ方向に延び、ｙ方向ｙ２側の端部が第１ダイパッド３のｙ方向ｙ１側の端部のｘ方向中央付近につながっている。第１端子５１ｂにつながる接続部５４は、ｙ方向に延び、ｙ方向ｙ１側の端部が第１ダイパッド３のｙ方向ｙ２側の端部のｘ方向中央付近につながっている。このように、第１端子５１ａおよび第１端子５１ｂは、一対の接続部５４を介して第１ダイパッド３につながっており、第１ダイパッド３を支持している。各接続部５４の上面（ｚ１側を向く面）は、平坦（あるいは略平坦）であり、後述するワイヤ６１が接合されている。各接続部５４の上面は、パッド部５３の上面と同様に、めっき層（たとえばＡｇを含む金属）で覆われていてもよい。接続部５４は、全面にわたって封止樹脂７に覆われている。
　複数の第２端子５２は、複数の第１端子５１と同様に、インバータ装置の配線基板に接合されることで、半導体装置Ａ１０と当該配線基板との導電経路を構成する部材である。各第２端子５２は、第２半導体素子１２に適宜導通しており、先述した出力側回路の一要素である。図１および図２に示すように、複数の第２端子５２は、互いに離間しつつ、ｙ方向に沿って等間隔で配列されている。複数の第２端子５２は、いずれも、第２ダイパッド４に対してｘ方向のｘ２側に位置し、封止樹脂７（後述の樹脂側面７４）からｘ方向のｘ２側に突出している。複数の第２端子５２は、電圧が供給される電源端子、グランド端子、駆動信号を出力する出力端子、その他の電気信号が入力される入力端子、および、その他の電気信号を出力する出力端子などを含んでいる。本実施形態では、半導体装置Ａ１０は、１０個の第２端子５２を備えている。なお、第２端子５２の数は限定されない。また、各第２端子５２が入出力する信号は限定されない。
　各第２端子５２は、ｘ方向に沿って延びた長矩形状であり、封止樹脂７から露出した部分と封止樹脂７に覆われた部分とを含む。図３および図５に示すように、第２端子５２のうち封止樹脂７から露出した部分は、ｚ方向ｚ２側に屈曲したガルウィング状に曲げ加工が施されている。
　図５に示すように、各第２端子５２は、先端面５２１、底面５２２、および凹部５２３を備えている。先端面５２１は、第２端子５２の封止樹脂７から突出した側の端面である。先端面５２１は、後述する切断工程において、リードフレームを切断することにより形成された断面である。底面５２２は、半導体装置Ａ１０をインバータ装置の配線基板に表面実装させる際に、配線基板に対向して接合される面であり、ｚ方向ｚ２側を向いている。凹部５２３は、先端面５２１からｘ方向ｘ１側に凹み、かつ、底面５２２からｚ方向ｚ１側に凹む凹部である。第１端子５１の場合と同様、凹部５２３のｚ方向の寸法は、第２端子５２のうち底面５２２が位置する部分である全厚部５２４のｚ方向の寸法の１/４以上３/４以下である。凹部５２３のｘ方向の寸法は、特に限定されないが、ｚ方向の寸法と同程度である。本実施形態では、凹部５２３は、ｙ方向において第２端子５２の全体に渡って延びている。
　第２端子５２の封止樹脂７から露出した部分のうち、先端面５２１以外の全体には、第１端子５１と同様、めっき層２５が配置されている。なお、めっき層２５が配置される領域は、上記に限定されない。凹部５１３と同様、凹部５２３にも、凹部めっき部２５ａが配置されている。
　また、図３および図５に示すように、各第２端子５２は、第１屈曲部５２６および第２屈曲部５２７を備えている。第１屈曲部５２６および第２屈曲部５２７は、第２端子５２のうち封止樹脂７から露出した部分であり、曲げ加工により形成されている。第１屈曲部５２６は、ｚ方向ｚ２側に屈曲する部分である。第１屈曲部５２６の内側の面の曲率半径の最小値は、第２端子５２の全厚部５２４のｚ方向の寸法（すなわち、第２端子５２の厚さ寸法）以上である。第２屈曲部５２７は、第１屈曲部５２６と先端面５２１との間に位置し、ｘ方向ｘ２側に屈曲する部分である。第２屈曲部５２７の内側の面の曲率半径の最小値も、第２端子５２の全厚部５２４のｚ方向の寸法以上である。
　複数の第２端子５２は、第２端子５２ａおよび第２端子５２ｂを含んでいる。第２端子５２ａは、複数の第２端子５２の中で、ｙ方向ｙ１側から２番目に配置されている。第２端子５２ｂは、複数の第２端子５２の中で、ｙ方向ｙ２側から２番目に配置されている。
　複数のパッド部５５は、第２端子５２ａ，５２ｂ以外の複数の第２端子５２のｘ方向ｘ１側にそれぞれつながっている。各パッド部５５のｚ方向視形状は限定されない。各パッド部５５の上面（ｚ１側を向く面）は、平坦（あるいは略平坦）であり、後述するワイヤ６２が接合されている。各パッド部５５の上面は、パッド部５３の上面と同様に、めっき層（たとえばＡｇを含む金属）で覆われていてもよい。パッド部５５は、全面にわたって封止樹脂７に覆われている。
　一対の接続部５６はそれぞれ、第２端子５２ａまたは第２端子５２ｂと、第２ダイパッド４とにつながっている。第２端子５２ａにつながる接続部５６は、ｙ方向ｙ２側の端部が第２ダイパッド４のｙ方向ｙ１側の端部のｘ方向中央付近につながっている。第２端子５２ｂにつながる接続部５６は、ｙ方向ｙ１側の端部が第２ダイパッド４のｙ方向ｙ２側の端部のｘ方向中央付近につながっている。このように、第２端子５２ａおよび第２端子５２ｂは、一対の接続部５６を介して第２ダイパッド４につながっており、第２ダイパッド４を支持している。各接続部５６の上面（ｚ１側を向く面）は、平坦（あるいは略平坦）であり、後述するワイヤ６２が接合されている。各接続部５６の上面は、パッド部５３の上面と同様に、めっき層（たとえばＡｇを含む金属）で覆われていてもよい。接続部５６は、全面にわたって封止樹脂７に覆われている。
　なお、導電部材２の形状は上記に限定されない。たとえば、第１ダイパッド３は、どの第１端子５１に支持されてもよい。すなわち、一対の接続部５４が、第１ダイパッド３と、どの第１端子５１とにつながってもよい。また、第２ダイパッド４は、どの第２端子５２に支持されてもよい。すなわち、一対の接続部５６は、どの第２端子５２と第２ダイパッド４とにつながってもよい。
　複数のワイヤ６１～６４は、図２に示すように、導電部材２とともに、第１半導体素子１１、第２半導体素子１２、および絶縁素子１３が所定の機能を果たすための導通経路を構成している。複数のワイヤ６１～６４の各々の材料は、たとえばＡｕ、Ｃｕ、またはＡｌを含む金属である。
　複数のワイヤ６１は、図２および図５に示すように、第１半導体素子１１と、複数の第１端子５１との導通経路を構成する。複数のワイヤ６１によって、第１半導体素子１１は、複数の第１端子５１の少なくともいずれかに導通する。複数のワイヤ６１は、先述した入力側回路の一要素である。複数のワイヤ６１の各々は、図２に示すように、一方端が第１半導体素子１１のいずれかの電極１１Ａに導通接合され、他方端が複数のパッド部５３および一対の接続部５４のいずれかに導通接合されている。なお、各パッド部５３および各接続部５４に接合されるワイヤ６１の数は限定されない。
　複数のワイヤ６２は、図２および図５に示すように、第２半導体素子１２と、複数の第２端子５２との導通経路を構成する。複数のワイヤ６２によって、第２半導体素子１２は、複数の第２端子５２の少なくともいずれかに導通する。複数のワイヤ６２は、先述した出力側回路の一要素である。複数のワイヤ６２の各々は、図２に示すように、一方端が第２半導体素子１２のいずれかの電極１２Ａに導通接合され、他方端が複数のパッド部５５および一対の接続部５６のいずれかに導通接合されている。なお、各パッド部５５および各接続部５４に接合されるワイヤ６２の数は限定されない。
　複数のワイヤ６３は、図２および図５に示すように、第１半導体素子１１と絶縁素子１３との導通経路を構成する。複数のワイヤ６３によって、第１半導体素子１１と絶縁素子１３とは、互いに導通する。複数のワイヤ６３は先述した入力側回路の一要素である。複数のワイヤ６３の各々は、図２に示すように、第１半導体素子１１のいずれかの電極１１Ａと絶縁素子１３のいずれかの第１電極１３Ａとに導通接合されている。
　複数のワイヤ６４は、図２および図５に示すように、第２半導体素子１２と絶縁素子１３との導通経路を構成する。複数のワイヤ６４によって、第２半導体素子１２と絶縁素子１３とは、互いに導通する。複数のワイヤ６４は先述した出力側回路の一要素である。複数のワイヤ６４の各々は、図２に示すように、第２半導体素子１２のいずれかの電極１２Ａと絶縁素子１３のいずれかの第２電極１３Ｂとに導通接合されている。
　封止樹脂７は、図１に示すように、第１半導体素子１１、第２半導体素子１２、絶縁素子１３、第１ダイパッド３、第２ダイパッド４、一対の接続部５４、一対の接続部５６、それぞれ複数のパッド部５３，５５、およびそれぞれ複数のワイヤ６１～６４と、それぞれ複数の第１端子５１および第２端子５２の各々の一部とを覆っている。封止樹脂７は、電気絶縁性を有する。封止樹脂７は、たとえば黒色のエポキシ樹脂を含む材料からなる。封止樹脂７は、ｚ方向視において、矩形状である。
　図３および図４に示すように、封止樹脂７は、樹脂頂面７１、樹脂底面７２、および樹脂側面７３～７６を有する。
　樹脂頂面７１および樹脂底面７２は、ｚ方向において互いに離れて位置する。樹脂頂面７１および樹脂底面７２は、ｚ方向において互いに反対側を向く。樹脂頂面７１は、ｚ方向のｚ１側に位置し、第１ダイパッド３の主面３１と同じく、z１側を向く。樹脂底面７２はｚ方向のｚ２側に位置し、第１ダイパッド３の裏面３２と同じく、ｚ２側を向く。樹脂頂面７１および樹脂底面７２の各々は、平坦（あるいは略平坦）である。
　樹脂側面７３～７６の各々は、樹脂頂面７１および樹脂底面７２につながるとともに、ｚ方向において樹脂頂面７１と樹脂底面７２とに挟まれている。樹脂側面７３および樹脂側面７４は、ｘ方向において互いに離れて位置する。樹脂側面７３および樹脂側面７４は、ｘ方向において互いに反対側を向く。樹脂側面７３はｘ方向のｘ１側に位置し、樹脂側面７４はｘ方向のｘ２側に位置する。樹脂側面７５および樹脂側面７６は、ｙ方向において互いに離れて位置し、かつ、樹脂側面７３および樹脂側面７４につながっている。樹脂側面７５および樹脂側面７６は、ｙ方向において互いに反対側を向く。樹脂側面７５はｙ方向のｙ１側に位置し、樹脂側面７６はｙ方向のｙ２側に位置する。図１に示すように、樹脂側面７３から、複数の第１端子５１の各々の一部が突出している。また、樹脂側面７４から、複数の第２端子５２の各々の一部が突出している。
　図３および図４に示すように、樹脂側面７３は、樹脂第１領域７３１、樹脂第２領域７３２、および樹脂第３領域７３３を含む。樹脂第１領域７３１は、ｚ方向の一端が樹脂頂面７１につながり、かつ、ｚ方向の他端が樹脂第３領域７３３につながっている。樹脂第１領域７３１は、樹脂頂面７１およびｙｚ平面に対して傾斜している。樹脂第２領域７３２は、ｚ方向の一端が樹脂底面７２につながり、かつ、ｚ方向の他端が樹脂第３領域７３３につながっている。樹脂第２領域７３２は、樹脂底面７２およびｙｚ平面に対して傾斜している。樹脂第３領域７３３は、ｚ方向の一端が樹脂第１領域７３１につながり、かつ、ｚ方向の他端が樹脂第２領域７３２につながっている。樹脂第３領域７３３は、ｙｚ平面に沿っている。ｚ方向視において、樹脂第３領域７３３は、樹脂頂面７１および樹脂底面７２よりも外方に位置する。樹脂第３領域７３３から、複数の第１端子５１の各々の一部が露出している。
　図３に示すように、樹脂側面７４は、樹脂第４領域７４１、樹脂第５領域７４２、および樹脂第６領域７４３を含む。樹脂第４領域７４１は、ｚ方向の一端が樹脂頂面７１につながり、かつ、ｚ方向の他端が樹脂第６領域７４３につながっている。樹脂第４領域７４１は、樹脂頂面７１およびｙｚ平面に対して傾斜している。樹脂第５領域７４２は、ｚ方向の一端が樹脂底面７２につながり、かつ、ｚ方向の他端が樹脂第６領域７４３につながっている。樹脂第５領域７４２は、樹脂底面７２およびｙｚ平面に対して傾斜している。樹脂第６領域７４３は、ｚ方向の一端が樹脂第４領域７４１につながり、かつ、ｚ方向の他端が樹脂第５領域７４２につながっている。樹脂第６領域７４３は、ｙｚ平面に沿っている。ｚ方向視において、樹脂第６領域７４３は、樹脂頂面７１および樹脂底面７２よりも外方に位置する。樹脂第６領域７４３から、複数の第２端子５２の各々の一部が露出している。
　図４に示すように、樹脂側面７５は、樹脂第７領域７５１、樹脂第８領域７５２、および樹脂第９領域７５３を含む。樹脂第７領域７５１は、ｚ方向の一端が樹脂頂面７１につながり、かつ、ｚ方向の他端が樹脂第９領域７５３につながっている。樹脂第７領域７５１は、樹脂頂面７１およびｘｚ平面に対して傾斜している。樹脂第８領域７５２は、ｚ方向の一端が樹脂底面７２につながり、かつ、ｚ方向の他端が樹脂第９領域７５３につながっている。樹脂第８領域７５２は、樹脂底面７２およびｘｚ平面に対して傾斜している。樹脂第９領域７５３は、ｚ方向の一端が樹脂第７領域７５１につながり、かつ、ｚ方向の他端が樹脂第８領域７５２につながっている。樹脂第９領域７５３は、ｘｚ平面に沿っている。ｚ方向視において、樹脂第９領域７５３は、樹脂頂面７１および樹脂底面７２よりも外方に位置する。
　図３および図４に示すように、樹脂側面７６は、樹脂第１０領域７６１、樹脂第１１領域７６２、および樹脂第１２領域７６３を含む。樹脂第１０領域７６１は、ｚ方向の一端が樹脂頂面７１につながり、かつ、ｚ方向の他端が樹脂第１２領域７６３につながっている。樹脂第１０領域７６１は、樹脂頂面７１およびｘｚ平面に対して傾斜している。樹脂第１１領域７６２は、ｚ方向の一端が樹脂底面７２につながり、かつ、ｚ方向の他端が樹脂第１２領域７６３につながっている。樹脂第１１領域７６２は、樹脂底面７２およびｘｚ平面に対して傾斜している。樹脂第１２領域７６３は、ｚ方向の一端が樹脂第１０領域７６１につながり、かつ、ｚ方向の他端が樹脂第１１領域７６２につながっている。樹脂第１２領域７６３は、ｘｚ平面に沿っている。ｚ方向視において、樹脂第１２領域７６３は、樹脂頂面７１および樹脂底面７２よりも外方に位置する。
　次に、半導体装置Ａ１０の製造方法の一例について、図１０～図２０を参照して以下に説明する。図１０、図１３～図１４は、半導体装置Ａ１０の製造方法に係る工程を示す平面図である。図１１は、半導体装置Ａ１０の製造方法に係る工程を示す底面図である。図１２、図１５～図１６、図１８～図１９は、半導体装置Ａ１０の製造方法に係る工程を示す断面図であり、図２のＶ－Ｖ線に沿う断面に相当する断面を示している。図１７は、図１６の部分拡大図である。図２０は、図１９の部分拡大図である。なお、これらの図に示すｘ方向、ｙ方向およびｚ方向は、図１～図８と同じ方向を示している。
　まず、図１０～図１２に示すように、リードフレーム８１を準備する。リードフレーム８１は、板状の材料である。本実施形態においては、リードフレーム８１の母材は、Ｃｕからなる。リードフレーム８１は、金属板にエッチング処理等を施すことにより形成されてもよいし、金属板に打ち抜き加工を施すことにより形成されてもよい。本実施形態では、リードフレーム８１は、エッチング処理により形成されている。リードフレーム８１は、ｚ方向に離間する主面８１Ａおよび裏面８１Ｂを有する。また、リードフレーム８１は、外枠８１１、第１ダイパッド８１２Ａ、第２ダイパッド８１２Ｂ、複数の第１リード８１３、複数の第２リード８１４、複数の接続部８１５、およびダムバー８１６を備えている。このうち、外枠８１１およびダムバー８１６は、半導体装置Ａ１０を構成しない。第１ダイパッド８１２Ａは、後に第１ダイパッド３となる部位である。第２ダイパッド８１２Ｂは、後に第２ダイパッド４となる部位である。複数の第１リード８１３は、後に複数の第１端子５１およびパッド部５３となる部位である。複数の第２リード８１４は、後に複数の第２端子５２およびパッド部５５となる部位である。複数の接続部８１５は、後に一対の接続部５４および一対の接続部５６となる部位である。
　図１１および図１２に示すように、第１リード８１３のうち第１端子５１になる部分を含む端子部分８１３ａには、凹部８１３ｂが形成され、第２リード８１４のうち第２端子５２になる部分を含む端子部分８１４ａには、凹部８１４ｂが形成されている。図１１においては、凹部８１３ｂおよび凹部８１４ｂに点描を付している。凹部８１３ｂおよび凹部８１４ｂは、裏面８１Ｂからｚ方向ｚ１側に凹む凹部である。凹部８１３ｂおよび凹部８１４ｂは、たとえばハーフエッチングによって形成される。なお、凹部８１３ｂおよび凹部８１４ｂの形成方法は限定されない。各凹部８１３ｂは、ｙ方向において端子部分８１３ａの全体に渡って延びている。各凹部８１４ｂは、ｙ方向において端子部分８１４ａの全体に渡って延びている。
　次いで、図１３に示すように、第１半導体素子１１および絶縁素子１３をダイボンディングにより第１ダイパッド８１２Ａに接合し、第２半導体素子１２をダイボンディングにより第２ダイパッド８１２Ｂに接合する。次いで、複数のワイヤ６１～６４の各々をワイヤボンディングにより形成する。
　次いで、図１４および図１５に示すように、封止樹脂７を形成する。封止樹脂７は、トランスファモールド成形により形成される。本工程においては、複数のキャビティを有する金型にリードフレーム８１を収納する。この際、リードフレーム８１のうち、半導体装置Ａ１０において封止樹脂７に覆われた導電部材２になる部分が、複数のキャビティのいずれかに収容されるようにする。その後、ポットからランナーを介して複数のキャビティの各々に流動化した樹脂を流し込む。複数のキャビティの中において流動化した封止樹脂７を固化させた後、複数のキャビティの各々に対して外方に位置する樹脂バリを高圧水などで除去する。以上により封止樹脂７の形成が完了する。
　次いで、封止樹脂７から露出しているリードフレーム８１にめっき層２５を形成する。これにより、端子部分８１３ａおよび端子部分８１４ａにめっき層２５が配置される。このとき、端子部分８１３ａの凹部８１３ｂ、および、端子部分８１４ａの凹部８１４ｂにもめっき層２５が配置される。
　次いで、図１６および図１７に示すように、リードフレーム８１の曲げ加工を行う。当該工程では、フォーミング金型８６を用いて、端子部分８１３ａおよび端子部分８１４ａに曲げ加工を施す。フォーミング金型８６は、フォーミングダイ８６１、フォーミングポンチ８６２、およびストリッパブロック８６３を備えている。フォーミングダイ８６１は、封止樹脂７に覆われたリードフレーム８１が載置される。ストリッパブロック８６３は、フォーミングダイ８６１との間で、端子部分８１３ａおよび端子部分８１４ａを押さえつけて固定させる。そして、フォーミングポンチ８６２がｚ方向ｚ２側に移動することで、端子部分８１３ａおよび端子部分８１４ａを屈曲させる。これにより、図１８に示すように、端子部分８１３ａおよび端子部分８１４ａは、ｚ方向ｚ２側に屈曲したガルウィング状に形成される。
　図１７に示すように、リードフレーム８１の端子部分８１３ａは、フォーミングダイ８６１の肩部８６１ａに当接する部分が屈曲されて、第１屈曲部８１３ｃが形成される。第１屈曲部８１３ｃは、第１屈曲部５１６になる。フォーミングダイ８６１の肩部８６１ａの曲率半径の最小値Ｒ３は、リードフレーム８１の厚さ寸法Ｔ２以上である。これにより、第１屈曲部８１３ｃの内側の面の曲率半径の最小値Ｒ１（図９参照）が、リードフレーム８１の厚さ寸法Ｔ２以上になる。また、端子部分８１３ａは、フォーミングポンチ８６２の肩部８６２ａに当接する部分が屈曲されて、第２屈曲部８１３ｄが形成される。第２屈曲部８１３ｄは、第２屈曲部５１７になる。フォーミングポンチ８６２の肩部８６２ａの曲率半径の最小値Ｒ４は、リードフレーム８１の厚さ寸法Ｔ２以上である。これにより、第２屈曲部８１３ｄの内側の面の曲率半径の最小値Ｒ２（図９参照）が、リードフレーム８１の厚さ寸法Ｔ２以上になる。端子部分８１４ａも、端子部分８１３ａと同様に、第１屈曲部８１４ｃおよび第２屈曲部８１４ｄが形成される。第１屈曲部８１４ｃは第１屈曲部５２６になり、第２屈曲部８１４ｄは、第２屈曲部５２７になる。第１屈曲部８１４ｃの内側の面の曲率半径の最小値、および、第２屈曲部８１４ｄの内側の面の曲率半径の最小値も、リードフレーム８１の厚さ寸法Ｔ２以上になる。
　次いで、図１９および図２０に示すように、リードフレーム８１の切断を行う。当該工程では、切断金型８５を用いて、図１８に示す切断線ＣＬに沿って、端子部分８１３ａおよび端子部分８１４ａを切断する。一方の切断線ＣＬは、各凹部８１３ｂと交差し、ｙ方向に延びている。他方の切断線ＣＬは、各凹部８１４ｂと交差し、ｙ方向に延びている。本実施形態では、切断金型８５は、端子部分８１３ａおよび端子部分８１４ａをｚ方向ｚ２側から切断する、いわゆるアッパーカット方式を採用している。切断金型８５は、カットダイ８５１、カットポンチ８５２、およびストリッパブロック８５３を備えている。ストリッパブロック８５３は、封止樹脂７に覆われたリードフレーム８１が載置される。カットダイ８５１は、ストリッパブロック８５３との間で、端子部分８１３ａおよび端子部分８１４ａを押さえつけて固定させる。カットポンチ８５２は、固定されており、カットダイ８５１およびストリッパブロック８５３がｚ方向ｚ２側に移動する。これにより、カットポンチ８５２は、カットダイ８５１およびストリッパブロック８５３に対して相対的に、ｚ方向ｚ２側からｚ１側へ移動する。カットポンチ８５２は、カットダイ８５１との間で、カットダイ８５１から外側にはみ出している端子部分８１３ａおよび端子部分８１４ａを切断する。端子部分８１３ａの切断により、第１端子５１が第１リード８１３から切り離され、端子部分８１４ａの切断により、第２端子５２が第２リード８１４から切り離される。これにより、凹部８１３ｂのうち第１端子５１に位置する部分が凹部５１３になり、凹部８１４ｂのうち第２端子５２に位置する部分が凹部５２３になる。
　以上に示した工程を経ることで、半導体装置Ａ１０が製造される。
　次に、半導体装置Ａ１０の配線基板への実装について説明する。図２１は、半導体装置Ａ１０を配線基板９に実装した状態を示す部分拡大断面図である。
　図２１に示すように、半導体装置Ａ１０は配線基板９に実装され、複数の第１端子５１および第２端子５２が配線基板９に形成された配線（図示なし）に、はんだ９５によって接合される。このとき、第１端子５１の凹部５１３に凹部めっき部２５ａが配置されているので、凹部５１３にもはんだ９５が付着して、はんだフィレットが形成されている。第２端子５２も同様に、凹部５２３にも凹部めっき部２５ａが配置されているので、凹部５２３にもはんだ９５が付着して、はんだフィレットが形成されている。
　次に、半導体装置Ａ１０の作用効果について説明する。
　本実施形態によると、各第１端子５１は凹部５１３を備えている。凹部５１３は、先端面５１１からｘ方向ｘ２側に凹み、かつ、底面５１２からｚ方向ｚ１側に凹む凹部である。凹部５１３には、凹部めっき部２５ａが配置されている。したがって、半導体装置Ａ１０の実装時に、はんだ９５によって第１端子５１を配線基板９に接合した際に、凹部５１３にもはんだ９５が付着して、はんだフィレットが形成される。各第２端子５２の凹部５２３も同様に、はんだ９５が付着して、はんだフィレットが形成される。これにより、半導体装置Ａ１０は、配線基板９に実装された際のはんだ付着不良を抑制できる。
　また、本実施形態によると、凹部５１３のｚ方向の寸法Ｔ１は、全厚部５１４のｚ方向の寸法Ｔ２の１/４以上３/４以下である。また、凹部５２３のｚ方向の寸法は、全厚部５２４のｚ方向の寸法の１/４以上３/４以下である。したがって、半導体装置Ａ１０は、製造時に凹部８１３ｂ，８１４ｂが形成されたリードフレーム８１の強度を保ち、かつ、実装時に凹部５１３，５２３に付着したはんだ９５によってはんだフィレットを適切に形成できる。
　また、本実施形態によると、凹部５１３は、ｙ方向において第１端子５１の全体に渡って延びている。したがって、凹部５１３に付着したはんだ９５によるはんだフィレットは、凹部５１３がｙ方向において第１端子５１の一部にのみ形成されている場合と比較して、よりｙ方向に広がる形状になる。凹部５２３についても同様である。これにより、半導体装置Ａ１０は、配線基板９に実装された際のはんだ付着不良をより抑制できる。
　また、本実施形態によると、第１端子５１の第１屈曲部５１６の内側の面の曲率半径の最小値Ｒ１は、第１端子５１の全厚部５１４のｚ方向の寸法Ｔ２以上である。第１端子５１は、第１屈曲部５１６の内側の面の曲率半径の最小値Ｒ１が寸法Ｔ２未満の場合と比較して、曲げ加工時の第１屈曲部５１６でのクラックおよびめっき割れの発生が抑制される。また、第１端子５１の第２屈曲部５１７の内側の面の曲率半径の最小値Ｒ２も、第１端子５１の全厚部５１４のｚ方向の寸法Ｔ２以上である。第１端子５１は、第２屈曲部５１７の内側の面の曲率半径の最小値Ｒ２が寸法Ｔ２未満の場合と比較して、曲げ加工時の第２屈曲部５１７でのクラックおよびめっき割れの発生が抑制される。同様に、第２端子５２の第１屈曲部５２６および第２屈曲部５２７も、内側の面の曲率半径の最小値が第２端子５２の全厚部５２４のｚ方向の寸法以上である。したがって、第２端子５２も、曲げ加工時の第１屈曲部５２６および第２屈曲部５２７でのクラックおよびめっき割れの発生が抑制される。
　また、本実施形態によると、フォーミング金型８６のフォーミングダイ８６１の肩部８６１ａの曲率半径の最小値Ｒ３は、リードフレーム８１の厚さ寸法Ｔ２以上である。これにより、フォーミング金型８６は、第１屈曲部８１３ｃ（５１６）の内側の面の曲率半径の最小値Ｒ１を、リードフレーム８１の厚さ寸法Ｔ２以上に形成できる。また、フォーミングポンチ８６２の肩部８６２ａの曲率半径の最小値Ｒ４は、リードフレーム８１の厚さ寸法Ｔ２以上である。これにより、フォーミング金型８６は、第２屈曲部８１３ｄ（５１７）の内側の面の曲率半径の最小値Ｒ２を、リードフレーム８１の厚さ寸法Ｔ２以上に形成できる。同様に、フォーミング金型８６は、第１屈曲部８１４ｃ（５２６）の内側の面の曲率半径の最小値を、リードフレーム８１の厚さ寸法Ｔ２以上に形成でき、第２屈曲部８１４ｄ（５２７）の内側の面の曲率半径の最小値を、リードフレーム８１の厚さ寸法Ｔ２以上に形成できる。
　なお、本実施形態では、切断金型８５がアッパーカット方式を採用している場合について説明したが、これに限られない。切断金型８５は、端子部分８１３ａおよび端子部分８１４ａをｚ方向ｚ１側から切断する、いわゆるダウンカット方式を採用してもよい。第１端子５１（第２端子５２）は凹部５１３（凹部５２３）を備えているので、ダウンカット方式によって、ｚ方向ｚ２側に突出するバリが発生しても、第１端子５１（第２端子５２）を配線基板９に接合する際の妨げにならない。
　なお、半導体装置Ａ１０のパッケージ形式、搭載される半導体素子の種類および個数、導電部材２の形状および配置、ならびに端子の本数などは、特に限定されない。半導体装置Ａ１０は、封止樹脂７から端子が突出して、配線基板などに表面実装されるものであればよい。
　図２２～図２７は、第１実施形態にかかる半導体装置Ａ１０の変形例を示している。なお、これらの図において、上記実施形態と同一または類似の要素には、上記実施形態と同一の符号を付して、重複する説明を省略する。
　第１変形例：
　図２２および図２３は、第１実施形態の第１変形例にかかる半導体装置Ａ１１を説明するための図である。図２２は、半導体装置Ａ１１の部分拡大左側面図であり、図８に対応する図である。図２３は、第１端子５１をｚ方向ｚ２側から視た部分拡大底面図である。図２２および図２３においては、めっき層２５に点描を付している。半導体装置Ａ１１は、凹部５１３の形成された範囲が、半導体装置Ａ１０と異なる。本変形例に係る凹部５１３は、ｙ方向において第１端子５１の中央の一部にのみ形成されている。したがって、凹部５１３のｙ方向の両側では、底面５１２が先端面５１１につながっている。リードフレーム８１において、凹部８１３ｂを端子部分８１３ａのｙ方向の全体に渡って形成せずに、ｙ方向の中央にのみ形成することで、本変形例に係る凹部５１３が形成できる。
　第２変形例：
　図２４および図２５は、第１実施形態の第２変形例にかかる半導体装置Ａ１２を説明するための図である。図２４は、半導体装置Ａ１２の部分拡大左側面図であり、図８に対応する図である。図２５は、第１端子５１をｚ方向ｚ２側から視た部分拡大底面図である。図２４および図２５においては、めっき層２５に点描を付している。半導体装置Ａ１２は、凹部５１３の形成された範囲が、半導体装置Ａ１０と異なる。本変形例に係る凹部５１３は２個の部分に分かれて、第１端子５１のｙ方向の両端部にそれぞれ形成されている。したがって、凹部５１３のｙ方向の中央部分では、底面５１２が先端面５１１につながっている。リードフレーム８１において、凹部８１３ｂを端子部分８１３ａのｙ方向の全体に渡って形成せずに、ｙ方向の両端部分にのみ形成することで、本変形例に係る凹部５１３が形成できる。
　第１～２変形例から理解されるように、凹部５１３の配置位置および配置範囲は限定されない。ただし、配線基板９に実装された際のはんだ付着不良を抑制するという目的のためには、半導体装置Ａ１０のように、凹部５１３がｙ方向において第１端子５１の全体に渡って延びているのが望ましい。
　第３変形例：
　図２６および図２７は、第１実施形態の第３変形例にかかる半導体装置Ａ１３を説明するための図である。図２６は、半導体装置Ａ１３の部分拡大左側面図であり、図８に対応する図である。図２７は、第１端子５１をｚ方向ｚ２側から視た部分拡大底面図である。図２６および図２７においては、めっき層２５に点描を付している。半導体装置Ａ１３の凹部５１３は、ハーフエッチングではなく、スタンピングで形成されたものである。本変形例に係る凹部５１３は、構成材料を周囲に押しのけることで形成されているので、第１端子５１は、凹部５１３における幅寸法（ｙ方向の寸法）Ｗ１が、底面５１２が位置する全厚部５１４における幅寸法（ｙ方向の寸法）Ｗ２より大きくなっている。
　なお、第１実施形態では、凹部５１３のｚ方向視形状が矩形状である場合について説明したが、これに限られない。凹部５１３のｚ方向視形状は、半円形状などの他の形状であってもよい。
　図２８～図３３は、本開示の他の実施形態を示している。なお、これらの図において、上記実施形態と同一または類似の要素には、上記実施形態と同一の符号を付している。
　第２実施形態：
　図２８～図３０は、本開示の第２実施形態に係る半導体装置Ａ２０を説明するための図である。図２８は、半導体装置Ａ２０を示す部分拡大断面図であり、図７に対応する図である。図２９は、半導体装置Ａ２０を示す部分拡大左側面図であり、図８に対応する図である。図３０は、半導体装置Ａ２０の製造方法に係る工程を示す部分拡大断面図であり、図２０に対応する図である。本実施形態の半導体装置Ａ２０は、先端面５１１の一部にめっき層２５が配置されている点で、第１実施形態と異なっている。本実施形態の他の部分の構成および動作は、第１実施形態と同様である。なお、上記の第１実施形態および各変形例の各部が任意に組み合わせられてもよい。
　本実施形態では、めっき層２５は、先端めっき部２５ｂを含んでいる。先端めっき部２５ｂは、先端面５１１の一部に配置されている。図２９においては、先端めっき部２５ｂを含むめっき層２５に点描を付している。図３０に示すように、切断工程において用いる切断金型８５のカットポンチ８５２は、端子部分８１３ａを切断するエッジ部８５２ａを備えている。本実施形態では、エッジ部８５２ａは曲面を有している。エッジ部８５２ａは、カットダイ８５１が備える、端子部分８１３ａを切断するエッジ部８５１ａより、曲率半径が大きい。したがって、端子部分８１３ａの切断により、端子部分８１３ａの凹部８１３ｂに配置されていためっき層２５（凹部めっき部２５ａ）の一部が延びて、端子部分８１３ａを切断した断面である先端面５１１に、先端めっき部２５ｂとして配置される。先端面５２１も同様に、先端めっき部２５ｂが配置される。
　また、本実施形態によると、切断工程において、端子部分８１３ａおよび端子部分８１４ａは、アッパーカット方式の切断金型８５により、ｚ方向ｚ２側から切断される。したがって、先端面５１１のｚ方向ｚ２側に、先端めっき部２５ｂが配置される。これにより、先端面５１１には、凹部５１３のめっき層２５（凹部めっき部２５ａ）と連続した先端めっき部２５ｂが配置される。同様に、先端面５２１にも、凹部５２３のめっき層２５（凹部めっき部２５ａ）と連続した先端めっき部２５ｂが配置される。また、先端面５１１には、ｚ方向ｚ１側に突出するバリ５１１ｃが形成され、図２８に示すように、先端面５１１の凹部５１３につながる部分はｚ方向に対して傾斜している。
　本実施形態においても、各第１端子５１は凹部５１３を備えており、凹部５１３に凹部めっき部２５ａが配置されているので、半導体装置Ａ１０の実装時に、凹部５１３にもはんだ９５が付着して、はんだフィレットが形成される。各第２端子５２の凹部５２３も同様に、はんだ９５が付着して、はんだフィレットが形成される。これにより、半導体装置Ａ２０は、配線基板９に実装された際のはんだ付着不良を抑制できる。さらに、本実施形態によると、先端面５１１（先端面５２１）には、凹部５１３（凹部５２３）に配置された凹部めっき部２５ａと連続した先端めっき部２５ｂが配置されている。これにより、先端面５１１（先端面５２１）の一部にもはんだ９５が付着するので、はんだフィレットをより適切に形成できる。また、半導体装置Ａ２０は、半導体装置Ａ１０と共通する構成をとることにより、半導体装置Ａ１０と同等の効果を奏する。
　第３実施形態：
　図３１～図３２は、本開示の第３実施形態に係る半導体装置Ａ３０を説明するための図である。図３１は、半導体装置Ａ３０を示す部分拡大断面図であり、図７に対応する図である。図３２は、半導体装置Ａ３０を示す部分拡大左側面図であり、図８に対応する図である。本実施形態の半導体装置Ａ３０は、先端面５１１のｚ方向ｚ１側にめっき層２５が配置されている点で、第２実施形態と異なっている。本実施形態の他の部分の構成および動作は、第２実施形態と同様である。なお、上記の第１～２実施形態および各変形例の各部が任意に組み合わせられてもよい。
　本実施形態では、先端めっき部２５ｂが、先端面５１１のｚ方向ｚ１側に配置されている。図３２においては、先端めっき部２５ｂを含むめっき層２５に点描を付している。本実施形態では、切断工程において、ダウンカット方式の切断金型８５により、カットポンチ８５２がｚ方向ｚ１側から端子部分８１３ａおよび端子部分８１４ａを切断する。端子部分８１３ａの切断により、端子部分８１３ａのｚ方向ｚ１側を向く面である上面５１５に配置されていためっき層２５の一部が延びて、端子部分８１３ａを切断した断面である先端面５１１に、先端めっき部２５ｂとして配置される。したがって、先端面５１１のｚ方向ｚ１側に、先端めっき部２５ｂが配置される。一方、先端面５１１のｚ方向ｚ２側は、先端めっき部２５ｂから露出している。先端面５１１のうち先端めっき部２５ｂが配置される領域と、先端めっき部２５ｂから露出する領域との割合は、カットポンチ８５２のエッジ部８５２ａの曲率半径、または、カットダイ８５１とカットポンチ８５２との間のクリアランスによって、調整可能である。先端面５２１も同様に、先端めっき部２５ｂが配置される。また、先端面５１１には、ｚ方向ｚ２側に突出するバリ５１１ｃが形成され、図３１に示すように、先端面５１１の上面５１５につながる部分はｚ方向に対して傾斜している。
　本実施形態においても、各第１端子５１は凹部５１３を備えており、凹部５１３に凹部めっき部２５ａが配置されているので、半導体装置Ａ１０の実装時に、凹部５１３にもはんだ９５が付着して、はんだフィレットが形成される。各第２端子５２の凹部５２３も同様に、はんだ９５が付着して、はんだフィレットが形成される。これにより、半導体装置Ａ３０は、配線基板９に実装された際のはんだ付着不良を抑制できる。さらに、本実施形態によると、先端面５１１（先端面５２１）のｚ方向ｚ１側には先端めっき部２５ｂが配置され、先端面５１１（先端面５２１）のｚ方向ｚ２側は、先端めっき部２５ｂから露出している。先端めっき部２５ｂから露出している先端面５１１（先端面５２１）にははんだ９５が付着しにくい。先端面５１１（先端面５２１）の先端めっき部２５ｂからの露出領域を大きくすることで、はんだフィレットが凹部５１３（凹部５２３）を超えて先端面５１１（先端面５２１）に形成されないようにできる。また、半導体装置Ａ３０は、半導体装置Ａ１０と共通する構成をとることにより、半導体装置Ａ１０と同等の効果を奏する。
　第４実施形態：
　図３３は、本開示の第４実施形態に係る半導体装置Ａ４０を説明するための図である。図３３は、半導体装置Ａ４０を示す部分拡大断面図であり、図７に対応する図である。本実施形態の半導体装置Ａ４０は、先端面５１１の全面にめっき層２５が配置されている点で、第１実施形態と異なっている。本実施形態の他の部分の構成および動作は、第１実施形態と同様である。なお、上記の第１～３実施形態および各変形例の各部が任意に組み合わせられてもよい。
　本実施形態では、先端面５１１および先端面５２１の全面に先端めっき部２５ｂが配置されている。第４実施形態に係る半導体装置Ａ４０の製造方法は、第１実施形態とは異なっている。第４実施形態に係る製造方法では、封止樹脂７を形成した後、めっき層２５を形成する前に、端子部分８１３ａおよび端子部分８１４ａの屈曲および切断を行う。端子部分８１３ａおよび端子部分８１４ａの切断後、封止樹脂７から露出している第１端子５１および第２端子５２にめっき層２５を形成する。先端面５１１および先端面５２１に形成されためっき層２５が先端めっき部２５ｂである。また、凹部５１３および凹部５２３に形成されためっき層２５が凹部めっき部２５ａである。
　本実施形態においても、各第１端子５１は凹部５１３を備えており、凹部５１３に凹部めっき部２５ａが配置されているので、半導体装置Ａ１０の実装時に、凹部５１３にもはんだ９５が付着して、はんだフィレットが形成される。各第２端子５２の凹部５２３も同様に、はんだ９５が付着して、はんだフィレットが形成される。これにより、半導体装置Ａ４０は、配線基板９に実装された際のはんだ付着不良を抑制できる。さらに、本実施形態によると、先端面５１１（先端面５２１）の全面に、先端めっき部２５ｂが配置されている。先端面５１１（先端面５２１）の全面にもはんだ９５が付着するので、先端面５１１（先端面５２１）も覆うはんだフィレットを形成できる。また、半導体装置Ａ４０は、半導体装置Ａ１０と共通する構成をとることにより、半導体装置Ａ１０と同等の効果を奏する。
　本開示に係る半導体装置および半導体装置の製造方法は、先述した実施形態に限定されるものではない。本開示に係る半導体装置の各部の具体的な構成、および、本開示に係る半導体装置の製造方法の各工程の具体的な処理は、種々に設計変更自在である。本開示は、以下の付記に記載された実施形態を含む。
　付記１．
　半導体素子（１１）と、
　前記半導体素子を覆う封止樹脂（７）と、
　前記半導体素子に導通し、かつ、前記封止樹脂から厚さ方向（ｚ方向）に直交する第１方向（ｘ方向）に突出する端子（５１）と、
　前記端子に配置されためっき層（２５）と、
を備え、
　前記端子は、前記封止樹脂から突出した側の端面である先端面（５１１）、および、前記厚さ方向の第１側（ｚ方向ｚ２側）を向く第１面（５１２）と、前記先端面および前記第１面の両方から凹む凹部（５１３）と、を備え、
　前記めっき層は、前記凹部の少なくとも一部に配置された凹部めっき部（２５ａ）を含んでいる、半導体装置。
　付記２．（図７）
　前記凹部の前記厚さ方向の第１寸法（Ｔ１）は、前記端子の前記第１面が位置する全厚部（５１４）の前記厚さ方向の第２寸法（Ｔ２）の１/４以上３/４以下である、付記１に記載の半導体装置。
　付記３．
　前記めっき層は、前記先端面の少なくとも一部に配置された先端めっき部（２５ｂ）を含んでいる、付記１または２に記載の半導体装置。
　付記４．（第４実施形態、図３３）
　前記先端めっき部は、前記先端面の全面に配置されている、付記３に記載の半導体装置。
　付記５．（第２実施形態、図２８、図２９）
　前記先端めっき部は、前記先端面の前記第１側に位置する、付記３に記載の半導体装置。
　付記６．（第３実施形態、図３１、図３２）
　前記先端めっき部は、前記先端面の前記第１側とは反対側の第２側（ｚ方向ｚ１側）に位置する、付記３に記載の半導体装置。
　付記７．
　前記厚さ方向と前記第１方向とに直交する第２方向（ｙ方向）において、前記凹部は、前記端子の全体に渡って延びている、付記１ないし６のいずれかに記載の半導体装置。
　付記８．（第１実施形態第１，２変形例、図２２～図２５）
　前記第１面は、前記先端面につながっている、付記１ないし６のいずれかに記載の半導体装置。
　付記９．（第１実施形態第３変形例、図２７）
　前記端子の、前記厚さ方向と前記第１方向とに直交する第２方向の寸法は、前記第１面が位置する部分より、前記凹部が位置する部分の方が大きい、付記１ないし８のいずれかに記載の半導体装置。
　付記１０．（図９）
　前記端子は、前記厚さ方向の前記第１側に屈曲する第１屈曲部（５１６）をさらに備え、
　前記第１屈曲部の内側の面の曲率半径の最小値（Ｒ１）は、前記端子の前記第１面が位置する全厚部の前記厚さ方向の第２寸法（Ｔ２）以上である、付記１ないし９のいずれかに記載の半導体装置。
　付記１１．（図９）
　前記端子は、前記第１屈曲部と前記先端面との間に位置する第２屈曲部（５１７）をさらに備え、
　前記第２屈曲部の内側の面の曲率半径の最小値（Ｒ２）は、前記第２寸法以上である、付記１０に記載の半導体装置。
　付記１２．
　前記めっき層はＳｎを含んでいる、付記１ないし１１のいずれかに記載の半導体装置。
　付記１３．
　厚さ方向の第１側を向く第１面と、前記第１面から前記厚さ方向に凹む凹部と、を有する端子部分を含むリードフレームを準備する工程と、
　前記端子部分にめっき層を形成する工程と、
　切断金型により、前記端子部分を前記凹部と交差する切断線に沿って切断する工程と、を備えている、半導体装置の製造方法。
　付記１４．
　前記切断金型は、カットダイおよびカットポンチを備え、
　前記カットポンチは、前記第１側から前記端子部分を切断する、付記１３に記載の半導体装置の製造方法。
　付記１５．
　前記切断金型は、カットダイおよびカットポンチを備え、
　前記カットポンチは、前記厚さ方向において前記第１側とは反対側の第２側から前記端子部分を切断する、付記１３に記載の半導体装置の製造方法。
　付記１６．
　前記カットポンチは、前記端子部分を切断する第１エッジ部を備え、
　前記第１エッジ部は、曲面を有している、付記１４または１５に記載の半導体装置の製造方法。
　付記１７．（図１７）
　前記切断する工程の前に、フォーミング金型（８６）により、前記端子部分を屈曲させる工程をさらに備え、
　前記フォーミング金型は、フォーミングダイ（８６１）およびフォーミングポンチ（８６２）を備え、
　前記フォーミングダイの肩部（８６１ａ）の曲率半径の最小値（Ｒ３）は、前記リードフレームの前記厚さ方向の寸法（Ｔ２）以上である、付記１３ないし１６のいずれかに記載の半導体装置の製造方法。
　付記１８．（図１７）
　前記フォーミングポンチの肩部（８６２ａ）の曲率半径の最小値（Ｒ４）は、前記リードフレームの前記厚さ方向の寸法以上である、付記１７に記載の半導体装置の製造方法。
Ａ１０，Ａ１１，Ａ１２，Ａ１３，Ａ２０，Ａ３０，Ａ４０：半導体装置
１１：第１半導体素子　　　　１１１：素子主面
１１２：素子裏面　　　　１１Ａ：電極
１２：第２半導体素子　　　　１２１：素子主面
１２２：素子裏面　　　　１２Ａ：電極
１３：絶縁素子　　　　１３１：素子主面
１３２：素子裏面　　　　１３Ａ：第１電極
１３Ｂ：第２電極　　　　１９：導電性接合材
２５：めっき層　　　　２５ａ：凹部めっき部
２５ｂ：先端めっき部　　　　２：導電部材
３：第１ダイパッド　　　　３１：主面
３２：裏面　　　　４：第２ダイパッド
４１：主面　　　　４２：裏面
５１，５１ａ，５１ｂ：第１端子　　　　５１１：先端面
５１１ｃ：バリ　　　　５１２：底面
５１３：凹部　　　　５１４：全厚部
５１５：上面　　　　５１６：第１屈曲部
５１７：第２屈曲部　　　　５３：パッド部
５４：接続部　　　　５２，５２ａ，５２ｂ：第２端子
５２１：先端面　　　　５２１ｃ：バリ
５２２：底面　　　　５２３：凹部
５２４：全厚部　　　　５２５：上面
５２６：第１屈曲部　　　　５２７：第２屈曲部
５５：パッド部　　　　５６：接続部
６１～６４：ワイヤ　　　　７：封止樹脂
７１：樹脂頂面　　　　７２：樹脂底面
７３～７６：樹脂側面　　　　７３１：樹脂第１領域
７３２：樹脂第２領域　　　　７３３：樹脂第３領域
７４１：樹脂第４領域　　　　７４２：樹脂第５領域
７４３：樹脂第６領域　　　　７５１：樹脂第７領域
７５２：樹脂第８領域　　　　７５３：樹脂第９領域
７６１：樹脂第１０領域　　　　７６２：樹脂第１１領域
７６３：樹脂第１２領域　　　　８１：リードフレーム
８１Ａ：主面　　　　８１Ｂ：裏面
８１１：外枠　　　　８１２Ａ：第１ダイパッド
８１２Ｂ：第２ダイパッド　　　　８１３：第１リード
８１３ａ：端子部分　　　　８１３ｂ：凹部
８１３ｃ：第１屈曲部　　　　８１３ｄ：第２屈曲部
８１４：第２リード　　　　８１４ａ：端子部分
８１４ｂ：凹部　　　　８１４ｃ：第１屈曲部
８１４ｄ：第２屈曲部　　　　８１５：接続部
８１６：ダムバー　　　　８５：切断金型
８５１：カットダイ　　　　８５１ａ：エッジ部
８５２：カットポンチ　　　　８５２ａ：エッジ部
８５３：ストリッパブロック　　　　８６：フォーミング金型
８６１：ダイブロック　　　　８６１ａ：肩部
８６２：ポンチ　　　　８６２ａ：肩部
８６３：ストリッパブロック　　　　９：配線基板
９５：はんだ

Claims (18)

  1. 　半導体素子と、
    　前記半導体素子を覆う封止樹脂と、
    　前記半導体素子に導通し、かつ、前記封止樹脂から厚さ方向に直交する第１方向に突出する端子と、
    　前記端子に配置されためっき層と、
    を備え、
    　前記端子は、前記封止樹脂から突出した側の端面である先端面、および、前記厚さ方向の第１側を向く第１面と、前記先端面および前記第１面の両方から凹む凹部と、を備え、
    　前記めっき層は、前記凹部の少なくとも一部に配置された凹部めっき部を含んでいる、半導体装置。
  2. 　前記凹部の前記厚さ方向の第１寸法は、前記端子の前記第１面が位置する全厚部の前記厚さ方向の第２寸法の１/４以上３/４以下である、請求項１に記載の半導体装置。
  3. 　前記めっき層は、前記先端面の少なくとも一部に配置された先端めっき部を含んでいる、請求項１または２に記載の半導体装置。
  4. 　前記先端めっき部は、前記先端面の全面に配置されている、請求項３に記載の半導体装置。
  5. 　前記先端めっき部は、前記先端面の前記第１側に位置する、請求項３に記載の半導体装置。
  6. 　前記先端めっき部は、前記先端面の前記第１側とは反対側の第２側に位置する、請求項３に記載の半導体装置。
  7. 　前記厚さ方向と前記第１方向とに直交する第２方向において、前記凹部は、前記端子の全体に渡って延びている、請求項１ないし６のいずれかに記載の半導体装置。
  8. 　前記第１面は、前記先端面につながっている、請求項１ないし６のいずれかに記載の半導体装置。
  9. 　前記端子の、前記厚さ方向と前記第１方向とに直交する第２方向の寸法は、前記第１面が位置する部分より、前記凹部が位置する部分の方が大きい、請求項１ないし８のいずれかに記載の半導体装置。
  10. 　前記端子は、前記厚さ方向の前記第１側に屈曲する第１屈曲部をさらに備え、
    　前記第１屈曲部の内側の面の曲率半径の最小値は、前記端子の前記第１面が位置する全厚部の前記厚さ方向の第２寸法以上である、請求項１ないし９のいずれかに記載の半導体装置。
  11. 　前記端子は、前記第１屈曲部と前記先端面との間に位置する第２屈曲部をさらに備え、
    　前記第２屈曲部の内側の面の曲率半径の最小値は、前記第２寸法以上である、請求項１０に記載の半導体装置。
  12. 　前記めっき層はＳｎを含んでいる、請求項１ないし１１のいずれかに記載の半導体装置。
  13. 　厚さ方向の第１側を向く第１面と、前記第１面から前記厚さ方向に凹む凹部と、を有する端子部分を含むリードフレームを準備する工程と、
    　前記端子部分にめっき層を形成する工程と、
    　切断金型により、前記端子部分を前記凹部と交差する切断線に沿って切断する工程と、を備えている、半導体装置の製造方法。
  14. 　前記切断金型は、カットダイおよびカットポンチを備え、
    　前記カットポンチは、前記第１側から前記端子部分を切断する、請求項１３に記載の半導体装置の製造方法。
  15. 　前記切断金型は、カットダイおよびカットポンチを備え、
    　前記カットポンチは、前記厚さ方向において前記第１側とは反対側の第２側から前記端子部分を切断する、請求項１３に記載の半導体装置の製造方法。
  16. 　前記カットポンチは、前記端子部分を切断する第１エッジ部を備え、
    　前記第１エッジ部は、曲面を有している、請求項１４または１５に記載の半導体装置の製造方法。
  17. 　前記切断する工程の前に、フォーミング金型により、前記端子部分を屈曲させる工程をさらに備え、
    　前記フォーミング金型は、フォーミングダイおよびフォーミングポンチを備え、
    　前記フォーミングダイの肩部の曲率半径の最小値は、前記リードフレームの前記厚さ方向の寸法以上である、請求項１３ないし１６のいずれかに記載の半導体装置の製造方法。
  18. 　前記フォーミングポンチの肩部の曲率半径の最小値は、前記リードフレームの前記厚さ方向の寸法以上である、請求項１７に記載の半導体装置の製造方法。
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