WO2005104193A1 - 電子ビーム露光データ補正方法 - Google Patents

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WO2005104193A1
WO2005104193A1 PCT/JP2004/004513 JP2004004513W WO2005104193A1 WO 2005104193 A1 WO2005104193 A1 WO 2005104193A1 JP 2004004513 W JP2004004513 W JP 2004004513W WO 2005104193 A1 WO2005104193 A1 WO 2005104193A1
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electron beam
beam exposure
exposure data
correction
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PCT/JP2004/004513
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Hiroshi Takita
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Fujitsu Limited
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    • H01J37/30—Electron-beam or ion-beam tubes for localised treatment of objects
    • H01J37/317—Electron-beam or ion-beam tubes for localised treatment of objects for changing properties of the objects or for applying thin layers thereon, e.g. for ion implantation
    • H01J37/3174—Particle-beam lithography, e.g. electron beam lithography
    • B—PERFORMING OPERATIONS; TRANSPORTING
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    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • B—PERFORMING OPERATIONS; TRANSPORTING
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    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
    • H—ELECTRICITY
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    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/30—Electron or ion beam tubes for processing objects
    • H01J2237/317—Processing objects on a microscale
    • H01J2237/3175—Lithography
    • H01J2237/31769—Proximity effect correction

Definitions

  • the present invention relates to electron beam exposure, and more particularly to correction of electron beam exposure data.
  • the method of manufacturing a semiconductor device includes steps of exposure, development, and etching.
  • the resist is irradiated with ultraviolet rays or an electron beam.
  • a resist having a predetermined pattern is formed.
  • the resist pattern after development is distorted as compared with the exposure pattern. Therefore, proximity effect correction is performed.
  • Proximity effect correction can prevent deformation of the resist pattern due to the influence of other exposure areas by correcting the pattern shape of the mask when exposing a resist in a fine area.
  • Patent Document 1 listed below describes a proximity effect capturing method.
  • Patent Document 2 below describes a proximity effect correction method when performing electron beam transfer exposure on a substrate on which an underlayer is formed.
  • Patent Document 3 describes a method for detecting a proximity effect that occurs depending on the surrounding state of a pattern.
  • Patent Document 4 below discloses that the exposure amount of an electron beam is different between a central portion and a peripheral portion of a pattern.
  • Patent Document 1 Japanese Patent Application Laid-Open No. H10-09087
  • Patent document 2 Japanese Patent Application Laid-Open No. H11-13554424
  • Patent Document 3 Japanese Patent Application Laid-Open No. 2000-212672
  • Patent Document 4 Japanese Patent Application Laid-Open No. 9-29841
  • an electronic device that can be identified for each pattern type of a semiconductor device.
  • An electron beam exposure data correction method is provided.
  • the first type of pattern is, for example, a dummy pattern that does not affect the function of the semiconductor device, and does not necessarily require correction.
  • the second type of pattern is a normal pattern that affects the function of the semiconductor device, for example, and requires correction. Maintain the function of the semiconductor device by dividing into the first type of pattern that does not require correction and the second type of pattern that requires correction, and performing correction on only the second type of pattern.
  • the generation time and / or exposure time of the electronic data exposure data can be reduced.
  • FIG. 1 is a cross-sectional view illustrating an example of a semiconductor device manufactured using electron beam exposure data generated according to an embodiment of the present invention.
  • FIG. 2A is a diagram showing variable rectangular exposure
  • FIG. 2B is a diagram showing batch exposure.
  • FIG. 3A is a hierarchical structure diagram of the structure
  • FIG. FIG. 4 is a diagram showing a configuration example of a structure.
  • FIG. 5 is a flowchart showing the electron beam exposure data processing according to the present embodiment.
  • FIG. 6 is a flowchart showing details of the etching correction process.
  • FIG. 7 is a diagram for explaining the structure creation processing.
  • Reference numeral 8 is a flowchart showing details of the exposure data format conversion process.
  • FIG. 9 is a flowchart showing details of the contour division processing.
  • FIG. 10 is a diagram for explaining the pattern division processing.
  • FIG. 11 is a diagram for explaining the etching process.
  • FIG. 12A and FIG. 12B are diagrams for explaining the proximity effect correction processing.
  • FIG. 13 is a diagram illustrating a first etching correction example.
  • FIG. 14 is a diagram illustrating a second etching correction processing example.
  • FIG. 15 is a diagram showing a third example of the etching correction process.
  • FIG. 16 is a diagram showing the shift processing of the pattern width.
  • FIG. 17 is a flowchart showing another electron beam exposure data processing.
  • FIG. 18 is a block diagram illustrating an example of a hardware configuration of a computer. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a cross-sectional view illustrating an example of a semiconductor device manufactured using electron beam exposure data generated according to an embodiment of the present invention.
  • the semiconductor device has, for example, a first wiring layer 101, a via layer (insulating layer) 102, a second wiring layer 103, and the like on a silicon substrate.
  • the first wiring layer 101 has patterns 111 and 112 of metal wiring such as aluminum.
  • the second wiring layer 103 has patterns 131 and 132 of a metal wiring such as aluminum.
  • the via layer 102 has via plugs 121 and 122 made of heavy metal such as tungsten. The above patterns are separated by insulating material.
  • the via plug 1 2 1 connects the wiring patterns 1 1 1 and 1 3 1.
  • the via plugs 122 connect the wiring patterns 111 and 132.
  • the wiring pattern 112 is a dummy pattern that does not affect the function of the semiconductor device.
  • Other patterns 1 1 1, 1 2 1, 1 2 2, 1 3 1 and 1 3 2 are normal patterns that affect the function of the semiconductor device. If there is no dummy pattern 1 12, the portion will not be flat, and adverse effects such as disconnection of the wiring pattern 13 2 thereabove will occur.
  • the dummy pattern 1 1 2 is a pattern for flattening a semiconductor device.
  • Manufacturing a semiconductor device includes the steps of exposure, development and etching. For example, a metal layer is formed on a silicon substrate, and a resist is applied thereon. When the resist is exposed to an electron beam in a predetermined pattern and then developed, a predetermined pattern of the resist remains. Then, the above-mentioned metal layer is etched using the above-mentioned resist as a mask, whereby a predetermined metal wiring pattern is generated.
  • electron beam exposure data is generated based on design data of a pattern of each layer of a semiconductor device, and electron beam exposure is performed.
  • Normal patterns 1 1 1 and 1 3 1, etc. affect the function of the semiconductor device, and therefore require high-precision alignment.
  • the dummy pattern 112 does not affect the function of the semiconductor device, a high-precision alignment is unnecessary.
  • Generate electron beam exposure data When the electron beam exposure data is generated for each of the normal pattern 11 1 and the like and the dummy pattern 1 12 by a high-precision alignment, the generation time and the exposure time become long.
  • the generation time and the exposure time are shortened by simplifying the process of generating the electron beam exposure data of the dummy pattern 112. can do. The details are described below.
  • Electron beam exposure is capable of transferring finer patterns than exposure using ultraviolet light, and is being developed as a next-generation exposure method.
  • FIG. 2A shows a variable rectangular exposure
  • FIG. 2B shows a batch exposure. Electron beam exposure is performed by combining variable rectangular exposure and batch exposure according to the pattern.
  • an electron beam exposure apparatus 201 irradiates an electron beam 202 onto a semiconductor wafer 206 via a mask 203 according to electron beam exposure data.
  • the mask 203 has one opening 204.
  • the electron beam 202 is applied to the region 205 on the mask 203 and the electron beam passing through the opening 204 is applied to the region 207 on the semiconductor wafer 206.
  • Variable rectangle exposure exposes patterns one by one with a variable shaped electron beam.
  • an electron beam exposure apparatus 211 irradiates an electron beam 212 onto a semiconductor wafer 216 via a mask 213 according to electron beam exposure data.
  • a plurality of openings 214 are provided in the block 2 15 of the mask 2 13.
  • the electron beam 2 12 is applied to the block 2 15 on the mask 2 13 and the electron beam passing through the plurality of openings 2 14 is applied to the plurality of regions 2 17 on the semiconductor wafer 2 16.
  • You. Batch exposure exposes a plurality of patterns at once.
  • the exposure amount is set in the exposure pattern, energy corresponding to the exposure amount is stored in the register, and the pattern is developed at a location where the energy is high. That is, at the time of image development, a portion having a large exposure amount remains, and a portion having a small exposure amount is removed.
  • the storage energy is the energy that is accumulated by forward scattering, in which electrons gradually spread when a resist is irradiated with an electron beam, and the energy that strikes the semiconductor substrate after passing through the resist, It is determined from the sum of the energy accumulated by the backscattering reflected to the resist. Details will be described later with reference to FIG. 12B.
  • Electron beam exposure data to be input to the electron beam exposure apparatuses 201 and 211 are created from design data.
  • the design data is composed of a hierarchy of structures, for example, as shown in FIGS. 3A and 3B.
  • FIG. 3A is a hierarchical structure diagram of the structure, and FIG. Below the top-level structure TOP, there are four types of structures A, B, C and D. Specifically, four structures A (301 to 304) and one structure B (305) are arranged under the structure TOP. Each structure A (30 1 to 304) includes 12 structures C (306) and 4 structures D (307).
  • FIG. 4 shows a configuration example of the structure C (306).
  • the structure C (306) is composed of patterns 401 of each layer, and each pattern has a layer number defined.
  • X and Y represent the horizontal and vertical size of the structure C, respectively.
  • FIG. 5 is a flowchart showing the electron beam exposure data processing according to the present embodiment. This process is performed for each layer of the semiconductor device.
  • step S501 the above design data 511 is input, and a graphic logic operation process is performed.
  • a graphic logical operation processing a logical sum (OR) processing and a shift processing of the pattern width are performed on the design data 5 11 to remove the overlap between the patterns.
  • step S502 an etching correction process is performed.
  • the etching correction process is a correction that takes into account the difference in etching rate depending on the pattern. The details will be described later with reference to the flowchart in FIG. After that, the intermediate data 5 1 and 2 are output.
  • the format of the intermediate data 5 12 is the same as the design data 5 11.
  • step S503 an exposure data format conversion process is performed.
  • exposure The data format conversion processing converts the format of the intermediate data 511 and outputs the exposure data 513. That is, the format of the electron beam exposure data is converted from the design data to the exposure data. The details of the process will be described later with reference to FIG.
  • step S504 proximity effect correction processing is performed, and exposure data 515 is output.
  • correction is performed in consideration of the amount of electrons reflected from a layer below the resist when an electron beam is irradiated on the resist. For example, when exposing the pattern of the second wiring layer 103 in FIG. 1, the amount of electrons reflected (backward scattered) from the underlying via layer 102 and the pattern of the first wiring layer 101 is exposed. Is corrected in consideration of Hereinafter, a specific example will be described with reference to FIGS. 12A and 12B.
  • a pattern 1 201 is an electron beam exposure pattern.
  • a pattern 1202 is a resist pattern after performing exposure and development based on the electron beam exposure pattern 1201.
  • FIG. 12B is a cross-sectional view of the semiconductor device when exposing the electron beam exposure pattern 1201 of FIG. 12A.
  • the electron beam exposure pattern 1 201 has a first pattern 1 211 and a second pattern 1 212.
  • the gap 1 224 is an area where there is no pattern between the patterns 121 1 and 122 2.
  • the pattern 1221 is a via plug pattern one layer below the layer of the first pattern 1221.
  • the pattern 1 222 is a wiring pattern of a layer two layers below the layer of the first pattern 122 1.
  • the pattern 1223 is a wiring pattern of a layer two layers below the layer of the second pattern 122.
  • a resist 1243 is a resist for forming the patterns 1211 and 1212 of FIG. 12A.
  • a via plug pattern 1221 is provided in the via layer immediately below the resist 1243.
  • Wiring patterns 1222 and 1223 are provided on the wiring layer two layers below the resist 1243. They are covered with insulating material 1244.
  • the electron beam 1 241 is an electron beam that has passed through a mask to form the pattern 1211 in FIG. 12A.
  • the light passes through 1 243, is reflected by patterns 1221 and 1222, is backscattered, and is applied to the register 1243.
  • the electron beam 1242 is an electron beam that has passed through a mask to form the pattern 1212 in FIG. 12A.
  • the electron beam 1242 irradiates the resist 1243 and passes through the register 1243 to form the pattern 1223. Then, the light is reflected back, scattered and irradiates the resist 1243.
  • the backscattering described above As a result of the backscattering described above, a large amount of electrons are irradiated to the area of the gap 1224 of the resist 1243, and that portion remains after development. As a result, in the resist pattern 1202 of FIG. 12A, the dimensions of the patterns 1 2 1 1 and 1 2 1 2 are enlarged and come into contact, and the patterns 1 2 1 1 and 1 2 1 2 Short-circuits. Therefore, it is necessary to determine the exposure amount of the pattern in consideration of the backscattering which reflects the electrons colliding with the layer below the resist 1243 (for example, via plugs (including contact plugs) and wiring patterns). . That is, in order to calculate the accumulated energy due to backscattering, the information of the lower layer pattern (number of patterns, pattern size, pattern arrangement position, etc.) and the correction parameter (backscattering coefficient) for the pattern are referred to.
  • the exposure data for the lower layer is created by the same processing (Fig. 5) as for the layer to be processed.
  • Input a control file that describes the lower layer exposure data and the backscatter coefficient for the exposure data.
  • the exposure data of three layers from the layer close to the register is input, and the backscattering coefficient is described in the control file as follows.
  • the stored energy is calculated, and the exposure is set so that the pattern size after development becomes the same as the pattern size in the design data.
  • the stored energy is calculated mainly by the pattern density and the amount of electrons reflected on the resist, and the backscattering coefficient is defined as a coefficient representing the amount of electrons. In regions where the pattern density is high, the stored energy due to backscattering increases. Conversely, in low regions, the stored energy become smaller. Also, if the backscattering coefficient is large, the amount of reflected electrons is large. Conversely, if it is small, the amount of reflected electrons is small.
  • the backscattering coefficient is determined according to the number of layers under the resist and the patterns in the layers, and the proximity effect correction is performed.
  • the pattern width is shifted in the figure logical operation processing in step S501 of FIG.
  • the pattern 1601 is shifted by 1 / im
  • a pattern 16602 is obtained.
  • the pattern width becomes large after exposure and development
  • the pattern width is shifted in the negative direction.
  • three layers of exposure data are input from the layer closest to the resist, and pattern shifts are performed at different sizes for each lower layer.
  • the shift size for each lower layer is shown below.
  • the shift size of the pattern width is determined according to the number of layers under the resist and the pattern in the layer, and the proximity effect correction is performed by shifting at the shift size.
  • FIG. 6 is a flowchart showing details of the etching correction process in step S502 of FIG.
  • step S601 a control file is input.
  • the control file describes the layer numbers defined for the normal pattern and the dummy pattern, respectively.
  • the dummy pattern is a pattern that does not affect the function of the semiconductor device
  • the normal pattern is a pattern that does not affect the function of the semiconductor device.
  • step S602 referring to the layer number of the control file, it is checked whether the processing target is a dummy pattern or a normal pattern. If it is a normal pattern, the process proceeds to step S603. If it is a dummy pattern, the process proceeds to step S604 without performing the etching process (S603).
  • step S603 an etching correction process is performed. The details will be described later with reference to FIGS. 13 to 15. Thereafter, the process proceeds to step S604.
  • step S604 it is checked whether or not processing of all patterns has been completed. If completed, proceed to step S605, otherwise complete step S602 Return to and perform the processing of the next pattern.
  • a structure of output data is created. As shown in FIG. 7, a structure is created in which the entire area of the data 700 is divided into small processing areas 701.
  • the processing area 701 has the area size described in the control file, and the first three characters of the structure name are, for example, "ABC".
  • the structuring name of the first processing area 701 is "AB C-1”
  • the structuring name of the second processing area 701 is "AB C-2”.
  • the divided processing regions 701 all have the same shape. The details will be described later.
  • step S606 intermediate data is output.
  • the time for generating the electron beam exposure data and the time for exposure can be reduced by eliminating the unnecessary etching correction processing (S603).
  • FIG. 11 is a diagram for explaining the etching correction process.
  • Pattern 1 101 is a design data pattern.
  • the pattern 1102 is a resist pattern after exposure and development based on the design data pattern 1101.
  • the pattern 1103 is a metal wiring etched using the resist pattern 1102 as a mask. It is a pattern.
  • the design data pattern 111 has a first pattern 111, a second pattern 111, and a third pattern 111. If the proximity effect correction processing is performed, no distortion occurs in the shape of the pattern 1102 after exposure and development.
  • the width of the pattern 111 is set to PS1
  • the width of the pattern 111 is set to PS2
  • the width of the pattern 111 is set to PS3.
  • the width of the pattern 1 1 1 3 is PS 6.
  • the widths PS1 and PS4 are the same
  • the widths PS2 and PS5 are the same
  • the widths PS3 and PS6 are the same.
  • the pattern 1 103 after etching The pattern width becomes smaller than the width of the design data pattern 111.
  • the width of the pattern 1 1 13 is PS 9.
  • the width P S7 is smaller than P S4
  • the width P S9 is smaller than P S6, and the width P S8 is the same as P S5.
  • the dimensions of the pattern 1103 after the etching are different from the dimensions of the design data pattern 101. Due to this phenomenon, the pattern dimension after etching falls outside the range of a predetermined standard value, and the semiconductor device cannot exhibit its expected performance. Therefore, it is necessary to perform an etching correction process.
  • FIG. 13 shows a first etching correction processing example.
  • the pattern 1301 is a design data pattern and includes patterns 1311, 1312 and 1313.
  • the width of the pattern 1311 is PS10
  • the width of the pattern 1312 is PS11
  • the width of the pattern 1313 is PS12.
  • the pattern 1302 is a pattern obtained by etching-correcting the design data pattern 1301.
  • the width of the pattern 1311 is PS13
  • the width of the pattern 1312 is PS14
  • the width of the pattern 1313 is PS15. Since the etching proceeds further on the left side of the pattern 1311 and on the right side of the pattern 1313, the pattern width is increased to the left side of the pattern 1311 and to the right side of the pattern 1313.
  • the width PS 13 is larger than the width PS 10 and is corrected to PS 10 + EX 1.
  • the width PS 14 is the same as the width PS 11.
  • the width PS15 is larger than the width PS12 and is corrected to PS12 + EX1.
  • the pattern 1303 is a resist pattern that has been exposed and developed based on the pattern 1302.
  • the width of the pattern 1311 is PS16, the width of the pattern 1312 is PS17, and the width of the pattern 1313 is PS18.
  • Width PS16 is the same as width PS13
  • width PS17 is the same as width PS14
  • width PS18 is the same as width PS15.
  • the pattern 1304 is a metal wiring pattern etched using the resist pattern 1303 as a mask.
  • the width of the pattern 1311 is PS19, the width of the pattern 1312 is PS20, and the width of the pattern 1313 is PS21. The etching easily proceeds on the left side of the pattern 1311 and on the right side of the pattern 1313.
  • the width PS 19 is smaller than width PS 16 and is the same as width PS 10.
  • the width PS 20 is the same as the width PS 17.
  • the width PS 21 is smaller than the width PS 18 and equal to the width PS 12.
  • FIG. 14 shows a second example of the etching correction process.
  • the pattern 1401 is a design data pattern, and includes a pattern 1441 and a pattern 1412.
  • the width of the pattern 1 4 1 1- is PS 2 2
  • the width of the pattern 1 4 1 2 is PS 2 3.
  • the pattern 1442 is a pattern obtained by correcting the design data pattern 1441 by etching.
  • Pattern 1 4 1 1 extends the pattern width EX 2 to the left, and pattern 1 4 1 2 extends the pattern width EX 2 to the right. Then, even on the left side of the pattern 1 4 1 2, the pattern width is extended by EX 2 to the left except for the portion facing the pattern 1 4 1 1.
  • the width P S 24 of the pattern 1 4 1 1 is P S 2 2 + EX 2.
  • the corrected width PS25 of the pattern 1412 is PS23 + EX2 + EX2.
  • the pattern 1403 is a pattern obtained by format-converting the pattern 1442 into exposure data.
  • the pattern 1412 is divided into three patterns by the exposure data format conversion process (S503 in FIG. 5).
  • the width P S 26 of the pattern 14 11 is the same as the width P S 24.
  • the width P S 27 of the pattern 14 12 is the same as the width P S 25.
  • the pattern 1444 is a resist pattern after being exposed and developed based on the pattern 1403.
  • Pattern: The width P S 28 of L 4 11 is the same as the width P S 26.
  • the width P S 29 of the pattern 14 12 is the same as the width P S 27.
  • the pattern 1405 is a metal wiring pattern etched using the resist pattern 1444 as a mask.
  • the width PS 30 of the pattern 1411 is the same as the width PS 22.
  • the width P S31 of the pattern 1412 is the same as the width P S23.
  • FIG. 15 shows a third example of the etching correction process.
  • the pattern 1501 is a design data pattern and includes the patterns 1511 and 1512.
  • the width of the pattern 1511 is PS32, NO, and the turn 1512.
  • the width is PS 33.
  • the spacing between patterns 1511 and 1512 is D1.
  • Pattern 1502 is a pattern obtained by correcting the design data pattern 1501 by etching. It is.
  • the pattern width is extended by EX 3 on the left side of the pattern 1511 and on the right side of the pattern 1512 for the same reason as in FIGS.
  • the size of the distance D1 between the pattern 1511 and the pattern 1512 is referred to.
  • the width PS34 of the pattern 1511 is PS32 + EX3 + X4.
  • Pattern 1 5 1 2 width? S35 is PS33 + EX3 + EX4.
  • Pattern 1 503 is a resist pattern after exposure and development based on pattern 1 502.
  • the width PS36 of the pattern 1511 is the same as the width PS34, and the width PS37 of the pattern 1512 is the same as the width PS35.
  • Pattern 1 504 is a metal wiring pattern etched using resist pattern 1 503 as a mask.
  • the width P S38 of the pattern 1511 is the same as the width P S32, and the width P S39 of the pattern 15 12 is the same as the width P S33.
  • the interval D2 between the patterns 1511 and 1512 is the same as the interval D1.
  • an etching correction process is performed before the conversion of the exposure data format to prevent a phenomenon that the pattern dimension after the etching differs from the pattern dimension of the design data.
  • the pattern width is increased in advance in a region where etching proceeds more.
  • the exposure time increases as the number of patterns increases.
  • the etching correction process is not performed on the dummy pattern, the time for generating the electron beam exposure data and the time for the exposure can be shortened.
  • step S503 in FIG. 5 hierarchical processing or the like is performed for each of the repeatedly arranged structures (for example, structure A and structure B in FIG. 3B). Depending on the location In this case, the results of the etching correction are different, and the number of repeatedly arranged structures is reduced. Therefore, the time required for the exposure data format conversion processing increases.
  • the exposure data format conversion processing time can be reduced by the structure creation processing in step S605 of FIG.
  • the size of the structure area 701 (for example, the X-axis value and the Y-axis value) is described in the control file input to the etching correction process, and after the jetting correction, the size of the structure below the highest-order structure is reduced
  • the structure area is divided into a grid pattern with the size of the structure area 701. Data is output with the divided area 7001 as the first type of structure.
  • the exposure data format conversion process is performed for each structure 701.
  • the name of the structure divided by the size of the area 701 is described.
  • the first three characters (for example, "ABC") of the name of the structure output by the etching correction process are described in the input control file, and the exposure data format conversion process is performed for each structure 701 having the first three characters.
  • the processing time increases due to the increase in the number of accesses to the magnetic disk (for example, the external storage device 1808 in FIG. 18). Therefore, when the arrangement coordinates and the number of vertices are converted all at once by the number of patterns of the structure 701 that can be loaded on the memory (for example, RAM I 804 in FIG. 18), the number of accesses becomes And the processing time can be reduced.
  • the size of the structure area 701 can be different for each layer. For example, in the case of a wiring layer, it can be roughly classified into a layer in which most of the pattern extends in the vertical direction and a layer in which the pattern extends in the horizontal direction.
  • the structure 70 1 becomes longer in the layer that extends vertically, and the structure 70 1 in the layer that extends horizontally. Becomes oblong. If the pattern is divided, the number of patterns increases and the processing time increases.
  • FIG. 8 is a flowchart showing details of the exposure data format conversion processing in step S503 of FIG.
  • control file contains Describe the layer numbers defined for the normal pattern and the dummy pattern, respectively.
  • step S802 a collective exposure pattern extraction process is performed. That is, the variable rectangular exposure pattern shown in FIG. 2A and the collective exposure pattern shown in FIG. 2B are separated and extracted from the patterns arranged in the structure described in the control file. That is, a variable rectangular exposure pattern is selected from the variable rectangular exposure pattern and the batch exposure pattern.
  • step S803 contour division processing is performed only on the variable rectangular exposure pattern. The details will be described later with reference to FIG.
  • step S804 the intermediate data 5 12 in FIG. 5 is converted into exposure data 5 13 according to the format and output.
  • FIG. 9 is a flowchart showing details of the contour division processing in step S803 of FIG.
  • step S901 it is checked whether or not it is a dummy pattern by referring to the layer number of the control file.
  • the control file describes the normal pattern and the layer number defined in the dummy pattern. If it is a normal pattern, the process proceeds to step S 902. If it is a dummy pattern, the process proceeds to step S 903 without performing pattern division (S 902).
  • step S902 a pattern dividing process is performed. The details of this processing will be described later with reference to FIG. Thereafter, the flow advances to step S903.
  • step S903 it is checked whether or not processing of all patterns has been completed. If the processing has been completed, the processing is terminated. If not completed, the processing returns to step S901, and the processing of the next pattern is performed.
  • FIG. 10 is a diagram for explaining the pattern division processing in step S902 of FIG.
  • one pattern 100000 is divided into five patterns 1001, 1002, 1003, 1004, and 1005. Specifically, it is divided into a central part 1001 and its outline part 1002, 1003, 1004 and 1005. To do.
  • the central portion 1001 decreases the exposure amount
  • the contour portion 1002 to 1005 increases the exposure amount. Avoid distortion of pattern shape due to proximity effect. That is, in the proximity effect correction processing, the electron beam exposure amounts of the central portion 1001 and the contour portions 1002 to 1005 are made different.
  • the contour division processing can be said to be a part of the proximity effect correction processing.
  • contour division pattern division processing is not performed on dummy patterns. Since the contour division process divides the pattern and sets different exposure amounts, the number of patterns increases and the exposure time increases. In the present embodiment, since the contour division processing (proximity effect correction) is not performed on the dummy pattern, the electron beam exposure data generation time and the exposure time can be shortened.
  • FIG. 17 is a flowchart showing another example of the electron beam exposure data processing of FIG.
  • the design data 5 11 included normal data and dummy patterns.
  • the design data (normal data) 17 11, 17 12 and the dummy data 17 13 are stored in different files.
  • the design data 1711 is a normal pattern of the first functional block (for example, ROM), and the design data 1712 is
  • step S1701 a file synthesizing process is performed.
  • the file synthesizing process synthesizes the design data 1711, 1712 and dummy data 1713 files and records the intermediate data 1714 in one file. Thereafter, the same processing as in FIG. 5 is performed for the intermediate data 17 14.
  • For the layer number of the output data a different layer number is described for the normal pattern and the dummy pattern.
  • the output layer number is defined for the normal pattern and dummy pattern by referring to the control file by the file synthesis processing, and the intermediate data 1
  • Output 7 1 4 When synthesizing files of two or more types of design data 1711 and 1712, or to flatten the wafer surface during the wafer process, dummy patterns that do not affect the function of the semiconductor device are used. Can be synthesized.
  • FIG. 18 is a block diagram illustrating an example of a hardware configuration of a computer that performs the processes of FIGS. 5 and 17.
  • This computer can also create CAD design data.
  • the bus 1801 has a central processing unit (CPU) 1802, a ROM 1803, a RAM 1804, a network interface 1805, and an input.
  • a device 1 806, an output device 1807 and an external storage device 1808 are connected.
  • the CPU 1802 performs data processing and calculation, and controls the above-described configuration unit connected via the bus 1801.
  • a boot program is stored in the ROM 1803 in advance, and when the CPU 1802 executes the boot program, the computer is started.
  • a computer program is stored in the external storage device 1808, and the computer program is copied to the RAM 1804 and executed by the CPU 1802. This computer executes the processing of FIG. 5 and FIG. 17 by executing a computer program.
  • the external storage device 1808 is, for example, a hard disk storage device or the like, and does not lose its stored contents even when the power is turned off.
  • the external storage device 1808 can record computer programs, design data, intermediate data, exposure data, control files, and the like on a recording medium, and can read computer programs and the like from the recording medium.
  • a network interface 1805 can input and output a computer program, exposure data, and the like to a network.
  • the input device 1806 is, for example, a keyboard and a pointing device (mouse), and can perform various designations or inputs.
  • the output device 1807 is a display, a printer, or the like.
  • This embodiment can be realized by a computer executing a program. Further, means for supplying the program to the computer, for example, a computer-readable recording medium such as a CD-ROM in which the program is recorded, or a transmission medium such as the Internet for transmitting the program is also applied as an embodiment of the present invention. can do. In addition, the compilation that recorded the above program A computer program product such as a data readable recording medium can also be applied as an embodiment of the present invention. The above-described program, recording medium, transmission medium, and computer program product are included in the scope of the present invention.
  • a flexible disk for example, a flexible disk, a hard disk, an optical disk, a magneto-optical disk, a CD-ROM, a magnetic tape, a nonvolatile memory card, a ROM, and the like can be used.
  • a flexible disk for example, a flexible disk, a hard disk, an optical disk, a magneto-optical disk, a CD-ROM, a magnetic tape, a nonvolatile memory card, a ROM, and the like can be used.
  • the electron beam exposure data of the first type pattern (dummy pattern) is not corrected, and the electron beam exposure data of the second type pattern (normal pattern) is not corrected. Perform capture. Since the dummy pattern does not affect the function of the semiconductor device, unnecessary processing can be eliminated to shorten the time for generating electron beam exposure data and the time for exposure.
  • step S502 of FIG. 5 By performing the etching correction process in step S502 of FIG. 5, it becomes possible to keep the pattern dimensions after etching within the range of the standard value. As a result, the yield of semiconductor devices is improved, and costs can be reduced.
  • the structure created in the size of the area 701 designated for each layer is obtained.
  • the time for the etching correction processing can be reduced, and the exposure time can be reduced along with the number of patterns.
  • the amount of accumulated energy due to backscattering from the lower layer is calculated to determine the amount of exposure of the pattern, so that the pattern dimension after development becomes the same as the pattern dimension of the design data. Therefore, the yield of semiconductor devices can be improved and costs can be reduced.
  • the first type of pattern is, for example, a dummy pattern that does not affect the function of the semiconductor device, and does not necessarily require correction.
  • the second type of pattern is, for example, a normal pattern that affects the function of the semiconductor device, and is a pattern that requires correction.

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Abstract

まず、半導体装置のパターンの種類毎に識別可能な電子ビーム露光データを入力する（Ｓ６０１）。次に、第１の種類のパターンの電子ビーム露光データは補正を行わず、第２の種類のパターンの電子ビーム露光データは補正を行う（Ｓ６０３）。第１の種類のパターンは、例えば半導体装置の機能に影響しないダミーパターンである。第２の種類のパターンは、例えば半導体装置の機能に影響を与える通常パターンである。

Description

明 細 書
電子ビーム露光データ補正方法 技術分野
本発明は、 電子ビーム露光に関し、 特に電子ビーム露光データの補正に関する。 背景技術
半導体装置の製造方法には、 露光、 現像及びエッチングの工程がある。 露光で は、 レジストに紫外線や電子ビームを照射する。 そのレジストの現像により、 所 定パターンのレジス トが形成される。 この際、 近接効果により、 現像後のレジス トパターンは、 露光パターンに比べて歪みが生じる。 このため、 近接効果補正が 行われる。 近接効果補正は、 微細な領域のレジストを露光するとき、 マスクのパ ターン形状に補正を加えることにより、 他の露光領域の影響によるレジストパタ ーンの変形を防ぐことができる。
下記の特許文献 1には、 近接効果捕正方法が記載されている。 また、 下記の特 許文献 2には、 下地層の形成されている基板に電子ビーム転写露光を行う場合の 近接効果補正方法が記載されている。 また、 下記の特許文献 3には、 パターンの 周辺状況に依存して生じる近接効果の捕正方法が記載されている。 また、 下記の 特許文献 4には、 パターンの中央部と周辺部とで電子ビームの露光量を異なるよ うにすることが開示されている。
特許文献 1 ：特開平 1 0— 9 0 8 7 8号公報
特許文献 2 ：特開平 1 1一 3 5 4 4 2 3号公報
特許文献 3 ：特開 2 0 0 1— 2 6 7 2 2 3号公報
特許文献 4 ：特開平 9 - 2 9 8 1 4 5号公報 発明の開示
本発明の目的は、 電子ビーム露光データの補正を簡略化し、 電子ビーム.露光デ ータの生成時間及び 又は露光時間を短縮することである。
本発明の一観点によれば、 半導体装置のパターンの種類毎に識別可能な電子ビ ーム露光データを入力する入力ステップと、 第 1の種類のパターンの電子ビーム 露光データは捕正を行わず、 第 2の種類のパターンの電子ビーム露光データは捕 正を行う補正ステップとを有する電子ビーム露光データ補正方法が提供される。 第 1の種類のパターンは、 例えば半導体装置の機能に影響しないダミーパター ンであり、 必ずしも補正を必要としないパターンである。 第 2の種類のパターン は、 例えば半導体装置の機能に影響を与える通常パターンであり、 補正を必要と するパターンである。 補正が必要でない第 1の種類のパターンと補正が必要であ る第 2の種類のパターンとに分け、 第 2の種類のパターンについてのみ捕正を行 うことにより、 半導体装置の機能を維持すると共に電子データ露光データの生成 時間及び/又は露光時間を短縮することができる。 図面の簡単な説明
図 1は、 本発明の実施形態により生成される電子ビーム露光データを用いて製 造される半導体装置の例を示す断面図である。
図 2 Aは可変矩形露光を示す図、 図 2 Bは一括露光を示す図である。
図 3 Aはストラクチャの階層構造図、 図 3 Bはストラクチャ配置図である。 図 4は、 ス トラクチャの構成例を示す図である。
図 5は、 本実施形態による電子ビーム露光データ処理を示すフローチヤ一トで ある。
図 6は、 エッチング補正処理の詳細を示すフローチヤ一トである。
図 7は、 ストラクチャ作成処理を説明するための図である。
囪 8は、 露光データフォーマツト変換処理の詳細を示すフローチヤ一トである。 図 9は、 輪郭分割処理の詳細を示すフローチヤ一トである。
図 1 0は、 パターン分割処理を説明するための図である。
図 1 1は、 エッチング処理を説明するための図である。
図 1 2 A及ぴ図 1 2 Bは、 近接効果捕正処理を説明するための図である。
図 1 3は、 第 1のエッチング補正処理例を示す図である。
図 1 4は、 第 2のエッチング補正処理例を示す図である。
図 1 5は、 第 3のエッチング捕正処理例を示す図である。 図 1 6は、 パターン幅のシフ ト処理を示す図である。
図 1 7は、 他の電子ビーム露光データ処理を示すフローチヤ一トである。
図 1 8は、 コンピュータのハードウエア構成例を示すブロック図である。 発明を実施するための最良の形態
図 1は、 本発明の実施形態により生成される電子ビーム露光データを用いて製 造される半導体装置の例を示す断面図である。 半導体装置は、 例えばシリ コン基 板上に、 第 1の配線層 1 0 1、 ビア層 （絶縁層） 1 0 2及ぴ第 2の配線層 1 0 3 等を有する。 第 1の配線層 1 0 1は、 例えばアルミニウム等の金属配線のパター ン 1 1 1及び 1 1 2を有する。 第 2の配線層 1 0 3は、 例えばアルミニウム等の 金属配線のパターン 1 3 1及ぴ 1 3 2を有する。 ビア層 1 0 2は、 タングステン 等の重金属のビアプラグ 1 2 1及ぴ 1 2 2を有する。 上記のパターンは、 絶縁材 料で分離されている。 ビアプラグ 1 2 1は、 配線パターン 1 1 1及び 1 3 1を接 続する。 ビアプラグ 1 2 2は、 配線パターン 1 1 1及ぴ 1 3 2を接続する。
配線パターン 1 1 2は、 半導体装置の機能に影響しないダミーパターンである。 それ以外のパターン 1 1 1 , 1 2 1 , 1 2 2 , 1 3 1， 1 3 2は、 半導体装置の 機能に影響を与える通常パターンである。 ダミーパターン 1 1 2がないと、 その 部分が平坦にならず、 その上の配線パターン 1 3 2の断線等の弊害が生じる。 ダ ミーパターン 1 1 2は、 半導体装置の平坦化のためのパターンである。
半導体装置を製造するには、 露光、 現像及びエッチングの工程を有する。 例え ば、 シリ コン基板上に、 金属層を形成し、 その上にレジストを塗布する。 レジス トを所定パターンで電子ビーム露光し、 現像すると、 所定パターンのレジストが 残る。 その後、 上記のレジストをマスクとして、 上記の金属層をエッチングする ことにより、 所定の金属配線パターンが生成される。
電子ビーム露光は、 半導体装置の各層のパターンの設計データを基に電子ビー ム露光データを生成し、 電子ビーム露光を行う。 通常パターン 1 1 1及び 1 3 1 等は、 半導体装置の機能に影響するので、 高精度のァライメント （位置決め） が 必要である。 これに対し、 ダミーパターン 1 1 2は、 半導体装置の機能に影響し ないので、 高精度のァライメントは不要である。 電子ビーム露光データを生成す る際に、 通常パターン 1 1 1等及びダミーパターン 1 1 2を共に高精度のァライ メン卜で電子ビーム露光データを生成すると、 その生成時間及ぴ露光時間が長時 間になる。 ダミーパターン 1 1 2は高精度のァライメントが不要であるので、 本 実施形態では、 ダミーパターン 1 1 2の電子ビーム露光データの生成処理を簡略 化することにより、 その生成時間及ぴ露光時間を短縮することができる。 以下、 その詳細を説明する。
まず、 電子ビーム露光について説明する。 半導体装置を製造する過程において、 半導体ウェハに塗布したレジスト上にパターンを転写する露光が行われる。 電子 ビーム露光は、 紫外光を使用する露光よりも微細なパターンの転写が可能であり、 次世代の露光方法として開発されている。
図 2 Aは可変矩形露光を示し、 図 2 Bは一括露光を示す。 電子ビーム露光は、 パターンに応じて、 可変矩形露光及び一括露光を組み合わせて行う。
図 2 Aにおいて、 電子ビーム露光装置 2 0 1は、 電子ビーム露光データに応じ て、 電子ビーム 2 0 2を、 マスク 2 0 3を介して半導体ウェハ 2 0 6上に照射す る。 マスク 2 0 3は、 1つの開孔 2 0 4を有する。 電子ビーム 2 0 2は、 マスク 2 0 3上の領域 2 0 5に照射され、 開孔 2 0 4を通過した電子ビームが半導体ゥ ェハ 2 0 6上の領域 2 0 7に照射される。 可変矩形露光は、 可変成形電子ビーム によってパターンを 1つずつ露光する。
図 2 Bにおいて、 電子ビーム露光装置 2 1 1は、 電子ビーム露光データに応じ て、 電子ビーム 2 1 2を、 マスク 2 1 3を介して半導体ウェハ 2 1 6上に照射す る。 マスク 2 1 3のプロック 2 1 5内には、 複数の開孔 2 1 4が設けられている。 電子ビーム 2 1 2は、 マスク 2 1 3上のブロック 2 1 5に照射され、 複数の開孔 2 1 4を通過した電子ビームが半導体ウェハ 2 1 6上の複数の領域 2 1 7に照射 される。 一括露光は、 複数のパターンを一括して露光する。
露光パターンには露光量が設定されており、 露光量に応じたエネルギーがレジ ス トに蓄積され、 エネルギーが高い箇所でパターンが現像される。 すなわち、 現 像時、 露光量が多い箇所が残り、 露光量が少ない箇所が除去される。 蓄積エネル ギ一は、 レジストに電子ビームを照射した時に電子が次第に広がっていく前方散 乱で蓄積されるエネルギーと、 レジス トを通過後、 半導体基板に衝突し、 再度、 レジストまで反射してくる後方散乱で蓄積されるエネルギーとの和から求まる。 詳細は、 後に図 1 2 Bを参照しながら説明する。
次に、 電子ビーム露光データ処理について説明する。 電子ビーム露光装置 20 1 , 21 1に入力する電子ビーム露光データは、 設計データから作成する。 設計 データは、 例えば、 図 3 A及ぴ図 3 Bに示すように、 ストラクチャの階層で構成 されている。
図 3 Aはストラクチャの階層構造図、 図 3 Bはストラクチャ配置図である。 最 上位のストラクチャ TOPの下には、 4種類のストラクチャ A、 B、 C及ぴ Dカ 配置されている。 具体的には、 ストラクチャ TOPの下には、 4個のストラクチ ャ A (30 1〜 304) と、 1個のストラクチャ B ( 305) が配置される。 各 ストラクチャ A (30 1〜 304) は、 1 2個のストラクチャ C (306 ) と 4 個のストラクチャ D (307) からなる。
図 4は、 ストラクチャ C ( 306 ) の構成例を示す。 ストラクチャ C (306 ) は、 各層のパターン 40 1で構成され、 各パターンにはレイヤ番号が定義され ている。 Xと Yは、 ストラクチャ Cの横方向と縦方向の領域サイズを表している。 図 5は、 本実施形態による電子ビーム露光データ処理を示すフローチヤ一トで ある。 この処理は、 半導体装置の層毎に行う。
まず、 ステップ S 50 1では、 上記の設計データ 5 1 1を入力し、 図形論理演 算処理を行う。 図形論理演算処理は、 設計データ 5 1 1に論理和 （OR) 処理及 ぴパターン幅のシフト処理等を行い、 パターン同士の重なりを除去する。
図形論理演算処理に入力する制御ファイルには、 通常パターンとダミーパター ンに定義されているレイヤ番号を記述しておく。 制御ファイルを参照し、 通常パ. ターンとダミーパターンに異なるレイヤ番号を定義して、 データを出力する。 次に、 ステップ S 502では、 エッチング捕正処理を行う。 エッチング補正処 理は、 パターンに応じたエッチング速度の違いを考慮した補正である。 その詳細 は、 後に図 6のフローチャートを参照しながら説明する。 その後、 中間データ 5 1 2を出力する。 中間データ 5 1 2のフォーマツトは、 設計データ 5 1 1 と同じ である。
次に、 ステップ S 503では、 露光データフォーマッ ト変換処理を行う。 露光 データフォーマッ ト変換処理は、 中間データ 5 1 2をフォーマット変換し、 露光 データ 5 1 3を出力する。 すなわち、 電子ビーム露光データを設計データ用から 露光データ用にフォーマット変換する。 その処理の詳細は、 後に図 8を参照しな がら説明する。
次に、 ステップ S 504では、 近接効果補正処理を行い、 露光データ 5 1 5を 出力する。 近接効果補正処理は、 複数の下層の露光データ 5 14を基に、 電子ビ ームをレジストに照射した際にそのレジストの下の層から反射する電子量を考慮 した補正を行う。 例えば、 図 1の第 2の配線層 1 03のパターンを露光する際に は、 その下のビア層 1 02及ぴ第 1の配線層 1 0 1のパターンから反射 （後方散 乱） する電子量を考慮して補正する。 以下、 その具体例を、 図 1 2 A及び図 1 2 Bを参照しながら説明する。
図 1 2 Aにおいて、 パターン 1 20 1は、 電子ビーム露光パターンである。 パ ターン 1 202は、 電子ビーム露光パターン 1 20 1を基に露光及ぴ現像を行つ た後のレジストパターンである。 図 1 2 Bは、 図 1 2 Aの電子ビーム露光パター ン 1 20 1を露光する際の半導体装置の断面図である。
まず、 電子ビーム露光パターン 1 201について説明する。 電子ビーム露光パ ターン 1 20 1は、 第 1のパターン 1 2 1 1及ぴ第 2のパターン 1 2 1 2を有す る。 ギヤップ 1 224は、 パターン 1 21 1及ぴ 1 2 1 2の間のパターンがない 領域である。 パターン 1 22 1は、 第 1のパターン 1 2 1 1の層の 1つ下の層の ビアプラグパターンである。 パターン 1 222は、 第 1のパターン 1 21 1の層 の 2つ下の層の配線パターンである。 パターン 1 223は、 第 2のパターン 1 2 1 2の層の 2つ下の層の配線パターンである。
図 1 2 Bにおいて、 レジスト 1 243は、 図 1 2Aのパターン 1 2 1 1及ぴ 1 2 1 2を形成するためのレジストである。 レジスト 1 243の 1つ下のビア層に は、 ビアプラグパターン 1 221が設けられる。 レジスト 1 243の 2つ下の配 線層には、 配線パターン 1 222及ぴ 1 223が設けられる。 それらは、 絶縁材 料 1 244で覆われている。
電子ビーム 1 241は、 図 1 2 Aのパターン 1 2 1 1を形成するためにマスク を通過した電子ビームであり、 レジス ト 1 243に照射されると共に、 レジス ト 1 243を通過してパターン 1 22 1及ぴ 1 222により反射し、 後方散乱して レジス ト 1 243に照射される。 電子ビーム 1 242は、 図 1 2 Aのパターン 1 2 1 2を形成するためにマスクを通過した電子ビームであり、 レジスト 1 243 に照射されると共に、 レジス ト 1 243を通過してパターン 1 223により反射 し、 後方散乱してレジス ト 1 243に照射される。
上記の後方散乱の結果、 レジスト 1 243のうちのギャップ 1 224の領域に 多量の電子が照射され、 その部分は現像後も残る。 その結果、 図 1 2 Aのレジス トパターン 1 202において、 パターン 1 2 1 1及び 1 2 1 2の寸法が拡大して 接触し、 領域 1 23 1でパターン 1 2 1 1及ぴ 1 2 1 2がショートしてしまう。 そこで、 レジスト 1 243の下の層 （例えは、 ビアプラグ （コンタク トプラグ を含む） 及ぴ配線パターン等） に衝突した電子が反射する後方散乱を考慮して、 パターンの露光量を決定する必要がある。 すなわち、 後方散乱による蓄積エネル ギーを計算するために、 下層のパターンの情報 （パターン数、 パターンサイズ、 パターンの配置位置等） と、 パターンに対する補正パラメータ （後方散乱係数） を参照する。
次に、 近接効果補正処理の処理例を示す。 なお、 下層の露光データは、 処理対 象の層と同じ処理 （図 5) で作成する。
まず、 近接効果補正の第 1の処理例を説明する。 下層の露光データと、 露光デ ータに対する後方散乱係数が記述きれた制御ファイルを入力する。 例えば、 レジ ストに近い層から 3層の露光データを入力し、 制御ファイルには以下のように後 方散乱係数が記述されている。
レジストから 1つ下の層に対する後方散乱係数 = 1. 2
レジストから 2つ下の層に対する後方散乱係数 = 1. 0
レジストから 3つ下の層に対する後方散乱係数 =0. 8
具体的には、 蓄積エネルギーを計算し、 現像後のパターン寸法が設計データの パターン寸法と同一になるように露光量を設定する。 蓄積エネルギーは主にパタ ーン密度と、 レジス トに反射する電子の量によって算出され、 電子の量を表す係 数として後方散乱係数が定義されている。 パターン密度が高い領域では、 後方散 乱による蓄積エネルギーが大きくなる。 逆に、 低い領域では、 蓄積エネルギーが 小さくなる。 また、 後方散乱係数が大きいと、 反射する電子の量が多い。 逆に小 さいと、 反射する電子の量は少ない。 レジス トの下の層数及ぴその層内のパター ンに応じて後方散乱係数を決定し、 近接効果補正を行う。
次に、 近接効果補正の第 2の処理例を説明する。 下層の露光データを入力する。 露光データを作成する際に、 図 5のステップ S 5 0 1の図形論理演算処理におい で、 パターン幅のシフ トを行う。 例えば、 図 1 6に示すように、 パターン 1 6 0 1を一 1 /i mシフトすると、 パターン 1 6 0 2になる。 露光及び現像を行うとパ ターン幅が太くなる場合には、 パターン幅をマイナス方向にシフトする。 例えば、 レジストに近い層から 3層の露光データを入力し、 下層毎に異なるサイズでパタ ーンシフトを行う。 以下に下層毎のシフトサイズを示す。 レジス トの下の層数及 ぴその層内のパターンに応じてパターン幅のシフトサイズを決定し、 そのシフト サイズでシフトして近接効果補正を行う。
レジストから 1つ下の層に対するシフトサイズ=— 0 . 0 1 μ m
レジス トから 2つ下の層に対するシフトサイズ =— 0 . 0 3 μ m
レジストカ ら 3つ下の層に対するシフトサイズ =— 0 . 0 5 μ m
図 6は、 図 5のステップ S 5 0 2のエッチング補正処理の詳細を示すフローチ ヤートである。
まず、 ステップ S 6 0 1では、 制御ファイルを入力する。 制御ファイルには、 通常パターンとダミーパターンにそれぞれ定義されているレイヤ番号を記述して おく。 ダミーパターンは半導体装置の機能に影響しないパターンであり、 通常パ ターンは半導体装置の機能に影響するパターンである。
次に、 ステップ S 6 0 2では、 制御ファイルのレイヤ番号を参照し、 処理対象 がダミーパターン又は通常パターンのいずれであるのかをチェックする。 通常パ ターンであればステップ S 6 0 3へ進み、 ダミーパターンであればエッチング処 理 （S 6 0 3 ) を行わずにステップ S 6 0 4へ進む。
ステップ S 6 0 3では、 エッチング捕正処理を行う。 その詳細は、 後に図 1 3 〜図 1 5を参照しながら説明する。 その後、 ステップ S 6 0 4へ進む。
ステップ S 6 0 4では、 全パターンの処理が終了したか否かをチェックする。 終了していればステップ S 6 0 5へ進み、 終了していなければステップ S 6 0 2 へ戻り、 次のパターンの処理を行う。
ステップ S 605では、 出力データのストラクチャを作成する。 図 7に示すよ うに、 データ 700の全領域を小さな処理領域 70 1単位に分割したストラクチ ャを作成する。 処理領域 701は、 制御ファイルに記述された領域サイズを有し、 ストラクチャ名の頭 3文字を例えば " AB C" とする。 例えば、 第 1の処理領域 70 1のス トラグチヤ名は "AB C— 1 " 、 第 2の処理領域 70 1のストラクチ ャ名は "AB C— 2" 等とする。 分割された処理領域 70 1は、 すべて同じ形状 である。 その詳細は、 後に説明する。
次に、 ステップ S 606では、 中間データを出力する。
以上のように、 ダミーパターンは半導体装置の機能に影響がないので、 不要な エッチング補正処理 （S 6 03 ) を削除することにより、 電子ビーム露光データ 生成時間及び露光時間を短縮することができる。
図 1 1は、 エッチング補正処理を説明するための図である。 パターン 1 1 0 1 は、 設計データパターンである。 パターン 1 1 02は、 設計データパターン 1 1 0 1を基に露光及ぴ現像を行った後のレジストパタ^ "ンである。 パターン 1 1 0 3は、 レジストパターン 1 102をマスクとしてエッチングした金属配線パター ンである。
設計データパターン 1 1 0 1は、 第 1のパターン 1 1 1 1、 第 2のパターン 1 1 1 2及び第 3のパターン 1 1 1 3を有する。 近接効果捕正処理を行えば、 露光 及ぴ現像後のパターン 1 1 02の形状に歪みは発生しない。
露光及び現像前のパターン 1 1 0 1において、 パターン 1 1 1 1の幅を P S 1、 パターン 1 1 1 2の幅を P S 2、 パターン 1 1 1 3の幅を P S 3とする。 露光及 び現像後のパターン 1 1 02において、 パターン 1 1 1 1の幅を P S 4、 パター ン 1 1 1 2の幅を？ 35、 ノ ターン 1 1 1 3の幅を P S 6とする。 この時、 幅 P S 1及ぴ P S 4は同じ、 幅 P S 2及ぴ P S 5は同じ、 幅 P S 3及ぴ P S 6は同じ である。
し力 し、 パターン 1 1 1 1の左側とパターン 1 1 1 3の右側には他のパターン が配置されていないので、 エッチング時にガスまたは薬液が入りやすく、 よりェ ツチングが進行する。 そのため、 エッチング後のパターン 1 103では、 パター ン幅が設計データパターン 1 1 0 1の幅より小さくなつてしまう。
ェツチング後のパターン 1 103において、 パターン 1 1 1 1の幅を P S 7、 パターン 1 1 1 2の幅を？ 38、 パターン 1 1 1 3の幅を P S 9とする。 この時、 幅 P S 7は P S 4より小さく、 幅 P S 9は P S 6より小さく、 幅 P S 8は P S 5 と同じである。
エッチング後のパターン 1 103の寸法は、 設計データパターシ Ϊ 1 0 1の寸 法と異なってしまう。 この現象により、 エッチング後のパターン寸法が予め決め られている規格値の範囲外になり、 半導体装置が想定した能力を発揮できなくな る。 そこで、 エッチング捕正処理を行う必要がある。
次に、 図 6のステップ S 603に示すエッチング補正処理を説明する。
図 1 3は、 第 1のエッチング補正処理例を示す。
パターン 1 30 1は、 設計データパターンであり、 パターン 1 3 1 1、 1 3 1 2及び 1 3 1 3を含む。 パターン 1 3 1 1の幅は P S 10、 パターン 1 3 1 2の 幅は P S 1 1、 パターン 1 3 1 3の幅は P S 1 2である。
パターン 1 302は、 設計データパターン 1 30 1をエッチング補正したパタ ーンである。 パターン 1 3 1 1の幅は P S 1 3、 パターン 1 3 1 2の幅は P S 1 4、 パターン 1 3 1 3の幅は P S 1 5である。 パターン 1 3 1 1の左側とパター ン 1 3 1 3の右側は、 よりエッチングが進行するので、 パターン 13 1 1は左側 に、 パターン 1 3 1 3は右側にパターン幅を伸ばす。 幅 P S 1 3は、 幅 P S 1 0 よりも大きく、 P S 10 +EX 1に補正する。 幅 P S 14は、 幅 P S 1 1と同じ である。 幅 P S 1 5は、 幅 P S 1 2よりも大きく、 P S 1 2 +EX 1に補正する。 パターン 1 303は、 パターン 1 302を基に露光及ぴ現像した^のレジスド パターンである。 パターン 1 3 1 1の幅は P S 1 6、 パターン 1 31 2の幅は P S 1 7、 パターン 1 3 1 3の幅は P S 1 8である。 幅 P S 1 6は幅 P S 1 3と同 じ、 幅 P S 1 7は幅 P S 14と同じ、 幅 P S 1 8は幅 P S 1 5と同じである。 パターン 1 304は、 レジストパターン 1 303をマスクとしてエッチングし た金属配線パターンである。 パターン 1 3 1 1の幅は P S 1 9、 パターン 1 3 1 2の幅は P S 20、 パターン 1 3 1 3の幅は P S 2 1である。 パターン 1 3 1 1 の左側及ぴパターン 1 3 1 3の右側はエッチングが進行しやすい。 その結果、 幅 P S 1 9は、 幅 P S 1 6より小さく、 幅 P S 1 0と同じになる。 幅 P S 2 0は、 幅 P S 1 7と同じである。 幅 P S 2 1は、 幅 P S 1 8より小さく、 幅 P S 1 2と 同じになる。
図 1 4は、 第 2のエッチング補正処理例を示す。
パターン 1 4 0 1は、 設計データパターンであり、 パターン 1 4 1 1及ぴ 1 4 1 2を含む。 パターン 1 4 1 1の幅-は P S 2 2 パターン 1 4 1 2の幅は P S 2 3である。
パターン 1 4 0 2は、 設計データパターン 1 4 0 1をエッチング補正したパタ ーンである。 パターン 1 4 1 1は左側にパターン幅を EX 2伸ばし、 パターン 1 4 1 2は右側にパターン幅を E X 2伸ばす。 そして、 パターン 1 4 1 2の左側に おいても、 パターン 1 4 1 1と向かい合つている部分以外は左側にパターン幅を E X 2伸ばす。 パターン 1 4 1 1の幅 P S 24は、 P S 2 2 +EX 2である。 パ ターン 1 4 1 2の補正した幅 P S 2 5は、 P S 2 3 +EX 2 +EX 2である。 パターン 1 4 0 3は、 パターン 1 4 0 2を露光データにフォーマツ ト変換した 後のパターンである。 パターン 1 4 1 2の左側には段差が発生するので、 露光デ ータフォーマツト変換処理 （図 5の S 5 0 3 ) でパターン 1 4 1 2を 3つのパタ ーンに分割する。 パターン 1 4 1 1の幅 P S 2 6は、 幅 P S 24と同じである。 パターン 1 4 1 2の幅 P S 2 7は、 幅 P S 2 5と同じである。
パターン 1 4 04は、 パターン 1 4 0 3を基に露光及ぴ現像した後のレジスト パターンである。 パタ ^ン： L 4 1 1の幅 P S 2 8は、 幅 P S 2 6と同じである。 パターン 1 4 1 2の幅 P S 2 9は、 幅 P S 2 7と同じである。
パターン 1 4 0 5は、 レジス トパターン 1 4 04をマスクとしてエッチングし た金属配線パターンである。 パターン 1 4 1 1の幅 P S 3 0は、 幅 P S 2 2と同 じである。 パターン 1 4 1 2の幅 P S 3 1は、 幅 P S 2 3と同じである。
図 1 5は、 第 3のエッチング補正処理例を示す。
パターン 1 5 0 1は、 設計デ^"タパターンであり、 パターン 1 5 1 1及び 1 5 1 2を含む。 パターン 1 5 1 1の幅は P S 3 2、 ノ、。ターン 1 5 1 2の幅は P S 3 3である。 パターン 1 5 1 1及ぴ 1 5 1 2の間隔は、 D 1である。
パターン 1 5 0 2は、 設計デ ^タパターン 1 5 0 1をエッチング補正したパタ ーンである。 パターン 1 5 1 1の左側とパターン 1 5 1 2の右側は、 図 1 3及び 図 14と同様の理由により、 パターン幅を EX 3伸ばす。 エッチングの条件 （使 用するガスや薬液の種類等） によっては、 パターン 1 5 1 1とパターン 1 5 1 2 の間隔 D 1のサイズを参照し、 一定の閾値以上であれば、 パターン 1 5 1 1の右 側とパターン 1 5 1 2の左側のパターン幅を E X 4伸ばす。 パターン 1 5 1 1の 幅 P S 34は、 P S 3 2 + EX 3 + Έ X 4である。 パターン 1 5 1 2の幅？ S 3 5は、 P S 3 3 + E X 3 + E X 4である。
パターン 1 503は、 パターン 1 502を基に露光及び現像した後のレジスト パターンである。 パターン 1 5 1 1の幅 P S 36は幅 P S 34と同じ、 パターン 1 5 1 2の幅 P S 3 7は幅 P S 35と同じである。
パターン 1 504は、 レジストパターン 1 503をマスクとしてエッチングし た金属配線パターンである。 パターン 1 5 1 1の幅 P S 38は幅 P S 32と同じ、 パターン 1 5 1 2の幅 P S 39は幅 P S 33と同じである。 パターン 1 5 1 1及 ぴ 1 5 1 2の間隔 D 2は、 間隔 D 1と同じである。
図 1 3〜図 1 5において、 パターン幅を伸ばすサイズ （E X 1、 EX 2、 EX 3、 EX4) と閾値は、 エッチング補正処理に入力する制御ファイルに記述し、 その制御フアイルを参照してエッチング補正処理を行う。
すなわち、 露光データフォーマット変換前にエッチング捕正処理を行い、 エツ チング後のパタ一ン寸法が設計データのパターン寸法と異なる現象を防ぐ。 ェッ チング補正処理では、 よりエッチングが進行する領域において、 パターン幅を予 め大きくする。
また、 図 14に示したように、 露光データフォーマット変換処理によりパタ^" ンが分割される場合があるので、 パターン数の増加と共に露光時間も増加するこ とになる。 本実施形態によれば、 図 6に示したように、 ダミーパターンについて は、 エッチング補正処理を行わないので、 電子ビーム露光データ生成時間及ぴ露 光時間を'短縮することができる。
図 5のステップ S 503の露光データフォーマット変換処理では、 繰り返し配 置されているストラクチャ （例えは、 図 3 Bのストラクチャ Aとストラクチャ B ) 毎に処理する階層処理等を行うが、 同一のストラクチャでも配置位置によって は、 エッチング補正の結果が異なり、 繰り返し配置されるス トラクチャの数が減 少する。 そのため、 露光データフォーマット変換処理の時間が増加する。
本実施形態では、 図 6のステップ S 6 0 5のストラクチャ作成処理により、 露 光データフォーマツト変換処理時間を短縮させることができる。 図 7に示すよう に、 ス トラクチャ領域 7 0 1のサイズ （例えば X軸値と Y軸値） をエッチング捕 正処理に入力する制御ファィルに記述し、 ェツチング補正後に最上位のス トラク チヤ以下を碁盤の目状にストラクチャ領域 7 0 1のサイズで分割する。 分割した 領域 7 0 1を 1種類めストラクチャとしてデータを出力する。 露光データフォー マツト変換処理では、 ス トラクチャ 7 0 1毎に露光データフォーマツト変換処理 を行う。 露光データフォーマッ ト変換処理に入力する制御ファイルには、 領域 7 0 1のサイズで分割したストラクチャの名前を記述する。 入力する制御ファイル に、 エッチング補正処理が出力したス トラクチャの名前の頭 3文字 （例えば " A B C " ) を記述し、 頭 3文字を有するストラクチャ 7 0 1毎に露光データフォー マット変換処理を行う。
例えば、 最上位のス トラクチャ以下の全パターンを一括して変換すると、 磁気 ディスク （例えば図 1 8の外部記憶装置 1 8 0 8 ) へのアクセス回数の増加が原 因で処理時間が増加する。 そこで、 配置座標や頂点数等を一括してメモリ （例え ば図 1 8の R AM I 8 0 4 ) 上に載せることができるストラクチャ 7 0 1のパタ ーン数ずつ変換を行うと、 アクセス回数が減少し、 処理時間を削減できる。 ストラクチャ領域 7 0 1のサイズは層毎に異なるサイズを指定することができ る。 例えば、 配線層の場合、 大部分のパターンが縦方向に伸ぴている層と、 横方 向に伸びている層に大別できる。 なるべくパターンを分割せず、 パターン全体を 包含するストラクチャサイズを指定することにより、 縦方向に伸びている層では ストラクチャ 7 0 1は縦長になり、 横方向に伸ぴている層ではストラクチャ 7 0 1は横長になる。 仮にパターンを分割すると、 その分パターン数が増加し、 処理 時間も増加してしまう。
図 8は、 図 5のステップ S 5 0 3の露光データフォーマット変換処理の詳細を 示すフローチヤ一トである。
まず、 ステップ S 8 0 1では、 制御ファイルを入力する。 制御ファイルには、 通常パターンとダミーパターンにそれぞれ定義されているレイヤ番号を記述して おく。
次に、 ステップ S 8 0 2では、 一括露光パターン抽出処理を行う。 すなわち、 制御ファイルに記述されたストラクチャに配置されているパターンの中から、 図 2 Aの可変矩形露光のパターンと図 2 Bの一括露光のパターンとを分離抽出する。 すなわち、 可変矩形露光のパターンと一括露光のパターンとの中から可変矩形露 光のパターンを選択する。
次に、 ステップ S 8 0 3では、 可変矩形露光のパターンについてのみ輪郭分割 処理を行う。 その詳細は、 後に図 9を参照しながら説明する。
次に、 ステップ S 8 0 4では、 フォーマットに則って、 図 5の中間データ 5 1 2を露光データ 5 1 3に変換して出力する。
上記のステップ S 8 0 2及ぴ S 8 0 3は、 制御ファイル記述されたストラクチ ャ毎に行う。
図 9は、 図 8のステップ S 8 0 3の輪郭分割処理の詳細を示すフローチヤ一ト である。
まず、 ステップ S 9 0 1では、 制御ファイルのレイヤ番号を参照し、 ダミーパ ターンか否かをチェックする。 制御ファイルには、 通常パターンとダミーパター ンに定義されているレイヤ番号が記述されている。 通常パターンであればステツ プ S 9 0 2へ進み、 ダミーパターンであればパターン分割 （S 9 0 2 ) を行わず にステップ S 9 0 3へ進む。
ステップ S 9 0 2では、 バタ ン分割処理を行う。 この処理の詳細は、 後に図 1 0を参照しながら説明する。 その後、 ステップ S 9 0 3へ進む。
ステップ S 9 0 3では、 全パターンの処理が終了したか否かをチェックする。 終了していれば処理を終了し、 終了していなければステップ S 9 0 1へ戻り、 次 のパターンの処理を行う。
図 1 0は、 図 9のステップ S 9 0 2のパターン分割処理を説明するための図で ある。 パターン分割処理は、 例えば、 1個のパターン 1 0 0 0を 5個のパターン 1 0 0 1、 1 0 0 2、 1 0 0 3、 1 0 0 4及び 1 0 0 5に分割する。 具体的には、 中央部 1 0 0 1とその輪郭部 1 0 0 2、 1 0 0 3、 1 0 0 4及ぴ 1 0 0 5に分割 する。 パターン分割後、 図 5のステップ S 5 04の近接効果捕正処理では、 中央 部 1 0 0 1は露光量を少なく し、 輪郭部 1 0 0 2〜 1 0 0 5は露光量を多く し、 近接効果によるパターン形状の歪みを回避する。 すなわち、 近接効果補正処理で は、 中央部 1 0 0 1と輪郭部 1 0 0 2〜 1 0 0 5との電子ビーム露光量を異なら せる。 このように、 輪郭分割処理も、 近接効果補正処理の一部と言うことができ る。
以上のように、 露光データフォーマット変換処理において、 ダミーパターンに ついては輪郭分割 （パターン分割） 処理を行わないようにする。 輪郭分割処理は、 パターンを分割し、 異なる露光量を設定するので、 パターン数が増加し、 露光時 間が長くなる。 本実施形態では、 ダミーパターンについては輪郭分割処理 （近接 効果補正） を行わないので、 電子ビーム露光データ生成時間及び露光時間を短縮 することができる。
図 1 7は、 図 5の電子ビーム露光データ処理の他の例を示すフローチャートで ある。 図 5では、 設計データ 5 1 1に通常データ及びダミーパターンが含まれて いた。 図 1 7では、 設計データ （通常データ） 1 7 1 1 , 1 7 1 2とダミーデー タ 1 7 1 3とが異なるファイルに記憶されている。 設計データ 1 7 1 1は第 1の 機能ブロック （例えば ROM) の通常パターンであり、 設計データ 1 7 1 2は第
2の機能ブロック （例えば S RAM) の通常パターンであり、 これらが 1つの半 導体装置内に形成される。
ステップ S 1 7 0 1では、 ファイル合成処理を行う。 ファイル合成処理は、 設 計データ 1 7 1 1， 1 7 1 2及ぴダミーデータ 1 7 1 3のファイルを合成し、 中 間データ 1 7 1 4を 1つのファイルに記録する。 以後、 中間データ 1 7 1 4につ いて、 図 5と同じ処理を行う。
ファイル合成処理 （S 1 7 0 1 ) に入力する制御ファイルに、 設計データ 1 7
1 1 , 1 7 1 2とダミーデータ 1 7 1 3のレイヤ番号及ぴ出力データのレイヤ番 号を記述する。 出力データのレイヤ番号は、 通常パターンとダミーパターン別に 異なるレイヤ番号を記述する。 ファイル合成処理により、 制御ファイルを参照し て、 通常パターンとダミーパターンに出力レイヤ番号を定義して、 中間データ 1
7 1 4を出力する。 2種類以上の設計データ 1 7 1 1 , 1 7 1 2のファイルを合成する場合や、 ゥ ェハプロセスの過程でウェハの表面を平坦化するために、 半導体装置の機能には 影響がないダミーパターンを合成することができる。
図 1 8は、 図 5及ぴ図 1 7の処理を行うコンピュータのハードウエア構成例を 示すブロック図である。 このコンピュータは、 CADによる設計デ^"タを作成す ることもできる。 バス 1 80 1には、 中央処理装置 （CPU) 1 802、 ROM 1 80 3、 RAM 1 804、 ネットワークインタフェース 1 805、 入力装置 1 806、 出力装置 1 80 7及ぴ外部記憶装置 1 808が接続されている。
C PU 1 802は、 データの処理及び演算を行うと共に、 バス 1 80 1を介し て接続された上記の構成ュュッ トを制御するものである。 ROM 1 803には、 予めブートプログラムが記憶されており、 このブートプログラムを CPU 1 80 2が実行することにより、 コンピュータが起動する。 外部記憶装置 1 808にコ ンピュータプログラムが記憶されており、 そのコンピュータプログラムが RAM 1 804にコピーされ、 C P U 1 802により実行される。 このコンピュータは、 コンピュータプログラムを実行することにより、 図 5及ぴ図 1 7の処理等を行う。 外部記憶装置 1 808は、 例えばハードディスク記憶装置等であり、 電源を切 つても記憶内容が消えない。 外部記憶装置 1 808は、 コンピュータプログラム、 設計データ、 中間データ、 露光データ及び制御ファイル等を記録媒体に記録した り、 記録媒体からコンピュータプログラム等を読み出すことができる。
ネットワークインタフェース 1 805は、 ネッ トワークに対してコンピュータ プログラム及ぴ露光データ等を入出力することができる。 入力装置 1 806は、 例えばキーボード及ぴポインティングデパイス （マウス） 等であり、 各種指定又 は入力等を行うことができる。 出力装置 1 80 7は、 ディスプレイ及ぴプリンタ 等である。
本実施形態は、 コンピュータがプログラムを実行することによって実現するこ とができる。 また、 プログラムをコンピュータに供給するための手段、 例えばか かるプログラムを記録した CD— ROM等のコンピュータ読み取り可能な記録媒 体又はかかるプログラムを伝送するインターネット等の伝送媒体も本発明の実施 形態として適用することができる。 また、 上記のプログラムを記録したコンビュ ータ読み取り可能な記録媒体等のコンピュータプログラムプロダク トも本発明の 実施形態として適用することができる。 上記のプログラム、 記録媒体、 伝送媒体 及ぴコンピュータプログラムプロダク トは、 本発明の範疇に含まれる。 記録媒体 としては、 例えばフレキシブルディスク、 ハードディスク、 光ディスク、 光磁気 ディスク、 C D— R O M、 磁気テープ、 不揮発性のメモリカード、 R O M等を用 いることができる。 ―
以上のように、 本実施形態によれば、 第 1の種類のパターン （ダミーパターン ) の電子ビーム露光データは補正を行わず、 第 2の種類のパターン （通常パター ン） の電子ビーム露光データは捕正を行う。 ダミーパターンは、 半導体装置の機 能に影響しないので、 不要な処理を削除することにより、 電子ビーム露光データ 生成時間及び露光時間の短縮を図ることができる。
図 5のステップ S 5 0 2のエッチング補正処理を行うととにより、 エッチング 後のパターン寸法を規格値の範囲内におさめることが可能になる。 これにより、 半導体装置の歩留りが向上するので、 コストを削減できる。
また、 図 7に示したように、 エッチング補正処理後の露光データフォーマッ ト 変換処理 （図 5の S 5 0 3 ) において、 層毎に指定された領域 7 0 1のサイズで 作成されたス トラクチャ毎に露光データフォーマツ ト変換処理を行うことにより、 磁気ディスクへのアクセス回数を抑制できるので、 露光データフォーマツ ト変換 処理の時間を削減することができる。
また、 図 6に示したように、 エッチング補正処理において、 ダミーパターンを 補正しないので、 エッチング捕正処理の時間を削減し、 また、 パターン数と共に 露光時間を削減することができる。
また、 図 9に示したように、 輪郭分割処理において、 ダミーパターンの輪郭分 割処理 （近接効果補正処理） を行わないので、 露光データのパターン数と共に露 光時間を削減することができる。
また、 近接効果補正処理において、 下層からの後方散乱による蓄積エネルギー を計算して、 パターンの露光量を決定しているので、 現像後のパターン寸法が設 計データのパターン寸法と同一になる。 よって、 半導体装置の歩留まりが向上し、 コストを削減できる。 なお、 上記実施形態は、 何れも本発明を実施するにあたっての具体化の例を示 したものに過ぎず、 これらによつて本発明の技術的範囲が限定的に解釈されては ならないものである。 すなわち、 本発明はその技術思想、 またはその主要な特徴 から逸脱することなく、 様々な形で実施することができる。 産業上の利用可能性
第 1の種類のパターンは、 例えば半導体装置の機能に影響しないダミーパター ンであり、 必ずしも補正を必要としないパターンである。 第 2の種類のパターン は、 例えば半導体装置の機能に影響を与える通常パターンであり、 捕正を必要と するパターンである。 補正が必要でない第 1の種類のパターンと補正が必要であ る第 2の種類のパターンとに分け、 第 2の種類のパターンについてのみ補正を行 うことにより、 半導体装置の機能を維持すると共に電子データ露光データの生成 時間及び Z又は露光時間を短縮することができる。

Claims

請 求 の 範 囲
I . 半導体装置のパターンの種類毎に識別可能な電子ビーム露光データを入力す る入力ステップと、
第 1の種類のパターンの電子ビーム露光データは補正を行わず、 第 2の種類の パターンの電子ビーム露光データは補正を行う補正ステツプと
を有する電子ビーム露光データ補正方法。
2 前記第 1の種類のパターンは半導体装置の機能に影響しないダミーパターン であり、 前記第 2の種類のパターンは半導体装置の機能に影響を与える通常バタ ーンである請求項 1記載の電子ビーム露光データ補正方法。
3 . 前記第 1の種類のパターンは、 半導体装置の平坦化のためのダミーパターン である請求項 2記載の電子ビーム露光データ補正方法。
4 . 前記第 1の種類のパターンは、 金属配線層内のダミーパターンである請求項 3記載の電子ビーム露光データ補正方法。
5 . 前記補正ステップは、 エッチング捕正を行うステップである請求項 1記載の 電子ビーム露光データ補正方法。
6 . 前記エッチング補正は、 パターンに応じたエッチング速度の違いを考慮した 補正である請求項 5記載の電子ビーム露光データ補正方法。
7 . 前記補正ステップは、 近接効果補正を行うステップである請求項 1記載の電 子ビーム露光データ補正方法。
8 . 前記近接効果補正は、 電子ビームをレジストに照射した際にそのレジス トの 下の層から反射する電子量を考慮した捕正である請求項 7記載の電子ビーム露光 データ補正方法。
9 . 前記近接効果補正は、 前記レジス トの下の配線パターンから反射する電子量 を考慮した補正である請求項 8記載の電子ビーム露光データ補正方法。
1 0 . 前記近接効果補正は、 前記レジストの下のビアプラグから反射する電子量 を考慮した補正である請求項 8記載の電子ビーム露光データ補正方法。
I I . 前記近接効果捕正は、 前記レジストの下の層数及ぴその層内のパターンに 応じて後方散乱係数を決定して補正する請求項 8記載の電子ビーム露光データ補 正方法。
1 2 . 前記近接効果捕正は、 前記レジス トの下の層数及びその層内のパターンに 応じてパターン幅のシフトサイズを決定して捕正する請求項 8記載の電子ビーム 露光データ補正方法。
1 3 . 前記近接効果補正は、 電子ビーム露光データのパターンの中央部と輪郭部 とを分割し、 前記中央部及び輪郭部め電子ビーム露光量を異ならせる請求項 7記 載の電子ビーム露光データ補正方法。
1 4 . 前記近接効果補正は、 可変矩形露光のための電子ビーム露光データと一括 露光のための電子ビーム露光データとの中から可変矩形露光のための電子ビーム 露光データを選択し、 可変矩形露光のための電子ビーム露光データについてのみ、 電子ビーム露光データのパターンの中央部と輪郭部とを分割し、 前記中央部及ぴ 輪郭部の電子ビーム露光量を異ならせる請求項 1 3記載の電子ビーム露光データ 補正方法。
1 5 . 前記補正ステップは、 エッチング補正及び近接効果補正を行うステップで ある請求項 1記載の電子ビーム露光データ補正方法。
1 6 . 前記捕正ステップは、
半導体装置の設計データに基づく電子ビーム露光データに対してエッチング補 正を行うステップと、
前記ェッチング補正された電子ビーム露光データを設計データ用から露光デー タ用へ変換するステップと、
前記変換された電子ビーム露光データに対して近接効果補正を行うステップと を含む請求項 1 5記載の電子ビーム露光データ補正方法。
1 . 前記補正ステップは、
電子ビーム露光データをェツチング捕正するステップと、
前記エツチング補正された電子ビーム露光データを処理領域単位に分割する分 割ステップと、
前記処理領域毎に電子ビーム露光データを近接効果捕正するステップと を含む請求項 1 5記載の電子ビーム露光データ補正方法。
1 8 . 前記分割される処理領域は同じ形状である請求項 1 7記載の電子ビーム露 光データ補正方法。
1 9 . 半導体装置のパターンの種類毎に識別可能な電子ビーム露光データを入力 する入力手段と、
第 1の種類のパターンの電子ビーム露光データは補正を行わず、 第 2の種類の パターンの電子ビーム露光データは補正を行う補正手段と
を有する電子ビーム露光データ補正装置。 - 2 0 . 半導体装置のパターンの種類毎に識別可能な電子ビーム露光データを入力 する入力ステップと、
第 1の種類のパターンの電子ビーム露光データは補正を行わず、 第 2の種類の パターンの電子ビーム露光データは補正を行う補正ステップと
をコンピュータに実行させるためのプログラム。
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