WO2004073301A1 - 固体撮像装置、その駆動方法及びそれを用いたカメラ - Google Patents

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WO2004073301A1
WO2004073301A1 PCT/JP2003/014680 JP0314680W WO2004073301A1 WO 2004073301 A1 WO2004073301 A1 WO 2004073301A1 JP 0314680 W JP0314680 W JP 0314680W WO 2004073301 A1 WO2004073301 A1 WO 2004073301A1
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photoelectric conversion
solid
imaging device
state imaging
transistor
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PCT/JP2003/014680
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Mitsuyoshi Mori
Takumi Yamaguti
Takahiko Murata
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Matsushita Electric Industrial Co., Ltd.
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Definitions

  • Solid-state imaging device driving method thereof, and camera using the same
  • the present invention relates to a solid-state imaging device in which a plurality of photoelectric conversion units are arranged in an array, a driving method thereof, and a camera using the same.
  • FIG. 10 shows a general circuit configuration of a MOS image sensor which is a conventional solid-state imaging device (for example, see Japanese Patent Application Laid-Open No. 11-274555).
  • the photoelectric conversion cell consists of a photodiode (PD) section 101, a transfer transistor 113, a reset transistor 122, a pixel amplifier transistor 123, a selection transistor 152, It consists of a floating diffusion (FD) section 109, a power supply line 131 and an output signal line 138.
  • PD photodiode
  • FD floating diffusion
  • the PD section 101 whose anode is grounded has its cathode connected to the source of the transfer transistor 113.
  • the drain of the transfer transistor 113 is connected to the FD section 109, the gate 1 of the pixel amplifier transistor 123, and the source of the reset transistor 122, and the gate is connected to the readout line 134. ing.
  • the drain of the reset transistor 122 which receives the reset signal 133 at its gate, is connected to the drain of the pixel amplifier transistor 123 and the power supply line 131.
  • the source of the pixel amplifier transistor 123 is connected to the drain of the selection transistor 152.
  • the selection transistor 152 receives the selection signal SEL at its gate, and has its source connected to the output signal line 138. It is connected.
  • the output signal line 138 is connected to the drain of the load transistor 125, and the gate of the load transistor 125 is connected to the load gate line 140.
  • the source is connected to the source power supply line 141.
  • a predetermined voltage is applied to the load gate line 140 so that the load transistor 125 serves as a constant current source, and the charge photoelectrically converted in the PD unit 101 temporarily transfers the transfer transistor 113 to the transfer transistor 113. Is turned on, the data is transferred to the FD unit 109, and? The electric charge of the 0 section 101 is detected by the pixel amplifier transistor 123. At this time, by turning on the selection transistor 152, signal charges can be detected via the output signal line 138.
  • the conventional solid-state imaging device includes a total of four transistors 113, 122, 123, and 152 for each photoelectric conversion cell, and five wirings 131, 134, 137, 138 and 150 are required, and the area of the transistor portion and the wiring portion occupying the cell increases.
  • the aperture ratio of the PD unit 101 to the photoelectric conversion cell is only about 5%. Therefore, there is a problem that it is difficult to ensure that the opening area of the PD unit 101 is sufficiently large and to miniaturize the size of the photoelectric conversion cell. Disclosure of the invention
  • the present invention has been made to solve the above-mentioned conventional problem, and to make it possible to miniaturize the size of a photoelectric conversion cell while increasing an opening area of a photoelectric conversion unit in an FDA (Floating Diffusion Amplifier) method. With the goal.
  • the present invention provides a solid-state imaging device in which a plurality of photoelectric conversion (PD) units can share a transistor and a wiring.
  • the first solid-state imaging device includes a plurality of photoelectric conversion cells each having at least a plurality of photoelectric conversion units arranged in an array of 2 rows and 2 columns; A plurality of photoelectric conversion units connected to each photoelectric conversion unit included in the same row via a transfer transistor and shared by each photoelectric conversion unit included in the same row.
  • a single diffusion portion a plurality of readout wirings selectively connected to at least two of the plurality of transfer transistors that are not included in the same row, and a pixel that detects and outputs the potential of each floating diffusion portion
  • An electric charge of each photoelectric conversion unit which includes an amplifier transistor, is connected to one of the plurality of read wirings, and is read by the plurality of transfer transistors, is read to different floating diffusion units.
  • each readout wiring is preferably connected to a transfer transistor connected to a photoelectric conversion unit included in the same column among the plurality of photoelectric conversion units.
  • each readout wiring is connected to a transfer transistor connected to a photoelectric conversion unit included in an adjacent column among the plurality of photoelectric conversion units. Even in this case, it is possible to output the charges of at least two photoelectric conversion units included in the rows adjacent to each other from one floating diffusion unit, pixel amplifier transistor, and signal line.
  • each floating diffusion section and each pixel amplifier transistor are shared with an adjacent row different from a row read by a transfer transistor connected to one of the plurality of read wirings. It is preferable.
  • the first solid-state imaging device is provided between a signal line for outputting a signal from each pixel amplifier transistor to the outside and each pixel amplifier transistor and the signal line, and is provided between each pixel amplifier transistor and the signal line. And a selection transistor that selectively conducts between them. This makes it possible to detect charges from the photoelectric conversion units included in the rows adjacent to each other with a common signal line.
  • each floating diffusion section and each pixel amplifier transistor are preferably shared by photoelectric conversion sections adjacent in the row direction and the column direction. By doing so, it is possible to increase the aperture ratio of the photoelectric conversion unit and reduce the size of the photoelectric conversion cell.
  • the first solid-state imaging device further includes a reset transistor that discards the charge accumulated in each floating diffusion unit, a drain potential of the reset transistor changes with time, and a drain potential of the reset transistor changes to the first potential.
  • a reset transistor that discards the charge accumulated in each floating diffusion unit
  • a drain potential of the reset transistor changes with time
  • a drain potential of the reset transistor changes to the first potential.
  • the photoelectric conversion units are arranged so that the intervals in the row direction or the column direction are equal to each other. This makes it possible to obtain a high-resolution and high-quality image from the signal read from the photoelectric conversion unit.
  • the first solid-state imaging device further includes a signal processing circuit that processes an output signal from each pixel amplifier transistor. In this way, signal processing Since the noise mixed before performing the process can be reduced, a high-quality image can be obtained.
  • the photoelectric conversion cells are partitioned by power supply wiring that also serves as a light-shielding film.
  • the power supply wiring can be formed on a light-shielding film different from the output signal line connected to the pixel amplifier transistor, the cell size of the photoelectric conversion cell can be further reduced, and the opening area can be further increased. Can be.
  • the method for driving the solid-state imaging device according to the present invention is directed to the driving method for driving the first solid-state imaging device according to the present invention.
  • the first readout wiring forms the same row.
  • the second one of the photoelectric conversion units, which has not been read in the first step, transfers the signal charges of the photoelectric conversion unit to the same floating diffusion unit as in the first step connected to the photoelectric conversion unit. It has the following steps.
  • a second solid-state imaging device includes a plurality of photoelectric conversion cells each having at least two rows of photoelectric conversion units arranged in an array, and a plurality of photoelectric conversion cells adjacent to each other in each photoelectric conversion cell.
  • Each of the photoelectric conversion units included in the same column is connected via a transfer transistor, and is connected to a floating diffusion unit shared by the photoelectric conversion units, and each of the transfer transistors.
  • Drain potential of the transistor is temporally changed, the drain potential of the reset transistor is conductive in the floating diffusion portion in the case of the first potential
  • the pixel amplifier transistor has a period during which the charge can be detected, and when the drain potential of the reset transistor is the second potential, the potential of each floating diffusion portion becomes the fourth potential.
  • each pixel amplifier transistor has a period during which detection of electric charge is stopped.
  • the floating diffusion section is connected to the plurality of transfer transistors and is shared by the plurality of photoelectric conversion sections included in the same column in rows adjacent to each other. Since a plurality of readout wirings for reading out electric charges independently from the photoelectric conversion unit are connected to the transfer transistor, a normally provided row selection transistor becomes unnecessary. As a result, the number of wirings per photoelectric conversion cell is reduced from 3.5 to 3.5, so it is possible to reduce the area of the photoelectric conversion cell itself while increasing the area of the photoelectric conversion unit. .
  • the drain of the reset transistor is commonly connected to the drain of the pixel amplifier transistor.
  • the wiring connecting the drain of the reset transistor and the drain of the pixel amplifier transistor can be shared, so that the number of wirings per photoelectric conversion cell can be further reduced.
  • each floating diffusion unit is disposed between photoelectric conversion units adjacent in the row direction in each photoelectric conversion cell. By doing so, the area of the floating diffusion portion per photoelectric conversion cell can be reduced.
  • each transfer transistor is formed of a MIS transistor, and the gate of each MIS transistor is arranged in the row direction.
  • the wiring of the transfer transistor can also serve as the read wiring, and the area of the read wiring in the photoelectric conversion cell can be reduced.
  • each pixel amplifier transistor is arranged between adjacent rows including each photoelectric conversion unit in each photoelectric conversion cell. Is preferred. In this manner, the area occupied by the pixel amplifier transistor per photoelectric conversion cell can be reduced, and conversely, the area of the photoelectric conversion section can be increased, so that the sensitivity to light is improved.
  • each pixel amplifier transistor and each floating diffusion portion are arranged between the readout wirings. By doing so, the wiring between the pixel amplifier transistor and the floating diffusion portion is reduced, so that the area occupied by the pixel amplifier transistor and the floating diffusion portion per photoelectric conversion cell can be reduced. Further, in the second solid-state imaging device, it is preferable that each pixel amplifier transistor is arranged between each photoelectric conversion cell adjacent to each other in the column direction. In this case, since the photoelectric conversion unit can be greatly opened in the row direction, the sensitivity can be maintained even if the size is reduced.
  • each transfer transistor is formed of a MIS transistor, and each pixel amplifier transistor is disposed between gates of the MIS transistors.
  • each reset transistor be arranged between adjacent rows including each photoelectric conversion unit in each photoelectric conversion cell.
  • the area occupied by the reset transistor per photoelectric conversion cell can be reduced, so that the area of the photoelectric conversion unit can be increased and the area of the photoelectric conversion cell itself can be reduced.
  • each reset transistor and each floating diffusion portion are arranged between the readout wirings. By doing so, the wiring between the floating diffusion portion and the reset transistor can be omitted, so that the reset Since the source of the transistor and the floating diffusion can be shared, the area occupied by the reset transistor and the floating diffusion per photoelectric conversion cell can be reduced.
  • each reset transistor is preferably connected to a wiring disposed between photoelectric conversion cells adjacent to each other in a row direction.
  • the pitch of the photoelectric conversion units in the row direction can be easily adjusted, so that the resolution is improved.
  • each reset transistor is arranged between the photoelectric conversion cells adjacent to each other in the column direction.
  • the photoelectric conversion unit can be opened greatly in the row direction, so that the sensitivity can be maintained even if the size is reduced. .
  • each transfer transistor is composed of a MIS transistor, and that each reset transistor is arranged between the gates of the MIS transistors.
  • each floating diffusion portion is disposed between the photoelectric conversion cells adjacent to each other in the column direction. By doing so, the area occupied by the floating diffusion portion per photoelectric conversion cell can be reduced.
  • the photoelectric conversion units are arranged such that a distance between the photoelectric conversion units is equal in at least one direction in a row direction and a column direction. This makes it possible to correct a bias in the resolution of the captured image, so that a high-resolution image can be obtained.
  • the wiring connecting the drain of the reset transistor and the drain of the pixel amplifier transistor is: It is preferable to also serve as a light shielding film. With this configuration, the number of wires per photoelectric conversion cell can be reduced, so that the area of the photoelectric conversion unit can be increased and the area of the photoelectric conversion cell itself can be reduced.
  • the second solid-state imaging device further includes a signal processing circuit that processes an output signal output from each pixel amplifier transistor. In this way, a high-resolution image can be obtained.
  • a camera according to the present invention includes the first solid-state imaging device or the second solid-state imaging device according to the present invention. Thereby, the camera of the present invention can obtain a high-resolution image.
  • FIG. 1 is a circuit diagram illustrating an example of a photoelectric conversion cell in the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 2 is a timing chart showing the drive timing of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 3 is a circuit diagram illustrating an example of a photoelectric conversion cell in a solid-state imaging device according to a modification of the first embodiment of the present invention.
  • FIG. 4 is a circuit diagram showing an example of a photoelectric conversion cell in the solid-state imaging device according to the second embodiment of the present invention.
  • FIG. 5 is a timing chart showing the drive timing of the solid-state imaging device according to the second embodiment of the present invention.
  • FIG. 6 is a circuit diagram illustrating an example of a photoelectric conversion cell in the solid-state imaging device according to the third embodiment of the present invention.
  • FIG. 7 is a timing chart showing the drive timing of the solid-state imaging device according to the third embodiment of the present invention.
  • FIG. 8 is a photoelectric conversion cell part in the solid-state imaging device according to the third embodiment of the present invention.
  • FIG. 5 is a plan view schematically showing a layout of the photoelectric conversion unit of FIG.
  • FIG. 9 is a table showing the aperture ratio of the PD unit to the photoelectric conversion cells for each location where transistors and the like are arranged in each of the regions A to E in FIG.
  • FIG. 10 is a circuit diagram showing a photoelectric conversion cell in a conventional solid-state imaging device. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 shows an example of a circuit configuration of a photoelectric conversion cell in the solid-state imaging device according to the first embodiment of the present invention.
  • photoelectric conversion (PD) units 1, 2, 3, and 4 which are composed of photodiode elements and convert incident light into electric energy are arranged in the row direction. Further, the PD units 5, 6, 7, and 8 are sequentially arranged in the row direction so as to be adjacent to the respective PD units 1 to 4 in the column direction.
  • the row direction refers to a direction in which the row number increases
  • the column direction refers to a direction in which the column number increases.
  • a cell including 0 parts 1, 2, 5, and 6 is referred to as a first photoelectric conversion cell 91
  • a cell including the PD units 3, 4, 7, and 8 is referred to as a second photoelectric conversion cell 92.
  • the first photoelectric conversion cell 91 an N-channel type for transferring charges from the PD unit 1 to the first FD unit 9 is provided between the PD unit 1 and the first FD unit 9 included in the first row.
  • a transfer transistor 13 is connected, and an N-channel transfer transistor 17 that transfers charges from the PD unit 5 to the first FD unit 9 is connected between the PD unit 5 and the first FD unit 9. Have been.
  • the gates of the transfer transistors 13 included in the first row and the transfer transistors 14 included in the second row are connected to a first read (READ) line 32.
  • the gates of the transfer transistor 17 included in the first row and the gate of the transfer transistor 18 included in the second row are connected to the second READ line 33.
  • an N-channel transfer for transferring charges from the PD unit 3 to the second FD unit 10 Transistor 15 is connected, and N-channel transfer transistor 19 that transfers charge from PD section 7 to second FD section 10 is connected between PD section 7 and second FD section 10.
  • An N-channel first reset transistor 21 is connected to the first FD unit 9, the source of the first reset transistor 21 is connected to the first FD unit 9, and the drain of the first reset transistor 21 is connected to the first FD unit 9. It is connected to the conversion cell power supply (VDDCELL) line 31, and its gate is connected to the first reset pulse (RSCELL) line 36. As a result, the electric charge accumulated in the first FD section 9 is discarded to the VDDC ELL line 31 by the RSCELL signal.
  • an N-channel type second reset transistor 22 is also connected to the second FD unit 10, and the source of the second reset transistor 22 is connected to the second FD unit 10, The drain is connected to the VDDCLL line 31 and its gate is connected to the second RSCELL line 37.
  • the third FD unit 11 is also provided with a reset transistor having the same configuration as the first reset transistor 21 and the like.
  • An N-channel type first pixel amplifier transistor 23 is connected to the first FD section 9 and the first reset transistor 21, and the gate of the first pixel amplifier transistor 23 has the first FD section. Section 9 is connected, its drain is connected to VDDCELL line 31, and its source is connected to the first output signal (VO) line 38.
  • an N-channel second pixel amplifier transistor 24 is connected to the second FD section 10 and the second reset transistor 22, and the gate of the second pixel amplifier transistor 24 is connected to the second pixel amplifier transistor 24.
  • the drain is connected to the VDDC LL line 31, and the source is connected to the second VO line 39.
  • the first V line 38 and the second VO line 39 are connected to first and second N-channel type load transistors 25 and 26 which form a source follower amplifier together with the pixel amplifier transistors 23 and 24. ing.
  • the load gates (LGCELL) lines 40 are connected to the gates of the load transistors 25 and 26, respectively, and the source power supply (SCLL) lines 41 are connected to their sources.
  • FIG. 2 shows the drive timing of the solid-state imaging device according to the first embodiment.
  • the detection order of the signal charges from the PD units 1 to 8 arranged in an array is such that the first row and the second row are simultaneously performed, and then the third row and the fourth row are simultaneously performed.
  • a high-level voltage is applied to the LGCE LL line 40 so that each of the load transistors 25 and 26 becomes a constant current source. While the potential is at the high level, each RS CELL, line 3637 is set to the high level in a pulsed manner, and the reset transistors 21 and 22 are temporarily turned on.
  • the electric charges accumulated in the first FD unit 9 in the first photoelectric conversion cell 91 and the second FD unit 10 in the second photoelectric conversion cell 92 are both discarded to the VDDC LL line 31.
  • each of the pixel amplifier transistors 23 and 24 detects the signal level at the time of the reset, and introduces the detected signal level into a noise canceling circuit (not shown) through each of the VO lines 38 and 39. The introduced signal level is clamped by the noise cancellation circuit.
  • a high-level voltage is applied to the first READ line 32 in the form of a pulse to turn on each of the transfer transistors 13 and 14 simultaneously. .
  • the charge stored in the PD unit 1 in the first row is transferred to the first FD unit 9, while the charge stored in the PD unit 2 in the second row is transferred to the second FD unit 10.
  • the pixel amplifier transistors 23 and 24 do not operate until the RS CELL lines 36 and 37 and the first READ line 32 are selected in the vertical line scanning circuit, so that they are in a non-selected state.
  • the reset transistors 21 and 22 are temporarily turned on, and the electric charges in the FD sections 9 and 10 are discarded.
  • the signal level at the time of reset is detected in each pixel amplifier transistor 23, 24, and the detected signal level is introduced into the noise canceling circuit through each VO line 38, 39, where the signal level is reduced. Clamp.
  • the electric charges transferred to the different first unit 0 and second unit 0 are respectively transferred to the first pixel amplifiers.
  • the transistor 23 and the second pixel amplifier transistor 24 the voltage level of the accumulation signal is detected. Furthermore, the first VO line 38 and the second VO line 3
  • Signal sampling is performed by the noise cancel circuit through 9.
  • the noise cancel circuit By this series of operations, it is possible to detect an output signal from which the variation in threshold value of each pixel amplifier transistor 23 and 24 and the noise component have been removed.
  • the signal detected during the first horizontal blanking period 1H and the charge detected during the second horizontal blanking period 2H are respectively processed by a signal processing circuit (not shown).
  • the electric charges photoelectrically converted at the arrangement positions of the first and second rows can be detected as an image corresponding to the actual arrangement.
  • the circuit configuration and the drive for detecting the charges in the even-numbered columns including the PD units 5 and 6 are performed.
  • the present invention is not limited to this. Charges can be detected at the same drive timing every two columns by increasing the number of READ lines.
  • the number of transistors per photoelectric conversion cell can ultimately be reduced from four to 1.5, and the number of wires can be reduced from five to 2.5.
  • the aperture ratio of the PD to the photoelectric conversion cell is about 35%.
  • the cell size of the photoelectric conversion cells 91 and 92 can be reduced, and the aperture ratio of the PD section can be significantly increased.
  • the aperture ratio of the PD section is about 10%.
  • the electric charge of two photoelectric conversion units included in a row adjacent to each other is read out by one READ line, and the FD section of the photoelectric conversion cell included in a row that is not read and an adjacent row is read out.
  • a driving method in which two photoelectric conversion sections detect signal charges at the same timing is used. If the cell area is 4.1 mX 4. and the design is performed according to the 0.35 ⁇ m rule, the aperture ratio of the PD section will be about 15%.
  • FIG. 3 shows a circuit configuration of a photoelectric conversion cell in a solid-state imaging device according to a modification of the first embodiment of the present invention.
  • the same components as those shown in FIG. 1 are denoted by the same reference numerals, and description thereof is omitted.
  • the first READ line 32 is connected to the transfer transistors 13 and 18 included in the columns adjacent to each other.
  • the second READ line 33 is also connected to the transfer transistors 14 and 17 included in columns adjacent to each other.
  • the PD units 1, 2, 5, and 6 included in the two rows adjacent to each other with the first READ line 32 and the second READ line 33 interposed therebetween are not included in the same column. Even if the connection is made so that the signal charge is transferred, the charge can be detected at the drive timing shown in FIG.
  • the signal charge is transferred from the PD unit 1 to the first FD unit 9 via the transfer transistor 13 and at the same time, The signal charge is transferred from the PD unit 6 to the second FD unit 10 via the transfer transistor 18.
  • the first embodiment and a modification thereof are different in the horizontal blanking period 1H.
  • all the signal charges of the four PD units may be read instead.
  • FIG. 4 shows an example of a circuit configuration of a photoelectric conversion cell in a solid-state imaging device according to a second embodiment of the present invention.
  • the same components as those shown in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted.
  • FIG. 4 differences from the solid-state imaging device according to the first embodiment shown in FIG. 1 will be described.
  • the first pixel amplifier transistor 23 and the second pixel amplifier transistor 24 are connected via an N-channel first selection transistor 52 and a second selection transistor 53, respectively. And a first output signal (VO) line 38 and a second output signal (VO) line 39 are connected.
  • a first selection (SO) line 50 for applying a switching pulse and a second SO line 51 are connected to the gates of the first selection transistor 52 and the second selection transistor 53, respectively. .
  • the first and second load transistors 25, 26 are A predetermined voltage is applied to the LGCELL line 40 so as to serve as a constant current source, and the potential of the VDDCELL line 31 is set to a high level. Subsequently, each of the RSCELL lines 36 and 37 is set to a high level in a pulse shape, and each of the reset transistors 21 and 22 is temporarily turned on. As a result, the charges stored in the first FD section 9 and the second FD section 10 are discarded to the VDDC LL line 31.
  • the signal level at the time of reset is detected, and the detected signal level is passed through the VO lines 38 and 39.
  • the signal is introduced to a noise cancellation circuit (not shown), and the introduced signal level is clamped in the noise cancellation circuit.
  • the first SO line 50 and the second SO line 51 are both transited to a high level, and the first and second select transistors 52 and 53 are kept in the ON state, thereby the first
  • the accumulated signal of the pixel amplifier transistor 23 is introduced into the noise cancel circuit through the first VO line 38, and the accumulated signal of the second pixel amplifier transistor 24 is introduced into the noise cancel circuit through the second VO line 39. Perform signal sampling.
  • the first SO line 50 and the second S line 51 are both returned to a single level, and the first and second selection transistors 52 and 53 are turned off. , 24 will not work. Thereafter, in the vertical line scanning circuit, the pixel amplifier transistors 23 and 24 do not operate until the respective RS CELL lines 36 and 37 and the first READ line 32 are selected, so that they are in the non-selected state. .
  • the reset transistors 21 and 22 are temporarily turned on, and the electric charges in the FD sections 9 and 10 are discarded.
  • each pixel amplifier transistor 23, 24 detects the signal level at the time of reset, and the detected signal level is introduced into the noise canceling circuit through each of the VO lines 38, 39. Clamp the signal level.
  • a high-level voltage is applied to the second READ line 33 in a pulsed manner, and the transfer transistors 17 and 18 are simultaneously turned on. State. As a result, the charges accumulated in the PD section 5 in the first row are transferred to the first FD section 9, while the charges accumulated in the PD section 6 in the second row are transferred to the second FD section 10. You.
  • the electric charges transferred to the different first FD section 9 and the different second FD section 10 are respectively different from the first pixel amplifier transistor 23 and the second
  • the voltage level of the accumulation signal is detected in the second pixel amplifier transistor 24.
  • the stored signal whose voltage level is detected is introduced into the noise canceling circuit by selectively turning on the first and second VO lines 38 and 39, and the signal is sampled there.
  • the signal charges accumulated in the different PD units 9 and 10 are transferred between the first VO line 38 and the second VO line 39 by the first selection transistor 52 and the second selection transistor, respectively.
  • the transistor 53 By providing the transistor 53, the number of transistors per photoelectric conversion cell becomes 1.75, and the number of wirings becomes 2.75, so that the cell size of the photoelectric conversion cells 91 and 92 can be reduced and , Greatly increase the aperture ratio of each PD section can do.
  • the transfer transistor 13 and the transfer transistor 18 at a diagonal position to the transfer transistor 13 are connected to the first READ line 32.
  • a configuration may be adopted in which the transfer transistor 14 and the transfer transistor section 17 located diagonally to the transfer transistor 14 are connected to the second READ line 33.
  • a PD unit of 2 rows and 2 columns is arranged in one photoelectric conversion cell 91, but the present invention is not limited to this, and each PD unit is arranged in 2 rows and 3 columns or 3 rows and 2 columns, and more than 3 rows and 3 columns. They may be arranged in rows or more.
  • Third embodiment
  • FIG. 6 shows an example of a circuit configuration of a photoelectric conversion cell in a solid-state imaging device according to a third embodiment of the present invention.
  • the same components as those shown in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted.
  • first to fourth photoelectric conversion cells 91, 92, 93, and 94 are arranged in a matrix.
  • the first photoelectric conversion cell 91 has photoelectric conversion (PD) units 1 and 2 in the first column and the first and second rows of the array, respectively.
  • the first FD section 9 is shared via the N-channel type transfer transistors 13 and 14, respectively.
  • the first FD section 9 is connected to an N-channel type first reset transistor 21.
  • the first reset transistor 21 has a source connected to the first FD section 9 and a drain connected to the first FD section 9. 1 is connected to the VDDCELL line 30, and its gate is connected to the first RSELLL line 36. As a result, the electric charge accumulated in the first FD section 9 is discarded to the first VDDCELL line 30 by the RS CELL signal. You.
  • An N-channel first pixel amplifier transistor 23 is connected to the first FD unit 9 and the first reset transistor 21.
  • the gate of the first pixel amplifier transistor 23 has a first FD unit. 9, its drain is connected to the first VDD CELL line 30, and its source is connected to the first VO line 38.
  • the PD units 3 and 4 arranged in the first column and in the third and fourth rows of the second photoelectric conversion cell 92 are connected via transfer transistors 15 and 16, respectively.
  • the second reset transistor 22 shares the second FD section 10 and selectively conducts the second FD section 10 and the first VDDC LL line 30.
  • the second pixel amplifier transistor 24 which receives the signal potential of the second FD section 10 at the gate and receives the power supply potential of the first VDDCELL line 30 at the drain, outputs a detection signal corresponding to the received signal potential. Output to the first VO line 38.
  • the PD units 5 and 6 arranged in the second column and in the first and second rows that constitute the third photoelectric conversion cell 93 are connected to the third transistor via transfer transistors 17 and 18, respectively.
  • the third reset transistor 61 selectively conducts between the third FD section 11 and the second VDDCELL line 31.
  • the third pixel amplifier transistor 63 having a gate receiving the signal potential of the third FD section 11 and a drain receiving the power supply potential of the second VDDCELL line 31 outputs a detection signal corresponding to the received signal potential. Output to the second VO line 39.
  • the PD units 7 and 8 arranged in the second column and the third and fourth rows of the fourth photoelectric conversion cell 94 are connected to the fourth FD through transfer transistors 19 and 20, respectively.
  • the fourth reset transistor 62 selectively conducts between the fourth FD section 12 and the second VDDCELL line 31.
  • the fourth pixel amplifier transistor 64 having a gate receiving the signal potential of the fourth FD section 12 and a drain receiving the power supply potential of the second VDDCELL line 31 outputs a detection signal corresponding to the received signal potential. Output to the second VO line 39.
  • the detection order of the signal charges from the PD units 1 to 8 arranged in an array is sequentially performed from the first row to the second row.
  • a high-level voltage is applied to the LGCELL line 40 so that each of the load transistors 25 and 26 becomes a constant current source.
  • the first VDDCELL line 30 and the second During the period in which the potential of both the VDDCELL line 31 is at the high level, the first RSCELL line 36 is set to the high level in a pulsed manner, and the reset transistors 21 and 61 are temporarily turned on.
  • the electric charges stored in the first FD section 9 in the first photoelectric conversion cell 91 and the third FD section 11 in the third photoelectric conversion cell 93 are transferred to the first VDDC LL line 30 and Discarded on the second VDDCE LL line 31 respectively.
  • each of the pixel amplifier transistors 23 and 63 detects the signal level at the time of the reset, and introduces the detected signal level into the noise canceling circuit (not shown) through each of the VO lines 38 and 39. The signal level is clamped by the noise cancellation circuit.
  • the pixel amplifier transistors 23 and 63 do not operate until the first RS CELL line 36 and the first READ line 32 are selected, so that they are in a non-selected state.
  • each pixel amplifier transistor 23, 63 detects the reset signal level, and the detected signal level is introduced into the noise canceling circuit through each VO line 38, 39, where the signal level is reduced. Clamp.
  • the electric charges transferred to the different first O section 9 and the third O section 11 are different from the first pixel amplifier transistor 23 and the third pixel section 11 respectively.
  • the voltage level of the accumulation signal is detected in the pixel amplifier transistor 63 of FIG. Further, signal sampling is performed by the noise canceling circuit through the first VO line 38 and the second V ⁇ line 39, respectively. This one By the continuous operation, it is possible to detect the output signal from which the variation in the threshold value of each pixel amplifier transistor 23, 63 and the noise component have been removed.
  • the electric charge detected during the first horizontal blanking period 1H and the electric charge detected during the second horizontal blanking period 2H are respectively processed by the signal processing circuit (not shown).
  • the charges photoelectrically converted at the arrangement positions of the first and second columns can be detected as an image corresponding to the actual arrangement.
  • the change in the power supply potential applied to the drain of the first reset transistor 21 and the drain of the first pixel amplifier transistor 23 are the same. This eliminates the need for the conventional row selection transistor 152.
  • the solid-state imaging device has a configuration in which, for example, two PD units 1 and 2 share the first FD unit 9 and the first pixel amplifier transistor 23.
  • the number of transistors per photoelectric conversion cell can be reduced from four to two in the end.
  • the number of wires can be reduced from 3.5 to 3.5. Therefore, for example, when the area of the photoelectric conversion cell is set to 4.1 ⁇ m ⁇ 4.1 m and the design is performed according to the rule of 0.35 m, the aperture ratio of each of the PD sections 1 and 2 is about 30%. As a result, the cell size of each photoelectric conversion cell can be reduced, and the aperture ratio of the PD section can be significantly improved.
  • the reset transistors 21, 22, 61, and 62 are N-channel MOS transistors
  • the first and second MOS transistors can be replaced by P-channel transistors.
  • each of the pixel amplifier transistors 23, 24, 63, and 64 is an N-channel type MOS transistor.
  • the pixel amplifier transistors 23, 24, 63 and 64 are turned on, and the corresponding FD sections 9, 10, 1 1 This is a potential detection period for detecting the signal potentials from the first and second signals.
  • each PD unit 1, 2, 3, 5, 6, 7 is laid out, and the area between PD unit 1 and PD unit 2 is designated as A, and? 0
  • the area at the center surrounded by sections 1, 2, 5, and 6 is B, the area between PD 5 and PD 6 is C, and the area between PD 2 and PD 6 Is D, and?
  • the area between the 0 part 1 and the PD part 5 is designated as E point.
  • each FD section 9 and 11 by disposing each FD section 9 and 11, each pixel amplifier transistor 23 and 63, and reset transistor 21 and 61 at each location, In comparison with the above, the aperture ratio of each PD unit to the photoelectric conversion cell is improved, and the cell size can be reduced.
  • the READ lines 32 and 33 for driving the transfer transistors 13 and 14 are connected. By arranging them in parallel with each other, the aperture ratio of the PD section can be improved to 30%.
  • the aperture ratio of the PD unit is improved to about 30%. can do.
  • the first VDDCELL line 30 and the second VDDCELL line 31 are used as a light-shielding film for partitioning the photoelectric conversion cells, so that each of the VDDCELL lines 30 and 31 can be used.
  • the solid-state imaging device has an effect of reducing the size of the photoelectric conversion cell while increasing the opening area of the photoelectric conversion unit, and has a plurality of photoelectric conversion units arranged in an array. It is useful as a driving method and a camera using the same.

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Abstract

　固体撮像装置には、入射光を電気エネルギーに変換する光電変換部（ＰＤ）部（１、２、３、４）が行方向に配置され、各ＰＤ部（１～４）と列方向に隣接するように、ＰＤ部（５、６、７、８）が配置されている。１行目に含まれる転送トランジスタ（１３）と２行目に含まれる転送トランジスタ（１４）の各ゲートは、第１のＲＥＡＤ線（３２）と接続されており、１行目に含まれる転送トランジスタ（１７）と２行目に含まれる転送トランジスタ（１８）の各ゲートは第２のＲＥＡＤ線（３３）と接続されている。２行目及び３行目に含まれるＰＤ部（２、３、６、７）からの電荷は、共に第２のＦＤ部（１０）に蓄積される。

Description

固体撮像装置、 その駆動方法及びそれを用いたカメラ 技術分野
本発明は、 複数の光電変換部がアレイ状に配置された固体撮像装置、 その駆動 方法及びそれを用いたカメラに関する。 背景技術
図 1 0は従来の固体撮像装置である MO S型ィメージセンサの一般的な回路構 成を示している (例えば、 特開平 1 1 - 2 7 4 4 5 5号公報を参照。 ) 。
図 1 0に示すように、 光電変換セルは、 フォトダイオード ( P D ) 部 1 0 1、 転送トランジスタ 1 1 3、 リセッ ト トランジスタ 1 2 2、 画素アンプトランジス タ 1 2 3、 選択トランジスタ 1 5 2、 フローティングディフユ一ジョン （F D ) 部 1 0 9、 電源線 1 3 1及び出力信号線 1 3 8により構成されている。
陽極が接地された P D部 1 0 1は、 その陰極が転送トランジスタ 1 1 3のソー スと接続されている。 転送トランジスタ 1 1 3のドレインは F D部 1 0 9、 画素 アンプトランジスタ 1 2 3のゲー 1、及びリセッ ト 卜ランジスタ 1 2 2のソースと それぞれ接続され、 そのゲートは読み出し線 1 3 4と接続されている。 ゲートに リセット信号 1 3 7を受けるリセット トランジスタ 1 2 2は、 そのドレインが画 素アンプトランジスタ 1 2 3のドレイン及び電源線 1 3 1と接続されている。 画 素アンプトランジスタ 1 2 3のソースは、 選択トランジスタ 1 5 2のドレインと 接続され、 該選択トランジスタ 1 5 2は、 そのゲートに選択信号 S E Lを受ける と共に、 そのソースが出力信号線 1 3 8と接続されている。
出力信号線 1 3 8は、 ロードトランジスタ 1 2 5のドレインと接続されており、 ロードトランジスタ 1 2 5のゲートはロードゲート線 1 4 0と接続され、 そのソ ースはソース電源線 141と接続されている。
このような構成において、 ロードトランジスタ 1 25が定電流源となるように ロードゲート線 140に所定の電圧を印加しておき、 PD部 101において光電 変換された電荷は、 転送トランジスタ 1 1 3を一時的にオン状態とすることによ り FD部 109に転送されて、 ？0部10 1の電荷が画素アンプトランジスタ 1 23により検出される。 このとき、 選択トランジスタ 1 5 2をオン状態とするこ とにより、 出力信号線 1 38を介して信号電荷の検出が可能となる。
しかしながら、 前記従来の固体撮像装置は、 1つの光電変換セルごとに合計 4 つのトランジスタ 1 1 3、 1 22、 1 23、 及び 1 52、 並びに 5本の配線 1 3 1、 1 34、 1 37、 1 38及び 1 50が必要となり、 セルに占める トランジス タ部及び配線部の面積が大きくなる。 例えば、 光電変換セルの面積を 4. 1 μ m X 4. とし、 0. 35 mルールで設計を行なうとすると、 P D部 10 1 の光電変換セルに対する開口率は 5 %程度に過ぎない。 従って、 PD部 10 1の 開口面積を十分に大きくなるように確保し、 且つ光電変換セルのサイズを微細化 することが困難であるという問題を有している。 発明の開示
本発明は、 前記従来の問題を解決し、 FDA (F l o a t i n g D i f f u s i o n Am p 1 i f i e r ) 方式において、 光電変換部の開口面積を大きく しながら、 光電変換セルのサイズを微細化できるようにすることを目的とする。 前記の目的を達成するため、 本発明は、 固体撮像装置において、 複数の光電変 換 （PD) 部がトランジスタ及び配線を共有可能とする構成とする。
具体的に、 本発明に係る第 1の固体撮像装置は、 それぞれが、 少なくとも 2行 2列のアレイ状に配置された複数の光電変換部を有する複数の光電変換セルと、 各光電変換セルの同一の行に含まれる各光電変換部とそれぞれ転送トランジスタ を介して接続され、 該同一の行に含まれる各光電変換部に共有される複数のフロ 一ティングディフュージョン部と、 複数の転送トランジスタのうちの同一の行に 含まれない少なくとも 2つと選択的に接続された複数の読み出し配線と、 各フロ 一ティングディフュージョン部の電位を検出して出力する画素アンプトランジス タとを備え、 複数の読み出し配線のうちの 1つと接続され、 且つ複数の転送トラ ンジスタにより読み出される各光電変換部の電荷は、 それぞれ異なるフローティ ングディフュージョン部に読み出される。
第 1の固体撮像装置によると、 フローティングディフュージョン部は、 同一の 行に含まれる少なくとも N個の光電変換部に共有されるため、 1光電変換セル当 たりのフローティングディフュージョン部が従来の 1個から N分の 1個 （例えば N = 2の場合は 0 . 5個) となるので、 光電変換部の光電変換セルに対する開口 率の増大及び光電変換セルの縮小が可能となる。 その結果、 光電変換部の開口率 を増大しながら光電変換セルのセルサイズの微細化を図ることができる。
第 1の固体撮像装置において、 各読み出し配線は、 複数の光電変換部のうち、 同一の列に含まれる光電変換部と接続された転送トランジスタと接続されている ことが好ましい。 このようにすると、 互いに隣接する行に含まれるそれぞれ少な くとも 2つの光電変換部の電荷を、 1つのフローティングディフュージョン部、 画素アンプトランジスタ及ぴ信号線から出力することが可能となる。
また、 第 1の固体撮像装匱において、 各読み出し配線は、 複数の光電変換部の うち、 隣り合う列に含まれる光電変換部と接続された転送トランジスタと接続さ れていることが好ましい。 このようにしても、 互いに隣接する行に含まれるそれ ぞれ少なくとも 2つの光電変換部の電荷を、 1つのフローティングディフュージ ョン部、 画素アンプトランジスタ及び信号線から出力することが可能となる。 第 1の固体撮像装置において、 各フローティングディフュージョン部及び各画 素アンプトランジスタは、 複数の読み出し配線のうちの 1つと接続された転送ト ランジスタにより読み出される行とは異なる隣りの行と共有されていることが好 ましい。 第 1の固体撮像装置は、 各画素ァンプトランジスタからの信号を外部に出力す る信号線と、 各画素アンプトランジスタと信号線との間にそれぞれ設けられ、 各 画素アンプトランジスタと信号線との間を選択的に導通する選択トランジスタと をさらに備えていることが好ましい。 このようにすると、 互いに隣接する行に含 まれる光電変換部からの電荷を共通の信号線で検出することが可能となる。 第 1の固体撮像装置において、 各フローティングディフュージョン部及び各画 素アンプトランジスタは、 行方向及び列方向に隣接する光電変換部同士により共 有されていることが好ましい。 このようにすると、 光電変換部の開口率の拡大及 び光電変換セルの縮小化が可能となる。
第 1の固体撮像装置は、 各フローティングディフュージョン部に蓄積された電 荷を廃棄するリセットトランジスタをさらに備え、 リセット トランジスタのドレ ィン電位は時間的に変化し、 リセット トランジスタのドレイン電位が第 1の電位 の場合に各フローティングディフュージョン部の電位が第 3の電位となることに より画素アンプトランジスタが電荷を検出できる期間を持ち、 リセット トランジ スタのドレイン電位が第 2の電位の場合に各フローティングディフュージョン部 の電位が第 4の電位となることにより各画素アンプトランジスタが電荷の検出を 停止する期間を持つことが好ましい。 このようにすると、 光電変換部から読み出 された電荷を画素アンプトランジスタで検出した後に、 画素アンプトランジスタ による電荷の検出を停止することができるため、 選択トランジスタを設ける必要 がなくなる。
第 1の固体撮像装置において、 各光電変換部は、 その行方向又は列方向の間隔 が互いに等しくなるように配置されていることが好ましい。 このようにすると、 光電変換部から読み出された信号から解像度が高い高画質な画像を得ることがで さる。
第 1の固体撮像装置は、 各画素ァンプトランジスタからの出力信号を処理する 信号処理回路をさらに備えていることが好ましい。 このようにすると、 信号処理 を行なう前に混入するノィズを低減できるため、 高画質な画像を得ることができ る。
第 1の固体撮像装置において、 光電変換セルは遮光膜を兼ねる電源配線により 区画されていることが好ましい。 このようにすると、 画素アンプトランジスタと 接続される出力信号線とは異なる遮光膜に電源配線を形成することができるため、 光電変換セルのセルサイズをさらに縮小でき、 且つ開口面積をさらに増大するこ とができる。
本発明に係る固体撮像装置の駆動方法は、 本発明の第 1の固体撮像装置を駆動 する駆動方法を対象とし、 一の光電変換セルにおいて、 第 1の読み出し配線によ り、 同一の行に含まれず且つ互いに隣接する列同士に含まれる光電変換部の信号 電荷を、 該光電変換部と接続されたフローテイングディフュージョン部に転送す る第 1の工程と、 第 2の読み出し配線により、 複数の光電変換部のうち第 1のェ 程において読み出されていなレ、光電変換部の信号電荷を、 該光電変換部と接続さ れた第 1の工程と同一のフローティングディフュージョン部に転送する第 2のェ 程とを備えている。
本発明に係る第 2の固体撮像装置は、 それぞれが、 少なくとも 2行のアレイ状 に配置された複数の光電変換部を有する複数の光電変換セルと、 各光電変換セル における互いに隣接する行であつて同一の列に含まれる各光電変換部とそれぞれ 転送トランジスタを介して接続され、 且つ各光電変換部に共有されるフローティ ングディフュージョン部と、 各転送トランジスタと接続され、 各光電変換部がそ れぞれ共有するフローティングディフユ一ジョン部に各光電変換部から独立して 電荷を読み出す複数の読み出し配線と、 各フローティングディフュージョン部の 電位を検出して出力する複数の画素アンプトランジスタと、 各フローティングデ ィフュージョン部に蓄積された電荷を廃棄するリセットトランジスタとを備え、 リセッ ト トランジスタのドレイン電位は時間的に変化し、 リセッ ト トランジスタ のドレイン電位が第 1の電位の場合に各フローティングディフュージョン部の電 位が第 3の電位となることにより画素アンプトランジスタが電荷を検出できる期 間を持ち、 リセットトランジスタのドレイン電位が第 2の電位の場合に各フロー ティングディフュージョン部の電位が第 4の電位となることにより各画素ァンプ トランジスタが電荷の検出を停止する期間を持つ。
第 2の固体撮像装置によると、 フローティングディフュージョン部は、 複数の 転送トランジスタと接続され、 且つ互いに隣接する行であって同一の列に含まれ る複数の光電変換部に共有され、 その上、 各転送トランジスタには光電変換部か ら独立して電荷を読み出す複数の読み出し配線が接続されているため、 通常設け られる行選択トランジスタが不要となる。 その結果、 1光電変換セル当たりの配 線数が、 従来の 5本から 3 . 5本となるので、 光電変換部の面積を拡大しながら 光電変換セル自体の面積を縮小することが可能となる。
第 2の固体撮像装置において、 リセッ ト トランジスタのドレインは画素ァンプ トランジスタのドレインと共通に接続されていることが好ましい。 このようにす ると、 リセッ ト トランジスタのドレインと画素アンプトランジスタのドレインと を接続する配線が共有可能となるため、 1光電変換セル当たりの配線数をさらに 減少することができる。
第 2の固体撮像装置において、 各フローティングディフユ一ジョン部は、 各光 電変換セルにおける行方向に隣接する光電変換部同士の間に配置されていること が好ましい。 このようにすると、 1光電変換セル当たりのフローテイングディフ ユージョン部の面積を縮小することができる。
また、 第 2の固体撮像装置において、 各転送トランジスタは M I S トランジス タからなり、 各 M I S トランジスタのゲートは、 行方向に配置されていることが 好ましい。 このようにすると、 転送トランジスタの配線を読み出し配線が兼ねる ことができ、 該読み出し配線の光電変換セルに占める面積を縮小できる。
また、 第 2の固体撮像装置において、 各画素アンプトランジスタは、 各光電変 換セルにおける各光電変換部を含む互いに隣接する行同士の間に配置されている ことが好ましい。 このようにすると、 1光電変換セル当たりの画素アンプトラン ジスタの占有面積を縮小でき、 逆に光電変換部の面積を増大できるため、 光に対 する感度が向上する。
また、 第 2の固体撮像装置において、 各画素アンプトランジスタ及び各フロー ティングディフュージョン部は、 読み出し配線同士の間に配置されていることが 好ましい。 このようにすると、 画素アンプトランジスタとフローティングディフ ユージョン部との配線が短縮されるため、 1光電変換セル当たりの画素アンプト ランジスタ及びフロ一ティングディフュージョン部の占有面積を縮小できる。 また、 第 2の固体撮像装置において、 各画素アンプトランジスタは、 互いに列 方向に隣接する各光電変換セル同士の間に配置されていることが好ましい。 この ようにすると、 光電変換部を行方向に大きく開口できるため、 微細化しても感度 を維持できる。
また、 第 2の固体撮像装置において、 各転送トランジスタは M I S トランジス タからなり、 各画素アンプトランジスタは、 M I S トランジスタ同士のゲ一卜の 間に配置されていることが好ましい。 このようにすると、 列方向と行方向との交 差部分の空き領域を利用できるため、 光電変換部の面積を拡大でき且つ光電変換 セル自体の面積を縮小することができる。
第 2の固体撮像装置がリセットトランジスタを備えている場合に、 各リセット トランジスタは、 各光電変換セルにおける各光電変換部を含む互いに隣接する行 同士の問に配置されていることが好ましい。 このようにすると、 1光電変換セル- 当たりのリセットトランジスタの占有面積を縮小できるため、 光電変換部の面積 を拡大でき且つ光電変換セル自体の面積を縮小することができる。
また、 第 2の固体撮像装置がリセットトランジスタを備えている場合に、 各リ セット トランジスタ及び各フローティングディフュージョン部は、 読み出し配線 同士の間に配置されていることが好ましい。 このようにすると、 フローティング ディフュージョン部とリセット トランジスタとの配線を省略できるため、 リセッ ト トランジスタのソースとフローティングディフュージョン部とを共通にできる ので、 1光電変換セル当たりのリセットトランジスタ及びフローティングディフ ユージョン部の占有面積を縮小できる。
また、 第 2の固体撮像装置がリセットトランジスタを備えている場合に、 各リ セット トランジスタは、 互いに行方向に隣接する光電変換セル同士の間に配置さ れた配線と接続されていることが好ましい。 このようにすると、 光電変換部の行 方向のピッチを合わせやすくなるため、 解像度が向上する。
また、 第 2の固体撮像装置がリセット トランジスタを備えている場合に、 各リ セット トランジスタは、 互いに列方向に隣接する各光電変換セル同士の問に配置 されていることが好ましい。 このようにすると、 光電変換部を行方向に大きく開 口できるため、 微細化しても感度を維持できる。 。
この場合に、 各転送トランジスタは M I S トランジスタからなり、 各リセット トランジスタは、 M I S トランジスタ同士のゲートの間に配置されていることが 好ましい。 このようにすると、 列方向と行方向との交差部分の空き領域を利用で きるため、 光電変換部の面積を拡大でき且つ光電変換セル自体の面積を縮小する ことができる。
第 2の固体撮像装置において、 各フローティングディフユ一ジョン部は、 互い に列方向に隣接する各光電変換セル同士の間に配置されていることが好ましい。 このようにすると、 1光電変換セル当たりのフローティングディフュージョン部 の占有面積を縮小できる。
第 2の固体撮像装置は、 各光電変換部は、 互いの間隔が行方向及び列方向の少 なくとも一方向で等しくなるように配置されていることが好ましい。 このように すると、 撮像された画像における解像度の偏りを補正できるため、 高解像度の画 像を得ることができる。
第 2の固体撮像装置がリセットトランジスタを備えている場合に、 リセット ト ランジスタのドレインと画素アンプトランジスタのドレインとを接続する配線は、 遮光膜を兼ねることが好ましい。 このようにすると、 1光電変換セル当たりの配 線数を削減することができるため、 光電変換部の面積を拡大でき且つ光電変換セ ル自体の面積を縮小することができる。
第 2の固体撮像装置は、 各画素ァンプトランジスタから出力される出力信号を 処理する信号処理回路をさらに備えていることが好ましい。 このようにすると、 高解像度の画像を得ることができる。
本発明に係るカメラは、 本発明の第 1の固体撮像装置又は第 2の固体撮像装置 を備えている。 これにより、 本発明のカメラは高解像度の画像を得ることができ る。 図面の簡単な説明
図 1は本発明の第 1の実施形態に係る固体撮像装置における光電変換セルの一 例を示す回路図である。
図 2は本発明の第 1の実施形態に係る固体撮像装置の駆動タイミングを表わす タイミングチヤ一ト図である。
図 3は本発明の第 1の実施形態の一変形例に係る固体撮像装置における光電変 換セルの一例を示す回路図である。
図 4は本発明の第 2の実施形態に係る固体撮像装置における光電変換セルのー 例を示す回路図である。
図 5は本発明の第 2の実施形態に係る固体撮像装置の駆動タイミングを表わす タイミングチヤ一ト図である。
図 6は本発明の第 3の実施形態に係る固体撮像装置における光電変換セルの一 例を示す回路図である。
図 7は本発明の第 3の実施形態に係る固体撮像装置の駆動タイミングを表わす タイミングチヤ一ト図である。
図 8は本発明の第 3の実施形態に係る固体撮像装置における光電変換セル部分 の光電変換部のレイァゥトを模式的に示す平面図である。
図 9は図 8の各領域 A〜Eにトランジスタ等を配置する配置箇所ごとの PD部 の光電変換セルに対する開口率を示す表である。
図 1 0は従来の固体撮像装置における光電変換セルを示す回路図である。 発明を実施するための最良の形態
第 1の実施形態
本発明の第 1の実施形態について図面を参照しながら説明する。
図 1は本発明の第 1の実施形態に係る固体撮像装置における光電変換セルの回 路構成の一例を示している。
図 1に示すように、 例えば、 フォトダイォード素子からなり、 入射光を電気工 ネルギ一に変換する光電変換 (PD) 部 1、 2、 3、 4が行方向に順に配置され ている。 さらに、 各 PD部 1〜4と列方向に隣接するように、 PD部 5、 6、 7、 8がそれぞれ行方向に順に配置されている。
ここで、 本願明細書においては、 行方向とは行番号が増大する方向をいい、 列 方向とは列番号が増大する方向をいう。
1行目と図示しない 0行目との間には、 1行目に含まれる PD部 1、 5及び 0 行目に含まれる PD部からの光電変換後の電荷を蓄積する第 1のフローティング ディフュージョン' (FD) 部 9が設けられている。 2行目と 3行目との間には、 2行目に含まれる PD部 2、 6及び 3行目に含まれる PD部 3、 7からの光電変 換後の電荷を蓄積する第 2の FD部 1 0が、 これら PD部 2、 3、 6、 7に囲ま れるように設けられている。 4行目と図示しない 5行目との間には、 4行目に含 まれる PD部 4、 8及び 5行目に含まれる PD部からの光電変換後の電荷を蓄積 する第 3の FD部 1 1が設けられている。 このように、 各 FD部 9、 10、 1 1 は、 それぞれ 4つの PD部により共有される。
ここでは、 ？0部1、 2、 5、 6を含むセルを第 1の光電変換セル 9 1とし、 PD部 3、 4、 7、 8を含むセルを第 2の光電変換セル 9 2とする。 第 1の光電変換セル 9 1において、 1行目に含まれる PD部 1と第 1の FD部 9との間には PD部 1から第 1の FD部 9に電荷を転送する Nチャネル型の転送 トランジスタ 1 3が接続されており、 PD部 5と第 1の FD部 9との間には PD 部 5から第 1の FD部 9に電荷を転送する Nチャネル型の転送トランジスタ 1 7 が接続されている。
また、 第 1の光電変換セル 9 1において、 2行目に含まれる PD部 2と第 2の FD部 10との間には PD部 2から第 2の FD部 1 0に電荷を転送する Nチヤネ ル型の転送トランジスタ 14が接続されており、 PD部 6と第 2の FD部 10と の間には PD部 6から第 2の FD部 1 0に電荷を転送する Nチャネル型の転送ト ランジスタ 1 8が接続されている。
第 1の実施形態の特徴として、 1行目に含まれる転送トランジスタ 1 3と 2行 目に含まれる転送トランジスタ 14の各ゲートは第 1の読み出し (READ) 線 3 2と接続されており、 これに対し、 1行目に含まれる転送トランジスタ 1 7と 2行目に含まれる転送トランジスタ 1 8の各ゲートは第 2の READ線 33と接 続されている。
第 2の光電変換セル 92において、 3行目に含まれる PD部 3と第 2の FD部 10との間には P D部 3から第 2の F D部 10に電荷を転送する Nチャネル型の 転送トランジスタ 1 5が接続されており、 PD部 7と第 2の FD部 10との間に は PD部 7から第 2の FD部 10に電荷を転送する Nチャネル型の転送トランジ スタ 1 9が接続されている。
また、 第 2の光電変換セル 92において、 4行目に含まれる PD部 4と第 3の FD部1 1との間には PD部 4から第 3の FD部 1 1に電荷を転送する Nチヤネ ル型の転送トランジスタ 1 6が接続されており、 PD部 8と第 3の FD部 1 1と の間には PD部 8から第 3の FD部 1 1に電荷を転送する Nチャネル型の転送ト ランジスタ 20が接続されている。 ここでも、 3行目に含まれる転送トランジスタ 1 5と 4行目に含まれる転送ト ランジスタ 1 6の各ゲートは第 3の READ線 34と接続されており、 これに対 し、 3行目に含まれる転送トランジスタ 1 9と 4行目に含まれる転送トランジス タ 2 Qの各ゲートは第 4の READ線 3 5と接続されている。
第 1の FD部 9には、 Nチャネル型の第 1のリセットトランジスタ 21が接続 され、 該第 1のリセットトランジスタ 21は、 そのソースが第 1の FD部 9と接 続され、 そのドレインが光電変換セル用電源 （VDDCELL) 線 3 1と接続さ れ、 そのゲートが第 1のリセットパルス (RSCELL) 線 36と接続されてい る。 これにより、 第 1の FD部 9に蓄積された電荷は、 RSCELL信号により VDD C E L L線 31に廃棄される。
同様に、 第 2の FD部 1 0にも、 Nチャネル型の第 2のリセット トランジスタ 22が接続され、 該第 2のリセットトランジスタ 22は、 そのソースが第 2の F D部 10と接続され、 そのドレインが VDDCE L L線 3 1と接続され、 そのゲ 一トが第 2の R S C E L L線 37と接続されている。 なお、 図示はしていないが、 第 3の FD部 1 1にも、 第 1のリセット トランジスタ 21等と同一の構成のリセ ットトランジスタが設けられている。
第 1の F D部 9及び第 1のリセットトランジスタ 21には、 Nチャネル型の第 1の画素アンプトランジスタ 23が接続され、 該第 1の画素アンプトランジスタ 23は、 そのゲ一トが第 1の F D部 9と接続され、 そのドレインが VDDC E L L線 3 1と接続され、 そのソースが第 1の出力信号 (VO) 線 38と接続されて いる。
同様に、 第 2の FD部 1 0及び第 2のリセット トランジスタ 22には、 Nチヤ ネル型の第 2の画素アンプトランジスタ 24が接続され、 該第 2の画素アンプト ランジスタ 24は、 そのゲートが第 2の FD部 10と接続され、 そのドレインが VDDCE L L線 31と接続され、 そのソースが第 2の VO線 39と接続されて いる。 第 1の V〇線 38及び第 2の VO線 3 9は、 各画素アンプトランジスタ 23、 24と共にソースフォロアアンプを形成する Nチャネル型の第 1及び第 2のロー ドトランジスタ 25、 26と接続されている。 各ロードトランジスタ 25、 26 のゲートには、 ロードゲート （LGCELL) 線 40がそれぞれ接続され、 それ らのソースには、 ソース電源 （SCLL) 線 41がそれぞれ接続されている。 以下、 前記のように構成された固体撮像装置の動作について図面を参照しなが ら説明する。
図 2は第 1の実施形態に係る固体撮像装置の駆動タイミングを表わしており、 ここでは、 水平ブランキング期間 (= 1 I- I) 内で一連の動作が完結する。
また、 アレイ状に配置した各 PD部 1〜8からの信号電荷の検出順序は、 1行 目と 2行目とを同時に行ない、 続いて、 3行目と 4行目とを同時に行なう。 図 2に示すように、 まず、 各ロードトランジスタ 25、 26が定電流源となる ように、 LGCE LL線 40にハイレベルの電圧を印加しておき、 続いて、 VD D CEL L線 3 1の電位をハイレベルにしている期間に、 各 RS CELL,線 36 3 7をパルス状にハイレベルにして各リセットトランジスタ 21, 22を一時的 にオン状態とする。 これにより、 第 1の光電変換セル 9 1における第 1の F D部 9及び第 2の光電変換セル 92における第 2の FD部 1 0に蓄積されていた電荷 が共に VDDCE L L線 3 1に廃棄される。 このとき、 各画素アンプトランジス タ 23、 24においては、 該リセット時の信号レベルを検出して、 検出した信号 レベルを各 VO線 38、 3 9を通してノイズキャンセル回路 (図示せず) に導入 し、 導入された信号レベルはノイズキャンセル回路によりクランプされる。 次に、 各リセットトランジスタ 2 1、 22がオフ状態に遷移した後に、 第 1の READ線 32にハイレベルの電圧をパルス状に印加して、 各転送トランジスタ 1 3、 14を同時にオン状態とする。 これにより、 1行目の PD部 1に蓄積され た電荷は第 1の FD部 9に転送され、 一方、 2行目の PD部 2に蓄積された電荷 は第 2の FD部 10に転送される。 第 1の FD部 9及び第 2の FD部 1 0に転送 された電荷は、 それぞれ第 1め画素アンプトランジスタ 23及び第 2の画素アン プトランジスタ 24において蓄積信号の電圧レベルが検出される。 さらに、 検出 された電圧レベルは、 それぞれ第 1の VO線 38及び第 2の VO線 39を通して ノイズキャンセル回路に導入されて、 該ノイズキャンセル回路によりそれぞれの 信号サンプリングが行なわれる。 この一連の動作により、 各画素アンプトランジ スタ 23、 24が持つ閾値のばらつき及びノイズ成分が除去された出力信号を検 出することができる。
続いて、 VDDCE L L線 3 1をローレベルのオフ状態とし、 且つ各 RSCE L LH36 37を一時的にオン状態とすると、 各 FD部 9、 10の電位は¥0 D C E L L線 3 1と同一のオフレベルとなるため、 各画素アンプトランジスタ 2 3、 24は動作しなくなる。
これ以後、 垂直ライン走査回路において、 各 RS CELL線 36、 37及び第 1の READ線 32が選択されるまでは、 各画素アンプトランジスタ 23、 24 は動作しなくなるため非選択状態となる。
次の水平ブランキング期間 2 I- Iにおいて、 各リセッ ト トランジスタ 21、 22 を一時的にオン状態として、 各 FD部 9、 10の電荷を廃棄する。 このとき、 前 述したように、 各画素アンプトランジスタ 23、 24においてリセット時の信号 レベルを検出し、 検出した信号レベルを各 VO線 38、 3 9を通してノイズキヤ ンセル回路に導入し、 そこで信号レベルをクランプする。
次に、 各リセットトランジスタ 2 1、 22がオフ状態となった後に、 第 2の R EAD線 33にハイレベルの電圧をパルス状に印加して、 各転送トランジスタ 1 7、 1 8を同時にオン状態とする。 これにより、 1行目の PD部 5に蓄積された 電荷は第 1の FD部 9に転送され、 一方、 2行目の PD部 6に蓄積された電荷は 第 2の FD部 1 0に転送される。
その後は、 第 1の水平ブランキング期間 1 Hと同様に、 それぞれ異なる第 1の 0部9及ぴ第2の 0部10に転送された電荷は、 それぞれ第 1の画素アンプ トランジスタ 23及び第 2の画素アンプトランジスタ 24において蓄積信号の電 圧レベルが検出される。 さらに、 それぞれ第 1の VO線 38及び第 2の VO線 3
9を通してノイズキャンセル回路により信号サンプリングが行なわれる。 この一 連の動作により、 各画素アンプトランジスタ 23、 24が持つ閾値のばらつき及 びノィズ成分が除去された出力信号を検出することができる。
このように、 第 1の水平ブランキング期間 1 Hに検出された電荷及び第 2の水 平ブランキング期間 2 Hに検出された電荷を、 それぞれ信号処理回路 （図示せ ず） で処理することにより、 1行目及び 2行目の配置位置で光電変換された電荷 を実際の配置と対応した画像として検出することができる。
続いて、 3行目及び 4行目を 1行目及び 2行目と同様に駆動することにより、 ァレイの全面にわたって信号検出を行なうことができる。
なお、 第 1の実施形態においては、 1列おき、 すなわち PD部 1、 2を含む奇 数列目を読み出した後に、 PD部 5、 6を含む偶数列目の電荷を検出する回路構 成及び駆動方法を説明したが、 これに限られず、 READ線を増やして、 2列お きに同様な駆動タイミングで電荷を検出することができる。
第 1の実施形態に係る固体撮像装置は、 図 1の回路構成に示すように、 例えば、
4つの PD部が 1つの FD部及び 1つの画素アンプトランジスタを共有するため、
1光電変換セル当たりのトランジスタの個数は、 最終的に従来の 4個から 1. 5 個に削減でき、 配線数は従来の 5本から 2. 5本に削減できる。 例えば、 光電変 換セルの面積を 4. 1 β ΐηΧ 4. 1 mとし、 0. 35 μ mルールで設計を行な うと、 光電変換セルに対する PD部の開口率は 35%程度となる。 これにより、 光電変換セル 9 1、 92のセルサイズを縮小できると共に、 PD部の開口率を大 幅に増大することができる。
ちなみに、 従来の回路構成において、 1本の READ線によって、 互いに隣接 する行に含まれる 2つの光電変換部の信号電荷を同一のタイミングで検出する構 成を採る場合に、 例えば光電変換セルの面積を 4. 1 μτηΧ 4. l ^mとし、 0. 35 /zmルールで設計を行なうと、 PD部の開口率は 10%程度である。
また、 従来の回路構成において、 1本の READ線によって、 互いに隣接する 行に含まれる 2つの光電変換部の電荷を読み出し、 且つ読み出されない行と隣接 する行に含まれる光電変換セルの FD部及び画素アンプトランジスタを 2つの光 電変換部で共有して信号電荷を検出する構成を採る場合に、 2つの光電変換部が 同一のタイミングで信号電荷を検出する駆動方法を用いると、 例えば光電変換セ ルの面積を 4. 1 mX 4. とし、 0. 35 μ mルールで設計を行なうと、 PD部の開口率は 1 5%程度となる。 第 1の実施形態の一変形例
図 3は本発明の第 1の実施形態の一変形例に係る固体撮像装置における光電変 換セルの回路構成を示している。 ここでも、 図 3において、 図 1に示す構成要素 と同一の構成要素には同一の符号を付すことにより説明を省略する。
図 3に示すように、 例えば、 第 1の光電変換セル 9 1において、 第 1の REA D線 32は、 互いに隣接する列に含まれる転送トランジスタ 1 3及び転送トラン ジスタ 1 8と接続され、 一方、 第 2の READ線 3 3も、 互いに隣接する列に含 まれる転送トランジスタ 14及ぴ転送トランジスタ 1 7と接続されている。 この ように、 第 1の READ線 32及び第 2の READ線 33を挟んで隣接する 2行 に含まれる PD部 1、 2、 5、 6に対して、 同一の列に含まれない PD部同士の 信号電荷を転送するように接続を行なっても、 図 2に示す駆動タイミングで電荷 を検出することができる。
例えば、 第 1の READ線 32が一時的にオン状態とされた場合には、 PD部 1から転送トランジスタ 1 3を介して第 1の FD部 9に信号電荷が転送され、 こ のとき同時に、 PD部 6から転送トランジスタ 1 8を介して第 2の FD部 10に 信号電荷が転送される。
なお、 第 1の実施形態及びその一変形例は、 水平ブランキング期間 1 Hにおい て、 1つの光電変換セル 9 1に含まれる 4つの P D部のうちの 2つの信号電荷を 読み出したが、 これに代えて、 4つの P D部のすべての信号電荷を読み出しても 良い。
また、 異なる水平プランキング時間に読み出したすべての光電変換セルからの 信号電荷に対して信号処理を行なうことにより、 高画質な多画素の画像を得るこ とができる。 第 2の実施形態
以下、 本発明の第 2の実施形態について図面を参照しながら説明する。
図 4は本発明の第 2の実施形態に係る固体撮像装置における光電変換セルの回 路構成の一例を示している。 図 4において、 図 1に示す構成要素と同一の構成要 素には同一の符号を付すことにより説明を省略する。
まず、 図 4において、 図 1に示した第 1の実施形態に係る固体撮像装置との相 違点を説明する。
第 2の実施形態においては、 第 1の画素アンプトランジスタ 2 3及び第 2の画 素アンプトランジスタ 2 4を、 それぞれ Nチャネル型の第 1の選択トランジスタ 5 2及び第 2の選択トランジスタ 5 3を介して第 1の出力信号 ( V O ) 線 3 8と 第 2の出力信号 ( V O ) 線 3 9と接続する構成を採る。
第 1の選択トランジスタ 5 2及び第 2の選択トランジスタ 5 3の各ゲートには スィツチングパルスを印加する第 1の選択 ( S O ) 線 5 0及び第 2の S O線 5 1 がそれぞれ接続されている。
以下、 前記のように構成された固体撮像装置の動作について図面を参照しなが ら説明する。
図 5は第 2の実施形態に係る固体撮像装置の駆動タイミングを表わしており、 ここでは、 水平ブランキング期間 （= 1 H) 内で一連の動作が完結する。
図 5に示すように、 まず、 第 1及び第 2の各ロードトランジスタ 2 5、 2 6が 定電流源となるように、 LGCELL線 40に所定の電圧を印加しておくと共に、 VDDCEL L線 3 1の電位をハイレベルにセットしておく。 続いて、 各 R S C E L L線 36、 37をパルス状にハイレベルにして各リセットトランジスタ 21、 22を一時的にオン状態とする。 これにより、 第 1の FD部 9及び第 2の FD部 10に蓄積されていた電荷が VDDCE L L線 31に廃棄される。 このとき、 各 画素アンプトランジスタ 23、 24においては、 あらかじめ各選択トランジスタ 52、 53をオン状態とすることにより、 リセット時の信号レベルを検出して、 検出した信号レベルを各 VO線 38、 39を通してノイズキャンセル回路 （図示 せず) に導入し、 導入された信号レベルはノィズキャンセル回路においてクラン プさ る。
次に、 各リセット トランジスタ 2 1、 22がオフ状態に遷移した後に、 第 1の READ線 32にハイレベルの電圧をパルス状に印加して、 各転送トランジスタ 1 3、 14を同時にオン状態とする。 これにより、 1行目の PD部 1に蓄積され た電荷は第 1の FD部 9に転送され、 一方、 2行目の PD部 2に蓄積された電荷 は第 2の F D部 10に転送される。 その後、 第 1の F D部 9及び第 2の F D部 1 0に転送された電荷は、 それぞれ第 1の画素アンプトランジスタ 23及び第 2の 画素アンプトランジスタ 24において蓄積信号の電圧レベルが検出される。
続いて、 第 1の SO線 50及び第 2の SO線 5 1を共にハイレベルに遷移して、 第 1及び第 2の各選択トランジスタ 52、 53をオン状態に保持することにより、 第 1の画素アンプトランジスタ 23の蓄積信号は第 1の V O線 38を通して、 ま た、 第 2の画素アンプトランジスタ 24の蓄積信号は第 2の VO線 39を通して それぞれノイズキャンセル回路に導入し、 該ノイズキャンセル回路により信号サ ンプリングを行なう。
その後、 第 1の SO線 50及ぴ第 2の S〇線 5 1を共に口一レベルに戻し 、 第 1及び第 2の各選択トランジスタ 52、 53をオフ状態とすると、 各画素アン プトランジスタ 23、 24は動作しなくなる。 これ以後、 垂直ライン走查回路において、 各 RS CELL線 36、 3 7及び第 1の READ線 32が選択されるまでは、 各画素アンプトランジスタ 2 3、 24 は動作しなくなるため非選択状態となる。
次の水平ブランキング期間 2 Hにおいて、 各リセット トランジスタ 2 1、 22 を一時的にオン状態として、 各 FD部 9、 10の電荷を廃棄する。 このとき、 前 述したように、 各画素アンプトランジスタ 23、 24においてリセット時の信号 レベルを検出し、 検出した信号レベルを各 VO線 38、 39を通してノイズキヤ ンセル回路に導入し、 該ノイズキャンセル回路により信号レベルをクランプする。 次に、 各リセッ トトランジスタ 2 1、 22がオフ状態となった後に、 第 2の R EAD線 33にハイレベルの電圧をパルス状に印加して、 各転送トランジスタ 1 7、 1 8を同時にオン状態とする。 これにより、 1行目の PD部 5に蓄積された 電荷は第 1の FD部 9に転送され、 一方、 2行目の PD部 6に蓄積された電荷は 第 2の FD部 10に転送される。
その後は、 第 1の水平プランキング期間 1 Hと同様に、 それぞれ異なる第 1の FD部9及び第2のFD部1 0に転送された電荷は、 それぞれ異なる第 1の画素 アンプトランジスタ 23及び第 2の画素アンプトランジスタ 24において蓄積信 号の電圧レベルが検出される。 さらに、 それぞれ電圧レベルが検出された蓄積信 号は、 第 1及び第 2の各 VO線 38、 3 9を選択的に導通状態としてノイズキヤ ンセル回路に導入され、 そこで信号サンプリングが行なわれる。 この一連の動作 により、 各画素アンプトランジスタ 23、 24が持つ閾値のばらつき及びノイズ 成分が除去された出力信号を検出することができる。
このように、 異なる PD部 9、 1 0に蓄積された信号電荷は、 第 1の VO線 3 8及び第 2の VO線 39との間にそれぞれ第 1の選択トランジスタ 52及ぴ第 2 の選択トランジスタ 53を設けることにより、 1光電変換セル当たりのトランジ スタの個数は 1. 75となり、 また配線数は 2. 75本となるので、 光電変換セ ル 9 1、 92のセルサイズを縮小できると共に、 各 PD部の開口率を大幅に増大 することができる。
なお、 第 2の実施形態においても、 第 1の実施形態の一変形例と同様に、 例え ば、 転送トランジスタ 1 3及びそれと対角位置にある転送トランジスタ 18を第 1の READ線 3 2と接続し、 転送トランジスタ 14及びそれと対角位置にある 転送トランジスタ部 1 7を第 2の READ線 33と接続する構成を採用しても良 レ、。
また、 1つの光電変換セル 9 1には、 2行 2列の PD部を配置したが、 これに 限られず、 各 P D部を 2行 3列又は 3行 2列、 さらには 3行以上且つ 3列以上に 配置しても良い。 第 3の実施形態
以下、 本発明の第 3の実施形態について図面を参照しながら説明する。
図 6は本発明の第 3の実施形態に係る固体撮像装置における光電変換セルの回 路構成の一例を示している。 図 6において、 図 1に示す構成要素と同一の構成要 素には同一の符号を付すことにより説明を省略する。
図 6に示すように、 第 3の実施形態に係る固体撮像装置は、 第 1〜第 4の各光 電変換セル 9 1、 92、 93、 94が行列状に配置されている。
例えば、 第 1の光電変換セル 91は、 アレイ状配置の 1列目で且つ 1行目と 2 行目とにそれぞれ光電変換 （PD) 部 1、 2を有し、 該 PD部 1、 2はそれぞれ Nチャネル型の転送トランジスタ 1 3、 14を介して第 1の F D部 9を共有して いる。
第 1の FD部 9は、 Nチャネル型の第 1のリセットトランジスタ 21が接続さ れ、 該第 1のリセットトランジスタ 2 1は、 そのソースが第 1の FD部 9と接続 され、 そのドレインが第 1の VDDCELL線 30と接続され、 そのゲートが第 1の R S CE L L線 36と接続されている。 これにより、 第 1の FD部 9に蓄積 された電荷は、 R S CELL信号により第 1の VDDCELL線 30に廃棄され る。
第 1の FD部 9及び第 1のリセットトランジスタ 2 1には、 Nチャネル型の第 1の画素アンプトランジスタ 23が接続され、 該第 1の画素アンプトランジスタ 23は、 そのゲートが第 1の FD部 9と接続され、 そのドレインが第 1の VDD CELL線 30と接続され、 そのソースが第 1の VO線 38と接続されている。 同様に、 第 2の光電変換セル 92を構成する 1列目で且つ 3行目と 4行目とに 配置された PD部 3及び PD部 4は、 それぞれ転送トランジスタ 1 5、 16を介 して第 2の FD部 10を共有し、 第 2のリセットトランジスタ 22は第 2の FD 部 10と第 1の VDDCE L L線 30とを選択的に導通する。 また、 ゲートに第 2の F D部 1 0の信号電位を受け、 ドレインに第 1の V D D C E L L線 30の電 源電位を受ける第 2の画素アンプトランジスタ 24は、 受けた信号電位に応じた 検出信号を第 1の VO線 38に出力する。
第 3の光電変換セル 9 3を構成する 2列目で且つ 1行目と 2行目とに配置され た PD部 5及び PD部 6は、 それぞれ転送トランジスタ 1 7、 1 8を介して第 3 の FD部 1 1を共有し、 第 3のリセット トランジスタ 6 1は第 3の FD部 1 1と 第 2の VDDCELL線 31とを選択的に導通する。 また、 ゲートに第 3の FD 部 1 1の信号電位を受け、 ドレインに第 2の VDDCELL線 3 1の電源電位を 受ける第 3の画素アンプトランジスタ 63は、 受けた信号電位に応じた検出信号 を第 2の VO線 3 9に出力する。
第 4の光電変換セル 94を構成する 2列目で且つ 3行目と 4行目とに配置され た P D部 7及び P D部 8は、 それぞれ転送トランジスタ 1 9、 20を介して第 4 の FD部 1 2を共有し、 第 4のリセットトランジスタ 62は第 4の FD部 1 2と 第 2の VDDCELL線 3 1とを選択的に導通する。 また、 ゲートに第 4の FD 部 1 2の信号電位を受け、 ドレインに第 2の VDDCELL線 3 1の電源電位を 受ける第 4の画素アンプトランジスタ 64は、 受けた信号電位に応じた検出信号 を第 2の VO線 39に出力する。 以下、 前記のように構成された固体撮像装置の動作について図面を参照しなが ら説明する。
図 7は第 3の実施形態に係る固体撮像装置の駆動タイミングを表わしており、 ここでは、 水平ブランキング期間 （= 1 H) 内で一連の動作が完結する。
また、 アレイ状に配置した各 PD部 1〜 8からの信号電荷の検出順序は、 1行 目から 2行目へと順次行なう。
図 7に示すように、 まず、 各ロードトランジスタ 25、 26が定電流源となる ように、 LGCELL線 40にハイレベルの電圧を印加しておき、 続いて、 第 1 の VDDCELL線 30及び第 2の VDDCE L L線 3 1の電位を共にハイレべ ルにしている期間に、 第 1の R S C E L L線 36をパルス状にハイレベルにして, 各リセット トランジスタ 21、 61を一時的にオン状態とする。 これにより、 第 1の光電変換セル 91における第 1の F D部 9及び第 3の光電変換セル 93にお ける第 3の FD部 1 1に蓄積されていた電荷が第 1の VDDCE L L線 30及び 第 2の VDDCE LL線 3 1にそれぞれ廃棄される。 このとき、 各画素アンプト ランジスタ 23、 63においては、 該リセット時の信号レベルを検出して、 検出 した信号レベルを各 VO線 38、 39を通してノィズキャンセル回路 (図示せ ず） に導入し、 導入された信号レベルはノイズキャンセル回路によりクランプさ れる。
次に、 各リセット トランジスタ 2 1、 6 1がオフ状態に遷移した後に、 第 1の READ線 32にハイレベルの電圧をパルス状に印加して、 各転送トランジスタ 1 3、 1 7を同時にオン状態とする。 これにより、 1列目の PD部 1に蓄積され た電荷は第 1の FD部 9に転送され、 一方、 2列目の PD部 5に蓄積された電荷 は第 3の FD部 1 1に転送される。 第 1の FD部 9及び第 3の FD部 1 1に転送 された電荷は、 それぞれ第 1の画素アンプトランジスタ 23及び第 3の画素アン プトランジスタ 63において蓄積信号の電圧レベルが検出される。 さらに、 検出 された電圧レベルは、 それぞれ第 1の VO線 38及び第 2の VO線 39を通して ノイズキャンセル回路に導入されて、 該ノイズキャンセル回路によりそれぞれの 信号サンプリングが行なわれる。 この一連の動作により、 各画素アンプトランジ スタ 23、 63が持つ閾値のばらつき及びノイズ成分が除去された出力信号を検 出することができる。
続いて、 各 VDDCELL線 30、 3 1を共にローレベルのオフ状態とし、 且 つ第 1の RS CELL線 36を一時的にオン状態とすると、 各 FD部 9、 1 1の 電位はいずれも各 VDD C E L L線 30、 3 1と同一のオフレベルとなるため、 各画素アンプトランジスタ 23、 6 3は動作しなくなる。
これ以後、 垂直ライン走査回路において、 第 1の RS CELL線 36及び第 1 の R E A D線 32が選択されるまでは、 各画素アンプトランジスタ 23、 63は 動作しなくなるため非選択状態となる。
次の水平ブランキング期間 2 Hにおいて、 各リセッ ト トランジスタ 2 1、 6 1 を一時的にオン状態として、 各 FD部 9、 1 1の電荷を廃棄する。 このとき、 前 述したように、 各画素アンプトランジスタ 23、 63においてリセッ ト時の信号 レベルを検出し、 検出した信号レベルを各 VO線 38、 39を通してノイズキヤ ンセル回路に導入し、 そこで信号レベルをクランプする。
次に、 各リセッ ト トランジスタ 2 1、 6 1がオフ状態となった後に、 第 2の R E AD線 3 3にハイレベルの電圧をパルス状に印加して、 各転送トランジスタ 1 4、 1 8を同時にオン状態とする。 これにより、 1列目の PD部 2に蓄積された 電荷は第 1の FD部 9に転送され、 一方、 2列目の PD部 6に蓄積された電荷は 第 3の FD部 1 1に転送される。
その後は、 第 1の水平ブランキング期間 1 Hと同様に、 それぞれ異なる第 1の 0部9及び第3の 0部1 1に転送された電荷は、 それぞれ第 1の画素アンプ トランジスタ 23及び第 3の画素アンプトランジスタ 63において蓄積信号の電 圧レベルが検出される。 さらに、 それぞれ第 1の VO線 38及び第 2の V〇線 3 9を通してノイズキャンセル回路により信号サンプリングが行なわれる。 この一 連の動作により、 各画素アンプトランジスタ 2 3、 6 3が持つ閾値のばらつき及 ぴノイズ成分が除去された出力信号を検出することができる。
このように、 第 1の水平ブランキング期間 1 Hに検出された電荷及び第 2の水 平ブランキング期間 2 Hに検出された電荷を、 それぞれ信号処理回路 （図示せ ず） で処理することにより、 1列目及び 2列目の配置位置で光電変換された電荷 を実際の配置と対応した画像として検出することができる。 これにより、 第 3の 実施形態においては、 例えば、 第 1のリセッ トトランジスタ 2 1のドレインと第 1の画素アンプトランジスタ 2 3のドレインとに印加される電源電位の変化が同 —であり、 これにより、 従来の行選択用のトランジスタ 1 5 2を不要にすること ができる。
続いて、 3行目及び 4行目を 1行目及び 2行目と同様に駆動することにより、 アレイの全面にわたって信号検出を行なうことができる。
以上説明したように、 第 3の実施形態に係る固体撮像装置は、 例えば、 2個の P D部 1、 2が第 1の F D部 9及び第 1の画素アンプトランジスタ 2 3を共有す る構成を採るため、 1光電変換セル当たりのトランジスタの数は、 最終的に従来 の 4個から 2個に削減できる。 また、 配線数は、 従来の 5本から 3 . 5本に削減 できる。 従って、 例えば光電変換セルの面積を 4 . 1 μ m X 4 . 1 mとし、 0 . 3 5 mルールで設計を行なうと、 各 P D部 1、 2の開口率は 3 0 %程度となる。 これにより、 各光電変換セルのセルサイズを縮小できると共に、 P D部の開口率 を大幅に向上することができる。
なお、 各リセッ ト トランジスタ 2 1、 2 2、 6 1、 6 2を Nチャネル型の MO S トランジスタとしたが、 これに代えて、 Pチャネル型とした場合には、 第 1及 び第 2の R S C E L L線 3 6、 3 7にはローレベルの電圧が印加されると、 各リ セット トランジスタ 2 1、 2 2、 6 1、 6 2がオン状態となる。
同様に、 各画素アンプトランジスタ 2 3、 2 4、 6 3、 6 4を Nチャネル型の MO S トランジスタとしたが、 これに代えて、 Pチャネル型とした場合には、 第 1及び第 2の VDDCELL線 30、 3 1にローレベルの電圧が印加されると、 各画素アンプトランジスタ 23、 24、 63、 64がオン状態となり、 それぞれ 対応する各 FD部 9、 10、 1 1、 12からの信号電位を検出する電位検出期間 となる。
以下、 図 8に示すように、 各 PD部 1、 2、 3、 5、 6、 7をレイアウトし、 PD部 1と PD部 2との間の領域を A箇所とし、 ？0部1、 2、 5、 6に囲まれ た中心の領域を B箇所とし、 PD部 5と PD部 6との間の領域を C箇所とし、 P D部 2と PD部 6との間の領域を D箇所とし、 ？0部1と PD部 5との間の領域 を E箇所とする。 ここで、 図 9に示すように、 各 FD部 9、 1 1、 各画素アンプ トランジスタ 23、 6 3及びリセッ ト トランジスタ 2 1、 6 1を各箇所に配置す ることにより、 いずれの場合も従来と比べて各 PD部の光電変換セルに対する開 口率が向上し、 その上、 セルサイズをも微細化することができる。
さらに、 図 9にも示したように、 各 FD部 9、 1 1をそれぞれ A箇所及び C箇 所に配置した場合には、 各転送トランジスタ 1 3、 14を駆動する各 READ線 32、 33を互いに並行に配置することにより、 P D部の開口率を 30%に向上 することができる。
また、 例えば第 1のリセット トランジスタ 21を駆動する第 1の R SCE LL 線 36を PD部 2と PD部 3との間に配置することにより、 PD部の開口率を 3 0 %程度にまで向上することができる。
また、 図 8に示したように、 各 PD部同士の間隔を行方向及び列方向の少なく とも一方向で等しくなるように配置することにより、 撮像された画像における解 像度の偏りを補正できるため、 高解像度の画像を得ることができるようになる。 また、 図示はしていないが、 第 1の VDDCE L L線 30及ぴ第 2の VDDC ELL線 3 1を光電変換セル同士を区画する遮光膜として用いることにより、 こ れら各 VDDCELL線 30、 31を第 1の VO線 38及び第 2の VO線 3 9と は異なる配線層に形成できるため、 光電変換セルのサイズを縮小できると共に、 P D部の開口面積を増大することができる。
また、 第 1〜第 3の実施形態に係る固体撮像装置を用いれば、 小型で且つ高解 像度の画像を得られるカメラを実現できる。 産業上の利用可能性
本発明に係る固体撮像装置は、 光電変換部の開口面積を大きく しながら、 光電 変換セルのサイズを微細化するという効果を有し、 複数の光電変換部がァレイ状 に配置された固体撮像装置、 その駆動方法及びそれを用いたカメラ等として有用 である。

Claims

言青求の範囲 . それぞれが、 少なくとも 2行 2列のアレイ状に配置された複数の光電変換部 を有する複数の光電変換セルと、 前記各光電変換セルの同一の行に含まれる各光電変換部とそれぞれ転送トラ ンジスタを介して接続され、 且つ前記同一の行に含まれる前記各光電変換部に 共有される複数のフローティングディフユ一ジョン部と、 前記複数の転送トランジスタのうちの同一の行に含まれない少なくとも 2つ と選択的に接続された複数の読み出し配線と、 前記各フローティングディフュージョン部の電位を検出して出力する複数の 画素アンプトランジスタとを備え、 前記複数の読み出し配線のうちの 1つと接続され、 且つ複数の転送トランジ スタにより読み出される各光電変換部の電荷は、 それぞれ異なるフローテイン グディフュージョン部に読み出されることを特徴とする固体撮像装置。 . 請求項 1において、 前記各読み出し配線は、 前記複数の光電変換部のうち、 同一の列に含まれる 光電変換部と接続された転送トランジスタのゲートと接続されていることを特 徴とする固体撮像装置。 . 請求項 1において、 前記各読み出し配線は、 前記複数の光電変換部のうち、 隣り合う列に含まれ る光電変換部と接続された転送トランジスタのグートと接続されていることを 特徴とする固体撮像装置。. 請求項 1において、 前記各フローティングディフュージョン部及び各画素アンプトランジスタは 前記複数の読み出し配線のうちの 1つと接続された転送トランジスタにより.読 み出される行とは異なる隣りの行と共有されていることを特徴とする固体撮像 装置。. 請求項 1〜4のいずれか 1項において、 前記各画素アンプトランジスタからの信号を外部に出力する信号線と、 前記各画素ァンプトランジスタと前記信号線との間にそれぞれ設けられ、 前 記各画素アンプトランジスタと前記信号線との間を選択的に導通する選択トラ ンジスタとをさらに備えていることを特徵とする固体撮像装置。. 請求項 1〜4のいずれか 1項において、 前記各フローティングディフュージョン部及び各画素アンプトランジスタは、 行方向及び列方向に隣接する光電変換部同士により共有されていることを特徴 とする固体撮像装置。 . 請求項 1〜4のいずれか 1項において、 前記各フローティングディフュージョン部に蓄積された電荷を廃棄するリセ ット トランジスタをさらに備え、 前記リセット トランジスタのドレイン電位は時間的に変化し、 前記リセッ ト トランジスタのドレイン電位が第 1の電位の場合に前記各フ口 一ティングディフュージョン部の電位が第 3の電位となることにより前記画素 アンプトランジスタが電荷を検出できる期間を持ち、 前記リセット トランジスタのドレイン電位が第 2の電位の場合に前記各フロ 一ティングディフュージョン部の電位が第 4の電位となることにより前記各画 素アンプトランジスタが電荷の検出を停止する期間を持つことを特徴とする固 体撮像装置。. 請求項 1〜4のいずれか 1項において、 前記各光電変換部は、 その行方向又は列方向の間隔が互いに等しくなるよう に配置されていることを特徴とする固体撮像装置。. 請求項 1〜4のいずれか 1項において、 前記各画素ァンプトランジスタからの出力信号を処理する信号処理回路をさ らに備えていることを特徴とする固体撮像装置。 0 . 請求項 1〜 4のいずれか 1項において、 前記各光電変換セルは、 遮光膜を兼ねる電源配線により区画されていること を特徴とする固体撮像装置。
1 . 請求項 3に記載された固体撮像装置を駆動する駆動方法であって、 前記光電変換セルにおいて、 第 1の読み出し配線により、 同一の行に含まれ ず且つ互いに隣接する列同士に含まれる前記光電変換部の信号電荷を、 該光電 変換部と接続された前記フローティングディフュージョン部に転送する第 1の 工程と、
第 2の読み出し配線により、 前記複数の光電変換部のうち前記第 1の工程に おいて読み出されていない光電変換部の信号電荷を、 該光電変換部と接続され た前記第 1の工程と同一のフローティングディフュージョン部に転送する第 2 の工程とを備えていることを特徴とする固体撮像装置の駆動方法。
2 . それぞれが、 少なくとも 2行のアレイ状に配置された複数の光電変換部を 有する複数の光電変換セルと、
前記各光電変換セルにおける互いに隣接する行であって同一の列に含まれる 各光電変換部とそれぞれ転送トランジスタを介して接続され、 且つ前記各光電 変換部に共有されるフローテイングディフュージョン部と、
前記各転送トランジスタと接続され、 前記各光電変換部がそれぞれ共有する 前記フローティングディフュージョン部に前記各光電変換部から独立して電荷 を読み出す複数の読み出し配線と、
前記各フローティングディフュージョン部の電位を検出して出力する複数の 画素アンプトランジスタと、
前記各フローティングディフュージョン部に蓄積された電荷を廃棄するリセ ットトランジスタとを備え、
前記リセッ トトランジスタのドレイン電位は時間的に変化し、 前記リセット トランジスタのドレイン電位が第 1の電位の場合に前記各フ口 ーティングディフュージョン部の電位が第 3の電位となることにより前記画素 アンプトランジスタが電荷を検出できる期間を持ち、
前記リセット トランジスタのドレイン電位が第 2の電位の場合に前記各フ口 一ティングディフュージョン部の電位が第 4の電位となることにより前記各画 素アンプトランジスタが電荷の検出を停止する期間を持つことを特徴とする固 体撮像装置。
3 . 請求項 1 2において、
前記リセット トランジスタのドレインは、 前記画素アンプトランジスタのド レインと共通に接続されていることを特徴とする固体撮像装置。
4 . 請求項 1 2において、
前記各フローティングディフュージョン部は、 前記各光電変換セルにおける 行方向に隣接する前記光電変換部同士の間に配置されていることを特徴とする 固体撮像装置。
5 . 請求項 1 2において、
前記各転送トランジスタは、 M I S トランジスタからなり、
前記各 M I S トランジスタのゲー卜は、 行方向に配置されていることを特徴 とする固体撮像装置。
6 . 請求項 1 2において、
前記各画素アンプトランジスタは、 前記各光電変換セルにおける前記各光電 変換部を含む互いに隣接する行同士の間に配置されていることを特徴とする固 体撮像装置。
7 . 請求項 1 2において、
前記各画素アンプトランジスタ及ぴ各フローティングディフュージョン部は 前記読み出し配線同士の間に配置されていることを特徴とする固体撮像装置。
8 . 請求項 1 2において、 前記各画素アンプトランジスタは、 互いに列方向に隣接する前記各光電変換 セル同士の間に配置されていることを特徴とする固体撮像装置。
9 . 請求項 1 8において、
前記各転送トランジスタは、 M I Sトランジスタからなり、
前記各画素アンプトランジスタは、 前記 M I Sトランジスタ同士のゲートの 間に配置されていることを特徴とする固体撮像装置。
0 . 請求項 1 2において、
前記各リセットトランジスタは、 前記各光電変換セルにおける前記各光電変 換部を含む互いに隣接する行同士の間に配置されていることを特徴とする固体 撮像装置。
1 . 請求項 1 2において、
前記各リセットトランジスタ及ぴ各フローティングディフュージョン部は、 前記読み出し配線同士の間に配置されていることを特徴とする固体撮像装置。
2 . 請求項 1 2において、
前記各リセットトランジスタは、 互いに行方向に隣接する前記光電変換セル 同士の間に配置された配線と接続されていることを特徴とする固体撮像装置。
3 . 請求項 1 2において、
前記各リセットトランジスタは、 互いに列方向に隣接する前記各光電変換セ ル同士の間に配置されていることを特徴とする固体撮像装置。
4 . 請求項 2 3において、
前記各転送トランジスタは、 M I S トランジスタからなり、
前記各リセットトランジスタは、 前記 M I S トランジスタ同士のゲートの間 に配置されていることを特徴とする固体撮像装置。
5 . 請求項 1 2において、
前記各フローティングディフュージョン部は、 互いに列方向に隣接する前記 各光電変換セル同士の間に配置されていることを特徴とする固体撮像装置。
2 6 . 請求項 1 2〜 2 5のいずれか 1項において、
前記各光電変換部は、 互いの間隔が行方向及び列方向の少なくとも一方向で 等しくなるように配置されていることを特徴とする固体撮像装置。
2 7 . 請求項 1 2において、
前記リセット トランジスタのドレインと前記画素ァンプトランジスタのドレ インとを接続する配線は、 遮光膜を兼ねることを特徴とする固体撮像装置。 2 8 . 請求項 1 2〜 2 5のいずれか 1項において、
前記各画素ァンプトランジスタから出力される出力信号を処理する信号処理 回路をさらに備えていることを特徴とする固体撮像装置。
2 9 . 請求項 1〜4、 1 2〜 2 5のいずれか 1項に記載の固体撮像装置を備えて いることを特徴とするカメラ。
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