WO1998057375A1 - Composant a semi-conducteur, affichage a cristaux liquides et appareil electronique les comprenant - Google Patents

Composant a semi-conducteur, affichage a cristaux liquides et appareil electronique les comprenant Download PDF

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WO1998057375A1
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Norio Koizumi
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Seiko Epson Corporation
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Definitions

  • the present invention relates to a semiconductor device, a liquid crystal display device, and an electronic device including the same, and more particularly, to a semiconductor device used in an environment exposed to external light.
  • a liquid crystal display device is formed by mounting the package on a circuit board such as a shield material or the like and connecting the packaged circuit board and the LCD panel board by heat sealing or the like.
  • a liquid crystal display device is formed by connecting a TCP (tape carrier package) in which an IC chip is mounted on a tape on which a conductive film is formed to an LCD panel substrate.
  • TCP tape carrier package
  • FIG. 19A and 19B show examples of COG (chip-on-glass) type driving circuits for general liquid crystal displays.
  • a semiconductor circuit used in an environment exposed to external light is hereinafter referred to as a “main circuit”.
  • a liquid crystal LC is sealed between a transparent glass substrate 1381 and an LCD panel 1382.
  • a pixel electrode array (a layer forming the pixel electrode array) 1383 is formed on the glass substrate 1381.
  • a main circuit 1384 formed of a semiconductor element such as an IC chip is formed on the glass substrate 1381.
  • the main circuit 1384 include a shift register circuit, a drive circuit, and a power supply circuit.
  • a power supply circuit is used as an example of the main circuit.
  • FIG. 19B shows an enlarged part of the main circuit shown in FIG. 19A.
  • the main circuit 1384 is mounted on a glass substrate 1381 via an anisotropic dielectric film (AFC) 1385.
  • AFC anisotropic dielectric film
  • the terminals drawn from the main circuit 1384 are connected to an external circuit via a flexible connector (not shown).
  • the main circuit 1384 is covered with an opaque resin layer 136 for circuit protection and an aluminum film for shielding (not shown). For this reason, the main circuit 1384 is not directly exposed to light from the upper side of FIGS. 19A and 19B.
  • the main circuit 13 84 is irradiated through the inside of the main circuit. Therefore, in the main circuit 1384, the carrier based on this light is photoexcited in addition to the normal driving current, and an unnecessary current is generated in the main circuit 1384 (hereinafter, this current is referred to as "photoexcitation").
  • photoexcitation this current is referred to as "photoexcitation"
  • C In order to eliminate such inconveniences, methods such as making the anisotropic conductive film 1385 completely opaque, and including a pigment in the anisotropic conductive film 1385 It is conceivable that light is shielded by this to prevent the generation of the photoexcitation current.
  • the anisotropic conductive film 1385 is made opaque, Even if it becomes possible to perform the above, the electrical properties of the semiconductor circuit may be degraded by the pigment.
  • the anisotropic conductive film 1385 is pressed in the up and down direction to bring the metal particles contained therein into contact with each other, thereby electrically connecting the pressed portion. For this reason, if the anisotropic conductive film 1385 is formed thick to enhance the light-shielding effect, the metal particles cannot be satisfactorily contacted with each other by pressing, and electrical conduction cannot be secured.
  • the circuit configuration of the main circuit 1384 will be described.
  • the power supply circuit that constitutes the main circuit usually has a plurality of stages, for example, five stages of different outputs Vo utl to V ou in order to drive the L CD panel and the L CD drive circuit using the voltage drop method, the MLS, or the like. It has a bias circuit with t5. Then, the problem when the above-described photoexcitation current occurs in the power supply circuit will be described below with reference to FIG.
  • FIG. 2 OA is a circuit diagram showing a conventional power supply circuit.
  • This power supply circuit is formed of a multi-stage connection circuit in which n-type FETs 1391-1395 are connected in multiple stages, and one end is supplied with a bias voltage VDD and the other end is supplied with V 1. Voltages Vout 0 and Vout 5 are output from both ends of the multi-stage connection circuit.
  • Voltages Voutl to Vout4 are output from between the source electrode of the FET 1394 and the drain electrode of the FET 1395 via the voltage follower circuits A1 to A4, respectively.
  • FIG. 20B is a cross-sectional view showing the structure of the FETs 1391 and 1392 of the power supply circuit.
  • the FETs 139 1 and 1392 are formed on the n-type substrate 1401.
  • a p-type well region 1402 is formed in the n-type substrate 1401, and an n-type drain region 1403 and an n-type source region 1404 are formed in the p-type well region 1402.
  • a gate electrode 1405 is formed above the n-type drain region 1403 and the n-type source region 1404 via an insulating layer (not shown).
  • VDD is applied to the gate electrode 1405, the n-type drain region 1403, and the n-type substrate 1401 of the FET 1391. This VDD is the output pin of Vout 0
  • the ⁇ -type source region 1404 of F ⁇ 391 1391 and the ⁇ -type drain region 1403 of F ⁇ ⁇ 1392 are connected to the output terminal Vout 1.
  • connection to the 394, the connection to the FET 1394 and the FET 1395 are the same as the connection to the FET 1391 and the FET 1392, and the n-type source electrode of the preceding FET is connected to the n-type drain region and the gate electrode of the subsequent FET. Connected. Furthermore, the connection line of each FET is connected to output terminals Vout2 to Vout4 via voltage follower circuits A2, A3, and A4.
  • FIG. 2 OB shows a case where external light with energy h is irradiated from the back side of the n-type substrate 1401.
  • h Planck's constant, and So is c / person (c: speed of light, ⁇ : wavelength).
  • h-ray external light
  • h-ray A a certain range of wavelength components of the h-ray
  • h B electrons are generated in the p-type Gaussian region 1402 by a certain range of wavelength components (h B).
  • holes are generated in the n-type drain region 1403 and the n-type source region 1404 by a certain range of wavelength components (h-C) of the h-ray, and part of the holes reach the p-type well region 1402 .
  • some of the electrons generated by a certain range of wavelength components indicated by the above-mentioned h level B are the n-type drain region 1403 and the n-type source region 1.
  • the photoexcitation current generated at this time is indicated by Ih level b and Ih level c for FETs 1391 and 1392, respectively.
  • FIG. 21A shows the equivalent circuit of FIG. 20A when no light is irradiated
  • FIG. 2 IB shows the equivalent circuit of FIG. 20A when light is irradiated. Not illuminated At this time, as shown in FIG. 21A, the equivalent resistance between the drain and source of each FET 1391 to L391 is the same as that of the FET 1391, 1492, 1493, 1494, and 1495. The value of the voltage drop of ⁇ 1395 is kept constant.
  • the equivalent resistances 1491, 1492, 1493, 1494, and 1495 between the drain and the source of each of the FETs 1391 to 1395 have substantially different values. That is, the above-mentioned photoexcitation currents Ih, b, 11 and 0 have substantially the same value and flow in the directions that cancel each other out, so that the resistance of the equivalent resistances 1491, 1492, 1493, 1494, and 1495 It does not affect the value. However, the above-mentioned photoexcitation currents Ih a1 and IhVa 2.
  • the Ih level a5 flows between the voltage terminal of VDD and the p-type well region 1402 of each of the FETs 1391-1395.
  • the voltage drop between the drain and the source of each of the FETs 1391 to 1395 is out of balance, and a drain-source voltage increases as the FET is farther from the VDD terminal.
  • the LCD driver does not have a certain level of light resistance, light will enter and malfunction, making it impossible to display.
  • the LCD panel has a problem that the display cannot be displayed unless light enters.
  • the conventional configuration to prevent malfunction and display the display, There was a limit.
  • the present invention has been made to solve the problems of the above technology, and has an object to provide an optical shielding means even when an external light is applied to a main circuit to generate a photoexcited carrier.
  • An object of the present invention is to provide a semiconductor device, a liquid crystal display device, and an electronic apparatus including the same, which can eliminate or reduce the influence of the photoexcitation carrier and prevent a malfunction, and can display images satisfactorily. . Disclosure of the invention
  • the semiconductor device of the present invention has at least one first semiconductor circuit that generates a first current excited based on external light. Further, it is electrically connected to the first semiconductor circuit, is excited based on the external light, and has a part of a voltage fluctuation caused by a current increase of the first current when the external light is irradiated. Or, at least one second semiconductor circuit for generating a second current for eliminating all of them.
  • the present inventors when the carrier is excited in the first semiconductor circuit by the irradiation of the external light, the present inventors have considered that a part of the voltage fluctuation caused by the current increase of the first current by the carrier.
  • a second current for eliminating the entirety is generated based on the external light by another second semiconductor circuit and is caused to flow in the first semiconductor circuit, so that the first current is reduced. It has been found that the influence of the first semiconductor circuit on external circuits and loads can be eliminated or reduced.
  • the substrate that forms the first semiconductor circuit may be opaque, but is usually transparent or translucent.
  • translucent means that the first semiconductor circuit is exposed to external light.
  • WO 98/57375 y means the degree of light transmission that, when excited by the carrier, slightly affects the operation of the first semiconductor circuit. Furthermore, external light includes both natural light and artificial light, and it does not matter whether it is visible light or not.
  • the first semiconductor circuit includes, for example, other circuits and elements such as MOS FET and MOS diode.
  • the second semiconductor circuit includes, for example, other circuits and elements such as MOS FET, a diode, and a p-type or n-type resistor. Therefore, the second semiconductor circuit used when the first semiconductor circuit is a MOS FET is not always M ⁇ S FET, and may be a diode.
  • the second semiconductor circuit generates the second current for canceling the first current generated by the first semiconductor circuit as described above.
  • the type of the carrier generated as the second current in the second semiconductor circuit may be the same as or different from the carrier generated as the first current in the first semiconductor circuit. It may be. That is, when the first semiconductor circuit generates electrons by external light, the second semiconductor circuit may generate electrons or holes. Conversely, when the first semiconductor circuit generates holes by external light, the second semiconductor circuit may generate holes or electrons.
  • the first semiconductor circuit is an n-type MOS FET, electrons are excessively generated by irradiation with external light.
  • the second semiconductor circuit may be, for example, an n-type MOS element, a p-type MS element, or the like. Cancel the effect (effect on circuit operation).
  • the first semiconductor circuit is There is no need to provide a second semiconductor circuit.
  • one second semiconductor circuit is not necessarily provided for one first semiconductor circuit.
  • the current generated by the plurality of first semiconductor circuits when external light is irradiated may be canceled by the current generated by one second semiconductor circuit.
  • the current generated by one first semiconductor circuit is changed by the current generated by a plurality of second semiconductor circuits. In some cases, they cancel.
  • a voltage is increased by the first current. It is preferable that the voltage of the second semiconductor circuit drops due to the second current.
  • the second semiconductor circuit when the voltage fluctuation due to the first current in the first semiconductor circuit increases, the second semiconductor circuit is formed so as to decrease the increase in the voltage. I just need.
  • voltage fluctuation in the first semiconductor circuit can be prevented, the voltage can be kept constant, and malfunction of the first semiconductor circuit can be prevented.
  • the first semiconductor circuit causes a voltage drop by the first current. It is preferable that the voltage of the second semiconductor circuit is increased by the second current.
  • the second semiconductor circuit when the voltage fluctuation due to the first current in the first semiconductor circuit decreases, the second semiconductor circuit is formed so as to increase the amount of the decrease in the voltage. I just need.
  • voltage fluctuation in the first semiconductor circuit can be prevented, the voltage can be kept constant, and malfunction of the first semiconductor circuit can be prevented.
  • the second semiconductor circuit is disposed close to the first semiconductor circuit.
  • the first semiconductor circuit and the second semiconductor circuit are arranged as close as possible. I do.
  • the second current is made substantially equal to the first current, and the cancellation can be performed more reliably.
  • the first semiconductor circuit and the second semiconductor circuit for canceling a carrier generated by photoexcitation in the first semiconductor circuit are not necessarily close to each other. There is no need to arrange them.
  • the first semiconductor circuit has a high resistance circuit.
  • the magnitude of the driving current flowing in the circuit is inevitably reduced. Therefore, if the second semiconductor circuit is not formed, the first power supply Due to the influence of the current, the current that increases in the circuit also increases, which often causes malfunction. Therefore, in the present invention, the second semiconductor circuit is connected to such a high-resistance circuit that particularly causes a malfunction, and the first current is canceled by the second current.
  • the first current caused by light excitation in the circuit that is, in the high-resistance circuit, can be reduced to prevent malfunction of the high-resistance circuit due to overcurrent.
  • the first semiconductor circuit has an operational amplifier.
  • the second semiconductor circuit is connected to an output terminal of the operational amplifier. According to the present invention, when the first semiconductor circuit is formed by the operational amplifier, the second current is formed in the output terminal of the first semiconductor circuit, so that the first current in the operational amplifier is changed to the second current. This current can be canceled to prevent the operational amplifier from malfunctioning.
  • the first semiconductor circuit further includes a voltage dividing resistor formed at an output terminal of the operational amplifier. Further, it is preferable that the second semiconductor circuit is set with the second current having such a magnitude as to eliminate a voltage fluctuation caused by the first current and the current generated in the voltage dividing resistor.
  • the second semiconductor circuit when the output terminal of the operational amplifier has a plurality of resistors, a current that increases due to the resistance is generated in the first semiconductor circuit in addition to the drive current and the first current.
  • the first semiconductor circuit has a dynamic operation circuit.
  • charging / discharging means connected to the output terminal of the dynamic operation circuit for charging / discharging current. It is preferable that the second semiconductor circuit is configured to be connected to the output terminal and to allow the second current to flow toward the charging / discharging means.
  • the charge is charged by the charging / discharging means connected to the output terminal, so that the holding operation is performed. Therefore, during the normal operation, when the first current excited based on the external light is generated in the dynamic operation circuit, the charge charged to the charging / discharging means by the first current becomes insufficient. . Therefore, the second semiconductor circuit allows a second current to flow toward the charging / discharging means, By compensating for the lack of charge in the charging / discharging means, malfunction of the dynamic operation circuit can be prevented.
  • the first semiconductor circuit has switching means. Further, it is preferable that the second semiconductor circuit is provided in the switching means.
  • the switching means when the first current is generated in the switching means, the original on / off operation does not operate accurately, and the switching means performs the off operation in spite of the on state, Various malfunctions such as turning on in spite of the off state are caused. Therefore, in the present invention, by providing the second semiconductor circuit in the switching means, the on / off control by the switching means can be properly performed, and the part that originally operates on can be turned off, and the part that operates on can be turned off. Operation and malfunctions such as can be prevented.
  • the switching means is formed by a plurality of transmission gates. Further, it is preferable that the second semiconductor circuit is provided in each of the plurality of transmission gates.
  • the second semiconductor circuit is formed for each of the transmission gates, and the step-by-step on / off control can be appropriately performed.
  • the second semiconductor circuit is formed of a junction diode.
  • the second current can be generated by using a simple element such as a junction diode.
  • the second semiconductor circuit can be formed without having a complicated circuit configuration, and the area occupied by the elements can be reduced, thereby contributing to higher integration of the semiconductor circuit.
  • the first semiconductor circuit has at least one first conductivity type transistor.
  • the second semiconductor circuit has at least one second conductivity type transistor having conductivity opposite to that of the first conductivity type transistor. Further, it is preferable that the first conductivity type transistor and the second conductivity type transistor form a complement.
  • the first semiconductor circuit is a transistor of the first conductivity type
  • the transistor of the first conductivity type and a second semiconductor circuit for canceling a carrier generated by photoexcitation of the transistor of the first conductivity type can form a CMOS structure. That is, one of the CMOSs operates as a first semiconductor circuit, and the other operates as a second semiconductor circuit.
  • a semiconductor device is formed in a first region of a first conductivity type formed in a semiconductor substrate, has a gate electrode, and is electrically joined to the first region.
  • a first element of a second conductivity type having a first impurity region of a second conductivity type having conductivity opposite to that of the first region as a source region and a second impurity region of a second conductivity type as a drain region; .
  • a second element configured by electrically joining the third impurity region to the third impurity region;
  • the present invention when the first element is irradiated with external light from the back side of the semiconductor substrate, carriers are generated in the first region. Also, carriers are generated in the third impurity region of the second element. Therefore, by electrically connecting the first region and the third impurity region, carriers generated in the first element can be canceled by carriers in the second element. As a result, even if the first element is irradiated with external light, no current is generated in the first element due to the carrier generated in the first element, and the first element itself and the first element Malfunction of a peripheral circuit connected to the circuit can be prevented.
  • carriers are also generated from the first impurity region toward the first region. However, these carriers are canceled each other in the first region, so that the first and second carriers are generated. It is not necessary to consider the amount of carrier generated due to the junction between the impurity region and the first region.
  • the groove depths of the first region, the third impurity region, and the like can be favorably canceled with each other based on the external light from the front side and the back side of the semiconductor substrate and the spectral sensitivity characteristics according to the type of the external light. Just set it to match.
  • external light is irradiated from one surface of the semiconductor substrate on which the first, second, and third impurity regions are not formed.
  • the first type of the second conductivity type The element is formed by an N-type transistor. It is preferable that the third impurity region of the second element be formed larger than the first or second impurity region of the first element of the second conductivity type.
  • the carrier generated in the second element is formed more or almost equal to the carrier generated in the first element, so that an extra current is generated in the first element. Without this, voltage fluctuation can be prevented.
  • the third impurity region of the second element may include: a carrier generation amount of the third impurity region based on the external light; and the first or the second element of the first element of the second conductivity type. It is preferable that the two impurity regions are formed in such a size that the carrier generation amount is substantially equal to the carrier generation amount. According to the present invention, the carrier in the first element can be surely substantially canceled by the carrier in the second element, thereby preventing the voltage fluctuation. Further, in the present invention, it is preferable that a distance between the third impurity region and the second impurity region is formed to a minimum dimension on a design rule.
  • the layout area can be reduced in size, the compactness and cost reduction of a semiconductor device can be achieved, and the chip area can be significantly reduced.
  • the third impurity region is formed in a ring shape around the first and second impurity regions.
  • the layout area can be reduced in size to realize an optimum shape of the second element, which can contribute to a reduction in chip area.
  • external light is irradiated from one surface of the semiconductor substrate on which the first, second, and third impurity regions are not formed.
  • the first element of the second conductivity type is formed by a P-type transistor.
  • the third impurity region of the second element is formed smaller than the first or second impurity region of the first element of the second conductivity type.
  • the first element when the first element is formed of the first conductivity type, by forming the first element in this way, the amount of generation of the carrier in the first element and the carrier in the second element can be substantially reduced. Equally, cancellation can be performed well.
  • the liquid crystal display device of the present invention has a liquid crystal display panel constituted by a transparent or translucent substrate. Further, the semiconductor device includes the above-described semiconductor device formed on the same substrate as the liquid crystal display panel.
  • the semiconductor device when the semiconductor device is formed by a semiconductor chip or the like, the semiconductor device is mounted on a transparent substrate or a semi-transparent substrate. As described above, even when the semiconductor device is mounted on a transparent substrate or a translucent substrate, the semiconductor device can be applied to a liquid crystal display device.
  • the liquid crystal display device of the present invention includes the above-described semiconductor device in a liquid crystal driving circuit that drives pixel electrodes arranged in a matrix of a liquid crystal display panel.
  • the above-described semiconductor device is mounted on a substrate.
  • the substrate is made of a material (for example, glass or the like) suitable for forming a semiconductor layer
  • the semiconductor device is It is formed directly on the substrate.
  • a liquid crystal display device to which the above-described semiconductor device is applied can be formed.
  • the semiconductor device included in the liquid crystal drive circuit is preferably applied to, for example, a power supply circuit, an A / D conversion circuit, a regulator, an operational amplifier, and a high-resistance circuit that handles analog signals such as DRAM and SRAM.
  • An electronic device includes the above-described liquid crystal display device. As a result, malfunctions such as a stoppage of the display character oscillation circuit caused by fluctuations in voltage due to light can be prevented, and an electronic device that can be used under a strong summer sun or under fluorescent lighting can be provided.
  • FIG. 1 shows an example of an embodiment of a semiconductor device according to the present invention, and is a circuit diagram of a power supply circuit in consideration of a pn junction between an n-type substrate region and a P-type well region.
  • the 2 A diagram c the 2 B Figure is a sectional view showing the structure of the n-type MOSFET of the power supply circuit of FIG. 1 is a sectional view showing the structure of Kiyari ⁇ canceling device of the power supply circuit of FIG. 1 .
  • FIG. 3A shows another example of the structure of the power supply circuit of FIG. 1 and shows the layout of the structure.
  • FIG. 1 A first figure.
  • FIG. 3B is a sectional view showing a sectional structure corresponding to FIG. 3A.
  • FIG. 4A is a cross-sectional view for explaining a cross-sectional structure of the carrier canceling element of the power supply circuit of FIG. 1, and shows a case where a P + region is equal to an n + region.
  • FIG. 4B is a cross-sectional view for explaining a cross-sectional structure of the carrier canceling cell element of the power supply circuit of FIG. 1, where the P + region is larger than the n + region.
  • FIG. 5 is a circuit diagram showing an embodiment in which the semiconductor device according to the present invention is applied to an operational amplifier in a driving circuit of a liquid crystal display.
  • FIG. 6 is a circuit diagram showing another embodiment in which the semiconductor device according to the present invention is applied to an operational amplifier in a driving circuit of a liquid crystal display.
  • FIG. 7 is a circuit diagram showing another embodiment in which the semiconductor device according to the present invention is applied to an operational amplifier in a driving circuit of a liquid crystal display.
  • FIG. 8A is a circuit diagram showing an embodiment in which the semiconductor device according to the present invention is applied to a dynamic hold circuit in a driving circuit of a liquid crystal display.
  • FIG. 8B is a timing chart showing the operation of FIG. 8A.
  • Fig. 9A shows how external light is irradiated from the surface of a chip having a layer structure in which a p-type p-type region is formed in an n-type substrate and an n-type region (n +) is formed in the p-type p-type region.
  • FIG. 9B shows a state in which a p-type p-type region is formed in an n-type substrate, and external light is irradiated from the back surface of a chip having a layer structure in which an n-type region (n +) is formed in the p-type p-type region.
  • FIG. 10 is a characteristic diagram showing the relationship between the wavelength of external light absorbed and the current Ih generated at this time in the semiconductor chip having the configuration shown in FIGS. 9A and 9B.
  • FIG. 11 is a circuit diagram showing an embodiment in which the semiconductor device according to the present invention is applied to an amplifier having a high impedance resistance.
  • FIG. 12 is a circuit diagram showing details of the trimming circuit of FIG.
  • FIG. 13 is a plan view showing details of a layout of the transmission gate structure of FIG.
  • FIG. 14A is a plan view showing a case where the transmission gate of FIG. 12 has an Nch high withstand voltage structure and showing details of the layout.
  • FIG. 14B is a cross-sectional view corresponding to FIG. 14A.
  • FIG. 14C is a circuit diagram when the structure of FIG. 14A is represented by a functional circuit configuration.
  • FIG. 15 is a cross-sectional view for explaining a cross-sectional structure of the carrier cancel element and the MOS FET of the power supply circuit.
  • FIG. 16 is a block diagram of an electronic device to which the present invention is applied.
  • FIG. 17 is a perspective view of a pager to which the present invention is applied.
  • FIG. 18 is a perspective view of a mobile phone to which the present invention is applied.
  • FIG. 19A is an explanatory diagram showing a state of formation of a conventional COG type drive circuit of a liquid crystal display.
  • FIG. 19B is an enlarged view of the power supply circuit of FIG. 19A.
  • FIG. 2OA is a diagram showing a conventional power supply circuit.
  • FIG. 20B is a partial explanatory diagram of the power supply circuit of FIG. 20A.
  • FIG. 21A is a circuit diagram showing an equivalent circuit of the power supply circuit of FIG. 19A when light is not irradiated.
  • FIG. 21B is a circuit diagram showing an equivalent circuit of the power supply circuit when light is irradiated.
  • FIG. 1 is a circuit diagram showing an example in which the semiconductor device of the present invention is applied to a power supply circuit of a liquid crystal drive circuit.
  • the power supply circuit is formed on a glass substrate as in FIGS. 19A and 19B.
  • the power supply circuit 1 of the present example is roughly configured to include a first semiconductor circuit 2 and a second semiconductor circuit 3 electrically connected to the first semiconductor circuit 2. It is.
  • the first semiconductor circuit 2 generates a first current Ih a a (Ihso al to Ihso a4) excited based on external light, and functions as a resistance of a high resistance circuit.
  • a multi-stage connection circuit 10 in which n-type MOS SFETs 11 to 15 as main circuit semiconductor elements are connected in multiple stages, and a source of each n-type MOS FET 11 to 15 , Between drain and voltage V out:! And a plurality of, for example, four voltage follower circuits A1 to A4 connected between the output terminals to which Vout4 is output.
  • the np junction between the n-type substrate of each MOSFET 11 to 14 and the p-type well region is indicated by diodes 111, 121, 131, and 141 for convenience of explanation.
  • the cross-sectional structure including these will be described later.
  • the second semiconductor circuit 3 is provided with a second semiconductor circuit 3 for eliminating part or all of the voltage fluctuation caused by the current increase of the first current Ih a (I hva l to I hva 4) at the time of external light irradiation. It generates a current Ih b (Ih bl to Ih b4), and includes a plurality of, for example, four second elements, and diodes 101 to 104 as carrier cancellation elements. Note that the second current Ih source b (Ihvbl to Ihb4) is exposed to external light similar to the one that generates the first current Ih level a (Ih level al to Ih level a4). Is excited based on the
  • the power supply circuit 1 of this example in order to drive the liquid crystal display panel by a voltage drop method or the like, for example, a configuration in which six levels of voltages Vout O to Vout 6 are output is used.
  • the first semiconductor circuit 2 and the second semiconductor circuit 3 may be formed so as to output various voltage levels.
  • the n-type MOS FETs 11 to 15 are formed in a high-resistance circuit in order to achieve low power consumption, so that the bias voltage is varied while the current is reduced.
  • the MOS FETs 11 to 14 allow current to flow only to one side of the three channels, it is only necessary to configure the one terminal to collect the same one. Since the current flows only when light is applied, for example, in the case of external light such as a fluorescent lamp, the photoexcitation current does not increase because it is about 700 lx. For example, when the flash of the camera is turned on or the liquid crystal display panel is brought under the fluorescent lamp, the light excitation current flows because the light is about 50,000 lx. . Therefore, it is only necessary to form it so that it does not malfunction when strong light enters. Conversely, in the case of weak light, the LCD panel cannot be seen, so there is no need to consider this point.
  • the multi-stage connection circuit 10 is provided with a bias voltage VDD at one end and VI at the other end. Further, voltages V on t 0 and V out 5 are output from both ends of the multi-stage connection circuit 10. Between the source of MOSFET 11 and the drain of MOSFET 12, between the source of MOSFET 12 and the drain of MOSFET 13, between the source of MOSFET 13 and the drain of MOSFET 14, and between the source of MOSFET 14 and Voltages Vout 1 to Vout 4 are output between the MOSFET and the drain of the MOSFET 15 through the voltage follower circuits A1 to A4.
  • each of the MOSFETs 11 to 14 has a P-type well region formed on an n-type substrate, and an n-type drain region and an n-type source region in the p-type well region. It is formed further.
  • diodes 101 to 104 operating as carrier canceling elements each having an n-type region formed in a p-type well region correspond to each MOSFET 11-14. Provided.
  • each cathode K of these diodes 101 to 104 is connected to the input terminal of each of the voltage follower circuits A1 to A4, and each anode A is connected to the VI terminal.
  • FIG. 2A and 2B are cross-sectional views showing structures of a MOS FET and a carrier canceling element in the power supply circuit.
  • MOSFET 11 is formed on n-type substrate 28.
  • An n-type substrate 28 has a p-type well region 22 formed therein, and an n-type drain region 233 and an n-type source region 24 are formed in the p-type well region 22. Have been.
  • a gate electrode 25 is formed above the n-type drain region 23 and the n-type source region 24 via an insulating layer (not shown).
  • the MOS FET 11 is supplied with VDD to the gate electrode 25, the n-type drain region 23, and the n-type substrate 21. This VDD is connected to the output terminal of Vout 0, and the n-type source region 24 of the MOSFET 11 and the n-type drain region 23 of the M 0 SFET 12 are connected to the output terminal V out 1.
  • connection between the MOS FET 12 and the MOS FET 13, the connection between the M0SFET 13 and the M 0 SFET 14, the connection between the MOSFET 14 and the MQSFET 15 are the same as the connection between the MOS FET 11 and the M0SFET 12.
  • the n-type source electrode of the MOS FET is connected to the n-type drain region and the gate electrode of the subsequent MOS FET.
  • connection line of each MOSFET is connected to output terminals Vout 2 to Vout 4 via voltage follower circuits A2, A3, and A4.
  • FIGS. 2B and 2A show a case where external light with energy h is irradiated from the back surface side of the n-type substrate 21.
  • output voltage (Vout 2 to Vout 4) terminals to A2, A3, and A4 from each connection line and diodes 102 to 104 shown in FIG. 2B are connected to cathode terminals b2 to b. Terminals a2 to a4 connected to 4 are drawn out.
  • FIG. 2B shows a state in which diodes 101 to 104 are formed on n-type substrate 21.
  • Each of the diodes 101 to 104 is formed by forming an n-type region in the P-type region 26.
  • a voltage V1 is applied to each p-type region 26 (that is, each anode A of the diodes 101 to 104), and each n-type region (diode 101 to: L04 force source K shown in FIG. 1) is applied.
  • 27 lead out terminals bl to b4 (connected to terminals a1 to a4 in Fig. 2A).
  • FIG. 2A when external light h is irradiated from the back side of the n-type substrate 21, electrons generated in the p-type well region 22 cause, for example, in the MOSFET 11, a gas current I bias is generated by photoexcitation.
  • the current as the first current I h Try to increase.
  • the external light h is also applied to the diodes 101 to 104 shown in FIG. 2B. Due to the external light h, electrons are generated in the p-type well region 26. For example, in the diode 101, a current I h b 1 as a second current is generated.
  • the current Ih level a1 flows from the n-type MOSFET 11 toward the node a1 (b1), so that the potential of the node a1 (b1) increases. However, the potential of the node al (b 1) drops due to the flow of the current Ih level b1 from the diode A of the diode 101.
  • the current I h level a 1 and the current I h level b 1 behaves as if canceling the I h level a 1.
  • the potential of the node a 1 (b 1) can be stably maintained without fluctuating, and the current I h due to photoexcitation can be maintained at M ⁇ S FET 11 1 Even if it is generated, the potential of the output terminal Vout 1 can be stabilized so as to always have a desired potential value.
  • the positional relationship on the cross section between the diode 101 and the M0SFET 11 is defined. Points to be noted in the discussion.
  • the diodes 101 to 104 are preferably formed so as to be located near the MOSFETs 11 to 14. The reason for this is that, for example, if the position where the diode 101 is formed and the position where the MOSFET 11 is formed are separated from each other, the MOS FET 11 and the diode 101 will have the same light intensity respectively. This is because the same type of light having spectral sensitivity characteristics is not irradiated, and the current Ih a1 and the current Ihb1 cannot be formed substantially equal, and voltage fluctuation cannot be eliminated. . Therefore, it is preferable that both elements are within the range of the external light to be irradiated, and it is more preferable that both elements are located at the same place.
  • FIGS. 3A and 3B show examples in which a diode 101 as a second element and a carrier canceling element is formed at a position near the MOSFET 11.
  • a P-type well 22 is formed on 21 in the n-type semiconductor substrate.
  • a high impurity concentration region, an n-type drain region 23 and an n-type source region 24, which are n + -type impurity layers, are formed in the P-type well 22 at intervals.
  • a field oxide film 29 for element isolation is formed on the surface of the n-type semiconductor substrate 21 at intervals.
  • a polysilicon gate electrode (G) 25 is formed by a floating gate via an insulating layer.
  • a channel stop layer P st 28 is formed on the back surface of the field oxide film 29 .
  • Diode 101 is formed by n-type region 27 and p-type region 26, which are n-type impurity layers. On the gate electrode 25, a wiring is formed. As shown in FIG. 3, the n-type drain region 24, the p-well region 24 of the MOSFET 11, and the P-type region 26 of the diode 101 are electrically connected by wiring.
  • the P-type region 26 of the diode 101 is formed on the main surface of the n-type semiconductor substrate 21 of the MOSFET 101 and on the boundary between the P-type region 22 and the n-type semiconductor substrate 21. .
  • This structure can be manufactured as follows. That is, a P-type well region 22 is formed in the n-type semiconductor substrate 21, and n ⁇ type impurity layers 23 and 24 are formed in the P-type well region 22. A type impurity layer 26 is formed in a boundary region with the n-type semiconductor substrate 21, an insulating layer is formed on the semiconductor substrate 21, and a floating gate (G) 25 is formed in order on the insulating layer film.
  • An interlayer insulating film is formed on the semiconductor substrate so as to cover the impurity layers 23, 24, and the interlayer insulating film is selectively removed.
  • n-type semiconductor substrate or the p-type semiconductor substrate can be set irrespective of the n-type semiconductor substrate or the p-type semiconductor substrate, and irrespective of the backside irradiation or the frontside irradiation of external light. That is, in the case of a p-type semiconductor substrate, a diode n-type region may be formed on the main surface of the p-type semiconductor substrate and at a boundary region between the n-type well region and the p-type semiconductor substrate.
  • the distance between the adjacent diodes 101 and 102 as carrier canceling elements 3, n-type source region 24 and p-type region 26 By minimizing the distance between them in the design rules, the layout area of the MOSFET can be significantly reduced while maintaining high ESD withstand voltage. As a result, compactness and cost reduction of the semiconductor device can be achieved. In particular, if the layout area can be reduced, the chip area can be significantly reduced.
  • the p-type region 26 of the diode 101 formed at the boundary between the P-type region 22 and the n-type semiconductor substrate 21 is, as shown in FIG. It is preferable to form a ring around the periphery of the ring. Then, the ring-shaped P-type region 26 shortens the distance &, Xb shown in FIG. 38 as much as possible. It is preferable to form them. Further, it is preferable that the photoexcited carriers hb be released as far as possible to the guard ring side of the P-well region 22 (in the direction of the arrow H shown in the sectional view of FIG. 3B).
  • the potential of the P-well region is the same as that of the n-type semiconductor substrate, it is preferable to shorten Xb so that the parasitic PNP bipolar transistor is not turned on by light incidence.
  • the n + light guard rings Xa and Xb in FIG. 15 be as short as possible.
  • Diodes 101 to 104 are determined in consideration of the sizes of the P-well region and the n-type region of M ⁇ SFETs 11 to 14. Normally, diodes 101 to 104 have currents Ih b1, Ih b2, Ih b3, and Ih b4, respectively.
  • a long wavelength for example, 1100 to 1
  • the absorption coefficient indicates the absorptance of light energy (wavelength), and refers to the probability that vibrating light hits the silicon crystal lattice.
  • the pn junction has spectral sensitivity characteristics as shown in FIG. 10 in the depth direction.
  • the region of the wavelength component of the affected light differs depending on the p-type, the n-type, the backside illumination, the frontside illumination, or the depth from the surface. A detailed description of these theories will be described later.
  • the spectral sensitivity in the depth direction of the n-type region 24 is, for example, a wavelength region of light of about 400 nm, it is generated by the incidence of light.
  • the carrier generation region 24a in the p-type region 22 due to the n-type region 24 becomes a middle layer region between the p-type region 22 and the ri-type region 24.
  • the spectral sensitivity of the diode in the depth direction of the p-type region 26 is, for example, in the wavelength region of light of about 100 nm, so that the p-type region 26 on the n-type semiconductor substrate 21 by the p-type region 26
  • the carrier generation region 26a is formed to be larger than the carrier generation region 24a as shown in FIG. 4A. Therefore, even if the area of the pn junction surface of the n-type region 24 is made equal to the area of the pn junction surface of the p-type region 26, the current generated in the p-type region 26 becomes larger. As a result, the same current is not generated, and good voltage fluctuation cannot be eliminated.
  • the carrier generation area varies depending on the type of light, for example, the wavelength of a fluorescent lamp and the wavelength of an incandescent lamp, and it is difficult to completely cancel the carrier.
  • the size of the P-type region 26 provided on the n-type semiconductor substrate 21 is made at least smaller than that of the !! (drain or source terminal) type region 24.
  • the p-type region 26 is formed such that the carrier generation region 24 of the n ⁇ type impurity layer 24 is substantially equal to the carrier generation region 26 b of the p-type region 26.
  • Size of Is made smaller than the size of the n ⁇ type impurity layer 24, so that the current value generated in the n ⁇ type impurity layer 24 and the current value generated in the p-type cancel element 26 are equalized. Reliable cancellation can be performed.
  • the n-type region is formed as a carrier canceling element provided on the p-type semiconductor substrate, the n-type region is changed to a MOS FET from the viewpoint of the spectral sensitivity characteristics described above. Must be larger than the p-type region above.
  • the current flowing between the drain and the source of the MOS FETs 11 to 15 can be made substantially the same. Inconvenience can be suppressed when the current flowing between the drain and the source of the MOS FETs 11 to 15 increases in each lower stage as in the conventional case. Therefore, the voltage drop between the drain and the source of the MOS FETs 11 to 15 does not become unbalanced, and the impedance of each MOS FET can be kept uniform. In this way, there is no error in the output voltages V0ut0 to V0ut5, and even if they do, they are slight.
  • the diodes are provided corresponding to the number of MOS FETs as carrier canceling elements.
  • the present invention is not limited to this. It is sufficient to form one or more elements that generate the second current so as to reduce the increase due to the current.
  • FIG. 5 is a circuit diagram showing a second embodiment in which the present invention is applied to an operational amplifier incorporated in a liquid crystal drive circuit.
  • a diode 33a as a second semiconductor circuit is connected to an output terminal Vout of an operational amplifier 30 as a first semiconductor circuit.
  • the operational amplifier 30 has a first circuit 31 and a second circuit 32.
  • the first circuit 31 includes a constant current source 311, a CMOS FET 312 having a non-inverting input terminal (+) and an inverting input terminal (1), and a balance circuit 313.
  • the second circuit 32 includes a constant current source (load transistor) 321 and an n-type MOSFET 322. Then, one of the CMOS S FETs 3 12 (F with non-inverting input terminal (+) .
  • the output terminal of the ET is connected to the control terminal of the balance circuit 313, and the output terminal of the other side of the CMOSFET 312 (FET having the inverting input terminal (1)) is connected to the gate of the n-type MOSFET 322.
  • the connection point between the p-type constant current source 321 and the n-type MOSFET 322 is the output terminal Vout.
  • the two MOSFETs of the CMOSFET 312 when the external light is irradiated, the two MOSFETs of the CMOSFET 312 have a photoexcitation current of one MOSFET and a photoexcitation current of the other MOSFET. Operates to cancel the increase or decrease. Therefore, the influence of the photoexcitation current due to the irradiation of the external light h is relatively small.
  • the photoexcitation current I h V1 flows in a direction in which the operating current increases.
  • the photoexcitation current Ih2 flows in a direction in which the operating current increases.
  • the constant current source 321 is smaller in size than the n-type MOS FET 322, so that Ih1 is smaller than IhV2.
  • the output terminal Vout of the operational amplifier 30 is connected to the node A to the output terminal Vout, and the cathode K has the same potential as the bias voltage VDD of the current source 321.
  • a diode 33a is formed to which the voltage is applied. The diode 33a is configured to generate a photoexcitation current IhvC when supplied with external light h, and supply the photoexcitation current IhvC to the output terminal Vout of the operational amplifier 30.
  • the diode 33a if the diode 33a is not formed, the potential at the output terminal 011 of the 22 output terminal drops by Ih level 2 and rises by Ih level 1 but Ih level l ⁇ Ih level 2 , Ih 2-The potential equivalent to Ih 1 drops.
  • the connection of the diode 33a causes the Ih level C to flow toward the output terminal Vout so that the potential drop corresponding to Ih level 2—Ih level 1 is eliminated.
  • the output terminal Vout does not fluctuate in voltage due to the photoexcitation current.
  • it is preferable to design the diode 33a so that Ih ⁇ C Ih ⁇ 2-Ih ⁇ 1.
  • FIG. 7 is a circuit diagram showing Embodiment 3 of the present invention.
  • two n-type MOSFETs 341 and 342 are connected in series to an operational amplifier 30 similar to that in FIG. 5, and the junction resistance of these MOSFETs 341 and 342 is used as a load. That is, the operational amplifier 30 and the plurality of voltage dividing resistors 341 and 341 are formed as the first semiconductor circuit.
  • the output terminal T of the operational amplifier 30 is connected to the output terminal T, and the force source K is connected to the bias voltage of the constant current source 321.
  • a diode 35 to which a voltage having the same potential as VDD is applied is formed.
  • the MOSFETs 341 and 342 When the circuit having the above configuration is irradiated with external light, the MOSFETs 341 and 342 generate a photoexcitation current Ih3.
  • the diode 35 eliminates the voltage fluctuation at the node T due to the photo-excitation current Ih 2-Ih 1 of the operational amplifier 30 when the external light is irradiated, and the n-type MOSFETs 341 and 342 A photoexcitation current IhsoC having such a magnitude as to eliminate the voltage fluctuation due to the generated photoexcitation current Ih3 is generated.
  • Ih C Ih ⁇ 2 ⁇ Ih ⁇ 1 + Ih ⁇ 3.
  • FIG. 8A and 8B show a fourth embodiment in which the semiconductor device of the present invention is applied to a dynamic operation circuit.
  • the dynamic operation circuit 50 as the first semiconductor circuit includes a series connection of two p-type MOSFETs 51 and 52 formed on an n-type substrate and two n-type MOSFETs 53 and 54. Circuit and charging and discharging means connected to the output terminal Vo Out And the parasitic capacitance C as The power supply voltage VDD is applied to one end of these series connection circuits, and the other end is set to the ground potential. Then, a clock CK is supplied to the gate terminal of the p-type MOS FET 54 on the power supply voltage VDD side via an inverter 56 as a polarity inversion element. An input signal sin is given to each gate terminal of the p-type MOS FET 52 and the p-type M0SFET 53.
  • the input signal s i n can be dynamically held by the parasitic capacitance C to output V o11.
  • a photoexcitation current Ih1 is generated in the p-type M ⁇ SFETs 51 and 52
  • a photoexcitation current Ih2 is generated in the p-type MOSFETs 53 and 54. Circuit malfunctions.
  • the dynamic circuit 50 of the present example has an anode A connected to the output terminal Vout and a voltage V DD having the same potential as the power supply voltage VDD applied to the cathode K.
  • a semiconductor circuit of No. 2 and a diode 55 as a carrier cancel element are formed.
  • 9A and 9B show the surface of a chip having a layer structure in which a p-type well region 62 is formed on an n-type substrate 61 and an n-type region (n +) 63 is formed in the p-type well region 62.
  • the figure also shows that external light is applied from the back and back.
  • FIG. 9A when light is irradiated from the surface of the chip, wavelength components of about 400 to 800 nm are absorbed at the boundary between the n-type region 63 and the p-type well region 62.
  • a carrier in this case, a hole
  • photoexcitation is generated by photoexcitation.
  • the relationship between the wavelength component of external light absorbed and the current Ih generated at this time is shown by the characteristic (a) in FIG.
  • p-type At the boundary between the region 62 and the region consisting of the n-type substrate 61 below (indicated by the n-type substrate region 64), a wavelength component of about 400 to 1000 nm is absorbed, and the carrier generated by optical excitation (in this case) Produces an electron).
  • the relationship between the wavelength component of the external light absorbed and the current Ih, which is sometimes generated, is shown by the characteristic (b) in FIG.
  • a wavelength component of about 700 to 1200 nm is formed at the boundary between the n-type substrate region 61 and the p-type well region 62. Is absorbed, and carriers (in this case, holes) are generated by photoexcitation. The relationship between the wavelength component of the external light to be absorbed and the current Ih generated at that time is shown by the characteristic (d) in FIG.
  • xn is the depth of the n-type region 63
  • Xp is the depth of the p-type well region 62
  • Xs is the thickness of the n-type substrate 61.
  • Xp is preferably 5 to 10 m
  • Xs is preferably 500 to 600 zm.
  • the photocurrent is expressed by the following equation. That is, in the boundary region between the n + region and the P-well region, the photocurrent density is jp, the wavelength of light is obtained, the Planck constant is h, the absorption coefficient of silicon Si is a, and the incident energy of light is PO. , The charge q, the speed of light C, the hole diffusion length Lp, the electron diffusion length Ln, and the quantum efficiency
  • the hole diffusion length Lp is 0.3 to 0.5 jam
  • the electron diffusion length Ln is 30 to 40 / m
  • the quantum efficiency is 1.
  • the P substrate the N substrate, the irradiation from the back side, and the irradiation from the front side, by using the above formulas 1 to 4 and the spectral sensitivity characteristics,
  • the groove depth, the surface area, and the like of the well region, the impurity region, the impurity region of the carrier cancel element, and the like can be estimated.
  • FIG. 11 shows a case where the carrier cancellation element of the present invention is used to trim the voltage of an input terminal of an operational amplifier, particularly an operational amplifier used as an operational amplifier used in a regulator for an oscillation circuit used in a liquid crystal display device. This shows the case where the present invention is applied to the circuit of FIG. In the operational amplifier ⁇ P 1 as the operational amplifier in FIG. 11, the output voltage Vo is
  • V 0 (1 + (Rb / R a)) * V r e g (Equation 5)
  • the first semiconductor circuit 70 has an operational amplifier 0P1 and a trimming circuit 71 for trimming the voltage of the input terminal (1) of the operational amplifier 0P1.
  • the trimming circuit 71 adjusts the voltage input to one of the input terminals of the operational amplifier 0P1 by varying the resistance values Ra and Rb.
  • the trimming circuit 71 includes a plurality of resistors R 1 to Rn arranged in series in a multistage to form a high-resistance circuit, an input terminal of an operational amplifier OP 1, and a plurality of resistors.
  • a transmission gate 72 (72-1 1 ⁇ 72-2 1 ⁇ ⁇ as a plurality of switching means arranged in a matrix array to trim the input voltage of the operational amplifier 0 P 1 72— 3 1 ⁇ 72— 4 1 ⁇ 72-1 2-72-22 ⁇ ⁇ ⁇ )
  • a diode 78 (84) as a second semiconductor circuit and a carrier canceling element is provided in each of a plurality of transmission gates 72 as switching means.
  • FIG. 13 shows a planar structure of such a transmission gate 72 and a diode 78 (84).
  • the transmission gate 72 is formed by a Pch transistor section 74 and an Nch transistor section 80 provided symmetrically with the Pch transistor section 74.
  • the Nch transistor section 80 is formed slightly larger than the Pch transistor section 74.
  • the n region 78 constituting the diode is formed in a ring shape around the periphery of the Pch transistor portion 74.
  • the P- region 84 constituting the diode is formed in a ring shape around the periphery of the N-channel transistor 80.
  • the Pch transistor section 74 includes a plurality of planar square shapes, such as a two-stage polysilicon layer.
  • nst regions 77 formed between the polysilicon layers 76, and a channel stop layer and a p region 75 formed in the nst region 77.
  • the Nch transistor section 80 includes a plurality of planar square shapes, for example, two-stage polysilicon layers.
  • n-region 81 formed in the polysilicon layer 82 an n-region 81 formed in the polysilicon layer 82, a plurality of, for example, three channel stop layers pst regions 83 formed between the polysilicon layers 82, and a channel stop layer ns and an rT region 81 formed in the t region 83.
  • the transmission gate 72 has a diode configuration as a carrier canceling element
  • the Nch transistor section 80 has a diode configuration.
  • a p-region 84 forming one diode is formed in a ring shape around the N-ch transistor section 80.
  • an n-region 78 forming a diode is It is formed in a ring shape around the periphery of the channel transistor portion 74.
  • the transmission gate transistor of this example is different from a normal transistor as shown in FIG. That is, the transistor shown in FIG. 13 shows a case in which two pairs of high voltage transistors are provided.
  • FIG. 14 shows the structure of a pair of high breakdown voltage transistors.
  • the Nch portion 90 of the high breakdown voltage transistor includes an N-type semiconductor substrate 97, a P-well 96 formed on the N-type semiconductor substrate 97, and a P-well An oxide film for element isolation formed at intervals on 96, and an rT-type impurity layer 911 formed on the surface of N-type semiconductor substrate 97 of P-well 96 between the oxide films. , 91-2, a boundary region between the P-well 96 and the N-type semiconductor substrate 97, and a p-type impurity layer 9 as a carrier cell element formed on the surface of the N-type semiconductor substrate 97.
  • n st a channel stop layer n st, p st as an anti-reversal layer formed on the back surface of the oxide film for element separation, and a central silicon stop layer n st; a polysilicon gate formed between the n st Electrodes 92.
  • FIG. 14A is a plan view of the Nch portion 90 of the high breakdown voltage transistor having the above-described cross-sectional structure.
  • a polysilicon gate electrode 92 is formed at the center, and an oxide film 92 is formed around the polysilicon gate electrode 91.
  • a pair of planar n-type impurity layers 91-1 and 91-2 are formed symmetrically with respect to the oxide film 91 as a center.
  • a guard ring of the P- type impurity layer 95 constituting the carrier cell is formed.
  • Figure 14C shows a circuit diagram of the transmission gate having such a cross-sectional and planar configuration, in which the high-voltage transistors and the P-cancelling element of the nch part are connected. It is shown.
  • the type impurity layer 91-1 is a drain region
  • the n, type impurity layer 91-2 is a source region.
  • the type impurity layer 95 constituting the diode should be formed in a ring shape around the periphery of the transistor.
  • the carrier cancellation element can be formed with the minimum dimensions according to the design rules, and the layout area can be made extremely small, so that high integration and high density of the chip can be achieved.
  • An electronic device configured using a semiconductor circuit including the above-described power supply circuit includes a display information output source 1000, a display information processing circuit 1002, a display drive circuit 1004, It comprises a display panel such as a liquid crystal panel 106, a clock generation circuit 1008, and an LCD power supply circuit 110.10.
  • the display information output source 100000 includes a memory such as a ROM and a RAM, a tuning circuit for tuning and outputting a TV signal, and the like. Output display information such as video signal.
  • the display information processing circuit 1002 processes and outputs display information based on the clock from the clock generation circuit 1008.
  • the display information processing circuit 1002 can include, for example, an amplification / polarity inversion circuit, a phase expansion circuit, a rotation circuit, a gamma correction circuit, a clamp circuit, or the like.
  • the display drive circuit 104 is configured to include a scan-side drive circuit and a data-side drive circuit, and drives the liquid crystal panel 106 for display.
  • a COG (chip-on-glass) type driving circuit of a liquid crystal display is formed, a semiconductor circuit including an LCD power supply circuit 110 and a display driving circuit 100 0 4 and the display panel 106 are formed on the same substrate.
  • the LCD power supply circuit is formed by an IC chip or the like
  • the LCD power supply circuit is mounted on a transparent substrate or a translucent substrate.
  • Transparent substrate forms semiconductor layer
  • the semiconductor device is made of a material (for example, glass or the like) suitable for forming
  • the semiconductor device is formed directly on the substrate and a liquid crystal driving circuit that drives a pixel electrode arranged in a matrix of the liquid crystal display panel. Then, the above-mentioned LCD drive circuit is provided internally.
  • the LCD power supply circuit 1010 includes an electronic volume circuit and a booster circuit (not shown) at a stage preceding the bias circuit.
  • the LCD power supply circuit 1010 is also used as a main power supply circuit for supplying power to each of the above-described circuits.
  • a dedicated LCD power supply circuit for the display panel 1006 may be provided separately.
  • the above-mentioned bias circuit and voltage follower circuit are used for the dedicated LCD power supply circuit, and are particularly mounted as ICs in the display drive circuit 1004.
  • electronic devices with such a configuration include multimedia-compatible personal computers (PCs) and engineering 'workstations (EWS), mobile phones (cellular phones), PHS, word processors, televisions, electronic organizers, electronic dictionaries, electronic dictionaries, etc.
  • PCs personal computers
  • EWS engineering 'workstations
  • PHS word processors
  • televisions electronic organizers
  • electronic dictionaries electronic dictionaries
  • Examples include a desktop computer, a car navigation system, a GPS, a POS terminal, and a device equipped with a touch panel.
  • a pager 1100 shown in FIG. 17 is a semiconductor including a metal frame 1102, a liquid crystal display substrate 1103, a light guide 1106 having a knock light 1106a, the above-described LCD power supply circuit, and the like.
  • the two elastic conductors 1 114 and 1 116 and the film carrier tape 1 118 connect the liquid crystal display substrate 1103 and the circuit board 1108.
  • the liquid crystal display substrate 1103 is a liquid crystal sealed between two transparent substrates 1104a and 1104b, thereby forming at least a dot matrix type liquid crystal display panel.
  • a drive circuit 1004 shown in FIG. 16 or a display information processing circuit 1002 in addition thereto can be formed.
  • LCD table Circuits not mounted on the display substrate 1103 are external circuits of the liquid crystal display substrate, and in the case of FIG. 17, can be mounted on the circuit substrate 1108.
  • FIG. 17 shows the configuration of the pager
  • a circuit board 13 08 is required in addition to the liquid crystal display substrate 113, but a liquid crystal display device is used as one component for electronic equipment.
  • the minimum unit of the liquid crystal display device is the liquid crystal display substrate 1103.
  • a liquid crystal display substrate 1103 fixed to a metal frame 1302 serving as a housing can be used as a liquid crystal display device, which is a component for electronic devices.
  • the liquid crystal display substrate 1103 and the light guide 1106 provided with the black light 110a are provided in the metal frame 1102.
  • a liquid crystal display device can be configured by incorporating the device.
  • the liquid crystal display panel is driven at a stable voltage.
  • a liquid crystal display device that can be provided.
  • the glass substrate may be located on the front side and the LCD panel substrate may be located on the back side, or the glass substrate may be located on the back side and the LCD panel substrate may be located on the front side.
  • FIG. 18 shows a mobile phone 1200.
  • the mobile phone 1200 has a liquid crystal display 1 2 10 incorporating one or more IC chips 1 2 1 2 formed of a semiconductor circuit including the above-described power supply circuit and an input key 1 2 2 Has zero.
  • the above-described electronic device is, for example, a portable electronic device using a battery (including a solar cell).
  • the control means of the liquid crystal display device built in such an electronic device includes a CPU, an oscillation circuit, a frequency dividing circuit, a timer, a main body power supply circuit for the electronic device, a ROM, a RAM, a control circuit, a communication interface (not shown). It is preferable to include an input circuit and an output circuit as one-face circuit.
  • the above-mentioned liquid crystal display device can be used not only for mobile phones but also for personal digital information devices (Personal Digital Devices), which are one of electronic devices.
  • the information equipment has an IC card, a simultaneous interpretation system, a handwriting screen, a video conference system, a map information system, a data creation system, etc., and these images are displayed by the liquid crystal display device of the embodiment.
  • an input / output interface unit may be formed to include a speaker, a microphone, an input pen, an earphone, and the like.
  • a semiconductor device is not limited to an IC for a power supply circuit, but may be various other IC chips, for example, a shift register circuit.
  • the present invention may be applied to a drive circuit, an A / D conversion circuit, a regulator circuit, an operational amplifier, and a high-resistance circuit that handles analog signals such as DRAM and SRAM.
  • the bias current is small and the resistance is high.
  • high resistance locations include DRAM, E 2 ROM, a location where a voltage is created by resistance division, a junction with a driver on the Pch, a serial ROM, and a memory such as 10M for $ 00. Circuit, and the like.
  • the first semiconductor circuit when the carrier is substantially not affected by the irradiation of external light, the first semiconductor circuit is not affected. Does not require a second semiconductor circuit.
  • one second semiconductor circuit is not necessarily provided for one first semiconductor circuit. For example, when external light is irradiated, the current generated by a plurality of first semiconductor circuits may be canceled by the current generated by one second semiconductor circuit. Conversely, a configuration may be employed in which the current generated by one first semiconductor circuit is canceled by the current generated by a plurality of second semiconductor circuits.
  • the LCD panel substrate may be transparent or translucent.
  • the incident external light includes both natural light and artificial light, and it does not matter whether it is visible light or not.
  • the first semiconductor circuit includes, for example, a MOSFET, a MOS diode, and the like. Circuit, element and the like. Examples of the second semiconductor circuit include other circuits and elements such as a MOSFET, a diode, and a p-type or n-type resistor.
  • the present invention can be applied to a configuration in which light cannot be cut off from the back surface in another module form, for example, a TCP (Tape Carrier Package).
  • a TCP Transmission Carrier Package
  • the first semiconductor circuit and the second semiconductor circuit are one IC, but depending on the situation, an IC for the first semiconductor circuit and an IC for the second semiconductor circuit are separately formed. You may.
  • the type of the carrier generated as the second current in the second semiconductor circuit may be the same as or different from the carrier generated as the first current in the first semiconductor circuit. Is also good. That is, when the first semiconductor circuit generates electrons by external light, the second semiconductor circuit may generate electrons or holes. Conversely, when the first semiconductor circuit generates holes by external light, the second semiconductor circuit may generate holes or electrons.
  • the second semiconductor circuit may be, for example, an n-type MOS element, a p-type MOS element, or the like, and the carrier generated by the element by the irradiation of external light is affected by the electrons generated by the n-type MOSFET ( Influence on the operation of the circuit)
  • the second semiconductor circuit may be connected to the first semiconductor circuit so as to eliminate a part or all of the voltage fluctuation by increasing or decreasing the voltage. Does not matter.
  • the first semiconductor circuit and the second semiconductor circuit are arranged as close as possible, but on average, When external light is irradiated, the first semiconductor circuit and the second semiconductor circuit for canceling a carrier generated by photoexcitation in the first semiconductor circuit do not always need to be arranged close to each other. .

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Description

明 細 書 半導体装置及び液晶表示装置並びにそれらを含む電子機器 技術分野
本発明は、 半導体装置及び液晶表示装置並びにそれらを含む電子機器に関し、 特に、 外光に晒される環境で使用される半導体装置に関する。 背景技術
一般に、 半導体回路に光を照射すると、 半導体回路内に電流が発生するため、 半導体回路が誤動作する。 従って、 基本的に半導体回路においては、 このような 光による電流の発生を防止するために、 光を遮光するようにパッケージする実装 形態が採用されている。 具体的には、 半導体回路が形成されたェ Cチップは、 モ
—ルド材等の回路基板上に搭載されてパッケージされ、 このパッケージされた回 路基板と L C Dパネル基板とをヒートシール等により接続することで、 液晶表示 装置が形成される。 或いは、 導電膜が形成されたテープ上に I Cチップを実装し た T C P (テープキャリアパッケージ） を L C Dパネル基板に接続することで、 液晶表示装置が形成される。
このような実装形態 （T C Pやパッケージになっているもの） では、 実装箇所 でモールド材等を使用し光を遮蔽することは可能である。
しかしながら、 L C Dパネル基板の側方に I Cチップを搭載した、 いわゆる C 0 G (チップオングラス） と称される実装モジュールの形態においては、 L C D パネル基板を構成するガラス基板の上に I Cチップが搭載されるために、 I Cチ ップをパッケージできず、 光を遮断することができない。
この点について、 例えば図 1 9に示すような液晶駆動回路を用いて詳述する。 図 1 9 A、 1 9 Bには、 一般的な液晶ディスプレイの C O G (チップオングラス） タイプの駆動回路の一例が示されている。 尚、 本明細書では、 外光に晒される環 境で使用される半導体回路を、 以下 「主回路」 と言う。 図 1 9 Aにおいて、 透明なガラス基板 1 3 8 1と L C Dパネル 1 3 8 2との間 には液晶 L Cが封入されている。 ガラス基板 1 3 8 1には、 画素電極アレイ （画 素電極アレイを形成する層） 1 3 8 3が形成されている。 また、 ガラス基板 1 3 8 1上には、 例えば I Cチップ等の半導体素子にて形成された主回路 1 3 8 4が 形成されている。 この主回路 1 3 8 4として、 例えばシフ トレジスタ回路、 ドラ イブ回路、 電源回路等が挙げられる。 以下、 この主回路の一例として電源回路を 用いるものとする。
図 1 9 Bには、 図 1 9 Aで示した主回路の一部が拡大して示してある。 主回路 1 3 8 4は、 異方性誘電膜 （A F C ) 1 3 8 5を介して、 ガラス基板 1 3 8 1上 にマウントされている。 尚、 主回路 1 3 8 4から引き出された端子は、 図示しな いフレキシブルコネクタを介して外部回路に接続される。 また、 主回路 1 3 8 4 は、 回路保護用の不透明な樹脂層 1 3 8 6と、 図示しない遮蔽用のアルミニウム 膜とで被覆される。 このため、 主回路 1 3 8 4は、 図 1 9 A、 1 9 Bの上方側か ら直接光に晒されることはない。
ところが、 L C Dパネル 1 3 8 2を通過する光 （例えば、 ノ ックライ 卜からの 光、 自然光等） のうちの一部が、 図 1 9 Aの矢印 Fで示す経路で、 ガラス基板 1 3 8 1の内部を介して主回路 1 3 8 4に照射される。 このため、 主回路 1 3 8 4 内では、 通常の駆動電流以外にこの光に基づくキャリアが光励起され、 主回路 1 3 8 4内に不要な電流が生成される （以下、 この電流を 「光励起電流」 と言う） c このような不都合を解消するために、 異方性導電膜 1 3 8 5を完全に不透明に したり、 異方性導電膜 1 3 8 5に顔料を含ませる等の方法により遮光を行い、 上 記光励起電流の発生を防止することが考えられる。
しかし、 ガラス基板 1 3 8 1の表面にァライメント用のマークを形成して、 I Cチップに形成された主回路 1 3 8 4をマウントする場合には、 I Cチップとガ ラス基板とのボンディングの際に、 上記マークが異方性導電膜 1 3 8 5により隠 蔽されてしまい、 主回路 1 3 8 4とガラス基板 1 3 8 1とのァライメントができ ない。
また、 仮に、 異方性導電膜 1 3 8 5を不透明にして、 上記ァライメントを良好 に行なうことが可能となったとしても、 上記顔料により半導体回路の電気的、 ィ匕 学的特性が劣化するおそれがある。
さらに、 異方性導電膜 1385は、 上下方向で押圧することで、 その内部に含 まれる金属粒子を相互に接触させて、 押圧部分を電気的に導通させている。 この ため、 遮光作用を高めるために異方性導電膜 1385を厚く形成すると、 押圧に よる上記金属粒子が相互接触が良好に行われず、 電気的な導通を確保できない。 次に、 主回路 1384の回路構成について説明する。 ここで、 上記主回路を構 成する電源回路は、 L CDパネル及び L CD駆動回路を電圧降下法、 MLS等を 用いて駆動するために、 通常複数段例えば 5段の異なる出力 Vo u t l〜Vou t 5を備えたバイアス回路を有する。 そして、 上記した光励起電流が電源回路内 に生じた場合の問題点を、 図 20を参照しながら以下に説明する。
図 2 OAは、 従来の電源回路を示す回路図である。 この電源回路は、 n型 FE T 139 1〜 1395が多段に接続された多段接続回路にて形成され、 一方端に バイアス電圧 VDDが、 他方端に V 1が各々与えられる。 また、 この多段接続回 路の両端から電圧 Vou t 0及び Vout 5が出力される。 そして、 FET 13 91のソース電極と FET 1392のドレイン電極との間、 F E T 1392のソ —ス電極と FET 1393のドレイン電極との間、 FET 1393のソース電極 と FET 1394のドレイン電極との間、 FET 1394のソース電極と FET 1395のドレイン電極との間から、 ボルテージフォロワ回路 A 1〜A4を介し て各々電圧 Vout l〜Vout 4が出力される。
図 20Bは、 上記電源回路の FET 139 1、 1392部分の構造を示す断面 図である。 FET 139 1、 1392は、 n型基板 1401上により形成されて いる。 n型基板 1401には p型ゥエル領域 1402が形成され、 この p型ゥェ ル領域 1402内に n型ドレイン領域 1403及び n型ソース領域 1404が形 成されている。 また、 n型ドレイン領域 1403と n型ソ一ス領域 1404間の 上方には、 図示しない絶縁層を介してゲート電極 1405が形成されている。 F E T 1391のゲート電極 1405、 n型ドレイン領域 1403、 及び n型基板 1401には、 VDDが与えられている。 この VDDは、 Vout 0の出力端子 に接続され、 また、 F Ε Τ 1391の η型ソース領域 1404、 F Ε Τ 1392 の η型ドレイン領域 1403は、 出力端子 Vout 1に接続されている。
以下、 FE T 1392と FE T 1393との接続、 FET 1393と FET 1
394との接続、 FET 1394と FET 1395との接続は、 F E T 1391 と FET 1392との接続と同様に、 前段の F E Tの n型ソース電極は、 後段の FE Tの n型ドレイン領域とゲート電極に接続される。 さらに、 各 FETの接続 ラインは、 ボルテージフォロワ回路 A 2、 A3、 A4へを介して出力端子 Vo u t 2〜V o u t 4に接続される。
図 2 OBでは、 n型基板 1401の裏面側から、 エネルギー hレの外光が照射 された場合を示している。 ここで、 hはプランク定数、 ソは c/人 ( c ：光速、 λ：波長） である。 この外部光 （以下、 外部光を 「hレ」 と表す） が照射される と、 hレのうちある範囲の波長成分 （hレ A) により n型基板 1401の n型基 板領域 1406に正孔が生成される。 一方、 hレのうちある範囲の波長成分 （h レ B) により p型ゥエル領域 1402に電子が生成される。 これにより、 n型基 板領域 1406において生成された正孔のうち一部は、 n型基板領域 1406と p型ゥエル領域 1402との境界を越えて p型ゥエル領域 1402に到達する。 また、 p型ゥエル領域 1402において生成された電子の一部は、 上記境界を越 えて n型基板領域 1406に到達する。 図 20 Bでは、 このときに生じる光励起 電子を 「―」 で示し、 光励起電流を、 F E T 1391について I hレ a 1で、 F ET 1392について I hレ a2で示してある。
一方、 hレのうちある範囲の波長成分 （hレ C) により n型ドレイン領域 14 03及び n型ソース領域 1404に正孔が生成され、 その一部は、 p型ゥエル領 域 1402に到達する。 また、 上記 hレ Bで示したある範囲の波長成分により生 成された電子のうちの一部は、 n型ドレイン領域 1403及び n型ソース領域 1
404に到達する。 図 20 Bでは、 このときに生じる光励起電流を、 FET 13 91、 1392について、 各々 I hレ b、 I hレ cで示してある。
図 21 Aは、 光が照射されていない時の図 20 Aの等価回路であり、 図 2 IB は、 光が照射されている時の図 20 Aの等価回路を示す。 光が照射されていない 時は、 図 21 Aに示すように、 各 FET 1391〜； L 395のドレイン . ソース 間の等価抵抗 1491、 1492、 1493、 1494、 1495の抵抗値は互 いに同一であり、 各 FET 139 1〜1395の電圧降下の値は各々一定に保た れている。
しかし、 光が照射されるときには、 図 21 Bに示すように、 各 FET 1391 〜 1395のドレイン ' ソース間の等価抵抗 1491、 1492、 1493、 1 494、 1495は、 実質上異なった値を持つ。 即ち、 前述した光励起電流 I h レ b、 11 レ 0は、 その値が実質上同じで、 その向きは相互にキャンセルする向 きに流れるので、 等価抵抗 1491、 1492、 1493、 1494、 1495 の抵抗値に影響を与えることはない。 ところが、 前述した光励起電流 I hレ a 1、 I h V a 2. さらには、 図 20 Bに記さなかった F E T 1393、 FET 139 4、 FET 1395にぉける光励起電流Ihレa3、 I h v a 4, Ihレ a5は、 各々 VD Dの電圧端子と、 FET 139 1〜1395の p型ゥエル領域 1402 との間を流れる。 このため、 FET 1391〜1395の各ドレイン · ソース間 の電圧降下のバランスが崩れ、 VDD端子に遠い FE Tほど、 ドレイン ' ソース 間電圧が大きくなるといった問題が生じる。
従って、 F E T 139 1〜 1395に光が照射されると、 FET 1391~1 395を流れる電流が下段ほど増大し、 各 F E Tのィンピ一ダンスを不均一にし、 V o t 0〜Vout 5の電位が各々変動する。
このように、 ハイインピーダンスの箇所光が入射すると、 光による電流が入り、 バイァスが増え、 表示画面上の文字が見えていたのに真っ暗になってしまう等誤 動作を引き起こす。
このような、 電圧変動の発生に起因して液晶表示パネル上に表示される表示デ 一夕のデータ化け、 さらには、 液晶表示装置内のアナログ回路の電圧シフ トや同 装置内の発振回路が停止するという問題点があつた。
また、 LCDドライバでは、 ある程度耐光性がないと、 光が入射し誤動作して 表示できなくなる。 逆に、 L CDパネルは光が入らないと表示が映らないという 問題点があった。 このように、 従来構成では、 誤動作を防止し、 表示を映すには、 限界があった。
さらに、 T C Pによる実装形態であっても、 表面及び側面での実装により光を 遮断することはできるが、 裏面側からの光の入射を防止することができないため、 上記同様の問題点が生じる恐れがある。
また、 液晶表示装置においては、 低消費電力化の観点から、 低電圧仕様のもの が主流となりつつあるため、 電源回路を搭載した液晶表示装置においても、 微小 な電圧の変動が、 表示動作に大きな影響を与えることになるため、 電圧変動の少 ない電源回路が要求されるようになってきた。
本発明は、 上記した技術の課題を解決するためになされたものであり、 その目 的とするところは、 外光が主回路に照射されて光励起キヤリアが生成されても、 光学的な遮蔽手段を採用せずに、 前記光励起キヤリァの影響を解消又は低減して、 誤動作を防止しながらも表示を良好に映すことのできる半導体装置及び液晶表示 装置並びにそれらを含む電子機器を提供することにある。 発明の開示
本発明の半導体装置は、 外光に基づいて励起される第 1の電流が生成される少 なく とも一つの第 1の半導体回路を有する。 さらに、 前記第 1の半導体回路と電 気的に接続され、 前記外光に基づいて励起されると共に、 前記外光の照射時に前 記第 1の電流の電流増加分によって生じる電圧変動の一部又は全部を解消するた めの第 2の電流が生成される少なくとも一つの第 2の半導体回路を有する。
本発明によれば、 本発明者等は、 外光の照射により第 1の半導体回路内にキヤ リアが励起した場合、 当該キヤリアによる第 1の電流の電流増加分によって生じ る電圧変動の一部又は全部を解消するための第 2の電流を、 他の第 2の半導体回 路により上記外光に基づき生成し、 これを前記第 1の半導体回路内に流すことで、 上記第 1の電流が第 1の半導体回路が外部回路や負荷に与える影響を解消又は低 減できることが解った。
また、 第 1の半導体回路を構成する基板は、 不透明であることもあるが、 通常 は透明又は半透明である。 ここで、 半透明とは、 第 1の半導体回路内に外光によ P
WO 98/57375 y りキヤリアが励起した際に、 該キヤリアが第 1の半導体回路の動作に僅かでも影 響を与える光透過の程度を意味する。 さらに、 外光は、 自然光、 人工光の双方を 含み、 可視光であるか否かは問わない。
さらに、 第 1の半導体回路は、 例えば M O S F E T、 M O Sダイオード等の他 の回路、 素子等が挙げられる。 第 2の半導体回路は、 例えば M O S F E T、 ダイ オード、 p型又は n型抵抗等の他の回路、 素子等が挙げられる。 従って、 第 1の 半導体回路が M O S F E Tである場合に使用される第 2の半導体回路は、 必ずし も M〇 S F E Tであるとは限らず、 ダイオードである場合もある。
また、 第 2の半導体回路は、 上述したように前記第 1の半導体回路が生成する 第 1の電流をキャンセルする第 2の電流を生成する。 ここで、 第 2の半導体回路 内の第 2の電流として生成されるキヤリァの種類は、 前記第 1の半導体回路内の 第 1の電流として生成されるキヤリアと同種であっても良いし異種であっても良 い。 即ち、 第 1の半導体回路が外光により電子を生成する場合には、 第 2の半導 体回路は、 電子を生成しても良いし、 正孔を生成しても良い。 逆に、 第 1の半導 体回路が外光により正孔を生成する場合には、 第 2の半導体回路は、 正孔を生成 しても良いし、 電子を生成しても良い。 例えば、 第 1の半導体回路が n型 M O S F E Tである場合には、 外光の照射により電子が過剰に生成される。 この場合、 第 2の半導体回路は、 例えば n型 M O S素子、 p型 M〇 S素子等でも良く、 当該 素子が外光の照射により生成したキヤリァが、 n型 M〇 S F E Tが生成した上記 電子の影響 （回路の動作に与える影響） をキャンセルする。
さらに、 半導体装置に形成された複数の第 1の半導体回路のうち、 外光の照射 によりキヤリァが生じても回路動作に実質上影響がない場合には、 当該第 1の半 導体回路については、 第 2の半導体回路を設ける必要はない。 また、 半導体装置 に複数の第 1の半導体回路が形成されている場合において、 1つの第 1の半導体 回路について、 1つの第 2の半導体回路が設けられるとは限らない。 例えば、 外 光が照射された際に、 複数の第 1の半導体回路が生成する電流を、 1つの第 2の 半導体回路が生成する電流によりキャンセルする場合もある。 逆に、 1つの第 1 の半導体回路が生成する電流を、 複数の第 2の半導体回路が生成する電流により キヤンセルする場合もある。
また、 本発明は、 前記第 1の半導体回路は、 前記第 1の電流により電圧上昇す る。 前記第 2の半導体回路は、 前記第 2の電流により電圧降下することが好まし い。
本発明によれば、 第 1の半導体回路内の第 1の電流による電圧変動が上昇する ような場合には、 第 2の半導体回路を、 前記電圧が上昇した分を、 下降させるよ うに形成すればよい。 これにより、 第 1の半導体回路における電圧変動を防止し て電圧を一定にし、 第 1の半導体回路の誤動作を防止できる。
また、 本発明は、 前記第 1の半導体回路は、 前記第 1の電流により電圧降下す る。 前記第 2の半導体回路は、 前記第 2の電流により電圧上昇することが好まし い。
本発明によれば、 第 1の半導体回路内の第 1の電流による電圧変動が下降する ような場合には、 第 2の半導体回路を、 前記電圧が下降した分を、 上昇させるよ うに形成すればよい。 これにより、 第 1の半導体回路における電圧変動を防止し て電圧を一定にし、 第 1の半導体回路の誤動作を防止できる。
また、 本発明は、 前記第 2の半導体回路は、 前記第 1の半導体回路と近接して 配設されることが好ましい。
本発明によれば、 第 1の半導体回路に平均して外部光が照射されないような場 合には、 上記第 1の半導体回路と、 第 2の半導体回路とは、 可能な限り近接して 配置する。 これにより、 第 2の電流を第 1の電流とほぼ等しく してキャンセルを より確実に行なうことができる。 但し、 平均して外部光が照射される場合には、 第 1の半導体回路と、 当該第 1の半導体回路に光励起により生じたキヤリアをキ ヤンセルするための第 2の半導体回路とは、 必ずしも近接して配置する必要はな い。
また、 本発明は、 前記第 1の半導体回路は、 高抵抗回路を有することが好まし い。
本発明によれば、 高抵抗回路では、 回路内に流れる駆動電流の大きさが必然的 に小さくなる。 このため、 第 2の半導体回路が形成されない場合には、 第 1の電 流の影響により、 回路内で増加する電流も大きくなり、 誤動作を引き起こすこと が少なくない。 そこで、 本発明では、 このような特に誤動作を引き起こしゃすい 高抵抗回路に、 第 2の半導体回路を接続して、 第 2の電流により第 1の電流をキ ヤンセルすることで、 第 1の半導体回路内、 即ち、 高抵抗回路内での光励起によ る第 1の電流を低減して、 過電流による高抵抗回路の誤動作等を防止できる。 また、 本発明は、 前記第 1の半導体回路は、 演算増幅器を有する。 さらに、 前 記第 2の半導体回路は、 前記演算増幅器の出力端子に接続されることが好ましい。 本発明によれば、 第 1の半導体回路が演算増幅器にて形成される場合には、 そ の出力端子に第 2の半導体回路を形成することで、 演算増幅器内の第 1の電流を 第 2の電流にてキャンセルして、 演算増幅器の誤動作を防止できる。
また、 本発明は、 前記第 1の半導体回路は、 前記演算増幅器の出力端子に形成 された分圧抵抗をさらに有する。 さらに、 前記第 2の半導体回路は、 前記第 1の 電流と、 前記分圧抵抗に生じる電流と、 による電圧変動を解消するような大きさ の前記第 2の電流が設定されることが好ましい。
本発明によれば、 演算増幅器の出力端子に複数の抵抗を有する場合には、 第 1 の半導体回路内には、 駆動電流、 第 1の電流に加えて、 抵抗により増加する電流 が生じる。 このため、 第 2の半導体回路には、 第 1の電流と上記増加分の電流を キヤンセルするように第 2の電流を設定する回路構成にすることが好ましい。 また、 本発明は、 前記第 1の半導体回路は、 ダイナミック型動作回路を有する。 さらに、 前記ダイナミック型動作回路の出力端子に接続されて電流を充放電する 充放鼋手段を有する。 前記第 2の半導体回路は、 前記出力端子に接続されると共 に、 前記充放電手段に向けて前記第 2の電流を流入するように構成されることが 好ましい。
本発明によれば、 ダイナミック型動作回路では、 出力端子に接続された充放電 手段で電荷が充電されることで、 保持動作が行われる。 このため、 通常の動作中 に、 ダイナミック型動作回路内にて、 外光に基づいて励起された第 1の電流が発 生すると、 第 1の電流により充放電手段に充電される電荷が不足する。 そこで、 第 2の半導体回路により、 この充放電手段に向けて第 2の電流を流入することで、 充放電手段での充電電荷の不足分を補うことにより、 ダイナミック型動作回路の 誤動作を防止できる。
また、 本発明は、 前記第 1の半導体回路は、 スイッチング手段を有する。 さら に、 前記第 2の半導体回路は、 前記スイッチング手段に設けられることが好まし い。
本発明によれば、 スッチング手段に、 第 1の電流が生成されると、 元来のオン オフ動作が正確に動作せず、 スィツチング手段がオン状態であるにも拘らずオフ 動作をしたり、 オフ状態であるにも拘らずオン動作をしたり等、 種々の誤動作を 引き起こされる。 そこで、 本発明では、 スイッチング手段内に第 2の半導体回路 を設けることにより、 スィツチング手段によるオンオフ制御を適正に行うことが でき、 本来オン動作するところをオフ動作したり、 オン動作するところをオフ動 作したり、 等の誤動作を防止できる。
また、 本発明は、 前記スイッチング手段は、 複数のトランスミッションゲート により形成される。 さらに、 前記第 2の半導体回路は、 複数の前記トランスミツ シヨンゲ一トに各々設けられることが好ましい。
これにより、 トランスミッシヨンゲ一卜の各々について第 2の半導体回路が形 成されることとなり、 による段階的なオンオフ制御を適正に行うことができる。 また、 本発明は、 前記第 2の半導体回路は、 接合ダイオードよりなることが好 ましい。
本発明によれば、 接合ダイオード等の簡単な素子を用いることで、 第 2の電流 を生成できる。 これにより、 第 2の半導体回路を複雑な回路構成にすることなく 形成でき、 素子の占有領域を小さく して半導体回路の高集積化に寄与できる。 また、 本発明は、 前記第 1の半導体回路は、 少なくとも一つの第 1導電型の卜 ランジス夕を有する。 さらに、 前記第 2の半導体回路は、 前記第 1導電型のトラ ンジス夕と逆の導電性を有する少なくとも一つの第 2導電型のトランジスタを有 する。 さらに、 前記第 1導電型のトランジスタと前記第 2導電型のトランジスタ とで相補を形成することが好ましい。
本発明によれば、 第 1の半導体回路が第 1導電型のトランジス夕である場合、 当該第 1導電型のトランジスタと、 当該第 1導電型のトランジスタの光励起によ り生じたキヤリアをキャンセルするための第 2の半導体回路とは、 C M O S構造 を形成することができる。 即ち、 C M O Sの一方が第 1の半導体回路として動作 し、 他方が第 2の半導体回路として動作する。
本発明の一態様に係る半導体装置は、 半導体基板中に形成された第 1導電型の 第 1領域に形成されると共にゲート電極を有し、 前記第 1領域と電気的に接合さ れて前記第 1領域と逆の導電性を有する第 2導電型の第 1不純物領域をソース領 域とし、 第 2導電型の第 2不純物領域をドレイン領域とする第 2導電型の第 1の 素子を有する。 さらに、 前記半導体基板中に形成され、 少なくとも前記半導体基 板内の前記第 1領域のの近傍に形成される第 1導電型の第 3不純物領域を少なく とも有し、 少なくとも前記第 1領域と前記第 3不純物領域とを電気的に接合する ことにより構成される第 2の素子を有する。
本発明によれば、 第 1の素子には、 半導体基板の裏面側から外光が照射される と、 第 1領域内にキャリアが発生する。 また、 第 2の素子の第 3不純物領域にも キャリアが生成される。 従って、 第 1領域と第 3不純物領域とが電気的に接合す ることで、 第 2の素子内のキャリアにより、 第 1の素子内に生成されたキャリア をキャンセルすることができる。 これにより、 第 1の素子に外光が照射されても、 第 1の素子内に生成されるキヤリアにより第 1の素子内に電流が生じることなく、 第 1の素子自体やこの第 1の素子に接続される周辺回路の誤動作等を防止できる。 ここで、 第 1の素子内には、 第 1不純物領域から第 1領域へ向けても各々キヤ リアが生成されるが、 これらは第 1領域内で互いにキャンセルされるので、 第 1、 第 2不純物領域と第 1領域との接合によるキヤリァの生成分は考慮しなくてもよ い。
また、 第 1領域、 第 3不純物領域等の溝深さは、 半導体基板の表面側や裏面側 からの外光、 外光の種類等に応じた分光感度特性に基づき、 互いに良好にキャン セルし合うよう設定すればよい。
また、 本発明では、 前記第 1、 第 2、 第 3不純物領域が形成されない前記半導 体基板の一方の面より外光が照射される。 さらに、 前記第 2導電型の前記第 1の 素子は、 N型トランジスタにて形成される。 前記第 2の素子の前記第 3不純物領 域は、 前記第 2導電型の第 1の素子の前記第 1又は前記第 2不純物領域よりも大 きく形成されることが好ましい。
本発明によれば、 第 2の素子で生成されるキャリアを、 第 1の素子内で生成さ れるキヤリアよりも多くかほぼ等しく形成することで、 第 1の素子内に余分な電 流を生じさせることなく、 電圧変動の防止を行なうことができる。
また、 本発明では、 前記第 1、 第 2、 第 3不純物領域が形成されない前記半導 体基板の一方の面より外光が照射されることが好ましい。 さらに、 前記第 2の素 子の前記第 3不純物領域は、 前記外光に基づく前記第 3不純物領域のキヤリァ発 生量と、 前記第 2導電型の第 1の素子の前記第 1又は前記第 2不純物領域のキヤ リァ発生量と、 がほぼ等しくなるような大きさに形成されることが好ましい。 本発明によれば、 このようにすることで、 第 1の素子内のキャリアを、 第 2の 素子内のキヤリァにより確実に実質的にキヤンセルして電圧変動を防止できる。 また、 本発明は、 前記第 3不純物領域と前記第 2不純物領域との間隔が、 デザ ィンルール上の最小寸法に形成されることが好ましい。
本発明によれば、 断面構造において、 レイアウ ト面積を小規模化して半導体装 置のコンパク ト化、 低コス ト化が図れ、 チップ面積を格段に小さくできる。 また、 本発明は、 前記第 3不純物領域は、 前記第 1及び第 2不純物領域の周囲 にリング状に形成されることが好ましい。
本発明によれば、 平面構造においても、 レイアウト面積を小規模化して最適な 第 2の素子の形状を実現して、 チップ面積の縮小化に寄与できる。
また、 本発明では、 前記第 1、 第 2、 第 3不純物領域が形成されない前記半導 体基板の一方の面より外光が照射される。 また、 前記第 2導電型の前記第 1の素 子は、 P型トランジスタにて形成される。 さらに、 前記第 2の素子の前記第 3不 純物領域は、 前記第 2導電型の第 1の素子の前記第 1又は前記第 2不純物領域よ りも小さく形成されることが好ましい。
本発明によれば、 第 1の素子が第 1導電型で形成される場合には、 このように 形成することで、 第 1素子内のキヤリアと第 2素子内のキヤリアの生成量をほぼ 等しくして、 キャンセルを良好に行なうことができる。
本発明の液晶表示装置は、 透明又は半透明の基板にて構成された液晶表示パネ ルを有する。 さらに、 前記液晶表示パネルと同一基板上に形成された上述の半導 体装置を有する。
本発明によれば、 半導体装置が半導体チップ等にて形成される場合は、 当該半 導体装置は、 透明基板又は半透明基板上にマウントされる。 このように、 透明基 板又は半透明基板にマウン卜される場合にも、 半導体装置を液晶表示装置に適用 できる。
本発明の液晶表示装置は、 液晶表示パネルのマトリックス状に配置された画素 電極を駆動する液晶駆動回路に、 上述の半導体装置を内在させている。
本発明によれば、 上述の半導体装置は基板に設置されるが、 当該基板が半導体 層を形成するために適した材料 （例えば、 ガラス等） である場合には、 前記半導 体装置は、 当該基板に直接形成される。 このように、 半導体装置が基板に直接形 成される場合にも、 上述の半導体装置を適用した液晶表示装置が形成できる。 尚、 液晶駆動回路に内在される半導体装置としては、 例えば電源回路、 A/D 変換回路、 レギユレ一夕、 オペアンプ、 D R AMや S R A M等のアナログ信号を 扱う高抵抗回路等に好ましく適用される。
本発明の電子機器は、 上述の液晶表示装置を有している。 これにより、 光によ る電圧の変動に起因した表示の文字バケゃ発振回路の停止といった誤動作を防止 でき、 強い夏の日ざしや蛍光燈下での使用可能とする電子機器を提供できる。 図面の簡単な説明
第 1図は、 本発明に係る半導体装置の実施の形態の一例を示し、 n型基板領域 と P型ゥエル領域との p n接合を考慮した電源回路の回路図である。
第 2 A図は、 第 1図の電源回路の n型 M O S F E Tの構造を示す断面図である c 第 2 B図は、 第 1図の電源回路のキヤリァキヤンセル素子の構造を示す断面図 である。
第 3 A図は、 第 1図の電源回路の構造の他の例を示し、 構造のレイアウトを示 Λ
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す平面図である。
第 3 B図は、 第 3 A図に対応する断面構造を示す断面図である。
第 4 A図は、 第 1図の電源回路のキヤリアキヤンセル素子の断面構造を説明す るための断面図であり、 P +領域と n +領域とが等しい場合を示す。
第 4 B図は、 第 1図の電源回路のキヤリアキヤンセル素子の断面構造を説明す るための断面図であり、 P +領域が n +領域より大きい場合をそれそれ示す。 第 5図は、 本発明に係る半導体装置を、 液晶ディスプレイの駆動回路内のオペ アンプに適用した実施の形態を示す回路図である。
第 6図は、 本発明に係る半導体装置を、 液晶ディスプレイの駆動回路内のオペ アンプに適用した他の実施の形態を示す回路図である。
第 7図は、 本発明に係る半導体装置を、 液晶ディスプレイの駆動回路内のオペ アンプに適用した他の実施の形態を示す回路図である。
第 8 A図は、 本発明に係る半導体装置を、 液晶ディスプレイの駆動回路内のダ ィナミックホールド回路に適用した実施の形態を示す回路図である。
第 8 B図は、 第 8 A図の動作を示すタイミングチャートである。
第 9 A図は、 n型基板に p型ゥエル領域を形成し、 この p型ゥエル領域内に n 型領域 （n + ) を形成した層構造をなすチップの表面から外部光を照射した様子 を示す図である。
第 9 B図は、 n型基板に p型ゥエル領域を形成し、 この p型ゥエル領域内に n 型領域 （n + ) を形成した層構造をなすチップの裏面から外部光を照射した様子 を示す図である。
第 1 0図は、 第 9 A図、 第 9 B図に示した構成の半導体チップにおいて、 吸収 される外部光の波長えとこの時に生じる電流 I hレとの関係を示す特性図である c 第 1 1図は、 本発明に係る半導体装置を、 ハイインピーダンス抵抗を有するォ ぺアンプに適用した実施の形態を示す回路図である。
第 1 2図は、 第 1 1図のトリ ミング回路の詳細を示す回路図である。
第 1 3図は、 第 1 2図のトランスミ ッションゲ一トの構造のレイァゥ卜の詳細 を示す平面図である。 第 1 4 A図は、 第 1 2図のトランスミッシヨンゲートを N c h高耐圧構造にし た場合を示し、 レイアウトの詳細を示す平面図である。
第 1 4 B図は、 第 1 4 A図に対応する断面図である。
第 1 4 C図は、 第 1 4 A図の構造を機能的な回路構成で表現した場合の回路図 である。
第 1 5図は、 電源回路のキヤリアキャンセル素子及び M O S F E Tの断面構造 を説明するための断面図である。
第 1 6図は、 本発明が適用される電子機器のブロック図である。
第 1 7図は、 本発明が適用されるページャの斜視図である。
第 1 8図は、 本発明が適用される携帯電話機の斜視図である。
第 1 9 A図は、 液晶ディスプレイの従来の C O Gタイプの駆動回路の形成状態 を示す説明図である。
第 1 9 B図は、 第 1 9 A図の電源回路を拡大して示す図である。
第 2 O A図は、 従来の電源回路を示す図である。 、
第 2 0 B図は、 第 2 0 A図の電源回路の部分説明図である。
第 2 1 A図は、 光が照射されていないときの第 1 9 A図の電源回路の等価回路 を示す回路図である。
第 2 1 B図は、 光が照射されているときの当該電源回路の等価回路を示す回路 図である。 発明を実施するための最良の形態
以下、 本発明を電源回路に適用した実施の形態について、 図面を参照して具体 的に説明する。
[実施の形態 1 ]
(回路構成）
図 1は、 本発明の半導体装置を液晶駆動回路の電源回路に適用した一例を示す 回路図である。 尚、 本例では、 図 1 9 A、 1 9 Bと同様、 電源回路はガラス基板 上に形成されている。 本例の電源回路 1は、 図 1に示すように、 大別して第 1の半導体回路 2と、 第 1の半導体回路 2と電気的に接続された第 2の半導体回路 3と、 を含んで構成さ れ 。
第 1の半導体回路 2は、 外光に基づいて励起される第 1の電流 I hレ a ( I h ソ a l〜Ihソ a4) が生成されるものであり、 高抵抗回路の抵抗として機能す る複数例えば 5個の第 1の素子、 主回路用半導体素子としての n型 MO S F E T 11〜 15が多段に接続された多段接続回路 10と、 各 n型 MO S FE T 1 1〜 15のソース、 ドレイン間と電圧 V out ：！ 〜 Vout 4が出力される出力端子 との間に接続された複数例えば 4個のボルテージフォロワ回路 A1〜A 4と、 を 含んで構成される。 尚、 図 1の回路では説明の便宜上、 各 MO S F E T 1 1 ~ 1 4の n型基板と p型ゥエル領域との np接合を、 ダイオード 1 11、 121、 1 31、 141で示してある。 これらを含む断面構造については後述する。
第 2の半導体回路 3は、 外光の照射時に第 1の電流 Ihレ a (I hva l〜I h v a 4 ) の電流増加分によって生じる電圧変動の一部又は全部を解消するため の第 2の電流 Ihレ b (I hレ b l〜Ihレ b4) を生成するものであり、 複数 例えば 4個の第 2の素子、 キヤリアキャンセル素子としてのダイォード 101〜 104を含んで構成される。 なお、 第 2の電流 I hソ b (Ihvb l〜Ih b 4) は、 第 1の電流 I hレ a (I hレ a l〜I hレ a4) を生成させるものと同 様の外光に基づいて励起されるものとする。
また、 本例の電源回路 1では、 液晶表示パネルを電圧降下法等で駆動するため に、 例えば 6レベルの電圧 Vo ut O〜Vout 6が出力される構成としたが、 液晶表示パネルの大きさによっては、 この他様々な電圧レベルを出力するように 第 1の半導体回路 2、 及び第 2の半導体回路 3を形成しても構わない。
さらに、 液晶駆動回路では、 低消費電力を図るために n型 MO S FE T 1 1〜 15を高抵抗回路に形成することで、 電流を減らした状態でバイアス電圧を変動 させるよう構成される。
また、 MO S F E T 1 1〜 14は、 3チャンネルあるうちの片側にしか電流が 流れないので、 一つの端子に、 同じものを集めるよう構成すれば良い。 尚、 光が照射される時のみ電流が流れるので、 例えば蛍光燈等の外光では、 7 00 lx程度であるので、 光励起電流は増えない。 例えばカメラのフラッシュを たく、 液晶表示パネルを蛍光燈の真下に近づける等の場合は、 5万 lx程度、 例 えば太陽光の下では、 10万 1 X程度の光であるので、 光励起電流が流れる。 従 つて、 強い光が入った時に、 誤動作しないよう形成すれば足りる。 逆に、 弱い光 の場合は、 液晶表示パネルを見ることができないので、 この点は考慮する必要は ない。
この多段接続回路 10は、 一方端にバイアス電圧 VDDが、 他方端に V Iが各 々与えられる。 また、 多段接続回路 10の両端から電圧 V on t 0及び V ou t 5が出力される。 MOSFET 1 1のソースと MOSFET 12のドレインとの 間、 MO S F E T 12のソースと MO S F E T 13のドレインとの間、 MOSF ET 13のソースと MOSFET 14のドレインとの間、 MOSFET 14のソ —スと MOSFET 15のドレインとの間、 からボルテ一ジフォロワ回路 A 1〜 A4を介して電圧 Vout 1〜V 0 u t 4が出力される。
なお、 図 2 Aにおいて説明するように、 各 MOSFET 1 1~14は、 n型基 板に P型ゥエル領域を形成し、 この p型ゥエル領域内に n型ドレイン領域と、 n 型ソース領域をさらに形成して構成される。 また、 本例では、 図 2 Bにおいて説 明するように、 p型ゥエル領域内に n型領域を形成したキヤリアキャンセル用素 子として動作するダイオード 101〜 104が各 MO S F E T 11-14に対応 して設けられる。
図 1では、 これらのダイォ一ド 101〜 104の各カソード Kは、 各ボルテ一 ジフォロワ回路 A 1〜A4の入力端子に接続され、 各アノード Aは、 V I端子に 接続されている。
(断面構造について）
図 2A、 2Bは、 上記電源回路内の MOS FET及びキャリアキャンセル用素 子の構造を示す断面図である。 図 2 Aにおいて、 MOSFET 11は、 n型基板 28に形成されている。 n型基板 28には p型ゥエル領域 22が形成され、 この p型ゥエル領域 22内に n型ドレイン領域 233及び n型ソース領域 24が形成 されている。 また、 n型ドレイン領域 23と n型ソース領域 24間の上方には、 図示しない絶縁層を介してゲ一ト電極 25が形成されている。 MO S FE T 11 ゲート電極 25、 n型ドレイン領域 23、 及び n型基板 21には、 VDDが与え られている。 この VDDは、 Vou t 0の出力端子に接続され、 また、 MOSF E T 11の n型ソース領域 24、 M 0 S F E T 12の n型ドレイン領域 23は、 出力端子 V out 1に接続されている。
以下、 MO S F E T 12と MO S FE T 13との接続、 M0SFET 13と M 0 S F E T 14との接続、 MOSFET 14と MQSFET 15との接続は、 M OSFET l lと M0SFET 12との接続と同様に、 前段の MO S FE Tの n 型ソース電極は、 後段の MO S FE Tの n型ドレイン領域とゲ一ト電極に接続さ れる。 さらに、 各 MO S F E Tの接続ラインは、 ボルテージフォロワ回路 A2、 A3、 A4へを介して出力端子 Vo u t 2〜Vout 4に接続される。
図 2B、 2Aでは、 n型基板 21の裏面側から、 エネルギー hレの外光が照射 された場合を示している。
また、 各接続ラインからは A 2、 A3、 A 4への出力電圧 （Vout 2〜Vo u t 4) 端子、 及び図 2 Bに示すダイォ一ド 102~ 104が、 カソ一ド端子 b 2〜b 4に接続される端子 a 2〜a 4に引出されている。
図 2 Bは、 ダイォ一ド 101〜 104が n型基板 21に形成された様子を示し ている。 各ダイォ一ド 101〜 104は、 P型領域 26内に n型領域を形成する ことにより構成されている。 各 p型領域 26 (即ち、 ダイオード 101〜 104 の各アノード A) には電圧 V 1が与えられており、 各 n型領域 （図 1に示すダイ オード 101〜： L 04の力ソ一ド K) 27からは、 端子 b l〜b4 (図 2 Aにお ける端子 a 1〜a 4に接続される） が引出されている。
次に、 光が照射された場合の光励起による電流 （キャリア） の流れについて説 明する。
図 2Aにおいて、 n型基板 2 1の裏面側から、 外光 hレが照射されると、 p型 ゥエル領域 22において生成された電子により、 例えば MOSFET 1 1では、 ァス電流 I b i a sが光励起による第 1の電流としての電流 I hレ a 1分だ け増加しょうとする。 一方、 外部光 hレは、 図 2 Bに示すダイオード 101〜 1 04にも照射される。 この外部光 hレにより、 p型ゥエル領域 26において電子 が生成され、 例えばダイオード 101では、 第 2の電流としての電流 I hレ b 1 が生じる。
ここで、 図 2 Aに示すように、 n型 MO S F E T 1 1の Pゥエル領域 26内に 電流 I hレ a 1が生成されると、 ノード a l (b 1 ) に向けて電流 I h a 1が 流れるため、 例えばノード a 1 (b 1 ) の電位は、 電流増加分上昇しょうとする。 一方、 ダイオード 101 p型領域 26より電流 I hレ b 1が生成されると、 図 2 Bに示すように、 ダイオード 101のアノード Aにより電流 I hレ b 1が V 1側 に向けて流れる。 即ち、 図 1の回路図において、 n型 MO S F E T 1 1よりノー ド a 1 (b 1 ) に向けて電流 I hレ a 1が流れることにより、 ノード a 1 (b 1 ) の電位は上昇するが、 ダイオード 101のァノ一ド Aからの電流 I hレ b 1の流 出により、 ノード a l (b 1 ) の電位は下降する。
従って、 電流 I hレ a 1と電流 I hレ b 1とが、 ほぼ等しい場合には、 電流 I hソ b lは、 この I hレ a 1をあたかもキャンセルするが如く振る舞うこととな る。 これにより、 結果としてノード a 1 (b 1) の電位は変動することなく、 安 定して一定の電位を維持ができ、 光励起による電流 I hレ a 1が M〇 S FE T 1 1にて生成されたとしても、 出力端子 Vout 1の電位は、 常に所望の電位値と なるように安定させることができる。
同様に、 MOSFET 12〜 14において生じる光励起電流 I hレ a 2〜 I h ソ a 4が発生した場合にも、 各々ダイォ一ド 102〜 104において生じる光励 起電流 I hレ b 2〜I hレ b4により、 各ノー ド a2 (b 2) 〜a4 (b4) に おける電位は一定に維持される。 従って、 出力端子 V out l〜Vout 4の電 位が一定となることにより、 出力端子 Vout l〜Vout 4に接続される例え ぱ液晶表示パネルの走査線、 あるいはデータ線を電位を、 光照射に拘らず一定に 変化させて、 良好な液晶表示パネルの駆動が可能となる。
(キャリアキヤンセル素子の断面上の位置について）
ここで、 ダイオード 10 1と M0SFET 1 1との断面上の位置関係を規定す る上で、 留意すべき事項について説明する。 ダイオード 101〜 104の位置は、 MOSFET l l〜14の近くに位置させるように形成することが好ましい。 こ の理由は、 例えばダイオード 101の形成される位置と、 MOSFET 1 1の形 成される位置と、 が離間して形成されると、 MO S F E T 1 1とダイオード 10 1とに、 各々同じ光強度、 分光感度特性を持つ同種の光が照射されず、 上記電流 I hレ a 1と電流 I hレ b 1とをほぼ等しく形成することができず、 電圧変動を 解消することができないからである。 従って、 照射される外光の範囲内に、 双方 の素子があることが好ましく、 さらには、 同じ場所にあることが好ましい。
一例として、 図 3A、 3Bに、 第 2の素子、 キャリアキャンセル素子としての ダイオード 101を、 MO S F E T 1 1の近傍位置に形成した例を示す。
図 3 Bの断面図に示すように、 n型半導体基板中 2 1には、 P型ゥエル 22力； 形成されている。 P型ゥヱル 22には、 高不純物濃度領域、 n+型不純物層であ る n型ドレイン領域 23及び n型ソース領域 24が間隔を隔てて形成されている。 そして、 n型半導体基板 2 1の表面には、 素子分離用のフィールド酸化膜 29が 間隔を隔てて形成されている。 P型ゥエル 22上であって、 フィールド酸化膜 2 9で規定される領域には、 絶縁層を介してフローティ ングゲートによるポリシリ コンのゲート電極 （G) 25が形成されている。 また、 フィールド酸化膜 29の 裏面には、 反転防止用不純物層としてのチャンネルス トップ層 P s t 28が形成 される。
n一 型不純物層である n型領域 27と p型領域 26とでダイォード 101が構 成されている。 ゲート電極 25の上には、 配線が形成される。 図 3に示すように、 MOSFET 11の n型ドレイ ン領域 24、 pゥエル領域 24、 ダイォード 10 1の P型領域 26は、 配線により電気的に接続されている。
そして、 ダイォ一ド 101の P型領域 26を、 MOSFET 101の n型半導 体基板 21の主表面であって、 Pゥエル領域 22と n型半導体基板 21との境界 面上に形成している。 このような位置関係にて形成することで、 ダイオード 10 1の P型領域 26及び MO S F E T 1 1の Pゥエル領域 22に、 各々同種の光を 照射させることが可能となり、 上記電流 I hレ a 1と電流 I hレ b 1とをほぼ等 しく して、 電圧変動の防止をより確実なものとすることができる。
この構造は、 以下のようにして、 作製することができる。 即ち、 n型半導体基 板 2 1中に P型ゥヱル領域 2 2を形成し、 P型ゥヱル領域 2 2中に n— 型不純物 層 2 3、 2 4を形成し、 P型ゥエル領域 2 2と n型半導体基板 2 1との境界領域 に 型不純物層 2 6を形成し、 半導体基板 2 1上に絶縁層を形成し、 絶縁層膜 上にフローティングゲート （G ) 2 5、 を順に形成する。 P型ゥエル領域 2 2中 にイオン注入等の方法で、 型不純物層 2 3、 2 4を形成し、 同様にして p一 型不純物層 2 6を形成し、 コントロールゲート （G ) 2 5及び n 型不純物層 2 3、 2 4を覆うように、 半導体基板上に層間絶縁膜を形成し、 層間絶縁膜を選択 的に除去し、 コントロールゲート （G ) 2 5、 n— 型不純物層 2 3、 2 4、 型不純物層 2 6を露出させる。 そして、 n— 型不純物層 2 4、 型不純物層 2 6、 p型ゥエル領域 2 2とを電気的に接続する配線を形成する。
なお、 上記事項は、 n型半導体基板、 p型半導体基板を問わず、 また、 外光の 裏面照射、 表面照射を問わず、 設定できる。 即ち、 p型半導体基板の場合には、 p型半導体基板の主表面であって、 nゥエル領域と p型半導体基板との境界領域 に、 ダイォードの n型領域を形成すれば良い。
(平面構造及びレイァゥトについて）
ここで、 本例によれば、 図 3 Bに示す、 互いに隣接するキャリアキャンセル用 素子としてのダイオード 1 0 1、 1 0 2間の距離 3、 n型ソース領域 2 4と p 型領域 2 6との間の距離等を、 デザインルール上の最小寸法にすることで、 高い E S D耐圧を確保しながら、 M O S F E Tのレイァゥト面積を格段に小さくする ことができる。 この結果、 半導体装置のコンパク ト化、 低コスト化を図れる。 特 に、 レイアウ ト面積を小規模化できると、 チップ面積を格段に小さくできるよう になる。
特に、 レイアウト上の対応として、 Pゥエル領域 2 2と n型半導体基板 2 1と の境界に形成されるダイォード 1 0 1の p型領域 2 6は、 図 3 Aに示すように、 M O S F E T 1 1の周囲に亘つてリング状に形成することが好ましい。 そして、 リング状の P型領域 2 6は、 図 3八に示す距離 &、 X bをなるベく短くするよ うに形成することが好ましい。 また、 光励起キャリア hbをできるだけ Pゥエル 領域 22のガードリング側 （図 3 Bの断面図で示す矢印 H方向） に逃すことが好 ましい。 但し、 Pゥエル領域の電位が n型半導体基板と同電位の場合は、 寄生 P N Pバイポーラ トランジスタが光入射によりオンしない程度に X bを短くするこ とが好ましい。 また、 n+領域と Pゥエル領域との境界領域においては、 図 15 における n +の光ガードリング Xa、 Xbをなるベく短くすることが好ましい。
(キヤリアキャンセル素子の断面上の大きさについて）
次に、 ダイオード 1 1の P型領域 26の構造 （p型領域 26の面積や溝深さ等） を規定する上で留意すべき事項について説明する。
ダイォ一ド 101〜 104は、 M〇SFET 1 1〜14の Pゥェル領域、 n型 領域の大きさを考慮して決定される。 通常は、 ダイォ一ド 101〜 104は、 電 流 I hレ b l、 I hレ b 2、 I hレ b3、 I hレ b4が、 各々、 電流 I hレ a l、
1 h v a 2, Ihレ a3、 I hレ a 4とほぼ等しくなるように設計される。
即ち、 電流 I h i b 1 ~ I hソ b 4を、 電流 I hレ a 1 ~ I hレ a 4と等しく 形成するためには、 双方の分光感度特性がほぼ一致するように形成することが好 ましい。
この理由を、 図 4A、 4 Bの断面図を参照しながら説明する。 ここで、 半導体 基板のシリコンの結晶格子に振動する光が入ると、 長波長 （例えば 1 100〜1
200 nm以上） の光は、 波長が長く結晶格子、 半導体基板を通過するため、 殆 ど半導体基板に影響を与えない。 400 nm〜 1100く らいまで波長の光は、 波長が短いため結晶格子に衝突し、 衝突箇所で光の吸収係数に基づいて、 光が吸 収される。 ここで、 吸収係数とは、 光のエネルギー （波長） の吸収率を示し、 振 動する光がシリコンの結晶格子に当たる確率をいう。 従って、 光の入射する方向 を表面とし、 以下上層、 中層、 下層とすると、 短波長 （400 nm程度） の光は、 表面で吸収され、 600 nm程度の光は、 シリコン基板の上層部、 800 nmの 光はシリコン基板の中層部で吸収され、 1100〜 1200 nmの光はシリコン 基板を通過する。 このように、 pn接合の深さ方向に対して、 図 10に示すよう な分光感度特性を持っている。 従って、 例えば n型半導体基板上に Pゥエル領域を形成し、 この Pゥエル領域 上に n型領域を形成した、 一つの N型 M O S F E Tにおいて、 n型半導体基板の 裏面側から光が入射する場合 （図 9 B ) 、 表面より Pゥエル層の中層までの距離 の間では、 例えば図 1 0に示す （d ) の分光感度特性の光に影響し、 それ以外の 光の波長の成分は影響しないことを意味する。 このように、 p型、 n型、 裏面照 射、 表面照射によって、 あるいは表面からの深さによって、 影響のある光の波長 成分の領域が異なる。 尚、 これらの理論の詳細な説明は、 後述する。
この点を踏まえると、 例えば n型半導体基板 2 1において、 裏面から外光が照 射される裏面照射の場合、 仮に n型領域 2 4の p n接合面の面積と、 p型領域 2 6の p n接合面の面積とを等しく形成しても、 分光感度特性が p型と n型とで異 なる。
このため、 図 4 Aに示すように、 n型領域 2 4の深さ方向の分光感度は、 例え ば 4 0 0 n m程度の光の波長領域であることから、 光が入射することにより生成 される n型領域 2 4による pゥエル領域 2 2でのキヤリアの発生領域 2 4 aが、 Pゥエル領域 2 2と ri型領域 2 4との中層領域となる。 一方、 ダイオードの p型 領域 2 6の深さ方向の分光感度は、 例えば 1 0 0 0 n m程度の光の波長領域であ ることから、 p型領域 2 6による n型半導体基板 2 1上でのキヤリァ発生領域 2 6 aは、 図 4 Aに示すように、 キャリアの発生領域 2 4 aよりも大きく形成され る。 従って、 仮に n型領域 2 4の p n接合面の面積と、 p型領域 2 6の p n接合 面の面積とを等しく形成しても、 p型領域 2 6にて発生する電流の方が大きくな り、 同一の電流が生成されず、 良好な電圧変動の解消を行なうことができない。 さらに、 光の種類、 例えば蛍光燈の波長と白熱灯の波長とでもキャリアの発生 領域は、 変わってくるので、 完全にキャンセルするのは難しい。
そこで、 図 4 Bに示すように、 n型半導体基板 2 1に設ける P型領域 2 6の大 きさを、 少なくとも]! (ドレイン又はソース端子） 型領域 2 4よりも小さく形成 して、 各々の分光感度特性がほぼ等しくなるように形成されている。 即ち、 図 4 Bに示すように、 n— 型不純物層 2 4のキャリア発生領域 2 4 と、 p型領域 2 6のキヤリア発生領域 2 6 bとがほぼ等しくなるように、 p型領域 2 6の大きさ を、 n— 型不純物層 24の大きさよりも小さく形成することで、 n— 型不純物層 24にて生成される電流値と p型キャンセル素子 26にて生成される電流値とを 等しくして、 確実なキャンセルを行なうことが可能となる。 また、 このように形 成することで、 面積効率上も場所を採らずに済む。
尚、 裏面照射の場合であって、 p型半導体基板に設けるキャリアキャンセル素 子として n型領域を形成する場合には、 上述の分光感度特性の観点から、 n型領 域を、 MO S FE T上の p型領域よりも大きくする必要がある。
以上のように本実施の形態 1では、 MO S FE T 1 1〜 1 5のドレイン . ソ一 ス間を流れる電流を実質上同一にできる。 そして従来のような、 MOS FET 1 1〜 1 5のドレイン ' ソース間を流れる電流が、 下段ごと大きくなるといつた不 都合を抑制できる。 従って、 MO S F E T 1 1〜 1 5のドレイン · ソース間の電 圧降下がアンバランスとなることはなく、 各 MO S F E Tのィンピーダンスを均 一に保つことができる。 このようにして、 出力電圧 V 0 u t 0〜V 0 u t 5には 誤差が生じることはなく、 生じたとしても僅かである。
尚、 本例では、 キャリアキャンセル素子としてダイオードは、 MOS FE Tの 数に対応して設けたが、 これに限定されず、 要は、 複数の各 MO S FE Tにて生 成される第 1の電流による増加分を減らすような第 2の電流を生成する素子を一 又は複数個形成すれば良い。
[実施の形態 2]
図 5は、 本発明を液晶駆動回路に内蔵されるオペアンプに適用した実施の形態 2を示す回路である。 図 5において、 第 1の半導体回路としてのオペアンプ 30 の出力端子 Vou tに、 第 2の半導体回路としてのダイオード 33 aが接続され ている。
オペアンプ 30は、 第 1の回路 3 1、 第 2の回路 32とを有する。 第 1の回路 3 1は、 定電流源 3 1 1と、 非反転入力端子 （+ ) と反転入力端子 （一） を持つ CMOS FE T 3 12と、 バランス回路 3 1 3とを有する。 また、 第 2の回路 3 2は、 定電流源 （ロード トランジスタ） 32 1と、 n型 MOSFET 322と、 有する。 そして、 CMO S FET 3 12の一方 （非反転入力端子 （+ ) を持つ F 。
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ET) の出力端子がバランス回路 313の制御端子に接続され、 CMOSFET 312の他方 （反転入力端子 （一） を持つ FET) の出力端子が、 n型 MOSF E T 322のゲートに接続されている。 p型の定電流源 321と n型 MOSFE T 322との接続点が出力端子 Vo u tとなる。
上記のような構成の回路において、 外光 hレが照射されると、 CMOSFET 312の 2つの MO S FE Tでは、 一方の MO S F E Tの光励起電流と、 他方の MO S F E Tの光励起電流とは、 電流増加又は減少をキヤンセルするように動作 する。 従って、 上記外光 hレの照射による光励起電流の影響は比較的少ない。 しかし、 n型 MO S FE T 322においては、 外光 hレが照射されると、 動作 電流が増加する向きに光励起電流 I h V 1が流れる。 また、 定電流源 321にお いても、 外光 hレが照射されると、 動作電流が増加する向きに光励起電流 I hレ 2が流れる。 尚、 定電流源 321は、 n型 MO S F E T 322と比較してサイズ が小さいため、 I hレ 1は I h V 2よりも小さい。
このようなことから、 本例では、 オペアンプ 30の出力端子 Vo u tには、 ァ ノード Aが当該出力端子 V outに接続され、 カソ一ド Kに電流源 321のバイ ァス電圧 VDDと同電位の電圧がかけられたダイォ一ド 33 aが形成してある。 このダイオード 33 aは、 外光 hレが照射された時には、 光励起電流 I hvCを 生成し、 オペアンプ 30の出力端子 Vo u tに供給するよう構成される。
従って、 ダイオード 33 aが形成されない場合は、 22出カ端子 011セの電 位は、 I hレ 2相当分降下し、 I hリ 1相当分上昇するが、 I hソ l< Ihソ 2 なので、 I hレ 2— I h 1相当分の電位が降下する。 これに対して、 ダイォ一 ド 33 aの接続により、 I hレ 2— Ihレ 1相当分の電位降下を解消するように I hレ Cが出力端子 V outに向けて流入されるので、 結果として出力端子 Vo utは、 光励起電流によっては電圧変動しない。 尚、 この場合、 I h^C=Ih レ 2— I hレ 1となるようにダイォード 33 aを設計することが好ましい。 また、 I hレ 1 > I hレ 2であるときには、 I hレ C=I hレ 1一 Ihレ 2と なるようにダイオード 33 bを設計できる。 即ち、 この場合には、 ダイオード 3 3 bは、 図 6に示すように、 力ソード Kを V o \1 側端子に接続し、 アノードを GND側端子に接続するよう構成すればよい。 これにより、 電流が流れることで、 電流 I hレ 2— I h 1による電圧上昇 （電圧変動） が生じるにも拘らず、 電流 I hレ Cにより、 上昇しょうとする電圧を下降するようにして、 結果として電圧 変動を防止している。
[実施の形態 3]
図 7は、 本発明の実施の形態 3を示す回路図である。 本例では、 図 5と同様の オペアンプ 30に 2つの n型 MOSFET341、 342が直列に接続され、 こ れらの MOSFET341、 342のジャンクション抵抗を負荷としている。 即 ち、 第 1の半導体回路としてオペアンプ 30と、 複数の分圧抵抗 341、 341 と、 を形成している。
また、 図 7の回路では、 図 5と同様、 オペアンプ 30の出力端子 Tには、 ァノ 一ド Aが当該出力端子 Tに接続され、 力ソ一ド Kに定電流源 321のバイアス電 圧 VDDと同電位の電圧がかけられたダイォ一ド 35が形成してある。
上記のような構成の回路に、 外光 hソが照射されると、 MOSFET341、 342において、 光励起電流 I hレ 3を生成する。
従って、 ダイオード 35は、 外部光]!レが照射された時に、 オペアンプ 30の 光励起電流 I hレ 2— I hレ 1によるノード Tでの電圧変動を解消すると共に、 n型 MOSFET 341、 342に生ずる光励起電流 I hレ 3による電圧変動分 を解消するような大きさの光励起電流 I hソ Cを生成する。 この場合、 Ih C =I hレ 2— Ihレ 1 + I hレ 3とするのが好ましい。 尚、 Ihレ l< Ihレ 2 + I hレ 3であるときには、 I hレ C= I hレ 2 + I hレ 3となるようにダイォ ード 35を設計しても良い。
[実施の形態 4]
図 8A、 8Bは、 本発明の半導体装置をダイナミック動作回路に適用した実施 の形態 4を示している。
図 8 Aに示すように、 第 1の半導体回路としてのダイナミック動作回路 50は、 n型基板に形成した 2つの p型 MOSFET 51、 52と、 2つの n型 MOSF ET 53、 54との直列接続回路と、 出力端子 Vo U tに接続された充放電手段 としての寄生容量 Cと、 により構成されている。 これらの直列接続回路の一方端 に電源電圧 VDDが与えられており、 他方端にはグランド電位とされている。 そして、 電源電圧 VD D側の p型 MO S F E T 54のゲート端子には極性反転 素子としてのインバー夕 56を介してクロヅク CKが与えられる。 また、 p型 M OSFET 52と p型 M0SFET 53の各々ゲート端子には、 入力信号 s i n が与えられている。
ダイナミック動作回路 50では、 図 8Bに示すように、 クロック CKの夕イミ ングで、 入力信号 s i nを寄生容量 Cによりダイナミックホールドして V o 11 を出力できる。 ここで、 外光 hレが照射されると、 p型 M〇SFET51、 52 に光励起電流 I hレ 1が生成され、 p型 MOSFET 53、 54に光励起電流 I hレ 2が生成されるため、 回路が誤動作する。
このため、 本例のダイナミック回路 50は、 図 5 Aに示すように、 出力端子 V outにアノード Aが接続され、 カソ一ド Kに電源電圧 VDDと同電位の電圧 V DDがかけられた第 2の半導体回路、 キヤリアキャンセル素子としてのダイォー ド 55が形成してある。
これにより、 ダイナミック動作回路 50に外光 hレが照射され、 Ihレ 1や I hレ 2が生じた時には、 ダイオード 55が、 I hレ Cを寄生容量 Cに供給するこ とで、 当該寄生容量 Cの充電電荷の不足分 （ I hレ 2— I hレ 1 ) を補充するこ とで、 出力端子 Vou tでの電圧変動を防止している。
[実施の形態 5]
以下に、 上述したキヤリアキヤンセル用素子の設計に際しての指針を説明する。 図 9A、 9Bは、 n型基板 61に、 p型ゥエル領域 62を形成し、 この p型ゥェ ル領域 62内に n型領域 （n + ) 63を形成した層構造をなすチップの、 表面及 び裏面から外部光 hレを照射した様子を示している。 図 9Aに示すように、 チッ プの表面側から光 hソを照射した場合には、 n型領域 63と p型ゥエル領域 62 との境界で、 400〜 800 nm程度の波長成分が吸収され、 光励起によるキヤ リア （この場合には、 正孔） が生成される。 吸収される外部光の波長成分とこの 時生じる電流 I hレとの関係を図 10の特性の （a) で示す。 また、 p型ゥエル 領域 6 2とその下の n型基板 6 1からなる領域 （n型基板領域 64で示す） との 境界で、 400〜 1 0 00 nm程度の波長成分が吸収され、 光励起によるキヤリ ァ （この場合には、 電子） が生成される。 吸収される外部光の波長成分とことと き生じる電流 I hレとの関係を図 1 0の特性の （b) で示す。
また、 図 9 Bに示すように、 チップの裏面側から光 hレを照射した場合には、 n型基板領域 6 1と p型ゥエル領域 62との境界で、 700〜 1200 nm程度 の波長成分が吸収され、 光励起によるキャリア （この場合は、 正孔） が生成され る。 吸収される外部光の波長成分とこととき生じる電流 I hレとの関係を図 1 0 の特性の （d) で示す。
なお、 図 9 A、 9 Bにおいて、 xnは、 n型領域 6 3の深さ、 Xpは p型ゥェ ル領域 6 2の深さ、 X sは n型基板 6 1の厚さである。 ここで、 Xpは 5〜 1 0 m, X sは 500〜 60 0 zmとすることが好ましい。
ここで、 チップ表面から光が入射する場合には、 光電流は以下の式で表される。 即ち、 n+領域と、 Pゥエル領域との境界領域においては、 光電流密度を j p、 光の波長をえ、 プランク定数を h、 シリコン S iの吸収係数を a、 光の入射エネ ルギ一を PO、 電荷を q、 光速を C、 正孔の拡散長を Lp、 電子の拡散長を Ln、 量子効率を とすると、
j p二 { (A - q - PO) / (hC) } * e X p {— aXn} * 〔exp (a Lp) - exp {-a (Xp-Xn) /2} ] (式 1 )
で表される。 但し、 正孔の拡散長 Lpは、 0. 3~0. 5 jam, 電子の拡散長 Lnは、 30〜40 /m、 量子効率 は 1とすることが好ましい。 また、 Pゥェ ル領域と n型基板領域との境界領域においては、
j p二 { ( λ · q · P 0) / (h C) } * e x p {- aXp} * 〔exp ( a Ln) - exp {-a Lp} ] (式 2 )
で表される。 チップ裏面から光が入射する場合であって、 n+領域と、 Pゥェ ル領域との境界領域においては、
j p = { (え . q . P〇） / (hC) } * e X p {-a (X s -Xn) } * Ce xp (aLp) - exp {-a (Xp-Xn) / 2} ] (式 3) で表せる。 また、 Pゥエル領域と n型基板領域との境界領域においては、 j Ρ= { (λ · q · PO) / (hC) } * exp {—a (X s -Xp) } * C e x p ( a L p ) 一 exp {- a L n} ] (式 4)
で表される。
従って、 P基板、 N基板、 裏面側からの照射、 表面側からの照射、 に応じて、 上記のような式 1〜式 4、 分光感度特性を用いることにより、 MO S FE Tの基 板上のゥエル領域、 不純物領域、 キャリアキャンセル素子の不純物領域等の溝深 さ、 及び表面積等を概算できる。 このような概算結果、 及び主回路用 MO S FE Tの構造を参照して、 キヤリアキヤンセル用素子を容易に設計できる。
[実施の形態 6]
図 1 1には、 本発明のキャリアキャンセル素子を、 オペアンプ、 特に液晶表示 装置内に用いられる発振回路用のレギュレー夕等に用いられる演算増幅器として のオペアンプ等の入力端子の電圧をトリ ミングする場合の回路に適用した場合を 示している。 図 1 1の演算増幅器としてのオペアンプ〇 P 1において、 出力電圧 Voは、
V 0 = ( 1 + (Rb/R a) ) * V r e g (式 5)
で表される。 ここで、 第 1の半導体回路 70は、 オペアンプ 0P 1と、 オペアン プ 0 P 1の入力端子 （一） の電圧を トリ ミングする ト リ ミング回路 7 1とを有す る。 トリミング回路 7 1は、 抵抗値 R a、 R bを可変することで、 オペアンプ 0 P 1の一方の入力端子一に入力される電圧を調整するものである。
このト リミング回路 7 1は、 図 1 2に示すように、 高抵抗回路を形成する多段 に直列配設された複数の抵抗 R 1〜Rnと、 、 オペアンプ OP 1の入力端子—と 複数の抵抗との間に接続されてオペアンプ 0 P 1の入力電圧をトリミングするた めにマト リックスアレイ状に配置された複数のスィツチング手段としてのトラン スミッションゲート 72 ( 72 - 1 1 · 72— 2 1 · 72— 3 1 · 72— 4 1 · 72 - 1 2 - 72 - 22 · · · ■ ) と、 を有する。
第 2の半導体回路、 キャリアキャンセル素子、 としてのダイオード 78 ( 84 ) は、 複数のスィツチング手段としてのトランスミッシヨンゲート 72に各々設け られる。 これにより、 トランスミッションゲート 72に、 第 1の光励起電流が生 成されると、 元来のオンオフ動作が正確に動作せず、 トランスミッションゲート 72がオン状態であるにも拘らずオフ動作をしたり、 オフ状態であるにも拘らず オン動作をしたり等、 種々の誤動作を引き起こされる。 そこで、 本発明では、 ト ランスミッションゲート 72内にダイオード 78 ( 84) を設けることにより、 トランスミッシヨンゲ一ト 72によるオンオフ制御を適正に行うことができ、 本 来オン動作するところをオフ動作したり、 オン動作するところをオフ動作したり、 等の誤動作を防止できる。
このようなトランスミッションゲート 72及びダイオード 78 ( 84) の平面 構造を図 1 3に示す。 トランスミッションゲート 72は、 図 1 3に示すように、 P c hトランジスタ部 74と、 この P c hトランジスタ部 74と対称に設けられ た N c hトランジスタ部 80とにより形成される。 尚、 N chトランジスタ部 8 0は、 P c hトランジスタ部 74よりやや大きく形成される。 また、 ダイオード を構成する n 領域 78は、 P chトランジスタ部 74の周囲に亘つてリング状 に形成されている。 さらに、 ダイオードを構成する P— 領域 84は、 N chトラ ンジス夕部 80の周囲に亘つてリング状に形成されている。
P chトランジスタ部 74は、 平面方形状の複数例えば 2段のポリシリコン層
76と、 このポリシリコン層 7 6内に形成された p— 領域 75と、 これらポリシ リコン層 76間に形成される複数例えば 3個のチャネルス トップ層 ns t領域 7 7と、 これらチャネルストップ層 ns t領域 77内に形成される p 領域 75と、 を有する。
N c hトランジスタ部 80は、 平面方形状の複数例えば 2段のポリシリコン層
82と、 このポリシリコン層 82内に形成された n— 領域 8 1と、 これらポリシ リコン層 82間に形成される複数例えば 3個のチャネルストップ層 p s t領域 8 3と、 これらチャネルス トップ層 ns t領域 83内に形成される rT 領域 8 1と、 を有する。
このように、 トランスミシヨンゲート 72においては、 キャリアキャンセル素 子としてのダイオードの構成を、 N chトランジスタ部 80においては、 ダイォ 一ドを構成する p— 領域 8 4を、 N c hトランジスタ部 8 0の周囲に亘つてリン グ状に形成し、 P c hトランジスタ部 7 4においては、 ダイオードを構成する n 領域 7 8を、 P c hトランジスタ部 7 4の周囲に亘つてリング状に形成してい る。 このようにすることで、 トランスミッションゲートの場合にも、 デザインル ール上の最小寸法にてキヤリアキャンセル素子を形成でき、 レイアウト面積を著 しく小さく形成して、 チップの高集積化、 高密度化が図れる。
尚、 本例のトランスミッションゲートのトランジスタは、 図 3に示すような通 常のトランジスタとは異なる。 即ち、 図 1 3に示すトランジス夕は、 高耐圧用の トランジスタを 2対設けた場合を示している。
[実施の形態 7 ]
図 1 4には、 1対の高耐圧トランジスタの構造が示されている。 図 1 4 Bに示 すように、 高耐圧トランジスタの N c h部 9 0は、 N型半導体基板 9 7と、 この N型半導体基板 9 7上に形成された Pゥエル 9 6と、 この Pゥエル 9 6上に間隔 をおいて形成された素子分離用の酸化膜と、 この酸化膜間の Pゥエル 9 6の N型 半導体基板 9 7の表面上に形成された rT 型不純物層 9 1一 1、 9 1— 2と、 P ゥエル 9 6と N型半導体基板 9 7との境界領域であって、 N型半導体基板 9 7の 表面上に形成されたキヤリアキヤンセル素子としての p— 型不純物層 9 5と、 素 子分離用の酸化膜の裏面に形成された反転防止層としてのチャンネルストップ層 n st、 p stと、 中央のチャンネルス トップ層 n st；、 n st間に形成されたポリシリ コンゲート電極 9 2とを有する。
図 1 4 Aには、 上記のような断面構造の高耐圧トランジス夕の N c h部 9 0の 平面図が示されている。 同図に示すように、 中央にはポリシリコンゲート電極 9 2が形成され、 ポリシリコンゲート電極 9 1の周囲に酸化膜 9 2が形成されてい る。 また、 この酸化膜 9 1を中心として左右対称に一対の平面方形状の nナ 型不 純物層 9 1— 1、 9 1 - 2が形成されている。 また、 キヤリァキヤンセル素子を 構成する P— 型不純物層 9 5のガ一ドリングが形成されている。
図 1 4 Cには、 このような断面及び平面構成を有するトランスミッシヨンゲ一 トの n c h部の高耐圧トランジス夕及び Pキャンセル素子とが結線された回路図 が示されている。 図 1 4 Cと図 1 4 Bとを対比しても解るように、 型不純物 層 9 1 - 1はドレイン領域とし、 n， 型不純物層 9 1— 2をソース領域としてい る。
このように、 高耐圧のトランジスタに、 キャリアキャンセル素子としてのダイ オードを形成する場合にも、 ダイオードを構成する 型不純物層 9 5を、 トラ ンジス夕の周囲に亘つて、 リング状に形成することで、 デザインルール上の最小 寸法にてキヤリアキヤンセル素子を形成でき、 レイァゥト面積を著しく小さく形 成して、 チップの高集積化、 高密度化が図れる。
[実施の形態 8 ]
次に、 上述の半導体装置を用いた電子機器の実施の形態について図 1 6〜図 1 8を用いて説明する。
上述の電源回路を含む半導体回路を用いて構成される電子機器は、 図 1 6に示 す表示情報出力源 1 0 0 0、 表示情報処理回路 1 0 0 2、 表示駆動回路 1 0 0 4、 液晶パネルなどの表示パネル 1 0 0 6、 クロック発生回路 1 0 0 8及び L C D電 源回路 1 0 1 0を含んで構成される。 表示情報出力源 1 0 0 0は、 R O M、 R A Mなどのメモリ、 テレビ信号を同調して出力する同調回路などを含んで構成され、 ク口ック発生回路 1 0 0 8からのクロックに基づいて、 ビデオ信号などの表示倩 報を出力する。 表示情報処理回路 1 0 0 2は、 クロック発生回路 1 0 0 8からの クロックに基づいて表示情報を処理して出力する。 この表示情報処理回路 1 0 0 2は、 例えば増幅 '極性反転回路、 相展開回路、 ローテーション回路、 ガンマ補 正回路あるいはクランプ回路等を含むことができる。 表示駆動回路 1 0 0 4は、 走査側駆動回路及びデータ側駆動回路を含んで構成され、 液晶パネル 1 0 0 6を 表示駆動する。 尚、 図 1 6において、 液晶ディスプレイの C O G (チップオング ラス） タイプの駆動回路を形成する場合には、 ハードウェア上、 L C D電源回路 1 0 1 0を含む半導体回路と、 表示駆動回路 1 0 0 4及び表示パネル 1 0 0 6と を、 同一基板上に形成することとなる。
ここで、 L C D電源回路が I Cチップ等にて形成される場合は、 当該 L C D電 源回路は、 透明基板又は半透明基板上にマウントされる。 透明基板が半導体層を 形成するために適した材料 （例えば、 ガラス等） である場合には、 半導体装置は、 当該基板に直接形成され、 液晶表示パネルのマト リックス状に配置された画素電 極を駆動する液晶駆動回路に、 上述の L CD駆動回路を内在させる。
この場合、 L CD電源回路 1010は、 上記実施の形態 1で挙げたバイアス回 路及びボルテージフォロワ回路の他、 バイァス回路の前段に図示しない電子ボリ ユーム回路及び昇圧回路を含んでいる。
また、 本例では、 L CD電源回路 1010を、 上述の各回路に電力を供給する ための主電源回路と兼用して用いたが、 上述の各回路に電力を供給するための主 電源回路と、 表示パネル 1006専用の L CD電源回路とを別々に設けても良い。 この場合には、 専用の L CD電源回路に上述したバイァス回路及びボルテージフ ォロワ回路が使用され、 特に表示駆動回路 1004内に I Cとして搭載されるこ ととなる。
さらに、 このような構成の電子機器として、 マルチメディア対応のパーソナル コンピュータ （PC) 及びエンジニアリング ' ワークステーション （EWS) 、 携帯電話 （セルラ一フォン） 、 PHS、 ワードプロセッサ、 テレビ、 電子手帳、 電子辞書、 電子卓上計算機、 カーナビゲ一シヨン装置、 GPS、 POS端末、 夕 ツチパネルを備えた装置などを挙げることができる。 一例として、 図 17に示す ページャ 1100は、 金属製フレーム 1 102内に、 液晶表示基板 1 103、 ノ ックライ ト 1 106 aを備えたライ トガイ ド 1 106、 上述の L CD電源回路等 を含む半導体回路を有した一又は複数の I Cチップ 1 109を搭載した COGモ ジュールとしての回路基板 1 108、 第 1 , 第 2のシールド板 1110， 1 11 2、 2つの弾性導電体 1 1 14, 1 1 16、 及びフィルムキヤリアテープ 1 11 8を有する。 2つの弾性導電体 1 1 14， 1 1 16及びフィルムキャリアテープ 1 1 18は、 液晶表示基板 1 103と回路基板 1 108とを接続するものである。 ここで、 液晶表示基板 1 103は、 2枚の透明基板 1 104 a, 1104bの 間に液晶を封入したもので、 これにより少なくとも ドッ トマトリクス型の液晶表 示パネルが構成される。 一方の透明基板に、 図 16に示す駆動回路 1004、 あ るいはこれに加えて表示情報処理回路 1002を形成することができる。 液晶表 示基板 1 1 0 3に搭載されない回路は、 液晶表示基板の外付け回路とされ、 図 1 7の場合には回路基板 1 1 0 8に搭載できる。
図 1 7はページャの構成を示すものであるから、 液晶表示基板 1 1 0 3以外に 回路基板 1 3 0 8が必要となるが、 電子機器用の一部品として液晶表示装置が使 用される場合であって、 透明基板に表示駆動回路などが搭載される場合には、 そ の液晶表示装置の最小単位は液晶表示基板 1 1 0 3である。 あるいは、 液晶表示 基板 1 1 0 3を筐体としての金属フレーム 1 3 0 2に固定したものを、 電子機器 用の一部品である液晶表示装置として使用することもできる。 さらに、 バックラ ィ ト式の場合には、 金属製フレーム 1 1 0 2内に、 液晶表示基板 1 1 0 3と、 ) ックライ ト 1 1 0 6 aを備えたライ トガイ ド 1 1 0 6とを組み込んで、 液晶表示 装置を構成することができる。
特に、 液晶表示パネルの C O G · C O F (チップ ·オン ' フィルム） 等の電源 回路に上記第 1、 第 2の半導体回路を含む半導体装置を適用する場合には、 安定 した電圧で液晶表示パネルを駆動できる液晶表示装置を提供できる。 これにより、 光による電圧の変動に起因した表示の文字バケゃ発振回路の停止といった誤動作 を防止でき、 強い夏の日ざしや蛍光燈下での使用可能となる。 尚、 ガラス基板が 表面側に位置し、 L C Dパネル基板が裏面側に位置する場合もあるし、 ガラス基 板が裏面側に位置し、 L C Dパネル基板が表面側に位置する場合もある。
さらに、 図 1 8に、 携帯電話機 1 2 0 0を示す。 この携帯電話機 1 2 0 0は、 上述の電源回路を含む半導体回路にて形成された一又は複数個の I Cチップ 1 2 1 2が内蔵された液晶表示装置 1 2 1 0及び入力キー 1 2 2 0を有している。 上 記電子機器は、 例えば、 電池 （太陽電池を含む） を用いた携帯用の電子機器であ る。 このような電子機器に内蔵されている液晶表示装置の制御手段としては、 図 示しない、 C P U、 発振回路、 分周回路、 タイマー、 電子機器用本体電源回路、 R O M, R A M, 制御回路、 通信インタ一フェース回路としての入力回路及び出 力回路等を含んで構成することが好ましい。
また、 上記液晶表示装置は、 携帯電話機の他、 電子機器の一つである個人用携 帯型情報機器 （Personal Digital As i stance) にも使用可能である。 この場合に は、 情報機器内に、 I Cカード、 同時通訳システム、 手書用スクリーン、 テレビ 会議システム、 地図情報システム、 デ一夕作成システム等を有し、 これらの画像 表示が実施例の液晶表示装置により行われる。 更に、 入出力インターフェースュ ニッ トを形成して、 スピーカ、 マイクロホン、 入力用ペン、 イヤホン等を有して も良い。
尚、 本発明は上記実施例に限定されるものではなく、 本発明の要旨の範囲内で 種々の変形実施が可能である。 例えば、 液晶表示パネルと同一基板上に搭載され る、 本例のキャリアキャンセル素子を内蔵した I Cチップ、 半導体装置として電 源回路用の I Cに限らず、 他の様々な I Cチップ、 例えばシフトレジス夕回路、 ドライブ回路、 A/D変換回路、 レギユレ一夕、 オペアンプ、 DRAMや SRA M等のアナログ信号を扱う高抵抗回路等にも適用しても良い。
さらに、 本例のキヤリアキヤンセル素子を含んだ半導体装置が適用される回路 構成としては、 要は、 バイアス電流が小さく、 高抵抗の箇所であれば良い。 この ような高抵抗の箇所としては、 例えば DRAM、 E2 ROM, 抵抗分割で電圧を 造る所、 P c hにドライバ一が付いたジャンクション、 直列 ROM、 〇00で1 0M等のメモリが搭載される回路、 等種々のものが挙げられる。
また、 半導体装置に形成された複数の第 1の半導体回路のうち、 外光の照射に よりキヤリァが生じても回路動作に実質上影響がない場合には、 当該第 1の半導 体回路については、 第 2の半導体回路を設ける必要はない。 また、 半導体装置に 複数の第 1の半導体回路が形成されている場合において、 1つの第 1の半導体回 路について、 1つの第 2の半導体回路が設けられるとは限らない。 例えば、 外光 が照射された際に、 複数の第 1の半導体回路が生成する電流を、 1つの第 2の半 導体回路が生成する電流によりキャンセルする場合もある。 逆に、 1つの第 1の 半導体回路が生成する電流を、 複数の第 2の半導体回路が生成する電流によりキ ャンセルする構成でも良い。
また、 LCDパネル基板は、 透明でも半透明であっても良い。 さらに、 入射さ れる外光は、 自然光、 人工光の双方を含み、 可視光であるか否かは問わない。 さらに、 第 1の半導体回路は、 例えば MOSFET、 MO Sダイオード等の他 の回路、 素子等が挙げられる。 第 2の半導体回路は、 例えば MOSFET、 ダイ オード、 p型又は n型抵抗等の他の回路、 素子等が挙げられる。
しかも、 C 0 Gの構成について述べてきたが、 他のモジュールの形態例えば T CP (Tape Carr i e r Packa e) で裏面からの光の遮断がで きない構成等にも適用できる。
また、 第 1の半導体回路と第 2の半導体回路とを一つの I Cとしたが、 状況に よっては、 第 1の半導体回路用の I Cと、 第 2の半導体回路用の I Cとを別々に 形成しても良い。
さらに、 第 2の半導体回路内の第 2の電流として生成されるキヤリアの種類は、 第 1の半導体回路内の第 1の電流として生成されるキヤリアと同種であっても良 いし異種であっても良い。 即ち、 第 1の半導体回路が外光により電子を生成する 場合には、 第 2の半導体回路は、 電子を生成しても良いし、 正孔を生成しても良 い。 逆に、 第 1の半導体回路が外光により正孔を生成する場合には、 第 2の半導 体回路は、 正孔を生成しても良いし、 電子を生成しても良い。
例えば、 第 1の半導体回路が n型 MOSFETである場合には、 外光の照射に より電子が過剰に生成される。 この場合、 第 2の半導体回路は、 例えば n型 MO S素子、 p型 MOS素子等でも良く、 当該素子が外光の照射により生成したキヤ リアが、 n型 MOSFETが生成した上記電子の影響 （回路の動作に与える影響） また、 第 2の半導体回路は、 電圧降下又は電圧上昇させて電圧変動の一部又は 全部を解消するように第 1の半導体回路に接続されればよく、 その接続方法は問 わない。
さらに、 第 1の半導体回路に平均して外部光が照射されないような場合には、 第 1の半導体回路と、 第 2の半導体回路とは、 可能な限り近接して配置するが、 平均して外部光が照射される場合には、 第 1の半導体回路と、 第 1の半導体回路 に光励起により生じたキヤリアをキャンセルするための第 2の半導体回路とは、 必ずしも近接して配置する必要はない。

Claims

請 求 の 範 囲
1 . 外光に基づいて励起される第 1の電流が生成される少なくとも一つの第 1 の半導体回路と、
前記第 1の半導体回路と電気的に接続され、 前記外光に基づいて励起されると 共に、 前記外光の照射時に前記第 1の電流の電流増加分によって生じる電圧変動 の一部又は全部を解消するための第 2の電流が生成される少なくとも一つの第 2 の半導体回路と、
を有することを特徴とする半導体装置。
2 . 請求項 1において、
前記第 1の半導体回路は、 前記第 1の電流により電圧上昇し、
前記第 2の半導体回路は、 前記第 2の電流により電圧降下することを特徴とす る半導体装置。
3 . 請求項 1において、
前記第 1の半導体回路は、 前記第 1の電流により電圧降下し、
前記第 2の半導体回路は、 前記第 2の電流により電圧上昇することを特徴とす る半導体装置。
4 . 請求項 1において、
前記第 2の半導体回路は、 前記第 1の半導体回路と近接して配設されることを 特徴とする半導体装置。
5 . 請求項 1において、
前記第 1の半導体回路は、 高抵抗回路を有することを特徴とする半導体装置。
6 . 請求項 5において、
前記第 1の半導体回路は、 演算増幅器を有し、
前記第 2の半導体回路は、 前記演算増幅器の出力端子に接続されることを特徴 とする半導体装置。
7 . 請求項 6において、
前記第 1の半導体回路は、 前記演算増幅器の出力端子に形成された分圧抵抗を さらに有し、 前記第 2の半導体回路は、 前記第 1の電流と、 前記分圧抵抗に生じる電流と、 による電圧変動を解消するような大きさの前記第 2の電流が設定されることを特 徴とする半導体装置。
8 . 請求項 5において、
前記第 1の半導体回路は、 ダイナミック型動作回路と、 前記ダイナミック型動 作回路の出力端子に接続されて電流を充放電する充放電手段と、 を有し、
前記第 2の半導体回路は、 前記出力端子に接続されると共に、 前記充放電手段 に向けて前記第 2の電流を流入するように構成されることを特徴とする半導体装
9 . 請求項 5において、
前記第 1の半導体回路は、 スイッチング手段を有し、
前記第 2の半導体回路は、 前記スィツチング手段に設けられることを特徴とす る半導体装置。
1 0 . 請求項 9において、
前記スィツチング手段は、 複数のトランスミッシヨンゲ一トにより形成され、 前記第 2の半導体回路は、 複数の前記トランスミツションゲ一トに各々設けら れることを特徴とする半導体装置。
1 1 . 請求項 1 0において、
前記第 2の半導体回路は、 接合ダイオードよりなることを特徴とする半導体装
1 2 . 請求項 5において、
前記第 1の半導体回路は、 少なくとも一つの第 1導電型のトランジスタを有し、 前記第 2の半導体回路は、 前記第 1導電型のトランジスタと逆の導電性を有す る少なくとも一つの第 2導電型のトランジスタを有し、
前記第 1導電型のトランジス夕と前記第 2導電型のトランジス夕とで相補を形 成することを特徴とする半導体装置。
1 3 . 半導体基板中に形成された第 1導電型の第 1領域に形成されると共にゲ —ト電極を有し、 前記第 1領域と電気的に接合されて前記第 1領域と逆の導電性 を有する第 2導電型の第 1不純物領域をソース領域とし、 第 2導電型の第 2不純 物領域をドレイン領域とする第 2導電型の第 1の素子と、
前記半導体基板中に形成され、 少なくとも前記半導体基板内の前記第 1領域の の近傍に形成される第 1導電型の第 3不純物領域を少なくとも有し、 少なくとも 前記第 1領域と前記第 3不純物領域とを電気的に接合することにより構成される 第 2の素子と、
を有することを特徴とする半導体装置。
1 4 . 請求項 1 3において、
前記第 1、 第 2、 第 3不純物領域が形成されない前記半導体基板の一方の面よ り外光が照射され、
前記第 2導電型の前記第 1の素子は、 N型トランジスタにて形成され、 前記第 2の素子の前記第 3不純物領域は、 前記第 2導電型の第 1の素子の前記 第 1又は前記第 2不純物領域よりも大きく形成されることを特徴とする半導体装 置。
1 5 . 請求項 1 3において、
前記第 1、 第 2、 第 3不純物領域が形成されない前記半導体基板の一方の面よ り外光が照射され、
前記第 2の素子の前記第 3不純物領域は、 前記外光に基づく前記第 3不純物領 域のキヤリア発生量と、 前記第 2導電型の第 1の素子の前記第 1又は前記第 2不 純物領域のキヤリア発生量と、 がほぼ等しくなるような大きさに形成されること を特徴とする半導体装置。
1 6 . 請求項 1 3において、
前記第 3不純物領域と前記第 2不純物領域との間隔が、 デザィンルール上の最 小寸法に形成されることを特徴とする半導体装置。
1 7 . 請求項 1 3において、
前記第 3不純物領域は、 前記第 1及び第 2不純物領域の周囲にリング状に形成 されることを特徴とする半導体装置。
1 8 . 請求項 1 3において、 前記第 1、 第 2、 第 3不純物領域が形成されない前記半導体基板の一方の面よ り外光が照射され、
前記第 2導電型の前記第 1の素子は、 P型トランジス夕にて形成され、 前記第 2の素子の前記第 3不純物領域は、 前記第 2導電型の第 1の素子の前記 第 1又は前記第 2不純物領域よりも小さく形成されることを特徴とする半導体装
1 9 . 透明又は半透明の基板にて構成された液晶表示パネルと、
前記液晶表示パネルと同一基板上に形成された請求項 1に記載の半導体装置と、 を有することを特徴とする液晶表示装置。
2 0 . 液晶表示パネルのマ卜リックス状に配置された画素電極を駆動する液晶 駆動回路に、 請求項 1に記載の半導体装置を内在させた液晶表示装置。
2 1 . 請求項 1 9に記載の液晶表示装置を有する電子機器。
2 2 . 請求項 2 0に記載の液晶表示装置を有する電子機器。
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