KR100558420B1 - 반도체 장치 및 액정 표시 장치 및 그것들을 포함하는 전자 기기 - Google Patents

반도체 장치 및 액정 표시 장치 및 그것들을 포함하는 전자 기기 Download PDF

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Abstract

본 발명의 반도체 장치는 외광(hν)에 기초하여 여기(勵起)(excitation)되는 제 1 전류(Ihν1 내지 Ihνa4)가 생성되는 적어도 1개의 제 1 반도체 회로(2)를 갖는다. 또한, 제 1 반도체 회로(2)와 전기적으로 접속되고, 외광(hν)에 기초하여 여기됨과 함께, 외광(hν)의 조사시에 제 1 전류(Ihνa1 내지 Ihνa4)의 전류 증가분에 의해서 발생하는 전압 변동의 일부 또는 전부를 해소하기 위한 제 2 전류(Ihνb1 내지 Ihνb4)가 생성되는 적어도 1개의 제 2 반도체 회로(3)를 갖는다.
반도체 회로, 외광, 전류, 전압 변동

Description

반도체 장치 및 액정 표시 장치 및 그것들을 포함하는 전자 기기{Semiconductor device, liquid crystal display, and electronic apparatus including the same}
본 발명은, 반도체 장치 및 액정 표시 장치 및 그것들을 포함하는 전자 기기에 관련되고, 특히, 외광에 노출되는 환경에서 사용되는 반도체 장치에 관련된다.
일반적으로, 반도체 회로에 광을 조사하면, 반도체 회로 내에 전류가 발생하기 때문에, 반도체 회로가 오동작한다. 따라서, 기본적으로 반도체 회로에 있어서는, 이와 같이 광에 의한 전류의 발생을 방지하기 위해서, 광을 차광하도록 패키지하는 실장 형태가 채용되고 있다. 구체적으로는, 반도체 회로가 형성된 IC 칩은 몰드 재질 등의 회로 기판 상에 탑재되어 패키지되고, 이 패키지된 회로 기판과 LCD 패널 기판을 히트 실(heat seal) 등에 의해서 접속하는 것으로서 액정 표시 장치가 형성된다. 또한, 도전막이 형성된 테이프에 IC 칩을 실장한 TCP(tape carrier package)를 LCD 패널 기판에 접속하는 것으로서 액정 표시 장치가 형성된다.
이와 같은 실장 형태(TCP나 패키지로 되어 있는 것)에서는, 실장 부분에서 몰드 재질 등을 사용하여 광을 차단하는 것이 가능하다.
그러나, LCD 패널 기판의 옆쪽에 IC 칩을 탑재한 소위 COG(chip on glass)로 칭하는 실장 모듈의 형태에 있어서는, LCD 패널 기판을 구성하는 글라스 기판의 위에 IC 칩이 탑재되기 때문에, IC 칩을 패키지할 수 없고, 광을 차단할 수 없다.
이 점에 대해서, 예를 들면, 도 19에 나타내는 바와 같은 액정 구동 회로를 이용하여 상세하게 설명한다. 도 19a, 19b에는 일반적인 액정 디스플레이 COG(칩 온 글라스) 타입의 구동 회로의 한 예가 도시되어 있다. 또한, 본 명세서에서는 외광에 노출되는 환경에서 사용되는 반도체 회로를 이하 「주회로」(主回路)라고 한다.
도 19a에 있어서, 투명한 글라스 기판(1381)과 LCD 패널(1382)의 사이에는 액정(LC)이 봉입되어 있다. 글라스 기판(1381)에는 화소 전극 어레이(1383)(화소 전극 어레이를 형성하는 층)가 형성되어 있다. 또한, 글라스 기판(1381) 위에는 예를 들면 IC 칩 등의 반도체 소자로서 형성된 주회로(1384)가 형성되어 있다. 이 주회로(1384)로서는 예를 들면 시프트 레지스터 회로, 드라이브 회로, 전원 회로 등을 들 수 있다. 이하, 이 주회로의 한 예로서 전원 회로를 이용하는 것으로 한다.
도 19b에는 도 19a에서 나타낸 주회로의 일부가 확대되어 도시되어 있다. 주회로(1384)는 이방성 유전막(1385)(AFC)을 통해서 글라스 기판(1381) 위에 탑재되어 있다. 또한, 주회로(1384)로부터 인출된 단자는 도시하지 않은 플렉서블 커넥터(flexible connector)를 통해서 외부 회로에 접속되어 있다. 또한, 주회로(1384)는 회로 보호용의 불투명한 수지층(1386)과, 도시하지 않은 차폐용의 알루미늄막으로 피막된다. 이 때문에, 주회로(1384)는 도 19a, 19b의 위쪽으로부터 직접 광에 노출되는 일은 없다.
그런데, LCD 패널(1382)을 통과하는 광(예를 들면 백 라이트로부터의 광, 자연광 등) 중의 일부가, 도 19a의 화살표 F로 나타내어지는 경로로 글라스 기판(1381)의 내부를 통해서 주회로(1384)에 조사된다. 이 때문에, 주회로(1384) 내에서는 통상의 구동 전류 이외에 이 광에 기초하는 캐리어가 광 여기되고, 주회로(1384) 내에 불필요한 전류가 생성된다(이하, 이 전류를 「광 여기 전류」라고 한다).
이와 같은 불편함을 해소하기 위해서, 이방성 도전막(1385)을 완전하게 불투명하게 하던가, 이방성 도전막(1385)에 안료를 포함시키는 등의 방법에 의해서 차광을 하여, 상기 광 여기 전류의 발생을 방지하는 것이 고려된다.
그러나, 글라스 기판(1381)의 표면에 알라이먼트(alignment)용의 마크를 형성하여, IC 칩에 형성된 주회로(1384)를 마운트하는 경우에는, IC 칩과 글라스 기판의 본딩시에, 상기 마크가 이방성 도전막(1385)에 의해서 음폐되어서 주회로(1384)와 글라스 기판(1381)의 알라이먼트를 할 수 없다.
또한, 이방성 도전막(1385)을 불투명하게 하여, 상기 알라이먼트를 양호하게 행하는 것이 가능하게 되었다고 하여도, 상기 안료에 의해 반도체 회로의 전기적, 화학적 특성이 열화할 우려가 있다.
또한, 이방성 도전막(1385)은, 상하 방향에서 누르는 것으로서, 그 내부에 포함되는 금속 입자를 서로 접촉시켜서, 누르는 부분을 전기적으로 통하게 한다. 이 때문에, 차광 작용을 높이기 위해서 이방성 도전막(1385)을 두껍게 형성하면, 누르는 것에 의한 상기 금속 입자 상호간의 접촉이 양호하게 행해지지 않고, 전기 적인 도전을 확보할 수 없다.
다음으로 주회로(1384)의 회로 구성에 대해서 설명한다. 여기서, 상기 주회로를 구성하는 전원 회로는 LCD 패널 및 LCD 구동 회로를 전압 강하법, MLS 등을 이용해서 구동하기 위해서, 통상 복수단 예를 들면 5단의 다른 출력 Vout1 내지 Vout5를 구비하는 바이어스 회로를 갖는다. 그리고 상기한 광 여기 전류가 전원 회로 내에 발생한 경우의 문제점을 도 20을 참조하면서, 이하에 설명한다.
도 20a는 종래의 전원 회로를 나타내는 회로도이다. 이 전원 회로는 n형 FET(1391 내지 1395)가 다단으로 접속된 다단 접속 회로에 의해서 형성되고, 한 쪽 단에 바이어스 전압(VDD)이, 다른 쪽 단에 V1이 각각 부여된다. 또한, 이 다단 접속 회로의 양쪽 단에서 전압(Vout0 및 Vout5)이 출력된다. 그리고, FET(1391)의 소스 전극과 FET(1392)의 드래인 전극의 사이, FET(1392)의 소스 전극과 FET(1393)의 드래인 전극의 사이, FET(1393)의 소스 전극과 FET(1394)의 드래인 전극의 사이, FET(1394)의 소스 전극과 FET(1395)의 드래인 전극의 사이에서 전압 폴로워(voltage follower) 회로(A1 내지 A4)를 통해서 각각 전압(Vout1 내지 Vout4)이 출력된다.
도 20b는 상기 전원 회로의 FET(1391, 1392) 부분의 구조를 나타내는 단면도이다. FET(1391, 1392)는 n형 기판(1401)상에 형성되어 있다. n형 기판(1401)에는 p형 웰 영역(1402)이 형성되고, 이 p형 웰 영역(1402)내에 n형 드래인 영역(1403) 및 n형 소스 영역(1404)이 형성되어 있다. 또한, n형 드래인 영역(1403)과 n형 소스 영역(1404) 사이의 위쪽에는 도시하지 않은 절연층을 통해서 게이트 전극(1405) 이 형성되어 있다. FET(1391)의 게이트 전극(1405), n형 드래인 영역(1403) 및 n형 기판(1401)에는 VDD가 부여되어 있다. 이 VDD는 Vout0의 출력 단자에 접속되고, 또한, FET(1391)의 n형 소스 영역(1404), FET(1392)의 n형 드래인 영역(1403)은 출력 단자(Vout1)에 접속되어 있다.
이하, FET(1392)와 FET(1393)의 접속, FET(1393)과 FET(1394)의 접속, FET(1394)와 FET(1395)의 접속은, FET(1391)와 FET(1392)의 접속과 마찬가지로 전단의 FET의 n형 소스 전극은 후단의 FET의 n형 드래인 영역과 게이트 전극에 접속된다. 또한, 각각의 FET의 접속 라인은 전압 폴로워 회로(A2, A3, A4)에 통해서 출력 단자(Vout2 내지 Vout4)에 접속된다.
도 20b에서는 n형 기판(1401)의 뒷면 쪽에서 에너지(hν)의 외광이 조사되는 경우를 나타내고 있다. 여기서 h는 플랑크 정수, ν는 c/λ(c: 광속, λ:파장)이다. 이 외부광(이하, 외부광을 「hν」로 나타낸다)이 조사되면, hν 중의 어느 범위의 파장 성분(hνA)에 의해서 n형 기판(1401)의 n형 기판 영역(1406)에 정공이 생성된다. 한편, hν 중의 어느 범위의 파장 성분(hνB)에 의해서 p형 웰 영역(1402)에 전자가 생성된다. 이것에 의해서, n형 기판 영역(1406)에 있어서 생성된 정공중의 일부는 n형 기판 영역(1406)과 p형 웰 영역(1402)의 경계를 넘어서 p형 웰 영역(1402)에 도달한다. 또한, p형 웰 영역(1402)에 있어서 생성된 전자의 일부는 상기 경계를 넘어서 n형 기판 영역(1406)에 도달한다. 도 20b에서는 이 때에 발생하는 광 여기 전자를 「-」로 나타내고, 광 여기 전류를 FET(1391)에 대해서 Ihνa1로, FET(1392)에 대해서 Ihνa2로 나타내고 있다.
한편, hν중의 어느 범위의 파장 성분(hνC)에 의해서 n형 드래인 영역(1403) 및 n형 소스 영역(1404)에 정공이 생성되고, 그 일부는 p형 웰 영역(1402)에 도달한다. 또한, 상기 hνB로 나타내고 있는 범위의 파장 성분에 의해서 생성된 전자중의 일부는 n형 드래인 영역(1403) 및 n형 소스 영역(1404)에 도달한다. 도 20b에서는 이 때에 발생하는 광 여기 전류를 FET(1391, 1392)에 대해서 각각 Ihνb, Ihνc로 나타내고 있다.
도 21a는 광이 조사되지 않고 있을 때의 도 20a의 등가 회로이고, 도 21b는 광이 조사되고 있을 때의 도 20a의 등가 회로를 나타낸다. 광이 조사되지 않을 때에는 도 21a에 나타내는 바와 같이 각각의 FET(1391 내지 1395)의 드래인·소스 사이의 등가 저항(1491, 1492, 1493, 1494, 1495)의 저항 값은 서로 동일하고, 각각의 FET(1391 내지 1395)의 전압 강하의 값은 각각 일정으로 유지되고 있다.
그러나, 광이 조사되고 있을 때에는, 도 21b에 나타내는 바와 같이 각각의 FET(1391 내지 1395)의 드래인·소스 사이의 등가 저항(1491, 1492, 1493, 1494, 1495)은 실질적으로 다른 값을 갖는다. 즉, 상기한 광 여기 전류(Ihνb, IHνc)는 그 값이 실질적으로 같고, 그 방향은 서로 소거하는 방향으로 흐르므로, 등가 저항(1491, 1492, 1493, 1494, 1495)의 저항값에 영향을 끼치지 않는다. 그런데 상기한 광 여기 전류(IHνa1, Ihνa2), 또한 도 20b에 기재하지 않은 FET(1393), FET(1394), FET(1395)에 있어서의 광 여기 전류(Ihνa3, Ihνa4, Ihνa5)는, 각각 VDD의 전압 단자와, FET(1391 내지 1395)의 p형 웰 영역(1402)의 사이를 흐른다. 이 때문에 FET(1391 내지 1395)의 각각의 드래인·소스 사이의 전압 강하의 밸런스 가 깨지고, VDD 단자에서 먼 FET일수록 드래인·소스 사이 전압이 커진다는 문제점이 발생한다.
따라서, FET(1391 내지 1395)에 광이 조사되면 FET(1391 내지 1395)를 흐르는 전류가 하단일수록 증대하고, 각각의 FET의 임피던스를 불균일하게 하여, Vout0 내지 Vout5의 전위가 각각 변동한다.
이와 같이, 하이 임피던스의 부분에 광이 입사하면, 광에 의한 전류가 들어와서, 바이어스가 증가하고, 표시 화면상의 문자가 보이던 것이 캄캄해지는 등 오동작을 일으킨다.
이와 같은 전압 변동의 발생에 기인하여 액정 표시 패널 위에 표시되는 표시 데이터의 데이터 깨짐, 더욱이 액정 표시 장치내의 아날로그 회로의 전압 시프트나 상기 장치내의 발진 회로가 정지한다는 문제점이 있었다.
또한, LCD 드라이버로서는 어느 정도의 내광성이 없으면, 광이 입사하여 오동작하여 표시할 수 없게 된다. 반대로, LCD 패널은 광이 들어오지 않으면 표시가 나타나지 않는다는 문제점이 있었다. 이와 같이 종래 구성에서는 오동작을 방지하고, 표시를 나타나게 하기 위해서는 한계가 있었다.
또한, TCP에 의한 실장 형태에 있어서도, 표면 및 측면에서의 실장에 의해서 광을 차단할 수 있으나, 뒷면 쪽으로부터의 광의 입사를 방지할 수 없으므로 상기와 동일한 문제점이 발생할 우려가 있다.
또한, 액정 표시 장치에 있어서는, 저 소비 전력화의 관점에서, 저 전압 사양의 것이 주류로 되고 있으므로, 전원 회로를 탑재한 액정 표시 장치에 있어서도, 미소한 전압의 변동이 표시 동작에 큰 영향을 끼치게 되므로, 전압 변동이 작은 전원 회로가 요구되어 오고 있다.
본 발명은 상기한 기술의 과제를 해결하기 위해서 이루어진 것으로서, 그 목적으로 하는 점은, 외광이 주회로에 조사되어 광 여기 캐리어가 생성되어도, 광학적인 차폐 수단을 채용하지 않고, 상기 광 여기 캐리어의 영향을 해소 또는 저감하여 오동작을 방지하면서도 표시를 양호하게 나타낼 수 있는 반도체 장치 및 액정 표시 장치 및 그들을 포함하는 전자 기기를 제공하는 것이다.
삭제
본 발명의 반도체 장치는 외광에 기초하여 여기되는 제 1 전류가 생성되는 적어도 1 개의 제 1 반도체 회로를 갖는다. 또한, 상기 제 1 반도체 회로와 전기적으로 접속되고, 상기 외광에 기초하여 여기됨과 함께, 상기 외광의 조사시에 상기 제 1 전류의 전류 증가분에 의해서 발생하는 전압 변동의 일부 또는 전부를 해소하기 위한 제 2 전류가 생성되는 적어도 1 개의 제 2 반도체 회로를 갖는다.
본 발명에 의하면, 본 발명자 등은 외광의 조사에 의해서 제 1 반도체 회로내에 캐리어가 여기된 경우, 상기 캐리어에 의한 제 1 전류의 전류 증가분에 의해서 발생하는 전압 변동의 일부 또는 전부를 해소하기 위한 제 2 전류를 다른 제 2 반도체 회로에 의해서 상기 외광에 기초하여 생성하고, 이것을 상기 제 1 반도체 회로 내에 흘리는 것으로서, 상기 제 1 전류가, 제 1 반도체 회로가 외부 회로나 부하에 끼치는 영향을 해소 또는 저감시킬 수 있는 것이 판명되었다.
또한, 제 1 반도체 회로를 구성하는 기판은 불투명한 것일 경우도 있지만, 통상적으로는 투명 또는 반투명이다. 여기서 반투명은 제 1 반도체 회로 내에 외광에 의해서 캐리어가 여기된 때에 상기 캐리어가 제 1 반도체 회로의 동작에 조금이라도 영향을 끼치는 광 투과의 정도를 의미한다. 또한, 외광은 자연광, 인공광의 양쪽을 포함하며, 가시광의 여부는 문제되지 않는다.
또한, 제 1 반도체 회로는 예를 들면 MOSFET, MOS 다이오드 등의 다른 회로, 소자 등을 들 수 있다. 제 2 반도체 회로는 예를 들면 MOSFET, 다이오드, p형 또는 n형 저항 등의 다른 회로, 소자 등을 들 수 있다. 따라서, 제 1 반도체 회로가 MOSFET인 경우에 사용되는 제 2 반도체 회로는 항상 MOSFET라고는 한정할 수 없으며 다이오드의 경우도 있다.
또한, 제 2 반도체 회로는 상술한 바와 같이 상기 제 1 반도체 회로가 생성하는 제 1 전류를 소거하는 제 2 전류를 생성한다. 여기서 제 2 반도체 회로내의 제 2 전류로서 생성되는 캐리어의 종류는 상기 제 1 반도체 회로내의 제 1 전류로서 생성되는 캐리어와 동일한 종류여도 되고, 다른 종류여도 된다. 즉, 제 1 반도체 회로가 외광에 의해서 전자를 생성하는 경우에는, 제 2 반도체 회로는 전자를 생성하여도 되며, 정공을 생성하여도 된다. 반대로 제 1 반도체 회로가 외광에 의해서 정공을 생성하는 경우에는, 제 2 반도체 회로는 정공을 생성하여도 되며, 전자를 생성하여도 된다. 예를 들면, 제 1 반도체 회로가 n형 MOSFET인 경우에는, 외광의 조사에 의해서 전자가 과잉으로 생성된다. 이 경우, 제 2 반도체 회로는 예를 들면 n형 MOS 소자, p형 MOS 소자 등이어도 되며, 상기 소자가 외광의 조사에 의해서 생성한 캐리어가 n형 MOSFET가 생성한 상기 전자의 영향(회로의 동작에 끼치는 영향)을 소거한다.
또한, 반도체 장치에 형성된 복수의 제 1 반도체 회로중의 외광의 조사에 의해서 캐리어가 발생하여도 회로 동작에 실질적으로 영향이 없는 경우에는, 상기 제 1 반도체 회로에 대해서는 제 2 반도체 회로를 설치할 필요가 없다. 또한, 반도체 장치에 복수의 제 1 반도체 회로가 형성되어 있는 경우에 있어서, 1개의 제 1 반도체 회로에 대해서, 1개의 제 2 반도체 회로가 설치된다고는 한정할 수 없다. 예를 들면 외광이 조사될 때에 복수의 제 1 반도체 회로가 생성하는 전류를 1개의 제 2 반도체 회로가 생성하는 전류에 의해서 소거하는 경우도 있다. 반대로 1개의 제 1 반도체 회로가 생성하는 전류를 복수의 제 2 반도체 회로가 생성하는 전류에 의해서 소거하는 경우도 있다.
또한, 본 발명은, 상기 제 1 반도체 회로는 상기 제 1 전류에 의해서 전압 상승한다. 상기 제 2 반도체 회로는 상기 제 2 전류에 의해서 전압 하강하는 것이 바람직하다.
본 발명에 의하면 제 1 반도체 회로내의 제 1 전류에 의한 전압 변동이 상승하는 경우에는, 제 2 반도체 회로를 상기 전압이 상승한 분을 하강시키도록 형성하면 된다. 이것에 의해서, 제 1 반도체 회로에서의 전압 변동을 방지하여 전압을 일정하게 하고, 제 1 반도체 회로의 오동작을 방지할 수 있다.
또한, 본 발명은, 상기 제 1 반도체 회로는 상기 제 1 전류에 의해서 전압 강하한다. 상기 제 2 반도체 회로는 상기 제 2 전류에 의해서 전압 상승하는 것이 바람직하다.
본 발명에 의하면, 제 1 반도체 회로내의 제 1 전류에 의한 전압 변동이 하강하는 경우에는, 제 2 반도체 회로를 상기 전압이 하강한 분을 상승시키도록 형성하면 된다. 이것에 의해서, 제 1 반도체 회로에 있어서의 전압 변동을 방지하여 전압을 일정하게 하고, 제 1 반도체 회로의 오동작을 방지할 수 있다.
또한, 본 발명은, 상기 제 2 반도체 회로는 상기 제 1 반도체 회로와 근접하게 배설되는 것이 바람직하다.
본 발명에 의하면 제 1 반도체 회로에 평균하여 외부 광이 조사되지 않는 경우에는, 상기 제 1 반도체 회로와, 제 2 반도체 회로는, 가능한 한 근접하게 배치한다. 이것에 의해서, 제 2 전류를 제 1 전류와 거의 동일하게 하여 소거를 보다 확실하게 할 수 있다. 단, 평균하게 외부광이 조사되는 경우에는, 제 1 반도체 회로와, 상기 제 1 반도체 회로에 광 여기에 의해서 발생한 캐리어를 소거하기 위한 제 2 반도체 회로는 항상 근접하게 배치할 필요는 없다.
또한, 본 발명은, 상기 제 1 반도체 회로는 고 저항 회로를 갖는 것이 바람직하다.
본 발명에 의하면 고 저항 회로에서는, 회로 내에 흐르는 구동 전류의 크기가 필연적으로 작아진다. 이 때문에, 제 2 반도체 회로가 형성되지 않는 경우에는, 제 1 전류의 영향에 의해서, 회로 내에서 증가하는 전류도 커지며, 오동작을 일으키는 일이 적지 않다. 그러므로, 본 발명에서는, 이와 같이 특히 오동작을 일으키기 쉬운 고 저항 회로에 제 2 반도체 회로를 접속하여 제 2 전류에 의해서 제 1 전 류를 소거하는 것으로 제 1 반도체 회로 내, 즉 고 저항 회로 내에서의 광 여기에 의한 제 1 전류를 저감하여, 과 전류에 의한 고 저항 회로의 오동작 등을 방지할 수 있다.
또한, 본 발명은, 상기 제 1 반도체 회로는 연산 증폭기를 갖는다. 또한, 상기 제 2 반도체 회로는 상기 연산 증폭기의 출력 단자에 접속되는 것이 바람직하다.
본 발명에 의하면, 제 1 반도체 회로가 연산 증폭기로서 형성되는 경우에는, 그 출력 단자에 제 2 반도체 회로를 형성하는 것으로서 연산 증폭기 내의 제 1 전류를 제 2 전류로서 소거하여 연산 증폭기의 오동작을 방지할 수 있다.
또한, 본 발명은, 상기 제 1 반도체 회로는 상기 연산 증폭기의 출력 단자에 형성된 분압 저항을 더 갖는다. 또한, 상기 제 2 반도체 회로는 상기 제 1 전류와, 상기 분압 저항에 발생하는 전류에 의한 전압 변동을 해소하는 크기의 상기 제 2 전류가 설정되는 것이 바람직하다.
본 발명에 의하면 연산 증폭기의 출력 단자에 복수의 저항을 갖는 경우에는 제 1 반도체 회로 내에는 구동 전류, 제 1 전류에 더해서, 저항에 의해서 증가하는 전류가 발생한다. 이 때문에 제 2 반도체 회로에는 제 1 전류와 상기 증가분의 전류를 소거하는 제 2 전류를 설정하는 회로 구성으로 하는 것이 바람직하다.
또한, 본 발명은, 상기 제 1 반도체 회로는 다이내믹형 동작 회로를 갖는다. 또한 상기 다이내믹형 동작 회로의 출력 단자에 접속되어서 전류를 충/방전하는 충/방전 수단을 갖는다. 상기 제 2 반도체 회로는 상기 출력 단자에 접속됨과 함 께, 상기 충/방전 수단을 향해서 상기 제 2 전류를 유입하도록 구성되는 것이 적합하다.
본 발명에 의하면, 다이내믹형 동작 회로에서는 출력 단자에 접속된 충/방전 수단에서 전하가 충전되는 것으로, 유지 동작이 행해진다. 이 때문에, 통상의 동작 중에, 다이내믹형 동작 회로 내에서, 외광에 기초하여 여기된 제 1 전류가 발생하면, 제 1 전류에 의해서 충/방전 수단에 충전되는 전하가 부족하게 된다. 그러므로, 제 2 반도체 회로에 의해서, 이 충 방전 수단을 향해서 제 2 전류를 유입하는 것으로서, 충/방전 수단에서의 충전 전하의 부족분을 보충하는 것으로서, 다이내믹형 동작 회로의 오동작을 방지할 수 있다.
또한, 본 발명은, 상기 제 1 반도체 회로는 스위칭 수단을 갖는다. 또한, 상기 제 2 반도체 회로는 상기 스위칭 수단에 설치되는 것이 바람직하다.
본 발명에 의하면, 스위칭 수단에 제 1 전류가 생성되면, 원래의 온 오프 동작이 정확하게 동작하지 않아서 스위칭 수단이 온 상태에 있음에도 불구하고 오프 동작을 하던가, 오프 상태에 있음에도 불구하고 온 동작을 하는 등, 여러 가지 오동작을 일으킨다. 그러므로, 본 발명에서는 스위칭 수단 내에 제 2 반도체 회로를 설치하는 것으로서, 스위칭 수단에 의한 온 오프 제어를 적정하게 할 수 있고, 본래 온 동작할 때에 오프 동작을 하던가, 오프 동작할 때에 온 동작하는 등의 오동작을 방지할 수 있다.
또한, 본 발명은 상기 스위칭 수단은 복수의 트랜스미션 게이트에 의해서 형성된다. 또한, 상기 제 2 반도체 회로는 복수의 상기 트랜스미션 게이트에 각각 설 치되는 것이 바람직하다.
이것에 의해서, 트랜스미션 게이트의 각각에 대해서 제 2 반도체 회로가 형성되는 것으로 되고, 이것에 의해서 단계적인 온 오프 제어를 적정하게 할 수 있다.
또한, 본 발명은, 상기 제 2 반도체 회로는 접합 다이오드에 의해서 이루어지는 것이 바람직하다.
본 발명에 의하면, 접합 다이오드 등의 간단한 소자를 이용하는 것으로, 제 2 전류를 생성할 수 있다. 이것에 의해서, 제 2 반도체 회로를 복잡한 회로 구성으로 하지 않고 형성할 수 있고, 소자의 점유 영역을 작게하여 반도체 회로의 고 집적화에 기여할 수 있다.
또한, 본 발명은, 상기 제 1 반도체 회로는 적어도 1개의 제 1 도전형의 트랜지스터를 갖는다. 또한, 상기 제 2 반도체 회로는 상기 제 1 도전형의 트랜지스터와 반대의 도전성을 갖는 적어도 1개의 제 2 도전형의 트랜지스터를 갖는다. 또한, 상기 제 1 도전형의 트랜지스터와 상기 제 2 도전형의 트랜지스터가 상보(相補)를 형성하는 것이 바람직하다.
본 발명에 의하면, 제 1 반도체 회로가 제 1 도전형의 트랜지스터인 경우, 상기 제 1 도전형의 트랜지스터와, 상기 제 1 도전형의 트랜지스터의 광 여기에 의해 발생한 캐리어를 소거하기 위한 제 2 반도체 회로는, CMOS 구조를 형성할 수 있다. 즉, CMOS의 한쪽이 제 1 반도체 회로로서 동작하고, 다른 쪽이 제 2 반도체 회로로서 동작한다.
본 발명의 한 형태에 관계되는 반도체 장치는, 반도체 기판 중에 형성된 제 1 도전형의 제 1 영역에 형성됨과 함께, 게이트 전극을 갖고, 상기 제 1 영역과 전기적으로 접합되어서 상기 제 1 영역과 반대의 도전성을 갖는 제 2 도전형의 제 1 불순물 영역을 소스 영역으로 하고, 제 2 도전형의 제 2 불순물 영역을 드래인 영역으로 하는 제 2 도전형의 제 1 소자를 갖는다. 또한, 상기 반도체 기판 중에 형성되고, 적어도 상기 반도체 기판 내의 상기 제 1 영역의 근처에 형성되는 제 1 도전형의 제 3 불순물 영역을 적어도 갖고, 적어도 상기 제 1 영역과 상기 제 3 불순물 영역을 전기적으로 접합하는 것으로서 구성되는 제 2 소자를 갖는다.
본 발명에 의하면, 제 1 소자에는 반도체 기판의 뒷면 쪽으로부터 외광이 조사되면, 제 1 영역에 캐리어가 발생한다. 또한, 제 2 소자의 제 3 불순물 영역에도 캐리어가 생성된다. 따라서, 제 1 영역과 제 3 불순물 영역이 전기적으로 접합하는 것으로서, 제 2 소자내의 캐리어에 의해서 제 1 소자 내에 생성된 캐리어를 소거할 수 있다. 이것에 의해서, 제 1 소자에 외광이 조사되어도, 제 1 소자 내에 생성되는 캐리어에 의해서 제 1 소자 내에 전류가 발생하지 않으면서, 제 1 소자 자체나 이 제 1 소자에 접속되는 주변 회로의 오동작 등을 방지할 수 있다.
여기서, 제 1 소자 내에는, 제 1 불순물 영역에서 제 1 영역을 향해서도 각각 캐리어가 생성되지만, 이것들은 제 1 영역에서 서로 소거되므로, 제 1, 제 2 불순물 영역과 제 1 영역의 접합에 의한 캐리어의 생성 분은 고려하지 않아도 된다.
또한, 제 1 영역, 제 3 불순물 영역 등의 홈 깊이는 반도체 기판의 앞면 쪽이나 뒷면 쪽으로부터의 외광, 외광의 종류 등에 따르는 분광 감도 특성에 기초하 여 서로 양호하게 소거하도록 설정하면 된다.
또한, 본 발명에서는 상기 제 1, 제 2, 제 3 불순물 영역이 형성되지 않는 상기 반도체 기판의 한쪽의 면에서 외광이 조사된다. 또한, 상기 제 2 도전형의 상기 제 1 소자는 N형 트랜지스터로 형성된다. 상기 제 2 소자의 상기 제 3 불순물 영역은 상기 제 2 도전형의 제 1 소자의 상기 제 1 또는 상기 제 2 불순물 영역보다도 크게 형성되는 것이 바람직하다.
본 발명에 의하면 제 2 소자로 생성된 캐리어를 제 1 소자 내에서 생성되는 캐리어보다도 많이 또는 동등하게 생성하는 것으로서, 제 1 소자 내에 여분의 전류를 발생시키지 않고, 전압 변동의 방지를 할 수 있다.
또한, 본 발명에서는, 상기 제 1, 제 2, 제 3 불순물 영역이 형성되지 않는 상기 반도체 기판의 한 쪽의 면으로부터 외광이 조사되는 것이 바람직하다. 또한, 상기 제 2 소자의 상기 제 3 불순물 영역은, 상기 외광에 기초하는 상기 제 3 불순물 영역의 캐리어 발생량과, 상기 제 2 도전형의 제 1 소자의 상기 제 1 또는 상기 제 2 불순물 영역의 캐리어 발생량이 거의 동일하게 되는 크기로 형성되는 것이 바람직하다.
본 발명에 의하면, 이와 같이 하는 것으로서, 제 1 소자내의 캐리어를, 제 2 소자내의 캐리어에 의해서 확실하게 실질적으로 소거하여 전압 변동을 방지할 수 있다.
또한, 본 발명은 상기 제 3 불순물 영역과 상기 제 2 불순물 영역의 간격이 디자인 룰 상의 최소 치수로 형성되는 것이 바람직하다.
본 발명에 의하면, 단면 구조에 있어서, 레이아웃 면적을 소규모화하여 반도체 장치의 콤팩트화, 저 비용화가 도모되고, 칩 면적을 파격적으로 작게 할 수 있다.
또한, 본 발명은, 상기 제 3 불순물 영역은 상기 제 1 및 제 2 불순물 영역의 주위에 링 형태로 형성되는 것이 바람직하다.
본 발명에 의하면, 평면 구조에 있어서, 레이아웃 면적을 소규모화하여 최적인 제 2 소자의 형상을 실현하여 칩 면적의 축소화에 기여할 수 있다.
또한, 본 발명에서는 상기 제 1, 제 2, 제 3 불순물 영역이 형성되지 않은 상기 반도체 기판의 한쪽의 면으로부터 외광이 조사된다. 또한, 상기 제 2 도전형의 상기 제 1 소자는 P 형 트랜지스터로서 형성된다. 또한, 상기 제 2 소자의 상기 제 3 불순물 영역은 상기 제 2 도전형의 제 1 소자의 상기 제 1 또는 상기 제 2 불순물 영역보다 작게 형성되는 것이 바람직하다.
본 발명에 의하면, 제 1 소자가 제 1 도전형으로 형성되는 경우에는, 이와 같이 형성하는 것으로서, 제 1 소자내의 캐리어와, 제 2 소자내의 캐리어의 생성량을 거의 동일하게 하여 소거를 양호하게 할 수 있다.
본 발명의 액정 표시 장치는 투명 또는 반두명의 기판으로 구성된 액정 표시 패널을 갖는다. 또한, 상기 액정 표시 패널과 동일 기판 상에 형성된 상기한 반도체 장치를 갖는다.
본 발명에 의하면, 반도체 장치가 반도체 칩 등으로 형성되는 경우에는, 상기 반도체 장치는 투명 기판 또는 반투명 기판 위에 탑재된다. 이와 같이, 투명 기 판 또는 반투명 기판에 탑재되는 경우에도, 반도체 장치를 액정 표시 장치에 적용할 수 있다.
본 발명의 액정 표시 장치는 액정 표시 패널의 매트릭스 형태로 배치된 화소 전극을 구동하는 액정 구동 회로에 상기한 반도체 장치를 내재시키고 있다.
본 발명에 의하면, 상기한 반도체 장치는 기판에 설치되지만, 상기 기판이 반도체층을 형성하기 위해서 적합한 재료(예를 들면 글라스 등)인 경우에는, 상기 반도체 장치는, 상기 기판에 직접 형성된다. 이와 같이 반도체 장치가 기판에 직접 형성되는 경우에도, 상기한 반도체 장치를 적용한 액정 표시 장치가 형성된다.
또한, 액정 구동 회로에 내재되는 반도체 장치로서는 예를 들면 전원 회로 A/D 변환 회로, 레귤레이터, 오피 엠프, DRAM이나 SRAM 등의 아날로그 신호를 다루는 고 저항 회로 등에 적합하게 적용된다.
본 발명의 전자 기기는 상기한 액정 표시 장치를 갖고 있다. 이것에 의해서, 광에 의한 전압의 변동에 기인한 표시 문자 깨짐이나 발진 회로의 정지와 같은 오동작을 방지할 수 있고, 강한 여름의 햇볕이나 형광등 속에서의 사용을 가능하게 하는 전자 기기를 제공한다.
도 1은 본 발명에 관계되는 실시예의 한 예를 나타내고, n형 기판 영역과 P형 웰 영역의 pn 접합을 고려한 전원 회로의 회로도.
도 2a는 도 1의 전원 회로의 n형 MOSFET의 구조를 나타내는 단면도.
도 2b는 도 1의 전원 회로의 캐리어 소거 소자의 구조를 나타내는 단면도.
도 3a는 도 1의 전원 회로의 구조의 다른 예를 나타내고, 구조의 레이아웃을 나타내는 평면도.
도 3b는 도 3a에 대응하는 단면 구조를 갖는 단면도.
도 4a는 도 1의 전원 회로의 캐리어 소거 소자의 단면 구조를 설명하기 위한 단면도이고, P+ 영역과 n+ 영역이 같은 경우를 나타낸다.
도 4b는 도 1의 전원 회로의 캐리어 소거 소자의 단면 구조를 설명하기 위한 단면도이고 P+ 영역이 n+ 영역보다 큰 경우를 각각 나타낸다.
도 5는 본 발명에 관계되는 반도체 장치를 액정 디스플레이의 구동 회로내의 오피 엠프에 적용한 실시예를 나타내는 회로도.
도 6은 본 발명에 관계되는 반도체 장치를 액정 디스플레이의 구동 회로내의 오피 엠프에 적용한 다른 실시예를 나타내는 회로도.
도 7은 본 발명에 관계되는 반도체 장치를 액정 디스플레이의 구동 회로내의 오피 엠프에 적용한 다른 실시예를 나타내는 회로도.
도 8a는 본 발명에 관계되는 반도체 장치를 액정 디스플레이의 구동 회로내의 다이내믹 홀드 회로에 적용한 실시예를 나타내는 회로도.
도 8b는 도 8a의 동작을 나타내는 타이밍 차트.
도 9a는 n형 기판에 p형 웰 영역을 형성하고, 이 p형 웰 영역 내에 n형 영역(n+)을 형성한 층 구조를 이루는 칩의 표면에서 외광부를 조사한 모습을 나타내는 도면.
도 9b는 n형 기판에 p형 웰 영역을 형성하고, 이 p형 웰 영역 내에 n형 영역(n+)을 형성한 층 구조를 이루는 칩의 뒷면에서 외광부를 조사한 모습을 나타내는 도면.
도 10은 도 9a, 도 9b에 나타내는 구성의 반도체 칩에 있어서, 흡수되는 외부광의 파장(λ)과 이 때에 발생하는 전류 Ihν의 관계를 나타내는 특성도.
도 11은 본 발명에 관계되는 반도체 장치를 하이 임피던스 저항을 갖는 오피 엠프에 적용한 실시예를 나타내는 회로도.
도 12는 도 11의 트리밍 회로의 상세를 나타내는 회로도.
도 13은 도 12의 트랜스미션 게이트의 구조의 레이아웃의 상세를 나타내는 평면도.
도 14a는 도 12의 트랜스미션 게이트를 Nch 고 내압 구조로 한 경우를 나타내고, 레이아웃의 상세를 나타내는 평면도.
도 14b는 도 14에 대응하는 단면도.
도 14c는 도 14a의 구조를 기능적인 회로 구성으로 표현한 경우의 회로도.
도 15는 전원 회로의 캐리어 소거 소자 및 MOSFET의 단면 구조를 설명하기 위한 단면도.
도 16은 본 발명이 적용되는 전자 기기의 블록도.
도 17은 본 발명이 적용되는 페이저의 사시도.
도 18은 본 발명이 적용되는 휴대 전화기의 사시도.
도 19a는 액정 디스플레이의 종래의 COG 타입의 구동 회로의 형성 상태를 나 타내는 설명도.
도 19b는 도 19a의 전원 회로를 확대해서 나타내는 도면.
도 20a는 종래의 전원 회로를 나타내는 도면.
도 20b는 도 20a의 전원 회로의 부분 설명도.
도 21a는 광이 조사되지 않을 때의 도 19a의 전원 회로의 등가 회로를 나타내는 회로도.
도 21b는 광이 조사되고 있을 때의 상기 전원 회로의 등가 회로를 나타내는 회로도.
이하, 본 발명을 전원 회로에 적용한 실시예에 대해서 도면을 참조하여 구체적으로 설명한다.
삭제
<실시예 1>
(회로 구성)
도 1은 본 발명의 반도체 장치를 액정 구동 회로의 전원 회로에 적용한 한 예를 나타내는 회로도이다. 또한, 본 예에서는 도 19a, 19b와 동일하게 전원 회로는 글라스 기판 위에 형성되어 있다.
본 예의 전원 회로(1)는 도 1에 나타내는 바와 같이 크게 구별해서 제 1 반도체 회로(2)와, 제 1 반도체 회로(2)와 전기적으로 접속된 제 2 반도체 회로(3)를 포함하여 구성된다.
제 1 반도체 회로(2)는 외광에 기초하여 여기되는 제 1 전류(Ihνa)(Ihνa1 내지 Ihνa4)가 생성되는 것이고, 고 저항 회로의 저항으로서 기능하는 복수, 예를 들면 5개의 제 1 소자, 주회로용 반도체 소자로서의 n형 MOSFET(11 내지 15)가 다단으로 접속된 다단 접속 회로(10)와, 각각의 n형 MOSFET(11 내지 15)의 소스, 드래인 사이와 전압(Vout1 내지 Vout4)이 출력되는 출력 단자의 사이에 접속된 복수 예를 들면 4개의 전압 폴로워 회로(A1 내지 A4)를 포함하여 구성된다. 또한 도 1의 회로에서는 설명의 편의상 각각의 MOSFET(11 내지 14)의 n형 기판과 p형 웰 영역의 np 접합을 다이오드(111, 121, 131, 141)로 나타내고 있다. 이들을 포함하는 단면 구조에 대해서는 후술한다.
제 2 반도체 회로(3)는 외광의 조사시에 제 1 전류(Ihνa)(Ihνa1 내지 Ihνa4)의 전류 증가 분에 의해서 발생하는 전압 변동의 일부 또는 전부를 해소하기 위한 제 2 전류(Ihνb)(Ihνb1 내지 Ihνb4)를 생성하는 것이고, 복수, 예를 들면 4개의 제 2 소자, 캐리어 소거 소자로서의 다이오드(101 내지 104)를 포함하여 구성된다. 또한 제 2 전류(Ihνb)(Ihνb1 내지 Ihνb4)는 제 1 전류(Ihνa)(Ihνa1 내지 Ihνa4)를 생성시키는 것과 동일한 외광에 기초하여 여기되는 것으로 한다.
또한, 본 예의 전원 회로(1)에서는 액정 표시 패널을 전압 강하법 등으로 구동하기 위해서 예를 들면 6 레벨의 전압(Vout0 내지 Vout6)이 출력되도록 구성하였으나, 액정 패널의 크기에 따라서는 이외에도 여러 가지 전압 레벨을 출력하도록 제 1 반도체 회로(2) 및 제 2 반도체 회로(3)를 형성하여도 된다.
또한, 액정 구동 회로에서는 저 소비 전력을 도모하기 위해서 n형 MOSFET(11 내지 15)를 고 저항 회로에 형성하는 것으로서 전류를 줄인 상태에서 바이어스 전 압을 변동시키도록 구성된다.
또한, MOSFET(11 내지 14)는 3 채널 있는 중의 한 쪽에만 전류가 흐르므로, 1개의 단자에 같은 것을 집중시키도록 구성하면 된다.
또한, 광이 조사될 때에만 전류가 흐르므로, 예를 들면 형광등 등의 외광에서는 700lx 정도이므로 광 여기 전류는 증가하지 않는다. 예를 들면 카메라의 플래시를 터뜨리던가, 액정 표시 패널을 형광등의 바로 밑에 접근시키는 등의 경우는 5만lx 정도, 예를 들면 태양광의 밑에서는 10만lx 정도의 광이므로, 광 여기 전류가 흐른다. 따라서, 강한 광이 들어왔을 때에 오동작하지 않도록 형성하면 충분하다. 반대로 약한 광의 경우에는 액정 표시 패널을 볼 수 없으므로 이 점은 고려할 필요가 없다.
이 다단 접속 회로(10)는 한쪽 단에 바이어스 전압(VDD)이, 다른 쪽 단에 V1이 각각 부여된다. 또한 다단 접속 회로(10)의 양쪽 단에서 전압(Vout0 및 Vout5)이 출력된다. MOSFET(11)의 소스와 MOSFET(12)의 드래인의 사이, MOSFET(12)의 소스와 MOSFET(13)의 드래인의 사이, MOSFET(13)의 소스와 MOSFET(14)의 드래인의 사이, MOSFET(14)의 소스와 MOSFET(15)의 드래인의 사이로부터 전압 폴로워 회로(A1 내지 A4)를 통해서 전압(Vout1 내지 Vout4)이 출력된다.
또한, 도 2a에 있어서 설명하는 바와 같이 각각의 MOSFET(11 내지 14)는 n형 기판에 p형 웰 영역을 형성하고, 이 p형 웰 영역 내에 n형 드래인 영역과, n형 소스 영역을 또한 형성하여 구성된다. 또한, 본 예에서는 도 2b에 있어서 설명하는 바와 같이 p형 웰 영역 내에 n형 영역을 형성한 캐리어 소거용 소자로서 동작하는 다이오드(101 내지 104)가 각각의 MOSFET(11 내지 14)에 대응하여 설치된다.
도 1에서는 이들 다이오드(101 내지 104)의 각각의 캐소드(K)는 각각의 전압 폴로워 회로(A1 내지 A4)의 입력 단자에 접속되고, 각각의 애노드(A)는 V1 단자에 접속되어 있다.
(단면 구조에 대해서)
도 2a, 2b는 상기 전원 회로내의 MOSFET 및 캐리어 소거용 소자의 구조를 나타내는 단면도이다. 도 2a에 있어서, MOSFET(11)는 n형 기판(28)에 형성되어 있다. n형 기판(28)에는 p형 웰 영역(22)이 형성되고, 이 p형 웰 영역(22)내에 n형 드래인 영역(233) 및 n형 소스 영역(24)이 형성되어 있다. 또한, n형 드래인 영역(23)과 n형 소스 영역(24) 사이의 위쪽에는 도시하지 않은 절연층을 통해서 게이트 전극(25)이 형성되어 있다. MOSFET(11), 게이트 전극(25), n형 드래인 영역(23) 및 n형 기판(21)에는 VDD가 부여되어 있다. 이 VDD는 Vout0의 출력 단자에 접속되고, 또한, MOSFET(11)의 N형 소스 영역(24), MOSFET(12)의 n형 드래인 영역(23)은 출력 단자(Vout1)에 접속되어 있다.
이하 MOSFET(12)와 MOSFET(13)의 접속, MOSFET(13)과 MOSFET(14)의 접속, MOSFET(14)와 MOSFET(15)의 접속은, MOSFET(11)과 MOSFET(12)의 접속과 동일하게, 전단의 MOSFET의 n형 소스 전극은 후단의 MOSFET의 n형 드래인 영역과 게이트 전극에 접속된다. 또한, 각각의 MOSFET의 접속 라인은 전압 폴로워 회로(A2, A3, A4)를 통해서 출력 단자(Vout2 내지 Vout4)에 접속된다.
도 2b, 2a에서는 n형 기판(21)의 뒷면 쪽에서 에너지 hν의 외광이 조사되는 경우를 나타내고 있다.
또한, 각각의 접속 라인으로부터는 A2, A3, A4에의 출력 전압(Vout2 내지 Vout4) 단자, 및 도 2b에 나타내는 다이오드(102 내지 104)가 캐소드 단자(b2 내지 b4)에 접속되는 단자(a2 내지 a4)에 인출되어 있다.
도 2b는 다이오드(101 내지 104)가 n형 기판(21)에 형성된 모습을 나타내고 있다. 각각의 다이오드(101 내지 104)는 P형 영역(26) 내에 n형 영역을 형성하는 것으로서 구성되어 있다. 각각의 p형 영역(26)[즉, 다이오드(101 내지 104)의 각각의 애노드(A)]에는 전압(V1)이 부여되어 있고, 각각의 n형 영역(27)[도 1에 나타내는 다이오드(101 내지 104)의 캐소드(K)]으로부터는 단자(b1 내지 b4)[도 2a에서의 단자(a1 내지 a4)에 접속된다]가 인출되어 있다.
다음으로, 광이 조사되는 경우의 광 여기에 의한 전류(캐리어)의 흐름에 대해서 설명한다.
도 2a에 있어서, n형 기판(21)의 뒷면 쪽에서 외광(hν)이 조사되면, p형 웰 영역(22)에 있어서 생성된 전자에 의해서, 예를 들면 MOSFET(11)에서는 바이어스 전류(Ibias)가 광 여기에 의한 제 1 전류로서 전류(Ihνa1)분 만큼 증가하려고 한다. 한편, 외부광(hν)은 도 2b에 나타내는 다이오드(101 내지 104)에도 조사된다. 이 외부광(hν)에 의해서 p형 웰 영역(26)에 있어서 전자가 생성되고, 예를 들면 다이오드(101)에서는 제 2 전류로서의 전류(Ihνb1)가 발생한다.
여기서 도 2a에 나타내는 바와 같이 n형 MOSFET(11)의 P 웰 영역(26)내에 전류(Ihνa1)가 생성되면, 노드(a1)(b1)를 향해서 전류(Ihνa1)가 흐르므로 예를 들 면 노드(a1)(b1)의 전위는 전류 증가분 상승하고자 한다. 한편, 다이오드(101), p형 영역(26)으로부터 전류(Ihνb1)가 생성되면, 도 2b에 나타내는 바와 같이 다이오드(101)의 애노드(A)에 의해서 전류(Ihνb1)가 V1 쪽을 향해서 흐른다. 즉, 도 1의 회로도에 있어서, n형 MOSFET(11)로부터 노드(a1)(b1)를 향해서 전류(Ihνa1)가 흐르는 것에 의해서, 노드(a1)(b1)의 전위는 상승하지만, 다이오드(101)의 애노드(A)로부터의 전류(Ihνb1)의 유출에 의해서 노드(a1)(b1)의 전위는 하강한다.
따라서, 전류(Ihνa1)와 전류(Ihνb1)가 거의 동일한 경우에는 전류(Ihνb1)는 이 Ihνa1을 마치 소거하는 것과 같이 보이게 된다. 이것에 의해서 결과적으로 노드(a1)(b1)의 전위는 변동하지 않고, 안정하게 일정의 전위를 유지할 수 있고, 광 여기에 의한 전류(Ihνa1)가 MOSFET(11)에서 생성되었다고 하여도, 출력 단자(Vout1)의 전위는 항상 원하는 전위값으로 되도록 안정시킬 수 있다.
동일하게 MOSFET(12 내지 14)에 있어서 발생하는 광 여기 전류(Ihνa2 내지 Ihνa4)가 발생한 경우에도, 각각의 다이오드(102 내지 104)에 있어서 발생하는 광 여기 전류(Ihνb2 내지 Ihνb4)에 의해서, 각각의 노드[(a2)(b2) 내지 (a4)(b4)]에서의 전위는 일정하게 유지된다. 따라서 출력 전압(Vout1 내지 Vout4)의 전위가 일정하게 되는 것으로서 출력 단자(Vout1 내지 Vout4)에 접속되는 예를 들면 액정 표시 패널의 주사선, 또는 데이터선을 전위를 광 조사에 관계없이 일정하게 변화시켜서 양호한 액정 표시 패널의 구동이 가능하게 된다.
(캐리어 소거 소자의 단면상의 위치에 대해서)
여기서, 다이오드(101)와 MOSFET(11)의 단면상의 위치 관계를 규정하는데 있어서, 유의해야할 사항에 대해서 설명한다. 다이오드(101 내지 104)의 위치는 MOSFET(11 내지 14)의 부근에 위치시키도록 형성하는 것이 바람직하다. 그 이유는 예를 들면 다이오드(101)가 형성되는 위치와, MOSFET(11)의 형성되는 위치가 이간(離間)되어 형성되면, MOSFET(11)와 다이오드(101)에 각각 같은 광 강도, 분광 감도 특성을 갖는 동일한 종류의 광이 조사되지 않고, 상기 전류(Ihνa1)와 전류(Ihνb1)를 거의 동일하게 형성할 수 없고, 전압 변동을 해소할 수 없기 때문에다. 따라서, 조사되는 외광의 범위 내에, 양쪽의 소자가 있는 것이 바람직하고, 또한, 같은 장소에 있는 것이 바람직하다.
한 예로서, 도 3a, 3b에 제 2 소자, 캐리어 소거 소자로서의 다이오드(101)를 MOSFET(11)의 근처 위치에 형성한 예를 나타낸다.
도 3b의 단면도에 나타내는 바와 같이 n형 반도체 기판중(21)에는 P형 웰(22)이 형성되어 있다. P형 웰(22)에는 고 불순물 농도 영역, n+형 불순물층인 n형 드래인 영역(23) 및 n형 소스 영역(24)이 간격을 두고 형성되어 있다. 그리고 n형 반도체 기판(21)의 표면에는 소자 분리용의 필드 산화막(29)이 간격을 두고 형성되어 있다. P형 웰(22) 위에 있어서, 필드 산화막(29)으로 규정되는 영역에는 절연층을 통해서 플로팅 게이트에 의한 폴리실리콘의 게이트 전극(G)(25)이 형성되어 있다. 또한, 필드 산화막(29)의 뒷면에는 반전 방지용 불순물층으로서 채널 스톱층(Pst)(28)이 형성된다.
n+형 불순물층인 n형 영역(27)과 p형 영역(26)으로 다이오드(101)가 구성되어 있다. 게이트 전극(25) 위에는 배선이 형성된다. 도 3에 나타내는 바와 같이 MOSFET(11)의 n형 드래인 영역(24), p 웰 영역(24), 다이오드(101)의 P형 영역(26)은 배선에 의해서 전기적으로 접속되어 있다.
그리고, 다이오드(101)의 P형 영역(26)을 MOSFET(101)의 n형 반도체 기판(21)의 주표면에 있어서, P 웰 영역(22)과 n형 반도체 기판(21)의 경계면 상에 형성하고 있다. 이와 같은 위치 관계로 형성하는 것으로서, 다이오드(101)의 p형 영역(26) 및 MOSFET(11)의 P 웰 영역(22)에 각각 동일한 종류의 광을 조사시키는 것이 가능하게 되고, 상기 전류(Ihνa1)와 전류(Ihνb1)를 거의 동일하게 하여 전압 변동의 방지를 보다 확실하게 할 수 있다.
이 구조는 이하와 같이 하여 제작할 수 있다. 즉, n형 반도체 기판(21) 중에 P형 웰 영역(22)을 형성하고, P형 웰 영역(22) 중에 n+형 불순물층(23, 24)을 형성하고, P형 웰 영역(22)과 n형 반도체 기판(21)의 경계 영역에 p+형 불순물층(26)을 형성하고, 반도체 기판(21) 위에 절연층을 형성하고, 절연층막 위에 플로팅 게이트(G)(25)를 순서대로 형성한다. P형 웰 영역(22) 중에 이온 주입 등의 방법으로 n+형 불순물층(23, 24)을 형성하고, 동일하게 하여 p+형 불순물층(26)을 형성하여 컨트롤 게이트(G)(25) 및 n+형 불순물층(23, 24)을 덮도록 하여, 반도체 기판 위에 층간 절연막을 형성하고, 층간 절연막을 선택적으로 제거하여 컨트롤 게이트(G)(25), n+형 불순물층(23, 24), p+형 불순물층(26)을 노출시킨다. 그리고 n+형 불순물층(24), p+형 불순물층(26), p형 웰 영역(22)을 전기적으로 접속하는 배선을 형성한다.
또한, 상기 사항은 n형 반도체 기판, p형 반도체 기판에 관계없이, 또한, 외광의 뒷면 조사, 앞면 조사에 관계없이 설정할 수 있다. 즉, p형 반도체 기판의 경우에는, p형 반도체 기판의 주표면에 있어서, n 웰 영역과 p형 반도체 기판의 경계 영역에 다이오드의 n형 영역을 형성하면 된다.
(평면 구조 및 레이아웃에 대해서)
여기서, 본 예에 의하며, 도 3b에 나타내는 서로 인접하는 캐리어 소거용 소자로서의 다이오드(101, 102) 사이의 거리(Xb), n형 소스 영역(24)과 p형 영역(26)의 사이의 거리 등을 디자인 룰 상의 최소 치수로 하는 것으로서, 높은 ESD 내압을 확보하면서 MOSFET의 레이아웃 면적을 매우 작게 할 수 있다. 이 결과, 반도체 장치의 콤팩트화, 저 비용화를 도모할 수 있다. 특히, 레이아웃 면적을 소규모화할 수 있으면, 칩 면적을 매우 작게 할 수 있게 된다.
특히, 레이아웃 상에 대응하는 P웰 영역(22)과 n형 반도체 기판(21)의 경계에 형성되는 다이오드(101)의 p형 영역(26)은 도 3a에 나타내는 바와 같이 MOSFET(11)의 주위에 링 형태로 형성하는 것이 바람직하다. 그리고, 링 형태의 P형 영역(26)은 도 3a에 나타내는 거리(Xa, Xb)를 될 수 있는 한, 가깝게 하도록 형성하는 것이 바람직하다. 또한, 광 여기 캐리어(hb)를 될 수 있는 한 P 웰 영역(22)의 가드 링 쪽[도 3b의 단면도에서 도시하는 화살표(H) 방향]으로 빠지게 하는 것이 바람직하다. 단, P 웰 영역의 전위가 n형 반도체 기판과 동일한 전위의 경우에는, 기생 PNP 바이폴러 트랜지스터가 광 입사에 의해서 온되지 않는 정도로 Xb를 짧게 하는 것이 바람직하다. 또한 n+ 영역과 P 웰 영역의 경계 영역에 있어서는 도 15에서의 n+의 광 가드 링(Xa, Xb)을 될 수 있는 한 짧게 하는 것이 바람직하다.
(캐리어 소거 소자의 단면상의 크기에 대해서)
다음으로 다이오드(11)의 P형 영역(26)의 구조[p형 영역(26)의 면적이나 홈 깊이 등]을 규정하는데 있어서 유의해야 될 사항에 대해서 설명한다.
다이오드(101 내지 104)는 MOSFET(11 내지 14)의 P웰 영역, n형 영역의 크기를 고려하여 결정된다. 통상은 다이오드(101 내지 104)는, 전류(Ihνb1, Ihνb2, Ihνb3, Ihνb4)가 각각 전류(Ihνa1, Ihνa2, Ihνa3, Ihνa4)와 거의 같게 되도록 설계된다.
즉, 전류(Ihνb1 내지 Ihνb4)를 전류(Ihνa1 내지 Ihνa4)와 같게 형성하기 위해서는 양쪽의 분광 감도 특성이 거의 일치하도록 형성하는 것이 바람직하다.
그 이유를, 도 4a, 4b의 단면도를 참조하면서 설명한다. 여기서, 반도체 기판의 실리콘 결정 격자에 진동하는 광이 들어오면, 장파장(예를 들면 1100 내지 1200㎚ 이상)의 광은, 파장이 길고, 결정 격자, 반도체 기판을 통과하므로, 거의 반도체 기판에 영향을 끼치지 않는다. 400㎚ 내지 1100 정도까지의 파장의 광은, 파장이 짧으므로 결정 격자에 충돌하여 충돌 부분에서 광의 흡수 계수에 기초하여 광이 흡수된다. 여기서 흡수 계수는 광의 에너지(파장)의 흡수율을 나타내고, 진동하는 광이 실리콘의 결정 격자에 충돌하는 확률을 말한다. 따라서, 광의 입사하는 방향을 앞면으로 하고, 이하 상층, 중층, 하층으로 하면, 단파장(400㎚ 정도)의 광은, 앞면에서 흡수되고, 600㎚정도의 광은 실리콘 기판의 상층부, 800㎚의 광은 실리콘 기판의 중층부에서 흡수되고, 1100 내지 1200㎚의 광은 실리콘 기판을 통과한다. 이와 같이 pn 접합의 깊이의 방향에 대해서 도 10에 나타내는 바와 같은 분광 감도 특성을 갖고 있다.
따라서, 예를 들면 n형 반도체 기판 위에 P 웰 영역을 형성하고, 이 P 웰 영역 위에 n형 영역을 형성한 1개의 MOSFET에 있어서, n형 반도체 기판의 뒷면 쪽에서 광이 입사한 경우(도 9b), 표면으로부터 P 웰 층의 중간 층까지의 거리의 사이에서는 예를 들면 도 10에 나타내는 (d)의 분광 감도 특성의 광에 영향을 하고, 그 이외의 광의 파장의 성분은 영향하지 않는 것을 의미한다. 이와 같이 p형, n형 뒷면 조사, 표면 조사에 의해서, 또는 표면으로부터의 깊이에 의해서 영향이 있는 광의 파장 성분의 영역이 다르다. 또한, 이들 이론의 상세한 설명은 후술한다.
이점을 감안하면, 예를 들면 n형 반도체 기판(21)에 있어서 뒷면으로부터 외광이 조사되는 뒷면 조사의 경우, n형 영역(24)의 pn 접합면의 면적과, p형 영역(26)의 pn 접합면의 면적을 동일하게 형성하여도, 분광 감도 특성이 p형과 n형과는 다르다.
이 때문에, 도 4a에 나타내는 바와 같이 n형 영역(24)의 깊이 방향의 분광 감도는 예를 들면 400㎚정도의 광의 파장 영역인 것에서, 광이 입사하는 것에 의해서 생성되는 n형 영역(24)에 의한 p웰 영역(22)에서의 캐리어 발생 영역(24a)이, P 웰 영역(22)과 n형 영역(24)의 중간 층 영역이 된다. 한편, 다이오드의 p형 영역(26)의 깊이 방향의 분광 감도는 예를 들면 1000㎚ 정도의 광의 파장 영역인 것에서, p형 영역(26)에 의한 n형 반도체 기판(21) 상에서의 캐리어 발생 영역(26a)은 도 4a에 나타내는 바와 같이 캐리어의 발생 영역(24a)보다 크게 형성된다. 따라서, n형 영역(24)의 pn 접합면의 면적과, p형 영역(26)의 pn 접합면의 면적을 동일하게 형성하여도, p형 영역(26)에서 발생하는 전류 쪽이 크게 되고, 동일 전류가 생성되지 않고, 양호한 전압 변동의 해소를 할 수 없다.
또한, 광의 종류, 예를 들면 형광등의 파장과 백열등의 파장도 캐리어의 발생 영역은 다르게 되므로 완전하게 소거하는 것은 어렵다.
그러므로, 도 4b에 나타내는 바와 같이 n형 반도체 기판(21)에 설치하는 P형 영역(26)의 크기를, 적어도 n(드래인 또는 소스 단자)형 영역(24)보다도 작게 형성하여, 각각의 분광 감도 특성이 거의 동일하게 되도록 형성되어 있다. 즉, 도 4b에 나타내는 바와 같이 n+형 불순물층(24)의 캐리어 발생 영역(24b)과, p형 영역(26)의 캐리어 발생 영역(26b)이 거의 동일하게 되도록 p형 영역(26)의 크기를 n+형 불순물층(24)의 크기보다도 작게 형성하는 것으로서 n+형 불순물층(24)에서 생성되는 전류값과 p형 소거 소자(26)에서 생성되는 전류값을 동일하게 하여, 확실한 소거를 하는 것이 가능하게 된다. 또한, 이와 같이 형성하는 것으로서, 면적 효율상에서도 장소를 차지하지 않아도 된다.
또한, 뒷면 조사의 경우에 있어서, p형 반도체 기판에 설치하는 캐리어 소거 소자로서 n형 영역을 형성하는 경우에는, 상기한 분광 감도 특성의 관점에서, n형 영역과 MOSFET 상의 p형 영역보다 크게 할 필요가 있다.
이상과 같이 본 실시예 1에서는 MOSFET(11 내지 15)의 드래인·소스 사이를 흐르는 전류를 실질적으로 동일하게 할 수 있다. 그리고 종래와 같은, MOSFET(11 내지 15)의 드래인·소스 사이를 흐르는 전류가 하단으로 갈수록 커진다는 불편함을 억제할 수 있다. 따라서, MOSFET(11 내지 15)의 드래인·소스 사이의 전압 강하가 언밸런스로 되지 않고, 각각의 MOSFET의 임피던스를 균일하게 유지할 수 있다. 이와 같이 하여, 출력 전압(Vout0 내지 Vout5)에는 오차를 발생시키지 않고, 발생되었다고 하여도 근소하다.
또한, 본 예에서는 캐리어 소거 소자로서 다이오드는 MOSFET의 수에 대응하여 설치하였으나, 이것에 한정되지 않고, 요점은 복수의 각각의 MOSFET에서 생성되는 제 1 전류에 의한 증가분을 감소시키는 제 2 전류를 생성하는 소자를 1 또는 복수개 형성하면 된다.
<실시예 2>
도 5는 본 발명의 액정 구동 회로에 내장되는 오피 엠프에 적용한 실시예 2를 나타내는 회로이다. 도 5에 있어서, 제 1 반도체 회로로서 오피 엠프(30)의 출력 단자(Vout)에 제 2 반도체 회로로서의 다이오드(33a)가 접속되어 있다.
오피 엠프(30)는 제 1 회로(31), 제 2 회로(32)를 갖는다. 제 1 회로(31)는 정전류원(311)과, 비 반전 입력 단자(+)와 반전 입력 단자(-)를 갖는 CMOSFET(312)와 밸런스 회로(313)를 갖는다. 또한, 제 2 회로(32)는 정전류원(321)(로드 트랜지스터)과, n형 MOSFET(322)를 갖는다. 그리고 CMOSFET(312)의 한쪽[비 반전 입력 단자(+)를 갖는 FET]의 출력 단자가 밸런스 회로(313)의 제어 회로에 접속되고, CMOSFET(312)의 다른 쪽[반전 입력 단자(-)를 갖는 FET]의 출력 단자가 n형 MOSFET(322)의 게이트에 접속되어 있다. p형 정전류원(321)과, n형 MOSFET(322)의 접속점이 출력 단자(Vout)로 된다.
상기와 같은 구성의 회로에 있어서, 외광(hν)이 조사되면, CMOSFET(312)의 2개의 MOSFET에서는, 한 쪽의 MOSFET의 광 여기 전류와 다른 쪽의 MOSFET의 광 여기 전류는 전류 증가 또는 감소를 소거하도록 동작한다. 따라서, 상기 외광(hν)의 조사에 의한 광 여기 전류의 영향은 비교적 작다.
그러나, n형 MOSFET(322)에 있어서는, 외광(hν)이 조사되면, 동작 전류가 증가하는 방향으로 광 여기 전류(Ihν1)가 흐른다. 또한, 정전류원(321)에 있어서도, 외광(hν)이 조사되면, 동작 전류가 증가하는 방향으로 광 여기 전류(Ihν2)가 흐른다. 또한, 정전류원(321)은 n형 MOSFET(322)와 비교하여 사이즈가 작으므로 Ihν1은 Ihν2보다도 작다.
이와 같은 것에서, 본 예에서는 오피 엠프(30)의 출력 단자(Vout)에는, 애노드(A)가 상기 출력 단자(Vout)에 접속되어, 캐소드(K)에 전류원(321)의 바이어스 전압(VDD)과 동일한 전위의 전압이 인가된 다이오드(33a)가 형성되어 있다. 이 다이오드(33a)는 외광(hν)이 조사될 때에는, 광 여기 전류(IhνC)를 생성하고, 오피 엠프(30)의 출력 단자(Vout)에 공급하도록 구성된다.
따라서, 다이오드(33a)가 형성되지 않은 경우는 출력 단자(22)(Vout)의 전위는 Ihν2 상당분 강하하고, Ihν1 상당분 상승하나, Ihν1<Ihν2이므로, Ihν2-Ihν1 상당분의 전위가 강하한다. 이것에 대해서, 다이오드(33a)의 접속에 의해서, Ihν2-Ihν1 상당분의 전위 강하를 해소하도록 IhνC가 출력 단자(Vout)를 향해서 유입되므로, 결과로서 출력 단자(Vout)는 광 여기 전류에 의해서 전압 변동하지 않는다. 또한, 이 경우 IhνC=Ihν2-Ihν1이 되도록 다이오드(33a)를 설계하는 것이 바람직하다.
또한, Ihν1>Ihν2인 경우에는, IhνC=Ihν1-Ihν2로 되도록 다이오드(33b)를 설계할 수 있다. 즉, 이 경우에는, 다이오드(33b)는 도 6에 나타내는 바와 같이 캐소드(K)를 Vout쪽 단자에 접속하고, 애노드를 GND쪽 단자에 접속하도록 구성하면 된다. 이것에 의해서, 전류가 흐르는 것으로서, 전류(Ihν2-Ihν1)에 의한 전압 상승(전압 변동)이 발생하는 것에도 불구하고, 전류(IhνC)에 의해서 상승하고자 하는 전압을 하강하도록 하여 결과로서 전압 변동을 방지하고 있다.
<실시예 3>
도 7은 본 발명의 실시예 3을 나타내는 회로도이다. 본 예에서는 도 5와 동일한 오피 엠프(30)에 2개의 n형 MOSFET(341, 342)가 직렬로 접속되고, 이들 MOSFET(341, 342)의 정크션(junction) 저항을 부하로 하고 있다. 즉, 제 1 반도체 회로로서 오피 엠프(30)와, 복수의 분압 저항(341, 341)을 형성하고 있다.
또한, 도 7의 회로에서는 도 5와 마찬가지로 오피 엠프(30)의 출력 단자(T)에는 애노드(A)가 상기 출력 단자(T)에 접속되고, 캐소드(K)에 정전류원(321)의 바이어스 전압(VDD)과 동일한 전위의 전압이 인가된 다이오드(35)가 형성되어 있다.
상기한 바와 같은 구성의 회로에 외부광(hν)이 조사될 때에, MOSFET(341, 342)에 있어서, 광 여기 전류(Ihν3)을 생성한다.
따라서, 다이오드(35)는 외부광(hν)이 조사된 때에, 오피 엠프(30)의 광 여기 전류(Ihν2-Ihν1)에 의한 노드(T)에서의 전압 변동을 해소함과 함께, n형 MOSFET(341, 342)에 발생하는 광 여기 전류(Ihν3)에 의한 전압 변동분을 해소하는 크기의 광 여기 전류(IhνC)를 생성한다. 이 경우, IhνC=Ihν2-Ihν1+Ihν3)으로 하는 것이 바람직하다. 또한, Ihν1<Ihν2+Ihν3일 때에는 IhνC=Ihν2+Ihν3이 되도록 다이오드(35)를 설계하여도 된다.
<실시예 4>
도 8a, 8b는 본 발명의 반도체 장치를 다이내믹 동작 회로에 적용한 실시예 4를 나타내고 있다.
도 8a에 나타내는 바와 같이 제 1 반도체 회로로서의 다이내믹 동작 회로(50)는, n형 기판에 형성한 2개의 p형 MOSFET(51, 52)와, 2개의 n형 MOSFET(53, 54)의 직렬 접속 회로와, 출력 단자(Vout)에 접속된 충/방전 수단으로서의 기생 용량(C)에 의해서 구성되어 있다. 이들 직렬 접속 회로의 한쪽 단에 전원 전압(VDD)이 부여되고 있고, 다른 쪽 단에는 그라운드 전위로 되어 있다.
그리고, 전원 전압(VDD) 쪽의 p형 MOSFET(54)의 게이트 단자에는 극성 반전 소자로서의 인버터(56)를 통해서 클럭(CK)이 부여되어 있다. 또한, p형 MOSFET(52)와 p형 MOSFET(53)의 각각의 게이트 단자에는 입력 신호(sin)가 부여되어 있다.
다이내믹 동작 회로(50)에서는 도 8b에 나타내는 바와 같이 클럭(CK)의 타이밍으로 입력 신호(sin)를 기생 용량(C)에 의해서 다이내믹 홀드하여 Vout를 출력할 수 있다. 여기서 외광(hν)이 조사되면, p형 MOSFET(51, 52)에 광 여기 전류(Ihν1)가 생성되고, p형 MOSFET(53, 54)에 광 여기 전류(Ihν2)가 생성되므로 회로가 오동작한다.
이 때문에, 본 예의 다이내믹 회로(50)는 도 5a에 나타내는 바와 같이 출력 단자(Vout)에 애노드(A)가 접속되고, 캐소드(K)에 전원 전압(VDD)과 동일한 전위의 전압(VDD)이 인가된 제 2 반도체 회로, 캐리어 소거 소자로서의 다이오드(55)가 형성되어 있다.
이것에 의해서, 다이내믹 동작 회로(50)에 외광(hν)이 조사되고, Ihν1이나 Ihν2가 발생할 때에는 다이오드(55)가 IhνC를 기생 용량(C)에 공급하는 것으로서, 상기 기생 용량(C)의 충전 전하의 부족분(Ihν2-Ihν1)을 보충하는 것으로서, 출력 단자(Vout)에서의 전압 변동을 방지하고 있다.
<실시예 5>
이하에, 상기한 캐리어 소거용 소자의 설계에 있어서의 지침을 설명한다. 도 9a, 9b는 n형 기판(61)에 p형 웰 영역(62)을 형성하고, 이 p형 웰 영역(62) 내에 n형 영역(n+)(63)을 형성한 층구조를 이루는 칩의 앞면 및 뒷면에서 외부광(hν)을 조사한 모습을 나타내고 있다. 도 9a에 나타내는 바와 같이 칩의 표면 쪽에서 광(hν)을 조사한 경우에는 n형 영역(63)과 p형 웰 영역(62)의 경계에서 400 내지 800㎚ 정도의 파장 성분이 흡수되고, 광 여기에 의한 캐리어(이 때에는 정공)가 생성된다. 흡수되는 외부광의 파장 성분과 이때에 발생하는 전류(Ihν)의 관계를 도 10의 특성의 (a)로 나타낸다. 또한, p형 웰 영역(62)과 그 밑의 n형 기판(61)으로 이루어지는 영역[n형 기판 영역(64)으로 나타낸다]의 경계에서 400 내지 1000㎚ 정도의 파장 성분이 흡수되고, 광 여기에 의한 캐리어(이 경우에는 전자)가 생성된다. 흡수되는 외부광의 파장 성분과, 이 때에 발생하는 전류(Ihν)의 관계를 도 10의 특성의 b로 나타낸다.
또한, 도 9b에 나타내는 바와 같이 칩의 뒷면 쪽에서 광(hν)을 조사한 경우에는 n형 기판 영역(61)과 p형 웰 영역(62)의 경계에서 700 내지 1200㎚ 정도의 파장 성분이 흡수되고, 광 여기에 의한 캐리어(이 경우는 정공)가 생성된다. 흡수되는 외부광의 파장 성분과 이때에 발생하는 전류(Ihν)의 관계를 도 10의 특성의 (d)로 나타낸다.
또한, 도 9a, 9b에 있어서 xn은, n형 영역(63)의 깊이, Xp는 p형 웰 영역(62)의 깊이, Xs는 n형 기판(61)의 두께이다. 여기서, Xp는 5 내지 10㎛, Xs는 500 내지 600㎛으로 하는 것이 바람직하다.
여기서, 칩 표면으로부터 광이 입사하는 경우에는, 광 전류는 이하의 식으로 표시된다. 즉, n+영역과, P 웰 영역의 경계 영역에 있어서는, 광 전류 밀도를 jp, 광의 파장을 λ, 플랑크 정수를 h, 실리콘(Si)의 흡수 계수를 a, 광의 입사 에너지를 PO, 전하를 q, 광속을 C, 정공의 확산 길이를 Lp, 전자의 확산 길이를 Ln, 양자 효율을 η로 하면,
jp={(λ·q·PO)/(hC)}*exp{-aXn}*[exp(aLp)-exp{-a(Xp-Xn)/2}] (식 1)
로 나타내어진다. 단, 정공의 파장 길이(Lp)는 0.3 내지 0.5㎛, 전자의 확산 길이(Ln)는 30 내지 40㎛, 양자 효율(η)은 1로 하는 것이 바람직하다. 또한, P 웰 영역과 n형 기판 영역의 경계 영역에 있어서는,
jp={(λ·q·PO)/(hC)}*exp{-aXp}*[exp(aLn)-exp{-aLp}] (식 2)
로 나타내어진다. 칩 뒷면으로부터 광이 입사하는 경우에 있어서, n+ 영역과, P 웰 영역의 경계 영역에 있어서는,
jp={(λ·q·PO)/(hC)}*exp{-a(Xs-Xn)}*[exp(aLp)-exp{-a(Xp-Xn)/2}] (식 3)
로 나타내어진다. 또한 P 웰 영역과 n형 기판 영역의 경계 영역에 있어서는,
jp={(λ·q·PO)/(hC)}*exp{-a(Xs-Xp)}*[exp(aLp)-exp{-aLn}] (식 4)
로 나타내어진다.
따라서, P 기판, N 기판, 뒷면 쪽으로부터의 조사, 앞면 쪽으로부터의 조사에 따라서, 상기한 바와 같은 식(1) 내지 식(4), 분광 감도 특성을 이용하는 것으로서 MOSFET의 기판 위의 웰 영역, 불순물 영역, 캐리어 소거 소자의 불순물 영역 등의 홈 깊이 및 표면적 등을 개략 계산할 수 있다. 이와 같은 개략 계산 결과 및 주회로용 MOSFET의 구조를 참조하여 캐리어 소거용 소자를 용이하게 설계할 수 있다.
<실시예 6>
도 11에는 본 발명의 캐리어 소거 소자를 오피 엠프, 특히 액정 표시 장치 내에 이용되는 발진 회로용의 레귤레이터 등에 이용되는 연산 증폭기로서의 오피 엠프 등의 입력 단자의 전압을 트리밍하는 경우의 회로에 적용한 경우를 나타내고 있다. 도 11의 연산 증폭기로서의 오피 엠프(OP1)에 있어서, 출력 전압(Vo)은,
Vo=(1+(Rb/Ra))*Vreg (식 5)
로 나타내어진다. 여기서 제 1 반도체 회로(70)는 오피 엠프(OP1)와, 오피 엠프(OP1)의 입력 단자(-)의 전압을 트리밍하는 트리밍 회로(71)를 갖는다. 트리밍 회로(71)는 저항값(Ra, Rb)을 가변하는 것으로서 오피 엠프(OP1)의 한쪽의 입력 단자(-)에 입력되는 전압을 조정하는 것이다.
이 트리밍 회로(71)는 도 12에 나타내는 바와 같이 고 저항 회로를 형성하는 다단으로 직렬 배설된 복수의 저항(R1 내지 Rn)과, 오피 엠프(OP1)의 입력 단자(-)와 복수의 저항의 사이에 접속되어 오피 엠프(OP1)의 입력 전압을 트리밍 하기 위한 매트릭스 어레이 형태로 배치된 복수의 스위칭 수단으로서의 트랜스미션 게이트(72)(72-11·72-21·72-31·72-41·72-12·72-22···)를 갖는다.
제 2 반도체 회로, 캐리어 소거 소자로서의 다이오드(78)(84)는 복수의 스위칭 수단으로서의 트랜스미션 게이트(72)에 각각 설치된다. 이것에 의해서 트랜스미션 게이트(72)에 제 1 광 여기 전류가 생성되면, 원래의 온 오프 동작이 정확하게 동작하지 않고, 트랜스미션 게이트(72)가 온 상태에 있음에도 불구하고 오프 동작하던가, 오프 상태에 있음에도 불구하고 온 동작을 하는 등, 여러 가지의 오동작을 일으킨다. 그러므로 본 발명에서는 트랜스미션 게이트(72) 내에 다이오드(78)(84)를 설치하는 것으로서, 트랜스미션 게이트(72)에 의한 온 오프 제어를 적정하게 행할 수 있고, 본래 온 동작할 때에 오프 동작하던가, 온 동작할 때에 오프 동작하는 등의 오동작을 방지할 수 있다.
이와 같은 트랜스미션 게이트(72) 및 다이오드(78)(84)의 평면 구성을 도 13에 나타낸다. 트랜스미션 게이트(72)는 도 13에 나타내는 바와 같이 Pch 트랜지스터부(74)와, 이 Pch 트랜지스터부(74)와 대칭으로 설치된 Nch 트랜지스터부(80)에 의해서 형성된다. 또한 Nch 트랜지스터부(80)는, Pch 트랜지스터부(74)보다 약간 크게 형성된다. 또한, 다이오드를 구성하는 n+영역(78)은 Pch 트랜지스터부(74)의 주위에 링 형태로 형성되어 있다. 또한, 다이오드를 구성하는 p+영역(84)은 Nch 트랜지스터부(80)의 주위에 링 형태로 형성되어 있다.
Pch 트랜지스터부(74)는 평면 방형상의 복수, 예를 들면 2단의 폴리실리콘층(76)과, 이 폴리실리콘층(76) 내에 형성된 p+영역(75)과, 이들 폴리실리콘층(76) 사이에 형성되는 복수, 예를 들면 3개의 채널 스톱층(nst) 영역(77)과, 이들 채널 스톱층(nst) 영역(77)내에 형성되는 p+영역(75)을 갖는다.
Nch 트랜지스터부(80)는, 평면 방형상의 복수, 예를 들면 2단의 폴리실리콘층(82)과, 이 폴리실리콘층(82)내에 형성된 n+영역(81)과, 이들 폴리실리콘층(82) 사이에 형성되는 복수, 예를 들면 3개의 채널 스톱층(pst) 영역(83)과, 이들 채널 스톱층(nst) 영역(83) 내에 형성되는 n+영역(81)을 갖는다.
이와 같이 트랜스미션 게이트(72)에 있어서는, 캐리어 소거 소자로서의 다이오드의 구성을 Nch 트랜지스터부(80)에 있어서는, 다이오드를 구성하는 p+영역(84)을 Nch 트랜지스터부(80)의 주위에 링 형태로 형성하고, Pch 트랜지스터부(74)에 있어서는, 다이오드를 구성하는 n+영역(78)을 Pch 트랜지스터(74)의 주위에 링 형태로 형성한다. 이와 같이 하는 것으로서 트랜스미션 게이트의 경우에도, 디자인 룰 상의 최소 치수로 캐리어 소거 소자를 형성할 수 있고, 레이아웃 면적을 현저하게 작게 형성하여, 칩의 고 집적화, 고 밀도화를 도모할 수 있다.
또한, 본 예의 트랜스미션 게이트의 트랜지스터는 도 3에 나타내는 바와 같은 통상의 트랜지스터와는 다르다. 즉, 도 13에 나타내는 트랜지스터는 고 내압용의 트랜지스터를 2쌍 설치한 경우를 나타내고 있다.
<실시예 7>
도 14에는 1쌍의 고 내압 트랜지스터의 구조가 도시되어 있다. 도 14b에 나타내는 바와 같이 고 내압 트랜지스터의 Nch부(90)는 N형 반도체 기판(97)과, 이 N형 반도체 기판(97)상에 형성된 P 웰(96)과, 이 P 웰(96)상에 간격을 두고 형성된 소자 분리용의 산화막과, 이 산화막 사이의 P 웰(96)의 N형 반도체 기판(97)의 앞면 상에 형성된 n+형 불순물층(91-1, 91-2)과, P 웰(96)과 N형 반도체 기판(97)의 경계 영역에 있어서, N형 반도체 기판(97)의 표면상에 형성된 캐리어 소거 소자로서의 p+형 불순물층(95)과, 소자 분리용의 산화막의 뒷면에 형성된 반전 방지층으로서의 채널 스톱층(nst, pst)과, 중앙의 채널 스톱층(nst), nst 사이에 형성된 폴리실리콘 게이트 전극(92)을 갖는다.
도 14a에는 상기와 같은 단면 구조의 고 내압 트랜지스터의 Nch부(90)의 평면도가 도시되어 있다. 동일 도면에 나타내는 바와 같이 중앙에는 폴리실리콘 게이트 전극(92)이 형성되고, 폴리실리콘 게이트 전극(91)의 주위에 산화막(92)이 형성되어 있다. 또한, 이 산화막(91)을 중심으로서 좌우 대칭으로 1쌍의 평면 방형상의 n+형 불순물층(91-1, 91-2)이 형성되어 있다. 또한, 캐리어 소거 소자를 구성하는 P+형 불순물층(95)의 가드 링이 형성되어 있다.
도 14(c)에는 이와 같은 단면 및 평면 구성을 갖는 트랜스미션 게이트의 nch부의 고 내압 트랜지스터 및 P 소거 소자가 연결된 회로도가 도시되어 있다. 도 14(c)와 도 14b를 대비하여도 알 수 있는 바와 같이, n+형 불순물층(91-1)은 드래인 영역으로 하고, n+형 불순물층(91-2)을 소스 영역으로 하고 있다.
이와 같이 고 내압의 트랜지스터에 캐리어 소거 소자로서의 다이오드를 형성하는 경우에도, 다이오드를 구성하는 P+형 불순물층(95)을, 트랜지스터의 주위에 링 형태로 형성하는 것으로서 디자인 룰 상의 최소 치수로서 캐리어 소거 소자를 형성할 수 있고, 레이아웃 면적을 현저하게 작게 형성하여 칩의 고집적화, 고밀도화를 도모할 수 있다.
<실시예 8>
다음으로, 상기한 반도체 장치를 이용한 전자 기기의 실시예에 대해서 도 16 내지 도 18을 이용하여 설명한다.
상기한 전자 회로를 포함하는 반도체 회로를 이용하여 구성되는 전자 기기는 도 16에 나타내는 표시 정보 출력원(1000), 표시 정보 처리 회로(1002), 표시 구동 회로(1004), 액정 패널 등의 표시 패널(1006), 클럭 발생 회로(1008) 및 LCD 전원 회로(1010)를 포함하여 구성된다. 표시 정보 출력원(1000)은, ROM, RAM 등의 메모리, 텔레비전 신호를 동조하여 출력하는 동조 회로 등을 포함하여 구성되고, 클럭 발생 회로(1008)로부터의 클럭에 기초하여 비디오 신호 등의 표시 정보를 출력한다. 표시 정보 처리 회로(1002)는, 클럭 발생 회로(1008)로부터의 클럭에 기초하여 표시 정보를 처리하여 출력한다. 이 표시 정보 처리 회로(1002)는 예를 들면 증폭·극성 반전 회로, 상 전개 회로, 로테이션 회로, 감마 보정 회로 또는 클램프 회로 등을 포함할 수 있다. 표시 구동 회로(1004)는 주사선 쪽 구동 회로 및 데이터 쪽 구동 회로를 포함하여 구성되고, 액정 패널(1006)을 표시 구동한다. 또한 도 16에 있어서는 액정 디스플레이의 COG(chip on glass) 타입의 구동 회로를 형성하는 경우에는, 하드웨어 상, LCD 전원 회로(1010)를 포함하는 반도체 회로와, 표시 구동 회로(1004) 및 표시 패널(1006)을 동일 기판 상에 형성하는 것으로 된다.
여기서, LCD 전원 회로가 IC 칩 등으로서 형성되는 경우는, 상기 LCD 전원 회로는 투명 기판 또는 반투명 기판 상에 마운트된다. 투명 기판이 반도체층을 형성하기 위해서 적합한 재료(예를 들면 글라스 등)인 경우에는 반도체 장치는, 상기 기판에 직접 형성되고, 액정 표시 패널의 매트릭스 형태로 배치된 화소 전극을 구동하는 액정 구동 회로에 상기한 LCD 구동 회로를 내재시킨다.
이 경우, LCD 전원 회로(1010)는 상기 실시예 1에서 들은 바이어스 회로 및 전압 폴로워 회로의 외에 바이어스 회로의 전단의 도시하지 않은 전원 볼륨 회로 및 승압 회로를 포함하고 있다.
또한, 본 예에서는, LCD 전원 회로(1010)를 상기한 각각의 회로에 전력을 공급하기 위한 주 전원 회로와 겸용하여 이용하였으나 상기한 각각의 회로에 전력을 공급하기 위한 주 전원 회로와, 표시 패널(1006) 전용의 LCD 전원 회로를 따로 설치하여도 된다. 이 경우에는 전용의 LCD 전원 회로에 상기한 바이어스 회로 및 전압 폴로워 회로가 사용되고, 특히 표시 구동 회로(1004)내에 IC로서 탑재되는 것으로 된다.
또한, 이와 같은 구성의 전자 기기로서, 멀티미디어 대응의 퍼스널컴퓨터(PC) 및 엔지니어링 워크스테이션(EWS), 휴대 전화(cellular phone), PHS, 워드 프로세서, 텔레비전, 전자 수첩, 전자 사전, 전자 탁상 계산기, 카 네비게이션 장치, GPS, POS 단말, 터치 패널을 구비하는 장치 등을 들 수 있다. 한 예로서, 도 17에 나타내는 페이저(1100)는, 금속제 플레임(1102) 내에 액정 표시 장치(1103), 백 라이트(1106a)를 구비한 라이트 가이드(1106), 상술한 LCD 전원 회로 등을 포함하는 반도체 회로를 갖는 1 또는 복수의 IC 칩(1109)을 탑재한 COG 모듈로서의 회로 기판(1108), 제 1, 제 2 실드(shield) 판(1110, 1112), 2개의 탄성 도전체(1114, 1116) 및 필름 케리어 테이프(1118)를 갖는다. 2 개의 탄성 도전체(1114, 1116) 및 필름 케리어 테이프(1118)는 액정 표시 장치(1103)와 회로 기판(1108)을 접속하는 것이다.
여기서, 액정 표시 기판(1103)은 2장의 투명 기판(1104a, 1104b)의 사이에 액정을 봉입한 것으로서, 이것에 의해서 적어도 도트 매트릭스형의 액정 표시 패널 이 구성된다. 한쪽의 투명 기판에 도 16에 나타내는 구동 회로(1004), 또는 이것에 더해서 표시 정보 처리 회로(1002)를 형성할 수 있다. 액정 표시 기판(1103)에 탑재되지 않는 회로는 액정 표시 기판의 외장 회로로 되고, 도 17의 경우에는 회로 기판(1108)에 탑재할 수 있다.
도 17은 페이저의 구성을 나타내는 것이므로 액정 표시 기판(1103) 이외에 회로 기판(1308)이 필요로 되지만, 전자 기기용의 한 부품으로서 액정 표시 장치가 사용되는 경우에 있어서, 투명 기판에 표시 구동 회로 등이 탑재되는 경우에는 그 액정 표시 장치의 최소 단위는 액정 표시 기판(1103)이다. 또는, 액정 표시 기판(1103)을 케이스로서 금속 플레임(1302)에 고정한 것을 전자 기기용의 한 부품인 액정 표시 장치로서 사용할 수도 있다. 또한, 백 라이트식의 경우에는 금속제 플레임(1102)내에, 액정 표시 기판(1103)과, 백 라이트(1106a)를 구비하는 라이트 가이드(1106)를 조립하여 액정 표시 장치를 구성할 수 있다.
특히, 액정 표시 패널의 COG·COF(chip on film) 등의 전원 회로에 상기 제 1, 제 2 반도체 회로를 포함하는 반도체 장치를 적용하는 경우에는, 안정된 전압으로 액정 표시 패널을 구동할 수 있는 액정 표시 장치를 제공할 수 있다. 이것에 의해서, 광에 의한 전압의 변동에 기인한 표시 문자 깨짐이나 발진 회로의 정지와 같은 오동작을 방지할 수 있고, 강한 여름의 일광이나 형광등 속에서의 사용이 가능하게 된다. 또한, 글라스 기판이 앞면 쪽에 위치하고, LCD 패널 기판이 뒷면 쪽에 위치하는 경우도 있으며, 글라스 기판이 뒷면 쪽에 위치하고, LCD 패널 기판이 앞면 쪽에 위치하는 경우도 있다.
또한, 도 18에 휴대 전화기(1200)를 나타낸다. 이 휴대 전화기(1200)는, 상기한 전원 회로를 포함하는 반도체 회로에서 형성된 1 또는 복수 개의 IC 칩(1212)이 내장된 액정 표시 장치(1210) 및 입력 키(1220)를 갖고 있다. 상기 전자 기기는 예를 들면 전지(태양 전지를 포함)를 이용한 휴대용의 전자 기기이다. 이와 같은 전자 기기에 내장되어 있는 액정 표시 장치의 제어 수단으로서는 도시하지 않은 CPU, 발진 회로, 분주 회로, 타이머, 전자 기기용 본체 전원 회로, ROM, RAM, 제어 회로, 통신 인터페이스 회로로서의 입력 회로 및 출력 회로를 포함하여 구성되는 것이 바람직하다.
또한, 상기 액정 표시 장치는 휴대 전화기 이외의 전자 기기의 하나인 개인용 휴대용 정보 기기(personal digital assistance)에도 사용 가능하다. 이 경우에는 정보 기기 내에 IC 카드, 동시 통역 시스템, 손으로 써서 입력하는 스크린, 텔레비전 회의 시스템, 지도 정보 시스템, 데이터 작성 시스템 등을 갖고, 이들의 화상 표시가 실시예의 액정 표시 장치에 의해서 행해진다. 또한, 입출력 인터페이스 유닛을 형성하여 스피커, 마이크로폰, 입력용 펜, 이어폰 등을 가져도 된다.
또한, 본 발명은 상기 실시예에 한정되는 것이 아니고, 본 발명의 요지의 범위 내에서 여러 가지 변형 실시가 가능하다. 예를 들면, 액정 표시 패널과 동일 기판 위에 탑재되는 본 예의 캐리어 소거 소자를 내장한 IC 칩, 반도체 장치로서의 전원 회로용의 IC에 한정되지 않고, 다른 여러 가지의 IC 칩, 예를 들면 시프트 레지스터 회로, 드라이브 회로, A/D 변환 회로, 레귤레이터, 오피 엠프, DRAM 이나 SRAM 등의 아날로그 신호를 다루는 고 저항 회로 등에도 적용하여도 된다.
또한 본 예의 캐리어 소거 소자를 포함하는 반도체 장치가 적용되는 회로 구성으로서는 요점은 바이어스 전류가 적고, 고저항의 부분이 있으면 된다. 이와 같은 고저항의 부분으로서는 예를 들면 DRAM E2ROM, 저항 분할로 전압을 만드는 곳, Pch에 드라이버가 붙은 정크션(junction), 직렬 ROM, COG로 ROM 등의 메모리가 탑재되는 회로 등 여러 가지를 들 수 있다.
또한, 반도체 장치에 형성된 복수의 제 1 반도체 회로 중, 외광의 조사에 의해서 캐리어가 발생하여도 회로 동작에 실질적으로 영향이 없는 경우에는, 상기 제 1 반도체 회로에 대해서는 제 2 반도체 회로를 설치할 필요는 없다. 또한, 반도체 장치에 복수의 제 1 반도체 회로가 형성되어 있는 경우에 있어서, 1개의 제 1 반도체 회로에 대해서 1개의 제 2 반도체 회로가 설치된다고는 한정할 수 없다. 예를 들면, 외광이 조사될 때에, 복수의 제 1 반도체 회로가 생성하는 전류를 1개의 제 2 반도체 회로가 생성하는 전류에 의해서 소거하는 경우가 있다. 반대로, 1개의 제 1의 반도체 회로가 생성하는 전류를 복수의 제 2 반도체 회로가 생성하는 전류에 의해서 소거하는 구성이어도 된다.
또한, LCD 패널 기판은 투명이어도 반투명이어도 된다. 또한, 입사되는 외광은 자연광, 인공광의 양쪽을 포함하고, 가시광의 여부는 관계없다.
또한, 제 1 반도체 회로는 예를 들면 MOSFET, MOS 다이오드 등의 다른 회로, 소자 등을 들 수 있다. 제 2 반도체 회로는 예를 들면 MOSFET, 다이오드 p형 또는 n형 저항 등의 다른 회로, 소자 등을 들 수 있다.
또한, COG의 구성에 대해서 기술하였으나, 다른 모듈의 형태 예를 들면 TCP(tape carrier package)로 뒷면으로부터의 광의 차단을 할 수 없는 구성에도 적용할 수 있다.
또한, 제 1 반도체 회로와 제 2 반도체 회로를 1개의 IC로 하였으나 상황에 따라서는 제 1 반도체 회로용의 IC와, 제 2 반도체 회로용의 IC를 별도로 형성하여도 된다.
또한, 제 2 반도체 회로내의 제 2 전류로서 생성되는 캐리어의 종류는 제 1 반도체 회로내의 제 1 전류로서 생성되는 캐리어와 동일한 종류여도 되며, 다른 종류여도 된다. 즉, 제 1 반도체 회로가 외광에 의해서 전자를 생성하는 경우에는, 제 2 반도체 회로는 전자를 생성하여도 되며, 정공을 생성하여도 된다. 반대로, 제 1 반도체 회로가 외광에 의해서 정공을 생성하는 경우에는, 제 2 반도체 회로는 정공을 생성하여도 되며, 전자를 생성하여도 된다.
예를 들면, 제 1 반도체 회로가 n형 MOSFET인 경우에는 외광의 조사에 의해서 전자가 과잉으로 생성된다. 이 경우, 제 2 반도체 회로는 예를 들면, n형 MOS 소자, p형 MOS 소자 등이어도 되며, 상기 소자가 외광의 조사에 의해서 생성한 캐리어가 n형 MOSFET가 생성한 상기 전자의 영향(회로의 동작에 끼치는 영향)을 소거한다.
또한 제 2 반도체 회로는 전압 강하 또는 전압 상승시켜서 전압 변동의 일부 또는 전부를 해소하도록 제 1 반도체 회로에 접속되면 되고, 그 접속 방법은 관계없다.
또한, 제 1 반도체 회로에 평균하게 외부광이 조사되지 않는 경우에는, 제 1 반도체 회로와, 제 2 반도체 회로는 가능한 한 근접하게 배치하지만, 평균하게 외부광이 조사되는 경우에는 제 1 반도체 회로와, 제 1 반도체 회로에 광 여기에 의해서 발생한 캐리어를 소거하기 위한 제 2 반도체 회로는 항상 근접하게 배치할 필요는 없다.

Claims (22)

  1. 다단의 고저항 회로가 접속된 다단 접속 회로와, 상기 다단 접속 회로의 각 고저항 회로에 접속된 입력단자를 가지는 전압 폴로워(voltage follower) 회로를 포함하고, 외광에 기초하여 여기되는 제 1 전류가, 상기 입력단자측으로부터 상기 다단 접속 회로의 PN 접합을 지나서 흐르는 적어도 하나의 제 1 반도체 회로와,
    상기 제 1 반도체 회로중의 상기 전압 폴로워 회로의 상기 입력단자와 전기적으로 접속되고, 상기 외광에 기초하여 여기되는 동시에, 상기 외광의 조사시에 상기 제 1 전류의 전류 증가분에 의해서 발생하는 전압 변동의 일부 또는 전부를 해소하기 위한 제 2 전류가 생성되는 적어도 하나의 제 2 반도체 회로를 갖는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 2 반도체 회로는 상기 제 1 반도체 회로와 근접하게 배치되어 설치되는 것을 특징으로 하는 반도체 장치.
  5. 삭제
  6. 연산 증폭기를 갖고, 외광에 기초하여 여기되는 제1 전류가 생성되는 적어도 하나의 상기 제 1 반도체 회로와,
    상기 제1 반도체 회로 중의 상기 연산 증폭기의 출력 단자와 전기적으로 접속되고, 상기 외광에 기초하여 여기되는 동시에, 상기 외광의 조사시에 상기 제1 전류의 전류 변동분에 의해 발생하는 전압변동의 일부 또는 전부를 해소하기 위한 제2 전류가 생성되는 적어도 하나의 제 2 반도체 회로를 갖는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 1 반도체 회로는 상기 연산 증폭기의 출력 단자에 형성된 분압 저항을 더 갖고,
    상기 제 2 반도체 회로는, 상기 제 1 전류와 상기 분압 저항에 발생하는 전류에 의한 전압 변동을 해소하는 크기의 상기 제 2 전류가 설정되는 것을 특징으로 하는 반도체 장치.
  8. 외광에 기초하여 여기되는 제1 전류가 생성되는 적어도 하나의 상기 제 1 반도체 회로와,
    상기 제1 반도체 회로와 전기적으로 접속되고, 상기 외광에 기초하여 여기되는 동시에, 상기 외광의 조사시에 상기 제1 전류의 전류 변동분에 의해 발생하는 전압변동의 일부 또는 전부를 해소하기 위한 제2 전류가 생성되는 적어도 하나의 제 2 반도체 회로를 갖고,
    상기 제 1 반도체 회로는, 다이내믹형 동작 회로와, 상기 다이내믹형 동작 회로의 출력 단자에 접속되어 전류를 충/방전하는 충/방전 수단을 갖고,
    상기 제 2 반도체 회로는, 상기 출력 단자에 접속됨과 동시에 상기 충/방전 수단에 향하게 하여 상기 제 2 전류를 유입하도록 구성되는 것을 특징으로 하는 반도체 장치.
  9. 삭제
  10. 다단의 고저항 회로가 접속된 다단 접속 회로와 오피 엠프와의 사이에 접속되고, 상기 오피 엠프의 입력전압을 트리밍하기 위한 스위칭 수단을 포함하고, 외광에 기초하여 여기되는 제 1 전류가 생성되는 적어도 하나의 제 1 반도체 회로와,
    상기 제 1 반도체 회로와 전기적으로 접속되고, 상기 외광에 기초하여 여기되는 동시에, 상기 외광의 조사시에 상기 제 1 전류의 전류 증가분에 의해서 발생하는 전압 변동의 일부 또는 전부를 해소하기 위한 제 2 전류가 생성되는 적어도 하나의 제 2 반도체 회로를 갖고,
    상기 스위칭 수단은 복수의 트랜스미션 게이트에 의해서 형성되고,
    상기 제 2 반도체 회로는 복수의 상기 트랜스미션 게이트에 각각 설치되는 것을 특징으로 하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 제 2 반도체 회로는 접합 다이오드에 의해서 이루어지는 것을 특징으로 하는 반도체 장치.
  12. 제 1 항 또는 제 10 항에 있어서,
    상기 제 1 반도체 회로는 적어도 하나의 상기 제 1 도전형의 트랜지스터를 갖고,
    상기 제 2 반도체 회로는 상기 제 1 도전형의 트랜지스터와 반대의 도전성을 갖는 적어도 하나의 제 2 도전형의 트랜지스터를 갖고,
    상기 제 1 도전형의 트랜지스터와 상기 제 2 도전형의 트랜지스터가 상보(相補)를 형성하는 것을 특징으로 하는 반도체 장치.
  13. 반도체 기판 중에 형성된 제 1 도전형의 제 1 영역에 형성됨과 함께 게이트 전극을 갖고, 상기 제 1 영역과 전기적으로 접합되어 상기 제 1 영역과 반대의 도전성을 갖는 제 2 도전형의 제 1 불순물 영역을 소스 영역으로 하고, 제 2 도전형의 제 2 불순물 영역을 드래인 영역으로 하는 제 2 도전형의 제 1 소자와,
    상기 반도체 기판 중에 형성되고, 적어도 상기 반도체 기판내의 상기 제 1 영역의 근처에 형성되는 제 1 도전형의 제 3 불순물 영역을 적어도 갖고, 적어도 상기 제 1 영역과 상기 제 3 불순물 영역을 전기적으로 접합함으로써 구성되는 제 2 소자를 가지고,
    외광이 조사된 때에, 상기 제 1 영역에 발생한 캐리어를 상기 제 3 불순물 영역에 발생한 캐리어에 의해 소거하는 것을 특징으로 하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 제 1, 제 2, 제 3 불순물 영역이 형성되지 않는 상기 반도체 기판의 한쪽의 면으로부터 외광이 조사되고,
    상기 제 2 도전형의 상기 제 1 소자는 N형 트랜지스터로서 형성되고,
    상기 제 2 소자의 상기 제 3 불순물 영역은, 상기 제 2 도전형의 제 1소자의 상기 제 1 또는 상기 제 2 불순물 영역보다 크게 형성되는 것을 특징으로 하는 반도체 장치.
  15. 제 13 항에 있어서,
    상기 제 1, 제 2, 제 3 불순물 영역이 형성되지 않는 상기 반도체 기판의 한쪽의 면으로부터 외광이 조사되고,
    상기 제 2 소자의 상기 제 3 불순물 영역은, 상기 외광에 기초하는 상기 제 3 불순물 영역의 캐리어 발생량과, 상기 제 2 도전형의 제 1 소자의 상기 제 1 또는 상기 제 2 불순물 영역의 캐리어 발생량이 거의 동일하게 되는 크기로 형성되는 것을 특징으로 하는 반도체 장치.
  16. 제 13 항에 있어서,
    상기 제 3 불순물 영역과 상기 제 2 불순물 영역의 간격은, 디자인 룰 상의 최소 치수로 형성되는 것을 특징으로 하는 반도체 장치.
  17. 제 13 항에 있어서,
    상기 제 3 불순물 영역은 상기 제 1 및 제 2 불순물 영역의 주위에 링 형태로 형성되는 것을 특징으로 하는 반도체 장치.
  18. 제 13 항에 있어서,
    상기 제 1, 제 2, 제 3 불순물 영역이 형성되지 않는 상기 반도체 기판의 한쪽의 면으로부터 외광이 조사되고,
    상기 제 2 도전형의 상기 제 1 소자는 P형 트랜지스터로서 형성되고,
    상기 제 2 소자의 상기 제 3 불순물 영역은, 상기 제 2 도전형의 제 1 소자의 상기 제 1 또는 상기 제 2 불순물 영역보다도 작게 형성되는 것을 특징으로 하는 반도체 장치.
  19. 투명 또는 반두명의 기판으로 구성된 액정 표시 패널과,
    상기 액정 표시 패널과 동일 기판 상에 형성된 제 1 항에 기재된 반도체 장치를 갖는 것을 특징으로 하는 액정 표시 장치.
  20. 액정 표시 패널의 매트릭스 형태로 배치된 화소 전극을 구동하는 액정 구동 회로에 제 1 항에 기재된 반도체 장치를 내재시킨 액정 표시 장치.
  21. 제 19 항에 기재된 액정 표시 장치를 갖는 전자 기기.
  22. 제 20 항에 기재된 액정 표시 장치를 갖는 전자 기기.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020027958A (ko) * 2000-10-06 2002-04-15 구자홍 표시소자의 ｃｏｆ 구조
CN100472596C (zh) 2002-10-09 2009-03-25 三菱电机株式会社 驱动电路以及图象显示装置
JP4208559B2 (ja) * 2002-12-03 2009-01-14 キヤノン株式会社 光電変換装置
JP4490719B2 (ja) * 2004-04-02 2010-06-30 東芝モバイルディスプレイ株式会社 液晶表示装置
US20070001100A1 (en) * 2005-06-30 2007-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Light reflection for backside illuminated sensor
US8704277B2 (en) * 2006-05-09 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Spectrally efficient photodiode for backside illuminated sensor
US7638852B2 (en) 2006-05-09 2009-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making wafer structure for backside illuminated color image sensor
US7791170B2 (en) * 2006-07-10 2010-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a deep junction for electrical crosstalk reduction of an image sensor
JP4859638B2 (ja) * 2006-11-22 2012-01-25 株式会社 日立ディスプレイズ 表示装置
JP4642794B2 (ja) * 2007-03-27 2011-03-02 エプソンイメージングデバイス株式会社 電源回路及び表示装置
US7999342B2 (en) 2007-09-24 2011-08-16 Taiwan Semiconductor Manufacturing Company, Ltd Image sensor element for backside-illuminated sensor
CN101534614A (zh) * 2008-03-14 2009-09-16 鹏智科技(深圳)有限公司 电子装置
TWI409537B (zh) * 2008-04-03 2013-09-21 Innolux Corp 液晶面板及採用該液晶面板之液晶顯示裝置
US20150110291A1 (en) * 2013-10-17 2015-04-23 Knowles Electronics Llc Differential High Impedance Apparatus

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08190106A (ja) * 1995-01-10 1996-07-23 Victor Co Of Japan Ltd アクティブマトリクス装置及びその駆動方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4028564A (en) * 1971-09-22 1977-06-07 Robert Bosch G.M.B.H. Compensated monolithic integrated current source
US4514727A (en) * 1982-06-28 1985-04-30 Trw Inc. Automatic brightness control apparatus
GB2150779B (en) * 1983-12-05 1987-03-04 Burr Brown Corp Leakage current compensation method and structure for integrated circuits
JPH0724004B2 (ja) 1985-09-30 1995-03-15 セイコーエプソン株式会社 定電圧回路
JPH03120877A (ja) 1989-10-04 1991-05-23 Sumitomo Electric Ind Ltd 受光素子
JP2606404B2 (ja) * 1990-04-06 1997-05-07 日産自動車株式会社 半導体装置
US5946561A (en) * 1991-03-18 1999-08-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
JP2633746B2 (ja) 1991-05-27 1997-07-23 株式会社東芝 半導体装置
EP0530972B1 (en) * 1991-08-02 1997-11-05 Canon Kabushiki Kaisha Liquid crystal image display unit
JPH05315552A (ja) 1992-05-14 1993-11-26 Nissan Motor Co Ltd 半導体保護装置
JP2752309B2 (ja) * 1993-01-19 1998-05-18 松下電器産業株式会社 表示装置
JP3075892B2 (ja) 1993-07-09 2000-08-14 株式会社東芝 半導体装置
JP2960838B2 (ja) * 1993-07-30 1999-10-12 シャープ株式会社 半導体装置及びその製造方法
JP2552253B2 (ja) 1994-08-22 1996-11-06 セイコーエプソン株式会社 定電圧回路
JP2552254B2 (ja) 1994-08-22 1996-11-06 セイコーエプソン株式会社 定電圧回路
JPH08204179A (ja) * 1995-01-26 1996-08-09 Fuji Electric Co Ltd 炭化ケイ素トレンチｍｏｓｆｅｔ
EP0726603B1 (en) * 1995-02-10 1999-04-21 SILICONIX Incorporated Trenched field effect transistor with PN depletion barrier
US5880777A (en) * 1996-04-15 1999-03-09 Massachusetts Institute Of Technology Low-light-level imaging and image processing
US5812708A (en) * 1996-12-31 1998-09-22 Intel Corporation Method and apparatus for distributing an optical clock in an integrated circuit
US6320325B1 (en) * 2000-11-06 2001-11-20 Eastman Kodak Company Emissive display with luminance feedback from a representative pixel

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08190106A (ja) * 1995-01-10 1996-07-23 Victor Co Of Japan Ltd アクティブマトリクス装置及びその駆動方法

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Publication number Publication date
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WO1998057375A1 (fr) 1998-12-17
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EP0924771A4 (en) 2000-07-26
US6552712B1 (en) 2003-04-22
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CN1229526A (zh) 1999-09-22
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