JP4642794B2 - 電源回路及び表示装置 - Google Patents
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Description
本発明は、電源回路及びその電源回路を備えた表示装置に関する。
従来より、低温ポリシリコンＴＦＴ（Thin Film Transistor）プロセスにより製造されるアクティブマトリクス型液晶表示装置において、駆動信号ＩＣのコストを下げるため、液晶パネルのガラス基板上に、画素ＴＦＴのオン・オフを制御するための電源電位を生成する電源回路が形成されていた。
この電源回路には、入力電位である正の電源電位ＶＤＤを２倍して２ＶＤＤを発生するチャージポンプ方式の正電源発生回路と、正の電源電位ＶＤＤを−１倍した負の電源電位−ＶＤＤを発生するチャージポンプ方式の負電源発生回路がある。
この正電源発生回路、負電源発生回路は、直列接続された複数の電荷転送トランジスタと、電荷転送トランジスタの接続ノードに結合されたフライングコンデンサを備える。そして、フライングコンデンサに印加されるクロックに同期して、電荷転送トランジスタをスイッチングさせることで、電荷転送素子を介して入力側から出力側へ電荷を転送する。
上述の電源回路をガラス基板上に内蔵したアクティブマトリクス型液晶表示装置は特許文献１に記載されている。
特開２００４−１４６０８２号公報
しかしながら、上記の電源回路においては、クロックの反転時に、電荷転送トランジスタに不要な貫通電流が発生することがあった。不要な貫通電流が発生すると、電源回路の効率が低下し、出力電位の不足や消費電力の増加を招いていた。
本発明の電源回路は、直列接続された第１及び第２の電荷転送トランジスタと、前記第１の電荷転送トランジスタのソースに入力電位を供給する第１の配線と、前記第２の電荷転送トランジスタのドレインに接続された出力コンデンサと、前記第１及び第２の電荷転送トランジスタの接続ノードに第２の配線を介して一方の端子が接続され、他方の端子にクロックが印加されたフライングコンデンサと、を備え、前記第１の配線の抵抗値は、前記第２の配線の抵抗値より大きいことを特徴とする。
本発明の電源回路によれば、クロックの反転時に発生する不要な貫通電流を抑制し、出力電位の不足、消費電力の増加を抑制できる。
［第１の実施の形態］
第１の実施の形態による電源回路の回路図を図１に示す。この電源回路は、正の入力電位ＶＤＤに基づいて、正の出力電位ＶＰＰ＝２ＶＤＤを生成する正電源発生回路１と、負の出力電位ＶＢＢ＝−ＶＤＤを発生する負電源発生回路２とからなる。ドライバーＩＣ３は、これらの回路に電源電位ＶＤＤ（本発明の「入力電位」の一例）、接地電位ＶＳＳ、及び専用のクロックを作成して供給する。発生された電源電位２ＶＤＤ、−ＶＤＤは画素領域の各画素に配置された画素ＴＦＴのオン・オフを制御する垂直走査信号を作成する垂直駆動回路に電源電位として供給される。
第１の実施の形態による電源回路の回路図を図１に示す。この電源回路は、正の入力電位ＶＤＤに基づいて、正の出力電位ＶＰＰ＝２ＶＤＤを生成する正電源発生回路１と、負の出力電位ＶＢＢ＝−ＶＤＤを発生する負電源発生回路２とからなる。ドライバーＩＣ３は、これらの回路に電源電位ＶＤＤ（本発明の「入力電位」の一例）、接地電位ＶＳＳ、及び専用のクロックを作成して供給する。発生された電源電位２ＶＤＤ、−ＶＤＤは画素領域の各画素に配置された画素ＴＦＴのオン・オフを制御する垂直走査信号を作成する垂直駆動回路に電源電位として供給される。
また、この電源回路は、低温ポリシリコンＴＦＴプロセス技術と液晶駆動に必要な回路機能を集積するシステム・オン・グラス（ＳＯＧ）技術により、アクティブマトリクス型液晶表示装置のガラス基板１００（液晶パネル）上に形成される。ガラス基板１００上には、電源回路とドライバーＩＣ３の他に、垂直駆動回路、水平駆動回路、これらの駆動回路からの水平走査信号、垂直走査信号が供給される画素領域が形成されるが、図１においては、電源回路とドライバーＩＣ３のみを示している。
正電源発生回路１において、Ｎチャネル型の電荷転送トランジスタＭＮ１（本発明の「第１の電荷転送トランジスタ」の一例）とＰチャネル型の電荷転送トランジスタＭＰ１（本発明の「第２の電荷転送トランジスタ」の一例）が直列に接続され、それらのトランジスタの接続ノードには、フライングコンデンサＣ１（本発明の「（第１の）フライングコンデンサ」の一例）の一方の端子が配線１１（本発明の「第２の配線」の一例）を介して接続されている。フライングコンデンサＣ１はガラス基板１００の外に設けられた外付けコンデンサである。配線１１は、前記接続ノードからガラス基板１００上に設けられた端子Ｐ１を介してフライングコンデンサＣ１の一方の端子に接続する配線であり、ガラス基板１００上の配線部分とガラス基板１００の外の実装配線部分を含むものとする。この配線１１の抵抗値をＲ１とする。
また、Ｎチャネル型の電荷転送トランジスタＭＮ２（本発明の「第３の電荷転送トランジスタ」の一例）とＰチャネル型の電荷転送トランジスタＭＰ２（本発明の「第４の電荷転送トランジスタ」の一例）が直列に接続され、それらのトランジスタの接続ノードには、フライングコンデンサＣ２（本発明の「第２のフライングコンデンサ」の一例）の一方の端子が配線１２（本発明の「第３の配線」の一例）を介して接続されている。フライングコンデンサＣ２もガラス基板１００の外に設けられた外付けコンデンサである。配線１２は、前記接続ノードからガラス基板１００上に設けられた端子Ｐ２を介してフライングコンデンサＣ２の一方の端子に接続する配線であり、ガラス基板１００上の配線部分とガラス基板１００の外の実装配線部分を含むものとする。この配線１２の抵抗値をＲ２とする。
また、ＭＮ１及びＭＰ１のゲートは、ＭＮ２とＭＰ２の接続ノードに接続され、ＭＮ２及びＭＰ２のゲートは、ＭＮ１とＭＰ１の接続ノードに接続されている。
Ｎチャネル型の電荷転送トランジスタＭＮ１，ＭＮ２のソースは互いに接続されて、共通ソースを形成している。この共通ソースには、配線１４（本発明の「第１の配線」の一例）を介してドライバーＩＣ３（入力電源）から入力電位として正の電源電位ＶＤＤが印加されている。配線１４は前記共通ソースとドライバーＩＣ３の電源端子とを接続する配線であり、ガラス基板１００上の配線部分とガラス基板１００の外の実装配線抵抗を含むものとする。この配線１４の抵抗値をＲ４とする。ＭＰ１とＭＰ２のドレインは互いに接続されて共通ドレイン（出力端）を形成している。この共通ドレインは配線１３を介して出力コンデンサＣ３の一方の端子に接続されている。出力コンデンサＣ３（本発明の「出力コンデンサ」の一例）の他方の端子は接地されている。配線１３は、共通ドレインからガラス基板１００上に設けられた端子Ｐ３を介して出力コンデンサＣ３の一方の端子に接続する配線であり、ガラス基板１００上の配線部分とガラス基板１００の外の実装配線部分を含むものとする。この配線１３の抵抗値をＲ３とする。
また、フライングコンデンサＣ２の他方の端子にはドライバーＩＣ３からのクロックＤＣＣＬＫ（本発明の「第２のクロック」の一例）が印加され、フライングコンデンサＣ１の他方の端子にはドライバーＩＣ３からのクロックＸＤＣＣＬＫ（本発明の「第１のクロック」の一例）（ＤＣＣＬＫの反転クロック）が印加される。
上述の正電源発生回路１の基本動作について、図２を参照して説明する。クロックＤＣＣＬＫがＬレベル（ＶＳＳ）のとき、反転クロックＸＤＣＣＬＫはＨレベル（ＶＤＤ）であり、ＭＮ１，ＭＰ２はオフ状態、ＭＮ２，ＭＰ１はオン状態であり、ＭＮ１とＭＰ１の接続ノードの電位Ｖ１はフライングコンデンサＣ１の容量結合により２ＶＤＤに昇圧され、そのレベルがＭＰ１を通して出力される。ＭＮ２とＭＰ２の接続ノードの電位Ｖ２はＶＤＤに充電される。
次に、クロックＤＣＣＬＫがＨレベル（ＶＤＤ）のとき、ＭＮ１，ＭＰ２はオン状態、ＭＮ２，ＭＰ１はオフ状態であり、ＭＮ２とＭＰ２の接続ノードの電位Ｖ２はフライングコンデンサＣ２の容量結合により２ＶＤＤに昇圧され、そのレベルがＭＰ２を通して出力される。電位Ｖ１はＶＤＤに充電される。つまり、正電源発生回路２の左右の直列トランジスタ回路から電荷転送により２ＶＤＤという出力電位ＶＰＰが交互に出力される。
しかしながら、配線１１，１２の抵抗値Ｒ１，Ｒ２と電荷転送トランジスタＭＮ１，ＭＮ２，ＭＰ１，ＭＰ２のゲート容量による時定数により、ＭＮ１とＭＰ１の接続ノード、ＭＮ２とＭＰ２の接続ノードにおけるクロックの立ち上がり時間、立ち下がり時間が長くなり、電荷転送トランジスタに不要な貫通電流が流れてしまう。この原因について、図１及び図２を参照して詳しく説明する。
前述のように、クロックＤＣＣＬＫがＬレベルのとき、ＭＮ１，ＭＰ２はオフ状態であり、ＭＮ２，ＭＰ１はオン状態である。その後、クロックＤＣＣＬＫがＬレベル（ＶＳＳ）からＨレベル（ＶＤＤ）に反転すると、電位Ｖ２はＶＤＤから２ＶＤＤへ、電位Ｖ１は２ＶＤＤからＶＤＤに反転する。しかし、前記時定数の影響により、電位Ｖ２の立ち上がり時間及び電位Ｖ１の立ち下がり時間が長くなる。すると、その間、ＭＰ１，ＭＮ２はオフしきれずにオン状態のままになるので、配線１２からＭＮ２を通してドライバーＩＣ３のＶＤＤ電源に不要な貫通電流Ｉ１が流れ、また出力端からＭＰ１を通して配線１１に不要な貫通電流Ｉ２が流れてしまう。
すなわち、ＭＮ２がオフできないと、貫通電流Ｉ１により電位Ｖ２は２ＶＤＤに到達しにくくなり、ドライバーＩＣ３の消費電流が増大する。さらに、電位Ｖ２が２ＶＤＤに到達しないと、ＭＰ１がオフできず、貫通電流Ｉ２が発生して、電位Ｖ１がＶＤＤに到達しにくくなり、ＭＮ２がオフし難いとともに、出力電位ＶＰＰも低下してしまう。
この状態は暫く続くが、電位Ｖ１は５Ｖ、電位Ｖ２は１０Ｖに徐々に充電されていき、ＭＮ２，ＭＰ１のゲートソース間電圧Ｖｇｓが閾値以下になると、ＭＮ２，ＭＰ１はオフし、貫通電流Ｉ１，Ｉ２は収まる。
そこで、本実施形態においては、上述のようなクロックＤＣＣＬＫの反転時における過渡的な貫通電流Ｉ１，Ｉ２を抑制するとともに、出力電位ＶＰＰの低下を抑制するために、
配線１４の抵抗値Ｒ４＞配線１１の抵抗値Ｒ１
配線１４の抵抗値Ｒ４＞配線１２の抵抗値Ｒ２
という関係を満たすように、抵抗値Ｒ１，Ｒ２，Ｒ４を設定する。すなわち、抵抗値Ｒ１，Ｒ２を小さくすることで、クロックＤＣＣＬＫの反転による電位Ｖ１，Ｖ２の反転を急速にして、貫通電流Ｉ１，Ｉ２を抑制することができる。また、抵抗値Ｒ４を抵抗値Ｒ１，Ｒ２より大きく設定することで、貫通電流Ｉ１を抑制し、出力電位ＶＰＰの低下を抑制することができる。尚、貫通電流Ｉ１，Ｉ２の抑制効果、出力電位ＶＰＰの低下の抑制効果を十分得るために、抵抗値Ｒ４は、それぞれ抵抗値Ｒ１，Ｒ２より、約１．５倍以上大きいことが好ましいことを試験において確認した。
配線１４の抵抗値Ｒ４＞配線１１の抵抗値Ｒ１
配線１４の抵抗値Ｒ４＞配線１２の抵抗値Ｒ２
という関係を満たすように、抵抗値Ｒ１，Ｒ２，Ｒ４を設定する。すなわち、抵抗値Ｒ１，Ｒ２を小さくすることで、クロックＤＣＣＬＫの反転による電位Ｖ１，Ｖ２の反転を急速にして、貫通電流Ｉ１，Ｉ２を抑制することができる。また、抵抗値Ｒ４を抵抗値Ｒ１，Ｒ２より大きく設定することで、貫通電流Ｉ１を抑制し、出力電位ＶＰＰの低下を抑制することができる。尚、貫通電流Ｉ１，Ｉ２の抑制効果、出力電位ＶＰＰの低下の抑制効果を十分得るために、抵抗値Ｒ４は、それぞれ抵抗値Ｒ１，Ｒ２より、約１．５倍以上大きいことが好ましいことを試験において確認した。
配線１１，１２，１４のガラス基板１００上の部分は、例えば、アルミニウム配線で形成することができる。図３に示すように、配線１１，１２は電源回路と端子Ｐ１，Ｐ２との間に配置される。また、配線１４は電源回路とドライバーＩＣの入力電源との間に配置される。そして、それらの配線長Ｌはほぼ等しく、配線幅を異ならせることにより抵抗値Ｒ１，Ｒ２，Ｒ４を上述の関係を満たすように調整することができる。すなわち、配線１１の配線幅をＷ１、配線１２の配線幅をＷ２、配線１４の配線幅をＷ４とすると、Ｗ４＜Ｗ１、Ｗ４＜Ｗ２という関係にすることである。
次に、負電源発生回路２の回路構成について、図１を参照して説明する。Ｎチャネル型の電荷転送トランジスタＭＮ１１とＰチャネル型の電荷転送トランジスタＭＰ１１が直列に接続され、それらのトランジスタの接続ノードには、フライングコンデンサＣ１１の一方の端子が配線２１を介して接続されている。フライングコンデンサＣ１１は外付けコンデンサである。配線２１は、前記接続ノードからガラス基板１００上に設けられた端子Ｐ１１を介してフライングコンデンサＣ１１の一方の端子に接続する配線であり、ガラス基板１００上の配線部分とガラス基板１００の外の実装配線部分を含むものとする。この配線２１の抵抗値をＲ１１とする。
また、Ｎチャネル型の電荷転送トランジスタＭＮ１２とＰチャネル型の電荷転送トランジスタＭＰ１２が直列に接続され、それらのトランジスタの接続ノードには、フライングコンデンサＣ１２の一方の端子が配線２２を介して接続されている。フライングコンデンサＣ２２もガラス基板１００の外に設けられた外付けコンデンサである。配線２２は、前記接続ノードからガラス基板１００上に設けられた端子Ｐ１２を介してフライングコンデンサＣ１２の一方の端子に接続する配線であり、ガラス基板１００上の配線部分とガラス基板１００の外の実装配線部分を含むものとする。この配線２２の抵抗値をＲ１２とする。
また、ＭＮ１１及びＭＰ１１のゲートは、ＭＮ１２とＭＰ１２の接続ノードに接続され、ＭＮ１２及びＭＰ１２のゲートは、ＭＮ１１とＭＰ１１の接続ノードに接続されている。
Ｐチャネル型の電荷転送トランジスタＭＰ１１，ＭＰ１２のソースは互いに接続されて、共通ソースを形成している。この共通ソースには、配線２４を介してドライバーＩＣ３から入力電位として接地電位ＶＳＳが印加されている。配線１４は前記共通ソースとドライバーＩＣ３の接地端子とを接続する配線であり、ガラス基板１００上の配線部分とガラス基板１００の外の実装配線抵抗を含むものとする。この配線２４の抵抗値をＲ１４とする。
ＭＮ１１とＭＮ１２のドレインは互いに接続されて共通ドレイン（出力端）を形成している。この共通ドレインは配線２３を介して出力コンデンサＣ１３の一方の端子に接続されている。出力コンデンサＣ１３の他方の端子は接地されている。配線２３は、共通ドレインからガラス基板１００上に設けられた端子Ｐ１３を介して出力コンデンサＣ１３の一方の端子に接続する配線であり、ガラス基板１００上の配線部分とガラス基板１００の外の実装配線部分を含むものとする。この配線２３の抵抗値をＲ１３とする。
また、フライングコンデンサＣ１２の他方の端子にはドライバーＩＣ３からのクロックＤＣＣＬＫが印加され、フライングコンデンサＣ１１の他方の端子にはドライバーＩＣ３からのクロックＸＤＣＣＬＫ（ＤＣＣＬＫの反転クロック）が印加される。
上述の負電源発生回路２の基本動作について、図４を参照して説明する。クロックＤＣＣＬＫがＬレベル（ＶＳＳ）のとき、反転クロックＸＤＣＣＬＫはＨレベル（ＶＤＤ）であり、ＭＮ１１，ＭＰ１２はオフ状態、ＭＮ１２，ＭＰ１１はオン状態であり、ＭＮ１１とＭＰ１１の接続ノードの電位Ｖ３はＶＳＳに充電され、ＭＮ１２とＭＰ１２の接続ノードの電位Ｖ４はフライングコンデンサＣ１２の容量結合により−ＶＤＤの電位に下がり、その電位がＭＮ１２を通して出力される。
クロックＤＣＣＬＫがＨレベル（ＶＤＤ）になると、ＭＮ１１，ＭＰ１２はオン状態、ＭＮ１２，ＭＰ１１はオフ状態であり、電位Ｖ３はフライングコンデンサＣ１１の容量結合により、−ＶＤＤに下がり、そのレベルがＭＮ１１を通して出力される。電位Ｖ４はＶＳＳに充電される。つまり、負電源発生回路２の左右の直列トランジスタ回路から電荷転送により−ＶＤＤという電位が出力電位ＶＢＢとして交互に出力される。
この負電源発生回路２においても、クロックＤＣＣＬＫの反転時における過渡的な貫通電流Ｉ３，Ｉ４が流れる。（図１参照）但し、正電源発生回路１の貫通電流Ｉ１，Ｉ２とは逆向きである。
上述のようなクロックＤＣＣＬＫの反転時における過渡的な貫通電流Ｉ３，Ｉ４を抑制するとともに、出力電位ＶＢＢの上昇を抑制するために、
配線２４の抵抗値Ｒ１４＞配線２１の抵抗値Ｒ１１
配線２４の抵抗値Ｒ１４＞配線２２の抵抗値Ｒ１２
という関係を満たすように、抵抗値Ｒ１１，Ｒ１２，Ｒ１４を設定する。すなわち、抵抗値Ｒ１１，Ｒ１２を小さくすることで、クロックＤＣＣＬＫの反転による電位Ｖ３，Ｖ４の反転を急速にして、貫通電流Ｉ３，Ｉ４を抑制することができる。また、抵抗値Ｒ１４を抵抗値Ｒ１１，Ｒ１２より大きく設定することで、貫通電流Ｉ３を抑制し、出力電位ＶＢＢの上昇を抑制することができる。貫通電流Ｉ３，Ｉ４の抑制効果、出力電位ＶＢＢの上昇の抑制効果を十分得るために、抵抗値Ｒ１４は、それぞれ抵抗値Ｒ１１，Ｒ１２より２倍以上大きいことが好ましい。
配線２４の抵抗値Ｒ１４＞配線２１の抵抗値Ｒ１１
配線２４の抵抗値Ｒ１４＞配線２２の抵抗値Ｒ１２
という関係を満たすように、抵抗値Ｒ１１，Ｒ１２，Ｒ１４を設定する。すなわち、抵抗値Ｒ１１，Ｒ１２を小さくすることで、クロックＤＣＣＬＫの反転による電位Ｖ３，Ｖ４の反転を急速にして、貫通電流Ｉ３，Ｉ４を抑制することができる。また、抵抗値Ｒ１４を抵抗値Ｒ１１，Ｒ１２より大きく設定することで、貫通電流Ｉ３を抑制し、出力電位ＶＢＢの上昇を抑制することができる。貫通電流Ｉ３，Ｉ４の抑制効果、出力電位ＶＢＢの上昇の抑制効果を十分得るために、抵抗値Ｒ１４は、それぞれ抵抗値Ｒ１１，Ｒ１２より２倍以上大きいことが好ましい。
配線２１，２２，２４のガラス基板１００上の部分は、例えば、アルミニウム配線で形成することができる。図３に示すように、配線２１，２２は電源回路と端子Ｐ１１，Ｐ１２，との間に配置される。また、配線２４は電源回路とドライバーＩＣの入力電源との間に配置される。そして、それらの配線長Ｌはほぼ等しく、配線幅を異ならせることにより抵抗値Ｒ１１，Ｒ１２，Ｒ１４を上述の関係を満たすように調整することができる。すなわち、配線２１の配線幅をＷ１１、配線２２の配線幅をＷ１２、配線２４の配線幅をＷ１４とすると、Ｗ１４＜Ｗ１１、Ｗ１４＜Ｗ１２という関係にすることである。
［第２の実施の形態］
本実施形態では、上記正電源発生回路１において、上述のようなクロックＤＣＣＬＫの反転時における過渡的な貫通電流Ｉ１，Ｉ２を抑制するとともに、出力電位ＶＰＰの低下を抑制するために、
配線１３（本発明の「第４の配線」の一例）の抵抗値Ｒ３＞配線１１の抵抗値Ｒ１
配線１３の抵抗値Ｒ３＞配線１２の抵抗値Ｒ２
という関係を満たすように、抵抗値Ｒ１，Ｒ２，Ｒ３を設定する。すなわち、抵抗値Ｒ１，Ｒ２を小さくすることで、クロックＤＣＣＬＫの反転による電位Ｖ１，Ｖ２の反転を急速にして、貫通電流Ｉ１，Ｉ２を抑制することができる。また、抵抗値Ｒ３を抵抗値Ｒ１，Ｒ２より大きく設定することで、貫通電流Ｉ２を抑制し、出力電位ＶＰＰの低下を抑制することができる。貫通電流Ｉ１，Ｉ２の抑制効果、出力電位ＶＰＰの低下の抑制効果を十分得るために、抵抗値Ｒ３は、それぞれ抵抗値Ｒ１，Ｒ２より２倍以上大きいことが好ましい。
本実施形態では、上記正電源発生回路１において、上述のようなクロックＤＣＣＬＫの反転時における過渡的な貫通電流Ｉ１，Ｉ２を抑制するとともに、出力電位ＶＰＰの低下を抑制するために、
配線１３（本発明の「第４の配線」の一例）の抵抗値Ｒ３＞配線１１の抵抗値Ｒ１
配線１３の抵抗値Ｒ３＞配線１２の抵抗値Ｒ２
という関係を満たすように、抵抗値Ｒ１，Ｒ２，Ｒ３を設定する。すなわち、抵抗値Ｒ１，Ｒ２を小さくすることで、クロックＤＣＣＬＫの反転による電位Ｖ１，Ｖ２の反転を急速にして、貫通電流Ｉ１，Ｉ２を抑制することができる。また、抵抗値Ｒ３を抵抗値Ｒ１，Ｒ２より大きく設定することで、貫通電流Ｉ２を抑制し、出力電位ＶＰＰの低下を抑制することができる。貫通電流Ｉ１，Ｉ２の抑制効果、出力電位ＶＰＰの低下の抑制効果を十分得るために、抵抗値Ｒ３は、それぞれ抵抗値Ｒ１，Ｒ２より２倍以上大きいことが好ましい。
配線１１，１２，１３のガラス基板１００上の部分は、例えば、アルミニウム配線で形成することができる。図３に示すように、配線１１，１２，１３は電源回路と端子Ｐ１，Ｐ２，Ｐ３との間に配置される。そして、それらの配線長Ｌは等しく、配線幅を異ならせることにより抵抗値Ｒ１，Ｒ２，Ｒ３を上述の関係を満たすように調整することができる。すなわち、配線１１の配線幅をＷ１、配線１２の配線幅をＷ２、配線１３の配線幅をＷ３とすると、Ｗ３＜Ｗ１、Ｗ３＜Ｗ２という関係にすることである。
また、負電源発生回路２において、クロックＤＣＣＬＫの反転時における過渡的な貫通電流Ｉ３，Ｉ４を抑制するとともに、出力電位ＶＢＢの上昇を抑制するために、
配線２３の抵抗値Ｒ１３＞配線２１の抵抗値Ｒ１１
配線２３の抵抗値Ｒ１３＞配線２２の抵抗値Ｒ１２
という関係を満たすように、抵抗値Ｒ１１，Ｒ１２，Ｒ１３を設定する。すなわち、抵抗値Ｒ１１，Ｒ１２を小さくすることで、クロックＤＣＣＬＫの反転による電位Ｖ３，Ｖ４の反転を急速にして、貫通電流Ｉ３，Ｉ４を抑制することができる。また、抵抗値Ｒ１３を抵抗値Ｒ１１，Ｒ１２より大きく設定することで、貫通電流Ｉ３を抑制し、出力電位ＶＢＢの上昇を抑制することができる。貫通電流Ｉ３，Ｉ４の抑制効果、出力電位ＶＢＢの低下の抑制効果を十分得るために、抵抗値Ｒ１３は、それぞれ抵抗値Ｒ１１，Ｒ１２より２倍以上大きいことが好ましい。
配線２３の抵抗値Ｒ１３＞配線２１の抵抗値Ｒ１１
配線２３の抵抗値Ｒ１３＞配線２２の抵抗値Ｒ１２
という関係を満たすように、抵抗値Ｒ１１，Ｒ１２，Ｒ１３を設定する。すなわち、抵抗値Ｒ１１，Ｒ１２を小さくすることで、クロックＤＣＣＬＫの反転による電位Ｖ３，Ｖ４の反転を急速にして、貫通電流Ｉ３，Ｉ４を抑制することができる。また、抵抗値Ｒ１３を抵抗値Ｒ１１，Ｒ１２より大きく設定することで、貫通電流Ｉ３を抑制し、出力電位ＶＢＢの上昇を抑制することができる。貫通電流Ｉ３，Ｉ４の抑制効果、出力電位ＶＢＢの低下の抑制効果を十分得るために、抵抗値Ｒ１３は、それぞれ抵抗値Ｒ１１，Ｒ１２より２倍以上大きいことが好ましい。
配線２１，２２，２３のガラス基板１００上の部分は、例えば、アルミニウム配線で形成することができる。図３に示すように、配線２１，２２，２３は電源回路と端子Ｐ１１，Ｐ１２，Ｐ１３との間に配置される。そして、それらの配線長Ｌは等しく、配線幅を異ならせることにより抵抗値Ｒ１１，Ｒ１２，Ｒ１３を上述の関係を満たすように調整することができる。すなわち、配線２１の配線幅をＷ１１、配線２２の配線幅をＷ１２、配線２３の配線幅をＷ１３とすると、Ｗ１３＜Ｗ１１、Ｗ１３＜Ｗ１２という関係にすることである。
［第３の実施の形態］
第１、第２の実施形態の電源回路は、ドライバーＩＣ３で専用のクロックを作成するが、本実施形態の電源回路においては、アクティブマトリクス型液晶表示装置の水平走査信号、垂直走査信号を作成するための既存の信号である水平クロックＨＣＬＫ、垂直クロックＶＣＬＫを利用して、電源回路駆動用のクロックＤＣＣＬＫ、ＸＤＣＣＬＫを作成する。
第１、第２の実施形態の電源回路は、ドライバーＩＣ３で専用のクロックを作成するが、本実施形態の電源回路においては、アクティブマトリクス型液晶表示装置の水平走査信号、垂直走査信号を作成するための既存の信号である水平クロックＨＣＬＫ、垂直クロックＶＣＬＫを利用して、電源回路駆動用のクロックＤＣＣＬＫ、ＸＤＣＣＬＫを作成する。
図５に示すように、水平クロックＨＣＬＫ、垂直クロックＶＣＬＫはドライバーＩＣ３Ａから出力される。水平クロックＨＣＬＫ、垂直クロックＶＣＬＫは駆動能力が高くない場合が多い。そこで、水平クロックＨＣＬＫ、垂直クロックＶＣＬＫはバッファ回路４（本発明の「バッファ回路」の一例）を通されることによりその波形が整形され、電源回路駆動用のクロックＤＣＣＬＫ、ＸＤＣＣＬＫが作成される。バッファ回路４は複数のインバータで構成することができる。クロックＤＣＣＬＫ、ＸＤＣＣＬＫは第１の実施形態と同様に、対応するフライングコンデンサＣ１，Ｃ２，Ｃ１１，Ｃ１２に印加される。ドライバーＩＣ３Ａ、バッファ回路４はアクティブマトリクス型液晶表示装置のガラス基板１００上に設けられる。
他の構成については、第１の実施形態又は第２の実施形態と同じであり、第１の実施形態のように、フライングコンデンサから電源回路までの配線の抵抗値をドライバーＩＣの入力電源から電源回路までの配線の抵抗値より小さくするか、第２の実施形態のように、フライングコンデンサから電源回路までの配線の抵抗値を出力コンデンサから電源回路までの配線の抵抗値より小さくすることにより、クロックの反転時に発生する不要な貫通電流を抑制し、出力電位の不足、消費電力の増加を抑制できる。
［第４の実施の形態］
この実施形態による電源回路においては、図６に示すように、フライングコンデンサＣ１，Ｃ２，Ｃ１１，Ｃ１２をアクティブマトリクス型液晶表示装置のガラス基板１００上に形成したものである。フライングコンデンサＣ１，Ｃ２，Ｃ１１，Ｃ１２は低温ポリシリコンＴＦＴプロセス技術によって形成することができる。この場合、フライングコンデンサＣ１，Ｃ２，Ｃ１１，Ｃ１２の容量値はパターン面積の点から制約されるが、電源回路の能力がそれほど必要とされない場合には問題はなく、外付け部品を削減してコスト低減を図ることができる。
この実施形態による電源回路においては、図６に示すように、フライングコンデンサＣ１，Ｃ２，Ｃ１１，Ｃ１２をアクティブマトリクス型液晶表示装置のガラス基板１００上に形成したものである。フライングコンデンサＣ１，Ｃ２，Ｃ１１，Ｃ１２は低温ポリシリコンＴＦＴプロセス技術によって形成することができる。この場合、フライングコンデンサＣ１，Ｃ２，Ｃ１１，Ｃ１２の容量値はパターン面積の点から制約されるが、電源回路の能力がそれほど必要とされない場合には問題はなく、外付け部品を削減してコスト低減を図ることができる。
他の構成については、第１の実施形態又は第２の実施形態と同じであり、第１の実施形態のように、フライングコンデンサから電源回路までの配線の抵抗値をドライバーＩＣの入力電源から電源回路までの配線の抵抗値より小さくするか、第２の実施形態のように、フライングコンデンサから電源回路までの配線の抵抗値を出力コンデンサから電源回路までの配線の抵抗値より小さくすることにより、クロックの反転時に発生する不要な貫通電流を抑制し、出力電位の不足、消費電力の増加を抑制できる。
今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。例えば、第１乃至第４の実施形態の電源回路においては、正電源発生回路１と負電源発生回路２とが併設されているが、どちらか１つの回路のみを設けてもよい。また、第１乃至第３の実施形態の電源回路は、クロックの極性の反転に応じて左右の直列トランジスタ回路から出力電位が交互に出力される、双極クランプ方式の電源回路であるが、本発明は１つの直列トランジスタ回路を用いた単極クランプ方式の電源回路にも同様に適用することができる。
また、電源発生回路は、フライングコンデンサ、フライングコンデンサにクロックを供給するクロック発生回路、電荷転送トランジスタを利用して入力電位を変換出力する回路であれば、第１乃至第３実施形態の回路に限らず、他のタイプの回路でもよい。
また、第１乃至第３実施形態の電源回路は、ＴＮモード、垂直配向モード（ＶＡモード）、横電界を利用したＩＰＳモード、フリンジ電界を利用したＦＦＳモードなどの液晶表示装置に利用しても構わない。また、全透過型のみならず全反射型、反射透過兼用型の液晶表示装置に利用しても構わない。また、液晶表示装置ではなく、有機ＥＬディスプレイ、フィールドエミッション型ディスプレイに用いても良い。
１ 正電位発生回路 ２ 負電位発生回路 ３，３Ａ ドライバーＩＣ
４ バッファ回路
ＭＰ１，ＭＰ２，ＭＰ１１，ＭＰ１２ Ｐチャネル型電荷転送トランジスタ
ＭＮ１，ＭＮ２，ＭＮ１１，ＭＮ１２ Ｎチャネル型電荷転送トランジスタ
１１，１２，１３，２１，２２，２３ 配線
Ｃ１，Ｃ２，Ｃ１１，Ｃ１２ フライングコンデンサ
Ｃ３，Ｃ１３ 出力コンデンサ
Ｐ１，Ｐ２，Ｐ３，１１，Ｐ１３，Ｐ１３ 端子
４ バッファ回路
ＭＰ１，ＭＰ２，ＭＰ１１，ＭＰ１２ Ｐチャネル型電荷転送トランジスタ
ＭＮ１，ＭＮ２，ＭＮ１１，ＭＮ１２ Ｎチャネル型電荷転送トランジスタ
１１，１２，１３，２１，２２，２３ 配線
Ｃ１，Ｃ２，Ｃ１１，Ｃ１２ フライングコンデンサ
Ｃ３，Ｃ１３ 出力コンデンサ
Ｐ１，Ｐ２，Ｐ３，１１，Ｐ１３，Ｐ１３ 端子
Claims (6)
- 直列接続された第１及び第２の電荷転送トランジスタと、直列接続された第３及び第４の電荷転送トランジスタと、前記第１及び第３の電荷転送トランジスタの共通ソースに第１の配線を介して入力電位を供給する入力電源と、前記第２及び第４の電荷転送トランジスタの共通ドレインに接続された出力コンデンサと、前記第１及び第２の電荷転送トランジスタの接続ノードである第１の接続ノードに第２の配線を介して一方の端子が接続され、他方の端子に第１のクロックが印加された第１のフライングコンデンサと、前記第３及び第４の電荷転送トランジスタの接続ノードである第２の接続ノードに第３の配線を介して一方の端子が接続され、他方の端子に前記第１のクロックと逆相の第２のクロックが印加された第２のフライングコンデンサと、を備え、
前記第１及び第２の電荷転送トランジスタのゲートに前記第２の接続ノードが接続され、前記第３及び第４の電荷転送トランジスタのゲートに前記第１の接続ノードが接続されており、
前記第１の配線の抵抗値は、前記第２の配線及び前記第３の配線のそれぞれの抵抗値の１．５倍以上であることを特徴とする電源回路。 - 前記第１及び第２の配線の抵抗値は、それぞれ配線幅によって調整されることを特徴とする請求項１に記載の電源回路。
- 前記クロックを波形整形するバッファ回路を備えることを特徴とする請求項１又は請求項２に記載の電源回路。
- 前記フライングコンデンサは、前記第１及び第２の電荷転送トランジスタと同一の基板上に形成されたことを特徴とする請求項１、２、３のいずれかに記載の電源回路。
- 直列接続された第１及び第２の電荷転送トランジスタと、直列接続された第３及び第４の電荷転送トランジスタと、前記第１及び第３の電荷転送トランジスタの共通ソースに第１の配線を介して入力電位を供給する入力電源と、前記第２及び第４の電荷転送トランジスタの共通ドレインに第４の配線を介して接続された出力コンデンサと、前記第１及び第２の電荷転送トランジスタの接続ノードである第１の接続ノードに第２の配線を介して一方の端子が接続され、他方の端子に第１のクロックが印加された第１のフライングコンデンサと、前記第３及び第４の電荷転送トランジスタの接続ノードである第２の接続ノードに第３の配線を介して一方の端子が接続され、他方の端子に前記第１のクロックと逆相の第２のクロックが印加された第２のフライングコンデンサと、を備え、
前記第１及び第２の電荷転送トランジスタのゲートに前記第２の接続ノードが接続され、前記第３及び第４の電荷転送トランジスタのゲートに前記第１の接続ノードが接続されており、
前記第４の配線の抵抗値は、前記第２の配線及び前記第３の配線のそれぞれの抵抗値の２倍以上であることを特徴とする電源回路。 - 請求項１、２、３、４、５のいずれかに記載の電源回路を備えた表示装置。
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