JPH0548010A

JPH0548010A - 入力回路

Info

Publication number: JPH0548010A
Application number: JP3206721A
Authority: JP
Inventors: Tadao Kadowaki; 忠雄門脇
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1991-08-19
Filing date: 1991-08-19
Publication date: 1993-02-26

Abstract

(57)【要約】【目的】外部入力のレベルをプル・アップ抵抗もしくは
プル・ダウン抵抗と静電気保護用の抵抗と分圧せず、安
定した外部入力レベル得る入力回路を提供する事にあ
る。【構成】プル・アップ抵抗もしくはプル・ダウン抵抗を
外部入力端子と静電気保護用の抵抗との間に配置する事
により、外部入力レベルは抵抗分割されずに半導体集積
回路内に入力させる事ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プル・アップ抵抗およ
びプル・ダウン抵抗に関する。

【０００２】

【従来の技術】プル・アップ抵抗を例にとり、従来より
多用されてきた従来技術を図４で説明する。ＶＤＤは正
極電源、ＶＳＳは負極電源を示す。１は外部より信号が
入力される外部入力端子。２、３、４、５は外部入力端
子１に静電気が印加された時、半導体集積回路の破壊を
防止する為の静電気保護回路を構成している。２は外部
端子１に正の電荷の静電気が印加した場合、前記静電気
を正極電源ＶＤＤへ吸収させる為のクランプ・ダイオー
ド、３は外部端子１に負の電荷の静電気が印加した場
合、前記静電気を負極電源ＶＳＳへ吸収させる為のクラ
ンプ・ダイオード、４は外部端子１に印加した静電気の
エネルギーを減衰させる為の抵抗、５は静電気が半導体
集積回路内部のトランジスタなどの素子まで流入するの
を防ぐ抵抗である。６はプル・アップ抵抗であり、この
例ではＰ型ＭＯＳトランジスタを用いている。７は相補
型ＭＯＳインバータであり、外部入力端子１に入力され
る信号により制御されるゲート手段を示す。

【０００３】通常プル・アップ抵抗値は数十ＫΩから数
百ＫΩ程度の比較的高抵抗である。従って、素子のサイ
ズを小さくして高抵抗を得る為にプル・アップ抵抗には
ＭＯＳトランジスタが多く用いられている。しかしなが
らＭＯＳトランジスタに直接静電気が加わると前記ＭＯ
Ｓトランジスタのゲート膜破壊等が発生する危険性があ
る。上述した理由から、プル・アップ抵抗６は外部入力
端子１から、クランプ・ダイオード２、３と抵抗４、５
から構成される静電気保護回路を経た位置に配置され、
かつＭＯＳトランジスタで作られていた。

【０００４】

【発明が解決しようとする課題】しかしながら上述の従
来技術の場合には以下に示す課題があった。図４におい
てプル・アップ抵抗６はソースとサブ・ストレイトを正
極電源ＶＤＤ、ゲートを負極電源ＶＳＳに接続したＭＯ
Ｓトランジスタであるので電源電圧の変化によって抵抗
値が変化する。近年カメラなどの携帯機器は、リチウム
電池を２個直列にして電源としているタイプが増えてき
ている。この場合機器の電源電圧は２Ｖから７Ｖまでの
広範囲に及ぶ。周知の様にＭＯＳトランジスタの抵抗
は、ほぼ電源電圧の二乗に反比例するから、プル・アッ
プ抵抗６の抵抗値の最小値と最大値を比較すれば１０倍
から２０倍の違いが生じてしまう。プル・アップ抵抗６
の抵抗値が大きいと外部入力端子１へのノイズに対して
誤動作し易くなる。反対にプル・アップ抵抗６の抵抗が
値小さいと、外部入力端子１にロウ・レベル（負極電源
ＶＳＳレベル）を入力した場合インバータ７がロウ・レ
ベル入力を検出できなくなってしまう。外部入力端子１
にロウ・レベルを入力した場合のインバータ７の入力レ
ベルは、プル・アップ抵抗６と抵抗４＋抵抗５の抵抗分
圧によって与えられる。この事を示したものが図５であ
る。図５において、同じ構成要素のものには図４と同じ
番号を付けてある。またＰ型ＭＯＳトランジスタ６は分
かりやすくする為抵抗素子に置き換えてある。インバー
タ７の入力レベルは図５の様に与えられるから抵抗６が
小さくなりすぎると、抵抗６＜抵抗４＋抵抗５となり、
外部入力端子１にロウ・レベル（負極電源電圧ＶＳＳの
レベル）を入力してもインバータ７はロウ・レベルを検
出できず誤動作してしまうのである。

【０００５】

【課題を解決するための手段】上述した課題を解決する
ために、本発明は外部入力端子と、プル・アップ抵抗も
しくはプル・ダウン抵抗と、静電気保護回路より構成さ
れる半導体集積回路の入力回路において、前記プル・ア
ップ抵抗もしくはプル・ダウン抵抗を、前記外部入力端
子と前記静電気保護回路の間に配置した事を特徴とす
る。

【０００６】

【作用】本発明によれば、入力レベルはプル・アップ抵
抗もしくはプル・ダウン抵抗と静電気保護回路内の抵抗
と抵抗分割されないので、入力レベルを確実に半導体集
積回路内のゲート手段へ伝播できる。

【０００７】

【実施例】本発明の一実施例の回路図を図１に示す。図
１においては図４と同じ構成要素には、同じ番号を付け
てある。ＶＤＤは正極電源、ＶＳＳは負極電源である。
１は外部入力端子、２、３、４、５は静電気保護回路を
構成しておりその働きは従来の技術の項で説明したとう
りである。７は相補型ＭＯＳインバータで外部入力端子
１の入力される信号により制御されるゲート手段であ
る。８はプル・アップ抵抗である。プル・アップ抵抗８
は、外部入力端子１と２、３、４、５の静電気保護回路
との間に配置されている。次に動作について説明する。
外部入力端子１をオープンとすれば、インバータ７の入
力レベルは正極電源ＶＤＤから抵抗８、抵抗４、抵抗５
を経てハイ・レベルが与えられるのでインバータ７はロ
ウ・レベルを出力できる。（抵抗８＋抵抗４＋抵抗５の
インピーダンス≪インバータ７の入力インピーダンス）
一方、外部入力端子１にロウ・レベルを与えると、イン
バータ７の入力レベルは、外部入力端子１のロウ・レベ
ルが抵抗４、抵抗５を経てロウ・レベルが与えられるの
でインバータ７はハイ・レベルを出力できる。以上の説
明はプル・アップ抵抗についてであったが、抵抗８を外
部入力端子１と抵抗４の交点と負極電源ＶＳＳに接続し
た場合はプル・ダウン抵抗をを持つ入力回路になるのは
無論である。

【０００８】本発明では、プル・アップ抵抗もしくはプ
ル・ダウン抵抗が静電気保護回路を介さず外部入力端子
に接続されるので、外部入力端子に印加した静電気は直
接プル・アップ抵抗もしくはプル・ダウン抵抗に印加す
る。従って、プル・アップ抵抗もしくはプル・ダウン抵
抗の静電気耐量を確保する為に、静電気によってゲート
酸化膜などが破壊されやすいＭＯＳトランジスタを用い
ず抵抗素子を用いる。この抵抗素子の半導体集積回路内
におけるレイアウト図について説明する。

【０００９】図２は、プル・アップ抵抗もしくはプル・
ダウン抵抗に用いる抵抗素子の第一の例を示すレイアウ
ト図である。図２において１は外部入力端子であり、通
常ボンディングなどにより外部端子に接続される。９は
アルミ配線で次に静電気保護回路に接続していく。１０
は半導体集積回路内のソースもしくはドレインと同じ高
濃度不純物拡散層で、この高濃度不純物拡散層１０がプ
ル・アップ抵抗もしくはプル・ダウン抵抗となる。１１
は高濃度不純物拡散層１０と同極で低濃度不純物拡散層
を示す。高濃度不純物拡散層１０は回りを低濃度不純物
拡散層１１で覆われている。１２は高濃度不純物拡散層
１０とアルミ配線を電気的に導通させるコンタクト。１
３は電源配線のアルミであり、高濃度不純物拡散層１０
をプル・アップ抵抗として使う場合は正極電源ＶＤＤを
示し、高濃度不純物拡散層１０をプル・ダウン抵抗とし
て使う場合は負極電源ＶＳＳを示す。低濃度不純物拡散
層１１は高濃度不純物拡散層１０を基盤から分離する為
のもので、（高濃度不純物拡散層１０と基盤のＰＮジャ
ンクションを作らない為のもの）基盤と高濃度不純物拡
散層１０の間に静電気が印加した場合、基盤と高濃度拡
散層１０とのＰＮジャンクション破壊を防止し、静電気
耐量を向上させるものである。

【００１０】プル・アップ抵抗もしくはプル・ダウン抵
抗に用いる抵抗素子の第二の例を図３に示す。図２と同
じ構成要素のものは、図２と同じ番号を付けてある。図
３の例は半導体集積回路内のソースもしくはドレインよ
りも低濃度不純物拡散層をプル・アップ抵抗もしくはプ
ル・ダウン抵抗として使用した例である。１１は前記半
導体集積回路内のソースもしくはドレインよりも低濃度
不純物拡散層であり、プル・アップ抵抗もしくはプル・
ダウン抵抗として用いている。１０は半導体集積回路内
のソースもしくはドレインと同じ高濃度不純物拡散層
で、低濃度不純物拡散層１１と同極の拡散層である。従
って、高濃度不純物拡散層１０と低濃度不純物拡散層１
１とは電気的に導通状態となる。１２は高濃度不純物拡
散層１０とアルミ配線を電気的に導通させるコンタク
ト。１は外部入力端子、９はアルミ配線、１３は電源用
のアルミ配線である。アルミ配線と低濃度不純物拡散層
１１を直接電気的に導通をとろうとすると、アルミ配線
と低濃度不純物拡散層１１との接合面の抵抗が著しく高
くなるので、アルミ配線から高濃度不純物拡散層１０を
経て低濃度不純物拡散層１１へ電気的に導通させてい
る。この図３の実施例においても高濃度不純物拡散層１
０は低濃度不純物拡散層１１に覆われており、上述の図
２の説明と同様に静電気耐量を向上させている。また、
低濃度不純物拡散層を抵抗とするので比較的高抵抗が得
られる。

【００１１】

【発明の効果】以上説明した様に、本発明によれば外部
入力レベルがプル・アップ抵抗もしくはプル・ダウン抵
抗と静電気保護回路内の抵抗とによって分圧されないの
で、広範囲の電源電圧の状況下でも外部入力レベルを誤
入力する事がない。そして、プル・アップ抵抗もしくは
プル・ダウン抵抗の低抵抗化も可能である。通常静電気
保護回路内の抵抗は数ＫΩ程度なので、従来の技術では
プル・アップ抵抗もしくはプル・ダウン抵抗は少なくと
も数十ＫΩ以上必要であった。しかし本発明では外部入
力レベルがプル・アップ抵抗もしくはプル・ダウン抵抗
と静電気保護回路内の抵抗と分圧されないので、低抵抗
値には制限がない。従って、プル・アップ抵抗もしくは
プル・ダウン抵抗を数ＫΩ以下にして、外部入力端子に
入るノイズの影響を極めて受けにくいといった高信頼性
の半導体集積回路を得る事も可能である。

【００１２】また、プル・アップ抵抗もしくはプル・ダ
ウン抵抗をＭＯＳトランジスタではなく抵抗素子でつく
るので、電源電圧の変動に対しても安定した高精度のプ
ル・アップ抵抗もしくはプル・ダウン抵抗が得られる。

【００１３】また、プル・アップ抵抗もしくはプル・ダ
ウン抵抗は、静電気保護回路内の静電気吸収用のクラン
プ・ダイオードとともに外部入力端子と電源間に並列に
配置されるので、静電気吸収経路が増える事となり静電
気耐量を向上させるという効果もある。

【図面の簡単な説明】

【図１】本発明の一実施例を示す回路図。

【図２】本発明の抵抗素子の実施例を示すレイアウト
図。

【図３】本発明の抵抗素子の他の実施例を示すレイアウ
ト図。

【図４】従来の技術の一実施例を示す回路図。

【図５】従来の技術の課題例を示す回路図。

【符号の説明】

１外部入力端子２、３クランプ・ダイオード４、５抵抗６Ｐ型ＭＯＳトランジスタ７相補型ＭＯＳインバータ８プル・アップ抵抗９アルミ配線１０高濃度不純物拡散層１１低濃度不純物拡散層１２アルミ配線と高濃度不純物拡散層を電気的に導
通させるコンタクト１３電源のアルミ配線

Claims

【特許請求の範囲】

【請求項１】外部入力端子と、プル・アップ抵抗もしく
はプル・ダウン抵抗と、静電気保護回路より構成される
半導体集積回路の入力回路において、前記プル・アップ
抵抗もしくはプル・ダウン抵抗を、前記外部入力端子と
前記静電気保護回路の間に配置した事を特徴とする入力
回路。
【請求項２】請求項１において、プル・アップ抵抗もし
くはプル・ダウン抵抗は半導体集積回路内のソースもし
くはドレインと同じ高濃度不純物拡散層で形成され、前
記高濃度不純物拡散層は前記高濃度不純物拡散層と同極
の低濃度不純物拡散層で覆われている事を特徴とする入
力回路。
【請求項３】請求項１において、プル・アップ抵抗もし
くはプル・ダウン抵抗は半導体集積回路内のソースもし
くはドレインよりも低濃度不純物拡散層で形成された事
を特徴とする入力回路。