JP3467686B2 - 半導体装置及びそれを用いた電子機器 - Google Patents
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Description
テストモードとを実施できる半導体装置及びそれを用い
た電子機器に関し、特に、テストピンが不要なゲートア
レイ等の半導体装置に関する。
においては、テストモードと通常動作モードとの切換を
制御するためのテストピンを専用に設けていた。このテ
ストモードは、ICメーカがICの出荷前にその良不良
を判定するために実施される。従って、ICを購入して
使用するユーザにとって、テストピンは本来不要のもの
である。
により制限され、場合によっては専用のテストピンを設
ける余裕が無いことがある。このような場合には、電源
ピンが複数あるときにはその数を減らし、電源ピンの代
わりにテストピンを設けることがあった。しかし、ユー
ザの仕様などにより電源ピンの数を減らすことができな
いときには、ICメーカによるテストモードを断念しな
ければならなかった。
エージングモードと複数ビット並列テストモードとを有
する半導体記憶装置において、エージングモードでかつ
テストモードである場合に不要となるピンに、電源電圧
よりも高い所定の電圧以上の電圧が印加された時にの
み、エージングモードと同時にテストモードを実施でき
ることが掲載されている。
の、従来の半導体装置を示す回路図である。図7の半導
体装置において、入力端子10に印加された入力信号
は、反転バッファ回路12,14を介して内部セルに供
給される。通常動作モードにおいては、入力信号は、0
Vから電源電圧VDDまでの間の電圧レベルを有する。一
方、テストモードに入る場合には、入力端子10に入力
される入力信号は高電圧HVDDとなる。この高電圧HV
DDの入力信号は、K(図7ではK=3)個のN型トラン
ジスタ20,22,24を介して、P型トランジスタ3
2及びN型トランジスタ34で構成される反転バッファ
回路30に入力される。さらに、反転バッファ回路30
の出力は、P型トランジスタ42及びN型トランジスタ
44で構成される反転バッファ回路40に入力される。
この反転バッファ回路40の出力がテスト制御信号とな
る。
4の閾値をそれぞれVTHNとし、反転バッファ回路30
の反転ロジックレベルをVINVとすると、次の条件を満
たしている必要がある。
電圧を有する入力信号は、内部セルへの入力信号として
のみ働き(通常動作モード)、式(2)を満たす場合に
は、高電圧HVDDを有する入力信号はテスト制御信号と
して働いて半導体装置がテストモードに入る。
示す半導体装置によれば、通常動作モードにおいて電源
電圧VDDと等しい電圧を有する入力信号が入力端子10
に印加されている場合に、反転バッファ回路30には数
mA程度のドレイン電流(貫通電流)が流れてしまう。
通常動作モード時にこの種の貫通電流が流れると、消費
電力が増加してしまう。
が、特開昭61−292755号、特開平1−2454
99号、特開平2−3145号にも掲載されているが、
やはり通常動作モードにおいて消費電力が増加してしま
うという同様の問題があった。
は、通常の入力ピンにテストピンとしての機能を持たせ
ながらも、通常動作モードにおいて消費電力を増加させ
ない半導体装置を提供することである。
導体装置は、周辺セル領域と内部セル領域とを有し、前
記周辺セル領域は、通常動作モード時とテストモード開
始時とで異なる電圧レベルの入力信号が入力される信号
入力端子と、前記入力信号を前記内部セル領域に出力す
る第1の伝送回路と、前記入力信号の電圧レベルがテス
トモード開始時の電圧である場合に、テストモードであ
ることを表す制御信号を出力する第2の伝送回路と、前
記入力信号の電圧レベルが通常動作モードの電圧である
時に、前記第2の伝送回路に流れる電流をカットオフす
る制御回路と、を有することを特徴とする。
時とテストモード時とで信号入力端子が兼用され、その
入力信号は第1の伝送回路を介して内部セル領域に伝送
される。通常動作モード時の電圧レベルとは異なるレベ
ルの入力信号がテストモード開始時に入力されると、テ
ストモードであることを表す制御信号が第2の伝送回路
より出力される。ただし、入力信号の電圧レベルが通常
動作モードの電圧である時には、第2の伝送回路に流れ
る電流は制御回路によりカットオフされるので、消費電
流が増大しない。
圧レベルが所定の電圧レベル以上である時に、前記テス
トモードであることを表す制御信号を出力し、前記制御
回路は、前記入力信号の電圧レベルが所定の電圧レベル
未満である時に、前記第2の伝送回路に流れる電流をカ
ットオフするように構成することができる。
グされたN型ウェル内に形成された第1のP型トランジ
スタを含むことが好ましい。この第1のP型トランジス
タのゲートに電源電圧が供給され、そのソースに前記信
号入力端子が接続され、そのドレインに前記第2の伝送
回路の入力端子が接続される。
スタはオフされるので、第2の伝送回路に流れる電流は
カットオフされる。この第1のP型トランジスタはテス
トモード開始時にオンするが、フローティングされたN
型ウェル内に形成されているので、漏洩電流は流れな
い。
記N型ウェル内に形成された第2のP型トランジスタを
含むことが好ましい。この第2のP型トランジスタのゲ
ートに前記入力信号が供給され、そのソースに前記電源
電圧が供給され、そのドレインに前記N型ウェルが接続
される。この第2のP型トランジスタが通常動作モード
時にオンすることで、フローティングN型ウェルの電位
はほぼ電源電圧にクランプされる。
合、前記所定の電圧レベルを前記電源電圧のレベルより
も高くすれば、テストモード開始時に第1のP型トラン
ジスタをオンさせることが可能となる。
圧レベルが所定の電圧レベル以下である時に、前記テス
トモードであることを表す制御信号を出力し、前記制御
回路は、前記入力信号の電圧レベルが前記所定の電圧レ
ベルを越えた時に、前記第2の伝送回路に流れる電流を
カットオフするように構成することもできる。この場合
には、制御回路はフローティングP型ウェル内に第1,
第2のN型トランジスタを形成することが好ましい。こ
の場合、前記所定の電圧レベルが前記電源電圧のレベル
よりも低ければ、テストモード開始時に第1のN型トラ
ンジスタをオンさせることが可能となる。
ファ回路で構成することができる。こうすると、伝送経
路が長くても、正確な論理を短時間で伝送することが可
能となる。
した半導体装置を含んで構成される。この電子機器は消
費電力を低減することができるので、特に携帯用電子機
器に適用することが好ましい。
実施の形態について説明する。
装置100を模式的に示す平面図である。半導体装置1
00は、周辺セル領域102と内部セル領域104とを
有する。
ンジスタが高集積に搭載されている。これらのMOSト
ランジスタに配線することで、種々の論理セル(内部セ
ル)が実現される。
の信号の入出力機能、電源端子を介しての電源電圧の入
力機能を果たす領域で、ドライバビリティを重視して設
計されている。周辺セル領域に配置される回路は、ワイ
ヤーボンディングなどの外部配線の容量に抗するドライ
バビリティを有する他に、外部端子からの静電気対策の
ための保護機能も有する。
辺セル領域102の一部を示す回路図である。この周辺
セル領域102には、通常動作モード時とテストモード
開始時とで異なる電圧レベルの入力信号が入力される信
号入力端子110と、この入力信号を内部セル領域に出
力する第1の伝送回路120と、この入力信号の電圧レ
ベルがテストモード開始時の電圧である場合に、テスト
モードであることを表す制御信号を出力する第2の伝送
回路150と、この入力信号の電圧レベルが通常動作モ
ードの電圧である時に、第2の伝送回路150に流れる
電流をカットオフする制御回路180とを有する。
タ132及びN型トランジスタ134で構成される反転
バッファ回路130と、P型トランジスタ142及びN
型トランジスタ144で構成される反転バッファ回路1
40とを有し、これら2つの反転バッファ回路130,
140にてバッファ回路が構成されている。信号入力端
子110に印加された入力信号は、この第1の伝送回路
120を介して内部セルに供給される。
信号は、基準電位(本例においては0V)から電源電圧
VDDまでの間の電圧を有する。一方、テストモードに入
る時(テストモード開始時)には、電源電圧VDDより高
い高電圧HVDDを有する入力信号が入力端子110に印
加される。
150よりテストモードであることを表す制御信号が出
力されるが、それ以外の通常動作モード時(テストモー
ド開始時の後のテストモード時を含む)には、第2の伝
送回路150に流れる電流は制御回路180によりカッ
トオフされる。
ランジスタ162及びN型トランジスタ164で構成さ
れる反転バッファ回路160と、P型トランジスタ17
2及びN型トランジスタ174で構成される反転バッフ
ァ回路170とを有し、これら2つの反転バッファ回路
160,170にてバッファ回路が構成されている。な
お、第2の伝送回路150は、反転バッファ回路16
0,170以外の他の反転バッファ回路を含むことがで
きる。
ェル内に形成された第1,第2のP型トランジスタ18
2,184を含んでいる。
は、信号入力端子110が接続され、そのゲートは電源
電圧VDDが供給される。ソースに高電圧HVDDが印加さ
れることによって、第1のP型トランジスタ182はO
Nとなる。この第1のP型トランジスタ182のドレイ
ンから出力される電圧は、第2の伝送回路150の反転
バッファ回路160に入力される。
第2のP型トランジスタ184は、信号入力端子110
が基準電位(0V)となった時に、フローティングN型
ウェルのフローティング電位VFNを電源電圧VDDにクラ
ンプするものである。この動作については後で詳しく述
べる。
第2のP型トランジスタ182,184以外の他のトラ
ンジスタについては、特にフローティングN型ウェル内
に形成する必要はなく、通常のN型ウェル内に形成して
かまわない。
閾値をVTHPとすると、第1のP型トランジスタ182
がONするためには次の条件を満たしている必要があ
る。
号は内部セルへの入力信号としてのみ働き(通常動作モ
ード)、VDD+VTHPより高い電圧レベルを有する入力
信号はテスト制御信号として働いて、半導体装置がテス
トモードに入る。
ドにおいてVDD+VTHPより低い電圧レベルを有する入
力信号が信号入力端子110に印加されている場合に
は、第1のP型トランジスタ182のドレイン電圧は基
準電位(OV)まで下がるので、第2の伝送回路150
中の反転バッファ回路160には静止電流が流れないと
いうことである。さらに、テストモードにおいても静止
電流は増加しない。これについて、図2及び図3を参照
しながら詳しく説明する。
図である。図2において、P型サブストレート200内
には、フローティングN型ウェル210が形成されてい
る。このフローティングN型ウェル210内には、第1
のP型トランジスタ182のソース220及びドレイン
230と、第2のP型トランジスタ184のソース25
0及びドレイン260が形成されている。第2のP型ト
ランジスタ184のドレイン260は、N+拡散層27
0を介してフローティングN型ウェル210に接続され
ている。さらに、フローティングN型ウェル210上に
は、ゲート酸化膜を介して、第1のP型トランジスタ1
82のゲート電極240と、第2のP型トランジスタ1
84のゲート電極280とが形成されている。
82,184のソース/ドレインとフローティングN型
ウェル210との間には寄生ダイオード300が発生す
る。
82,184を、その寄生ダイオードD1〜D3を含め
て示した等価回路図である。第1,第2のP型トランジ
スタ182,184の各第2ゲートと寄生ダイオードD
1〜D3のカソードとは、フローティングN型ウェル2
10によって構成され、フローティング電位VFNを有す
る。
は周囲の回路からフローティングされているため、漏洩
電流が流れることはない。即ち、テストモード開始時に
おいて、高電圧HVDDを有する入力信号が第1のP型ト
ランジスタ182のソースに印加された場合には、寄生
ダイオードD1によってフローティングN型ウェル21
0のフローティング電位VFNがHVDD−VDまで上がる
(VDは寄生ダイオードの順方向電圧)。この時、他の
寄生ダイオードD2,D3は逆バイアスされるので、電
流の流れる経路が発生しない。
準電位(0V)と等しい入力信号が第1のP型トランジ
スタ182のソースに印加された場合には、寄生ダイオ
ードD3又は第2のP型トランジスタ184のソースか
らドレインへ流れる電流によって、フローティングN型
ウェルのフローティング電位VFNがほぼ電源電圧VDDに
クランプされる。この時、他の寄生ダイオードD1,D
2は逆バイアスされるので、電流の流れる経路が発生し
ない。
るものに限らず、本発明の要旨の範囲内で種々の変形実
施が可能である。
る入力信号が、通常動作モードでは基準電圧VDDと電源
電圧VSS(=0V)までの間の電圧となり、テストモー
ド開始時には低電圧LVSS(<0V)となる場合にも適
用できる。
他の実施の形態に係る半導体装置の回路図である。な
お、図4において、図1と同一の部材については、図1
と同一符号を付してその説明を省略する。図4では、図
1に示す制御回路180に代えて制御回路400を有し
ている。
ェル内に形成された第1,第2のNトランジスタ40
2,404を含んでいる。
は、信号入力端子110が接続され、そのゲートは電源
電圧VSSが供給される。ソースに低電圧LVSSが印加さ
れることによって、第1のN型トランジスタ402はO
Nとなる。この第1のN型トランジスタ402のドレイ
ンから出力される電圧は、第2の伝送回路150の反転
バッファ回路160に入力される。
第2のN型トランジスタ404は、信号入力端子110
が基準電圧VDDとなった時に、フローティングP型ウェ
ルのフローティング電位VFPを電源電圧VSSにクランプ
するものである。
閾値をVTHNとすると、第1のN型トランジスタ402
がONするためには次の条件を満たしている必要があ
る。
号は内部セルへの入力信号としてのみ働き(通常動作モ
ード)、VSS−VTHNより低い電圧レベルを有する入力
信号はテスト制御信号として働いて、半導体装置がテス
トモードに入る。
02,404を、その寄生ダイオードD4〜D6を含め
て示した等価回路図である。第1,第2のN型トランジ
スタ402,404の各第2ゲートと寄生ダイオードD
4〜D6のアノードとは、フローティングP型ウェル4
10によって構成され、フローティング電位VFPを有す
る。
は周囲の回路からフローティングされているため、漏洩
電流が流れることはない。即ち、テストモード開始時に
おいて、低電圧LVSSを有する入力信号が第1のN型ト
ランジスタ402のソースに印加された場合には、寄生
ダイオードD4によってフローティングP型ウェル41
0のフローティング電位VFPがLVSS+VDまで下がる
(VDは寄生ダイオードの順方向電圧)。この時、他の
寄生ダイオードD5,D6は逆バイアスされるので、電
流の流れる経路が発生しない。
準電圧VDDと等しい入力信号が第1のN型トランジスタ
402のソースに印加された場合には、第2のN型トラ
ンジスタ404のソースからドレインへ流れる電流によ
って、フローティングP型ウェルのフローティング電位
VFPがほぼ電源電圧VSSにクランプされる。この時、他
の寄生ダイオードD4,D5は逆バイアスされるので、
電流の流れる経路が発生しない。
を伝送するために反転バッファ回路を直列に2段接続し
た例について述べたが、反転バッファ回路を直列に2段
接続するかわりに、AND回路やOR回路等の任意の伝
送回路を用いてもかまわない。
は、例えばテストモードにおいて入力端子をプルアップ
又はプルダウンしたり、又はその他の制御に用いられ
る。
ることで、消費電力の小さい電子機器を提供することが
でき、特に、電池で駆動される携帯電話機、モバイルコ
ンピュータ、電子手帳などの携帯用電子機器に適用する
ことができる。
路図である。
る。
る。
回路図である。
る。
平面図である。
Claims (8)
- 【請求項1】 周辺セル領域と内部セル領域とを有し、 前記周辺セル領域は、 通常動作モード時とテストモード開始時とで異なる電圧
レベルの入力信号が入力される信号入力端子と、 前記入力信号を前記内部セル領域に出力する第1の伝送
回路と、 前記入力信号の電圧レベルが前記テストモード開始時の
電圧である場合に、テストモードであることを表す制御
信号を出力する第2の伝送回路と、 前記入力信号の電圧レベルが通常動作モードの電圧であ
る時に、前記第2の伝送回路に流れる電流をカットオフ
する制御回路と、 を有し、 前記第2の伝送回路は、前記入力信号の電圧レベルが所
定の電圧レベル以上である時に、前記テストモードであ
ることを表す制御信号を出力し、 前記制御回路は、前記入力信号の電圧レベルが所定の電
圧レベル未満である時に、前記第2の伝送回路に流れる
電流をカットオフし、 前記制御回路は、フローティングされたN型ウェル内に
形成された第1のP型トランジスタを含み、前記第1の
P型トランジスタのゲートに電源電圧が供給され、前記
第1のP型トランジスタのソースに前記信号入力端子が
接続され、前記第1のP型トランジスタのドレインに前
記第2の伝送回路の入力端子が接続される ことを特徴と
する半導体装置。 - 【請求項2】 請求項1において、 前記制御回路は、フローティングされた前記N型ウェル
内に形成された第2のP型トランジスタを含み、前記第
2のP型トランジスタのゲートに前記入力信号が供給さ
れ、前記第2のP型トランジスタのソースに前記電源電
圧が供給され、前記第2のP型トランジスタのドレイン
に前記N型ウェルが接続されることを特徴とする半導体
装置。 - 【請求項3】 請求項1または2において、 前記所定の電圧レベルが前記電源電圧のレベルよりも高
いことを特徴とする半導体装置。 - 【請求項4】 周辺セル領域と内部セル領域とを有し、 前記周辺セル領域は、 通常動作モード時とテストモード開始時とで異なる電圧
レベルの入力信号が入力される信号入力端子と、 前記入力信号を前記内部セル領域に出力する第1の伝送
回路と、 前記入力信号の電圧レベルが前記テストモード開始時の
電圧である場合に、テストモードであることを表す制御
信号を出力する第2の伝送回路と、 前記入力信号の電圧レベルが通常動作モードの電圧であ
る時に、前記第2の伝送回路に流れる電流をカットオフ
する制御回路と、 を有し、 前記第2の伝送回路は、前記入力信号の電圧レベルが所
定の電圧レベル以下である時に、前記テストモードであ
ることを表す制御信号を出力し、 前記制御回路は、前記入力信号の電圧レベルが前記所定
の電圧レベルを越えた時に、前記第2の伝送回路に流れ
る電流をカットオフし、 前記制御回路は、フローティングされたP型ウェル内に
形成された第1のN型トランジスタを含み、前記第1の
N型トランジスタのゲートに電源電圧が供給され、前記
第1のN型トランジスタのソースに前記入力端子が接続
され、前記N型トランジスタのドレインに前記第2の伝
送回路への入力が供給される ことを特徴とする半導体装
置。 - 【請求項5】 請求項4において、 前記制御回路は、フローティングされた前記P型ウェル
内に形成された第2のN型トランジスタを含み、前記第
2のN型トランジスタのゲートに前記入力信号が供給さ
れ、前記第2のN型トランジスタのソースに前記電源電
圧が供給され、前記第2のP型トランジスタのドレイン
に前記P型ウェルが接続されることを特徴とする半導体
装置。 - 【請求項6】 請求項4または5において、 前記所定の電圧レベルが前記電源電圧のレベルよりも低
いことを特徴とする半導体装置。 - 【請求項7】 請求項1乃至6のいずれかにおいて、 前記第1及び第2の伝送手段の各々がバッファ回路であ
ることを特徴とする半導体装置。 - 【請求項8】 請求項1乃至7のいずれかに記載の半導
体装置を有することを特徴とする電子機器。
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2000
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