JP3153016B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路（ＩＣ）
に関し、特に改良された入力初段回路を有するＩＣに関
する。
に関し、特に改良された入力初段回路を有するＩＣに関
する。
【０００２】
【従来の技術】ＩＣは電源端子と接地端子とをそれぞれ
少なくとも一個有している。電源端子および接地端子は
半導体チップのボンディングパッド、すなわち電源パッ
ド、および接地パッドにそれぞれ接続される。電源パッ
ドおよび接地パッドは電源配線層および接地配線層にそ
れぞれ接続される。半導体チップ内の電子回路は電源配
線層および接地配線層に接続される。電源配線層および
接地配線層はＡｌ−Ｓｉ−Ｃｕなどのアルミニウム系合
金膜で形成されるのが普通であり、３０〜４０ｍΩ／□
程度のシート抵抗を有している。従って、電源パッドま
たは接地パッドと任意の電子回路との間には抵抗が介在
することになる。
少なくとも一個有している。電源端子および接地端子は
半導体チップのボンディングパッド、すなわち電源パッ
ド、および接地パッドにそれぞれ接続される。電源パッ
ドおよび接地パッドは電源配線層および接地配線層にそ
れぞれ接続される。半導体チップ内の電子回路は電源配
線層および接地配線層に接続される。電源配線層および
接地配線層はＡｌ−Ｓｉ−Ｃｕなどのアルミニウム系合
金膜で形成されるのが普通であり、３０〜４０ｍΩ／□
程度のシート抵抗を有している。従って、電源パッドま
たは接地パッドと任意の電子回路との間には抵抗が介在
することになる。
【０００３】ＩＣの入力初段回路は外部から与えられる
入力信号を内部信号に変換する役割を持っている。ＣＭ
ＯＳ集積回路の場合、例えばＴＴＬレベルのディジタル
信号をＣＭＯＳレベルのディジタル信号に変換する。
入力信号を内部信号に変換する役割を持っている。ＣＭ
ＯＳ集積回路の場合、例えばＴＴＬレベルのディジタル
信号をＣＭＯＳレベルのディジタル信号に変換する。
【０００４】
【発明が解決しようとする課題】従来のＩＣでは、複数
の入力初段回路はそのＩＣチップ上の配置位置とは無関
係に同一形状寸法に設計されていた。それら入力初段回
路の全てが同一の論理しきい値をもつとしても、電源パ
ッドおよび接地パッドからの距離は入力初段回路ひとつ
ごとに異るのでその距離に応じて入力初段回路は個々に
異る寄生抵抗をもち、したがって外部端子からみた実効
的な論理しきい値は入力初段回路ごとに異る。一つの配
線層に多数の入力初段回路が接続されていて、同時に動
作状態に入る場合、入力初段回路の実効的な論理しきい
値の変動は大きくなる。
の入力初段回路はそのＩＣチップ上の配置位置とは無関
係に同一形状寸法に設計されていた。それら入力初段回
路の全てが同一の論理しきい値をもつとしても、電源パ
ッドおよび接地パッドからの距離は入力初段回路ひとつ
ごとに異るのでその距離に応じて入力初段回路は個々に
異る寄生抵抗をもち、したがって外部端子からみた実効
的な論理しきい値は入力初段回路ごとに異る。一つの配
線層に多数の入力初段回路が接続されていて、同時に動
作状態に入る場合、入力初段回路の実効的な論理しきい
値の変動は大きくなる。
【０００５】このような入力初段回路の典型的な例とし
ては、半導体メモリのアドレスインバータをあげること
ができる。このアドレスインバータは外部から与えられ
るＴＴＬレベルのアドレス信号をうけてＣＭＯＳレベル
の信号に変換する回路であるが、書込み動作や読出し動
作のとき、全てのアドレスインバータが動作状態に入
る。半導体メモリの高集積化に伴なってアドレス端子数
は増加するが、一方でアルミニウム系合金膜の厚さは薄
くなるので、寄生抵抗は大きくなる。従って、半導体メ
モリにおけるアドレスインバータの実効的な論理しきい
値を所定の規格内に納めることには大きな困難がある。
ては、半導体メモリのアドレスインバータをあげること
ができる。このアドレスインバータは外部から与えられ
るＴＴＬレベルのアドレス信号をうけてＣＭＯＳレベル
の信号に変換する回路であるが、書込み動作や読出し動
作のとき、全てのアドレスインバータが動作状態に入
る。半導体メモリの高集積化に伴なってアドレス端子数
は増加するが、一方でアルミニウム系合金膜の厚さは薄
くなるので、寄生抵抗は大きくなる。従って、半導体メ
モリにおけるアドレスインバータの実効的な論理しきい
値を所定の規格内に納めることには大きな困難がある。
【０００６】したがって、本発明の目的は実効的な論理
しきい値のばらつきの小さい複数の入力初段回路を有す
るＩＣを提供することにある。
しきい値のばらつきの小さい複数の入力初段回路を有す
るＩＣを提供することにある。
【０００７】本発明の他の目的は実効的な論理しきい値
のばらつきの小さい複数のＣＭＯＳ構成のアドレスバッ
ファを有する半導体メモリを含むＩＣを提供することに
ある。
のばらつきの小さい複数のＣＭＯＳ構成のアドレスバッ
ファを有する半導体メモリを含むＩＣを提供することに
ある。
【０００８】
【課題を解決するための手段】本発明のＩＣは、半導体
チップへ電源電位や接地電位などの固定電位を供給する
ボンディングパッドを有している。このボンディングパ
ッドには、所定の層間絶縁膜を選択的に被覆する配線層
が接続されている。この配線層には複数の入力初段回路
が接続される。これらの入力初段回路の論理しきい値
は、ボンディングパッドからの距離に応じた値に設定さ
れ、配線層の抵抗による実効的な論理しきい値の変動を
補正されている。
チップへ電源電位や接地電位などの固定電位を供給する
ボンディングパッドを有している。このボンディングパ
ッドには、所定の層間絶縁膜を選択的に被覆する配線層
が接続されている。この配線層には複数の入力初段回路
が接続される。これらの入力初段回路の論理しきい値
は、ボンディングパッドからの距離に応じた値に設定さ
れ、配線層の抵抗による実効的な論理しきい値の変動を
補正されている。
【０００９】入力初段回路が半導体メモリにおけるＣＭ
ＯＳ構成のアドレスバッファの場合には、ＭＯＳトラン
ジスタの寸法、好ましくはチャネル幅を接地パッドから
の距離に応じた値に設定する。例えば、ＰチャネルＭＯ
ＳＦＥＴの寸法は全ての入力初段回路について同一に設
計され、ＮチャネルＭＯＳＦＥＴのチャネル幅を大きく
することによって、接地配線層の抵抗による実効的な論
理しきい値の増大を補正する。
ＯＳ構成のアドレスバッファの場合には、ＭＯＳトラン
ジスタの寸法、好ましくはチャネル幅を接地パッドから
の距離に応じた値に設定する。例えば、ＰチャネルＭＯ
ＳＦＥＴの寸法は全ての入力初段回路について同一に設
計され、ＮチャネルＭＯＳＦＥＴのチャネル幅を大きく
することによって、接地配線層の抵抗による実効的な論
理しきい値の増大を補正する。
【００１０】
【実施例】図１を参照すると、本発明の一実施例の５１
２ｋワード×８ビット構成の４ＭＳＲＡＭは、大きさ８
ｍｍ×１８ｍｍの長方形状の半導体チップ１００を有し
ている。半導体チップ１００の一隅（図の左上隅）の近
傍に電源パッドＰｖｃｃが設けられ電源配線層１に接続
される。電源配線層は半導体チップ１００の周辺部をほ
ぼ一周して設けられている。接地パッドＰｇｎｄは、半
導体チップ１００の中心点に対して電源パッドＰｖｃｃ
と対称位置に設けられ、接地配線層２に接続される。接
地配線層２は電源配線層１と並行して半導体チップ１０
０の周辺部をほぼ一周して設けらている。なお、電源パ
ッドＰｖｃｃおよび接地パッドＰｇｎｄはそれぞれ単一
パッドとして図示してあるが、実際にはデュアルパッド
である。
２ｋワード×８ビット構成の４ＭＳＲＡＭは、大きさ８
ｍｍ×１８ｍｍの長方形状の半導体チップ１００を有し
ている。半導体チップ１００の一隅（図の左上隅）の近
傍に電源パッドＰｖｃｃが設けられ電源配線層１に接続
される。電源配線層は半導体チップ１００の周辺部をほ
ぼ一周して設けられている。接地パッドＰｇｎｄは、半
導体チップ１００の中心点に対して電源パッドＰｖｃｃ
と対称位置に設けられ、接地配線層２に接続される。接
地配線層２は電源配線層１と並行して半導体チップ１０
０の周辺部をほぼ一周して設けらている。なお、電源パ
ッドＰｖｃｃおよび接地パッドＰｇｎｄはそれぞれ単一
パッドとして図示してあるが、実際にはデュアルパッド
である。
【００１１】半導体チップ１００の辺に沿って反時計回
りに接地パッドＰｇｎｄから遠ざかるように入出力パッ
ドＰｉｏ３，Ｐｉｏ２およびＰｉｏ１、アドレスパッド
Ｐａ０，Ｐａ１，Ｐａ２，Ｐａ３，Ｐａ４，Ｐａ５，Ｐ
ａ８，Ｐａ７，Ｐａ１２，Ｐａ１４，Ｐａ１６およびＰ
ａ１８が順に配置されている。同様に時計回りに入出力
パッドＰｉｏ４，Ｐｉｏ５，Ｐｉｏ６，Ｐｉｏ７および
Ｐｉｏ８、チップセレクトパッドＰｃｓ，アドレスパッ
ドＰａ１０，アウトプットイーネーブルパッドＰｏｅ，
アドレスパッドＰａ１１，Ｐａ９，Ｐａ８およびＰａ１
３，ライトイーネーブルパッドＰｗｅ，アドレスパッド
Ｐａ１７およびＰａ１５が設けられている。
りに接地パッドＰｇｎｄから遠ざかるように入出力パッ
ドＰｉｏ３，Ｐｉｏ２およびＰｉｏ１、アドレスパッド
Ｐａ０，Ｐａ１，Ｐａ２，Ｐａ３，Ｐａ４，Ｐａ５，Ｐ
ａ８，Ｐａ７，Ｐａ１２，Ｐａ１４，Ｐａ１６およびＰ
ａ１８が順に配置されている。同様に時計回りに入出力
パッドＰｉｏ４，Ｐｉｏ５，Ｐｉｏ６，Ｐｉｏ７および
Ｐｉｏ８、チップセレクトパッドＰｃｓ，アドレスパッ
ドＰａ１０，アウトプットイーネーブルパッドＰｏｅ，
アドレスパッドＰａ１１，Ｐａ９，Ｐａ８およびＰａ１
３，ライトイーネーブルパッドＰｗｅ，アドレスパッド
Ｐａ１７およびＰａ１５が設けられている。
【００１２】電源配線層１と接地配線層２で挟まれた領
域のアドレスパッドＰａ０，Ｐａ１，…，Ｐａ１８の近
傍にそれぞれアドレスインバータＩ０，Ｉ１，…，Ｉ１
８が設けられている。
域のアドレスパッドＰａ０，Ｐａ１，…，Ｐａ１８の近
傍にそれぞれアドレスインバータＩ０，Ｉ１，…，Ｉ１
８が設けられている。
【００１３】図２および図３を参照してアドレスインバ
ータＩ０，Ｉ１，…，Ｉ１８について説明する。これら
のアドレスインバータは基本的には同一構造を有するＣ
ＭＯＳインバータである。
ータＩ０，Ｉ１，…，Ｉ１８について説明する。これら
のアドレスインバータは基本的には同一構造を有するＣ
ＭＯＳインバータである。
【００１４】半導体チップの電源配線層１と接地配線層
２とで挟まれた領域の電源配線層１側の素子形成領域３
にアドレスインバータを構成するＰチャネルＭＯＳＦＥ
ＴＭｐや図示しないデコーダ用のＰチャネルＭＯＳＦＥ
Ｔなどが形成され、接地配線層２側の素子形成領域４に
アドレスインバータを構成するＮチャネルＭＯＳＦＥＴ
Ｍｎや図示しないデコーダ用のＮチャネルＭＯＳＦＥ
Ｔなどが形成される。
２とで挟まれた領域の電源配線層１側の素子形成領域３
にアドレスインバータを構成するＰチャネルＭＯＳＦＥ
ＴＭｐや図示しないデコーダ用のＰチャネルＭＯＳＦＥ
Ｔなどが形成され、接地配線層２側の素子形成領域４に
アドレスインバータを構成するＮチャネルＭＯＳＦＥＴ
Ｍｎや図示しないデコーダ用のＮチャネルＭＯＳＦＥ
Ｔなどが形成される。
【００１５】素子形成領域３の周囲はサブストレートコ
ンタクト用のＮ+ 型拡散層１５で囲まれ、素子形成領域
４の周囲は、Ｎ型シリコン基板５の表面部に選択的に形
成されたＰウェル６の周辺部に形成されたウェルコンタ
クト用のＰ+ 型拡散層１６で囲まれている。
ンタクト用のＮ+ 型拡散層１５で囲まれ、素子形成領域
４の周囲は、Ｎ型シリコン基板５の表面部に選択的に形
成されたＰウェル６の周辺部に形成されたウェルコンタ
クト用のＰ+ 型拡散層１６で囲まれている。
【００１６】素子形成領域３および４においてそれぞれ
Ｎ型シリコン基板５およびＰウェル６の表面に選択的に
厚さ約１５ｎｍのゲート酸化膜９が形成されている。ゲ
ート酸化膜９を選択的に被覆して厚さ約３００ｎｍの多
結晶シリコン膜からなるゲート電極１１が形成されてい
る。ゲート電極１１の側面には酸化シリコン膜からなる
スペーサ１２が設けられている。１３ｓおよび１３ｄは
それぞれＰチャネルＭＯＳＦＥＴのソース領域およびド
レイン領域、１４ｓおよび１４ｄはぞれそれＬＤＤ型の
ＮチャネルＭＯＳＦＥＴのソース領域およびドレンイン
領域である。ゲート電極１１およびフィールド酸化膜７
（Ｐウェル６部でその底面はチャネルストッパ８に接し
ている。）を覆う層間絶縁膜１０は、本実施例の４Ｍ
ＳＲＡＭのメモリセルが４層多結晶シリコンプロセスで
形成されたＴＦＴ負荷のＣＭＯＳフリップフロップであ
るので４層の絶縁膜である。電源配線層１およびその３
本の枝１ａ，１ｂ，１ｃ、接地配線２およびその３本の
枝２ａ，２ｂ，２ｃ、アドレス入力配線層１７およびア
ドレスインバータ出力配線層１８はいずれも厚さ約１μ
ｍのＡｌ−Ｓｉ−Ｃｕ合金膜からできている。
Ｎ型シリコン基板５およびＰウェル６の表面に選択的に
厚さ約１５ｎｍのゲート酸化膜９が形成されている。ゲ
ート酸化膜９を選択的に被覆して厚さ約３００ｎｍの多
結晶シリコン膜からなるゲート電極１１が形成されてい
る。ゲート電極１１の側面には酸化シリコン膜からなる
スペーサ１２が設けられている。１３ｓおよび１３ｄは
それぞれＰチャネルＭＯＳＦＥＴのソース領域およびド
レイン領域、１４ｓおよび１４ｄはぞれそれＬＤＤ型の
ＮチャネルＭＯＳＦＥＴのソース領域およびドレンイン
領域である。ゲート電極１１およびフィールド酸化膜７
（Ｐウェル６部でその底面はチャネルストッパ８に接し
ている。）を覆う層間絶縁膜１０は、本実施例の４Ｍ
ＳＲＡＭのメモリセルが４層多結晶シリコンプロセスで
形成されたＴＦＴ負荷のＣＭＯＳフリップフロップであ
るので４層の絶縁膜である。電源配線層１およびその３
本の枝１ａ，１ｂ，１ｃ、接地配線２およびその３本の
枝２ａ，２ｂ，２ｃ、アドレス入力配線層１７およびア
ドレスインバータ出力配線層１８はいずれも厚さ約１μ
ｍのＡｌ−Ｓｉ−Ｃｕ合金膜からできている。
【００１７】電源配線層の枝１ａはソース領域１３ｓと
コンタクト孔Ｃ１を介して接続される。枝１ｂおよび１
ｃは同様にＮ+ 型拡散層１５に接続される。接地配線層
の枝２ａはソース領域１４ｓにコンタクト孔Ｃ１を介し
て接続され、枝２ｂおよび２ｃはＰ+ 型拡散層１６に接
続される。アドレス入力配線層１７は、層間絶縁膜１０
の表面からゲート電極１１の表面に達するスルーホール
Ｃ２（四角印に対角線を引いて表示）を介して２つのゲ
ート電極１１に接続される。アドレスインバータ出力配
線層１８はコンタクト孔Ｃ１を介してＭｐのドレイン領
域１３ｄおよびＭｎのドレイン領域１４ｄにそれぞれ接
続される。なお、電源配線層１および接地配線層２の下
部に多数のコンタクト孔を設けた一つの理由は、これら
の配線層を強固に固定し、スライドしたり断線したりす
るのを防ぐためである。
コンタクト孔Ｃ１を介して接続される。枝１ｂおよび１
ｃは同様にＮ+ 型拡散層１５に接続される。接地配線層
の枝２ａはソース領域１４ｓにコンタクト孔Ｃ１を介し
て接続され、枝２ｂおよび２ｃはＰ+ 型拡散層１６に接
続される。アドレス入力配線層１７は、層間絶縁膜１０
の表面からゲート電極１１の表面に達するスルーホール
Ｃ２（四角印に対角線を引いて表示）を介して２つのゲ
ート電極１１に接続される。アドレスインバータ出力配
線層１８はコンタクト孔Ｃ１を介してＭｐのドレイン領
域１３ｄおよびＭｎのドレイン領域１４ｄにそれぞれ接
続される。なお、電源配線層１および接地配線層２の下
部に多数のコンタクト孔を設けた一つの理由は、これら
の配線層を強固に固定し、スライドしたり断線したりす
るのを防ぐためである。
【００１８】ＰチャネルＭＯＳＦＥＴ Ｍｐのしきい電
圧、チャネル長およびチャネル幅はそれぞれ−０．７
Ｖ，１．２μｍおよび４μｍであり、全てのアドレスイ
ンバータについて同一に設計されている。ＮチャネルＭ
ＯＳＦＥＴ Ｍｎのしきい電圧およびチャネル長はそれ
ぞれ０．７Ｖおよび１．１μｍであり、全てのアドレス
インバータについて同一に設計されている。Ｎチャネル
ＭＯＳＦＥＴ Ｍｎのチャネル幅は、アドレスインバー
タＩ０，Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５，Ｉ６，Ｉ７，
Ｉ１０，Ｉ１２，Ｉ１４，Ｉ１６およびＩ１８について
は１５μｍ，Ｉ１１，Ｉ９およびＩ８については１６μ
ｍ，Ｉ１３，Ｉ１７およびＩ１５については１７μｍに
設計されている。
圧、チャネル長およびチャネル幅はそれぞれ−０．７
Ｖ，１．２μｍおよび４μｍであり、全てのアドレスイ
ンバータについて同一に設計されている。ＮチャネルＭ
ＯＳＦＥＴ Ｍｎのしきい電圧およびチャネル長はそれ
ぞれ０．７Ｖおよび１．１μｍであり、全てのアドレス
インバータについて同一に設計されている。Ｎチャネル
ＭＯＳＦＥＴ Ｍｎのチャネル幅は、アドレスインバー
タＩ０，Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５，Ｉ６，Ｉ７，
Ｉ１０，Ｉ１２，Ｉ１４，Ｉ１６およびＩ１８について
は１５μｍ，Ｉ１１，Ｉ９およびＩ８については１６μ
ｍ，Ｉ１３，Ｉ１７およびＩ１５については１７μｍに
設計されている。
【００１９】電源配線１および接地配線層２の幅は４０
μｍで、シート抵抗は約４１ｍΩ／□である。接地パッ
ドＰｇｎｄに一番近いアドレスインバータＩ０には約
３．６Ωの接地配線層抵抗が寄生し、最も遠いＩ１５に
は約２４．７Ωの接地配線層抵抗が寄生している。
μｍで、シート抵抗は約４１ｍΩ／□である。接地パッ
ドＰｇｎｄに一番近いアドレスインバータＩ０には約
３．６Ωの接地配線層抵抗が寄生し、最も遠いＩ１５に
は約２４．７Ωの接地配線層抵抗が寄生している。
【００２０】次に、ＣＭＯＳインバータの実効的な論理
しきい値と配線寄生抵抗との関係について述べる。
しきい値と配線寄生抵抗との関係について述べる。
【００２１】図４（ａ）および図４（ｂ）に示すよう
に、ＣＭＯＳインバータと接地端子および電源端子との
間にそれぞれ抵抗Ｒを挿入したときの実効的な論理しき
い値ＶIHeff は、それぞれ近似的に図５の直線Ａおよび
Ｂのようになることが理論的に計算できる。ただし、電
源電圧は５ボルト、ＣＭＯＳインバータは前述したアド
レスインバータＩ０，Ｉ１等と同じとする。ＶIHeff は
接地側の抵抗により増加し電源側の抵抗により減少す
る。しかし電源側の抵抗の影響は小さい。
に、ＣＭＯＳインバータと接地端子および電源端子との
間にそれぞれ抵抗Ｒを挿入したときの実効的な論理しき
い値ＶIHeff は、それぞれ近似的に図５の直線Ａおよび
Ｂのようになることが理論的に計算できる。ただし、電
源電圧は５ボルト、ＣＭＯＳインバータは前述したアド
レスインバータＩ０，Ｉ１等と同じとする。ＶIHeff は
接地側の抵抗により増加し電源側の抵抗により減少す
る。しかし電源側の抵抗の影響は小さい。
【００２２】本実施例のように、電源パッドＰｖｃｃと
接地パッドＰｇｎｄとがほぼ点対称の位置にある場合、
全てのアドレスインバータの接地側寄生抵抗と電源側寄
生抵抗との和はほぼ一定と考えられる。ＶIHeff は接地
側寄生抵抗によってほぼ決定されるが、電源側寄生抵抗
による相殺効果もいくらかあることになる。
接地パッドＰｇｎｄとがほぼ点対称の位置にある場合、
全てのアドレスインバータの接地側寄生抵抗と電源側寄
生抵抗との和はほぼ一定と考えられる。ＶIHeff は接地
側寄生抵抗によってほぼ決定されるが、電源側寄生抵抗
による相殺効果もいくらかあることになる。
【００２３】図６に本実施例のアドレスインバータＩ
０，Ｉ１，…Ｉ１８のＶIHeff の実測側を示す。ただ
し、読出しモードにおいて全てのアドレスインバータに
ついてゆるやかに変化する同じ信号を印加した。したが
って、多数の回路から接地配線層２に電流が流れるの
で、図５に示した数値より大きく変動すると考えられ
る。図６において、ＮチャネルＭＯＳＦＥＴのチャネル
幅が１５μｍのアドレスインバータのＶIHeff の測定値
は丸印で、その他は黒丸印で示してある。チャネル幅を
大きくすることにより、そうでないものと同程度のＶIH
eff を実現することができ、配線層抵抗によるＶIHeff
のばらつきを小さくすることができたと考えられる。
０，Ｉ１，…Ｉ１８のＶIHeff の実測側を示す。ただ
し、読出しモードにおいて全てのアドレスインバータに
ついてゆるやかに変化する同じ信号を印加した。したが
って、多数の回路から接地配線層２に電流が流れるの
で、図５に示した数値より大きく変動すると考えられ
る。図６において、ＮチャネルＭＯＳＦＥＴのチャネル
幅が１５μｍのアドレスインバータのＶIHeff の測定値
は丸印で、その他は黒丸印で示してある。チャネル幅を
大きくすることにより、そうでないものと同程度のＶIH
eff を実現することができ、配線層抵抗によるＶIHeff
のばらつきを小さくすることができたと考えられる。
【００２４】本実施例ではＮチャネルＭＯＳＦＥＴのチ
ャネル幅を大きくすることによって実効的な論理しきい
値が均一になるよう補正したが、ＰチャネルＭＯＳＦＥ
Ｔのチャネル幅を小さくしてもよい。
ャネル幅を大きくすることによって実効的な論理しきい
値が均一になるよう補正したが、ＰチャネルＭＯＳＦＥ
Ｔのチャネル幅を小さくしてもよい。
【００２５】また、アドレスバッファの初段がＣＭＯＳ
インバータであるものについて述べたが、チップセレク
ト信号ＣＳをバッファ回路を通した後にアドレス入力信
号Ａｉ（ｉ＝０，１，２，…，１８）と否定論理和をと
る構成のＳＲＡＭもあり、その場合には、否定論理和回
路を２入力ＣＭＯＳ ＮＯＲ回路で構成し、アドレス入
力信号Ａｉが印加されるＰチャネルＭＯＳＦＥＴまたは
ＮチャネルＭＯＳＦＥＴについてチャネル幅による補正
を行えばよい。
インバータであるものについて述べたが、チップセレク
ト信号ＣＳをバッファ回路を通した後にアドレス入力信
号Ａｉ（ｉ＝０，１，２，…，１８）と否定論理和をと
る構成のＳＲＡＭもあり、その場合には、否定論理和回
路を２入力ＣＭＯＳ ＮＯＲ回路で構成し、アドレス入
力信号Ａｉが印加されるＰチャネルＭＯＳＦＥＴまたは
ＮチャネルＭＯＳＦＥＴについてチャネル幅による補正
を行えばよい。
【００２６】本発明は、ＣＭＯＳ構成の入力初段回路の
みに適用されるわけではなく、Ｅ−ＥインバータやＥ−
Ｄインバータなどを含む入力初段回路に適用できる。更
に、ＳＲＡＭに限らず、ＤＲＡＭなどの半導体メモリ一
般はいうまでもなく、複数の入力初段回路を有するＩＣ
に適用し得ることは当業者にとって明らかであろう。
みに適用されるわけではなく、Ｅ−ＥインバータやＥ−
Ｄインバータなどを含む入力初段回路に適用できる。更
に、ＳＲＡＭに限らず、ＤＲＡＭなどの半導体メモリ一
般はいうまでもなく、複数の入力初段回路を有するＩＣ
に適用し得ることは当業者にとって明らかであろう。
【００２７】
【発明の効果】以上説明したように本発明は、入力初段
回路の論理しきい値をボンディングパッドからの距離に
応じて設定することにより、配線層の抵抗による実効的
な論理しきい値の変動が補正される効果がある。
回路の論理しきい値をボンディングパッドからの距離に
応じて設定することにより、配線層の抵抗による実効的
な論理しきい値の変動が補正される効果がある。
【図１】本発明の一実施例の半導体チップの概略的平面
図である。
図である。
【図２】前記一実施例におけるアドレスインバータを示
す平面図である。
す平面図である。
【図３】図２のＡ−Ａ線断面図（図３（ａ））およびＢ
−Ｂ線断面図（図３（ｂ））である。
−Ｂ線断面図（図３（ｂ））である。
【図４】ＣＭＯＳインバータの接地側に抵抗Ｒを挿入し
た回路図（図４（ａ））およびＣＭＯＳインバータの電
源側に抵抗Ｒを挿入した回路図（図４（ｂ））である。
た回路図（図４（ａ））およびＣＭＯＳインバータの電
源側に抵抗Ｒを挿入した回路図（図４（ｂ））である。
【図５】ＣＭＯＳインバータの実効的な論理しきい値Ｖ
IHeff と抵抗Ｒとの関係を示すグラフであり、直線Ａお
よびＢはそれぞれ図４（ａ）および図４（ｂ）の回路に
対応する。
IHeff と抵抗Ｒとの関係を示すグラフであり、直線Ａお
よびＢはそれぞれ図４（ａ）および図４（ｂ）の回路に
対応する。
【図６】前記一実施例におけるアドレスインバータＩ
０，Ｉ１，…，Ｉ１８の実効的な論理しきい値ＶIHeff
を接地配線層抵抗との関係において示すグラフである。
０，Ｉ１，…，Ｉ１８の実効的な論理しきい値ＶIHeff
を接地配線層抵抗との関係において示すグラフである。
１ 電源配線層 ２ 接地配線層 ３ 素子形成領域 ４ 素子形成領域 ５ Ｎ型シリコン基板 ６ Ｐウェル ７ フィールド酸化膜 ８ チャネルストッパ ９ ゲート酸化膜 １０ 層間絶縁膜 １１ ゲート電極 １２ スペーサ １３ｓ ＰチャネルＭＯＳＦＥＴのソース領域 １３ｄ ＰチャネルＭＯＳＦＥＴのドレイン領域 １４ｓ ＮチャネルＭＯＳＦＥＴのソース領域 １４ｄ ＮチャネルＭＯＳＦＥＴのドレイン領域 １５ Ｎ+ 型拡散層 １６ Ｐ+ 型拡散層 １７ アドレス入力配線層 １８ アドレスインバータ出力配線層 １００ 半導体チップ Ｉ０〜Ｉ１８ アドレスインバータ Ｐａ０〜Ｐａ１８ アドレスパッド Ｐｉｏ１〜Ｐｉｏ８ 入出力パッド
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 21/8238 H01L 27/04 H01L 27/092
Claims (4)
- 【請求項１】 電源ラインと、接地ラインと、前記電源
ラインに接続された電源パッドと、前記接地ラインに接
続された接地パッドと、前記電源ラインと前記接地ライ
ンとの間に設けられた複数のＣＭＯＳインバータとを有
する半導体集積回路において、前記複数のＣＭＯＳイン
バータの論理しきい値が各々等しくなるように、前記電
源パッドもしくは前記接地パッドと前記ＣＭＯＳインバ
ータとの間の前記電源ラインもしくは前記接地ラインの
長さに応じてＣＭＯＳインバータを構成するＰチャネル
ＭＯＳＦＥＴのチャネル幅もしくはＮチャネルＭＯＳＦ
ＥＴのチャネル幅が調整されていることを特徴とする半
導体集積回路。 - 【請求項２】 半導体チップへの固定電位供給端として
のボンディングパッドと、前記ボンディングパッドに接
続され前記半導体チップの所定の層間絶縁膜を選択的に
被覆する配線層と、前記配線層にそれぞれ接続された複
数の入力初段回路とを有し、前記ボンディングパッドか
ら前記入力初段回路までの前記配線層の長さに応じた抵
抗値の差が、前記入力初段回路の各々の論理しきい値に
及ぼす影響が補正されている半導体集積回路であって、
前記配線層は接地配線層であり、入力初段回路はＣＭＯ
Ｓ回路であることを特徴とする半導体集積回路。 - 【請求項３】 長方形状の半導体チップと、前記半導体
チップの四隅のうちの一つ寄りに設けられた少なくとも
一つの電源パッドおよび前記半導体チップの周辺部に配
置され前記電源パッドに接続された電源配線層と、前記
半導体チップの中心に対して前記電源パッドと実質的に
点対称の位置に設けられた少なくとも一つの接地パッド
および前記半導体チップの周辺部に前記電源配線と離れ
て配置され前記接地パッドに接続された接地配線層と、
前記電源配線層と前記接地配線層で挟まれた領域に配置
され、前記接地パッドからの前記接地配線層の長さに応
じた抵抗値の差による変動を補正された論理しきい値を
有するＣＭＯＳ構成の複数のアドレスバッファとを有す
る半導体メモリを含むことを特徴とする半導体集積回
路。 - 【請求項４】 前記アドレスバッファの初段回路は、前
記接地パッドからの前記接地配線層の長さに応じた抵抗
値の差による論理しきい値の変動を補正するようにチャ
ネル幅を調整されたＮチャネルＭＯＳＦＥＴを含むＣＭ
ＯＳインバータである請求項３記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23948892A JP3153016B2 (ja) | 1991-09-18 | 1992-09-08 | 半導体集積回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23753791 | 1991-09-18 | ||
| JP3-237537 | 1991-09-18 | ||
| JP23948892A JP3153016B2 (ja) | 1991-09-18 | 1992-09-08 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05211290A JPH05211290A (ja) | 1993-08-20 |
| JP3153016B2 true JP3153016B2 (ja) | 2001-04-03 |
Family
ID=26533249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23948892A Expired - Fee Related JP3153016B2 (ja) | 1991-09-18 | 1992-09-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3153016B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5978791B2 (ja) * | 2012-06-12 | 2016-08-24 | 株式会社ソシオネクスト | 半導体装置 |
-
1992
- 1992-09-08 JP JP23948892A patent/JP3153016B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05211290A (ja) | 1993-08-20 |
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