WO1998043101A1 - Bloc fonctionnel pour circuit integre, circuit integre a semiconducteur, procede d'inspection de circuits integres a semiconducteur, et procede de conception associe - Google Patents
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Links
- 238000007689 inspection Methods 0.000 title claims abstract description 257
- 239000004065 semiconductor Substances 0.000 title claims abstract description 146
- 238000000034 method Methods 0.000 title claims description 35
- 238000012360 testing method Methods 0.000 claims description 277
- 230000006870 function Effects 0.000 claims description 251
- 238000001514 detection method Methods 0.000 claims description 56
- 230000005540 biological transmission Effects 0.000 claims description 23
- 230000008859 change Effects 0.000 claims description 11
- 238000013461 design Methods 0.000 claims description 11
- 238000012938 design process Methods 0.000 claims description 5
- 230000008569 process Effects 0.000 claims description 3
- 238000012986 modification Methods 0.000 description 37
- 230000004048 modification Effects 0.000 description 37
- 238000010586 diagram Methods 0.000 description 20
- 230000000295 complement effect Effects 0.000 description 8
- 230000002159 abnormal effect Effects 0.000 description 7
- 238000010998 test method Methods 0.000 description 7
- 230000002950 deficient Effects 0.000 description 6
- 238000012545 processing Methods 0.000 description 5
- 230000005856 abnormality Effects 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 3
- 230000001902 propagating effect Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 241000282693 Cercopithecidae Species 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- PVCRZXZVBSCCHH-UHFFFAOYSA-N ethyl n-[4-[benzyl(2-phenylethyl)amino]-2-(4-phenoxyphenyl)-1h-imidazo[4,5-c]pyridin-6-yl]carbamate Chemical compound N=1C(NC(=O)OCC)=CC=2NC(C=3C=CC(OC=4C=CC=CC=4)=CC=3)=NC=2C=1N(CC=1C=CC=CC=1)CCC1=CC=CC=C1 PVCRZXZVBSCCHH-UHFFFAOYSA-N 0.000 description 1
- 238000004092 self-diagnosis Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2273—Test methods
Definitions
- the present invention relates to a function block for an integrated circuit such as a macro cell provided with a self-diagnosis circuit for checking a failure between function blocks, a semiconductor integrated circuit designed using the function block for the integrated circuit, and a method for testing and designing the same.
- a function block for an integrated circuit such as a macro cell provided with a self-diagnosis circuit for checking a failure between function blocks
- a semiconductor integrated circuit designed using the function block for the integrated circuit and a method for testing and designing the same.
- the output of the first function block 5 1 1 is provided with a shift register 5 16 that can output parallel output to the outside, and the input of the second function block 5 12 can receive parallel input from the outside.
- a simple shift register 5 17 is provided. Here, from scan-in pin 5 14 to shift register 5 16 Evening 517 and scan partner pin 515 are connected in series.
- the first integrated circuit functional block further includes a determination result output circuit that receives test data based on a control signal indicating a test data reception state, determines whether the input test data is correct, and outputs a determination result.
- a determination result output circuit that receives test data based on a control signal indicating a test data reception state, determines whether the input test data is correct, and outputs a determination result.
- it is provided.
- a method for designing a semiconductor integrated circuit according to the present invention is a method for designing a semiconductor integrated circuit using a plurality of integrated circuit function blocks each having a predetermined function such as a logic circuit or a memory circuit.
- a test data output circuit for outputting test data based on a control signal indicating a detection data transmission state; and a control signal indicating a test data reception state, for each of the plurality of integrated circuit functional blocks. Inspection data is input, the correctness of the input inspection data is judged, and a judgment result is output.
- a judgment result output circuit, and an inspection standby circuit that blocks output of an output signal based on a control signal indicating an inspection standby state is provided.
- the number of steps required to create a verification data can be reduced, so that a functional processor for an integrated circuit constituting the semiconductor integrated circuit can be reduced. Since the inspection between blocks can be performed easily and reliably, a semiconductor integrated circuit with a low defect rate can be obtained.
- FIG. 5 shows a semiconductor integrated circuit according to the first, fifth, sixth, eighth and ninth embodiments of the present invention.
- 4 is a list showing a test data sequence used for testing a circuit.
- FIG. 14 is a circuit diagram showing a detection data output circuit of a function block for an integrated circuit according to a third modification of the third embodiment of the present invention.
- FIG. 19 is a circuit diagram showing an integrated circuit function block test result output circuit according to the seventh embodiment of the present invention.
- FIG. 20 is a circuit diagram showing an integrated circuit function block determination result output circuit according to the eighth embodiment of the present invention.
- FIG. 26 is a schematic block configuration diagram of a semiconductor integrated circuit for illustrating a method of inspecting a function block using a shift register in a conventional semiconductor integrated circuit.
- FIG. 1 shows a functional block for an integrated circuit according to a first embodiment of the present invention and a circuit configuration of a semiconductor integrated circuit configured using the functional blocks for the integrated circuit.
- the semiconductor integrated circuit 1 includes, for example, a first integrated circuit function block (hereinafter simply referred to as a function block) 10, a second function block 20, and a third function block 30.
- the function blocks 10, 20, and 30 are connected to each other using a 4-bit interblock signal line 2.
- the inter-block signal line 2 is connected to bidirectional pins (not shown) of the first function block 10 and the second function block 20, and is connected to an input pin (not shown) of the third function block 30. ) Is connected.
- the first function block 10 performs a predetermined function of the first function block 10 and outputs a result thereof.
- a logic circuit 11 that operates at the time of the test and outputs a predetermined detection data sequence is provided.
- Selector 13 for selecting and outputting one of the output signal of the logic circuit 11 and the output signal of the test data output circuit 12 and between the selector 13 and the bidirectional pin.
- the test standby circuit 14 that is connected to the test block and puts the functional block into a standby state at the time of test, the tri-state buffer 15 that is brought into the high impedance state by the test standby circuit 14, and the test data string are received from the second functional block.
- a judgment result output circuit 16 for comparing the expected value held in the test data sequence with the received test data sequence and outputting the judgment result signal to the judgment result signal line 5.
- the judgment result output circuit 36 receives the inspection control signal from the control signal input terminal 36 2 and the inspection data sequence from the inspection data input terminal 36 1, and internally holds and standardizes it in advance.
- the expected value and the input inspection data sequence are compared for each pit.For example, when parallel data is output, mismatched pits are output as high data.
- a latch section 365 for immediately outputting to the inspection result output circuit 6 as a determination result signal.
- FIG. 4 shows a flowchart of a method for testing a semiconductor integrated circuit according to the first embodiment of the present invention.
- a control signal is transmitted to the test mode decoder 4 of the semiconductor integrated circuit 1 shown in FIG. Sends a predetermined inspection control signal to the component.
- the first function block 10 is notified of a first inspection control signal to enter a detection data transmission state
- the second function block 20 is notified of a third inspection control signal to be in an inspection standby state.
- the third function block 30 is notified of the second inspection control signal, and the detection function is set to the overnight reception state.
- the first functional block 10 shown in FIG. 1 is prepared and standardized in advance because the detection data output circuit 12 is activated and the inspection standby circuit 14 is deactivated.
- the detection data string is passed through the inter-block signal line 2 to the third function Output to 30. Since the test standby circuit 24 is activated, the second functional block 20 sets the tristate buffer 25 to a high impedance state so that no signal is output to the inter-block signal line 2.
- the third function block 30 activates the judgment result output circuit 36 to enter a state in which the test data string from the first function block 10 can be received.
- a decision signal from the test result output circuit 6 of the test data string corresponding to the time t 1 and the time t 2 is sent to the outside of the semiconductor integrated circuit. Observation is performed using a monitor device or the like electrically connected to the circuit. If any of the judgment signals at time t 2 and time t 2 is not a normal value, the semiconductor integrated circuit 1 to be inspected is monitored. If the judgment signal corresponding to the time tl and the time t2 is a normal value as a defective product, and the judgment signals corresponding to the time t2 are both normal values, the test item relating to the test data string shown in FIG. 5 in the semiconductor integrated circuit 1 is passed.
- the function blocks designed in the function block design process are sequentially registered in the library.
- each inter-block signal line 2 since the bits of each inter-block signal line 2 are output while being inverted in time, the signals that alternately transition from 0 to 1 and from 1 to 0 are adjacent to each other, and the crosstalk inspection is performed. I can do it reliably.
- FIG. 12 shows a circuit configuration of a function block detection output overnight output circuit according to a first modification of the third embodiment. 12, the same components as those shown in FIG. 10 are denoted by the same reference numerals, and description thereof will be omitted.
- the selection circuits are two bits of the first selection circuit 122A and the second selection circuit 122B.
- the first flip-flop 1 25 a is connected between the selection signal input terminal 123 and the first selection circuit 122 A so that the shift register 125 is configured.
- the second flip-flop 125b is inserted between the selection signal input terminal 123 and the second selection circuit 122B.
- the division for performing the grouping is equally divided, but it is not always necessary to divide the division.
- FIG. 16 shows a test data string used in the test method for a semiconductor integrated circuit according to the fourth embodiment of the present invention. As shown in FIG. 16, all the same values in the inspection data are output after being inverted every inspection time. That is, at time t 1 All bits are output as 0, all bits are output as 1 at U t 2, and all bits are output as 0 at time t 3.
- test data sequence shown in FIG. 16 is output so that the output interval becomes the maximum signal propagation time allowed for the inter-block signal line 2.
- the inspection data output at the previous time in the judgment result output circuit 36 is taken in as reception data, and an abnormal inspection is performed.
- the data will be received. For example, when receiving the test data sequence output at time t 2, if the delay of the test data sequence output at time tl increases, the test data received by the determination result output circuit 36 At least one of the bits in the column is 0. Similarly, when receiving the test data sequence output at time t 3 and the delay of the test data sequence output at time t 2 increases, the judgment result output circuit 36 receives the test data sequence. At least one of the pits in the inspection data string is 1.
- FIG. 17 (a) shows a circuit configuration of a test data output circuit of a functional block according to the fifth embodiment of the present invention
- FIG. 17 (b) shows a functional plot according to the fifth embodiment of the present invention
- 3 shows a circuit configuration of a judgment result output circuit of the circuit.
- the inspection data output circuit 12 according to the present embodiment includes a first inspection data generation section 127A and a second inspection data generation section 1 2
- the first inspection data generator 1 27 A generates the output pattern shown in FIG. 5
- the inspection data output circuit 12 in the inspection data transmission state receives the selection control signal input to the selection control signal input terminal 128, and generates the first and second inspection data based on the selection control signal. Outputs a selection signal to select one of 127A and 127B.
- a selection circuit for outputting the selected side detection data sequence to the detection data output terminal 130 on the output side of the first and second detection data generation sections 127 A and 127 B. 1 3 1 is provided.
- the judgment result output circuit 36 in the test data receiving state receives the test data sequence at the test data input terminal 361, and receives the first control signal based on the selection control signal input to the selection control signal input terminal 366. Then, one of the second expected value comparison units 3654A and 3654B is activated. Thereafter, as described above, the determination result from the expected value comparison unit on the activated side is output to the latch unit 365, and is used as a determination result signal of the functional block. Output to the outside.
- the judgment signal of the received test data sequence is held by the test result output circuit 6, so that the judgment signals can be checked at the end of the test and batch processing can be performed.
- the first flip-flop circuit C0 receives the output signal of the first selection circuit B0, and the output signal forms a feedback loop with the first OR circuit AO and is input to the second selection circuit B1.
- the Shift Regis constitutes the evening.
- the second (bit 1) inspection data from the expected value comparison unit is processed by a circuit including a second OR circuit A1, a second selection circuit B1, and a second flip-flop circuit C1.
- the third (bit 2) and fourth (bit 3) inspection data are processed in the same manner as the inspection data of bit 0.
- the determination result output circuit 36 receives, for example, a predetermined number of test data strings shown in FIG. 5 in a detection data overnight reception state, and then receives a test control signal (not shown).
- the selection circuits B0 to B3 are switched, and the flip-flops C0 to C3 are used as shift registers.
- Connected scan partner terminal 3 6 7 B outputs to the inspection result output circuit 6 of the semiconductor integrated circuit 1 shown in FIG.
- the inspection result output circuit 6 according to the present embodiment may be configured to output the determination result signal as it is.
- the judgment result signal is held by the judgment result output circuit 36 for each bit of the test data string, so that detailed information of the test data string can be provided without providing many wirings and many external pins. Can be checked, and the judgment result signal can be checked at the end of the inspection, so that inspection batch processing can be performed.
- the semiconductor integrated circuit has a plurality of determination result output circuits 36 according to the present embodiment, and when checking the determination result signal at the end of the test, the output side and the input side of each shift register are mutually connected. It may be connected to form a new shift register. In this way, the judgment result signal can be read continuously from the plurality of judgment result output circuits 36, so that the inspection can be made more efficient.
- the expected value comparison unit 365 When MISR is used, the judgment result signal is compressed and held, so that the detailed information for each bit is lost, but the expected value comparison unit 365 always expects the inspection data sequence at each inspection time. Since there is no need to compare with the value, the configuration of the expected value comparing unit 365 can be simplified. Furthermore, the inspection data received without passing through the expected value comparison unit 365 can be used as it is.
- FIG. 21 shows a circuit configuration of a test data output circuit of a functional block according to the ninth embodiment of the present invention.
- the circuit 12 receives a test control signal from the control signal input terminal 13 5, generates a predetermined test data sequence and outputs it, and a test data generator 1 27, and generates test data.
- a test data generator 1 Connected between the section 127 and the test data output terminal 124, generates an inverted state as an inverted data generating section that inverts and outputs the value of the test data string generated based on the test control signal.
- Circuit 13 6 6.
- test data output circuit 12 configured as described above and a test method of a semiconductor integrated circuit including functional blocks including the test data output circuit 12 will be described.
- the inspection data output circuit 1 2 When the inversion state generation circuit 1336 is activated, the inspection data sequence output by the inspection data generation section 127 is inverted and output.
- test data output circuit 12 included in the first functional block 10 and the test data output circuit 22 included in the second functional block 20 shown in FIG. 1 both have an inverted state generating circuit 1 36
- the first function block 10 is in a test data transmission state
- the second function block 20 is in a test standby state
- the third function block 30 is in a test data reception state.
- the test data output circuit 22 outputs a test data sequence obtained by inverting all bits of the test data sequence at time t1.
- the tri-state buffer 25 of the second functional block 20 is set to the high impedance state and the output is blocked as described above, so that if there is no failure, the inverted test data sequence is not output.
- the tristate buffer 25 does not enter the high impedance state due to some failure, the signals of the first functional block 10 and the second functional block 20 having different logical values are blocked. Since a collision occurs on the inter-signal line 2, the possibility of an abnormal signal reaching the third function block 30 increases, and the accuracy of the inspection can be improved.
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Description
明糸田書 集積回路用機能ブロック、 半導体集積回路、 半導体集積回路の検査方法及びその 設計方法
[技術分野]
本発明は、 機能ブロック間の故障を検査する自己診断回路を備えたマクロセル 等の集積回路用機能プロック、 該集積回路用機能プロックを用いて設計された半 導体集積回路並びにその検査方法及び設計方法に関する。
[背景技術]
近年、 マクロセル等の機能プロックを用いて半導体集積回路を構成することに より該半導体集積回路の設計の効率化を図りたいという要請が高まっている。 し かしながら、 複数の機能ブロックを互いに組み合わせて半導体集積回路を構成す る場合に、 機能ブロック同士を接続する信号線の検査をどのようにして行なうか が問題となる。 そこで、 従来は、 互いに接続された双方の機能ブロック同士を動 作させる検査デ一夕を外部から与えることによって双方の機能ブロックの動作を 検査する方法や、 送信側の機能プロックの出力部と受信側の機能ブロックの入力 部にそれぞれスキャン回路を設けておき、 スキャン動作により送信側の機能プロ ックの検査を行なう方法が用いられている。 以下、 複数の機能ブロックからなる従来の半導体集積回路の検査方法ついて図 面を参照しながら説明する。
図 2 5は第 1の従来例としての半導体集積回路の検査方法を示すための半導体 集積回路のブロック構成の概略を示している。 図 2 5に示すように、 例えば、 半 導体集積回路 5 0 0は第 1の機能プロック 5 0 1及び第 2の機能ブロック 5 0 2
を含み、 第 1の機能ブロック 5 0 1と第 2の機能ブロック 5 0 2との間には複数 のブロック間信号線 5 0 3が配設され、 第 1の機能ブロック 5 0 1の入力側には パラレルデ一夕の入力が可能な外部入力端子 5 0 4が設けられ、 第 2の機能プロ ック 5 0 2の出力側にはパラレルデータの出力が可能な外部出力端子 5 0 5が設 けられている。
機能ブロック間の検查方法は、 まず、 外部入力端子 5 0 4に検查デ一夕列を入 力し、 第 1の機能ブロック 5 0 1は入力された検査データ列により生じた動作結 果を出力信号としてブロック間信号線 5 0 3に出力する。 次に、 ブロック間信号 線 5 0 3を伝播する間に故障の影響を受ける可能性がある出力信号が第 2の機能 ブロックに入力され、 入力された信号による動作結果を外部出力端子 5 0 5に出 力する。 この動作結果から故障の有無を判定して半導体集積回路 5 0 0の検査を 行なう。 同様に多数の機能ブロックを含む半導体集積回路であっても、 同様に各 機能プロックに検査データ列を入力して外部への出力結果の良又は不良を検証す る。 図 2 6は第 2の従来例としての半導体集積回路の検査方法を示すための半導体 集積回路のブロック構成の概略を示している。 図 2 6に示すように、 例えば、 半 導体集積回路 5 1 0は第 1の機能プロック 5 1 1及び第 2の機能プロック 5 1 2 を含み、 第 1の機能ブロック 5 1 1と第 2の機能ブロック 5 1 2との間には複数 のブロック間信号線 5 1 3が配設され、 第 1の機能ブロック 5 1 1の入力側には スキャンデータが入力されるスキャンインピン 5 1 4が設けられ、 第 2の機能ブ ロック 5 1 2の出力側にはスキャンデータが出力されるスキヤンァゥトピン 5 1 5が設けられている。 第 1の機能ブロック 5 1 1の出力部には外部へパラレル出 力が可能なシフトレジス夕 5 1 6が設けられ、 第 2の機能ブロック 5 1 2の入力 部には外部からのパラレル入力が可能なシフトレジスタ 5 1 7が設けられている。 ここでは、 スキャンインピン 5 1 4から、 シフトレジスタ 5 1 6、 シフトレジス
夕 5 1 7及びスキャンァゥトピン 5 1 5を直列接続としている。
検査方法は、 まず、 検查データ列をスキャンインピン 5 1 4からシフトレジス 夕 5 1 6にシフト動作させながらスキャンインする。 次に、 第 1の機能ブロック 5 1 1は入力された検査データ列により生じた動作結果を出力信号としてブロッ ク間信号線 5 1 3に出力する。 次に、 ブロック間信号線 5 1 3を伝播する間に故 障の影響を受ける可能性がある出力信号が第 2の機能ブロック 5 1 2のシフトレ ジス夕 5 1 7に入力され、 入力された信号をスキヤンァゥトビン 5 1 5にシフト アウトして、 結果データから故障の有無を判定して半導体集積回路 5 1 0の検査 を行なう。 しかしながら、 前記第 1の従来例に係る半導体集積回路及びその検査方法は、 あらかじめ設計されている機能ブロック （例えば、 マクロセル） を共通化し、 共 通化された機能ブロックを再利用することにより設計の効率化を図っているが、 第 1の機能ブロック 5 0 1及び第 2の機能プロック 5 0 2が共通化され、 再利用 する機能ブロックである場合には、 利用者は該機能ブロックの内部の構成及び動 作を熟知していないため、 各機能ブロック内を伝播させる検査デ一夕列を作成す ることが困難となるという問題が生じる。 また、 第 1の機能ブロック 5 0 1や第 2の機能ブロック 5 0 2の回路規模が大きい場合には、 各機能ブロック内を伝播 させる検査デー夕列の作成が極めて複雑となり、 作成自体が困難となるという問 題も生じ得る。
また、 前記第 2の従来例に係る半導体集積回路及びその検査方法は、 検查デ一 タ列を各機能ブロック内に伝播させるためのシフト動作が必要であるため、 多数 のクロックサイクルを消費するので、 故障を検出するための検査デ一夕列を高速 に且つ連続して与えることが困難となり迅速に行なえないという問題がある。 本発明の目的は、 前記の問題に鑑み、 共通化された機能ブロックの内部構成及
び動作を熟知していない場合や機能ブロックの回路規模が大きい場合であっても. 機能ブロック間の検査を容易に行なえるようにすることを第 1の目的とし、 また 機能プロック間の信号伝播の遅延検査を迅速且つ簡便に行なえるようにすること を第 2の目的とする。
[発明の開示]
本発明に係る第 1の集積回路用機能ブロックは、 前記第 1の目的を達成し、 検 查デ一夕送信状態を示す制御信号に基づいて検查デ一夕を出力する検查データ出 力回路を備えている。
第 1の集積回路用機能ブロックによると、 集積回路用機能ブロック内に、 検査 デ一夕を出力する検査データ出力回路を備えているため、 該検査データを受信し 且つ期待値と比較できる回路を備えた他の集積回路用機能ブロックと共に半導体 集積回路を構成すると、 集積回路用機能プロックの内部の構成及び動作を熟知し ていなくても、 検查データの送信及び受信を行なわせることが可能となる。 これ により、 共通化された集積回路用機能ブロックを用いる場合や集積回路用機能ブ ロックの回路規模が大きい場合であっても、 該半導体集積回路における集積回路 用機能プロック間の検查を容易に且つ確実に行なえるようになる。
第 1の集積回路用機能ブロックにおいて、 検査データ出力回路が、 並列に出力 される複数の出力信号線を有し、 検查デ一夕を、 複数の出力信号線のうち互いに 隣接する出力信号線同士が互いに異なる値を持つように出力することが好ましい: このようにすると、 第 1の集積回路用機能プロックを含む半導体集積回路の検査 を行なう際に、 集積回路用機能ブロック同士を接続する信号線の短絡故障を確実 に検査することができる。
第 1の集積回路用機能ブロックにおいて、 検查デ一夕出力回路が、 検査データ を一の値から他の値に変わるように出力することが好ましい。 前記第 2の目的が 達成され、 複数の集積回路用機能ブロックから構成される半導体集積回路におい
て、 集積回路用機能ブロック間の、 例えば、 0から 1又は 1から 0の信号の変化 が所定の遅延時間よりも大きくなる故障の検査が可能となる。
第 1の集積回路用機能ブロックにおいて、 検査データ出力回路が、 並列に出力 される複数の出力信号線を有し、 検査データを、 複数の出力信号線のうち互いに 隣接する出力信号線同士が互いに異なる値を持つように、 且つ、 複数の出力信号 線のいずれもがーの値から他の値に且つ該他の値から該一の値に交互に変わるよ うに出力することが好ましい。 このようにすると、 第 1の集積回路用機能ブロッ クを含む半導体集積回路の検査を行なう際に、 互いに隣接する出力信号線同士に 互いに異なる値、 例えば 0と 1とのように検査デ一夕を出力すると共に、 時間軸 方向にも出力信号の値を 0から 1に、 続いて 1カゝら 0のように交互に変化させる ため、 互いに隣接する出力信号線間のクロストーク等の互いに隣接する信号線間 の検査を確実に行なえる。
第 1の集積回路用機能ブロックにおいて、 検査デ一夕出力回路が、 並列に出力 される複数の出力信号線を有しており、 複数の出力信号線を 2 11 (但し、 nは 1 以上の整数とする。 ） 個のグループに分割し、 検查デ一夕を、 分割されたグルー プ同士が互いに異なる値を持つように、 且つ、 一の値から他の値に変わるように 出力することが好ましい。 このようにすると、 前記第 2の目的が達成され、 第 1 の集積回路用機能ブロックを含む半導体集積回路の検査を行なう際に、 分割数 n の値を 1ずつ増やしながらグループが分割できなくなるまで検査を行なうと、 互 いに隣接する出力信号線の組み合わせをあらかじめ考慮することなく、 いずれの 組み合わせに対しても、 遅延故障やクロストーク等の隣接信号線からの干渉によ る故障を確実に検査できる。
第 1の集積回路用機能ブロックにおいて、 検査デ一夕出力回路が、 0と 1とを 交互に繰り返してなる第 1の原データと該第 1の原デ一夕を反転させてなる第 2 の原データとを生成して出力する原データ発生部と、 第 1の原データ及び第 2の 原データが入力され、 外部からの選択信号に基づいて第 1の原データ及び第 2の
原データのうちのいずれか一方を選択することにより検查デ一夕を出力する選択 回路とを有していることが好ましい。 このようにすると、 第 1の集積回路用機能 ブロックを含む半導体集積回路の検査を行なう際に、 一の信号と該一の信号の反 転信号とが交互に繰り返される検査デ一タを確実に生成できると共に、 選択回路 を複数個設け、 互いに隣接する出力信号線同士で第 1の原データと第 2の原デー 夕を選択すれば、 互いに隣接する出力信号線に対して一の信号と該一の信号の反 転信号とが交互に繰り返される検査データを確実に生成できる。
第 1の集積回路用機能ブロックにおいて、 検査データ出力回路が、 選択回路を 複数有しており、 選択信号が入力され、 入力された選択信号を複数の選択回路に それぞれ出力するシフトレジス夕をさらに有していることが好ましい。 このよう にすると、 選択信号線の本数を 1本に削減できるため、 外部に敷設される選択信 号用配線の配線量が減るので、 配線領域の負担とならない。
第 1の集積回路用機能ブロックにおいて、 検査デ一夕出力回路が、 0と 1とを 交互に繰り返してなる原データを生成して出力する原データ発生部と、 それぞれ に原データが入力される複数の反転回路とを有し、 複数の反転回路にそれぞれ値 が反転した制御信号が入力されることにより、 反転回路同士が互いに値が反転し た検査データを出力することが好ましい。 このようにすると、 原データの反転デ 一夕を配線することなく、 一の信号と該一の信号の反転信号とが交互に繰り返さ れる検査データを生成できると共に、 互いに隣接する出力信号線に対しても一の 信号と該一の信号の反転信号とが交互に繰り返される検査データを生成できる。 従って、 原データを反転してなる反転デ一夕の配線が不要となるため、 回路規模 の負担とならない。
第 1の集積回路用機能ブロックにおいて、 検査データ出力回路が、 制御信号が 入力され、 入力された制御信号を複数の反転回路にそれぞれ出力するシフ卜レジ スタをさらに有していることが好ましい。
第 1の集積回路用機能ブロックにおいて、 検查データ出力回路が、 それぞれが
互いに異なる検査データを発生する複数の検査データ発生部と、 制御信号に基づ いて複数の検查デ一夕発生部のうちのいずれか 1つを選択する検查デ一夕選択部 とを有していることが好ましい。 このようにすると、 第 1の集積回路用機能プロ ックを含む半導体集積回路の検査を行なう際に、 互いに異なる複数の検査データ のうちからを検査に最適なデータを選択して出力できるため、 検査の効率化を図 ることができる。
第 1の集積回路用機能ブロックは、 検査データ受信状態を示す制御信号に基づ いて検査データが入力され、 入力された検査データの正否を判定し、 判定結果を 出力する判定結果出力回路をさらに備えていることが好ましい。 このようにする と、 複数の第 1の集積回路用機能ブロックを含む半導体集積回路の検査を行なう 際に、 検查デ一夕を受信する集積回路用機能ブロックを指定できると共に各集積 回路用機能ブロックの検査期間を指定できるため、 集積回路用機能ブロックごと の検査の精度を向上できる。
第 1の集積回路用機能ブロックは、 検査待機状態を示す制御信号に基づいて出 力信号の出力を阻止する検査待機回路をさらに備えていることが好ましい。 この ようにすると、 複数の第 1の集積回路用機能プロックを含む半導体集積回路の検 查を行なう場合に、 一の集積回路用機能ブロックを検査デ一夕送信状態にし且つ 他の集積回路用機能ブロックを検査待機状態とできるため、 ブロック間の信号線 を共有する際に該信号線上における検査データの衝突を防止できるので、 プロッ ク間の検査を確実に行なえる。
第 1の集積回路用機能ブロックにおいて、 検查デ一夕出力回路が、 検査待機状 態を示す制御信号が入力され、 検査データの値を反転させる反転データ生成部を 有していることが好ましい。 このようにすると、 第 1の集積回路用機能ブロック を複数個用い、 そのうちの一の集積回路用機能ブロックと他の集積回路用機能ブ ロックとが出力信号線を共有するような半導体集積回路の検査を行なう際に、 一 の集積回路用機能プロックを検査データ送信状態とし、 他の集積回路用機能プロ
ックを検査待機状態にできる。 これにより、 他の集積回路用機能ブロックの反転 デ一夕生成部が、 出力が阻止されている状態 （例えば、 ハイインピーダンス状態） にある出力部に一の集積回路用機能ブロックが出力する検査データの反転データ を出力するため、 該他の集積回路用機能ブロックの出力部に故障が生じていると、 該他の集積回路用機能ブロックの出力部から検査データの反転データが一の集積 回路用機能ブロックと共有された出力信号線に出力され、 一の集積回路用機能ブ ロックからの検查デ一夕と衝突する。 その結果、 一の集積回路用機能ブロックの 検査時に該一の集積回路用機能ブロックからの検査デ一夕の異常を受信側の集積 回路用機能ブロックで観測できる可能性を高めることができる。
第 1の集積回路用機能ブロックは、 検査デ一夕受信状態を示す制御信号に基づ いて検査デ一夕が入力され、 入力された検査データの正否を判定し、 判定結果を 出力する判定結果出力回路と、 検査待機状態を示す制御信号に基づいて出力信号 の出力を阻止する検査待機回路とをさらに備えていることが好ましい。 本発明の第 2の集積回路用機能プロックは、 検查デ一夕受信状態を示す制御信 号に基づいて検査データが入力され、 入力された検査データの正否を判定し、 判 定結果を出力する判定結果出力回路を備えている。
第 2の集積回路用機能ブロックによると、 集積回路用機能ブロック内に、 検査 データを受信し、 受信した検査データの正否を判定する判定結果出力回路を備え ているため、 該検査デ一夕を出力する回路を備えた他の集積回路用機能ブロック と共に半導体集積回路を構成すると、 集積回路用機能ブロックの内部の構成及び 動作を熟知していなくても、 検査データの送信及び受信を行なわせることが可能 となる。 これにより、 共通化された集積回路用機能ブロックを用いる場合や集積 回路用機能ブロックの回路規模が大きい場合であっても、 該半導体集積回路にお ける集積回路用機能ブロック間の検查を容易に且つ確実に行なえるようになる。 第 2の集積回路用機能ブロックにおいて、 判定結果出力回路が、 それぞれが検
查デ一夕と該検査デ一夕の期待値とを比較する複数の期待値比較部を有している ことが好ましい。 このようにすると、 第 2の集積回路用機能ブロックを含む半導 体集積回路の検査を行なう際に、 互いに異なる複数の検査データを受信したとし ても、 正しく判定できる。
第 2の集積回路用機能ブロックにおいて、 判定結果出力回路が、 検査データの 判定結果を否と判定した時に該判定結果を出力することが好ましい。 このように すると、 第 2の集積回路用機能プロックを含む半導体集積回路の検査を行なう際 に、 第 2の集積回路用機能ブロックが期待値と異なる異常な検査データを受け取 つた時に直ちに該機能ブロックの外部で故障の有無を観測できる。
第 2の集積回路用機能ブロックにおいて、 判定結果出力回路が、 判定結果を保 持する保持手段を有していることが好ましい。 このようにすると、 第 2の集積回 路用機能プロックを含む半導体集積回路の検査を行なう際に、 第 2の集積回路用 機能ブロックが異常な検査データを受け取つたことを示す判定結果信号を、 検査 の終了時に又は所定期間ごとに該機能ブロックの外部から観測すれば故障の有無 の判定を行なえるので、 検査のバッチ処理が可能となる。
第 2の集積回路用機能ブロックにおいて、 保持手段がシフトレジスタからなる ことが好ましい。 このようにすると、 判定結果信号を機能ブロックの外部から観 測する際に、 該判定結果信号が複数ビット列からなる場合であっても該判定結果 信号を故障の有無のみを表わす 1ビット情報に縮退させることなく全ビッ ト列を 出力できるため、 受信した検查デ一夕のビットごとの詳細を観測できる。 その上、 出力ピンが 1つで済むため配線領域の負担とならない。
第 2の集積回路用機能プロックにおいて、 検査待機状態を示す制御信号に基づ いて出力信号の出力を阻止する検査待機回路をさらに備えていることが好ましい。 本発明の第 3の集積回路用機能プロックは、 検査待機状態を示す制御信号に基 出力信号の出力を阻止する検査待機回路を備えている。
第 3の集積回路用機能ブロックによると、 集積回路用機能ブロック内に、 検査 待機状態を示す制御信号に基づいて出力信号の出力を阻止する検査待機回路を備 えているため、 検查データを出力する回路及び受信後の検査データの正否を判定 する判定結果出力回路を備えた他の集積回路用機能ブロックと共に半導体集積回 路を構成すると、 ブロック間の信号線を共有する際に該信号線上における検査デ 一夕の衝突を防止できるので、 ブロック間の検査を確実に行なえる。 その結果、 集積回路用機能プロックの内部の構成及び動作を熟知していなくても、 検査デー 夕の送信及び受信を行なわせることが可能となり、 これにより、 共通化された集 積回路用機能プロックを用いる場合や集積回路用機能プロックの回路規模が大き い場合であっても、 該半導体集積回路における集積回路用機能ブロック間の検査 を容易に且つ確実に行なえるようになる。 本発明の半導体集積回路は、 前記第 1及び第 2の目的を達成し、 検査データ送 信状態を示す第 1の制御信号に基づいて検査データを出力する検査データ出力回 路を有する第 1の機能ブロックと、 検査データ受信状態を示す第 2の制御信号に 基づいて検査デ一夕が入力され、 入力された検査データの正否を判定し、 判定結 果を出力する判定結果出力回路を有する第 2の集積回路用機能ブロックと、 第 1 の集積回路用機能プロックに第 1の制御信号を出力し、 第 2の集積回路用機能ブ ロックに第 2の制御信号を出力する検査制御出力部と、 判定結果出力回路からの 判定結果信号が入力され、 入力された判定結果信号を検査結果信号として出力す る検查結果出力回路とを備えている。
本発明の半導体集積回路によると、 検査制御出力部を外部から操作することに より、 第 1の集積回路用機能ブロックから検査デ一夕を出力し、 第 2の集積回路 用機能ブロックにおいて検査データを受信して該検査データと期待値との比較及 び判定を行ない、 判定結果を外部で観測することが可能となる。 その結果、 共通 化された集積回路用機能プロックを用いる場合や集積回路用機能プロックの回路
規模が大きい場合に、 半導体集積回路を構成する集積回路用機能ブロック間の検 查を容易に且つ確実に行なえるようになる。
本発明の半導体集積回路において、 第 1集積回路用機能プロックと第 2の集積 回路用機能ブロックとを互いに接続する複数の信号経路を持つ出力信号線と、 出 力信号線に接続され、 複数の信号経路のうちのいずれか 1つを選択して切り替え る切り替え回路とをさらに備え、 検查デ一夕出力回路が切り替え回路を制御する 経路制御信号を出力することが好ましい。 このようにすると、 第 1の集積回路用 機能プロックと第 2の集積回路用機能プロックとを互いに接続する出力信号線が 複数の信号経路を持つように設計されている場合であっても、 該出力信号線の各 信号経路を確実に検査できる。
本発明の半導体集積回路において、 検査結果出力回路が、 判定結果が入力され た時に検査結果を出力することが好ましい。 このようにすると、 集積回路用機能 ブロックが期待値と異なる異常な検査データを受け取った時に直ちに該半導体集 積回路の外部で故障の有無を観測することができる。
本発明の半導体集積回路において、 検査結果出力回路が、 判定結果を保持する 保持手段を有していることが好ましい。 このようにすると、 集積回路用機能プロ ックが異常な検查デ一夕を受け取つたことを示す判定結果信号を、 検査の終了時 に又は所定期間ごとに半導体集積回路を外部から観測すれば故障の有無の判定を 行なえるので、 検査のバッチ処理が可能となる。
本発明の半導体集積回路は、 検査待機状態を示す第 3の制御信号に基づいて出 力信号の出力を阻止する検査待機回路を有する第 3の集積回路用機能ブロックを さらに備え、 検査制御出力部が、 第 3の集積回路用機能ブロックに第 3の制御信 号を出力することが好ましい。 このようにすると、 第 3の集積回路用機能ブロッ クと第 1の集積回路用機能ブロックとがプロック間信号線を共有する場合であつ ても、 第 3の集積回路用機能ブロックが待機状態にされるため、 信号の衝突を避 けることができるので、 ブロック間信号線の検査を確実に行なえる。
本発明の半導体集積回路において、 第 1、 第 2及び第 3の集積回路用機能プロ ックのうち一の集積回路用機能ブロックと他の集積回路用機能プロックとを互い に接続する複数の信号経路を持つ出力信号線と、 出力信号線に接続され、 複数の 信号経路のうちのいずれか 1つを選択して切り替える切り替え回路とをさらに備 え、 検査デ一夕出力回路が切り替え回路を制御する経路制御信号を出力すること が好ましい。
本発明の半導体集積回路において 第 2の集積回路用機能プロックが複数個あ り、 各第 2の集積回路用機能ブロックは、 判定結果を保持するシフトレジスタを 有しており、 各シフトレジス夕は、 互いに接続されて 1つのシフトレジス夕を構 成するように設けられていることが好ましい。 このようにすると、 判定結果信号 を半導体集積回路の外部から観測する際に、 該判定結果信号が複数ビッ ト列から なる場合であっても該判定結果信号を故障の有無のみの 1ビット情報に縮退させ ることなく、 さらに、 第 1のシフトレジスタを連結することにより、 判定結果の 出力を待つ各集積回路用機能ブロックの全ビット列を連続して出力できるため、 受信した検查デ一夕のビットごとの詳細を効率良く観測できる。 その上、 出力ピ ンが 1つで済むため配線領域の負担とならない。 本発明に係る半導体集積回路の検査方法は、 前記第 1及び第 2の目的を達成し、 検査データ送信状態を示す第 1の制御信号に基づいて検査データを出力する検査 データ出力回路を有する第 1の機能プロックと、 検査データ受信状態を示す第 2 の制御信号に基づいて検査データが入力され、 入力された検査データの正否を判 定し、 判定結果を出力する判定結果出力回路を有する第 2の集積回路用機能プロ ックと、 検査待機状態を示す第 3の制御信号に基づいて出力信号の出力を阻止す る検査待機回路を有する第 3の集積回路用機能プロックと、 第 1の集積回路用機 能プロックに第 1の制御信号を出力し、 第 2の集積回路用機能プロックに第 2の 制御信号を出力し、 第 3の集積回路用機能ブロックに第 3の制御信号を出力する
検査制御出力部と、 判定結果出力回路からの判定結果信号が入力され、 入力され た判定結果信号を検査結果信号として出力する検査結果出力回路とを備えた半導 体集積回路の検査方法であって、 第 1の集積回路用機能ブロックの検査データ出 力回路に検査データを出力させる第 1の制御信号を検査制御出力部に出力させる 検查デ一夕送信工程と、 第 1の集積回路用機能ブロックと接続された第 2の集積 回路用機能ブロックの判定結果出力回路に検査データを受信させる第 2の制御信 号を検査制御出力部に出力させる検査データ受信工程と、 第 1の集積回路用機能 プロックと接続された第 3の集積回路用機能プロックの検査待機回路に出力を阻 止させる第 3の制御信号を検査制御出力部に出力させる検査待機工程と、 検査結 果出力回路から検査結果を読み出す検査結果読み出し工程とを備えている。 本発明の半導体集積回路の検査方法によると、 第 1の集積回路用機能ブロック を検査データ送信状態とし、 第 1の集積回路用機能プロックと接続された第 2の 集積回路用機能ブロックを検査データ受信状態としておき、 第 1の集積回路用機 能プロックと第 2の集積回路用機能プロックとの接続を検査する一方、 第 3の集 積回路用機能プロックを待機状態とするため、 第 3の集積回路用機能プロックか らの信号の衝突を避けることができる。 これにより、 共通化された集積回路用機 能ブロックを用いる場合や集積回路用機能プロックの回路規模が大きい場合に、 半導体集積回路を構成する集積回路用機能ブロック問の検査を容易に且つ確実に 行なえるようになる。
本発明の半導体集積回路の検査方法において、 検査データ出力回路が、 並列に 出力される複数の出力信号線を有しており、 検査データ送信工程は、 複数の出力 信号線を 2つのグループに分割し、 各出力信号線に出力する検查デ一夕を、 分割 されたグループ同士が互いに異なる値を持つように且つ一の値から他の値に変わ るように出力する信号線分割初期工程と、 各グループに対してそれぞれを 2つの グループに分割し、 各出力信号線に出力する検查デ一夕を、 分割されたグループ 同士が互いに異なる値を持つように且つ一の値から他の値に変わるように出力す
る信号線分割工程と、 各グループに属する出力信号線が分割できなくなるまで信 号線分割工程を繰り返す検査工程とを含むことが好ましい。 このようにすると、 前記第 2の目的が達成され、 信号線分割初期工程において、 複数の集積回路用機 能ブロックをまず 2つに分割して、 互いに隣接するグループ同士に、 例えば、 0 と 1との互いに異なる値を持つように出力し且つ時間軸方向にも 0から 1又は 1 から 0の値に変わるように出力する。 その後、 各グループが分割できなくなるま で分割数を 1ずつ増やしながら信号線分割初期工程と同様に検査を行なうと、 互 いに隣接する出力信号線の組み合わせをあらかじめ考慮することなく、 いずれの 組み合わせに対しても、 遅延故障やクロストーク等の隣接信号線からの干渉によ る故障を検査することができる。 本発明に係る半導体集積回路の設計方法は、 それぞれが論理回路又はメモリ回 路等の所定の機能を持つ複数の集積回路用機能ブロックを用いて半導体集積回路 を設計する半導体集積回路の設計方法であって、 複数の集積回路用機能ブロック のそれぞれに、 検查デ一夕送信状態を示す制御信号に基づいて検査データを出力 する検査データ出力回路と、 検査データ受信状態を示す制御信号に基づいて検査 デ一夕が入力され、 入力された検査データの正否を判定し、 判定結果を出力する 判定結果出力回路と、 検査待機状態を示す制御信号に基づいて出力信号の出力を 阻止する検査待機回路とのうちの少なくとも 1つを組み込む機能ブロック設計ェ 程と、 機能ブロック設計工程において製造された複数の集積回路用機能ブロック をライブラリに登録することにより機能プロックライブラリを作成する機能プロ ックライブラリ作成工程と、 機能プロックライブラリの複数の集積回路用機能ブ ロックのうち、 所望の半導体集積回路を得られるように集積回路用機能プロック を選択する機能ブロック選択工程とを備えている。
本発明の半導体集積回路の設計方法によると、 本発明に係る第 1〜第 3の集積 回路用機能ブロック及び本発明に係る半導体集積回路を確実に実現することがで
さる。
また、 ロジック回路やメモリ回路等の所定機能回路を持たない、 検查データ出 力回路又は判定結果出力回路のみからなる検査専用集積回路用機能ブロックを作 製し、 該検查専用集積回路用機能ブロックと所定機能回路を含む集積回路用機能 ブロックとを組み合わせて半導体集積回路を構成すれば、 所定機能回路を含む集 積回路用機能プロック間の接続検査を回路規模を増大させることなく行なうこと ができる。 以上、 本発明に係る集積回路用機能ブロック、 該集積回路用機能ブロックを用 いた半導体集積回路、 該半導体集積回路の検査方法及びその設計方法によると、 共通化され内部構成等を熟知しない集積回路用機能ブロック又は回路規模が大き い集積回路用機能プロックを用いて半導体集積回路を設計する場合に、 検查デ一 夕の作成工数を削減できるため、 半導体集積回路を構成する集積回路用機能プロ ック間の検査を容易に且つ確実に行なえるようになるので、 不良率が低い半導体 集積回路を得ることができる。
[図面の簡単な説明]
図 1は本発明の第 1の実施形態に係る集積回路用機能プロック及び該集積回路 用機能ブロックを用いて構成された半導体集積回路を示す回路図である。
図 2は本発明の第 1の実施形態に係る集積回路用機能プロックの判定結果出力 回路を示す回路図である。
図 3は本発明の第 1の実施形態に係る集積回路用機能プロックの検査結果出力 回路を示す回路図である。
図 4は本発明の第 1の実施形態に係る半導体集積回路の検査方法を示すフロー チャートである。
図 5は本発明の第 1， 第 5 , 第 6、 第 8及び第 9の実施形態に係る半導体集積
回路の検査に用いる検査データ列を表わす一覧表である。
図 6は本発明の第 1の実施形態の第 1変形例に係る集積回路用機能プロック及 び該集積回路用機能プロックを用いて構成された半導体集積回路を示す回路図で ある。
図 7は本発明の第 1の実施形態の第 2変形例に係る集積回路用機能ブロック及 び該集積回路用機能ブロックを用いて構成された半導体集積回路を示す回路図で ある。
図 8は本発明の第 1の実施形態の第 3変形例に係る集積回路用機能プロック及 び該集積回路用機能プロックを用いて構成された半導体集積回路を示す回路図で ある。
図 9は本発明の第 2の実施形態に係る半導体集積回路の設計に用いる半導体集 積回路の設計に用いる集積回路用機能ブロックからなるライブラリを示す概念図 である。
図 1 0は本発明の第 3の実施形態に係る集積回路用機能プロックの検査データ 出力回路を示す回路図である。
図 1 1は本発明の第 3の実施形態に係る半導体集積回路の検査に用いる検査デ 一夕列を表わす一覧表である。
図 1 2は本発明の第 3の実施形態の第 1変形例に係る集積回路用機能プロック の検査データ出力回路を示す回路図である。
図 1 3は本発明の第 3の実施形態の第 2変形例に係る集積回路用機能プロック の検查デ一夕出力回路を示す回路図である。
図 1 4は本発明の第 3の実施形態の第 3変形例に係る集積回路用機能プロック の検查データ出力回路を示す回路図である。
図 1 5 ( a ) 〜 （c ) は本発明の第 3の実施形態の第 4変形例に係る半導体集 積回路の検査に用いる検査データの出力パターンを表わす一覧表である。
図 1 6は本発明の第 4及び第 5の実施形態に係る半導体集積回路の検査に用い
る検査データ列を表わす一覧表である。
図 1 7 ( a ) は本発明の第 5の実施形態に係る集積回路用機能ブロックの検査 データ出力回路を示すブロック回路図である。
図 1 7 ( b ) は本発明の第 5の実施形態に係る集積回路用機能ブロックの判定 結果出力回路を示すプロック回路図である。
図 1 8は本発明の第 6の実施形態に係る集積回路用機能ブロックの判定結果出 力回路を示す回路図である。
図 1 9は本発明の第 7の実施形態に係る集積回路用機能プロックの検査結果出 力回路を示す回路図である。
図 2 0は本発明の第 8の実施形態に係る集積回路用機能プロックの判定結果出 力回路を示す回路図である。
図 2 1は本発明の第 9の実施形態に係る集積回路用機能ブロックの検查デ一夕 出力回路を示す回路図である。
図 2 2は本発明の第 1 0の実施形態に係る半導体集積回路を示す回路図である。 図 2 3は本発明の第 1 0の実施形態に係る半導体集積回路の検査に用いる検査 データ列を表わす一覧表である。
図 2 4は本発明の第 1 0の実施形態に係る半導体集積回路の検査に用いる検査 データ列を表わす一覧表である。
図 2 5は従来の半導体集積回路の機能プロック間の検査方法を示すための半導 体集積回路の概略プロック構成図である。
図 2 6は従来の半導体集積回路におけるシフトレジスタを用いた機能プロック 間の検査方法を示すための半導体集積回路の概略ブロック構成構成図である。
[発明を実施するための最良の形態]
本発明の対象とする集積回路用機能ブロックは、 ロジック回路， R AM, R〇 M又は A L U等からなる、 いわゆるマクロセルを対象としているが、 個々のブロ
ックが I P (Intellectual Property) や VC (Vertual Component) 又はコア （ Core) 等と呼ばれる半導体集積回路用の機能ブロックであってもよい。
(第 1の実施形態）
本発明の第 1の実施形態について図面を参照しながら説明する。
図 1は本発明の第 1の実施形態に係る集積回路用機能プロック及び該集積回路 用機能ブロックを用いて構成された半導体集積回路の回路構成を示している。 図 1に示すように、 半導体集積回路 1は、 例えば、 第 1の集積回路用機能ブロック (以下、 単に機能ブロックと呼ぶ。 ） 1 0， 第 2の機能ブロック 20及び第 3の 機能ブロック 30を含み、 各機能ブロック 1 0， 20， 3 0は 4ビットのブロッ ク間信号線 2を用いて互いに接続されている。 ここで、 ブロック間信号線 2は、 第 1の機能ブロック 1 0及び第 2の機能ブロック 20の双方向ピン （図示せず） と接続され、 第 3の機能ブロック 30の入力ピン （図示せず） と接続されている。 半導体集積回路 1には、 外部からの制御信号を受け、 複数の検査制御信号線 3 を通して検査制御信号を各機能ブロック 1 0， 20， 30に出力する検査制御出 力部としてのテストモードデコーダ 4と、 各機能ブロック 1 0， 20， 3 0から の検査の結果情報を含む判定結果信号が判定結果信号線 5を通して入力され、 入 力された判定結果信号を検査結果信号として外部端子 7に出力する検査結果出力 回路 6とが設けられている。
第 1の機能ブロック 1 0は、 該第 1の機能ブロック 1 0の所定の機能を果たし その結果を出力する論理回路 1 1、 検査時に動作し所定の検查デ一夕列を出力す る検查デ一夕出力回路 1 2、 論理回路 1 1の出力信号と検査データ出力回路 1 2 の出力信号とのいずれかを選択して出力するセレクタ 1 3、 該セレクタ 1 3と双 方向ピンとの間に接続され、 検査時に該機能ブロックを待機状態とする検査待機 回路 1 4、 該検査待機回路 14によりハイインピーダンス状態にされるトライス テートバッファ 1 5、 及び検査データ列を第 2の機能ブロックから受信し、 内部
に保持した期待値と受信した検査データ列とを比較してその判定結果信号を判定 結果信号線 5に出力する判定結果出力回路 1 6を有している。
第 2の機能ブロック 2 0は第 1の機能ブロック 1 0とレイアウトは異なるが、 構成要素は第 1の機能ブロック 1 0と同一である。 すなわち、 論理回路 2 1 , 検 査デ一夕出力回路 2 2， セレクタ 2 3， 検查待機回路 2 4， トライステートバッ ファ 2 5及び判定結果出力回路 2 6を有している。
第 3の機能ブロック 3 0は、 論理回路 3 1と判定結果出力回路 3 6とのみを含 む構成である。 ここで、 検查デ一夕出力回路 1 2， 2 2とセレクタ 1 3 , 2 3と 検查待機回路 1 4 , 2 4と判定結果出力回路 1 6， 2 6， 3 6とはそれぞれ検査 制御信号線 3と接続されている。
図 2は本実施形態に係る機能ブロックの判定結果出力回路 1 6， 2 6 , 3 6の 一例を示している。 第 3の機能ブロック 3 0に含まれる判定結果出力回路 3 6を 例に採ると、 図 2に示すように、 判定結果出力回路 3 6には、 ブロック間信号線 2からの検査データ列が入力される検查デ一夕入力端子 3 6 1と、 検査制御信号 線 3と接続された制御信号入力端子 3 6 2と、 判定結果信号を出力する出力端子 3 6 3とが設けられている。
判定結果出力回路 3 6は、 制御信号入力端子 3 6 2からの検査制御信号と検査 デ一夕入力端子 3 6 1からの検査データ列とを受け、 内部にあらかじめ保持し標 準化されている期待値と入力された検査データ列とをピッ卜ごとに比較し、 例え ば、 パラレルデータで出力する際に不一致のピットをハイデー夕として出力する 期待値比較部 3 6 4と、 比較した結果を判定結果信号として直ちに検査結果出力 回路 6に出力するラッチ部 3 6 5とを有している。
ラッチ部 3 6 5は、 例えば、 検査データ列のビット幅に対応する個数の入力端 子を持つ〇R回路 3 6 5 Aとフリップフロップ回路 3 6 5 Bとから構成されてい てもよく、 O R回路 3 6 5 Aは期待値比較部 3 6 4からの判定結果信号を 1ビッ 卜に縮退してフリップフロップ回路 3 6 5 Bに出力する。
図 3は本実施形態に係る半導体集積回路の検査結果出力回路 6の一例を示して いる。 図 3に示すように、 検査結果出力回路 6には、 判定結果信号線 5からの複 数の判定結果信号が入力される判定結果信号入力端子 6 1と、 入力された判定結 果信号を検査結果信号として出力する出力端子 6 2とが設けられている。
検査結果出力回路 6は、 判定結果信号入力端子 6 1からパラレルに判定結果信 号を受け、 受けた判定結果信号をラッチし直ちに外部に出力するラッチ部 6 3を 有している。
ラッチ部 6 3は、 例えば、 判定結果信号入力端子 6 1の端子数分の入力端子を 持つ O R回路 6 3 Aとフリップフロップ回路 6 3 Bとから構成されていてもよく、 O R回路 6 3 Aは検查結果信号を 1ビッ卜に縮退してフリップフロップ回路 6 3 Bに出力する。 以下、 前記のように構成された半導体集積回路 1の検査方法であって、 特に、 第 1の機能プロック 1 0と第 2の機能プロック 2 0との間のブロック問信号線 2 の故障の有無を検査する検査方法について図面を参照しながら説明する。
図 4は本発明の第 1の実施形態に係る半導体集積回路の検査方法のフローチヤ ートを示している。 まず、 図 4に示すように、 検査制御信号出力工程 S 0 1にお いて、 図 1に示す半導体集積回路 1のテストモードデコーダ 4に対して制御信号 を送信して検査制御信号線 3を通して各構成要素に所定の検査制御信号を送出す る。 例えば、 第 1の機能ブロック 1 0に第 1の検査制御信号を通知して検查デ一 夕送信状態とし、 第 2の機能ブロック 2 0に第 3の検査制御信号を通知して検査 待機状態とし、 第 3の機能プロック 3 0に第 2の検査制御信号を通知して検查デ 一夕受信状態とする。
このようにすると、 図 1に示す第 1の機能ブロック 1 0は検查デ一夕出力回路 1 2が活性化され且つ検査待機回路 1 4が非活性化されるため、 あらかじめ用意 され標準化された検查データ列をプロック間信号線 2を通して第 3の機能プロッ
ク 3 0に出力する。 第 2の機能ブロック 2 0は検査待機回路 2 4が活性化される ため、 トライステートバッファ 2 5をハイインピーダンス状態にしてブロック間 信号線 2に信号が出力されないようにする。 第 3の機能ブロック 3 0は判定結果 出力回路 3 6が活性化され、 第 1の機能ブロック 1 0からの検査データ列を受け 取れる状態とする。
ここで、 第 1の機能ブロック 1 0の検査データ出力回路 1 2が、 例えば、 図 5 に示す検査データ列を出力するとする。 この場合には、 時刻 t 1 に 4ビットデー 夕がすべて 1の検査デ一夕列が出力された後、 時刻 t 2 に 4ビットデ一夕がすべ て 0の検査データ列が出力される。 この検査デ一夕列により、 ビッ ト列がすべて 1の場合とすべて 0の場合が共にブロック間信号線 2を伝播する。 ここで、 ビッ ト列がすべて 0の後にすべて 1の検査データ列を用いてもよい。
一方、 図 1に示す第 3の機能ブロック 3 0の判定結果出力回路 3 6は、 各時刻 t 1 及び t 2 において図 5に示す検査データ列が到達しているか否かの比較を行 ない、 その判定結果をラッチし判定結果信号線 5を通して検査結果出力回路 6に 出力する。 検査結果出力回路 6は判定結果出力回路 3 6からの判定結果信号を受 け、 受けた判定結果信号をラッチして半導体集積回路 1の外部出力端子 7に出力 する。
次に、 図 4に示す検査結果読み出し工程としての合否判定工程 S 0 2において、 時刻 t 1 及び時刻 t 2 に対応する検査データ列の検査結果出力回路 6からの判定 信号を半導体集積回路の外部に電気的に接続されたモニタ装置等を用いて観測し、 時亥 ij t 1 及び時刻 t 2 のうちいずれかの判定信号が正常値でなかった場合には検 査対象の半導体集積回路 1を不良品として不合格判定とし、 時刻 t l 及び時刻 t 2 に対応する判定信号が両方とも正常値であった場合には該半導体集積回路 1に おける図 5に示す検査データ列に関する検査項目については合格判定とする。 このように本実施形態によると、 各機能ブロック 1 0， 2 0 , 3 0に対して、 その構成 （回路構成や機能構成） 及び動作を熟知していない場合や、 回路規模が
大きいため検查データを作成するのが困難な場合であっても、 ブロック間信号線 2の検査を容易に且つ確実に行なえる。
なお、 第 1の機能ブロック 1 0を検査待機状態とし、 第 2の機能ブロック 2 0 を検査デ一夕送信状態としてもよく、 所望の組み合わせを検査できることはいう までもない。
また、 第 1及び第 2の機能ブロック 1 0， 2 0において、 所定の機能を有する 回路に論理回路 1 1， 2 1を用いたが、 これに限らず、 メモリ回路や乗算回路等 であってもよい。
また、 説明を簡単にするためにブロック間信号線 2のビット幅を 4ビッ卜とし たが、 ビット幅を制限するものではなく所望のビッ卜幅に対応できる。
(第 1の実施形態の第 1変形例）
以下、 本発明の第 1の実施形態の第 1変形例について図面を参照しながら説明 する。
図 6は第 1の実施形態の第 1変形例に係る機能プロック及び該機能ブロックを 用いて構成された半導体集積回路の回路構成を示している。 図 6において、 図 1 に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略す る。 図 6に示す半導体集積回路 1は、 第 1の機能ブロック 1 0， 第 2の機能プロ ック 2 O A及び第 3の機能ブロック 3 0を含む構成である。 本変形例の特徴は、 半導体集積回路 1に含まれる複数の機能ブロック 1 0 , 2 0 A， 3 0のうち検査 データ出力回路を有する機能ブロックを 1つに限定している点である。 ここでは、 図 6に示すように、 第 1の機能ブロック 1 0にのみ検査データ出力回路 1 2を有 している。
これにより、 出力ピン又は双方向ピンにより互いに接続されている機能ブロッ クのすべてに検查デ一夕出力回路を持たせる場合に比べて機能ブロックの回路規 模が小さくなる。 従って、 ブロック間信号線 2の検査が片方向に限定されるもの
の、 設計対象とする半導体集積回路によっては検査項目が覆う範囲を犠牲にして も半導体集積回路 1の回路規模が小さい方を採りたいというような場合に有効で ある。
(第 1の実施形態の第 2変形例）
以下、 本発明の第 1の実施形態の第 2変形例について図面を参照しながら説明 する。
図 7は第 1の実施形態の第 2変形例に係る機能プロック及び該機能ブロックを 用いて構成された半導体集積回路の回路構成を示している。 図 7において、 図 6 に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略す る。 図 7に示す半導体集積回路 1は、 第 1の機能ブロック 1 O A , 第 2の機能ブ ロック 2 O A及び第 3の機能ブロック 3 0を含む構成である。 本変形例の特徴は、 半導体集積回路 1に含まれる複数の機能ブロック 1 O A , 2 O A , 3 0のうち検 査デ一夕出力回路を有する機能プロックを第 1の機能プロック 1 0 Aのみに限定 すると共に、 該第 1の機能ブロック 1 O Aには、 通常動作時に機能する所定機能 回路を持たない検査専用の機能ブロックとしている点である。
これにより、 検査データ出力回路を持たない第 2の機能ブロック 2 O A及び第 3の機能ブロック 3 0との間に、 検査専用の第 1の機能ブロック 1 O Aを接続す ることにより、 ブロック間信号線 2の検査を行なうことができ、 回路規模の増大 を抑制できる。
(第 1の実施形態の第 3変形例）
以下、 本発明の第 1の実施形態の第 3変形例について図面を参照しながら説明 する。
図 8は第 1の実施形態の第 3変形例に係る機能ブロック及び該機能プロックを 用いて構成された半導体集積回路の回路構成を示している。 図 8において、 図 7
に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略す る。 図 8に示す半導体集積回路 1は、 第 1の機能ブロック 1 O A , 第 2の機能ブ ロック 2 0 B、 第 3の機能ブロック 2 0 C及び第 4の機能ブロック 3 O Aを含む 構成である。 第 2の機能ブロック 2 0 B及び第 3の機能ブロック 2 0 Cは共に検 査データ出力回路と判定結果出力回路を持たない。 また、 第 4の機能ブロック 3 0 Aは所定機能回路を持たず判定結果出力回路 3 6のみからなる検査専用の機能 プロックである。
これにより、 検査デ一夕出力回路を持たない第 2の機能ブロック 2 O A及び第 3の機能ブロック 2 0 Bとの間に、 検査データの送信専用の第 1の機能ブロック 1 0 A及び検査データの受信専用の第 4の機能ブロック 3 0 Aを接続することに より、 ブロック間信号線 2の検査を行なうことができ、 回路規模の増大をさらに 抑制できる。 すなわち、 所定機能回路を持つ通常の第 2及び第 3の機能ブロック 2 O A , 2 0 Bに検査待機回路 2 4をそれぞれ組み込んでおくと、 半導体集積回 路 1の設計時に、 検査データの送信専用の第 1の機能ブロック 1 O A及び受信専 用の第 4の機能ブロック 3 O Aを組み込むと共に第 2及び第 3の機能ブロック 2 O A , 2 0 Bとそれぞれ接続するだけで、 回路規模の増加を最小限に抑えながら プロック間信号線 2の検查を行なうことができる。
(第 2の実施形態）
以下、 本発明の第 2の実施形態について図面を参照しながら説明する。
図 9は本発明の第 2の実施形態に係る半導体集積回路の設計方法であって、 該 半導体集積回路の設計時に用いるライブラリを概念的に示している。 図 9におい て、 8は本発明に係る機能ブロックが登録された機能ブロックライブラリを示し、 1 0は第 1の実施形態において説明した第 1の機能ブロック、 3 0は第 3の機能 ブロック、 4 0は所定機能の結果を出力する一方向の機能ブロックをそれぞれ示 している。 さらに、 図示はしていないが、 第 1の実施形態の第 1変形例， 第 2変
形例又は第 3変形例に示した機能ブロック、 特に、 検査専用の機能ブロックが登 録されていてもよい。
この機能ブロックライブラリ 8を用いた半導体集積回路の設計方法の概略を説 明する。
まず、 機能ブロック設計工程において、 部品となる各機能ブロックに、 所定の 機能を有する回路、 例えば、 ロジック回路やメモリ回路等の所定機能回路、 検査 デ一夕出力回路、 判定結果出力回路及び検査待機回路のうちの少なくとも 1つを 組み込んで所望の機能プロックを設計する。
次に、 機能ブロックライブラリ作成工程において、 機能ブロック設計工程にお いて設計された機能ブロックを順次ライブラリに登録する。
次に、 機能ブロック選択工程において、 機能ブロックライブラリの複数の機能 ブロックのうち、 所望の半導体集積回路を得られる機能プロックを選択すること により所望の半導体集積回路を設計できる。
従って、 機能プロックライブラリに本発明の機能プロックが登録されるため、 機能ブロックの作製者とライブラリの利用者とが異なる場合であっても、 又は、 回路規模が大きい場合であっても、 本実施形態に係る設計方法を用いて設計され た半導体集積回路における機能ブロック間の検査を容易に且つ確実に行なえる。
(第 3の実施形態）
以下、 本発明の第 3の実施形態について図面を参照しながら説明する。
本実施形態においては、 検査データ出力回路の回路構成と該検查デ一夕出力回 路が出力する検査データ列の生成方法とを説明する。
図 1 0は本発明の第 3の実施形態に係る機能ブロックの検査データ出力回路の 回路構成を示している。 図 1 0に示すように、 検査デ一夕出力回路 1 2は、 入力 端子と正相出力端子と逆相出力端子とを有し、 逆相出力端子と入力端子とが接続 されたフリップフロップ回路からなる原デ一夕発生部 1 2 1と、 それぞれが原デ
一夕発生部 1 2 1からの第 1の原デ一夕としての正相信号と第 2の原データとし ての逆相信号とを受けるマルチプレクサからなる第 1の選択回路 1 2 2 A， 第 2 の選択回路 1 2 2 B、 第 3の選択回路 1 2 2 C， 第 4の選択回路 1 2 2 Dとを有 している。
第 1の選択回路 1 2 2 A〜第 4の選択回路 1 2 2 Dはそれぞれ外部からの選択 信号が入力される選択信号入力端子 1 2 3と接続されると共に、 それぞれ検査デ 一夕列を出力する第 1の検査デ一夕出力端子 1 2 4 A〜第 4の検査データ出力端 子 1 2 4 Dと接続され、 第 1の検査データ出力端子 1 2 4 A〜第 4の検査データ 出力端子 1 2 4 Dはそれぞれ検査データ列が通る出力信号線 （図示せず） に接続 される。
前記のように構成された検査データ出力回路 1 2において、 例えば、 第 1の選 択回路 1 2 2 A及び第 3の選択回路 1 2 2 Cに対して正相入力側の信号を選択し、 第 2の選択回路 1 2 2 B及び第 4の選択回路 1 2 2 Dに対して逆相入力側の信号 を選択すると、 図 1 1に示すように、 半導体集積回路 1のレイアウト上で互いに 隣接するブロック間信号線 2に対して 0と 1とのように互いに異なる値を持つと 共に時間的にそれぞれのビットが反転する検查デ一夕列を生成できる。
このように検查デ一夕列をプロック間信号線 2の隣接間で相補関係を持つよう に出力すると、 互いに隣接するブロック間信号線 2に短絡故障があった場合に、 これらの信号線はほぼ等電位となって、 1又は 0のいずれかの同一状態となるた め、 図 1に示す判定結果出力回路 3 6において、 送信された検査データ列と比べ て 4ビットのうちのいずれかのビッ卜が反転し、 正常でない検査データを受信す ることとなる。
さらに、 時間的に各ブロック間信号線 2のビットを反転させながら出力するた め、 0から 1に且つ 1から 0に交互に遷移する信号が互いに隣接することになつ て、 クロストークの検査を確実に行なえる。
以上説明したように、 本実施形態によると、 第 1及び第 2の検查デ一夕出力端
子 1 2 4 A， 1 2 4 Bに接続されるような、 互いに隣接するブロック間信号線 2 の短絡故障やクロストーク等の隣接信号線からの干渉による故障の検査を確実に 行なうことができる。
なお、 本変形例においては、 デ一夕幅を 4ビットとしている力 さらに多ビッ トを必要とする場合には、 並列に接続される選択回路の数を所望の数にすればよ い。
(第 3の実施形態の第 1変形例）
以下、 本発明の第 3の実施形態の第 1変形例について図面を参照しながら説明 する。
図 1 2は第 3の実施形態の第 1変形例に係る機能プロックの検查デ一夕出力回 路の回路構成を示している。 図 1 2において、 図 1 0に示す構成要素と同一の構 成要素には同一の符号を付すことにより説明を省略する。 ここでは、 図面の都合 上、 選択回路を第 1の選択回路 1 2 2 A及び第 2の選択回路 1 2 2 Bの 2ビット 分としている。 本変形例の特徴として、 シフトレジスタ 1 2 5が構成されるよう に、 選択信号入力端子 1 2 3と第 1の選択回路 1 2 2 Aとの間に第 1のフリップ フロップ 1 2 5 aが挿入され、 選択信号入力端子 1 2 3と第 2の選択回路 1 2 2 Bとの間に第 2のフリップフロップ 1 2 5 bが挿入されている。
これにより、 選択信号入力端子 1 2 3を形成する外部ピンの数を削減できるた め、 選択信号用の配線量を大幅に削減でき、 回路の配線領域の負担とならない。 なお、 シフトレジスタ 1 2 5を検査専用とするのではなく、 例えば機能論理を 構成する論理回路内のフリップフロップを用いて、 検查時にシフトレジス夕 1 2 5となるように構成してもよい。
(第 3の実施形態の第 2変形例）
以下、 本発明の第 3の実施形態の第 2変形例について図面を参照しながら説明
する。
図 1 3は第 3の実施形態の第 2変形例に係る機能プロックの検査データ出力回 路の回路構成を示している。 図 1 3において、 図 1 2に示す構成要素と同一の構 成要素には同一の符号を付すことにより説明を省略する。 図 1 3に示すように、 原データ発生部 1 2 1 Aは正相出力端子から原データのみを出力している。 また、 原データを受け、 互いに隣接する信号線間に相補の関係を付与する選択機能を、 例えば、 X O R (排他的論理和） 回路からなる第 1の反転回路 1 2 6 A及び第 2 の反転回路 1 2 6 Bに持たせる構成とする。 各反転回路 1 2 6 A , 1 2 6 Bは一 方の入力端子に原デ一夕が入力され、 他方の入力端子に選択信号が入力される。 ここでは、 検查デ一夕列に相補関係を持たせるため、 選択信号入力端子 1 2 3に は相補関係を持つように選択信号が入力される。
これにより、 原デ一夕発生部 1 2 1 Aは逆相出力端子からの信号用の配線が不 要となると共に、 一般に X O R回路はセレクタ等よりも回路規模が小さいため、 機能プロック、 ひいては半導体集積回路の設計上の負担とならない。
(第 3の実施形態の第 3変形例）
以下、 本発明の第 3の実施形態の第 3変形例について図面を参照しながら説明 する。
図 1 4は第 3の実施形態の第 3変形例に係る機能プロックの検査データ出力回 路の回路構成を示している。 図 1 4において、 図 1 3に示す構成要素と同一の構 成要素には同一の符号を付すことにより説明を省略する。 本変形例の特徴として、 シフトレジス夕 1 2 5が構成されるように、 選択信号入力端子 1 2 3と第 1の反 転回路 1 2 6 Aとの間に第 1のフリップフロップ 1 2 5 aが挿入され、 選択信号 入力端子 1 2 3と第 2の反転回路 1 2 6 Bとの間に第 2のフリップフロップ 1 2 5 bが挿入されている。
これにより、 選択信号入力端子 1 2 3を形成する外部ピンの数を削減できるた
め、 選択信号用の配線量を大幅に削減でき、 回路の配線領域の負担とならない。 なお、 シフトレジスタ 1 2 5を検查専用とするのではなく、 例えば機能論理を 構成する論理回路内のフリップフロップを用いて、 検査時にシフトレジス夕 1 2
5となるように構成してもよい。
なお、 第 1の実施形態の第 1変形例及び第 2変形例において、 検査専用の機能 ブロック、 すなわち、 ロジック回路やメモリ回路等の所定機能回路を含まない構 成の機能プロックを説明したが、 本発明に係る機能プロックを用いて半導体集積 回路を設計する際に、 所望の回路規模に応じて第 3の実施形態の各変形例に示し た検査データ出力回路 1 2を選択すればよい。
(第 3の実施形態の第 4変形例）
以下、 本発明の第 3の実施形態の第 4変形例について図面を参照しながら説明 する。
図 1 5は第 3の実施形態の第 4変形例に係る機能プロックにおける検查デ一夕 出力回路の検査データ出力パターンを示している。 図 1 5 ( a ) 〜 （c ) を用い て出力パターンの生成方法を説明する。
まず、 図 1 5 ( a ) に示すように、 検査データ列を 2つのグループに分割する。 本実施形態においては検査デ一夕列を 8ビットから構成しており、 例えば、 時刻 t 1 において L S B側の 4ビットをすベて 0とし、 M S B側の 4ビットをすベて 1として出力する。 次の時刻 t 2 において L S B側の 4ビットをすベて 1とし、 M S B側の 4ビットをすベて 0とし、 以降、 この反転出力動作を所定回数繰り返 す。
次に、 図 1 5 ( b ) に示すように、 時亥 ij t 5 において L S B側の 4ビットを 2 つに分割すると共に M S B側の 4ビットも 2つに分割して 4つのグループを生成 し、 分割されたグループ同士に互いに異なる値のデータを出力する。 その後、 時 刻 t 6 において時刻 t 5 の出力パターンをすベて反転させて出力し、 以後、 検査
時刻ごとに値を反転させて出力する。
次に、 図 1 5 ( c ) に示すように、 時亥 U t 9 において前述の 4つのグループに 対してそれぞれを 2つに分割して 8つのグループを生成し、 分割後のグループ同 土に互いに異なる値のデータを出力する。 その後、 時刻 t 10において時刻 t 9 の 出力パターンをすベて反転させて出力し、 以後、 検査時刻ごとに値を反転させて 出力する。
このような検查デ一夕列の出力パターンは、 例えば図 1 0に示す検査データ出 力回路 1 2と同様の構成を持つ検査データ出力回路を用いる場合には、 ビット列 を分割してグループ化する際に、 分割されたグループごとに選択信号の極性を変 えれば容易に実現できる。
本変形例によると、 図 1 5 ( a ) 〜 （c ) に示すように、 破線で示すグループ 間の境界に位置する信号線は必ず相補関係の信号が流れるため、 分割できなくな るまでこのグループ化を行なうと、 2 n (但し、 nは正の整数とする。 ） 本の信 号線であれば隣接する信号線同士のすべての組み合わせに対して相補信号を伝播 できる。 従って、 隣接する信号線の組み合わせを考慮することなく、 機械的に相 補関係を持つ出力パターンを生成できる。 さらに、 該出力パターンは時間軸方向 にも相補関係を持っため、 クロストーク等の隣接信号線からの干渉による故障を 容易に且つ確実に検査することができる。
なお、 グループ化を行なう分割は等分にするのが好ましいが必ずしも等分でな くてもよい。
(第 4の実施形態）
以下、 本発明の第 4の実施形態について図面を参照しながら説明する。
図 1 6は本発明の第 4の実施形態に係る半導体集積回路の検査方法に用いる検 查データ列を示している。 図 1 6に示すように、 検查デ一夕列はすべて同一の値 が検査時刻ごとにすべて反転して出力される。 すなわち、 時刻 t 1 においてすべ
てのビットが 0で出力され、 時亥 U t 2 においてすべてのビットが 1で出力され、 時刻 t 3 においてすべてのビットが 0で出力される。
このような反転信号は、 例えば、 図 1 0に示す検査データ出力回路 1 2を用い て容易に生成することができる。 すなわち、 検査データ出力回路 1 2において、 第 1〜第 4の選択回路 1 2 2 A〜 1 2 2 Dのすべてが、 原データ発生部 1 2 1か らの正相入力信号又は逆相入力信号を選択すればよい。
この場合の図 1に示す半導体集積回路 1の検査方法は第 1の実施形態と同様で ある。 まず、 半導体集積回路 1の第 1の機能ブロック 1 0を検査データ送信状態 とし、 第 2の機能ブロック 2 0を検査待機状態とし、 第 3の機能ブロック 3 0を 検査データ受信状態とする。
次に、 図 1 6に示す検査デ一夕列を出力間隔がブロック間信号線 2に許容され る最大の信号伝播時間となるようにして出力する。
このとき、 ブロック間信号線 2における信号伝播の遅延が大きくなる故障があ ると、 判定結果出力回路 3 6において前の時刻に出力された検査データを受信デ —夕として取り込んでしまい正常でない検査データを受信することとなる。 例え ば、 時刻 t 2 に出力された検査データ列を受信する際に、 時刻 t l に出力された 検査データ列の遅延が大きくなつた場合には、 判定結果出力回路 3 6により受信 される検査データ列の複数ビッ卜のうちの少なくとも 1つが 0となっている。 同 様に、 時刻 t 3 に出力された検査デ一夕列を受信する際に、 時刻 t 2 に出力され た検査データ列の遅延が大きくなつた場合には、 判定結果出力回路 3 6が受信す る検査データ列の複数ピットのうちの少なくとも 1つが 1となっている。
次に、 各時刻 t l ， 時刻 t 2 及び時刻 t 3 にそれぞれ対応する検査結果出力回 路 6の検査結果信号を半導体集積回路 1の外部から観測し、 該検査結果信号が正 常値でなかった場合には、 半導体集積回路 1を不良品として不合格判定とする。 このように本実施形態によると、 従来の遅延検査に用いられるスキヤン法と異 なり、 多数のクロックサイクルを用いなくてもよく、 ブロック間信号線 2におけ
る信号伝播の遅延故障の検査を迅速に行なうことができる。 (第 5の実施形態）
以下、 本発明の第 5の実施形態について図面を参照しながら説明する。
図 1 7 ( a ) は本発明の第 5の実施形態に係る機能ブロックの検査データ出力 回路の回路構成を示し、 図 1 7 ( b ) は本発明の第 5の実施形態に係る機能プロ ックの判定結果出力回路の回路構成を示している。 図 1 7 ( a ) に示すように、 本実施形態に係る検査デ一夕出力回路 1 2は、 第 1の検査データ発生部 1 2 7 A 及び第 2の検查デ一夕発生部 1 2 7 Bを有しており、 例えば、 第 1の検査データ 発生部 1 2 7 Aは図 5に示す出力パターンを発生し、 第 2の検査データ発生部 1
2 7 Bは図 1 6に示す出力パターンを発生する。
検査データ送信状態にある検査データ出力回路 1 2は、 選択制御信号入力端子 1 2 8に入力される選択御信号を受け、 該選択制御信号に基づいて第 1及び第 2 の検査デ一夕発生部 1 2 7 A , 1 2 7 Bのいずれかを選択する選択信号を出力す る。 第 1及び第 2の検查データ発生部 1 2 7 A， 1 2 7 Bの出力側には選択され た側の検查データ列を検查デ一夕出力端子 1 3 0に出力する選択回路 1 3 1が設 けられている。
図 1 7 ( b ) に示すように、 本実施形態に係る判定結果出力回路 1 2は、 第 1 の期待値比較部 3 6 4 A及び第 2の期待値比較部 3 6 4 Bを有しており、 第 1の 期待値比較部 3 6 4 Aは図 5に示す出力パターンを判定し、 第 2の期待値比較部
3 6 4 Bは図 1 6に示す出力パターンを判定する。
検査データ受信状態にある判定結果出力回路 3 6は、 検査データ入力端子 3 6 1に検査データ列を受信すると共に、 選択制御信号入力端子 3 6 6に入力される 選択御信号に基づいて第 1及び第 2の期待値比較部 3 6 4 A， 3 6 4 Bのいずれ かが活性化される。 この後は前述したように、 活性化された側の期待値比較部か らの判定結果がラッチ部 3 6 5に出力され、 判定結果信号として機能ブロックの
外部に出力される。
このように本実施形態によると、 検査データ出力回路 1 2が、 互いに異なる複 数の検査データ発生部を有するため、 検査の状況に応じて最適な検査データ列を 選択できるので、 検査の効率化を図ることができる。
なお、 第 1の検査データ発生部 1 2 7 Aと第 2の検査データ発生部 1 2 7 Bと は部分的にその一部を共有していてもよく、 第 1の期待値比較部 3 6 4 Aと第 2 の期待値比較部 3 6 4 Bも同様である。
(第 6の実施形態）
以下、 本発明の第 6の実施形態について図面を参照しながら説明する。
図 1 8は本発明の第 6の実施形態に係る機能プロックの判定結果出力回路の回 路構成を示している。 図 1 8において、 図 2に示す構成要素と同一の構成要素に は同一の符号を付すことにより説明を省略する。 図 1 8に示すように、 本実施形 態に係る判定結果出力回路 3 6は、 期待値比較部 3 6 4からの判定結果が不良の 際に出力するハイデ一夕を保持する保持手段を有している。 具体的には、 ラッチ 咅 3 6 5における O R回路 3 6 5 Aとフリップフロップ回路 3 6 5 Bとにフィ一 ドバックループが形成されることにより、 不良を示すハイデ一夕が保持される。 例えば、 検查デ一夕列として、 図 5に示すビット列を用いたとすると、 各検査 時刻で比較及び判定を行ない、 不良信号が到達している場合にはラッチ部 3 6 5 Aでラッチしさらに保持する。 一方、 半導体集積回路 1の検査結果出力回路 6に おいて、 第 3の機能ブロック 3 0の判定結果出力回路 3 6が検査データ列をすベ て受信した後の判定結果信号を受け取り、 半導体集積回路 1の外部に検査結果と して出力する。
このように本実施形態によると、 受信した検查デ一夕列の判定信号が判定結果 出力回路 3 6により保持されるため、 検査終了時に一括して判定信号を確認する ことができバッチ処理を行なえる。 また、 検查終了時までは、 図 1に示す検査結
果出力回路 6の出力側に設けられている外部端子 7を検査以外の目的にも使用で きるため、 外部ピンを削減でき、 その結果、 回路規模の拡大を防止できる。
(第 7の実施形態）
以下、 本発明の第 7の実施形態について図面を参照しながら説明する。
図 1 9は本発明の第 7の実施形態に係る機能プロックの検査結果出力回路の回 路構成を示している。 図 1 9において、 図 3に示す構成要素と同一の構成要素に は同一の符号を付すことにより説明を省略する。 図 1 9に示すように、 本実施形 態に係る検査結果出力回路 6は、 判定結果出力回路からの判定結果信号が不良を 示すハイデー夕を保持する保持手段を有している。 具体的には、 ラッチ部 6 3に おける O R回路 6 3 Aとフリップフロップ回路 6 3 Bとにフィードバックループ が形成されることにより、 不良を示すハイデ一夕が保持される。
このように本実施形態によると、 受信した検査データ列の判定信号が検査結果 出力回路 6により保持されるため、 検査終了時に一括して判定信号を確認するこ とができバツチ処理を行なえる。
さらに、 不良信号の保持手段を半導体集積回路 1に唯一設けられている検査結 果出力回路 6に共通化しているため、 各ブロック間信号線 2の経路検查を行なう 場合に回路規模をさらに小さくできる。 また、 検査終了時までは、 図 1に示す検 查結果出力回路 6の出力側に設けられている外部端子 7を検査以外の目的にも使 用できるため外部ピンを削減でき、 その結果、 回路規模等の拡大を防止できる。
(第 8の実施形態）
以下、 本発明の第 8の実施形態について図面を参照しながら説明する。
図 2 0は本発明の第 8の実施形態に係る機能プロックの判定結果出力回路の回 路構成を示している。 これまで説明した判定結果出力回路は、 複数ビットからな る検查デ一夕列の異常を 1ビッ卜の判定結果に縮退して出力している。 本実施形
態に係る判定結果出力回路は、 判定結果信号をパラレル出力とせずに検査データ 列の各ビットごとの異常の有無を観測できる構成とする。 図 2 0おいて、 図 2に 示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。 図 2 0に示すように、 ラッチ部 3 6 5は、 検查デ一夕列のビット幅に合うように 第 1〜第 4の O R回路 A O〜A 3と第 1〜第 4の選択回路 B 0〜B 3と第 1〜第 4のフリップフロップ回路 C 0〜C 3とから構成されている。
第 1の O R回路 A Oは一方の入力端子に期待値比較部からの 1番目 （ビット 0 ) の検査デ一夕が入力され、 他方の入力端子に第 1のフリップフロップ回路 C 0の 出力信号が入力される。
第 1の選択回路 B 0は一方の入力端子に第 1の〇R回路 A 0の出力信号が入力 され、 他方の入力端子にスキャンイン端子 3 6 7 Aからのスキャン信号が入力さ れる。
第 1のフリップフロップ回路 C 0は第 1の選択回路 B 0の出力信号が入力され、 その出力信号が第 1の O R回路 A Oとフィードバックループを形成すると共に、 第 2の選択回路 B 1に入力され、 シフトレジス夕を構成する。 以上の構成により、 期待値比較部からのピット 0のデ一夕に異常があればハイデー夕がフィードバッ クループによって保持される。
同様に、 期待値比較部からの 2番目 （ビット 1 ) の検査データが第 2の O R回 路 A 1， 第 2の選択回路 B 1及び第 2のフリップフロップ回路 C 1からなる回路 により処理され、 3番目 （ビット 2 ) 及び 4番目 （ビット 3 ) の検查デ一夕もビ ット 0の検査データと同様に処理される。
本実施形態に係る判定結果出力回路 3 6は、 検查デ一夕受信状態時に、 例えば 図 5に示す所定数の検査データ列を受信した後、 検査制御信号 （図示せず） によ り各選択回路 B 0〜B 3を切り替え、 各フリップフロップ C 0〜C 3をシフトレ ジス夕とし、 該シフトレジス夕に保持されているデータを判定結果信号として第 4のフリップフロップ回路 C 3の出力側に接続されたスキャンァゥト端子 3 6 7
Bから図 1に示す半導体集積回路 1の検査結果出力回路 6に出力する。 ここで、 本実施形態に係る検査結果出力回路 6は判定結果信号をそのまま出力する構成で よい。
このように本実施形態によると、 判定結果信号を判定結果出力回路 3 6が検査 データ列のビットごとに保持することにより、 多数の配線及び多数の外部ピンを 設けることなく検査データ列の詳細情報を確認でき、 また、 検査終了時に判定結 果信号を確認できるので、 検査のバッチ処理を行なえる。
さらに、 半導体集積回路に本実施形態に係る判定結果出力回路 3 6を複数有す る場合であって検査終了時に判定結果信号を確認する際に、 各シフトレジス夕の 出力側と入力側とを互いに連結して新たなシフ卜レジス夕を構成してもよい。 こ のようにすると、 複数の判定結果出力回路 3 6から連続して判定結果信号を読み 出せるため、 検査の効率化を図れる。
また、 不良データの保持手段としてラッチ部 3 6 5に O R回路とフリップフ口 ップ回路とからなるフィードバックループを用いたが、 これに限らず、 リニアフ ィ一ドバックシフ卜レジスタを用いたマルチインプットシグネチヤレジスタ （M I S R ) を用いてもよい。
M I S Rを用いると、 判定結果信号を圧縮して保持するため、 ビットごとの詳 細情報は失われるものの、 期待値比較部 3 6 2は必ずしも各検査時刻ごとの検査 デ一夕列に対して期待値と比較する必要がなくなるので、 期待値比較部 3 6 2の 構成を簡略化できる。 さらには、 期待値比較部 3 6 2を通さずに受信した検査デ —夕列をそのまま用いることもできる。
(第 9の実施形態）
以下、 本発明の第 9の実施形態について図面を参照しながら説明する。
図 2 1は本発明の第 9の実施形態に係る機能ブロックの検査データ出力回路の 回路構成を示している。 図 2 1に示すように、 本実施形態に係る検查デ一夕出力
回路 1 2は、 制御信号入力端子 1 3 5からの検査制御信号を受け、 所定の検查デ 一夕列を生成して出力する検查デ一夕発生部 1 2 7と、 検查データ発生部 1 2 7 と検査データ出力端子 1 2 4との間に接続され、 検査制御信号に基づいて生成さ れた検査データ列の値を反転して出力する反転データ生成部としての反転状態生 成回路 1 3 6とを有している。
以下、 前記のように構成された検査データ出力回路 1 2の動作及び該検査デ一 夕出力回路 1 2を含む機能ブロックから構成される半導体集積回路の検査方法を 説明する。
まず、 図 2 1に示す検查データ出力回路 1 2が複数の機能ブロックのうちの一 の機能プロックに含まれるとすると、 一の機能プロックが検査データ送信状態に ある場合には、 第 1の実施形態と同様に、 検査データ発生部 1 2 7において所定 の検查デ一夕列が生成されそのまま出力される。 従って、 検查デ一夕受信状態に ある他の機能ブロックに含まれる判定結果出力回路が受信した検査データ列と期 待値とを比較し良否を判定し、 判定結果を検査結果出力回路に出力する。
さらに、 検査デ一夕受信状態又は検査待機状態にある他の機能ブロックにおい て、 他の機能ブロックが検査デ一夕出力回路 1 2を有している場合に、 検査デ一 夕出力回路 1 2の反転状態生成回路 1 3 6が活性化されることにより、 検查デ一 夕発生部 1 2 7により出力される検査データ列を反転させて出力する。
図 1に基づいて具体例を説明する。
まず、 図 1に示す第 1の機能ブロック 1 0に含まれる検査データ出力回路 1 2 及び第 2の機能ブロック 2 0に含まれる検査データ出力回路 2 2が共に反転状態 生成回路 1 3 6を有する構成とし、 第 1の機能ブロック 1 0が検査データ送信状 態にあり、 第 2の機能ブロック 2 0が検査待機状態にあり、 第 3の機能ブロック 3 0が検查デ一夕受信状態にあるとする。
第 1の機能ブロック 1 0に含まれる検查デ一夕出力回路 1 2が、 例えば、 図 5 に示す時刻 t l の検查データ列を出力する際には、 第 2の機能ブロック 2 0に含
まれる検査データ出力回路 2 2は、 時刻 t 1 の検查データ列の全ビットを反転さ せた検査データ列を出力する。 ここで、 第 2の機能ブロック 2 0のトライステ一 トバッファ 2 5は前述したようにハイインピーダンス状態にされて出力が阻止さ れているため、 故障がなければ反転した検査デ一夕列は出力されない。 しかしな がら、 トライステ一トバッファ 2 5に何らかの故障があってハイインピーダンス 状態にならない場合には、 互いに異なる論理値を持つ第 1の機能ブロック 1 0と 第 2の機能ブロック 2 0との信号がブロック間信号線 2上で衝突を起こすため、 第 3の機能プロック 3 0には正常でない信号が到達する可能性が高まり、 検査の 精度を向上できる。
(第 1 0の実施形態）
以下、 本発明の第 1 0の実施形態について図面を参照しながら説明する。
図 2 2は本発明の第 1 0の実施形態に係る半導体集積回路の回路構成を示して いる。 図 2 2おいて、 図 1に示す構成要素と同一の構成要素には同一の符号を付 すことにより説明を省略する。 図 2 2に示すように、 本実施形態はブロック間信 号線 2の一部に、 例えばクロスバスィツチのように第 1の信号経路 2 a及び第 2 の信号経路 2 bを有し、 第 1及び第 2の機能ブロック 1 0 , 2 0の検查デ一夕発 生回路 1 2， 2 2はそれぞれ第 5の実施形態に示すような複数の検查デ一夕発生 部を有し、 第 3の機能ブロック 3 0は、 複数の期待値比較部を有する構成とする。 ブロック間信号線 2は、 第 1の機能ブロック 1 0の出力端子側に第 1の信号経 路 2 a及び第 2の信号経路 2 bのいずれかを選択して切り替え回路としての第 1 の経路切り替え器 9 Aが設けられ、 第 2の機能ブロック 2 0の出力端子側にも各 信号経路 2 a及び 2 bを切り替える第 2の経路切り替え器 9 Bが設けられ、 第 3 の機能ブロック 3 0の入力端子側にも各信号経路 2 a及び 2 bを切り替える第 3 の経路切り替え器 9 Cが設けられている。
以下、 前記のように構成された半導体集積回路の検査方法について図面を参照 しながら説明する。
まず、 図 1に示す第 1の機能ブロック 1 0の検査データ出力回路 1 2は、 2つ の検査データ発生部を有しており、 一方の検査データ発生部が図 2 3に示す検査 データ列を生成し、 他方の検査デ一夕発生部が図 2 4に示す検查デ一夕列を生成 し、 そのうちのいずれかを出力する構成とする。 図 2 3及び図 2 4に示すように、 各検査データ列は検査用のビット列に加えて各信号経路を切り替えるための 1ビ ットからなる経路制御信号を含んでいる。 一例として、 経路制御信号 1が第 1の 信号経路 2 aに対応し、 経路制御信号 0が第 2の信号経路 2 bに対応している。
ここで、 例えば、 検査制御信号線 3を通して図 2 3に示す検查デ一夕列を出力 する検査データ発生部を選択するとする。 この場合には、 検査データ列中の経路 制御信号 1により、 第 1の経路切り替え器 9 A及び第 3の経路切り替え器 9 Cが 作動して第 1の信号経路 2 aが選択される。 これにより、 該検查データ列が第 1 の経路切り替え器 9 A , 第 3の経路切り替え器 9 C及び第 1の信号経路 2 aを通 つて、 検査データ受信状態にある第 3の機能ブロック 3 0の判定結果出力回路 3 6に届く。
このとき、 判定結果出力回路 3 6は少なくともデータ部 （ビット 0〜ビット 3 ) を期待値と比較してその良否を判定する。
同様に、 図 2 4に示す検查デ一夕列を出力する場合には、 該検査データ列中の 経路制御信号 0により、 第 1の経路切り替え器 9 A及び第 3の経路切り替え器 9 Cが作動して第 2の信号経路 2 bが選択される。
このように本実施形態によると、 ブロック間信号線 2に複数の信号経路が設け られている場合であっても、 複数の信号経路に対応し且つ選択できる検査データ 列を用いることによりブロック間信号線 2の検査を効率良く行なえる。
Claims
1 . 請求項 1 6に記載の集積回路用機能プロックにおいて、
検査待機状態を示す制御信号に基づいて出力信号の出力を阻止する検査待機 回路をさらに備えていることを特徴とする集積回路用機能ブロック。
2 . 検査待機状態を示す制御信号に基づいて出力信号の出力を阻止する検査待 機回路を備えていることを特徴とする集積回路用機能プロック。
3 . 検査デ一夕送信状態を示す第 1の制御信号に基づいて検査データを出力す る検査デ一タ出力回路を有する第 1の機能プロックと、
検査デ—夕受信状態を示す第 2の制御信号に基づいて検査データが入力され、 入力された検査データの正否を判定し、 判定結果を出力する判定結果出力回路 を有する第 2の集積回路用機能プロックと、
前記第 1の集積回路用機能プロックに前記第 1の制御信号を出力し、 前記第 2の集積回路用機能プロックに前記第 2の制御信号を出力する検査制御出力部 と、
前記判定結果出力回路からの判定結果信号が入力され、 入力された判定結果 信号を検査結果信号として出力する検査結果出力回路とを備えていることを特 徴とする半導体集積回路。
4 . 請求項 2 3に記載の半導体集積回路において、
前記第 1集積回路用機能プロックと前記第 2の集積回路用機能プロックとを 互いに接続する複数の信号経路を持つ出力信号線と、
前記出力信号線に接続され、 前記複数の信号経路のうちのいずれか 1つを選 択して切り替える切り替え回路とをさらに備え、
前記検查デ一夕出力回路は、
前記切り替え回路を制御する経路制御信号を出力することを特徴とする半導 体集積回路。
5 . 請求項 2 3に記載の半導体集積回路において、
前記検査結果出力回路は、
前記判定結果が入力された時に前記検査結果を出力することを特徴とする半 導体集積回路。
6 . 請求項 2 3に記載の半導体集積回路において、
前記検査結果出力回路は、
前記判定結果を保持する保持手段を有していることを特徴とする半導体集積
回路。
7 . 請求項 2 3に記載の半導体集積回路において、
検査待機状態を示す第 3の制御信号に基づいて出力信号の出力を阻止する検 查待機回路を有する第 3の集積回路用機能プロックをさらに備え、
前記検査制御出力部は、
前記第 3の集積回路用機能プロックに前記第 3の制御信号を出力することを 特徴とする半導体集積回路。
8 . 請求項 2 7に記載の半導体集積回路において、
前記第 1、 第 2及び第 3の集積回路用機能プロックのうち一の集積回路用機 能ブロックと他の集積回路用機能プロックとを互いに接続する複数の信号経路 を持つ出力信号線と、
前記出力信号線に接続され、 前記複数の信号経路のうちのいずれか 1つを選 択して切り替える切り替え回路とをさらに備え、
前記検査データ出力回路は、
前記切り替え回路を制御する経路制御信号を出力することを特徴とする半導 体集積回路。
9 . 請求項 2 3に記載の半導体集積回路において、
前記第 2の集積回路用機能ブロックは複数個あり、
各第 2の集積回路用機能プロックは、 前記判定結果を保持するシフトレジス 夕を有しており、
各シフ卜レジスタは、
互いに接続されて 1つのシフトレジス夕を構成するように設けられているこ とを特徴とする半導体集積回路。
0 . 検査データ送信状態を示す第 1の制御信号に基づいて検查デ一夕を出力す る検査データ出力回路を有する第 1の機能プロックと、 検査データ受信状態を 示す第 2の制御信号に基づいて検査デ一夕が入力され、 入力された検查デ一夕
の正否を判定し、 判定結果を出力する判定結果出力回路を有する第 2の集積回 路用機能プロックと、 検査待機状態を示す第 3の制御信号に基づいて出力信号 の出力を阻止する検査待機回路を有する第 3の集積回路用機能ブロックと、 前 記第 1の集積回路用機能ブロックに前記第 1の制御信号を出力し、 前記第 2の 集積回路用機能プロックに前記第 2の制御信号を出力し、 前記第 3の集積回路 用機能プロックに前記第 3の制御信号を出力する検査制御出力部と、 前記判定 結果出力回路からの判定結果信号が入力され、 入力された判定結果信号を検査 結果信号として出力する検査結果出力回路とを有する半導体集積回路の検査方 法であって、
前記第 1の集積回路用機能ブロックの前記検查デ一夕出力回路に検査データ を出力させる前記第 1の制御信号を前記検査制御出力部に出力させる検査デー 夕送信工程と、
前記第 1の集積回路用機能プロックと接続された前記第 2の集積回路用機能 プロックの前記判定結果出力回路に検査デ一夕を受信させる前記第 2の制御信 号を前記検査制御出力部に出力させる検査データ受信工程と、
前記第 1の集積回路用機能ブロックと接続された前記第 3の集積回路用機能 プロックの前記検査待機回路に出力を阻止させる前記第 3の制御信号を前記検 査制御出力部に出力させる検査待機工程と、
前記検査結果出力回路から前記検査結果を読み出す検査結果読み出し工程と を備えていることを特徴とする半導体集積回路の検査方法。
1 . 請求項 3 0に記載の半導体集積回路の検査方法において、
前記検查データ出力回路は、 並列に出力される複数の出力信号線を有してお り、
前記検査データ送信工程は、
前記複数の出力信号線を 2つのグループに分割し、 各出力信号線に出力する 検查デ一夕を、 分割されたグループ同士が互いに異なる値を持つように且つ一
の値から他の値に変わるように出力する信号線分割初期工程と、
各グループに対してそれぞれを 2つのグループに分割し、 各出力信号線に出 力する検査データを、 分割されたグループ同士が互いに異なる値を持つように 且つ一の値から他の値に変わるように出力する信号線分割工程と、
各グループに属する出力信号線が分割できなくなるまで前記信号線分割工程 を繰り返す検査工程とを含むことを特徴とする半導体集積回路の検査方法。 2 . それぞれが論理回路又はメモリ回路等の所定の機能を持つ複数の集積回路 用機能プロックを用いて半導体集積回路を設計する半導体集積回路の設計方法 であって、
前記複数の集積回路用機能ブロックのそれぞれに、 検査データ送信状態を示 す制御信号に基づいて検査データを出力する検查デ一夕出力回路と、 検査デー 夕受信状態を示す制御信号に基づいて検査デ一夕が入力され、 入力された検査 データの正否を判定し、 判定結果を出力する判定結果出力回路と、 検査待機状 態を示す制御信号に基づいて出力信号の出力を阻止する検査待機回路とのうち の少なくとも 1つを組み込む機能プロック設計工程と、
前記機能ブロック設計工程において製造された複数の集積回路用機能ブロッ クをライブラリに登録することにより機能ブロックライブラリを作成する機能 ブロックライブラリ作成工程と、
前記機能プロックライブラリの複数の集積回路用機能プロックのうち、 所望 の半導体集積回路を得られるように集積回路用機能プロックを選択する機能ブ ロック選択工程とを備えていることを特徴とする半導体集積回路の設計方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE69836625T DE69836625D1 (de) | 1997-03-21 | 1998-03-20 | Prüfen der funktionellen blöcke in einer integrierten halbleiterschaltung |
| US09/381,377 US6708301B1 (en) | 1997-03-21 | 1998-03-20 | Functional block for integrated circuit, semiconductor integrated circuit, inspection method for semiconductor integrated circuit, and designing method therefor |
| EP98909824A EP0969289B1 (en) | 1997-03-21 | 1998-03-20 | Testing the functional blocks in a semiconductor integrated circuit |
| KR10-1999-7008378A KR100522217B1 (ko) | 1997-03-21 | 1998-03-20 | 집적회로용 기능블록, 반도체 집적회로, 반도체 집적회로의 검사방법 및 그 설계방법 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9/67667 | 1997-03-21 | ||
| JP6766797 | 1997-03-21 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| US09/381,377 A-371-Of-International US6708301B1 (en) | 1997-03-21 | 1998-03-20 | Functional block for integrated circuit, semiconductor integrated circuit, inspection method for semiconductor integrated circuit, and designing method therefor |
| US10/751,525 Continuation US20040139376A1 (en) | 1997-03-21 | 2004-01-06 | Functional block for integrated circuit, semiconductor integrated circuit, method for testing semiconductor integrated circuit, and method for designing semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| WO1998043101A1 true WO1998043101A1 (fr) | 1998-10-01 |
Family
ID=13351592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PCT/JP1998/001249 WO1998043101A1 (fr) | 1997-03-21 | 1998-03-20 | Bloc fonctionnel pour circuit integre, circuit integre a semiconducteur, procede d'inspection de circuits integres a semiconducteur, et procede de conception associe |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6708301B1 (ja) |
| EP (1) | EP0969289B1 (ja) |
| KR (1) | KR100522217B1 (ja) |
| DE (1) | DE69836625D1 (ja) |
| TW (1) | TW366450B (ja) |
| WO (1) | WO1998043101A1 (ja) |
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| KR20000076281A (ko) | 2000-12-26 |
| KR100522217B1 (ko) | 2005-10-14 |
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| AL | Designated countries for regional patents |
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|
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|
| WWP | Wipo information: published in national office |
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|
| WWG | Wipo information: grant in national office |
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|
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