JPH08248096A - 回路試験装置 - Google Patents
回路試験装置Info
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- JPH08248096A JPH08248096A JP7052432A JP5243295A JPH08248096A JP H08248096 A JPH08248096 A JP H08248096A JP 7052432 A JP7052432 A JP 7052432A JP 5243295 A JP5243295 A JP 5243295A JP H08248096 A JPH08248096 A JP H08248096A
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Abstract
(57)【要約】
【目的】 試験対象となる機能ブロックの入出力に各種
の付加回路が接続されても、各機能ブロックを試験する
本来のテストパターンを用いて試験することができる回
路試験装置を提供する。 【構成】 パターン発生器１１から被試験回路ＤＵＴに
与えるテストパターンに付加回路で与えられるパターン
変換とは逆の関係のパターン変換を与えるパターン変換
手段２０を設けて構成する。
の付加回路が接続されても、各機能ブロックを試験する
本来のテストパターンを用いて試験することができる回
路試験装置を提供する。 【構成】 パターン発生器１１から被試験回路ＤＵＴに
与えるテストパターンに付加回路で与えられるパターン
変換とは逆の関係のパターン変換を与えるパターン変換
手段２０を設けて構成する。
Description
【０００１】
【産業上の利用分野】この発明は例えばＩＣ内に各種の
機能ブロックを集積した構成のＩＣ或はボードに各種の
機能ブロックを実装した構造の回路装置を試験する回路
試験装置に関する。
機能ブロックを集積した構成のＩＣ或はボードに各種の
機能ブロックを実装した構造の回路装置を試験する回路
試験装置に関する。
【０００２】
【従来の技術】図１５に一般的な回路試験装置の概略の
構成を示す。図中１０は回路試験装置の全体を示す。回
路試験装置１０はパターン発生器１１と、このパターン
発生器１１から出力されるパターンデータから実波形を
生成する波形生成器１２と、論理比較器１３とによって
構成される。
構成を示す。図中１０は回路試験装置の全体を示す。回
路試験装置１０はパターン発生器１１と、このパターン
発生器１１から出力されるパターンデータから実波形を
生成する波形生成器１２と、論理比較器１３とによって
構成される。
【０００３】波形生成器１２で生成されるパターン信号
を被試験回路ＤＵＴの入力端子群に与え、その応答出力
を論理比較器１３に取込む。論理比較器１３にはパター
ン発生器１１から期待値パターン信号が与えられ、この
期待値パターン信号と被試験回路ＤＵＴの応答出力とを
論理比較し、不一致の発生を検出して不良個所を特定す
る等して良否の判定を行なう。
を被試験回路ＤＵＴの入力端子群に与え、その応答出力
を論理比較器１３に取込む。論理比較器１３にはパター
ン発生器１１から期待値パターン信号が与えられ、この
期待値パターン信号と被試験回路ＤＵＴの応答出力とを
論理比較し、不一致の発生を検出して不良個所を特定す
る等して良否の判定を行なう。
【０００４】パターン発生器１１から出力されるパター
ンデータは被試験回路ＤＵＴの機能及び回路規模或は試
験の目的別等に応じて各種用意される。従って新種の回
路装置（ＩＣ又はボード上に実装された回路装置）を試
験するには、その回路装置に適合したパターンデータ
（テストパターンデータ及び期待値パターンデータ）を
用意しなければならない。パターンデータは一般にソフ
トウエアにより発生させる仕組になっており、そのプロ
グラムの開発には多くの人手と時間を費すのが現状であ
る。
ンデータは被試験回路ＤＵＴの機能及び回路規模或は試
験の目的別等に応じて各種用意される。従って新種の回
路装置（ＩＣ又はボード上に実装された回路装置）を試
験するには、その回路装置に適合したパターンデータ
（テストパターンデータ及び期待値パターンデータ）を
用意しなければならない。パターンデータは一般にソフ
トウエアにより発生させる仕組になっており、そのプロ
グラムの開発には多くの人手と時間を費すのが現状であ
る。
【０００５】ところで、ＩＣの集積度向上に伴なって１
つのＩＣ内に例えばメモリ、中央演算手段、ロジック回
路等の機能ブロックを混在して集積化する傾向がある。
またプリント配線基板にメモリ、中央演算手段、ロジッ
ク回路等の機能ブロックを実装して回路装置を構成する
場合もある。これらの各機能ブロックはＩＣ内部或は配
線基板内で相互に接続されて動作するため、外部から各
機能ブロック別に区分けして試験することができない不
都合が生じる。
つのＩＣ内に例えばメモリ、中央演算手段、ロジック回
路等の機能ブロックを混在して集積化する傾向がある。
またプリント配線基板にメモリ、中央演算手段、ロジッ
ク回路等の機能ブロックを実装して回路装置を構成する
場合もある。これらの各機能ブロックはＩＣ内部或は配
線基板内で相互に接続されて動作するため、外部から各
機能ブロック別に区分けして試験することができない不
都合が生じる。
【０００６】このため、各機能ブロック別に区分けして
試験することを可能とするために、実働のための回路配
線とは別に例えば図１６に示すように各機能ブロック
Ａ，Ｂ，Ｃ，Ｄ毎に付加回路ＲＡ，ＲＢ，ＲＣ，ＲＤと
ＭＡ，ＭＢ，ＭＣ，ＭＤとを設け、これらの付加回路Ｒ
Ａ〜ＲＤとＭＡ〜ＭＤによって各機能ブロック別にテス
トパターンを与え、その応答出力を各機能ブロック別に
取出すことができる工夫が考えられている。
試験することを可能とするために、実働のための回路配
線とは別に例えば図１６に示すように各機能ブロック
Ａ，Ｂ，Ｃ，Ｄ毎に付加回路ＲＡ，ＲＢ，ＲＣ，ＲＤと
ＭＡ，ＭＢ，ＭＣ，ＭＤとを設け、これらの付加回路Ｒ
Ａ〜ＲＤとＭＡ〜ＭＤによって各機能ブロック別にテス
トパターンを与え、その応答出力を各機能ブロック別に
取出すことができる工夫が考えられている。
【０００７】つまり、付加回路ＭＡ〜ＭＤはモード切替
用のレジスタを構成し、入力端子ＭＴから例えば「１，
０，０，０」の直列データを入力し、付加回路ＭＡに
「１」論理を、ＭＢ〜ＭＤに「０」論理を記憶させる。
これと共にその記憶出力を各機能ブロックＡ〜Ｄのモー
ド切替端子ＭＯＤに与えることにより、例えば「１」論
理を与えた機能ブロックＡだけを動作モードに設定し、
他の「０」論理が与えられた機能ブロックＢ〜Ｄを非動
作モードに設定することができる。
用のレジスタを構成し、入力端子ＭＴから例えば「１，
０，０，０」の直列データを入力し、付加回路ＭＡに
「１」論理を、ＭＢ〜ＭＤに「０」論理を記憶させる。
これと共にその記憶出力を各機能ブロックＡ〜Ｄのモー
ド切替端子ＭＯＤに与えることにより、例えば「１」論
理を与えた機能ブロックＡだけを動作モードに設定し、
他の「０」論理が与えられた機能ブロックＢ〜Ｄを非動
作モードに設定することができる。
【０００８】各付加回路ＭＡ〜ＭＤの状態を一旦リセッ
トし、入力端子ＭＴから「０，１，０，０」を入力した
場合は、機能ブロックＢだけを動作モードとし、他を非
動作モードに設定することができる。このようにして各
機能ブロックＡ〜Ｄを各別に動作モードに設定すること
ができるように構成すると共に、他の付加回路ＲＡ〜Ｒ
Ｄは各機能ブロックＡ〜Ｄの各入力端子数及び出力端子
数の和に等しいビットを持つシフトレジスタで構成し、
各シフトレジスタを縦続接続し、入力端子ＰＴから例え
ば機能ブロックＡに与えるべき直列化したテストパター
ンを入力し、そのテストパターンが機能ブロックＡの全
入力端子に揃った位置にシフトされた時点で、そのテス
トパターンを機能ブロックＡに入力し、その応答出力を
付加回路ＲＡの後部のビット位置に読出し、その読出し
た応答出力信号を付加回路ＲＢ〜ＲＤを通じて出力端子
ＱＴに出力させることにより機能ブロックＡの応答出力
を取出すことができる。この応答出力を並列化処理する
ことにより従来通り、試験装置１０に設けられている論
理比較器１３で期待値パターンと比較し、良否を判定す
ることができる。
トし、入力端子ＭＴから「０，１，０，０」を入力した
場合は、機能ブロックＢだけを動作モードとし、他を非
動作モードに設定することができる。このようにして各
機能ブロックＡ〜Ｄを各別に動作モードに設定すること
ができるように構成すると共に、他の付加回路ＲＡ〜Ｒ
Ｄは各機能ブロックＡ〜Ｄの各入力端子数及び出力端子
数の和に等しいビットを持つシフトレジスタで構成し、
各シフトレジスタを縦続接続し、入力端子ＰＴから例え
ば機能ブロックＡに与えるべき直列化したテストパター
ンを入力し、そのテストパターンが機能ブロックＡの全
入力端子に揃った位置にシフトされた時点で、そのテス
トパターンを機能ブロックＡに入力し、その応答出力を
付加回路ＲＡの後部のビット位置に読出し、その読出し
た応答出力信号を付加回路ＲＢ〜ＲＤを通じて出力端子
ＱＴに出力させることにより機能ブロックＡの応答出力
を取出すことができる。この応答出力を並列化処理する
ことにより従来通り、試験装置１０に設けられている論
理比較器１３で期待値パターンと比較し、良否を判定す
ることができる。
【０００９】このようにして各機能ブロックＡ〜Ｄを各
別に動作モードに設定し、その動作モードに設定された
機能ブロックに直列化したテストパターンを与えその応
答出力を直列信号で出力端子ＱＴから取出して並列化処
理することにより、各機能ブロックＡ〜Ｄを各別に試験
することができる。図１７は付加回路の他の例を示す。
この例では高速動作型の機能ブロックの場合を示す。高
速動型の機能ブロックＨＳＰとしては例えば高速メモリ
が考えられる。高速メモリにデータを書き込み、読出す
には、その入力側及び出力側に整時回路ＴＭＩ1 ，ＴＭ
Ｉ2 を接続し、これら整時回路ＴＭＩ1 ，ＴＭＩ2 で整
時しながら書き込みと、読出を行なっている。
別に動作モードに設定し、その動作モードに設定された
機能ブロックに直列化したテストパターンを与えその応
答出力を直列信号で出力端子ＱＴから取出して並列化処
理することにより、各機能ブロックＡ〜Ｄを各別に試験
することができる。図１７は付加回路の他の例を示す。
この例では高速動作型の機能ブロックの場合を示す。高
速動型の機能ブロックＨＳＰとしては例えば高速メモリ
が考えられる。高速メモリにデータを書き込み、読出す
には、その入力側及び出力側に整時回路ＴＭＩ1 ，ＴＭ
Ｉ2 を接続し、これら整時回路ＴＭＩ1 ，ＴＭＩ2 で整
時しながら書き込みと、読出を行なっている。
【００１０】このように整時回路ＴＭＩ1 ，ＴＭＩ2 の
ような付加回路が付加された高速機能ブロックＨＳＰを
試験するには、付加回路で遅れる遅延時間を期待値パタ
ーンに与え、機能ブロックから出力される応答出力信号
と期待値パターン信号のタイミングを合せて論理比較器
に与える必要がある。
ような付加回路が付加された高速機能ブロックＨＳＰを
試験するには、付加回路で遅れる遅延時間を期待値パタ
ーンに与え、機能ブロックから出力される応答出力信号
と期待値パターン信号のタイミングを合せて論理比較器
に与える必要がある。
【００１１】
【発明が解決しようとする課題】上述したように、試験
すべき機能ブロックに付加回路が付加された場合、回路
試験装置１０ではパターン発生器１１から発生させるテ
ストパターンに各種の付加回路の違いに対応して変更を
加えなくてはならない。特に各機能ブロックＡ〜Ｄに対
するテストパターンデータが既に開発されているに係わ
らず、付加回路が異なるために、再度テストパターンデ
ータの発生プログラムを開発しなくてはならなくなるた
め、その経済的な損失は大きい。
すべき機能ブロックに付加回路が付加された場合、回路
試験装置１０ではパターン発生器１１から発生させるテ
ストパターンに各種の付加回路の違いに対応して変更を
加えなくてはならない。特に各機能ブロックＡ〜Ｄに対
するテストパターンデータが既に開発されているに係わ
らず、付加回路が異なるために、再度テストパターンデ
ータの発生プログラムを開発しなくてはならなくなるた
め、その経済的な損失は大きい。
【００１２】この発明の目的は付加回路の有無を問わず
に、同一のテストパターンデータを使って共通の機能ブ
ロックを試験することができる回路試験装置を提供しよ
うとするものである。
に、同一のテストパターンデータを使って共通の機能ブ
ロックを試験することができる回路試験装置を提供しよ
うとするものである。
【００１３】
【課題を解決するための手段】この発明ではパターン発
生器と非試験回路との間にパターン変換手段を設ける。
このパターン変換手段は予めの設定に応じて、テストパ
ターンデータを各種付加回路の機能に対応したテストパ
ターンに変換する機能を持つ。更には、パターン変換手
段には付加回路別に対応する変換機能ブロックを複数設
け、被試験回路に付加された付加回路に応じてこれらの
変換機能ブロックの中から適宜に選択して作動させる選
択手段が設けられる。
生器と非試験回路との間にパターン変換手段を設ける。
このパターン変換手段は予めの設定に応じて、テストパ
ターンデータを各種付加回路の機能に対応したテストパ
ターンに変換する機能を持つ。更には、パターン変換手
段には付加回路別に対応する変換機能ブロックを複数設
け、被試験回路に付加された付加回路に応じてこれらの
変換機能ブロックの中から適宜に選択して作動させる選
択手段が設けられる。
【００１４】従ってこの発明によれば被試験回路装置に
付加された付加回路に応じて、パターン変換手段に設け
た複数の変換機能ブロックの中から適当な変換機能ブロ
ックを選択し、この変換機能ブロックを用いてテストパ
ターンデータを付加回路を通過可能な形態のテストパタ
ーンデータに変換する。付加回路が存在しない機能ブロ
ックを試験する場合には、パターン変換手段では何れの
パターン変換機能ブロックをも選択せずに、パターン発
生器から与えられるテストパターンをパターン変換せず
に通過させ、本来のテストパターンとして波形生成器に
入力する。
付加された付加回路に応じて、パターン変換手段に設け
た複数の変換機能ブロックの中から適当な変換機能ブロ
ックを選択し、この変換機能ブロックを用いてテストパ
ターンデータを付加回路を通過可能な形態のテストパタ
ーンデータに変換する。付加回路が存在しない機能ブロ
ックを試験する場合には、パターン変換手段では何れの
パターン変換機能ブロックをも選択せずに、パターン発
生器から与えられるテストパターンをパターン変換せず
に通過させ、本来のテストパターンとして波形生成器に
入力する。
【００１５】よってこの発明によれば共通のテストパタ
ーンデータを用いて付加回路付の機能ブロック及び付加
回路なしの機能ブロックの何れでも試験することができ
る。
ーンデータを用いて付加回路付の機能ブロック及び付加
回路なしの機能ブロックの何れでも試験することができ
る。
【００１６】
【実施例】図１にこの発明の概念構成図を示す。図中１
０は回路試験装置、１１はこの回路試験装置１０を構成
するパターン発生器、１２は波形生成器、１３は論理比
較器、ＤＵＴは被試験回路を示す点は従来の説明と同じ
である。この発明ではパターン発生器１１と被試験回路
ＤＵＴとの間にパターン変換手段２０を設ける。このパ
ターン変換手段２０は複数の変換機能ブロック２０Ａ，
２０Ｂと、これらの変換機能ブロック２０Ａ，２０Ｂを
選択して回路の系に接続する選択手段２１Ａ，２１Ｂと
を具備する。
０は回路試験装置、１１はこの回路試験装置１０を構成
するパターン発生器、１２は波形生成器、１３は論理比
較器、ＤＵＴは被試験回路を示す点は従来の説明と同じ
である。この発明ではパターン発生器１１と被試験回路
ＤＵＴとの間にパターン変換手段２０を設ける。このパ
ターン変換手段２０は複数の変換機能ブロック２０Ａ，
２０Ｂと、これらの変換機能ブロック２０Ａ，２０Ｂを
選択して回路の系に接続する選択手段２１Ａ，２１Ｂと
を具備する。
【００１７】図示の例では選択手段２１Ａと２１Ｂの切
換状態に応じてスルーの状態と、変換機能ブロック
２０Ａの変換機能だけを利用する状態と、変換機能ブ
ロック２０Ｂの変換機能だけを利用する状態と、変換
機能ブロック２０Ａと２０Ｂの双方の変換機能を利用す
る状態の４つのモードに切替ることができるように構成
した場合を示す。
換状態に応じてスルーの状態と、変換機能ブロック
２０Ａの変換機能だけを利用する状態と、変換機能ブ
ロック２０Ｂの変換機能だけを利用する状態と、変換
機能ブロック２０Ａと２０Ｂの双方の変換機能を利用す
る状態の４つのモードに切替ることができるように構成
した場合を示す。
【００１８】変換機能ブロック２０Ａは例えばテストパ
ターンデータの任意のビットのデータを任意の時間遅延
させることができる変換機能を持ち、変換機能ブロック
２０Ｂは例えばパラレルのテストパターンデータをシリ
アルのテストパターンデータに変換する機能を持つ変換
機能ブロックであるものとする。つまり、これらの変換
機能ブロック２０Ａ，２０Ｂが変換するパターン変換は
被試験回路ＤＵＴに付加した付加回路で与えられるパタ
ーン変換の逆のパターン関係となる。例えば図１６に示
した被試験回路に付加した付加回路ＲＡ〜ＲＤはシリア
ルパターン信号をパラレルパターン信号に変換するか
ら、この付加回路ＲＡ〜ＲＤに対応する変換機能ブロッ
ク２０Ｂは、その逆のパターンであるパラレル信号をシ
リアル信号に変換するパターン変換を行なう。他の例と
しては図１７に示した被試験回路では機能ブロックＨＳ
Ｐに与えるテストパターンを整時動作で遅延させるパタ
ーン変換を行なうから、変換機能ブロック２０Ａはその
逆のパターン変換である、期待値パターンに付加回路で
与えられる遅延と同じ遅延を与えるパターン変換を行な
う。
ターンデータの任意のビットのデータを任意の時間遅延
させることができる変換機能を持ち、変換機能ブロック
２０Ｂは例えばパラレルのテストパターンデータをシリ
アルのテストパターンデータに変換する機能を持つ変換
機能ブロックであるものとする。つまり、これらの変換
機能ブロック２０Ａ，２０Ｂが変換するパターン変換は
被試験回路ＤＵＴに付加した付加回路で与えられるパタ
ーン変換の逆のパターン関係となる。例えば図１６に示
した被試験回路に付加した付加回路ＲＡ〜ＲＤはシリア
ルパターン信号をパラレルパターン信号に変換するか
ら、この付加回路ＲＡ〜ＲＤに対応する変換機能ブロッ
ク２０Ｂは、その逆のパターンであるパラレル信号をシ
リアル信号に変換するパターン変換を行なう。他の例と
しては図１７に示した被試験回路では機能ブロックＨＳ
Ｐに与えるテストパターンを整時動作で遅延させるパタ
ーン変換を行なうから、変換機能ブロック２０Ａはその
逆のパターン変換である、期待値パターンに付加回路で
与えられる遅延と同じ遅延を与えるパターン変換を行な
う。
【００１９】図２に変換機能ブロック２０Ａの具体的な
実施例を示す。図示する２０Ａ1 〜２０Ａn はパターン
発生器１１が出力するテストパターンデータのビット数
に対応して設けた変換機能ブロックを示す。各変換機能
ブロック２０Ａ1 〜２０Ａnは複数のフリップフロップ
ＦＦ1 〜ＦＦP が縦続接続されて構成したフリップフロ
ップ列と、このフリップフロップ列の各フリップフロッ
プＦＦ1 〜ＦＦP の遅延出力を選択して取出すためのセ
レクタＳＬ１とによって可変遅延回路を構成している。
セレクタＳＬ１には設定用レジスタＲＧが接続され、こ
の設定用レジスタＲＧに設定したデータの値によって入
力端子０〜Ｐの何れか一つの信号を出力端子ＴＰに取出
す。
実施例を示す。図示する２０Ａ1 〜２０Ａn はパターン
発生器１１が出力するテストパターンデータのビット数
に対応して設けた変換機能ブロックを示す。各変換機能
ブロック２０Ａ1 〜２０Ａnは複数のフリップフロップ
ＦＦ1 〜ＦＦP が縦続接続されて構成したフリップフロ
ップ列と、このフリップフロップ列の各フリップフロッ
プＦＦ1 〜ＦＦP の遅延出力を選択して取出すためのセ
レクタＳＬ１とによって可変遅延回路を構成している。
セレクタＳＬ１には設定用レジスタＲＧが接続され、こ
の設定用レジスタＲＧに設定したデータの値によって入
力端子０〜Ｐの何れか一つの信号を出力端子ＴＰに取出
す。
【００２０】従って被試験回路ＤＵＴに付加された付加
回路の遅延量と等しい遅延量に設定することにより、ｎ
ビットのテストパターンデータの内の任意のビットのデ
ータを任意の時間（フリップフロップ列の段数Ｐの範囲
内）遅延させることができる。従ってテストパターンデ
ータの中の期待値パターンデータに相当するビットのデ
ータを付加回路の遅延時間と同じ遅延時間だけ遅延させ
て論理比較器１３に与えることにより、図１７に示した
ような整時回路ＴＭＩ1 ，ＴＭＩ2 が書込側及び読出し
側に付加された機能ブロックＨＳＰも通常のテストパタ
ーンデータによって試験することができる。
回路の遅延量と等しい遅延量に設定することにより、ｎ
ビットのテストパターンデータの内の任意のビットのデ
ータを任意の時間（フリップフロップ列の段数Ｐの範囲
内）遅延させることができる。従ってテストパターンデ
ータの中の期待値パターンデータに相当するビットのデ
ータを付加回路の遅延時間と同じ遅延時間だけ遅延させ
て論理比較器１３に与えることにより、図１７に示した
ような整時回路ＴＭＩ1 ，ＴＭＩ2 が書込側及び読出し
側に付加された機能ブロックＨＳＰも通常のテストパタ
ーンデータによって試験することができる。
【００２１】図３は変換機能ブロック２０Ｂの具体的な
実施例を示す。この変換機能ブロック２０Ｂはｎビット
のパラレル型式のテストパターンデータをシリアル型式
のテストパターンデータに変換する機能を具備する。こ
のためにｎビット入力を１ビット列のシリアル信号に変
換するセレクタＳＬ２1 ，ＳＬ２2 を含むセレクタ群Ｓ
Ｌ２と、このセレクタ群ＳＬ２の動作を制御するための
制御信号を生成するシーケンスメモリＳＱと、このシー
ケンスメモリＳＱにアドレス信号を与えて制御信号を読
出すシーケンス制御器ＳＱＣとによって構成することが
できる。
実施例を示す。この変換機能ブロック２０Ｂはｎビット
のパラレル型式のテストパターンデータをシリアル型式
のテストパターンデータに変換する機能を具備する。こ
のためにｎビット入力を１ビット列のシリアル信号に変
換するセレクタＳＬ２1 ，ＳＬ２2 を含むセレクタ群Ｓ
Ｌ２と、このセレクタ群ＳＬ２の動作を制御するための
制御信号を生成するシーケンスメモリＳＱと、このシー
ケンスメモリＳＱにアドレス信号を与えて制御信号を読
出すシーケンス制御器ＳＱＣとによって構成することが
できる。
【００２２】尚、ここでは説明を簡素に済ませるため
に、被試験機能ブロックとして図４に示す４端子入力、
４端子出力型の機能ブロックＡを試験するものとして説
明する。機能ブロックＡは例えばＩＣ或は配線基板に実
装した被試験回路ＤＵＴの一部を構成し、入力端子Ｄ1
〜Ｄ4 及び出力端子Ｑ1 〜Ｑ4 は実際には被試験回路Ｄ
ＵＴの内部において他の機能ブロック（図４には特に図
示していない）等に接続され実動するものとする。
に、被試験機能ブロックとして図４に示す４端子入力、
４端子出力型の機能ブロックＡを試験するものとして説
明する。機能ブロックＡは例えばＩＣ或は配線基板に実
装した被試験回路ＤＵＴの一部を構成し、入力端子Ｄ1
〜Ｄ4 及び出力端子Ｑ1 〜Ｑ4 は実際には被試験回路Ｄ
ＵＴの内部において他の機能ブロック（図４には特に図
示していない）等に接続され実動するものとする。
【００２３】ＲＡは機能ブロックＡを被試験回路ＤＵＴ
内で単独で試験するために付加した付加回路を示す。こ
の場合の付加回路ＲＡはフリップフロップＦＦ11〜ＦＦ
14及びＦＦ21〜ＦＦ24を縦続接続したシフトレジスタと
した場合を示す。フリップフロップＦＦ11〜ＦＦ14は機
能ブロックＡの入力端子Ｄ1 〜Ｄ4 に並列データを入力
するためのシフトレジスタを構成し、フリップフロップ
ＦＦ21〜ＦＦ24は機能ブロックＡの出力端子Ｑ1 〜Ｑ4
から出力される機能ブロックＡの応答出力を読み取って
シリアルデータとして出力端子ＱＴに出力するためのシ
フトレジスタを構成している。入力側のシフトレジスタ
と出力側のシフトレジスタは配線ＬＬによって縦続接続
し、機能ブロックＡ以外の機能ブロックを試験する場合
は、テストパターン信号をその被試験機能ブロックに付
加された付加回路に伝達できるように構成される。
内で単独で試験するために付加した付加回路を示す。こ
の場合の付加回路ＲＡはフリップフロップＦＦ11〜ＦＦ
14及びＦＦ21〜ＦＦ24を縦続接続したシフトレジスタと
した場合を示す。フリップフロップＦＦ11〜ＦＦ14は機
能ブロックＡの入力端子Ｄ1 〜Ｄ4 に並列データを入力
するためのシフトレジスタを構成し、フリップフロップ
ＦＦ21〜ＦＦ24は機能ブロックＡの出力端子Ｑ1 〜Ｑ4
から出力される機能ブロックＡの応答出力を読み取って
シリアルデータとして出力端子ＱＴに出力するためのシ
フトレジスタを構成している。入力側のシフトレジスタ
と出力側のシフトレジスタは配線ＬＬによって縦続接続
し、機能ブロックＡ以外の機能ブロックを試験する場合
は、テストパターン信号をその被試験機能ブロックに付
加された付加回路に伝達できるように構成される。
【００２４】尚、出力側に接続したフリップフロップＦ
Ｆ21〜ＦＦ24はデータの読取端子とクロックの入力端子
がそれぞれ２入力型とした場合を示す。つまりクロック
入力端子ＣＨ３を設け、このクロック入力端子ＣＨ３に
入力するクロックＣＫ3 により、被試験機能ブロックＡ
の出力をフリップフロップＦＦ21〜ＦＦ23に記憶する動
作を行なう。これと共に、クロックＣＫ3 により記憶し
たデータはクロックＣＫ1 によりシフトされて出力端子
ＱＴに出力される。
Ｆ21〜ＦＦ24はデータの読取端子とクロックの入力端子
がそれぞれ２入力型とした場合を示す。つまりクロック
入力端子ＣＨ３を設け、このクロック入力端子ＣＨ３に
入力するクロックＣＫ3 により、被試験機能ブロックＡ
の出力をフリップフロップＦＦ21〜ＦＦ23に記憶する動
作を行なう。これと共に、クロックＣＫ3 により記憶し
たデータはクロックＣＫ1 によりシフトされて出力端子
ＱＴに出力される。
【００２５】図４に示すＰＴは付加回路ＲＡから導出し
た入力端子を示す。この例では正相信号を入力できるよ
うに構成した場合を示す。ＣＨ１はフリップフロップＦ
Ｆ11〜ＦＦ14及びＦＦ21〜ＦＦ24によって構成されるシ
フトレジスタに駆動クロックＣＫ1 を与える入力端子、
ＣＨ２は機能ブロックＡに動作クロックＣＫ2 を与える
入力端子を示す。
た入力端子を示す。この例では正相信号を入力できるよ
うに構成した場合を示す。ＣＨ１はフリップフロップＦ
Ｆ11〜ＦＦ14及びＦＦ21〜ＦＦ24によって構成されるシ
フトレジスタに駆動クロックＣＫ1 を与える入力端子、
ＣＨ２は機能ブロックＡに動作クロックＣＫ2 を与える
入力端子を示す。
【００２６】機能ブロックＡを付加回路ＲＡがない状態
で試験する場合のテストパターンデータは図５Ａに示す
ように１ベクタ毎にＤ１−１，Ｄ２−１，Ｄ３−１，Ｄ
４−１の４ビットのパラレルデータの形態でパターン発
生器１１から出力される。パターン発生器１１からはテ
ストパターンデータＤ１−１，Ｄ２−１，Ｄ３−１，Ｄ
４−１…の他にテストパターンデータが出力されたこと
を表わす図５Ｂに示すベクタクロックＣＫB を出力す
る。
で試験する場合のテストパターンデータは図５Ａに示す
ように１ベクタ毎にＤ１−１，Ｄ２−１，Ｄ３−１，Ｄ
４−１の４ビットのパラレルデータの形態でパターン発
生器１１から出力される。パターン発生器１１からはテ
ストパターンデータＤ１−１，Ｄ２−１，Ｄ３−１，Ｄ
４−１…の他にテストパターンデータが出力されたこと
を表わす図５Ｂに示すベクタクロックＣＫB を出力す
る。
【００２７】このベクタクロックＣＫB を図３に示した
シーケンス制御器ＳＱＣに与える。シーケンス制御器Ｓ
ＱＣはベクタクロックＣＫB を受け取ると、テストパタ
ーンデータのビット幅倍の速度のアドレス信号ＡＤＲ
（図５Ｅ）を発生する。つまり、この例では４倍速のア
ドレス信号ＡＤＲを生成し、このアドレス信号ＡＤＲを
シーケンスメモリＳＱに与える。これと共に、シーケン
ス制御器ＳＱＣにはシーケンスメモリＳＱの読出開始ア
ドレスと終了アドレスが記憶されており、発生アドレス
が読出終了アドレスに達する毎にアドレスを開始アドレ
スに戻すと共に、パターン発生器１１に次のテストパタ
ーンデータを出力させるための信号ＥＮＤ（図５Ｄ）を
送り出す。従ってパターン発生器１１は信号ＥＮＤを受
け取ると、次のベクタのテストパターンデータＤ１−
２，Ｄ２−２，Ｄ３−２，Ｄ４−２を出力する。
シーケンス制御器ＳＱＣに与える。シーケンス制御器Ｓ
ＱＣはベクタクロックＣＫB を受け取ると、テストパタ
ーンデータのビット幅倍の速度のアドレス信号ＡＤＲ
（図５Ｅ）を発生する。つまり、この例では４倍速のア
ドレス信号ＡＤＲを生成し、このアドレス信号ＡＤＲを
シーケンスメモリＳＱに与える。これと共に、シーケン
ス制御器ＳＱＣにはシーケンスメモリＳＱの読出開始ア
ドレスと終了アドレスが記憶されており、発生アドレス
が読出終了アドレスに達する毎にアドレスを開始アドレ
スに戻すと共に、パターン発生器１１に次のテストパタ
ーンデータを出力させるための信号ＥＮＤ（図５Ｄ）を
送り出す。従ってパターン発生器１１は信号ＥＮＤを受
け取ると、次のベクタのテストパターンデータＤ１−
２，Ｄ２−２，Ｄ３−２，Ｄ４−２を出力する。
【００２８】シーケンス制御器ＳＱＣから出力されるア
ドレス信号ＡＤＲは図５Ｅに示すように、この例では１
０，１１，１２，１３の４アドレスとする。セレクタ群
ＳＬ２にはパラレルデータをシリアルデータに変換する
ためのセレクタＳＬ２1 と、これとは別に、逆相のシリ
アルデータを得るためのセレクタＳＬ２2 及び被試験回
路ＤＵＴで必要なクロックＣＫ1 ，ＣＫ2 ，ＣＫ3 を波
形生成回路１３から発生させるためのパターンを出力す
るセレクタＳＬ２3 〜ＳＬ２5 を設けた場合を示す。
ドレス信号ＡＤＲは図５Ｅに示すように、この例では１
０，１１，１２，１３の４アドレスとする。セレクタ群
ＳＬ２にはパラレルデータをシリアルデータに変換する
ためのセレクタＳＬ２1 と、これとは別に、逆相のシリ
アルデータを得るためのセレクタＳＬ２2 及び被試験回
路ＤＵＴで必要なクロックＣＫ1 ，ＣＫ2 ，ＣＫ3 を波
形生成回路１３から発生させるためのパターンを出力す
るセレクタＳＬ２3 〜ＳＬ２5 を設けた場合を示す。
【００２９】これらのセレクタＳＬ２1 〜ＳＬ２5 はシ
ーケンスメモリＳＱから読出される制御信号によって制
御される。このためシーケンスメモリＳＱにはこの例で
は５個の記憶領域ＳＱ1 〜ＳＱ5 を設け、各記憶領域Ｓ
Ｑ1 〜ＳＱ5 から各セレクタＳＬ２1 〜ＳＬ２5 に与え
る制御信号を読出す。図６にシーケンスメモリＳＱの記
憶領域ＳＱ1 とＳＱ2 に設定したデータの内容を示す。
記憶領域ＳＱ1 の第１アドレス「１０」にはこの例では
「０１００」を記憶した場合を示す。このデータは図７
に示すセレクタＳＬ２の真理値表に示すように、テスト
パターンデータの中の第４ビットのパターンデータＤ４
を選択する動作を行なわせる制御信号とされる。また、
記憶領域ＳＱ1 の第２アドレス「１１」には「００１
１」を書込む。この「００１１」は図７の真理値表に示
すように、テストパターンデータの中の第３ビットのパ
ターンデータＤ３を選択する動作を行なわせる制御信号
とされる。記憶領域ＳＱ1 の第３アドレス「１２」には
「００１０」を書込む。この「００１０」は図７の真理
値表に示すように、テストパターンデータの中の第２ビ
ットのパターンデータＤ2 を選択する動作を行なわせる
制御信号とされる。記憶領域ＳＱ1 の第４アドレス「１
３」には「０００１」を書込む。この「０００１」は図
７の真理値表に示すようにテストパターンデータの第１
ビットのパターンデータＤ1 を選択する動作を行なわせ
る制御信号とされる。
ーケンスメモリＳＱから読出される制御信号によって制
御される。このためシーケンスメモリＳＱにはこの例で
は５個の記憶領域ＳＱ1 〜ＳＱ5 を設け、各記憶領域Ｓ
Ｑ1 〜ＳＱ5 から各セレクタＳＬ２1 〜ＳＬ２5 に与え
る制御信号を読出す。図６にシーケンスメモリＳＱの記
憶領域ＳＱ1 とＳＱ2 に設定したデータの内容を示す。
記憶領域ＳＱ1 の第１アドレス「１０」にはこの例では
「０１００」を記憶した場合を示す。このデータは図７
に示すセレクタＳＬ２の真理値表に示すように、テスト
パターンデータの中の第４ビットのパターンデータＤ４
を選択する動作を行なわせる制御信号とされる。また、
記憶領域ＳＱ1 の第２アドレス「１１」には「００１
１」を書込む。この「００１１」は図７の真理値表に示
すように、テストパターンデータの中の第３ビットのパ
ターンデータＤ３を選択する動作を行なわせる制御信号
とされる。記憶領域ＳＱ1 の第３アドレス「１２」には
「００１０」を書込む。この「００１０」は図７の真理
値表に示すように、テストパターンデータの中の第２ビ
ットのパターンデータＤ2 を選択する動作を行なわせる
制御信号とされる。記憶領域ＳＱ1 の第４アドレス「１
３」には「０００１」を書込む。この「０００１」は図
７の真理値表に示すようにテストパターンデータの第１
ビットのパターンデータＤ1 を選択する動作を行なわせ
る制御信号とされる。
【００３０】従ってシーケンス制御器ＳＱＣからアドレ
ス信号ＡＤＲが「１０，１１，１２，１３」の値に与え
られることによりシーケンスメモリＳＱの記憶領域ＳＱ
1 からは図５Ｆに示すように「０１００」，「００１
１」，「００１０」，「０００１」の制御信号ＳＦ（図
５Ｆ）が読出され、この制御信号ＳＦがセレクタＳＬ２
1 に与えられることにより、セレクタＳＬ２1 は図５Ｈ
に示すようにテストパターンデータの第４ビットのパタ
ーンデータＤ４−１からＤ３−１，Ｄ２−１，Ｄ１−１
の順に選択し、出力端子ｍ1 からこれらのパターンデー
タＤ４−１，Ｄ３−１，Ｄ２−１，Ｄ１−１を順次出力
する。
ス信号ＡＤＲが「１０，１１，１２，１３」の値に与え
られることによりシーケンスメモリＳＱの記憶領域ＳＱ
1 からは図５Ｆに示すように「０１００」，「００１
１」，「００１０」，「０００１」の制御信号ＳＦ（図
５Ｆ）が読出され、この制御信号ＳＦがセレクタＳＬ２
1 に与えられることにより、セレクタＳＬ２1 は図５Ｈ
に示すようにテストパターンデータの第４ビットのパタ
ーンデータＤ４−１からＤ３−１，Ｄ２−１，Ｄ１−１
の順に選択し、出力端子ｍ1 からこれらのパターンデー
タＤ４−１，Ｄ３−１，Ｄ２−１，Ｄ１−１を順次出力
する。
【００３１】最終アドレス「１３」でパターンデータＤ
１−１を選択した時点で、シーケンス制御器ＳＱＣがパ
ターン要求信号ＥＮＤ（図５Ｄ）を出力すると、パター
ン発生器１１は次のベクタのテストパターンデータＤ１
−２，Ｄ２−２，Ｄ３−２，Ｄ４−２を出力する。この
状態でシーケンス制御器ＳＱＣから出力されるアドレス
信号ＡＤＲは再び「１０，１１，１２，１３」の値に出
力されるから、シーケンスメモリＳＱの記憶領域ＳＱ1
から「０１００，００１１，００１０，０００１」の順
に制御信号が出力される。従ってセレクタＳＬ２1 は再
びテストパターンデータをＤ４−２，Ｄ３−２，Ｄ２−
２，Ｄ１−２の順に選択して出力端子ｍ 1 から出力す
る。
１−１を選択した時点で、シーケンス制御器ＳＱＣがパ
ターン要求信号ＥＮＤ（図５Ｄ）を出力すると、パター
ン発生器１１は次のベクタのテストパターンデータＤ１
−２，Ｄ２−２，Ｄ３−２，Ｄ４−２を出力する。この
状態でシーケンス制御器ＳＱＣから出力されるアドレス
信号ＡＤＲは再び「１０，１１，１２，１３」の値に出
力されるから、シーケンスメモリＳＱの記憶領域ＳＱ1
から「０１００，００１１，００１０，０００１」の順
に制御信号が出力される。従ってセレクタＳＬ２1 は再
びテストパターンデータをＤ４−２，Ｄ３−２，Ｄ２−
２，Ｄ１−２の順に選択して出力端子ｍ 1 から出力す
る。
【００３２】出力端子ｍ1 から出力されたパターンデー
タＤ４−１，Ｄ３−１，Ｄ２−１，Ｄ１−１及びＤ４−
２，Ｄ３−２，Ｄ２−２，Ｄ１−２はシリアルに波形生
成回路１２に入力され、パターンデータＤ４−１，Ｄ３
−１，Ｄ２−１，Ｄ１−１及びＤ４−２，Ｄ３−２，Ｄ
２−２，Ｄ１−１の各論理値に従って実波形に変換さ
れ、被試験回路ＤＵＴの入力端子ＰＴに入力される。
タＤ４−１，Ｄ３−１，Ｄ２−１，Ｄ１−１及びＤ４−
２，Ｄ３−２，Ｄ２−２，Ｄ１−２はシリアルに波形生
成回路１２に入力され、パターンデータＤ４−１，Ｄ３
−１，Ｄ２−１，Ｄ１−１及びＤ４−２，Ｄ３−２，Ｄ
２−２，Ｄ１−１の各論理値に従って実波形に変換さ
れ、被試験回路ＤＵＴの入力端子ＰＴに入力される。
【００３３】被試験回路ＤＵＴのクロック入力端子ＣＨ
１にはアドレス信号ＡＤＲに同期した図５Ｃに示すクロ
ックＣＫ1 が与えられる。このクロックＣＫ1 でフリッ
プフロップＦＦ11〜ＦＦ14を駆動するから、セレクタＳ
Ｌ２1 で選択されて出力されるパターンデータＤ４−
１，Ｄ３−１，Ｄ２−１，Ｄ１−１，Ｄ４−２，Ｄ３−
２，Ｄ２−２，Ｄ１−２が順次出力される毎にフリップ
フロップＦＦ11，ＦＦ12，ＦＦ13，ＦＦ14にパターンデ
ータが取込まれる。
１にはアドレス信号ＡＤＲに同期した図５Ｃに示すクロ
ックＣＫ1 が与えられる。このクロックＣＫ1 でフリッ
プフロップＦＦ11〜ＦＦ14を駆動するから、セレクタＳ
Ｌ２1 で選択されて出力されるパターンデータＤ４−
１，Ｄ３−１，Ｄ２−１，Ｄ１−１，Ｄ４−２，Ｄ３−
２，Ｄ２−２，Ｄ１−２が順次出力される毎にフリップ
フロップＦＦ11，ＦＦ12，ＦＦ13，ＦＦ14にパターンデ
ータが取込まれる。
【００３４】パターンデータＤ４−１，Ｄ３−１，Ｄ２
−１，Ｄ１−１がフリップフロップＦＦ14〜ＦＦ11に格
納された時点で波形生成器１３は図５Ｊに示すクロック
ＣＫ 2 を出力し、このクロックＣＫ2 を図４に示す被試
験回路ＤＵＴの入力端子ＣＨ２に与える。被試験回路Ｄ
ＵＴはクロックＣＫ2 が与えられることにより、機能ブ
ロックＡがフリップフロップＦＦ11〜ＦＦ14に入力され
たテストパターンデータを取込む。
−１，Ｄ１−１がフリップフロップＦＦ14〜ＦＦ11に格
納された時点で波形生成器１３は図５Ｊに示すクロック
ＣＫ 2 を出力し、このクロックＣＫ2 を図４に示す被試
験回路ＤＵＴの入力端子ＣＨ２に与える。被試験回路Ｄ
ＵＴはクロックＣＫ2 が与えられることにより、機能ブ
ロックＡがフリップフロップＦＦ11〜ＦＦ14に入力され
たテストパターンデータを取込む。
【００３５】これと共に、波形生成器１２は図５Ｋに示
すクロックＣＫ3 を出力する。このクロックＣＫ3 は図
４に示す被試験回路ＤＵＴの入力端子ＣＨ３に入力され
る。このクロックＣＫ3 の入力により出力側のフリップ
フロップＦＦ21〜ＦＦ24は機能ブロックＡの出力端子Ｑ
1 〜Ｑ4 の状態を取込む。フリップフロップＦＦ21〜Ｆ
Ｆ24が状態ブロックＡの出力の状態を取込んだ後でクロ
ックＣＫ1 が出力端子ＣＨ１に与えられることによりフ
リップフロップＦＦ11〜ＦＦ14及びＦＦ21〜ＦＦ24が駆
動され、フリップフロップＦＦ11〜ＦＦ14には次のベク
タのテストパターンデータＤ４−２，Ｄ３−２，Ｄ２−
２，Ｄ１−２が記憶される。また出力側のフリップフロ
ップＦＦ21〜ＦＦ24に記憶された機能ブロックＡの応答
出力は出力端子ＱＴを通じて外部に取出される。出力端
子ＱＴを通じて取出されたシリアル信号は、特に図示し
ないが、シリアル／パラレル変換手段でパラレル信号に
変換し、論理比較器１３に与えられ、期待値と論理比較
する。
すクロックＣＫ3 を出力する。このクロックＣＫ3 は図
４に示す被試験回路ＤＵＴの入力端子ＣＨ３に入力され
る。このクロックＣＫ3 の入力により出力側のフリップ
フロップＦＦ21〜ＦＦ24は機能ブロックＡの出力端子Ｑ
1 〜Ｑ4 の状態を取込む。フリップフロップＦＦ21〜Ｆ
Ｆ24が状態ブロックＡの出力の状態を取込んだ後でクロ
ックＣＫ1 が出力端子ＣＨ１に与えられることによりフ
リップフロップＦＦ11〜ＦＦ14及びＦＦ21〜ＦＦ24が駆
動され、フリップフロップＦＦ11〜ＦＦ14には次のベク
タのテストパターンデータＤ４−２，Ｄ３−２，Ｄ２−
２，Ｄ１−２が記憶される。また出力側のフリップフロ
ップＦＦ21〜ＦＦ24に記憶された機能ブロックＡの応答
出力は出力端子ＱＴを通じて外部に取出される。出力端
子ＱＴを通じて取出されたシリアル信号は、特に図示し
ないが、シリアル／パラレル変換手段でパラレル信号に
変換し、論理比較器１３に与えられ、期待値と論理比較
する。
【００３６】尚、被試験回路ＤＵＴは図４で正相（正論
理）の論理波形データを入力する場合を示したが、場合
によっては逆相（負論理）の論理波形データを入力する
ことを要求する回路構造の場合もある。このために、こ
の実施例ではセレクタＳＬ２ 2 を設けこのセレクタＳＬ
２2 から逆相の論理波形データを生成させ、この逆相の
論理波形データを被試験回路ＤＵＴの入力端子ＰＴに入
力できるように構成した場合を示す。 〔変形実施例〕図８乃至図１４に変形実施例を示す。図
８は変換機能ブロック２０Ａの変形例を示す。この例で
は変換機能ブロック２０Ａにシーケンス制御器ＳＱＣ
と、シーケンスメモリＳＱとを設け、シーケンス制御器
ＳＱＣからパターン発生毎にアドレス信号を発生させ、
このアドレス信号によってシーケンスメモリＳＱから遅
延データを読出し、この遅延データをセレクタＳＬ１に
与えることによって、フリップフロップ列ＦＦN で発生
する遅延量の異なるデータを選択して取出すことができ
るようにし、パターン発生毎に遅延量を変更できるよう
に構成した場合を示す。
理）の論理波形データを入力する場合を示したが、場合
によっては逆相（負論理）の論理波形データを入力する
ことを要求する回路構造の場合もある。このために、こ
の実施例ではセレクタＳＬ２ 2 を設けこのセレクタＳＬ
２2 から逆相の論理波形データを生成させ、この逆相の
論理波形データを被試験回路ＤＵＴの入力端子ＰＴに入
力できるように構成した場合を示す。 〔変形実施例〕図８乃至図１４に変形実施例を示す。図
８は変換機能ブロック２０Ａの変形例を示す。この例で
は変換機能ブロック２０Ａにシーケンス制御器ＳＱＣ
と、シーケンスメモリＳＱとを設け、シーケンス制御器
ＳＱＣからパターン発生毎にアドレス信号を発生させ、
このアドレス信号によってシーケンスメモリＳＱから遅
延データを読出し、この遅延データをセレクタＳＬ１に
与えることによって、フリップフロップ列ＦＦN で発生
する遅延量の異なるデータを選択して取出すことができ
るようにし、パターン発生毎に遅延量を変更できるよう
に構成した場合を示す。
【００３７】図９は図８に示した変換機能ブロック２０
Ａでパターン変換したテストパターンデータによって試
験することができる被試験回路ＤＵＴの例を示す。この
例ではマルチピン方式の集積回路の場合を示す。マルチ
ピン方式の集積回路は外部に導出するピン数を可及的に
少なくたるために、例えばアドレス信号とデータとを共
通のピンを使って入出力させるように構成するものであ
る。このために集積回路内にセレクタＳＬ３と、バッフ
ァＢＦ1 ，ＢＦ2 とが設けられる。バッファＢＦ1 ，Ｂ
Ｆ2 はセレクタＳＬ３で振り分けられたアドレス信号と
データをタイミングを合せて機能ブロックＢに入力する
ために設けられる。図の例ではデータ側に２段構成のバ
ッファＢＦ2 を設けた場合を示す。従ってこの場合には
本来は図１０に示すようにデータとその次にアドレス信
号が来る順番に配列された信号を入力して動作させるこ
とになる。
Ａでパターン変換したテストパターンデータによって試
験することができる被試験回路ＤＵＴの例を示す。この
例ではマルチピン方式の集積回路の場合を示す。マルチ
ピン方式の集積回路は外部に導出するピン数を可及的に
少なくたるために、例えばアドレス信号とデータとを共
通のピンを使って入出力させるように構成するものであ
る。このために集積回路内にセレクタＳＬ３と、バッフ
ァＢＦ1 ，ＢＦ2 とが設けられる。バッファＢＦ1 ，Ｂ
Ｆ2 はセレクタＳＬ３で振り分けられたアドレス信号と
データをタイミングを合せて機能ブロックＢに入力する
ために設けられる。図の例ではデータ側に２段構成のバ
ッファＢＦ2 を設けた場合を示す。従ってこの場合には
本来は図１０に示すようにデータとその次にアドレス信
号が来る順番に配列された信号を入力して動作させるこ
とになる。
【００３８】ところで、この種のマルチピン方式におい
て、図９の構成とは逆にアドレス信号側に２段構成のバ
ッファが存在し、データ側に１段構成のバッファが存在
する構成が標準方式であった場合には、一般的には標準
方式の回路を試験するために図１１Ａに示すようにアド
レス信号の次にデータが来る順番のテストパターンデー
タが用意される。このテストパターンデータを用いて、
図９に示した被試験回路ＤＵＴを試験しようとする場合
に、図１１Ｂに示すようにデータの次にアドレス信号が
来る順番にパターン変換しなければならない。
て、図９の構成とは逆にアドレス信号側に２段構成のバ
ッファが存在し、データ側に１段構成のバッファが存在
する構成が標準方式であった場合には、一般的には標準
方式の回路を試験するために図１１Ａに示すようにアド
レス信号の次にデータが来る順番のテストパターンデー
タが用意される。このテストパターンデータを用いて、
図９に示した被試験回路ＤＵＴを試験しようとする場合
に、図１１Ｂに示すようにデータの次にアドレス信号が
来る順番にパターン変換しなければならない。
【００３９】このような場合に、図８に示した変換機能
ブロック２０Ａを用いて図１１Ｂに示すようにアドレス
信号を予めバッファの２段分を遅延させ、データの次に
アドレス信号が来る順番にパターン変換し、このパター
ン変換したテストパターン信号（図１１Ｂ）を図９に示
した被試験回路ＤＵＴに与えることにより、アドレス信
号はバッファＢＦ1 で１段遅延され、データはバッファ
ＢＦ2 で２段遅延されるから、機能ブロックＢには図１
１ＣとＤに示すように、アドレス信号とデータとをタイ
ミングを合致させて入力することができる。
ブロック２０Ａを用いて図１１Ｂに示すようにアドレス
信号を予めバッファの２段分を遅延させ、データの次に
アドレス信号が来る順番にパターン変換し、このパター
ン変換したテストパターン信号（図１１Ｂ）を図９に示
した被試験回路ＤＵＴに与えることにより、アドレス信
号はバッファＢＦ1 で１段遅延され、データはバッファ
ＢＦ2 で２段遅延されるから、機能ブロックＢには図１
１ＣとＤに示すように、アドレス信号とデータとをタイ
ミングを合致させて入力することができる。
【００４０】図１２はこの発明の更に他の実施例を示
す。この実施例では被試験回路ＤＵＴがアドレス加工機
能を使った場合の変換機能ブロックの実施例を示す。図
では説明を簡素に済ませるためにパターン発生器、波形
生成器等の構成は省略して示している。メモリの一つの
型式として、入力されたアドレス、順次加算しながらメ
モリをアクセスする型式のメモリがある。この型式のメ
モリはメモリを構成する機能ブロックＣに与えるアドレ
ス信号系路に加算器ＡＤＤ1 と、帰還用バッファＢＦ3
とによって構成されるアドレス加工機能を持つ付加回路
ＲＢを設け、この付加回路ＲＢで入力されるアドレス信
号を順次加算し、その加算結果を機能ブロックＣに入力
している。
す。この実施例では被試験回路ＤＵＴがアドレス加工機
能を使った場合の変換機能ブロックの実施例を示す。図
では説明を簡素に済ませるためにパターン発生器、波形
生成器等の構成は省略して示している。メモリの一つの
型式として、入力されたアドレス、順次加算しながらメ
モリをアクセスする型式のメモリがある。この型式のメ
モリはメモリを構成する機能ブロックＣに与えるアドレ
ス信号系路に加算器ＡＤＤ1 と、帰還用バッファＢＦ3
とによって構成されるアドレス加工機能を持つ付加回路
ＲＢを設け、この付加回路ＲＢで入力されるアドレス信
号を順次加算し、その加算結果を機能ブロックＣに入力
している。
【００４１】このような付加回路ＲＢが付加されている
被試験回路ＤＵＴを、アドレス順に試験するには、通常
のアドレス順に配列されたアドレス信号を供給したので
は試験することはできない。このため、この発明ではパ
ターン変換手段２０に演算機能を持つ変換機能ブロック
２０Ｃを設ける。変換機能ブロック２０Ｃはこの例では
減算器ＡＤＤ2 と、帰還バッファＢＦ4とによって構成
することができる。減算器ＡＤＤ2 の一方の入力端子に
アドレス順に配列されたアドレス信号Ａ1 ，Ａ2 ，Ａ3
…Ａn を入力する。
被試験回路ＤＵＴを、アドレス順に試験するには、通常
のアドレス順に配列されたアドレス信号を供給したので
は試験することはできない。このため、この発明ではパ
ターン変換手段２０に演算機能を持つ変換機能ブロック
２０Ｃを設ける。変換機能ブロック２０Ｃはこの例では
減算器ＡＤＤ2 と、帰還バッファＢＦ4とによって構成
することができる。減算器ＡＤＤ2 の一方の入力端子に
アドレス順に配列されたアドレス信号Ａ1 ，Ａ2 ，Ａ3
…Ａn を入力する。
【００４２】このアドレス信号Ａ1 ，Ａ2 ，Ａ3 …Ａn
に対し、帰還バッファＢＦ4 を通じて１クロック分遅れ
て減算器ＡＤＤ2 の他方の入力端子にＡ1 ，Ａ2 ，Ａ3
…が入力され減算される。減算結果をａ1 ，ａ2 ，ａ3
…ａn とすると、 ａ1 ＝Ａ1 −０ ａ2 ＝Ａ2 −ａ1 ＝Ａ2 −Ａ1 ａ3 ＝Ａ3 −ａ2 ＝Ａ3 −Ａ2 −Ａ1 ： ： ａn ＝Ａn −ａn-1 となる。
に対し、帰還バッファＢＦ4 を通じて１クロック分遅れ
て減算器ＡＤＤ2 の他方の入力端子にＡ1 ，Ａ2 ，Ａ3
…が入力され減算される。減算結果をａ1 ，ａ2 ，ａ3
…ａn とすると、 ａ1 ＝Ａ1 −０ ａ2 ＝Ａ2 −ａ1 ＝Ａ2 −Ａ1 ａ3 ＝Ａ3 −ａ2 ＝Ａ3 −Ａ2 −Ａ1 ： ： ａn ＝Ａn −ａn-1 となる。
【００４３】加工されたアドレス信号ａ1 ，ａ2 ，ａ3
…ａn を被試験回路ＤＵＴに与えることにより、被試験
回路ＤＵＴに設けられた付加回路は ａ1 ＋０ ＝Ａ1 ａ2 ＋Ａ1 ＝Ａ2 −Ａ1 ＋Ａ1 ＝Ａ2 ａ3 ＋Ａ2 ＝Ａ3 −Ａ2 ＋Ａ1 ＋Ａ2 ＋Ａ1 ＝Ａ3 ： ： ： ： ａn ＋Ａn-1 ＋ …＋Ａ1 ＝Ａn を算出し、機能ブロックＣにアドレス順に配列されたア
ドレス信号を与えることができる。
…ａn を被試験回路ＤＵＴに与えることにより、被試験
回路ＤＵＴに設けられた付加回路は ａ1 ＋０ ＝Ａ1 ａ2 ＋Ａ1 ＝Ａ2 −Ａ1 ＋Ａ1 ＝Ａ2 ａ3 ＋Ａ2 ＝Ａ3 −Ａ2 ＋Ａ1 ＋Ａ2 ＋Ａ1 ＝Ａ3 ： ： ： ： ａn ＋Ａn-1 ＋ …＋Ａ1 ＝Ａn を算出し、機能ブロックＣにアドレス順に配列されたア
ドレス信号を与えることができる。
【００４４】以上により各種の被試験回路ＤＵＴの例
と、各種の被試験回路ＤＵＴに試験パターンを与えるた
めのパターン変換手段２０の例が理解できよう。図１３
は図８に示した変換機能ブロック２０Ａを実用する場合
の具体的な実施例を示す。この例ではシーケンスメモリ
ＳＱを変換機能ブロック２０Ａと２０Ｂの双方に共用し
た場合を示す。
と、各種の被試験回路ＤＵＴに試験パターンを与えるた
めのパターン変換手段２０の例が理解できよう。図１３
は図８に示した変換機能ブロック２０Ａを実用する場合
の具体的な実施例を示す。この例ではシーケンスメモリ
ＳＱを変換機能ブロック２０Ａと２０Ｂの双方に共用し
た場合を示す。
【００４５】図１４はシーケンスメモリＳＱの構成の他
の例を示す。この例ではシーケンスメモリＳＱを変換機
能ブロック２０Ｂを制御するための制御信号を記憶する
シーケンスメモリＳＱA と、このシーケンスメモリＳＱ
A にアドレス信号を与えるシーケンスメモリＳＱB とに
分割した場合を示す。シーケンスメモリＳＱA に変換機
能ブロック２０Ｂの動作を規定するための制御信号を記
憶させ、この制御信号をシーケンスメモリＳＱB に記憶
したアドレス信号で読出す間接ポイント構成にすること
により、全体としてメモリ容量を少なくすることができ
る。
の例を示す。この例ではシーケンスメモリＳＱを変換機
能ブロック２０Ｂを制御するための制御信号を記憶する
シーケンスメモリＳＱA と、このシーケンスメモリＳＱ
A にアドレス信号を与えるシーケンスメモリＳＱB とに
分割した場合を示す。シーケンスメモリＳＱA に変換機
能ブロック２０Ｂの動作を規定するための制御信号を記
憶させ、この制御信号をシーケンスメモリＳＱB に記憶
したアドレス信号で読出す間接ポイント構成にすること
により、全体としてメモリ容量を少なくすることができ
る。
【００４６】尚、図１の実施例では変換機能ブロック２
０Ａを前段側、変換機能ブロック２０Ｂを後段側に配置
した例を説明したが、その縦続接続の前後関係は逆に採
ることがきることは容易に理解できよう。また図８及び
図１２に示した変換機能ブロックを図１に示した実施例
に加え、それぞれを選択的に利用できるように構成する
こともできる。
０Ａを前段側、変換機能ブロック２０Ｂを後段側に配置
した例を説明したが、その縦続接続の前後関係は逆に採
ることがきることは容易に理解できよう。また図８及び
図１２に示した変換機能ブロックを図１に示した実施例
に加え、それぞれを選択的に利用できるように構成する
こともできる。
【００４７】
【発明の効果】以上説明したように、この発明によれば
試験対象となる機能ブロックの入力側及び出力側に付加
回路が接続されても、この付加回路で与えられるパター
ン変換とは逆の関係のパターン変換をパターン変換手段
２０て与え、パターン変換手段２０でパターン変換した
テストパターンを被試験回路に与えるから、被試験回路
の内部に設けられた機能ブロックには本来のパターンを
持つテストパターン信号を与えることができる。
試験対象となる機能ブロックの入力側及び出力側に付加
回路が接続されても、この付加回路で与えられるパター
ン変換とは逆の関係のパターン変換をパターン変換手段
２０て与え、パターン変換手段２０でパターン変換した
テストパターンを被試験回路に与えるから、被試験回路
の内部に設けられた機能ブロックには本来のパターンを
持つテストパターン信号を与えることができる。
【００４８】この結果テストパターン発生器から出力す
るテストパターンの形態は機能ブロックを試験する本来
の形態のテストパターンでよく、付加回路の存在を無視
してテストパターンを発生させればよい。従って同一機
能ブロックに接続される付加回路に違いがあっても、付
加回路の違いはパターン変換手段２０に設けた変換機能
ブロックを選択的に使用することにより対応することが
できるから、パターン発生のためのソフトウエアを変更
する必要はない。よって各機能ブロック別に用意したテ
ストパターン発生用プログラムを付加回路が異なる場合
も共用することができるから、テストパターン発生用プ
ログラムの開発に要する経費を低減することができる効
果が得られる。
るテストパターンの形態は機能ブロックを試験する本来
の形態のテストパターンでよく、付加回路の存在を無視
してテストパターンを発生させればよい。従って同一機
能ブロックに接続される付加回路に違いがあっても、付
加回路の違いはパターン変換手段２０に設けた変換機能
ブロックを選択的に使用することにより対応することが
できるから、パターン発生のためのソフトウエアを変更
する必要はない。よって各機能ブロック別に用意したテ
ストパターン発生用プログラムを付加回路が異なる場合
も共用することができるから、テストパターン発生用プ
ログラムの開発に要する経費を低減することができる効
果が得られる。
【図１】この発明の概念を説明するための機能構成図。
【図２】この発明の要部となるパターン変換手段の一具
体例を示す接続図。
体例を示す接続図。
【図３】この発明の要部となるパターン変換手段の他の
具体例を示す接続図。
具体例を示す接続図。
【図４】図３に示したパターン変換手段の変換動作と逆
の変換動作を行なう付加回路を持った被試験回路の一例
を示す接続図。
の変換動作を行なう付加回路を持った被試験回路の一例
を示す接続図。
【図５】図３に示した実施例の動作を説明するためのタ
イミングチャート。
イミングチャート。
【図６】図５と同様に図３に示した実施例を説明するた
めの図。
めの図。
【図７】図６と同様の図。
【図８】この発明の要部となる変換機能ブロックの変形
実施例を示す接続図。
実施例を示す接続図。
【図９】図８に示した変換機能ブロックによってパター
ン変換したテストパターンデータによって試験すること
ができる被試験回路の例を示すブロック図。
ン変換したテストパターンデータによって試験すること
ができる被試験回路の例を示すブロック図。
【図１０】図９に示した被試験回路の動作を説明するた
めの図。
めの図。
【図１１】図８に示した変換機能ブロックの動作を説明
するための図。
するための図。
【図１２】この発明の更に他の変形実施例を示す接続
図。
図。
【図１３】この発明に用いたシーケンスメモリの具体的
な構成例を示すブロック図。
な構成例を示すブロック図。
【図１４】この発明に用いたシーケンスメモリと変換機
能ブロックの具体的な構成例を示すブロック図。
能ブロックの具体的な構成例を示すブロック図。
【図１５】従来の技術を説明するためのブロック図。
【図１６】従来の技術を説明するためのブロック図。
【図１７】図１６と同様のブロック図。
１０ 回路試験装置 １１ パターン発生器 １２ 波形生成器 １３ 論理比較器 ２０ パターン変換手段 ２０Ａ，２０Ｂ 変換機能ブロック ＤＵＴ 被試験回路 ＲＡ〜ＲＤ 付加回路 Ａ〜Ｄ 機能ブロック
Claims (5)
- 【請求項１】 被試験回路内の目的とする被試験機能ブ
ロックの入力側又は出力側或は双方に付加回路が設けら
れ、この付加回路を通じてパターン発生器から出力され
るテストパターンを上記被試験機能ブロックに入力し、
出力させる構成の被試験回路を試験する回路試験装置に
おいて、 上記被試験回路とパターン発生器との間にパターン変換
手段を設け、パターン発生器から出力されるテストパタ
ーン信号に上記付加回路で与えられるパターン変換とは
逆関係のパターン変換を与え、このパターン変換によっ
て付加回路の存在に係わらず、上記被試験機能ブロック
を試験するために用意した本来のテストパターンによっ
て試験を可能としたことを特徴とする回路試験装置。 - 【請求項２】 上記付加回路は被試験機能ブロックに与
えるパターン信号に遅延時間を与えるパターン変換機能
を持つ整時回路とされ、上記パターン変換手段は上記整
時回路の遅延時間と同じ遅延時間を期待値パターンに与
えるパターン変換機能を持たせた構成としたことを特徴
とする請求項１記載の回路試験装置。 - 【請求項３】 上記付加回路はシリアル信号を被試験機
能ブロックにパラレル信号に変換して入力するパターン
変換機能を持つシリアル−パラレル変換回路とされ、上
記パターン変換手段はテストパターン信号をシリアル信
号に変換するパラレル−シリアル変換回路で構成したこ
とを特徴とする請求項１記載の回路試験装置。 - 【請求項４】 上記付加回路は共通の入力ピンに与えら
れる性質の異なる信号を仕分けするセレクタと、このセ
レクタで仕分けされた信号をタイミングを合せて機能ブ
ロックに与えるために設けた遅延段数が異なるバッファ
とによって構成され、上記パターン変換手段はシリアル
に与えられる性質が異なる信号の順序を逆転可能なパタ
ーン変換を与える可変遅延回路で構成したことを特徴と
する請求項１記載の回路試験装置。 - 【請求項５】 上記付加回路は与えられた信号を演算処
理して機能ブロックに与える機能を具備し、パターン変
換回路は付加回路の演算処理と逆の演算処理を行なう演
算手段で構成したことを特徴とする請求項１記載の回路
試験装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7052432A JPH08248096A (ja) | 1995-03-13 | 1995-03-13 | 回路試験装置 |
| KR1019960706412A KR100238956B1 (ko) | 1995-03-13 | 1996-03-13 | 회로시험장치 |
| PCT/JP1996/000627 WO1996028744A1 (fr) | 1995-03-13 | 1996-03-13 | Verificateur de circuit |
| DE19680290T DE19680290T1 (de) | 1995-03-13 | 1996-03-13 | Schaltungstestvorrichtung |
| US08/737,522 US5930271A (en) | 1995-03-13 | 1996-03-13 | Circuit testing apparatus for testing circuit device including functional block |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7052432A JPH08248096A (ja) | 1995-03-13 | 1995-03-13 | 回路試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08248096A true JPH08248096A (ja) | 1996-09-27 |
Family
ID=12914603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7052432A Pending JPH08248096A (ja) | 1995-03-13 | 1995-03-13 | 回路試験装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5930271A (ja) |
| JP (1) | JPH08248096A (ja) |
| KR (1) | KR100238956B1 (ja) |
| DE (1) | DE19680290T1 (ja) |
| WO (1) | WO1996028744A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6021515A (en) * | 1996-04-19 | 2000-02-01 | Advantest Corp. | Pattern generator for semiconductor test system |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0969289B1 (en) * | 1997-03-21 | 2006-12-13 | Matsushita Electric Industrial Co., Ltd. | Testing the functional blocks in a semiconductor integrated circuit |
| JPH11203158A (ja) * | 1998-01-13 | 1999-07-30 | Mitsubishi Electric Corp | テスト回路付パイプライン回路およびテスト回路付パイプライン回路をテストするための自動テストパターン生成方法 |
| JP2000352575A (ja) * | 1999-06-10 | 2000-12-19 | Mitsubishi Electric Corp | 組み込み型自己テスト回路およびテスト方法 |
| US6606705B1 (en) * | 1999-09-15 | 2003-08-12 | Intel Corporation | Method and apparatus for configuring an I/O buffer having an initialized default signaling level to operate at a sampled external circuit signaling level |
| US6624662B1 (en) | 2000-06-30 | 2003-09-23 | Intel Corporation | Buffer with compensating drive strength |
| US6651205B2 (en) * | 2001-02-02 | 2003-11-18 | Advantest Corp. | Test pattern conversion apparatus and conversion method |
| US20020118215A1 (en) * | 2001-02-23 | 2002-08-29 | Brian Ball | Method and system for providing block animation |
| DE10121309B4 (de) * | 2001-05-02 | 2004-01-29 | Infineon Technologies Ag | Testschaltung zum Testen einer zu testenden Schaltung |
| US7003697B2 (en) * | 2001-07-02 | 2006-02-21 | Nextest Systems, Corporation | Apparatus having pattern scrambler for testing a semiconductor device and method for operating same |
| US7100098B2 (en) * | 2003-06-12 | 2006-08-29 | Agilent Technologies, Inc. | Systems and methods for testing performance of an electronic device |
| JP4063207B2 (ja) * | 2003-12-04 | 2008-03-19 | 株式会社リコー | 画像処理装置検査システムと方法およびプログラム |
| JP4542852B2 (ja) * | 2004-08-20 | 2010-09-15 | 株式会社アドバンテスト | 試験装置及び試験方法 |
| DE102005056930A1 (de) * | 2005-11-29 | 2007-05-31 | Infineon Technologies Ag | Halbleiter-Bauelement-Test-Verfahren, Halbleiter-Bauelement-Testgerät, sowie zwischen ein Testgerät und ein zu testendes Halbleiter-Bauelement geschaltete Einrichtung |
| US7502708B2 (en) * | 2006-10-12 | 2009-03-10 | Advantest Corporation | Test apparatus, and control method |
| KR100974669B1 (ko) * | 2009-11-26 | 2010-08-09 | 주식회사 아이티엔티 | 룩업 테이블을 내장한 보스트 회로 장치 또는 패턴 생성 장치, 및 이를 이용한 테스트 대상 디바이스에 대한 테스트 데이터 출력 방법 |
| US9310433B2 (en) * | 2014-04-18 | 2016-04-12 | Breker Verification Systems | Testing SOC with portable scenario models and at different levels |
| DE102016201141B4 (de) * | 2016-01-27 | 2017-11-16 | Wago Verwaltungsgesellschaft Mbh | Sicherheitsanordnung |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62118272A (ja) * | 1985-11-19 | 1987-05-29 | Ando Electric Co Ltd | パタ−ン発生装置 |
| JPH01253665A (ja) * | 1988-04-02 | 1989-10-09 | Hitachi Electron Eng Co Ltd | 遅延回路内蔵ｌｓｉ用テスタ |
| JP2641739B2 (ja) * | 1988-07-29 | 1997-08-20 | 富士通株式会社 | 試験装置 |
| JPH0280984A (ja) * | 1988-09-19 | 1990-03-22 | Hitachi Ltd | アドレス演算命令生成方法 |
| DE3902835A1 (de) * | 1989-01-31 | 1990-08-02 | Siemens Ag | Verfahren zur erzeugung von pruefmustern fuer einen baustein |
| JP2584673B2 (ja) * | 1989-06-09 | 1997-02-26 | 株式会社日立製作所 | テストデータ変更回路を有する論理回路テスト装置 |
| JPH03122578A (ja) * | 1989-10-04 | 1991-05-24 | Nec Corp | 論理集積回路 |
| JPH04168377A (ja) * | 1990-10-31 | 1992-06-16 | Nec Corp | Ｉｃ試験装置 |
| JP2964644B2 (ja) * | 1990-12-10 | 1999-10-18 | 安藤電気株式会社 | 高速パターン発生器 |
-
1995
- 1995-03-13 JP JP7052432A patent/JPH08248096A/ja active Pending
-
1996
- 1996-03-13 KR KR1019960706412A patent/KR100238956B1/ko not_active IP Right Cessation
- 1996-03-13 WO PCT/JP1996/000627 patent/WO1996028744A1/ja active Application Filing
- 1996-03-13 DE DE19680290T patent/DE19680290T1/de not_active Withdrawn
- 1996-03-13 US US08/737,522 patent/US5930271A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6021515A (en) * | 1996-04-19 | 2000-02-01 | Advantest Corp. | Pattern generator for semiconductor test system |
Also Published As
| Publication number | Publication date |
|---|---|
| WO1996028744A1 (fr) | 1996-09-19 |
| DE19680290T1 (de) | 1997-05-22 |
| US5930271A (en) | 1999-07-27 |
| KR970703535A (ko) | 1997-07-03 |
| KR100238956B1 (ko) | 2000-01-15 |
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|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040511 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040914 |