JPH08248096A - 回路試験装置 - Google Patents
回路試験装置Info
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- JPH08248096A JPH08248096A JP7052432A JP5243295A JPH08248096A JP H08248096 A JPH08248096 A JP H08248096A JP 7052432 A JP7052432 A JP 7052432A JP 5243295 A JP5243295 A JP 5243295A JP H08248096 A JPH08248096 A JP H08248096A
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- G01R31/3181—Functional testing
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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Abstract
(57)【要約】
【目的】 試験対象となる機能ブロックの入出力に各種
の付加回路が接続されても、各機能ブロックを試験する
本来のテストパターンを用いて試験することができる回
路試験装置を提供する。 【構成】 パターン発生器11から被試験回路DUTに
与えるテストパターンに付加回路で与えられるパターン
変換とは逆の関係のパターン変換を与えるパターン変換
手段20を設けて構成する。
の付加回路が接続されても、各機能ブロックを試験する
本来のテストパターンを用いて試験することができる回
路試験装置を提供する。 【構成】 パターン発生器11から被試験回路DUTに
与えるテストパターンに付加回路で与えられるパターン
変換とは逆の関係のパターン変換を与えるパターン変換
手段20を設けて構成する。
Description
【0001】
【産業上の利用分野】この発明は例えばIC内に各種の
機能ブロックを集積した構成のIC或はボードに各種の
機能ブロックを実装した構造の回路装置を試験する回路
試験装置に関する。
機能ブロックを集積した構成のIC或はボードに各種の
機能ブロックを実装した構造の回路装置を試験する回路
試験装置に関する。
【0002】
【従来の技術】図15に一般的な回路試験装置の概略の
構成を示す。図中10は回路試験装置の全体を示す。回
路試験装置10はパターン発生器11と、このパターン
発生器11から出力されるパターンデータから実波形を
生成する波形生成器12と、論理比較器13とによって
構成される。
構成を示す。図中10は回路試験装置の全体を示す。回
路試験装置10はパターン発生器11と、このパターン
発生器11から出力されるパターンデータから実波形を
生成する波形生成器12と、論理比較器13とによって
構成される。
【0003】波形生成器12で生成されるパターン信号
を被試験回路DUTの入力端子群に与え、その応答出力
を論理比較器13に取込む。論理比較器13にはパター
ン発生器11から期待値パターン信号が与えられ、この
期待値パターン信号と被試験回路DUTの応答出力とを
論理比較し、不一致の発生を検出して不良個所を特定す
る等して良否の判定を行なう。
を被試験回路DUTの入力端子群に与え、その応答出力
を論理比較器13に取込む。論理比較器13にはパター
ン発生器11から期待値パターン信号が与えられ、この
期待値パターン信号と被試験回路DUTの応答出力とを
論理比較し、不一致の発生を検出して不良個所を特定す
る等して良否の判定を行なう。
【0004】パターン発生器11から出力されるパター
ンデータは被試験回路DUTの機能及び回路規模或は試
験の目的別等に応じて各種用意される。従って新種の回
路装置(IC又はボード上に実装された回路装置)を試
験するには、その回路装置に適合したパターンデータ
(テストパターンデータ及び期待値パターンデータ)を
用意しなければならない。パターンデータは一般にソフ
トウエアにより発生させる仕組になっており、そのプロ
グラムの開発には多くの人手と時間を費すのが現状であ
る。
ンデータは被試験回路DUTの機能及び回路規模或は試
験の目的別等に応じて各種用意される。従って新種の回
路装置(IC又はボード上に実装された回路装置)を試
験するには、その回路装置に適合したパターンデータ
(テストパターンデータ及び期待値パターンデータ)を
用意しなければならない。パターンデータは一般にソフ
トウエアにより発生させる仕組になっており、そのプロ
グラムの開発には多くの人手と時間を費すのが現状であ
る。
【0005】ところで、ICの集積度向上に伴なって1
つのIC内に例えばメモリ、中央演算手段、ロジック回
路等の機能ブロックを混在して集積化する傾向がある。
またプリント配線基板にメモリ、中央演算手段、ロジッ
ク回路等の機能ブロックを実装して回路装置を構成する
場合もある。これらの各機能ブロックはIC内部或は配
線基板内で相互に接続されて動作するため、外部から各
機能ブロック別に区分けして試験することができない不
都合が生じる。
つのIC内に例えばメモリ、中央演算手段、ロジック回
路等の機能ブロックを混在して集積化する傾向がある。
またプリント配線基板にメモリ、中央演算手段、ロジッ
ク回路等の機能ブロックを実装して回路装置を構成する
場合もある。これらの各機能ブロックはIC内部或は配
線基板内で相互に接続されて動作するため、外部から各
機能ブロック別に区分けして試験することができない不
都合が生じる。
【0006】このため、各機能ブロック別に区分けして
試験することを可能とするために、実働のための回路配
線とは別に例えば図16に示すように各機能ブロック
A,B,C,D毎に付加回路RA,RB,RC,RDと
MA,MB,MC,MDとを設け、これらの付加回路R
A〜RDとMA〜MDによって各機能ブロック別にテス
トパターンを与え、その応答出力を各機能ブロック別に
取出すことができる工夫が考えられている。
試験することを可能とするために、実働のための回路配
線とは別に例えば図16に示すように各機能ブロック
A,B,C,D毎に付加回路RA,RB,RC,RDと
MA,MB,MC,MDとを設け、これらの付加回路R
A〜RDとMA〜MDによって各機能ブロック別にテス
トパターンを与え、その応答出力を各機能ブロック別に
取出すことができる工夫が考えられている。
【0007】つまり、付加回路MA〜MDはモード切替
用のレジスタを構成し、入力端子MTから例えば「1,
0,0,0」の直列データを入力し、付加回路MAに
「1」論理を、MB〜MDに「0」論理を記憶させる。
これと共にその記憶出力を各機能ブロックA〜Dのモー
ド切替端子MODに与えることにより、例えば「1」論
理を与えた機能ブロックAだけを動作モードに設定し、
他の「0」論理が与えられた機能ブロックB〜Dを非動
作モードに設定することができる。
用のレジスタを構成し、入力端子MTから例えば「1,
0,0,0」の直列データを入力し、付加回路MAに
「1」論理を、MB〜MDに「0」論理を記憶させる。
これと共にその記憶出力を各機能ブロックA〜Dのモー
ド切替端子MODに与えることにより、例えば「1」論
理を与えた機能ブロックAだけを動作モードに設定し、
他の「0」論理が与えられた機能ブロックB〜Dを非動
作モードに設定することができる。
【0008】各付加回路MA〜MDの状態を一旦リセッ
トし、入力端子MTから「0,1,0,0」を入力した
場合は、機能ブロックBだけを動作モードとし、他を非
動作モードに設定することができる。このようにして各
機能ブロックA〜Dを各別に動作モードに設定すること
ができるように構成すると共に、他の付加回路RA〜R
Dは各機能ブロックA〜Dの各入力端子数及び出力端子
数の和に等しいビットを持つシフトレジスタで構成し、
各シフトレジスタを縦続接続し、入力端子PTから例え
ば機能ブロックAに与えるべき直列化したテストパター
ンを入力し、そのテストパターンが機能ブロックAの全
入力端子に揃った位置にシフトされた時点で、そのテス
トパターンを機能ブロックAに入力し、その応答出力を
付加回路RAの後部のビット位置に読出し、その読出し
た応答出力信号を付加回路RB〜RDを通じて出力端子
QTに出力させることにより機能ブロックAの応答出力
を取出すことができる。この応答出力を並列化処理する
ことにより従来通り、試験装置10に設けられている論
理比較器13で期待値パターンと比較し、良否を判定す
ることができる。
トし、入力端子MTから「0,1,0,0」を入力した
場合は、機能ブロックBだけを動作モードとし、他を非
動作モードに設定することができる。このようにして各
機能ブロックA〜Dを各別に動作モードに設定すること
ができるように構成すると共に、他の付加回路RA〜R
Dは各機能ブロックA〜Dの各入力端子数及び出力端子
数の和に等しいビットを持つシフトレジスタで構成し、
各シフトレジスタを縦続接続し、入力端子PTから例え
ば機能ブロックAに与えるべき直列化したテストパター
ンを入力し、そのテストパターンが機能ブロックAの全
入力端子に揃った位置にシフトされた時点で、そのテス
トパターンを機能ブロックAに入力し、その応答出力を
付加回路RAの後部のビット位置に読出し、その読出し
た応答出力信号を付加回路RB〜RDを通じて出力端子
QTに出力させることにより機能ブロックAの応答出力
を取出すことができる。この応答出力を並列化処理する
ことにより従来通り、試験装置10に設けられている論
理比較器13で期待値パターンと比較し、良否を判定す
ることができる。
【0009】このようにして各機能ブロックA〜Dを各
別に動作モードに設定し、その動作モードに設定された
機能ブロックに直列化したテストパターンを与えその応
答出力を直列信号で出力端子QTから取出して並列化処
理することにより、各機能ブロックA〜Dを各別に試験
することができる。図17は付加回路の他の例を示す。
この例では高速動作型の機能ブロックの場合を示す。高
速動型の機能ブロックHSPとしては例えば高速メモリ
が考えられる。高速メモリにデータを書き込み、読出す
には、その入力側及び出力側に整時回路TMI1 ,TM
I2 を接続し、これら整時回路TMI1 ,TMI2 で整
時しながら書き込みと、読出を行なっている。
別に動作モードに設定し、その動作モードに設定された
機能ブロックに直列化したテストパターンを与えその応
答出力を直列信号で出力端子QTから取出して並列化処
理することにより、各機能ブロックA〜Dを各別に試験
することができる。図17は付加回路の他の例を示す。
この例では高速動作型の機能ブロックの場合を示す。高
速動型の機能ブロックHSPとしては例えば高速メモリ
が考えられる。高速メモリにデータを書き込み、読出す
には、その入力側及び出力側に整時回路TMI1 ,TM
I2 を接続し、これら整時回路TMI1 ,TMI2 で整
時しながら書き込みと、読出を行なっている。
【0010】このように整時回路TMI1 ,TMI2 の
ような付加回路が付加された高速機能ブロックHSPを
試験するには、付加回路で遅れる遅延時間を期待値パタ
ーンに与え、機能ブロックから出力される応答出力信号
と期待値パターン信号のタイミングを合せて論理比較器
に与える必要がある。
ような付加回路が付加された高速機能ブロックHSPを
試験するには、付加回路で遅れる遅延時間を期待値パタ
ーンに与え、機能ブロックから出力される応答出力信号
と期待値パターン信号のタイミングを合せて論理比較器
に与える必要がある。
【0011】
【発明が解決しようとする課題】上述したように、試験
すべき機能ブロックに付加回路が付加された場合、回路
試験装置10ではパターン発生器11から発生させるテ
ストパターンに各種の付加回路の違いに対応して変更を
加えなくてはならない。特に各機能ブロックA〜Dに対
するテストパターンデータが既に開発されているに係わ
らず、付加回路が異なるために、再度テストパターンデ
ータの発生プログラムを開発しなくてはならなくなるた
め、その経済的な損失は大きい。
すべき機能ブロックに付加回路が付加された場合、回路
試験装置10ではパターン発生器11から発生させるテ
ストパターンに各種の付加回路の違いに対応して変更を
加えなくてはならない。特に各機能ブロックA〜Dに対
するテストパターンデータが既に開発されているに係わ
らず、付加回路が異なるために、再度テストパターンデ
ータの発生プログラムを開発しなくてはならなくなるた
め、その経済的な損失は大きい。
【0012】この発明の目的は付加回路の有無を問わず
に、同一のテストパターンデータを使って共通の機能ブ
ロックを試験することができる回路試験装置を提供しよ
うとするものである。
に、同一のテストパターンデータを使って共通の機能ブ
ロックを試験することができる回路試験装置を提供しよ
うとするものである。
【0013】
【課題を解決するための手段】この発明ではパターン発
生器と非試験回路との間にパターン変換手段を設ける。
このパターン変換手段は予めの設定に応じて、テストパ
ターンデータを各種付加回路の機能に対応したテストパ
ターンに変換する機能を持つ。更には、パターン変換手
段には付加回路別に対応する変換機能ブロックを複数設
け、被試験回路に付加された付加回路に応じてこれらの
変換機能ブロックの中から適宜に選択して作動させる選
択手段が設けられる。
生器と非試験回路との間にパターン変換手段を設ける。
このパターン変換手段は予めの設定に応じて、テストパ
ターンデータを各種付加回路の機能に対応したテストパ
ターンに変換する機能を持つ。更には、パターン変換手
段には付加回路別に対応する変換機能ブロックを複数設
け、被試験回路に付加された付加回路に応じてこれらの
変換機能ブロックの中から適宜に選択して作動させる選
択手段が設けられる。
【0014】従ってこの発明によれば被試験回路装置に
付加された付加回路に応じて、パターン変換手段に設け
た複数の変換機能ブロックの中から適当な変換機能ブロ
ックを選択し、この変換機能ブロックを用いてテストパ
ターンデータを付加回路を通過可能な形態のテストパタ
ーンデータに変換する。付加回路が存在しない機能ブロ
ックを試験する場合には、パターン変換手段では何れの
パターン変換機能ブロックをも選択せずに、パターン発
生器から与えられるテストパターンをパターン変換せず
に通過させ、本来のテストパターンとして波形生成器に
入力する。
付加された付加回路に応じて、パターン変換手段に設け
た複数の変換機能ブロックの中から適当な変換機能ブロ
ックを選択し、この変換機能ブロックを用いてテストパ
ターンデータを付加回路を通過可能な形態のテストパタ
ーンデータに変換する。付加回路が存在しない機能ブロ
ックを試験する場合には、パターン変換手段では何れの
パターン変換機能ブロックをも選択せずに、パターン発
生器から与えられるテストパターンをパターン変換せず
に通過させ、本来のテストパターンとして波形生成器に
入力する。
【0015】よってこの発明によれば共通のテストパタ
ーンデータを用いて付加回路付の機能ブロック及び付加
回路なしの機能ブロックの何れでも試験することができ
る。
ーンデータを用いて付加回路付の機能ブロック及び付加
回路なしの機能ブロックの何れでも試験することができ
る。
【0016】
【実施例】図1にこの発明の概念構成図を示す。図中1
0は回路試験装置、11はこの回路試験装置10を構成
するパターン発生器、12は波形生成器、13は論理比
較器、DUTは被試験回路を示す点は従来の説明と同じ
である。この発明ではパターン発生器11と被試験回路
DUTとの間にパターン変換手段20を設ける。このパ
ターン変換手段20は複数の変換機能ブロック20A,
20Bと、これらの変換機能ブロック20A,20Bを
選択して回路の系に接続する選択手段21A,21Bと
を具備する。
0は回路試験装置、11はこの回路試験装置10を構成
するパターン発生器、12は波形生成器、13は論理比
較器、DUTは被試験回路を示す点は従来の説明と同じ
である。この発明ではパターン発生器11と被試験回路
DUTとの間にパターン変換手段20を設ける。このパ
ターン変換手段20は複数の変換機能ブロック20A,
20Bと、これらの変換機能ブロック20A,20Bを
選択して回路の系に接続する選択手段21A,21Bと
を具備する。
【0017】図示の例では選択手段21Aと21Bの切
換状態に応じてスルーの状態と、変換機能ブロック
20Aの変換機能だけを利用する状態と、変換機能ブ
ロック20Bの変換機能だけを利用する状態と、変換
機能ブロック20Aと20Bの双方の変換機能を利用す
る状態の4つのモードに切替ることができるように構成
した場合を示す。
換状態に応じてスルーの状態と、変換機能ブロック
20Aの変換機能だけを利用する状態と、変換機能ブ
ロック20Bの変換機能だけを利用する状態と、変換
機能ブロック20Aと20Bの双方の変換機能を利用す
る状態の4つのモードに切替ることができるように構成
した場合を示す。
【0018】変換機能ブロック20Aは例えばテストパ
ターンデータの任意のビットのデータを任意の時間遅延
させることができる変換機能を持ち、変換機能ブロック
20Bは例えばパラレルのテストパターンデータをシリ
アルのテストパターンデータに変換する機能を持つ変換
機能ブロックであるものとする。つまり、これらの変換
機能ブロック20A,20Bが変換するパターン変換は
被試験回路DUTに付加した付加回路で与えられるパタ
ーン変換の逆のパターン関係となる。例えば図16に示
した被試験回路に付加した付加回路RA〜RDはシリア
ルパターン信号をパラレルパターン信号に変換するか
ら、この付加回路RA〜RDに対応する変換機能ブロッ
ク20Bは、その逆のパターンであるパラレル信号をシ
リアル信号に変換するパターン変換を行なう。他の例と
しては図17に示した被試験回路では機能ブロックHS
Pに与えるテストパターンを整時動作で遅延させるパタ
ーン変換を行なうから、変換機能ブロック20Aはその
逆のパターン変換である、期待値パターンに付加回路で
与えられる遅延と同じ遅延を与えるパターン変換を行な
う。
ターンデータの任意のビットのデータを任意の時間遅延
させることができる変換機能を持ち、変換機能ブロック
20Bは例えばパラレルのテストパターンデータをシリ
アルのテストパターンデータに変換する機能を持つ変換
機能ブロックであるものとする。つまり、これらの変換
機能ブロック20A,20Bが変換するパターン変換は
被試験回路DUTに付加した付加回路で与えられるパタ
ーン変換の逆のパターン関係となる。例えば図16に示
した被試験回路に付加した付加回路RA〜RDはシリア
ルパターン信号をパラレルパターン信号に変換するか
ら、この付加回路RA〜RDに対応する変換機能ブロッ
ク20Bは、その逆のパターンであるパラレル信号をシ
リアル信号に変換するパターン変換を行なう。他の例と
しては図17に示した被試験回路では機能ブロックHS
Pに与えるテストパターンを整時動作で遅延させるパタ
ーン変換を行なうから、変換機能ブロック20Aはその
逆のパターン変換である、期待値パターンに付加回路で
与えられる遅延と同じ遅延を与えるパターン変換を行な
う。
【0019】図2に変換機能ブロック20Aの具体的な
実施例を示す。図示する20A1 〜20An はパターン
発生器11が出力するテストパターンデータのビット数
に対応して設けた変換機能ブロックを示す。各変換機能
ブロック20A1 〜20Anは複数のフリップフロップ
FF1 〜FFP が縦続接続されて構成したフリップフロ
ップ列と、このフリップフロップ列の各フリップフロッ
プFF1 〜FFP の遅延出力を選択して取出すためのセ
レクタSL1とによって可変遅延回路を構成している。
セレクタSL1には設定用レジスタRGが接続され、こ
の設定用レジスタRGに設定したデータの値によって入
力端子0〜Pの何れか一つの信号を出力端子TPに取出
す。
実施例を示す。図示する20A1 〜20An はパターン
発生器11が出力するテストパターンデータのビット数
に対応して設けた変換機能ブロックを示す。各変換機能
ブロック20A1 〜20Anは複数のフリップフロップ
FF1 〜FFP が縦続接続されて構成したフリップフロ
ップ列と、このフリップフロップ列の各フリップフロッ
プFF1 〜FFP の遅延出力を選択して取出すためのセ
レクタSL1とによって可変遅延回路を構成している。
セレクタSL1には設定用レジスタRGが接続され、こ
の設定用レジスタRGに設定したデータの値によって入
力端子0〜Pの何れか一つの信号を出力端子TPに取出
す。
【0020】従って被試験回路DUTに付加された付加
回路の遅延量と等しい遅延量に設定することにより、n
ビットのテストパターンデータの内の任意のビットのデ
ータを任意の時間(フリップフロップ列の段数Pの範囲
内)遅延させることができる。従ってテストパターンデ
ータの中の期待値パターンデータに相当するビットのデ
ータを付加回路の遅延時間と同じ遅延時間だけ遅延させ
て論理比較器13に与えることにより、図17に示した
ような整時回路TMI1 ,TMI2 が書込側及び読出し
側に付加された機能ブロックHSPも通常のテストパタ
ーンデータによって試験することができる。
回路の遅延量と等しい遅延量に設定することにより、n
ビットのテストパターンデータの内の任意のビットのデ
ータを任意の時間(フリップフロップ列の段数Pの範囲
内)遅延させることができる。従ってテストパターンデ
ータの中の期待値パターンデータに相当するビットのデ
ータを付加回路の遅延時間と同じ遅延時間だけ遅延させ
て論理比較器13に与えることにより、図17に示した
ような整時回路TMI1 ,TMI2 が書込側及び読出し
側に付加された機能ブロックHSPも通常のテストパタ
ーンデータによって試験することができる。
【0021】図3は変換機能ブロック20Bの具体的な
実施例を示す。この変換機能ブロック20Bはnビット
のパラレル型式のテストパターンデータをシリアル型式
のテストパターンデータに変換する機能を具備する。こ
のためにnビット入力を1ビット列のシリアル信号に変
換するセレクタSL21 ,SL22 を含むセレクタ群S
L2と、このセレクタ群SL2の動作を制御するための
制御信号を生成するシーケンスメモリSQと、このシー
ケンスメモリSQにアドレス信号を与えて制御信号を読
出すシーケンス制御器SQCとによって構成することが
できる。
実施例を示す。この変換機能ブロック20Bはnビット
のパラレル型式のテストパターンデータをシリアル型式
のテストパターンデータに変換する機能を具備する。こ
のためにnビット入力を1ビット列のシリアル信号に変
換するセレクタSL21 ,SL22 を含むセレクタ群S
L2と、このセレクタ群SL2の動作を制御するための
制御信号を生成するシーケンスメモリSQと、このシー
ケンスメモリSQにアドレス信号を与えて制御信号を読
出すシーケンス制御器SQCとによって構成することが
できる。
【0022】尚、ここでは説明を簡素に済ませるため
に、被試験機能ブロックとして図4に示す4端子入力、
4端子出力型の機能ブロックAを試験するものとして説
明する。機能ブロックAは例えばIC或は配線基板に実
装した被試験回路DUTの一部を構成し、入力端子D1
〜D4 及び出力端子Q1 〜Q4 は実際には被試験回路D
UTの内部において他の機能ブロック(図4には特に図
示していない)等に接続され実動するものとする。
に、被試験機能ブロックとして図4に示す4端子入力、
4端子出力型の機能ブロックAを試験するものとして説
明する。機能ブロックAは例えばIC或は配線基板に実
装した被試験回路DUTの一部を構成し、入力端子D1
〜D4 及び出力端子Q1 〜Q4 は実際には被試験回路D
UTの内部において他の機能ブロック(図4には特に図
示していない)等に接続され実動するものとする。
【0023】RAは機能ブロックAを被試験回路DUT
内で単独で試験するために付加した付加回路を示す。こ
の場合の付加回路RAはフリップフロップFF11〜FF
14及びFF21〜FF24を縦続接続したシフトレジスタと
した場合を示す。フリップフロップFF11〜FF14は機
能ブロックAの入力端子D1 〜D4 に並列データを入力
するためのシフトレジスタを構成し、フリップフロップ
FF21〜FF24は機能ブロックAの出力端子Q1 〜Q4
から出力される機能ブロックAの応答出力を読み取って
シリアルデータとして出力端子QTに出力するためのシ
フトレジスタを構成している。入力側のシフトレジスタ
と出力側のシフトレジスタは配線LLによって縦続接続
し、機能ブロックA以外の機能ブロックを試験する場合
は、テストパターン信号をその被試験機能ブロックに付
加された付加回路に伝達できるように構成される。
内で単独で試験するために付加した付加回路を示す。こ
の場合の付加回路RAはフリップフロップFF11〜FF
14及びFF21〜FF24を縦続接続したシフトレジスタと
した場合を示す。フリップフロップFF11〜FF14は機
能ブロックAの入力端子D1 〜D4 に並列データを入力
するためのシフトレジスタを構成し、フリップフロップ
FF21〜FF24は機能ブロックAの出力端子Q1 〜Q4
から出力される機能ブロックAの応答出力を読み取って
シリアルデータとして出力端子QTに出力するためのシ
フトレジスタを構成している。入力側のシフトレジスタ
と出力側のシフトレジスタは配線LLによって縦続接続
し、機能ブロックA以外の機能ブロックを試験する場合
は、テストパターン信号をその被試験機能ブロックに付
加された付加回路に伝達できるように構成される。
【0024】尚、出力側に接続したフリップフロップF
F21〜FF24はデータの読取端子とクロックの入力端子
がそれぞれ2入力型とした場合を示す。つまりクロック
入力端子CH3を設け、このクロック入力端子CH3に
入力するクロックCK3 により、被試験機能ブロックA
の出力をフリップフロップFF21〜FF23に記憶する動
作を行なう。これと共に、クロックCK3 により記憶し
たデータはクロックCK1 によりシフトされて出力端子
QTに出力される。
F21〜FF24はデータの読取端子とクロックの入力端子
がそれぞれ2入力型とした場合を示す。つまりクロック
入力端子CH3を設け、このクロック入力端子CH3に
入力するクロックCK3 により、被試験機能ブロックA
の出力をフリップフロップFF21〜FF23に記憶する動
作を行なう。これと共に、クロックCK3 により記憶し
たデータはクロックCK1 によりシフトされて出力端子
QTに出力される。
【0025】図4に示すPTは付加回路RAから導出し
た入力端子を示す。この例では正相信号を入力できるよ
うに構成した場合を示す。CH1はフリップフロップF
F11〜FF14及びFF21〜FF24によって構成されるシ
フトレジスタに駆動クロックCK1 を与える入力端子、
CH2は機能ブロックAに動作クロックCK2 を与える
入力端子を示す。
た入力端子を示す。この例では正相信号を入力できるよ
うに構成した場合を示す。CH1はフリップフロップF
F11〜FF14及びFF21〜FF24によって構成されるシ
フトレジスタに駆動クロックCK1 を与える入力端子、
CH2は機能ブロックAに動作クロックCK2 を与える
入力端子を示す。
【0026】機能ブロックAを付加回路RAがない状態
で試験する場合のテストパターンデータは図5Aに示す
ように1ベクタ毎にD1−1,D2−1,D3−1,D
4−1の4ビットのパラレルデータの形態でパターン発
生器11から出力される。パターン発生器11からはテ
ストパターンデータD1−1,D2−1,D3−1,D
4−1…の他にテストパターンデータが出力されたこと
を表わす図5Bに示すベクタクロックCKB を出力す
る。
で試験する場合のテストパターンデータは図5Aに示す
ように1ベクタ毎にD1−1,D2−1,D3−1,D
4−1の4ビットのパラレルデータの形態でパターン発
生器11から出力される。パターン発生器11からはテ
ストパターンデータD1−1,D2−1,D3−1,D
4−1…の他にテストパターンデータが出力されたこと
を表わす図5Bに示すベクタクロックCKB を出力す
る。
【0027】このベクタクロックCKB を図3に示した
シーケンス制御器SQCに与える。シーケンス制御器S
QCはベクタクロックCKB を受け取ると、テストパタ
ーンデータのビット幅倍の速度のアドレス信号ADR
(図5E)を発生する。つまり、この例では4倍速のア
ドレス信号ADRを生成し、このアドレス信号ADRを
シーケンスメモリSQに与える。これと共に、シーケン
ス制御器SQCにはシーケンスメモリSQの読出開始ア
ドレスと終了アドレスが記憶されており、発生アドレス
が読出終了アドレスに達する毎にアドレスを開始アドレ
スに戻すと共に、パターン発生器11に次のテストパタ
ーンデータを出力させるための信号END(図5D)を
送り出す。従ってパターン発生器11は信号ENDを受
け取ると、次のベクタのテストパターンデータD1−
2,D2−2,D3−2,D4−2を出力する。
シーケンス制御器SQCに与える。シーケンス制御器S
QCはベクタクロックCKB を受け取ると、テストパタ
ーンデータのビット幅倍の速度のアドレス信号ADR
(図5E)を発生する。つまり、この例では4倍速のア
ドレス信号ADRを生成し、このアドレス信号ADRを
シーケンスメモリSQに与える。これと共に、シーケン
ス制御器SQCにはシーケンスメモリSQの読出開始ア
ドレスと終了アドレスが記憶されており、発生アドレス
が読出終了アドレスに達する毎にアドレスを開始アドレ
スに戻すと共に、パターン発生器11に次のテストパタ
ーンデータを出力させるための信号END(図5D)を
送り出す。従ってパターン発生器11は信号ENDを受
け取ると、次のベクタのテストパターンデータD1−
2,D2−2,D3−2,D4−2を出力する。
【0028】シーケンス制御器SQCから出力されるア
ドレス信号ADRは図5Eに示すように、この例では1
0,11,12,13の4アドレスとする。セレクタ群
SL2にはパラレルデータをシリアルデータに変換する
ためのセレクタSL21 と、これとは別に、逆相のシリ
アルデータを得るためのセレクタSL22 及び被試験回
路DUTで必要なクロックCK1 ,CK2 ,CK3 を波
形生成回路13から発生させるためのパターンを出力す
るセレクタSL23 〜SL25 を設けた場合を示す。
ドレス信号ADRは図5Eに示すように、この例では1
0,11,12,13の4アドレスとする。セレクタ群
SL2にはパラレルデータをシリアルデータに変換する
ためのセレクタSL21 と、これとは別に、逆相のシリ
アルデータを得るためのセレクタSL22 及び被試験回
路DUTで必要なクロックCK1 ,CK2 ,CK3 を波
形生成回路13から発生させるためのパターンを出力す
るセレクタSL23 〜SL25 を設けた場合を示す。
【0029】これらのセレクタSL21 〜SL25 はシ
ーケンスメモリSQから読出される制御信号によって制
御される。このためシーケンスメモリSQにはこの例で
は5個の記憶領域SQ1 〜SQ5 を設け、各記憶領域S
Q1 〜SQ5 から各セレクタSL21 〜SL25 に与え
る制御信号を読出す。図6にシーケンスメモリSQの記
憶領域SQ1 とSQ2 に設定したデータの内容を示す。
記憶領域SQ1 の第1アドレス「10」にはこの例では
「0100」を記憶した場合を示す。このデータは図7
に示すセレクタSL2の真理値表に示すように、テスト
パターンデータの中の第4ビットのパターンデータD4
を選択する動作を行なわせる制御信号とされる。また、
記憶領域SQ1 の第2アドレス「11」には「001
1」を書込む。この「0011」は図7の真理値表に示
すように、テストパターンデータの中の第3ビットのパ
ターンデータD3を選択する動作を行なわせる制御信号
とされる。記憶領域SQ1 の第3アドレス「12」には
「0010」を書込む。この「0010」は図7の真理
値表に示すように、テストパターンデータの中の第2ビ
ットのパターンデータD2 を選択する動作を行なわせる
制御信号とされる。記憶領域SQ1 の第4アドレス「1
3」には「0001」を書込む。この「0001」は図
7の真理値表に示すようにテストパターンデータの第1
ビットのパターンデータD1 を選択する動作を行なわせ
る制御信号とされる。
ーケンスメモリSQから読出される制御信号によって制
御される。このためシーケンスメモリSQにはこの例で
は5個の記憶領域SQ1 〜SQ5 を設け、各記憶領域S
Q1 〜SQ5 から各セレクタSL21 〜SL25 に与え
る制御信号を読出す。図6にシーケンスメモリSQの記
憶領域SQ1 とSQ2 に設定したデータの内容を示す。
記憶領域SQ1 の第1アドレス「10」にはこの例では
「0100」を記憶した場合を示す。このデータは図7
に示すセレクタSL2の真理値表に示すように、テスト
パターンデータの中の第4ビットのパターンデータD4
を選択する動作を行なわせる制御信号とされる。また、
記憶領域SQ1 の第2アドレス「11」には「001
1」を書込む。この「0011」は図7の真理値表に示
すように、テストパターンデータの中の第3ビットのパ
ターンデータD3を選択する動作を行なわせる制御信号
とされる。記憶領域SQ1 の第3アドレス「12」には
「0010」を書込む。この「0010」は図7の真理
値表に示すように、テストパターンデータの中の第2ビ
ットのパターンデータD2 を選択する動作を行なわせる
制御信号とされる。記憶領域SQ1 の第4アドレス「1
3」には「0001」を書込む。この「0001」は図
7の真理値表に示すようにテストパターンデータの第1
ビットのパターンデータD1 を選択する動作を行なわせ
る制御信号とされる。
【0030】従ってシーケンス制御器SQCからアドレ
ス信号ADRが「10,11,12,13」の値に与え
られることによりシーケンスメモリSQの記憶領域SQ
1 からは図5Fに示すように「0100」,「001
1」,「0010」,「0001」の制御信号SF(図
5F)が読出され、この制御信号SFがセレクタSL2
1 に与えられることにより、セレクタSL21 は図5H
に示すようにテストパターンデータの第4ビットのパタ
ーンデータD4−1からD3−1,D2−1,D1−1
の順に選択し、出力端子m1 からこれらのパターンデー
タD4−1,D3−1,D2−1,D1−1を順次出力
する。
ス信号ADRが「10,11,12,13」の値に与え
られることによりシーケンスメモリSQの記憶領域SQ
1 からは図5Fに示すように「0100」,「001
1」,「0010」,「0001」の制御信号SF(図
5F)が読出され、この制御信号SFがセレクタSL2
1 に与えられることにより、セレクタSL21 は図5H
に示すようにテストパターンデータの第4ビットのパタ
ーンデータD4−1からD3−1,D2−1,D1−1
の順に選択し、出力端子m1 からこれらのパターンデー
タD4−1,D3−1,D2−1,D1−1を順次出力
する。
【0031】最終アドレス「13」でパターンデータD
1−1を選択した時点で、シーケンス制御器SQCがパ
ターン要求信号END(図5D)を出力すると、パター
ン発生器11は次のベクタのテストパターンデータD1
−2,D2−2,D3−2,D4−2を出力する。この
状態でシーケンス制御器SQCから出力されるアドレス
信号ADRは再び「10,11,12,13」の値に出
力されるから、シーケンスメモリSQの記憶領域SQ1
から「0100,0011,0010,0001」の順
に制御信号が出力される。従ってセレクタSL21 は再
びテストパターンデータをD4−2,D3−2,D2−
2,D1−2の順に選択して出力端子m 1 から出力す
る。
1−1を選択した時点で、シーケンス制御器SQCがパ
ターン要求信号END(図5D)を出力すると、パター
ン発生器11は次のベクタのテストパターンデータD1
−2,D2−2,D3−2,D4−2を出力する。この
状態でシーケンス制御器SQCから出力されるアドレス
信号ADRは再び「10,11,12,13」の値に出
力されるから、シーケンスメモリSQの記憶領域SQ1
から「0100,0011,0010,0001」の順
に制御信号が出力される。従ってセレクタSL21 は再
びテストパターンデータをD4−2,D3−2,D2−
2,D1−2の順に選択して出力端子m 1 から出力す
る。
【0032】出力端子m1 から出力されたパターンデー
タD4−1,D3−1,D2−1,D1−1及びD4−
2,D3−2,D2−2,D1−2はシリアルに波形生
成回路12に入力され、パターンデータD4−1,D3
−1,D2−1,D1−1及びD4−2,D3−2,D
2−2,D1−1の各論理値に従って実波形に変換さ
れ、被試験回路DUTの入力端子PTに入力される。
タD4−1,D3−1,D2−1,D1−1及びD4−
2,D3−2,D2−2,D1−2はシリアルに波形生
成回路12に入力され、パターンデータD4−1,D3
−1,D2−1,D1−1及びD4−2,D3−2,D
2−2,D1−1の各論理値に従って実波形に変換さ
れ、被試験回路DUTの入力端子PTに入力される。
【0033】被試験回路DUTのクロック入力端子CH
1にはアドレス信号ADRに同期した図5Cに示すクロ
ックCK1 が与えられる。このクロックCK1 でフリッ
プフロップFF11〜FF14を駆動するから、セレクタS
L21 で選択されて出力されるパターンデータD4−
1,D3−1,D2−1,D1−1,D4−2,D3−
2,D2−2,D1−2が順次出力される毎にフリップ
フロップFF11,FF12,FF13,FF14にパターンデ
ータが取込まれる。
1にはアドレス信号ADRに同期した図5Cに示すクロ
ックCK1 が与えられる。このクロックCK1 でフリッ
プフロップFF11〜FF14を駆動するから、セレクタS
L21 で選択されて出力されるパターンデータD4−
1,D3−1,D2−1,D1−1,D4−2,D3−
2,D2−2,D1−2が順次出力される毎にフリップ
フロップFF11,FF12,FF13,FF14にパターンデ
ータが取込まれる。
【0034】パターンデータD4−1,D3−1,D2
−1,D1−1がフリップフロップFF14〜FF11に格
納された時点で波形生成器13は図5Jに示すクロック
CK 2 を出力し、このクロックCK2 を図4に示す被試
験回路DUTの入力端子CH2に与える。被試験回路D
UTはクロックCK2 が与えられることにより、機能ブ
ロックAがフリップフロップFF11〜FF14に入力され
たテストパターンデータを取込む。
−1,D1−1がフリップフロップFF14〜FF11に格
納された時点で波形生成器13は図5Jに示すクロック
CK 2 を出力し、このクロックCK2 を図4に示す被試
験回路DUTの入力端子CH2に与える。被試験回路D
UTはクロックCK2 が与えられることにより、機能ブ
ロックAがフリップフロップFF11〜FF14に入力され
たテストパターンデータを取込む。
【0035】これと共に、波形生成器12は図5Kに示
すクロックCK3 を出力する。このクロックCK3 は図
4に示す被試験回路DUTの入力端子CH3に入力され
る。このクロックCK3 の入力により出力側のフリップ
フロップFF21〜FF24は機能ブロックAの出力端子Q
1 〜Q4 の状態を取込む。フリップフロップFF21〜F
F24が状態ブロックAの出力の状態を取込んだ後でクロ
ックCK1 が出力端子CH1に与えられることによりフ
リップフロップFF11〜FF14及びFF21〜FF24が駆
動され、フリップフロップFF11〜FF14には次のベク
タのテストパターンデータD4−2,D3−2,D2−
2,D1−2が記憶される。また出力側のフリップフロ
ップFF21〜FF24に記憶された機能ブロックAの応答
出力は出力端子QTを通じて外部に取出される。出力端
子QTを通じて取出されたシリアル信号は、特に図示し
ないが、シリアル/パラレル変換手段でパラレル信号に
変換し、論理比較器13に与えられ、期待値と論理比較
する。
すクロックCK3 を出力する。このクロックCK3 は図
4に示す被試験回路DUTの入力端子CH3に入力され
る。このクロックCK3 の入力により出力側のフリップ
フロップFF21〜FF24は機能ブロックAの出力端子Q
1 〜Q4 の状態を取込む。フリップフロップFF21〜F
F24が状態ブロックAの出力の状態を取込んだ後でクロ
ックCK1 が出力端子CH1に与えられることによりフ
リップフロップFF11〜FF14及びFF21〜FF24が駆
動され、フリップフロップFF11〜FF14には次のベク
タのテストパターンデータD4−2,D3−2,D2−
2,D1−2が記憶される。また出力側のフリップフロ
ップFF21〜FF24に記憶された機能ブロックAの応答
出力は出力端子QTを通じて外部に取出される。出力端
子QTを通じて取出されたシリアル信号は、特に図示し
ないが、シリアル/パラレル変換手段でパラレル信号に
変換し、論理比較器13に与えられ、期待値と論理比較
する。
【0036】尚、被試験回路DUTは図4で正相(正論
理)の論理波形データを入力する場合を示したが、場合
によっては逆相(負論理)の論理波形データを入力する
ことを要求する回路構造の場合もある。このために、こ
の実施例ではセレクタSL2 2 を設けこのセレクタSL
22 から逆相の論理波形データを生成させ、この逆相の
論理波形データを被試験回路DUTの入力端子PTに入
力できるように構成した場合を示す。 〔変形実施例〕図8乃至図14に変形実施例を示す。図
8は変換機能ブロック20Aの変形例を示す。この例で
は変換機能ブロック20Aにシーケンス制御器SQC
と、シーケンスメモリSQとを設け、シーケンス制御器
SQCからパターン発生毎にアドレス信号を発生させ、
このアドレス信号によってシーケンスメモリSQから遅
延データを読出し、この遅延データをセレクタSL1に
与えることによって、フリップフロップ列FFN で発生
する遅延量の異なるデータを選択して取出すことができ
るようにし、パターン発生毎に遅延量を変更できるよう
に構成した場合を示す。
理)の論理波形データを入力する場合を示したが、場合
によっては逆相(負論理)の論理波形データを入力する
ことを要求する回路構造の場合もある。このために、こ
の実施例ではセレクタSL2 2 を設けこのセレクタSL
22 から逆相の論理波形データを生成させ、この逆相の
論理波形データを被試験回路DUTの入力端子PTに入
力できるように構成した場合を示す。 〔変形実施例〕図8乃至図14に変形実施例を示す。図
8は変換機能ブロック20Aの変形例を示す。この例で
は変換機能ブロック20Aにシーケンス制御器SQC
と、シーケンスメモリSQとを設け、シーケンス制御器
SQCからパターン発生毎にアドレス信号を発生させ、
このアドレス信号によってシーケンスメモリSQから遅
延データを読出し、この遅延データをセレクタSL1に
与えることによって、フリップフロップ列FFN で発生
する遅延量の異なるデータを選択して取出すことができ
るようにし、パターン発生毎に遅延量を変更できるよう
に構成した場合を示す。
【0037】図9は図8に示した変換機能ブロック20
Aでパターン変換したテストパターンデータによって試
験することができる被試験回路DUTの例を示す。この
例ではマルチピン方式の集積回路の場合を示す。マルチ
ピン方式の集積回路は外部に導出するピン数を可及的に
少なくたるために、例えばアドレス信号とデータとを共
通のピンを使って入出力させるように構成するものであ
る。このために集積回路内にセレクタSL3と、バッフ
ァBF1 ,BF2 とが設けられる。バッファBF1 ,B
F2 はセレクタSL3で振り分けられたアドレス信号と
データをタイミングを合せて機能ブロックBに入力する
ために設けられる。図の例ではデータ側に2段構成のバ
ッファBF2 を設けた場合を示す。従ってこの場合には
本来は図10に示すようにデータとその次にアドレス信
号が来る順番に配列された信号を入力して動作させるこ
とになる。
Aでパターン変換したテストパターンデータによって試
験することができる被試験回路DUTの例を示す。この
例ではマルチピン方式の集積回路の場合を示す。マルチ
ピン方式の集積回路は外部に導出するピン数を可及的に
少なくたるために、例えばアドレス信号とデータとを共
通のピンを使って入出力させるように構成するものであ
る。このために集積回路内にセレクタSL3と、バッフ
ァBF1 ,BF2 とが設けられる。バッファBF1 ,B
F2 はセレクタSL3で振り分けられたアドレス信号と
データをタイミングを合せて機能ブロックBに入力する
ために設けられる。図の例ではデータ側に2段構成のバ
ッファBF2 を設けた場合を示す。従ってこの場合には
本来は図10に示すようにデータとその次にアドレス信
号が来る順番に配列された信号を入力して動作させるこ
とになる。
【0038】ところで、この種のマルチピン方式におい
て、図9の構成とは逆にアドレス信号側に2段構成のバ
ッファが存在し、データ側に1段構成のバッファが存在
する構成が標準方式であった場合には、一般的には標準
方式の回路を試験するために図11Aに示すようにアド
レス信号の次にデータが来る順番のテストパターンデー
タが用意される。このテストパターンデータを用いて、
図9に示した被試験回路DUTを試験しようとする場合
に、図11Bに示すようにデータの次にアドレス信号が
来る順番にパターン変換しなければならない。
て、図9の構成とは逆にアドレス信号側に2段構成のバ
ッファが存在し、データ側に1段構成のバッファが存在
する構成が標準方式であった場合には、一般的には標準
方式の回路を試験するために図11Aに示すようにアド
レス信号の次にデータが来る順番のテストパターンデー
タが用意される。このテストパターンデータを用いて、
図9に示した被試験回路DUTを試験しようとする場合
に、図11Bに示すようにデータの次にアドレス信号が
来る順番にパターン変換しなければならない。
【0039】このような場合に、図8に示した変換機能
ブロック20Aを用いて図11Bに示すようにアドレス
信号を予めバッファの2段分を遅延させ、データの次に
アドレス信号が来る順番にパターン変換し、このパター
ン変換したテストパターン信号(図11B)を図9に示
した被試験回路DUTに与えることにより、アドレス信
号はバッファBF1 で1段遅延され、データはバッファ
BF2 で2段遅延されるから、機能ブロックBには図1
1CとDに示すように、アドレス信号とデータとをタイ
ミングを合致させて入力することができる。
ブロック20Aを用いて図11Bに示すようにアドレス
信号を予めバッファの2段分を遅延させ、データの次に
アドレス信号が来る順番にパターン変換し、このパター
ン変換したテストパターン信号(図11B)を図9に示
した被試験回路DUTに与えることにより、アドレス信
号はバッファBF1 で1段遅延され、データはバッファ
BF2 で2段遅延されるから、機能ブロックBには図1
1CとDに示すように、アドレス信号とデータとをタイ
ミングを合致させて入力することができる。
【0040】図12はこの発明の更に他の実施例を示
す。この実施例では被試験回路DUTがアドレス加工機
能を使った場合の変換機能ブロックの実施例を示す。図
では説明を簡素に済ませるためにパターン発生器、波形
生成器等の構成は省略して示している。メモリの一つの
型式として、入力されたアドレス、順次加算しながらメ
モリをアクセスする型式のメモリがある。この型式のメ
モリはメモリを構成する機能ブロックCに与えるアドレ
ス信号系路に加算器ADD1 と、帰還用バッファBF3
とによって構成されるアドレス加工機能を持つ付加回路
RBを設け、この付加回路RBで入力されるアドレス信
号を順次加算し、その加算結果を機能ブロックCに入力
している。
す。この実施例では被試験回路DUTがアドレス加工機
能を使った場合の変換機能ブロックの実施例を示す。図
では説明を簡素に済ませるためにパターン発生器、波形
生成器等の構成は省略して示している。メモリの一つの
型式として、入力されたアドレス、順次加算しながらメ
モリをアクセスする型式のメモリがある。この型式のメ
モリはメモリを構成する機能ブロックCに与えるアドレ
ス信号系路に加算器ADD1 と、帰還用バッファBF3
とによって構成されるアドレス加工機能を持つ付加回路
RBを設け、この付加回路RBで入力されるアドレス信
号を順次加算し、その加算結果を機能ブロックCに入力
している。
【0041】このような付加回路RBが付加されている
被試験回路DUTを、アドレス順に試験するには、通常
のアドレス順に配列されたアドレス信号を供給したので
は試験することはできない。このため、この発明ではパ
ターン変換手段20に演算機能を持つ変換機能ブロック
20Cを設ける。変換機能ブロック20Cはこの例では
減算器ADD2 と、帰還バッファBF4とによって構成
することができる。減算器ADD2 の一方の入力端子に
アドレス順に配列されたアドレス信号A1 ,A2 ,A3
…An を入力する。
被試験回路DUTを、アドレス順に試験するには、通常
のアドレス順に配列されたアドレス信号を供給したので
は試験することはできない。このため、この発明ではパ
ターン変換手段20に演算機能を持つ変換機能ブロック
20Cを設ける。変換機能ブロック20Cはこの例では
減算器ADD2 と、帰還バッファBF4とによって構成
することができる。減算器ADD2 の一方の入力端子に
アドレス順に配列されたアドレス信号A1 ,A2 ,A3
…An を入力する。
【0042】このアドレス信号A1 ,A2 ,A3 …An
に対し、帰還バッファBF4 を通じて1クロック分遅れ
て減算器ADD2 の他方の入力端子にA1 ,A2 ,A3
…が入力され減算される。減算結果をa1 ,a2 ,a3
…an とすると、 a1 =A1 −0 a2 =A2 −a1 =A2 −A1 a3 =A3 −a2 =A3 −A2 −A1 : : an =An −an-1 となる。
に対し、帰還バッファBF4 を通じて1クロック分遅れ
て減算器ADD2 の他方の入力端子にA1 ,A2 ,A3
…が入力され減算される。減算結果をa1 ,a2 ,a3
…an とすると、 a1 =A1 −0 a2 =A2 −a1 =A2 −A1 a3 =A3 −a2 =A3 −A2 −A1 : : an =An −an-1 となる。
【0043】加工されたアドレス信号a1 ,a2 ,a3
…an を被試験回路DUTに与えることにより、被試験
回路DUTに設けられた付加回路は a1 +0 =A1 a2 +A1 =A2 −A1 +A1 =A2 a3 +A2 =A3 −A2 +A1 +A2 +A1 =A3 : : : : an +An-1 + …+A1 =An を算出し、機能ブロックCにアドレス順に配列されたア
ドレス信号を与えることができる。
…an を被試験回路DUTに与えることにより、被試験
回路DUTに設けられた付加回路は a1 +0 =A1 a2 +A1 =A2 −A1 +A1 =A2 a3 +A2 =A3 −A2 +A1 +A2 +A1 =A3 : : : : an +An-1 + …+A1 =An を算出し、機能ブロックCにアドレス順に配列されたア
ドレス信号を与えることができる。
【0044】以上により各種の被試験回路DUTの例
と、各種の被試験回路DUTに試験パターンを与えるた
めのパターン変換手段20の例が理解できよう。図13
は図8に示した変換機能ブロック20Aを実用する場合
の具体的な実施例を示す。この例ではシーケンスメモリ
SQを変換機能ブロック20Aと20Bの双方に共用し
た場合を示す。
と、各種の被試験回路DUTに試験パターンを与えるた
めのパターン変換手段20の例が理解できよう。図13
は図8に示した変換機能ブロック20Aを実用する場合
の具体的な実施例を示す。この例ではシーケンスメモリ
SQを変換機能ブロック20Aと20Bの双方に共用し
た場合を示す。
【0045】図14はシーケンスメモリSQの構成の他
の例を示す。この例ではシーケンスメモリSQを変換機
能ブロック20Bを制御するための制御信号を記憶する
シーケンスメモリSQA と、このシーケンスメモリSQ
A にアドレス信号を与えるシーケンスメモリSQB とに
分割した場合を示す。シーケンスメモリSQA に変換機
能ブロック20Bの動作を規定するための制御信号を記
憶させ、この制御信号をシーケンスメモリSQB に記憶
したアドレス信号で読出す間接ポイント構成にすること
により、全体としてメモリ容量を少なくすることができ
る。
の例を示す。この例ではシーケンスメモリSQを変換機
能ブロック20Bを制御するための制御信号を記憶する
シーケンスメモリSQA と、このシーケンスメモリSQ
A にアドレス信号を与えるシーケンスメモリSQB とに
分割した場合を示す。シーケンスメモリSQA に変換機
能ブロック20Bの動作を規定するための制御信号を記
憶させ、この制御信号をシーケンスメモリSQB に記憶
したアドレス信号で読出す間接ポイント構成にすること
により、全体としてメモリ容量を少なくすることができ
る。
【0046】尚、図1の実施例では変換機能ブロック2
0Aを前段側、変換機能ブロック20Bを後段側に配置
した例を説明したが、その縦続接続の前後関係は逆に採
ることがきることは容易に理解できよう。また図8及び
図12に示した変換機能ブロックを図1に示した実施例
に加え、それぞれを選択的に利用できるように構成する
こともできる。
0Aを前段側、変換機能ブロック20Bを後段側に配置
した例を説明したが、その縦続接続の前後関係は逆に採
ることがきることは容易に理解できよう。また図8及び
図12に示した変換機能ブロックを図1に示した実施例
に加え、それぞれを選択的に利用できるように構成する
こともできる。
【0047】
【発明の効果】以上説明したように、この発明によれば
試験対象となる機能ブロックの入力側及び出力側に付加
回路が接続されても、この付加回路で与えられるパター
ン変換とは逆の関係のパターン変換をパターン変換手段
20て与え、パターン変換手段20でパターン変換した
テストパターンを被試験回路に与えるから、被試験回路
の内部に設けられた機能ブロックには本来のパターンを
持つテストパターン信号を与えることができる。
試験対象となる機能ブロックの入力側及び出力側に付加
回路が接続されても、この付加回路で与えられるパター
ン変換とは逆の関係のパターン変換をパターン変換手段
20て与え、パターン変換手段20でパターン変換した
テストパターンを被試験回路に与えるから、被試験回路
の内部に設けられた機能ブロックには本来のパターンを
持つテストパターン信号を与えることができる。
【0048】この結果テストパターン発生器から出力す
るテストパターンの形態は機能ブロックを試験する本来
の形態のテストパターンでよく、付加回路の存在を無視
してテストパターンを発生させればよい。従って同一機
能ブロックに接続される付加回路に違いがあっても、付
加回路の違いはパターン変換手段20に設けた変換機能
ブロックを選択的に使用することにより対応することが
できるから、パターン発生のためのソフトウエアを変更
する必要はない。よって各機能ブロック別に用意したテ
ストパターン発生用プログラムを付加回路が異なる場合
も共用することができるから、テストパターン発生用プ
ログラムの開発に要する経費を低減することができる効
果が得られる。
るテストパターンの形態は機能ブロックを試験する本来
の形態のテストパターンでよく、付加回路の存在を無視
してテストパターンを発生させればよい。従って同一機
能ブロックに接続される付加回路に違いがあっても、付
加回路の違いはパターン変換手段20に設けた変換機能
ブロックを選択的に使用することにより対応することが
できるから、パターン発生のためのソフトウエアを変更
する必要はない。よって各機能ブロック別に用意したテ
ストパターン発生用プログラムを付加回路が異なる場合
も共用することができるから、テストパターン発生用プ
ログラムの開発に要する経費を低減することができる効
果が得られる。
【図1】この発明の概念を説明するための機能構成図。
【図2】この発明の要部となるパターン変換手段の一具
体例を示す接続図。
体例を示す接続図。
【図3】この発明の要部となるパターン変換手段の他の
具体例を示す接続図。
具体例を示す接続図。
【図4】図3に示したパターン変換手段の変換動作と逆
の変換動作を行なう付加回路を持った被試験回路の一例
を示す接続図。
の変換動作を行なう付加回路を持った被試験回路の一例
を示す接続図。
【図5】図3に示した実施例の動作を説明するためのタ
イミングチャート。
イミングチャート。
【図6】図5と同様に図3に示した実施例を説明するた
めの図。
めの図。
【図7】図6と同様の図。
【図8】この発明の要部となる変換機能ブロックの変形
実施例を示す接続図。
実施例を示す接続図。
【図9】図8に示した変換機能ブロックによってパター
ン変換したテストパターンデータによって試験すること
ができる被試験回路の例を示すブロック図。
ン変換したテストパターンデータによって試験すること
ができる被試験回路の例を示すブロック図。
【図10】図9に示した被試験回路の動作を説明するた
めの図。
めの図。
【図11】図8に示した変換機能ブロックの動作を説明
するための図。
するための図。
【図12】この発明の更に他の変形実施例を示す接続
図。
図。
【図13】この発明に用いたシーケンスメモリの具体的
な構成例を示すブロック図。
な構成例を示すブロック図。
【図14】この発明に用いたシーケンスメモリと変換機
能ブロックの具体的な構成例を示すブロック図。
能ブロックの具体的な構成例を示すブロック図。
【図15】従来の技術を説明するためのブロック図。
【図16】従来の技術を説明するためのブロック図。
【図17】図16と同様のブロック図。
10 回路試験装置 11 パターン発生器 12 波形生成器 13 論理比較器 20 パターン変換手段 20A,20B 変換機能ブロック DUT 被試験回路 RA〜RD 付加回路 A〜D 機能ブロック
Claims (5)
- 【請求項1】 被試験回路内の目的とする被試験機能ブ
ロックの入力側又は出力側或は双方に付加回路が設けら
れ、この付加回路を通じてパターン発生器から出力され
るテストパターンを上記被試験機能ブロックに入力し、
出力させる構成の被試験回路を試験する回路試験装置に
おいて、 上記被試験回路とパターン発生器との間にパターン変換
手段を設け、パターン発生器から出力されるテストパタ
ーン信号に上記付加回路で与えられるパターン変換とは
逆関係のパターン変換を与え、このパターン変換によっ
て付加回路の存在に係わらず、上記被試験機能ブロック
を試験するために用意した本来のテストパターンによっ
て試験を可能としたことを特徴とする回路試験装置。 - 【請求項2】 上記付加回路は被試験機能ブロックに与
えるパターン信号に遅延時間を与えるパターン変換機能
を持つ整時回路とされ、上記パターン変換手段は上記整
時回路の遅延時間と同じ遅延時間を期待値パターンに与
えるパターン変換機能を持たせた構成としたことを特徴
とする請求項1記載の回路試験装置。 - 【請求項3】 上記付加回路はシリアル信号を被試験機
能ブロックにパラレル信号に変換して入力するパターン
変換機能を持つシリアル−パラレル変換回路とされ、上
記パターン変換手段はテストパターン信号をシリアル信
号に変換するパラレル−シリアル変換回路で構成したこ
とを特徴とする請求項1記載の回路試験装置。 - 【請求項4】 上記付加回路は共通の入力ピンに与えら
れる性質の異なる信号を仕分けするセレクタと、このセ
レクタで仕分けされた信号をタイミングを合せて機能ブ
ロックに与えるために設けた遅延段数が異なるバッファ
とによって構成され、上記パターン変換手段はシリアル
に与えられる性質が異なる信号の順序を逆転可能なパタ
ーン変換を与える可変遅延回路で構成したことを特徴と
する請求項1記載の回路試験装置。 - 【請求項5】 上記付加回路は与えられた信号を演算処
理して機能ブロックに与える機能を具備し、パターン変
換回路は付加回路の演算処理と逆の演算処理を行なう演
算手段で構成したことを特徴とする請求項1記載の回路
試験装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7052432A JPH08248096A (ja) | 1995-03-13 | 1995-03-13 | 回路試験装置 |
KR1019960706412A KR100238956B1 (ko) | 1995-03-13 | 1996-03-13 | 회로시험장치 |
PCT/JP1996/000627 WO1996028744A1 (fr) | 1995-03-13 | 1996-03-13 | Verificateur de circuit |
DE19680290T DE19680290T1 (de) | 1995-03-13 | 1996-03-13 | Schaltungstestvorrichtung |
US08/737,522 US5930271A (en) | 1995-03-13 | 1996-03-13 | Circuit testing apparatus for testing circuit device including functional block |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7052432A JPH08248096A (ja) | 1995-03-13 | 1995-03-13 | 回路試験装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08248096A true JPH08248096A (ja) | 1996-09-27 |
Family
ID=12914603
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7052432A Pending JPH08248096A (ja) | 1995-03-13 | 1995-03-13 | 回路試験装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5930271A (ja) |
JP (1) | JPH08248096A (ja) |
KR (1) | KR100238956B1 (ja) |
DE (1) | DE19680290T1 (ja) |
WO (1) | WO1996028744A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6021515A (en) * | 1996-04-19 | 2000-02-01 | Advantest Corp. | Pattern generator for semiconductor test system |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0969289B1 (en) * | 1997-03-21 | 2006-12-13 | Matsushita Electric Industrial Co., Ltd. | Testing the functional blocks in a semiconductor integrated circuit |
JPH11203158A (ja) * | 1998-01-13 | 1999-07-30 | Mitsubishi Electric Corp | テスト回路付パイプライン回路およびテスト回路付パイプライン回路をテストするための自動テストパターン生成方法 |
JP2000352575A (ja) * | 1999-06-10 | 2000-12-19 | Mitsubishi Electric Corp | 組み込み型自己テスト回路およびテスト方法 |
US6606705B1 (en) * | 1999-09-15 | 2003-08-12 | Intel Corporation | Method and apparatus for configuring an I/O buffer having an initialized default signaling level to operate at a sampled external circuit signaling level |
US6624662B1 (en) | 2000-06-30 | 2003-09-23 | Intel Corporation | Buffer with compensating drive strength |
US6651205B2 (en) * | 2001-02-02 | 2003-11-18 | Advantest Corp. | Test pattern conversion apparatus and conversion method |
US20020118215A1 (en) * | 2001-02-23 | 2002-08-29 | Brian Ball | Method and system for providing block animation |
DE10121309B4 (de) * | 2001-05-02 | 2004-01-29 | Infineon Technologies Ag | Testschaltung zum Testen einer zu testenden Schaltung |
US7003697B2 (en) * | 2001-07-02 | 2006-02-21 | Nextest Systems, Corporation | Apparatus having pattern scrambler for testing a semiconductor device and method for operating same |
US7100098B2 (en) * | 2003-06-12 | 2006-08-29 | Agilent Technologies, Inc. | Systems and methods for testing performance of an electronic device |
JP4063207B2 (ja) * | 2003-12-04 | 2008-03-19 | 株式会社リコー | 画像処理装置検査システムと方法およびプログラム |
JP4542852B2 (ja) * | 2004-08-20 | 2010-09-15 | 株式会社アドバンテスト | 試験装置及び試験方法 |
DE102005056930A1 (de) * | 2005-11-29 | 2007-05-31 | Infineon Technologies Ag | Halbleiter-Bauelement-Test-Verfahren, Halbleiter-Bauelement-Testgerät, sowie zwischen ein Testgerät und ein zu testendes Halbleiter-Bauelement geschaltete Einrichtung |
US7502708B2 (en) * | 2006-10-12 | 2009-03-10 | Advantest Corporation | Test apparatus, and control method |
KR100974669B1 (ko) * | 2009-11-26 | 2010-08-09 | 주식회사 아이티엔티 | 룩업 테이블을 내장한 보스트 회로 장치 또는 패턴 생성 장치, 및 이를 이용한 테스트 대상 디바이스에 대한 테스트 데이터 출력 방법 |
US9310433B2 (en) * | 2014-04-18 | 2016-04-12 | Breker Verification Systems | Testing SOC with portable scenario models and at different levels |
DE102016201141B4 (de) * | 2016-01-27 | 2017-11-16 | Wago Verwaltungsgesellschaft Mbh | Sicherheitsanordnung |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62118272A (ja) * | 1985-11-19 | 1987-05-29 | Ando Electric Co Ltd | パタ−ン発生装置 |
JPH01253665A (ja) * | 1988-04-02 | 1989-10-09 | Hitachi Electron Eng Co Ltd | 遅延回路内蔵lsi用テスタ |
JP2641739B2 (ja) * | 1988-07-29 | 1997-08-20 | 富士通株式会社 | 試験装置 |
JPH0280984A (ja) * | 1988-09-19 | 1990-03-22 | Hitachi Ltd | アドレス演算命令生成方法 |
DE3902835A1 (de) * | 1989-01-31 | 1990-08-02 | Siemens Ag | Verfahren zur erzeugung von pruefmustern fuer einen baustein |
JP2584673B2 (ja) * | 1989-06-09 | 1997-02-26 | 株式会社日立製作所 | テストデータ変更回路を有する論理回路テスト装置 |
JPH03122578A (ja) * | 1989-10-04 | 1991-05-24 | Nec Corp | 論理集積回路 |
JPH04168377A (ja) * | 1990-10-31 | 1992-06-16 | Nec Corp | Ic試験装置 |
JP2964644B2 (ja) * | 1990-12-10 | 1999-10-18 | 安藤電気株式会社 | 高速パターン発生器 |
-
1995
- 1995-03-13 JP JP7052432A patent/JPH08248096A/ja active Pending
-
1996
- 1996-03-13 KR KR1019960706412A patent/KR100238956B1/ko not_active IP Right Cessation
- 1996-03-13 WO PCT/JP1996/000627 patent/WO1996028744A1/ja active Application Filing
- 1996-03-13 DE DE19680290T patent/DE19680290T1/de not_active Withdrawn
- 1996-03-13 US US08/737,522 patent/US5930271A/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6021515A (en) * | 1996-04-19 | 2000-02-01 | Advantest Corp. | Pattern generator for semiconductor test system |
Also Published As
Publication number | Publication date |
---|---|
WO1996028744A1 (fr) | 1996-09-19 |
DE19680290T1 (de) | 1997-05-22 |
US5930271A (en) | 1999-07-27 |
KR970703535A (ko) | 1997-07-03 |
KR100238956B1 (ko) | 2000-01-15 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040511 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040914 |