JPS6262275A - 集積回路のテスト方法 - Google Patents
集積回路のテスト方法Info
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- JPS6262275A JPS6262275A JP61209756A JP20975686A JPS6262275A JP S6262275 A JPS6262275 A JP S6262275A JP 61209756 A JP61209756 A JP 61209756A JP 20975686 A JP20975686 A JP 20975686A JP S6262275 A JPS6262275 A JP S6262275A
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- integrated circuit
- test
- pattern
- data
- integrated circuits
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318544—Scanning methods, algorithms and patterns
- G01R31/31855—Interconnection testing, e.g. crosstalk, shortcircuits
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
本発明は入力状態にセットされた1個の集積回路に、一
時記憶させるために該集積回路の第1接続線によってテ
ストパターンを直列的に供給し、ついで前記テストパタ
ーンから結果パターンを形成するために前記集積回路を
実行状態にセットし、出力状態にセットされた集積回路
により該集積回路の第2接続線を介して結果パターンを
直列的に出力して、該結果パターンの情報内容をチェッ
クすることにより前記集積回路の良/不良作動を特徴付
けるようにして、担体上に取付られる複数個の集積回路
をテストする方法に関するものである。
時記憶させるために該集積回路の第1接続線によってテ
ストパターンを直列的に供給し、ついで前記テストパタ
ーンから結果パターンを形成するために前記集積回路を
実行状態にセットし、出力状態にセットされた集積回路
により該集積回路の第2接続線を介して結果パターンを
直列的に出力して、該結果パターンの情報内容をチェッ
クすることにより前記集積回路の良/不良作動を特徴付
けるようにして、担体上に取付られる複数個の集積回路
をテストする方法に関するものである。
斯様な担体には例えばプリント配線(プリント回路板)
を設けるが、本発明はこのようなプリント配線による相
互接続技法に限定されるものではない。集積回路が複雑
化するにつれて、信頼できるテスト方法の需要が高まっ
ている。その理由は、通常早い生産段階での生品の排除
は後の生産段階での生品の排除よりも実質上生産コスト
が遥かに廉価となるからである。集積回路は斯様な担体
に取付ける前に全体的にテストすることができるため、
このような集積回路に非検出不良が生ずる惧れはごくま
れである。しかし、担体をそれに取付けた集積回路と一
緒に構造的なテストをするのが有効であることを確かめ
た。その理由は、集積回路は担体への取付は中に損傷し
たり、また相互接続機能が不良となったりすることがあ
るからである。構造的なテストは所定の接続が成されて
いるか、否かをチェックし、また作動的なテストでは例
えば2本の接続線が短絡していないか、どうかをチェッ
クする。機能的な状況については全くテストされない。
を設けるが、本発明はこのようなプリント配線による相
互接続技法に限定されるものではない。集積回路が複雑
化するにつれて、信頼できるテスト方法の需要が高まっ
ている。その理由は、通常早い生産段階での生品の排除
は後の生産段階での生品の排除よりも実質上生産コスト
が遥かに廉価となるからである。集積回路は斯様な担体
に取付ける前に全体的にテストすることができるため、
このような集積回路に非検出不良が生ずる惧れはごくま
れである。しかし、担体をそれに取付けた集積回路と一
緒に構造的なテストをするのが有効であることを確かめ
た。その理由は、集積回路は担体への取付は中に損傷し
たり、また相互接続機能が不良となったりすることがあ
るからである。構造的なテストは所定の接続が成されて
いるか、否かをチェックし、また作動的なテストでは例
えば2本の接続線が短絡していないか、どうかをチェッ
クする。機能的な状況については全くテストされない。
機能的な状況とは、例えば回路や、ファン・イン/ファ
ン・アウト部等の高周波特性に関するものである。
ン・アウト部等の高周波特性に関するものである。
従来の技術
例えば米国特許第3.761.695号明細書に記載さ
れているように、種々の集積回路を連続的にテストする
ような「走査テスト」原理により組合せ集積回路をテス
トすることは既知である。この走査テスト原理によれば
、集積回路に存在する多数の双安定素子を入力状態及び
出力状態にてシフトレジスフに接続して、テスト及び結
果パターンをシストレジスタに直列的に入力させたり、
そのシフトレジスフから出力させたりすることができる
ようにする。実行状態では、これらの双安定素子を集積
回路が正常に作動するものとして用いる。前記米国特許
に記載されている原理は、後に第1図につき説明する「
蛇行」概念にまで広げることができる。この概念の有用
性を制限する欠点についても後に説明する。
れているように、種々の集積回路を連続的にテストする
ような「走査テスト」原理により組合せ集積回路をテス
トすることは既知である。この走査テスト原理によれば
、集積回路に存在する多数の双安定素子を入力状態及び
出力状態にてシフトレジスフに接続して、テスト及び結
果パターンをシストレジスタに直列的に入力させたり、
そのシフトレジスフから出力させたりすることができる
ようにする。実行状態では、これらの双安定素子を集積
回路が正常に作動するものとして用いる。前記米国特許
に記載されている原理は、後に第1図につき説明する「
蛇行」概念にまで広げることができる。この概念の有用
性を制限する欠点についても後に説明する。
発明の目的
本発明の目的は多数の追加の接続ピンの使用を必要とせ
ず、また簡単な選択構成が可能であるために必要なテス
トだけをすればよい簡単な構成とし得るように、前記走
査テスト原理の有用性を集積回路間の相互接続機能をテ
ストすることにまで拡張させることにある。
ず、また簡単な選択構成が可能であるために必要なテス
トだけをすればよい簡単な構成とし得るように、前記走
査テスト原理の有用性を集積回路間の相互接続機能をテ
ストすることにまで拡張させることにある。
担体が、データラインによって相互接続される複数個の
ディジクル集積回路を具えており、かつこれらの各集積
回路が前記第1及び第2接続線を具えている場合に、前
記第1及び第2−接続線を直列バスのデータラインに並
列に接続して、該データラインに前記テストパターン及
び結果パターンを伝送せしめるようにし、前記直列バス
には前記データラインを経て転送するデータの同期をと
るための同期信号用のクロックラインも設け、前記直列
バスにはさらに前記テスト/結果パターン及び関連する
同期信号を周辺回路に伝送するための第3接続線も設け
、少なくとも2個の集積回路をテスト中に選択情報によ
ってテスト状態にセットし、その後前記集積回路の少な
くとも1個の集積回路にテストパターンを供給して前記
少なくとも2個の集積回路間の相互接続機能をテストし
、前記少なくとも2個の集積回路の内の少なくとも他の
一方の集積回路の実行状態に当該集積回路を一時的に作
動させた後に、前記後者のテストパターンに基づいて発
生した結果パターンをテストのために出力させて前記複
数個の集積回路のアセンブリをテストすることを特徴と
する。
ディジクル集積回路を具えており、かつこれらの各集積
回路が前記第1及び第2接続線を具えている場合に、前
記第1及び第2−接続線を直列バスのデータラインに並
列に接続して、該データラインに前記テストパターン及
び結果パターンを伝送せしめるようにし、前記直列バス
には前記データラインを経て転送するデータの同期をと
るための同期信号用のクロックラインも設け、前記直列
バスにはさらに前記テスト/結果パターン及び関連する
同期信号を周辺回路に伝送するための第3接続線も設け
、少なくとも2個の集積回路をテスト中に選択情報によ
ってテスト状態にセットし、その後前記集積回路の少な
くとも1個の集積回路にテストパターンを供給して前記
少なくとも2個の集積回路間の相互接続機能をテストし
、前記少なくとも2個の集積回路の内の少なくとも他の
一方の集積回路の実行状態に当該集積回路を一時的に作
動させた後に、前記後者のテストパターンに基づいて発
生した結果パターンをテストのために出力させて前記複
数個の集積回路のアセンブリをテストすることを特徴と
する。
直列バスは通信伝達手段として好適であることを確かめ
た。テストバスは他のデータラインとは分離させて、設
計の融通性を高めることができる。
た。テストバスは他のデータラインとは分離させて、設
計の融通性を高めることができる。
なお、直列バスとは、データ通路の幅が基本データの単
位よりも実質上手さいバスを意味するものとする。通信
すべきデータのワード長が例えば16ビツトの場合には
、バス幅はせいぜい8ビット程度とする。通常バス幅は
1又は2ビツトのデータ幅に対しても4ビツト以下に制
限するのが好適である。バス幅を小さくすることは、必
要な接続線の数が少なくて済むから有利であることは明
らかである。さらに、データ通路の幅が小さい場合には
、バス構成の不完全性により導入される誤り数が少なく
なる。本発明による解決策は特に、多数の集積回路が直
列制御バス結線を含む場合に好適である。通常斯様な制
御バスは僅か1本のデータラインを含んでいるだけであ
る。このような制御バスの好適な実現方法については欧
州特許第51,332号明細書及びこれに対応する特願
昭56173169号(特開昭57−106262号)
に記載されている。このバス概念はI2Cバスとして一
般に知られつつある。しかし、本発明はこの特定なバス
概念の使用に限定されるものではない。例えば2つの同
期ラインを設けることができる。
位よりも実質上手さいバスを意味するものとする。通信
すべきデータのワード長が例えば16ビツトの場合には
、バス幅はせいぜい8ビット程度とする。通常バス幅は
1又は2ビツトのデータ幅に対しても4ビツト以下に制
限するのが好適である。バス幅を小さくすることは、必
要な接続線の数が少なくて済むから有利であることは明
らかである。さらに、データ通路の幅が小さい場合には
、バス構成の不完全性により導入される誤り数が少なく
なる。本発明による解決策は特に、多数の集積回路が直
列制御バス結線を含む場合に好適である。通常斯様な制
御バスは僅か1本のデータラインを含んでいるだけであ
る。このような制御バスの好適な実現方法については欧
州特許第51,332号明細書及びこれに対応する特願
昭56173169号(特開昭57−106262号)
に記載されている。このバス概念はI2Cバスとして一
般に知られつつある。しかし、本発明はこの特定なバス
概念の使用に限定されるものではない。例えば2つの同
期ラインを設けることができる。
集積回路は適当なテスト制御用接続ラインにおける制御
信号によってテスト状態にセ・ノドすることができる。
信号によってテスト状態にセ・ノドすることができる。
多くの集積回路は斯様な接続ラインを既に含んでいる。
テスト状態とは入力状態並びに出力状態のことを意味す
るものとする。実行状態とは「非テスト」状態のことで
ある。担体上の集積回路はすべて一緒にテスト状態にセ
ットすることができる。ついで特定の集積回路をアドレ
ス指定することによってその集積回路にテストパターン
を供給する。ついで種々の集積回路を入/出力状態にす
るためにアドレスすることができる。
るものとする。実行状態とは「非テスト」状態のことで
ある。担体上の集積回路はすべて一緒にテスト状態にセ
ットすることができる。ついで特定の集積回路をアドレ
ス指定することによってその集積回路にテストパターン
を供給する。ついで種々の集積回路を入/出力状態にす
るためにアドレスすることができる。
複数の集積回路の内の選択した集積回路だけをテスト状
態に同時にセットさせることもできることは明らかであ
り、これは例えば配線()1−ドウアア)によって実現
される同じアドレスを有する幾つもの集積回路がある場
合に有利である。また、アドレスを例えば初期段階の期
間中にプログラムに従ってセットすることができる。
態に同時にセットさせることもできることは明らかであ
り、これは例えば配線()1−ドウアア)によって実現
される同じアドレスを有する幾つもの集積回路がある場
合に有利である。また、アドレスを例えば初期段階の期
間中にプログラムに従ってセットすることができる。
相互接続機能についての説明
2つ(又はそれ以上)の集積回路間の相互接続機能とは
、動作的な特性、従ってつぎに列記するような素子又は
その一部の良/不良構造のことを暗に意味するものとす
る。
、動作的な特性、従ってつぎに列記するような素子又は
その一部の良/不良構造のことを暗に意味するものとす
る。
a、 担体上に設けた導体パターン(断線及び/又は短
絡についてテストする); b、 導体と集積モジュールの接続ピンとの間の接続; C8上記接続ピンと集積回路の基板上に設けたボンディ
ング・パッドとの間の例えばボンディングワイヤによる
接続; d、 ボンディング・パッドとテスト/結果パターンの
当該ビット用の人/出力端子との間に設ける任意のバッ
ファ素子; e、 斯くして接続され、少なくともディジクル的に作
動する集積回路間に配置することのある他の任意の素子
。これらの素子は、例えば相互接続部を接地する成端抵
抗のような受動素子とすることができる。これは例えば
ラッチ回路又はインバータの如き慣例のTTLモジュー
ルのような本来テストすることのできない集積回路とす
ることもできる。
絡についてテストする); b、 導体と集積モジュールの接続ピンとの間の接続; C8上記接続ピンと集積回路の基板上に設けたボンディ
ング・パッドとの間の例えばボンディングワイヤによる
接続; d、 ボンディング・パッドとテスト/結果パターンの
当該ビット用の人/出力端子との間に設ける任意のバッ
ファ素子; e、 斯くして接続され、少なくともディジクル的に作
動する集積回路間に配置することのある他の任意の素子
。これらの素子は、例えば相互接続部を接地する成端抵
抗のような受動素子とすることができる。これは例えば
ラッチ回路又はインバータの如き慣例のTTLモジュー
ルのような本来テストすることのできない集積回路とす
ることもできる。
少なくとも2つの集積回路に各テストパターンを供給す
ることによって、これらのテストパターン間の相互作用
を当該相互接続機能のテストとして確定付けることがで
きる。同様に、各集積回路からの結果パターン間の相関
をとることによって相互接続機能についての情報を発生
させることができる。
ることによって、これらのテストパターン間の相互作用
を当該相互接続機能のテストとして確定付けることがで
きる。同様に、各集積回路からの結果パターン間の相関
をとることによって相互接続機能についての情報を発生
させることができる。
単一集積回路の内部機能についてテストするには、先ず
その集積回路を選択的にテスト状態にセットするために
バスを介して選択パターンを供給し、その後当該集積回
路に関連するテストパターンを供給し、また前記内部機
能のテストを行わせるための制御信号も供給し、実行し
たテストに関連する結果パターンを再びバスを介して供
給せしめるようにするのが好適である。従って、相互接
続機能についてテストするために加えた素子を用いて、
集積回路の内部機能についてのテストも簡単に開始させ
ることもできる。こきょうな内部テストに関しての興味
ある例は米国特許第4.435.806号明細書に記載
されている。単一テストパターンを用いて集積回路の全
体的な内部テストを実施することができる。他の方法は
、テストワード(パターン)をバスを介して供給せずに
、受信した外部情報を直接か、又はディジタル的に広げ
ることによって集積回路そのもので形成する方法である
。
その集積回路を選択的にテスト状態にセットするために
バスを介して選択パターンを供給し、その後当該集積回
路に関連するテストパターンを供給し、また前記内部機
能のテストを行わせるための制御信号も供給し、実行し
たテストに関連する結果パターンを再びバスを介して供
給せしめるようにするのが好適である。従って、相互接
続機能についてテストするために加えた素子を用いて、
集積回路の内部機能についてのテストも簡単に開始させ
ることもできる。こきょうな内部テストに関しての興味
ある例は米国特許第4.435.806号明細書に記載
されている。単一テストパターンを用いて集積回路の全
体的な内部テストを実施することができる。他の方法は
、テストワード(パターン)をバスを介して供給せずに
、受信した外部情報を直接か、又はディジタル的に広げ
ることによって集積回路そのもので形成する方法である
。
結果パターンは集積回路そのもので評価したり、又は外
部テスト装置に適用するためにディジタル的にコンパク
ト化することによって準備させることもできる。このよ
うにすれば、直列バスを介して通信する情報が少なくて
済む。しかし、斯かる後者の方法は融通性が多少劣り、
集積回路に追加の設備を設ける必要がある。
部テスト装置に適用するためにディジタル的にコンパク
ト化することによって準備させることもできる。このよ
うにすれば、直列バスを介して通信する情報が少なくて
済む。しかし、斯かる後者の方法は融通性が多少劣り、
集積回路に追加の設備を設ける必要がある。
本発明は上述したような集積回路を設け、かつこれらの
集積回路をテストする前述した方法を実施するための目
的として好適である担体にも関するものである。上記集
積回路には適当に構成した接続セルを設けるのが好適で
あり、これらのセルには直列バスから直列的にデータを
充填させるか、又は上記セルにデータ内容を直列的に転
送することができ、しかも上記セルは相互接続機能をテ
ストするための相互接続回路網に接続することができる
。当該集積回路を専らデータ源として作用させなければ
ならない場合の相互接続機能をテストするには、直列−
入力/並列−出力機能を有している出力バッファ段だけ
を設ける必要がある。当該集積回路をデータ行先として
のみ作用させなければならない場合の相互接続機能をテ
ストするには、並列−入力/直列−出力機能を有してい
る入力バッファ段のみを設ける必要がある。当該相互接
続部は集積回路の通常の使用中も作動させるため、集積
回路の内部には並列接続も設けている。
集積回路をテストする前述した方法を実施するための目
的として好適である担体にも関するものである。上記集
積回路には適当に構成した接続セルを設けるのが好適で
あり、これらのセルには直列バスから直列的にデータを
充填させるか、又は上記セルにデータ内容を直列的に転
送することができ、しかも上記セルは相互接続機能をテ
ストするための相互接続回路網に接続することができる
。当該集積回路を専らデータ源として作用させなければ
ならない場合の相互接続機能をテストするには、直列−
入力/並列−出力機能を有している出力バッファ段だけ
を設ける必要がある。当該集積回路をデータ行先として
のみ作用させなければならない場合の相互接続機能をテ
ストするには、並列−入力/直列−出力機能を有してい
る入力バッファ段のみを設ける必要がある。当該相互接
続部は集積回路の通常の使用中も作動させるため、集積
回路の内部には並列接続も設けている。
相互接続回路網への集積回路の双方向接続をテストする
必要のある場合には、これに関連する接続部のバッファ
段がそれに関連する接続ピン並びに集積回路の内部に直
列モードの入力端子と直列モードの出力端子を具えるよ
うにする。本発明は斯種の集積回路にも関するものであ
る。本発明は前述した方法によって前記担体をテストす
るための装置にも関するものである。
必要のある場合には、これに関連する接続部のバッファ
段がそれに関連する接続ピン並びに集積回路の内部に直
列モードの入力端子と直列モードの出力端子を具えるよ
うにする。本発明は斯種の集積回路にも関するものであ
る。本発明は前述した方法によって前記担体をテストす
るための装置にも関するものである。
以下図面につき本発明を説明する。
先ず、「蛇行1 (serpentine)概念による
テスト方法の実現及びこれにより遭遇され得る問題点に
つき説明し、つぎにI2Cバスにつき簡単に説明し、そ
の後に本発明によるテスト方法、回路担体、集積回路及
びテスト装置につき説明する。
テスト方法の実現及びこれにより遭遇され得る問題点に
つき説明し、つぎにI2Cバスにつき簡単に説明し、そ
の後に本発明によるテスト方法、回路担体、集積回路及
びテスト装置につき説明する。
「蛇行」概念についての説明
第1図は集積回路22−32を設けてある担体20に対
して行う「蛇行」概念に基づくテスト方法の実行方法を
示す線図である。「蛇行」概念とはテストパターン用の
入力ライン34を回路22に接続するようにして各集積
回路を−続きで接続することを意味する。集積回路22
は結果パターン用の出力ラインを有しており、この出力
ラインは集積回路24に対するテストパターン用の入力
ラインとしても作用する。集積回路24の出力ラインは
集積回路26用の入力ラインとして作用する。この集積
回路26の出力ラインは回路28用の入力ラインとして
作用し、回路28の出力ラインは回路30用の入力ライ
ンとして作用し、回路30の出力ラインは回路32用の
入力ラインとして作用する。回路32の出力ラインは担
体20用の結果パターンに対する出力ライン36に接続
する。各集積回路は他の接続ライン(矢印にて示しであ
る)も有しており、これらの接続ラインは種々の集積回
路間及びこれらの集積回路と周辺回路との間の相互接続
ラインとして作用する。
して行う「蛇行」概念に基づくテスト方法の実行方法を
示す線図である。「蛇行」概念とはテストパターン用の
入力ライン34を回路22に接続するようにして各集積
回路を−続きで接続することを意味する。集積回路22
は結果パターン用の出力ラインを有しており、この出力
ラインは集積回路24に対するテストパターン用の入力
ラインとしても作用する。集積回路24の出力ラインは
集積回路26用の入力ラインとして作用する。この集積
回路26の出力ラインは回路28用の入力ラインとして
作用し、回路28の出力ラインは回路30用の入力ライ
ンとして作用し、回路30の出力ラインは回路32用の
入力ラインとして作用する。回路32の出力ラインは担
体20用の結果パターンに対する出力ライン36に接続
する。各集積回路は他の接続ライン(矢印にて示しであ
る)も有しており、これらの接続ラインは種々の集積回
路間及びこれらの集積回路と周辺回路との間の相互接続
ラインとして作用する。
特定の相互接続パターンは集積回路担体の機能によって
決定されるが、これらの接続パターンは本発明には関係
がないため、それについては詳述しないものとする。回
路は、例えば多極コネクタとして構成される周辺回路へ
の接続ライン40も具えている。説明の簡略化のために
斯かるコネクタについての説明は省略する。テストパタ
ーンは直列的に入力させることができ、かつ結果パター
ンはテストすべき集積回路部分を一時的に実行状態にセ
ットした後に直列的に出力させることができる。
決定されるが、これらの接続パターンは本発明には関係
がないため、それについては詳述しないものとする。回
路は、例えば多極コネクタとして構成される周辺回路へ
の接続ライン40も具えている。説明の簡略化のために
斯かるコネクタについての説明は省略する。テストパタ
ーンは直列的に入力させることができ、かつ結果パター
ンはテストすべき集積回路部分を一時的に実行状態にセ
ットした後に直列的に出力させることができる。
斯くして各集積回路をテストすることができ、これと同
じことは各相互接続機能についても適用することができ
る。集積回路当りの付加的な接続ピン数は制限される。
じことは各相互接続機能についても適用することができ
る。集積回路当りの付加的な接続ピン数は制限される。
即ち直列入力端子、直列出力端子、場合によってはシフ
トパルス受信用のクロック入力端子及び制御入力端子に
制限される。制御入力を例えば接続ライン38によって
供給して、二価信号により集積回路を実行状態及び人/
出力状態にそれぞれ設定することができる。出力端子を
直列接続するために、通常テスト/結果パターンはそれ
らの行先地に到達するまでに幾つもの集積回路に通さざ
るを得ない。複数のテスト/結果パターンを同時に用い
る場合には、正しく入力させて正しく評価するために、
これらのパターンは斯様に形成した蛇行接続ラインに沿
って正確に離間させる必要がある。従ってテスト処置が
長びき、しかもその処置をテスト装置によって絶えず監
視する必要があるため、テスト装置はテストバク−ンの
呈示及び先に受信した結果パターンの評価のためにその
装置の処理能力を交互に使用することができない。さら
に、すべての集積回路には3つの追加の接続ピンを設け
る必要がある。利用できる接続ピンの最適数を少なくす
ることは長年にわたる問題点である。これがため、さら
に良好な解決策につき以下説明する。図示の概念では、
蛇行結線が担体」二の空所の一部を占めるため、担体を
大きくするか、又は収納させることのできる集積回路の
個数を減らさなければならないと言う欠点もある。
トパルス受信用のクロック入力端子及び制御入力端子に
制限される。制御入力を例えば接続ライン38によって
供給して、二価信号により集積回路を実行状態及び人/
出力状態にそれぞれ設定することができる。出力端子を
直列接続するために、通常テスト/結果パターンはそれ
らの行先地に到達するまでに幾つもの集積回路に通さざ
るを得ない。複数のテスト/結果パターンを同時に用い
る場合には、正しく入力させて正しく評価するために、
これらのパターンは斯様に形成した蛇行接続ラインに沿
って正確に離間させる必要がある。従ってテスト処置が
長びき、しかもその処置をテスト装置によって絶えず監
視する必要があるため、テスト装置はテストバク−ンの
呈示及び先に受信した結果パターンの評価のためにその
装置の処理能力を交互に使用することができない。さら
に、すべての集積回路には3つの追加の接続ピンを設け
る必要がある。利用できる接続ピンの最適数を少なくす
ることは長年にわたる問題点である。これがため、さら
に良好な解決策につき以下説明する。図示の概念では、
蛇行結線が担体」二の空所の一部を占めるため、担体を
大きくするか、又は収納させることのできる集積回路の
個数を減らさなければならないと言う欠点もある。
上述した蛇行概念によるテスト方法の他の欠点は、1つ
の集積回路が不良である場合に、テスト及び/又は結果
パターンを直列転送によってマルチレー) (mult
ilate) させる際に他の集積回路をテストでき
ないことが屡々あると言うことにある。
の集積回路が不良である場合に、テスト及び/又は結果
パターンを直列転送によってマルチレー) (mult
ilate) させる際に他の集積回路をテストでき
ないことが屡々あると言うことにある。
さらに現在では集積回路をすべて相互同期をとって作動
させる必要があり、しかもすべての集積回路には該当す
るテスト設備を持たせる必要がある。
させる必要があり、しかもすべての集積回路には該当す
るテスト設備を持たせる必要がある。
従って斯かる概念の有用性は実質上低減される。
+2Cバス概念についての説明
第2図はI2Cバスの配線図を示す。この図はクロック
ワイヤ120 (SGL)及びデータワイヤ122
(SDA)への2つの局の結線を示している。
ワイヤ120 (SGL)及びデータワイヤ122
(SDA)への2つの局の結線を示している。
2つの局132及び134は信号受信機140.142
; 144、146を具えており、これらの受信機は、
例えば入力インピーダンスが十分に高い増幅器とする。
; 144、146を具えており、これらの受信機は、
例えば入力インピーダンスが十分に高い増幅器とする。
各局は、例えばMOS)ランジスクとして構成されるト
ランジスタ148.150; 152.154も具えて
いる。
ランジスタ148.150; 152.154も具えて
いる。
これらのトランジスタの1つがターン・オンすると、こ
れに関連すライン(120又は122)が低電位となる
。各ラインには抵抗128及び130 もそれぞれ接続
する。端子124.126は高電圧(VDD)に接続す
る必要がある。トランジスタ148及び152の双方が
ターン・オフされると、ライン122の電位はVDDに
ほぼ等しくなる。抵抗128.130の抵抗値は、トラ
ンジスタの導通状態における固有抵抗値に較べて大きく
、しかもこれらの抵抗に接続した並列接続の信号受信機
の固有抵抗値に較べて小さくする。電位VDDを1論理
値1」とすれば、各ライン120.122はそれにて受
信される論理信号に対してrANDJ機能をする。局1
32.134はユニッ) 136.138 も具えてお
り、これらのユニットは各局にて実行すべき他の機能を
果たす。ユニットは特に、2つのワイヤラインに対する
データ源及びデータ行先地を成し、これらユニットから
の出力信号はトランジスタ148. 150.152.
154の導通性を制御する。
れに関連すライン(120又は122)が低電位となる
。各ラインには抵抗128及び130 もそれぞれ接続
する。端子124.126は高電圧(VDD)に接続す
る必要がある。トランジスタ148及び152の双方が
ターン・オフされると、ライン122の電位はVDDに
ほぼ等しくなる。抵抗128.130の抵抗値は、トラ
ンジスタの導通状態における固有抵抗値に較べて大きく
、しかもこれらの抵抗に接続した並列接続の信号受信機
の固有抵抗値に較べて小さくする。電位VDDを1論理
値1」とすれば、各ライン120.122はそれにて受
信される論理信号に対してrANDJ機能をする。局1
32.134はユニッ) 136.138 も具えてお
り、これらのユニットは各局にて実行すべき他の機能を
果たす。ユニットは特に、2つのワイヤラインに対する
データ源及びデータ行先地を成し、これらユニットから
の出力信号はトランジスタ148. 150.152.
154の導通性を制御する。
本発明ではテストすべき集積回路が第2図に示した局の
1つとして作用するようにする。テストを行う場合、局
はスレーブ機能をするだけでよいため、テスト装置はテ
スト/結果パターンを入/出力するようにする。この場
合には斯様な局にタロツク発生器を設ける必要はない。
1つとして作用するようにする。テストを行う場合、局
はスレーブ機能をするだけでよいため、テスト装置はテ
スト/結果パターンを入/出力するようにする。この場
合には斯様な局にタロツク発生器を設ける必要はない。
局は他の理由のためにマスク局として作用させる必要も
ある。
ある。
通常12Cバス(又は直列バス)は他の目的のために既
に与えられているため、この場合には追加の接続ライン
を設ける必要がない。また、I2Cバスそのものに必要
な接続ピンは僅か2つである。
に与えられているため、この場合には追加の接続ライン
を設ける必要がない。また、I2Cバスそのものに必要
な接続ピンは僅か2つである。
第3a、 3b、 3a図は2つの局(この一方はテス
ト装置とすることができる)間でのデータ転送の時間線
図を示す。第3a図の上側のライン(SCL)はクロッ
ク信号を示す。このクロック信号の「低」レベルは「論
理値O」を意味し、「高」レベルは「論理値1」を意味
する。第3a図の下側のライン(SDA)は一連のデー
タビットを示す。データ信号はライン156 と158
とによって示される瞬時の間にて変化し1辱る。ライ
ン158 と159 とによって示される瞬時の間(従
ってクロック信号の縁部間)ではデータ信号を不変とす
る必要がある。0ボルトから+12ボルトまでの物理的
な電圧ステップに対して、レベル「論理値低」は例えば
「物理的に+0.5ボルト以下」と規定し、「論理値布
」は例えば「物理的に少なくとも+10ボルト」として
規定する。十〇、5 と10ボルトとの間の範囲内では
各局を一様に作用させるには及ばず、従って傾斜部分は
「未定」の電圧範囲を示す。ライン12(SCL)にお
ける信号はデータ転送の「マスク」局によって形成され
る。非マスク局は、これらがデータ転送に関係するか、
否かに関係なく、常にライン120に論理値「1」信号
を発生する。第3a図のライン120 (SCL)の
信号は周期的な特性を有している。ライン122 (
SDA)の信号は送信局によって形成される。2つの平
行なうインは、データ内容が常に「0」並びに「1」と
なり得ることを示している。非送信局は、これらがデー
タ転送に関係するか、否かに無関係に常にライン122
に論理値「1」信号を発生する。図示のバス概念によれ
ば、1つのマスク局が1個以上のスレーブ局にデータを
伝送でき、かつ1つのスレーブ局は1つのマスク局にデ
ータを伝送することができる。
ト装置とすることができる)間でのデータ転送の時間線
図を示す。第3a図の上側のライン(SCL)はクロッ
ク信号を示す。このクロック信号の「低」レベルは「論
理値O」を意味し、「高」レベルは「論理値1」を意味
する。第3a図の下側のライン(SDA)は一連のデー
タビットを示す。データ信号はライン156 と158
とによって示される瞬時の間にて変化し1辱る。ライ
ン158 と159 とによって示される瞬時の間(従
ってクロック信号の縁部間)ではデータ信号を不変とす
る必要がある。0ボルトから+12ボルトまでの物理的
な電圧ステップに対して、レベル「論理値低」は例えば
「物理的に+0.5ボルト以下」と規定し、「論理値布
」は例えば「物理的に少なくとも+10ボルト」として
規定する。十〇、5 と10ボルトとの間の範囲内では
各局を一様に作用させるには及ばず、従って傾斜部分は
「未定」の電圧範囲を示す。ライン12(SCL)にお
ける信号はデータ転送の「マスク」局によって形成され
る。非マスク局は、これらがデータ転送に関係するか、
否かに関係なく、常にライン120に論理値「1」信号
を発生する。第3a図のライン120 (SCL)の
信号は周期的な特性を有している。ライン122 (
SDA)の信号は送信局によって形成される。2つの平
行なうインは、データ内容が常に「0」並びに「1」と
なり得ることを示している。非送信局は、これらがデー
タ転送に関係するか、否かに無関係に常にライン122
に論理値「1」信号を発生する。図示のバス概念によれ
ば、1つのマスク局が1個以上のスレーブ局にデータを
伝送でき、かつ1つのスレーブ局は1つのマスク局にデ
ータを伝送することができる。
第3b図は2つの局間でのデータ転送の開始及び停止に
関連する時間線図を示す。最初はすべての局がクロック
ワイヤ及びデータワイヤに高信号を発生する。データ転
送は、或る局がデータワイヤに「高」から1低」への信
号転換部を発生し、クロックワイヤの信号が高信号のま
まである場合に開始し、従ってこの当該局はそれ自体が
新規のマスク局となる。この信号パターンは正規のデー
タ転送期間中は容認されない(第3a図)。従って、他
のすべての局はバスに新規なマスタ(ブロック160)
があることを検出する。従って、このマスクはクロック
ラインに信号転換部を発生するため、第1データビツト
をデータワイヤに発生させることができ、このビット値
は「0」並びに「1」とすることができる。従って、デ
ータ転送は常に送信局をマスク局として開始させる。こ
のマースフ局は全通信処置を通じてマスク局のままとす
ることができる。他方、マスク局は通信処理の途中で他
の局をスレーブ局としてアドレスし、ついで例えば送信
操作を開始するために斯かるスレーブ局に命令信号を与
えるようにすることもできる。スレーブ局によるデータ
の伝送中、元の局は「マスク」局のままであり、このこ
とからしてこの場合スレーブ局は予定した長さのメツセ
ージを伝送することになる。データ転送を終了させるに
は、先ずスレーブ局によるデータ伝送を終了させ、この
スレーブ局によりクロックワイヤ及びデータワイヤに高
信号を出力させる。ついでマスク局によるデータ伝送を
停止信号によって終了させ、先ずはクロツクワイヤの電
位を低電位とし、データワイヤの電位も低くする。つぎ
に先ずクロックワイヤの電位を高くする。最後に(ブロ
ック162)、データワイヤの電位を高くする。このデ
ータワイヤの信号パターンも正規のデータ転送期間中に
は容認されない。従って、実際のマスク局はパスライン
を再び釈放するため、つぎの局が次期「マスク」局とな
り得る。クロック信号の周期的特性(第3a図)は、開
始状態(ブロック160)と停止状態(ブロック162
)との間で常に維持されるだけである。開始及び停止状
態そのものは簡単に検出することができ、局が割込み機
構か、又はブロック160及び/又は162内の信号転
換部を検出するために1クロックパルス周期当り少なく
とも2度データワイヤの電位を間合せする状態とするか
、或いは各状態を絶えず検出するようにして、信号伝送
を直ちに拝受するようにする。
関連する時間線図を示す。最初はすべての局がクロック
ワイヤ及びデータワイヤに高信号を発生する。データ転
送は、或る局がデータワイヤに「高」から1低」への信
号転換部を発生し、クロックワイヤの信号が高信号のま
まである場合に開始し、従ってこの当該局はそれ自体が
新規のマスク局となる。この信号パターンは正規のデー
タ転送期間中は容認されない(第3a図)。従って、他
のすべての局はバスに新規なマスタ(ブロック160)
があることを検出する。従って、このマスクはクロック
ラインに信号転換部を発生するため、第1データビツト
をデータワイヤに発生させることができ、このビット値
は「0」並びに「1」とすることができる。従って、デ
ータ転送は常に送信局をマスク局として開始させる。こ
のマースフ局は全通信処置を通じてマスク局のままとす
ることができる。他方、マスク局は通信処理の途中で他
の局をスレーブ局としてアドレスし、ついで例えば送信
操作を開始するために斯かるスレーブ局に命令信号を与
えるようにすることもできる。スレーブ局によるデータ
の伝送中、元の局は「マスク」局のままであり、このこ
とからしてこの場合スレーブ局は予定した長さのメツセ
ージを伝送することになる。データ転送を終了させるに
は、先ずスレーブ局によるデータ伝送を終了させ、この
スレーブ局によりクロックワイヤ及びデータワイヤに高
信号を出力させる。ついでマスク局によるデータ伝送を
停止信号によって終了させ、先ずはクロツクワイヤの電
位を低電位とし、データワイヤの電位も低くする。つぎ
に先ずクロックワイヤの電位を高くする。最後に(ブロ
ック162)、データワイヤの電位を高くする。このデ
ータワイヤの信号パターンも正規のデータ転送期間中に
は容認されない。従って、実際のマスク局はパスライン
を再び釈放するため、つぎの局が次期「マスク」局とな
り得る。クロック信号の周期的特性(第3a図)は、開
始状態(ブロック160)と停止状態(ブロック162
)との間で常に維持されるだけである。開始及び停止状
態そのものは簡単に検出することができ、局が割込み機
構か、又はブロック160及び/又は162内の信号転
換部を検出するために1クロックパルス周期当り少なく
とも2度データワイヤの電位を間合せする状態とするか
、或いは各状態を絶えず検出するようにして、信号伝送
を直ちに拝受するようにする。
第3C図は双方向データ転送を示す線図であり、先ず開
始状態STAをマスク局によって発生させる。ついで7
ビツトのスレーブ局アドレスを形成する。本例は読取ア
クセスに関連するものである。
始状態STAをマスク局によって発生させる。ついで7
ビツトのスレーブ局アドレスを形成する。本例は読取ア
クセスに関連するものである。
第8ビツトは読取/「フ操作を示し、本例ではこの第8
ビツトの値は0とする。第9ビツトは肯定応答ビットで
ある。ポインタ情報又はデータバイトはつぎの8ビツト
(データ/ポイント)によって転送することができ、こ
れは例えばメモリアドレス、制御バイト又は完全な、或
いは部分的なテストパターンのようなものとすることも
できる。
ビツトの値は0とする。第9ビツトは肯定応答ビットで
ある。ポインタ情報又はデータバイトはつぎの8ビツト
(データ/ポイント)によって転送することができ、こ
れは例えばメモリアドレス、制御バイト又は完全な、或
いは部分的なテストパターンのようなものとすることも
できる。
この後者のデータの後には肯定応答ピッ) (A)を再
び追従させる。ついで場合によっては予定した待機期間
後に書込から読取への転換(マスク局から見て)が行わ
れる。これは新規の開始状態(スレーブアドレス+値が
1の読取/「ビット)の形成によって実現される。これ
に肯定応答ビット及び1個以上(n個)のデータパイ)
(DAT)が追従しく本例の場合にはn−1)、これら
の各データバイトはその各肯定応答ビットを伴い、最後
に停止状態(STO)が追従する。高レベルでは、マス
ク局(−テスト装置)が情報(テストパターン)を2個
以上の異なるスレーブ局に書込み、ついで情報(−結果
パターン)を2つ以上の(同じか、又は他の)スレーブ
局から読取るように構成することができる。
び追従させる。ついで場合によっては予定した待機期間
後に書込から読取への転換(マスク局から見て)が行わ
れる。これは新規の開始状態(スレーブアドレス+値が
1の読取/「ビット)の形成によって実現される。これ
に肯定応答ビット及び1個以上(n個)のデータパイ)
(DAT)が追従しく本例の場合にはn−1)、これら
の各データバイトはその各肯定応答ビットを伴い、最後
に停止状態(STO)が追従する。高レベルでは、マス
ク局(−テスト装置)が情報(テストパターン)を2個
以上の異なるスレーブ局に書込み、ついで情報(−結果
パターン)を2つ以上の(同じか、又は他の)スレーブ
局から読取るように構成することができる。
後に詳述するように、I2Cバス概念は、バスニ接続し
た集積回路を相互接続及び/又は周辺機能についてテス
トするのに有利に用いることができる。多くの集積回路
にとっては、制御データを選択的に入力させたり、出力
させたりするのにI2Cバスは既に好適に利用されてい
る。さらに、集積回路への関連する接続ラインはテスト
/結果パターンを通信するために担体上に取付ける前に
も使用することができる。
た集積回路を相互接続及び/又は周辺機能についてテス
トするのに有利に用いることができる。多くの集積回路
にとっては、制御データを選択的に入力させたり、出力
させたりするのにI2Cバスは既に好適に利用されてい
る。さらに、集積回路への関連する接続ラインはテスト
/結果パターンを通信するために担体上に取付ける前に
も使用することができる。
斯種直列バスの使用による非制限的な利点前述したバス
概念及び少なくとも或る点までの直列バス概念は、担体
に取付けた集積回路にテスト原理を適切に履行させるこ
とができることを確かめた。相互接続機能をテストし得
るようにするためには、通常集積回路の内部論理構成を
理解しておく必要はない。また、斯様な相互接続線を直
接物理的な方法で外部と関係させたり、相互接続線を担
体の縁部コネクタに固定接続したり、テストヘッドを任
意の各相互接続構成に適えるべく他の物理的形状とした
りする必要もない。さらに、テスト用に特別に設ける接
続ピンは他のデータ及び/又は制御接続ピンとは分離さ
せることができる。さらにまた、テストパターン及び/
又は結果パターンを種々の集積回路と通信させるのに複
雑なマルチプレックス構成は不要である。
概念及び少なくとも或る点までの直列バス概念は、担体
に取付けた集積回路にテスト原理を適切に履行させるこ
とができることを確かめた。相互接続機能をテストし得
るようにするためには、通常集積回路の内部論理構成を
理解しておく必要はない。また、斯様な相互接続線を直
接物理的な方法で外部と関係させたり、相互接続線を担
体の縁部コネクタに固定接続したり、テストヘッドを任
意の各相互接続構成に適えるべく他の物理的形状とした
りする必要もない。さらに、テスト用に特別に設ける接
続ピンは他のデータ及び/又は制御接続ピンとは分離さ
せることができる。さらにまた、テストパターン及び/
又は結果パターンを種々の集積回路と通信させるのに複
雑なマルチプレックス構成は不要である。
集積回路を設ける担体の例についての説明第4図は本発
明による集積回路を設けた担体の一例を示したものであ
り、この担体(50)は周辺回路への接続後、即ち入力
線(本例ではこれらの入力の内の1個(94)だけを示
す)と、出力線(これも本例では1個(92)のみを示
す)とを具えている。
明による集積回路を設けた担体の一例を示したものであ
り、この担体(50)は周辺回路への接続後、即ち入力
線(本例ではこれらの入力の内の1個(94)だけを示
す)と、出力線(これも本例では1個(92)のみを示
す)とを具えている。
これらの接続線はデータ信号、制御信号及び他のディジ
タル信号を転送することができる。第4図にはI2Cバ
スの2つの接続線、即ちデータ信号用の接続線(98)
及びクロック信号用の接続線(96)も示しである。デ
ータ接続線は双方向性のものとするが、当該担体が専ら
スレーブ局として作用する集積回路しか具えておらず、
従って同期信号を他のいずれかから取出せる場合にだけ
はクロック接続線を双方向性のものとする必要はない。
タル信号を転送することができる。第4図にはI2Cバ
スの2つの接続線、即ちデータ信号用の接続線(98)
及びクロック信号用の接続線(96)も示しである。デ
ータ接続線は双方向性のものとするが、当該担体が専ら
スレーブ局として作用する集積回路しか具えておらず、
従って同期信号を他のいずれかから取出せる場合にだけ
はクロック接続線を双方向性のものとする必要はない。
図示の2線バスのプロトコルの例は既に述べた通りであ
る。
る。
本例における担体50は僅か2つの集積回路52と54
とを具えているだけであり、これらの集積回路間の相互
接続機能をテストする必要がある。これらの集積回路は
実際の論理機能を実行するブロック56.58を具えて
いる。本例がマイクロコンピュータに関連するものであ
る場合には、種々の回路の機能部は例えばマイクロプロ
セッサ、読取/書込メモリ、周辺装置及び外部データバ
スのアダプタ等のようなものとする。他の場合には、種
々の回路の機能部を別のものとするが、これらの機能部
については便宜上ここでは詳述しないものとする。二線
式のI2Cバスはテスト用以外に、集積回路間にて過度
に高くない速度でデータ、例えば制御データや、関連す
る集積回路がデータをろ波するための可調整フィルタと
して作用する場合における係数データ等を通信するのに
用いることもできる。各集積回路はクロック適合素子6
6、70を具えている。これらの素子はライン62での
データの受信に同期してクロックライン60のクロック
パルスを受信する。これらの素子は斯様に構成した場合
、関連する集積回路そのものによって発生されたクロッ
クパルスをクロックライン60に供給することもできる
が、この点については説明の簡略化のために省いである
。
とを具えているだけであり、これらの集積回路間の相互
接続機能をテストする必要がある。これらの集積回路は
実際の論理機能を実行するブロック56.58を具えて
いる。本例がマイクロコンピュータに関連するものであ
る場合には、種々の回路の機能部は例えばマイクロプロ
セッサ、読取/書込メモリ、周辺装置及び外部データバ
スのアダプタ等のようなものとする。他の場合には、種
々の回路の機能部を別のものとするが、これらの機能部
については便宜上ここでは詳述しないものとする。二線
式のI2Cバスはテスト用以外に、集積回路間にて過度
に高くない速度でデータ、例えば制御データや、関連す
る集積回路がデータをろ波するための可調整フィルタと
して作用する場合における係数データ等を通信するのに
用いることもできる。各集積回路はクロック適合素子6
6、70を具えている。これらの素子はライン62での
データの受信に同期してクロックライン60のクロック
パルスを受信する。これらの素子は斯様に構成した場合
、関連する集積回路そのものによって発生されたクロッ
クパルスをクロックライン60に供給することもできる
が、この点については説明の簡略化のために省いである
。
素子64.68はライン62におけるデータ用の送/受
信素子を形成する。これらの素子はライン60を経て受
信されるクロックパルスから取出されることのある各素
子69.70からの同期クロックパルスを受信し、素子
56.68と通信するデータバイトを再構成し、固有の
集積回路のアドレスを認識し、かつ二線式バスにて受信
されるようなモード制御信号を復号化する。既に述べた
ように、上記素子はアドレスデータ及び制御信号を逆方
向に供給することができる。集積回路は所謂周辺セル、
即ち回路52に対して入力セル?5.76、77、78
及び出力セルア1.72.73.74 も具えており、
回路54に対して入力セル85.86.87.88及び
出力セル81.82.83.84 も具えている。出力
セル81−−−84は入力セル75−−−78にそれぞ
れ接続する。出力セル71−−−74は四重のラッチ回
路51の各段53−−−59を介してぞれぞれ入力セル
85−−−88に接続する。ラッチ回路51はラッチ段
53.55,57.59をもって構成し、かつこのラッ
チ回路には制御ライン61を設ける。
信素子を形成する。これらの素子はライン60を経て受
信されるクロックパルスから取出されることのある各素
子69.70からの同期クロックパルスを受信し、素子
56.68と通信するデータバイトを再構成し、固有の
集積回路のアドレスを認識し、かつ二線式バスにて受信
されるようなモード制御信号を復号化する。既に述べた
ように、上記素子はアドレスデータ及び制御信号を逆方
向に供給することができる。集積回路は所謂周辺セル、
即ち回路52に対して入力セル?5.76、77、78
及び出力セルア1.72.73.74 も具えており、
回路54に対して入力セル85.86.87.88及び
出力セル81.82.83.84 も具えている。出力
セル81−−−84は入力セル75−−−78にそれぞ
れ接続する。出力セル71−−−74は四重のラッチ回
路51の各段53−−−59を介してぞれぞれ入力セル
85−−−88に接続する。ラッチ回路51はラッチ段
53.55,57.59をもって構成し、かつこのラッ
チ回路には制御ライン61を設ける。
さらに、所定のセルを双方向に相互接続して、例えばセ
ルフ8を出力セルとして作用させ、セル81を入力セル
として作用させることもできる。上述した結線及びラッ
チ段は相互接続機能部を形成する。相互接続機能はさら
に複雑なものとすることができる。例えば単一出力セル
を相応する数の他の集積回路の複数個の入力セルに接続
することができる。さらに、同一集積回路か、又は数個
の集積回路の1個以上の出力セルを他の集積回路の1個
の入力セルに接続することもできる。このような構成は
バス又は多重接続に関連付けることができる。論理レベ
ルでは、当該ラインは例えばワイヤードAND−機能を
果たすことができる。出力セルと入力セルとの間には成
端抵抗、遅延線、バッファ段、インパーク等の如き他の
素子を接続することができ、これらの素子は、これらが
相互接続通路内で障害にならない限り相互接続機能でテ
。
ルフ8を出力セルとして作用させ、セル81を入力セル
として作用させることもできる。上述した結線及びラッ
チ段は相互接続機能部を形成する。相互接続機能はさら
に複雑なものとすることができる。例えば単一出力セル
を相応する数の他の集積回路の複数個の入力セルに接続
することができる。さらに、同一集積回路か、又は数個
の集積回路の1個以上の出力セルを他の集積回路の1個
の入力セルに接続することもできる。このような構成は
バス又は多重接続に関連付けることができる。論理レベ
ルでは、当該ラインは例えばワイヤードAND−機能を
果たすことができる。出力セルと入力セルとの間には成
端抵抗、遅延線、バッファ段、インパーク等の如き他の
素子を接続することができ、これらの素子は、これらが
相互接続通路内で障害にならない限り相互接続機能でテ
。
ストすることができる。
本例の集積回路52は4つの出力セル71−−−74を
具えており、これらの出力セルはラッチセル53゜55
、57.59を介して他の集積回路54の入力セル85
゜86、87.88に接続する。従って、全相互接続機
能は2方向の各々での別々の転送テストをすることによ
ってテストすることができる。図示の構成では入力及び
出力セルを各集積回路に別々に直列に設ける。所定の情
況下では一連の出力セルに他の1個以上のセル、例えば
入力セル又は内部セルを設けることができる。これらの
位置におけるテストパターンはこの場合ダミーのビット
を含んでおり、これらのダミービットの値は例えばテス
トパターン源によって任意の値とすることができる。同
様に、一連の入力セルにも1個以上の他のセル、例えば
出力セル又は内部セルを含ませることができる。これら
の位置における結果パターンは、この場合ダミービット
を含んでおり、このダミービットは任意の値を有してお
り、これば結果パターンの評価中は無視することができ
る。
具えており、これらの出力セルはラッチセル53゜55
、57.59を介して他の集積回路54の入力セル85
゜86、87.88に接続する。従って、全相互接続機
能は2方向の各々での別々の転送テストをすることによ
ってテストすることができる。図示の構成では入力及び
出力セルを各集積回路に別々に直列に設ける。所定の情
況下では一連の出力セルに他の1個以上のセル、例えば
入力セル又は内部セルを設けることができる。これらの
位置におけるテストパターンはこの場合ダミーのビット
を含んでおり、これらのダミービットの値は例えばテス
トパターン源によって任意の値とすることができる。同
様に、一連の入力セルにも1個以上の他のセル、例えば
出力セル又は内部セルを含ませることができる。これら
の位置における結果パターンは、この場合ダミービット
を含んでおり、このダミービットは任意の値を有してお
り、これば結果パターンの評価中は無視することができ
る。
テスト処置の例についての説明
第4図の担体50に取付けた2個の集積回路間の相互接
続機能はつぎのようにしてテストすることができる。直
列パスライン62を介して4ビツトのテストパターンを
供給する。実際上斯種のテストパターンは通常はさらに
多くのビットを包含している。入力状態ではテストパタ
ーンを段84−−−81に直列的にロードさせる。この
ローディングは先ずすべての集積回路のテストピン(図
示せず)におけるテスト制御信号によって全集積回路を
テスト状態にセットすることにより行うことができる。
続機能はつぎのようにしてテストすることができる。直
列パスライン62を介して4ビツトのテストパターンを
供給する。実際上斯種のテストパターンは通常はさらに
多くのビットを包含している。入力状態ではテストパタ
ーンを段84−−−81に直列的にロードさせる。この
ローディングは先ずすべての集積回路のテストピン(図
示せず)におけるテスト制御信号によって全集積回路を
テスト状態にセットすることにより行うことができる。
ついで当該集積回路54をアドレスすると共に制御バイ
トによって入力状態にセットする。この処置は当該バス
プロトコルについて述べた通りである。
トによって入力状態にセットする。この処置は当該バス
プロトコルについて述べた通りである。
制御バイトはテストパターンの長さも指示する。
最後に実際のローディング操作を行うが、これはテスト
パターンの長さがパスワードのプロトコルの長さ以上で
ある場合には多数の連続データバイトに分配させること
もできる。入力操作中にはテストパターンの長さをカウ
ントダウンさせる。テストパターンが出力セル内に存在
する場合には、例えば既に述べたテスト制御接続線にお
ける適当な信号によって集積回路を実行状態にセットす
る。
パターンの長さがパスワードのプロトコルの長さ以上で
ある場合には多数の連続データバイトに分配させること
もできる。入力操作中にはテストパターンの長さをカウ
ントダウンさせる。テストパターンが出力セル内に存在
する場合には、例えば既に述べたテスト制御接続線にお
ける適当な信号によって集積回路を実行状態にセットす
る。
この実行状態は「非テスト」状態である。例えば内部ク
ロックの多数のクロックパルス又はI2[バスに絶えず
現われるクロックパルスを計数することによって測定さ
れる所定の時間周期後には、入力セル75.76、77
、78に結果パターン(これも便宜上僅か4ビツトとす
る)が現われるものとする。
ロックの多数のクロックパルス又はI2[バスに絶えず
現われるクロックパルスを計数することによって測定さ
れる所定の時間周期後には、入力セル75.76、77
、78に結果パターン(これも便宜上僅か4ビツトとす
る)が現われるものとする。
所定の情況では、斯くして測定される期間の持続期間は
僅か1クロックパルス期間に相当する長さとする必要が
ある。ついでテスト状態を再び開始し、入力セルを直列
的に接続して、結果パターンを素子64及びデータワイ
ヤ62を介してテスト装置(便宜上省いである)に供給
する。テスト装置は、例えばテストパターンと結果パタ
ーンの比較に基づいて良/不良の判定をし、その判定が
「不良」の場合に、所定の情況では誤りを指示させる。
僅か1クロックパルス期間に相当する長さとする必要が
ある。ついでテスト状態を再び開始し、入力セルを直列
的に接続して、結果パターンを素子64及びデータワイ
ヤ62を介してテスト装置(便宜上省いである)に供給
する。テスト装置は、例えばテストパターンと結果パタ
ーンの比較に基づいて良/不良の判定をし、その判定が
「不良」の場合に、所定の情況では誤りを指示させる。
ついで、次期テストパターンを直列バスを介して同じ集
積回路か、又は他の集積回路に伝達することができ、こ
のテストパターンの伝達は、正しい結果が出る十分な回
数のテストが完了するまでか、或いは誤りが検出及び/
又は解析されるまで続行させる。第4図に示すように、
セルフ1−78゜81−−−88は集積回路の外側縁部
(ロジック)に位置させる。原則として、セルの主要部
も集積回路内に論理的に位置させる。上記セルは集積回
路内の任意の位置に幾何学的に位置させることができる
ことは明らかである。後述する相互接続及び/又は縁部
機能テストには、上記セルの内の僅かのセルを関連させ
るだけであり、これらのセルは集積回路の縁部、又はそ
の近くに直接論理的に位置させる。
積回路か、又は他の集積回路に伝達することができ、こ
のテストパターンの伝達は、正しい結果が出る十分な回
数のテストが完了するまでか、或いは誤りが検出及び/
又は解析されるまで続行させる。第4図に示すように、
セルフ1−78゜81−−−88は集積回路の外側縁部
(ロジック)に位置させる。原則として、セルの主要部
も集積回路内に論理的に位置させる。上記セルは集積回
路内の任意の位置に幾何学的に位置させることができる
ことは明らかである。後述する相互接続及び/又は縁部
機能テストには、上記セルの内の僅かのセルを関連させ
るだけであり、これらのセルは集積回路の縁部、又はそ
の近くに直接論理的に位置させる。
テストパターンを複数個の集積回路に供給すると、結果
パターンが各受信回路にて形成される。
パターンが各受信回路にて形成される。
これらの結果パターンは別々に評価することができる。
或いは又、1つのパターンだけを明確に評価し、このパ
ターンに正確に対応する他のいずれかのパターンについ
て、これらのパターンが第1結果パターンと同一である
か否かと言うことのみについて立証することもできる。
ターンに正確に対応する他のいずれかのパターンについ
て、これらのパターンが第1結果パターンと同一である
か否かと言うことのみについて立証することもできる。
場合によっては他の相関形態のものも有効である。所定
の集積回路における結果パターンを他の数個の集積回路
にて形成されるテストパターンに基づいて形成し得る場
合には斯かる後者の集積回路のいずれにもテストパター
ンを連続的又は同時に供給するのが好適である。種々の
集積回路によって同時に伝達されるテストパターン間の
相互作用もそれらの集積回路に基づいて形成される結果
パターンに基づいて決定することができる。
の集積回路における結果パターンを他の数個の集積回路
にて形成されるテストパターンに基づいて形成し得る場
合には斯かる後者の集積回路のいずれにもテストパター
ンを連続的又は同時に供給するのが好適である。種々の
集積回路によって同時に伝達されるテストパターン間の
相互作用もそれらの集積回路に基づいて形成される結果
パターンに基づいて決定することができる。
前述したことは相互接続機能についてのテストに関する
ものであるが、集積回路の内部通信セルをテストパター
ンで満たすか、又は結果パターンをそのセルから取出す
場合には、直列バスを介してテスト/結果パターンを供
給することにより単一集積回路の内部動作を同じように
してテストすることもできる。内部動作専用のテストは
非装着集積回路ではさらに簡単に行うことができる。し
かし集積回路の内部動作は、例えばエージング処置によ
ったり、又は種々の集積回路が相俟って電力消費のため
に温度を局部的に高めたりするために装着後に不正確と
なることがある。
ものであるが、集積回路の内部通信セルをテストパター
ンで満たすか、又は結果パターンをそのセルから取出す
場合には、直列バスを介してテスト/結果パターンを供
給することにより単一集積回路の内部動作を同じように
してテストすることもできる。内部動作専用のテストは
非装着集積回路ではさらに簡単に行うことができる。し
かし集積回路の内部動作は、例えばエージング処置によ
ったり、又は種々の集積回路が相俟って電力消費のため
に温度を局部的に高めたりするために装着後に不正確と
なることがある。
相互接続パターンは通常ビット的にテストすることがで
きる。すべてのビットラインは4ビツト幅の相互接続通
路を介して「1」並びに「0」を正確に転送する必要が
ある。さらに、種々のビットライン間では短絡が起こら
ないようにする。ビット幅がnの場合における所要パタ
ーン数は2nよりも遥かに大きくはしないようにする。
きる。すべてのビットラインは4ビツト幅の相互接続通
路を介して「1」並びに「0」を正確に転送する必要が
ある。さらに、種々のビットライン間では短絡が起こら
ないようにする。ビット幅がnの場合における所要パタ
ーン数は2nよりも遥かに大きくはしないようにする。
4ビツトの場合には、例えばつぎのようなパターン、即
ち0000,0001,0010,0100.1000
.1111,1110,1101,1011、.011
.1がある。集積回路の内部ロジックをテストする場合
には通常テストパターンの数を遥かに大きくする。あら
ゆる可能なテストパターンを含む完全なテスト項目は2
″個あるが、このようなテストの実施は通常非実用的で
ある。他の既知のテスト方法は本願人の出願に係る米国
特許第4、435.806号明細書に記載されている自
己テスト原理によるものである。この方法によれば集積
回路にテストパターンとして作用する疑似−エツジビッ
ト列用の発生器を設けており、−次結果パターンの帰還
によって二次テストパターンを形成する。ディジタル的
なコンパクト化装置で種々の結果パターンを論理的に組
合せることによって、コンパクトな結果パターンを形成
する。この論理組合せは排他的OR素子によって行われ
、斯くして上述した「シグネチュア解析」が行われる。
ち0000,0001,0010,0100.1000
.1111,1110,1101,1011、.011
.1がある。集積回路の内部ロジックをテストする場合
には通常テストパターンの数を遥かに大きくする。あら
ゆる可能なテストパターンを含む完全なテスト項目は2
″個あるが、このようなテストの実施は通常非実用的で
ある。他の既知のテスト方法は本願人の出願に係る米国
特許第4、435.806号明細書に記載されている自
己テスト原理によるものである。この方法によれば集積
回路にテストパターンとして作用する疑似−エツジビッ
ト列用の発生器を設けており、−次結果パターンの帰還
によって二次テストパターンを形成する。ディジタル的
なコンパクト化装置で種々の結果パターンを論理的に組
合せることによって、コンパクトな結果パターンを形成
する。この論理組合せは排他的OR素子によって行われ
、斯くして上述した「シグネチュア解析」が行われる。
−次テストパターンは直列バスを介して供給することも
できる。最終的なコンパクトな結果パターンは直列バス
を介して出力させることができる。このようにすれば、
パスが比較的短期間占有されるだけとなると言う利点が
ある。
できる。最終的なコンパクトな結果パターンは直列バス
を介して出力させることができる。このようにすれば、
パスが比較的短期間占有されるだけとなると言う利点が
ある。
同様に、例えば最大長のシフトレジスフを用いて元の供
給される一次テストパターンを拡張させて一連のテスト
パターンを形成して、その後に結果パターンを再びコン
パクト化することができる。
給される一次テストパターンを拡張させて一連のテスト
パターンを形成して、その後に結果パターンを再びコン
パクト化することができる。
コンパクト化及び拡張したパターンは前記米国特許第4
.435.806号明細書に記載されている単一装置に
て絶対的に組合わせることができる。
.435.806号明細書に記載されている単一装置に
て絶対的に組合わせることができる。
これに対し、集積回路の内部ロジックが「自己テスト」
設備を含んでいない場合には、−次テストパターン用の
前述した発生器及びコンパクト化装置を外部ロジックの
一部として斯かる集積回路のまわりに構成することがで
きる。
設備を含んでいない場合には、−次テストパターン用の
前述した発生器及びコンパクト化装置を外部ロジックの
一部として斯かる集積回路のまわりに構成することがで
きる。
これがため、集積回路(これは「自己テスト」用の設備
を具えている)はつぎのような機能モジュールに細分割
されるものとすることができる。
を具えている)はつぎのような機能モジュールに細分割
されるものとすることができる。
a、 ユーザによって見られるような集積回路の実際の
機能を果たし、しかも自己テスト原理に基づいてテスト
することのできるコア; b、 自己テスト設備、特にパターン拡張装置及びパタ
ーン・コンパクト化装置; C1前述した相互接続機能についてのテスト用に設けら
れる一連の入力及び出力セル; d、 テスト用の制御及びインターフェース構造。
機能を果たし、しかも自己テスト原理に基づいてテスト
することのできるコア; b、 自己テスト設備、特にパターン拡張装置及びパタ
ーン・コンパクト化装置; C1前述した相互接続機能についてのテスト用に設けら
れる一連の入力及び出力セル; d、 テスト用の制御及びインターフェース構造。
人/出力セルに課せられる必要条件はつぎのようなこと
である。即ち、機能的な特性に関して目立った速度低下
が起らないようにする。さらに、セルにはテストビット
用の出力モード及び結果ビット用の入力モードを含ませ
る必要がある。
である。即ち、機能的な特性に関して目立った速度低下
が起らないようにする。さらに、セルにはテストビット
用の出力モード及び結果ビット用の入力モードを含ませ
る必要がある。
自己−テスト設備は集積回路に追加のモジュールで設け
、かつ12Cバスに接続することができる。
、かつ12Cバスに接続することができる。
これが担体上の12Cバスの負荷を低下しなくてもテス
ト装置を占有させる期間は十分に短縮される。
ト装置を占有させる期間は十分に短縮される。
テスト装置はテストすべき幾つもの担体と時分割多重構
成で通信することができる。
成で通信することができる。
接続セルの幾つかの好適例についての説明第5a−−−
5d図は第4図に示したような担体に使用する接続セル
を示したものである。第5a図は入力セルを示し、ライ
ン200は入力ピンであり、これは周辺回路に接続する
ことができる。素子202はバッファ段、走査増幅器等
のようなものとし、これは常時作動させる。素子204
は信号C2によって制御されるスイッチである。素子2
06 は信号C1によって制御され、かつ2つのデータ
入力端子と2つのデータ出力端子とを具えているラッチ
回路である。素子208.210の機能は素子202の
機能に対応するが、前者の素子は信号C3に−よって選
択的に作動させることができる。素子208.210の
いずれか一方の素子だけとすることもできる。複数個の
入力セルがある場合には、これらすべてのセルの構成を
同一とする。第5b図に示す素子216は制御デコーダ
である。このデコーダは制御信号、即ち入/出力状態に
対するシフト機能と各実行状態との間の選択をする制御
信号T/TNと;集積回路の内部ロジックの実行状態を
制御する制御信号STと; 相互接続機能に対する実行状態を制御する制御信号RT
; とを受信する。
5d図は第4図に示したような担体に使用する接続セル
を示したものである。第5a図は入力セルを示し、ライ
ン200は入力ピンであり、これは周辺回路に接続する
ことができる。素子202はバッファ段、走査増幅器等
のようなものとし、これは常時作動させる。素子204
は信号C2によって制御されるスイッチである。素子2
06 は信号C1によって制御され、かつ2つのデータ
入力端子と2つのデータ出力端子とを具えているラッチ
回路である。素子208.210の機能は素子202の
機能に対応するが、前者の素子は信号C3に−よって選
択的に作動させることができる。素子208.210の
いずれか一方の素子だけとすることもできる。複数個の
入力セルがある場合には、これらすべてのセルの構成を
同一とする。第5b図に示す素子216は制御デコーダ
である。このデコーダは制御信号、即ち入/出力状態に
対するシフト機能と各実行状態との間の選択をする制御
信号T/TNと;集積回路の内部ロジックの実行状態を
制御する制御信号STと; 相互接続機能に対する実行状態を制御する制御信号RT
; とを受信する。
素子216は上記3つの制御信号を3つの内部制御信号
C1,C2,C3に復号化する。
C1,C2,C3に復号化する。
入/出力状態では、信号CIがあたかもクロック信号で
あるかのようにしてこの信号によりシフト機能を制御す
る。この場合にはスイッチ204が右側の位置を占め、
バッファ段208/210が作動しなくなる。接続線2
12/214を用いてシフトレジスフを複数個のラッチ
回路により形成することができる。
あるかのようにしてこの信号によりシフト機能を制御す
る。この場合にはスイッチ204が右側の位置を占め、
バッファ段208/210が作動しなくなる。接続線2
12/214を用いてシフトレジスフを複数個のラッチ
回路により形成することができる。
集積回路の内部テスト用の実行状態では、ラッチ回路2
06を1ホールド」状態にセットして、これに記憶した
データをラッチ回路の出力端子にて絶えず利用し得るよ
うにする。スイッチ204は右側の位置を占めるため、
2つの素子208,210の一方は所要に応じ斯かるデ
ータを受信する。さらに、素子208.210は信号C
3によって作動させる。
06を1ホールド」状態にセットして、これに記憶した
データをラッチ回路の出力端子にて絶えず利用し得るよ
うにする。スイッチ204は右側の位置を占めるため、
2つの素子208,210の一方は所要に応じ斯かるデ
ータを受信する。さらに、素子208.210は信号C
3によって作動させる。
出力端子の相互接続機能についてテストする実行状態で
は、ラッチ回路206を透過状態にセットする。このテ
ストの終りにはラッチ回路が「ホールド」状態にセット
されるため、つぎに出力状態に作動させる以外はデータ
は不変となる。スイッチ204は左側の位置を占め、素
子208/210は作動しなくなる。
は、ラッチ回路206を透過状態にセットする。このテ
ストの終りにはラッチ回路が「ホールド」状態にセット
されるため、つぎに出力状態に作動させる以外はデータ
は不変となる。スイッチ204は左側の位置を占め、素
子208/210は作動しなくなる。
第5C図は出力セルを第5a図と同じように示したもの
である。接続線218は出力端子の内部機能部に接続す
る。素子220はスイッチであり、素子222はラッチ
回路である。素子224/226は相互接続回路網への
接続用バッファ段である。これら2つの素子の内の一方
だけを用いることもできる。接続線228/230はい
ずれかの他のラッチ回路への相互接続ラインである。出
力セルは第5a図に示した入力セルとほぼ同じようにし
て制御するが、出力セルの入力端子218にはバッファ
を設けないようにする。セルは相互接続機能に関するテ
スト用のデータ源として作用するが、集積回路の内部ロ
ジックに関するテスト用の行先装置としても作用する。
である。接続線218は出力端子の内部機能部に接続す
る。素子220はスイッチであり、素子222はラッチ
回路である。素子224/226は相互接続回路網への
接続用バッファ段である。これら2つの素子の内の一方
だけを用いることもできる。接続線228/230はい
ずれかの他のラッチ回路への相互接続ラインである。出
力セルは第5a図に示した入力セルとほぼ同じようにし
て制御するが、出力セルの入力端子218にはバッファ
を設けないようにする。セルは相互接続機能に関するテ
スト用のデータ源として作用するが、集積回路の内部ロ
ジックに関するテスト用の行先装置としても作用する。
第5a、 5c図と同じように、第5d図はデータ源並
びにデータ行先として作用し得る人/出力セルを示す。
びにデータ行先として作用し得る人/出力セルを示す。
接続線232は相互接続回路網に接続することができ、
かつ接続線250は集積回路の内部ロジックに接続する
ことができる。素子234は常時作動するバッファ段で
ある。素子240.246はそれぞれ信号C14とC1
5によって作動させるバッファ段である。素子230.
238.244は信号C13,C12,C11によって
それぞれ作動させるスイッチである。素子242.24
8はそれぞれラッチ回路であり、これらのラッチ回路は
人/出力シフトレジスクを形成するために図示のように
信号C16によって制御される。論理回路258は前述
した論理回路216に対応するが、この場合の論理回路
258はラッチ回路248の出力信号も受信し、さらに
入/出力制御信号OEも受信する。
かつ接続線250は集積回路の内部ロジックに接続する
ことができる。素子234は常時作動するバッファ段で
ある。素子240.246はそれぞれ信号C14とC1
5によって作動させるバッファ段である。素子230.
238.244は信号C13,C12,C11によって
それぞれ作動させるスイッチである。素子242.24
8はそれぞれラッチ回路であり、これらのラッチ回路は
人/出力シフトレジスクを形成するために図示のように
信号C16によって制御される。論理回路258は前述
した論理回路216に対応するが、この場合の論理回路
258はラッチ回路248の出力信号も受信し、さらに
入/出力制御信号OEも受信する。
人/出力状態では信号C16がシフトレジスタの構成を
制御する。この状態ではバッファ240.246は作動
させず、スイッチ236は上側の位置を占め、スイッチ
238は下側の位置を占め1、スイッチ244は任意の
位置を占める。
制御する。この状態ではバッファ240.246は作動
させず、スイッチ236は上側の位置を占め、スイッチ
238は下側の位置を占め1、スイッチ244は任意の
位置を占める。
テストビットを外部の相互接続回路網に供給する状態で
は、ラッチ回路242をホールド状態にセットする。バ
ッファ240は作動させ、バッファ246は不作動とす
る。スイッチ236はその上側の位置を占め、スイッチ
244はその下側の位置を占める。
は、ラッチ回路242をホールド状態にセットする。バ
ッファ240は作動させ、バッファ246は不作動とす
る。スイッチ236はその上側の位置を占め、スイッチ
244はその下側の位置を占める。
また、スイッチ238は任意の位置を占める。
集積回路の内部にビットを供給する状態では、ラッチ回
路242を同じ方法で作動させる。この状態ではバッフ
ァ段246を作動させ、バッファ段240を不作動とし
、スイッチ236はその上側の位置を占め、スイッチ2
44はその下側の位置を占めるようにし、また、スイッ
チ238は任意の位置を占めるようにする。
路242を同じ方法で作動させる。この状態ではバッフ
ァ段246を作動させ、バッファ段240を不作動とし
、スイッチ236はその上側の位置を占め、スイッチ2
44はその下側の位置を占めるようにし、また、スイッ
チ238は任意の位置を占めるようにする。
外部相互接続回路網からビットを受信する状態では、ラ
ッチ回路を一時的に透過状態にセットする。この状態で
はバッファ段240.246は不作動とする。スイッチ
236は下側の位置を占め、スイッチ238 も下側の
位置を占める。スイッチ244は任意の位置を占める。
ッチ回路を一時的に透過状態にセットする。この状態で
はバッファ段240.246は不作動とする。スイッチ
236は下側の位置を占め、スイッチ238 も下側の
位置を占める。スイッチ244は任意の位置を占める。
集積回路の内部からビットを受信する状態では、ラッチ
回路242が同じように制御され、バッファ段240.
246は作動せず、スイッチ236は任意の位置を占め
、スイッチ238は上側の位置を占め、スイッチ244
も上側の位置を占める。
回路242が同じように制御され、バッファ段240.
246は作動せず、スイッチ236は任意の位置を占め
、スイッチ238は上側の位置を占め、スイッチ244
も上側の位置を占める。
上述した接続セルを「自己−テスト」方式に使用する場
合には、テスト/結果ビットを集積回路の内部に伝達す
るのと同様な方法で上述した接続セルを用いることがで
きる。シフトレジスタを入力セルと出力セルを組合わせ
て形成する場合には、人/出力機能に対してこれらのセ
ルを上述したと同じ方法で一緒に作動させる。或いは又
、入力セル及び出力セルを直列構成で制御する。
合には、テスト/結果ビットを集積回路の内部に伝達す
るのと同様な方法で上述した接続セルを用いることがで
きる。シフトレジスタを入力セルと出力セルを組合わせ
て形成する場合には、人/出力機能に対してこれらのセ
ルを上述したと同じ方法で一緒に作動させる。或いは又
、入力セル及び出力セルを直列構成で制御する。
テスト装置についての説明
第6図は担体302を結合させるテスト装置300を示
す。本例のテスト装置はアドレス指定回路306に関連
する読取専用テストメモリ304を具えている。このメ
モリは当該集積回路用のアドレス(SDD)や、テスト
パターンの長さを特定化し、かつ他のセツティングをし
たりするモード制御信号(MOD)や、テストパターン
(FAT■N)や、関連する結果パターン(FATOU
T)を記憶する。図面の簡素化のために上記信号の少数
を示しであるだけである。メモリにはテスト装置にて処
理するデータ用の制御プログラムも含ませることができ
るが、これは同じく図面の簡素化のために省いである。
す。本例のテスト装置はアドレス指定回路306に関連
する読取専用テストメモリ304を具えている。このメ
モリは当該集積回路用のアドレス(SDD)や、テスト
パターンの長さを特定化し、かつ他のセツティングをし
たりするモード制御信号(MOD)や、テストパターン
(FAT■N)や、関連する結果パターン(FATOU
T)を記憶する。図面の簡素化のために上記信号の少数
を示しであるだけである。メモリにはテスト装置にて処
理するデータ用の制御プログラムも含ませることができ
るが、これは同じく図面の簡素化のために省いである。
テストパターン発生相兼結果パターン検証/評価用テス
ト装置は本来周知である。メモリ304は出力レジスタ
REGIを具えている。
ト装置は本来周知である。メモリ304は出力レジスタ
REGIを具えている。
このレジスタを比較器COMPに並列で、しかもインタ
ーフェースユニット308に直列に接続する。
ーフェースユニット308に直列に接続する。
インターフェースユニット308は二線式直列バスに双
方向に適合させる。到来する結果パターンをバス310
から第2レジスタREG2に供給する。従って、比較器
COMPはレジスタREG2における結果パターンをレ
ジスタREGIにおける予想結果パターンと比較する。
方向に適合させる。到来する結果パターンをバス310
から第2レジスタREG2に供給する。従って、比較器
COMPはレジスタREG2における結果パターンをレ
ジスタREGIにおける予想結果パターンと比較する。
制御装置CTR/SEGは連続メモリアドレスを作動さ
せ、レジスタREGI、REG2を種々のモード(並列
−入力。
せ、レジスタREGI、REG2を種々のモード(並列
−入力。
並列−出力、直列−入力、直列−出力)で作動させ、か
つ評価するための比較結果を受信する。
つ評価するための比較結果を受信する。
結合担体D U T (302)には或る集積回路の多
数の素子の内の僅かなものだけを線図的に示しである。
数の素子の内の僅かなものだけを線図的に示しである。
既に述べたように、集積回路はアドレス指定することに
よって作動させる。担体上の他の集積回路は、これらを
直列バス310に同じように接続するようにしてアドレ
スさせる。集積回路は直列バス用のインターフェースユ
ニット312 と制御ユニットCRT (314)
と、カウンタ316 と、3位置スイッチ318 と、
ブロックにて示される多数の2−状態セル320とを具
えている。制御ユニットはカウンタ316 にロードさ
せるテストパターン長を受信する。ついでスイッチ31
8が位置SDIにセットされ、この位置ては通路SDO
,SDHが遮断される。従って、テストパターンを2−
状態セルにロードさせることができる。既に述べたよう
に、これらのセルは例えば出力セル、入力セル及び内部
セルのような種々の特性のものとすることができる。こ
れらのセルは、制御ユニット314からの信号によって
、スイッチ318を位置SDRにセットすれば循環的に
結合させることができ、全テストパターンを受信した後
には通路SDI、SDOを遮断させる。データは例えば
制御ユニット314からのクロック信号(図示せず)の
制御下で2−状態セル内で循環させ続けることができる
。
よって作動させる。担体上の他の集積回路は、これらを
直列バス310に同じように接続するようにしてアドレ
スさせる。集積回路は直列バス用のインターフェースユ
ニット312 と制御ユニットCRT (314)
と、カウンタ316 と、3位置スイッチ318 と、
ブロックにて示される多数の2−状態セル320とを具
えている。制御ユニットはカウンタ316 にロードさ
せるテストパターン長を受信する。ついでスイッチ31
8が位置SDIにセットされ、この位置ては通路SDO
,SDHが遮断される。従って、テストパターンを2−
状態セルにロードさせることができる。既に述べたよう
に、これらのセルは例えば出力セル、入力セル及び内部
セルのような種々の特性のものとすることができる。こ
れらのセルは、制御ユニット314からの信号によって
、スイッチ318を位置SDRにセットすれば循環的に
結合させることができ、全テストパターンを受信した後
には通路SDI、SDOを遮断させる。データは例えば
制御ユニット314からのクロック信号(図示せず)の
制御下で2−状態セル内で循環させ続けることができる
。
このことは上記セルがダイナミック・ロジック・タイプ
のもので、データを保有するためにクロックパルスをプ
レチャージし、かつサンプルする必要がある場合に好適
である。また、循環結合構成には、前記米国特許第4.
435.806号明細書に記載されているようなテスト
パターン拡張装置及び/又は斯かる米国特許並びにシダ
ネチュア解析学からも既知の結果パターンコンパクト化
装置を設けることもできる。
のもので、データを保有するためにクロックパルスをプ
レチャージし、かつサンプルする必要がある場合に好適
である。また、循環結合構成には、前記米国特許第4.
435.806号明細書に記載されているようなテスト
パターン拡張装置及び/又は斯かる米国特許並びにシダ
ネチュア解析学からも既知の結果パターンコンパクト化
装置を設けることもできる。
テストは既に述べたような方法で行う。特に、相互接続
機能に関してのテストをすることができる。また、集積
回路の内部ロジックに関するテストをすることもできる
。テスl了時には担体上の集積回路の1つに結果パター
ンが現われる。これは他の集積回路又は同じ集積回路と
することができる。簡単化のためにブロック320は後
者の集積回路の2−状態セルを再び表わすものとする。
機能に関してのテストをすることができる。また、集積
回路の内部ロジックに関するテストをすることもできる
。テスl了時には担体上の集積回路の1つに結果パター
ンが現われる。これは他の集積回路又は同じ集積回路と
することができる。簡単化のためにブロック320は後
者の集積回路の2−状態セルを再び表わすものとする。
この場合、制御ユニット314は3−位置スイッチ31
8を位置SD○にセットする。この際、SDI及びSD
Hにて示す通路は遮断される。結果パターンはインター
フェースユニット312 、バス310及びインターフ
ェースユニット308を経てレジスタREC,2に記憶
されて評価される。所要に応じ、つぎのテストパターン
をアドレスさせることもできる。
8を位置SD○にセットする。この際、SDI及びSD
Hにて示す通路は遮断される。結果パターンはインター
フェースユニット312 、バス310及びインターフ
ェースユニット308を経てレジスタREC,2に記憶
されて評価される。所要に応じ、つぎのテストパターン
をアドレスさせることもできる。
第1図は蛇行概念に基づくテスト方法の実行方法を示す
線図、 第2図はI”Cバスの配線図; 第3a、 3b、 3c図はデータ転送に関連する時間
線図;第4図は本発明による集積回路を具えた担体の一
例を示す線図; 第5a、 5b、 5c、 56図は第4図に示したよ
うな担体に使用する接続セルの例をそれぞれ示すブロッ
ク線図; 第6図はテスト装置の一例を示す線図である。 20・・・担体 22〜32・・・集積回
路34・・・テストパターン 36・・・結果パターン用出力ライン 38・・・制御ライン 40・・・接続ライン5
0・・・担体 51・・・ラッチ回路52
、54・・・集積回路 53、55.57.59・・・ラッチ段56、58・・
・論理機能実行ブロック60・・・クロックライン
61・・・制御Bライン62・・・直列バス 64、68・・・送/受信素子 66、70・・・クロック適合素子 71〜74.81〜84・・・出力セル75〜78.8
5〜88・・・入力セル92・・・出力線
94・・・入力線96・・・クロック信号用接続線 98・・・データ信号用接続線 120・・・クロックワイヤ 122・・・データワイ
ヤ124.126・・・高電圧(VDD端子)128、
130・・・抵抗 132.134・・・局13
6、138・・・ユニット〈データ源)140、142
.144.146・・・信号受信機148、150.1
52.154・・・MOS )ランジスタ200・・
・入力ピン 202、208.210・・・バッファ段204・・・
スイッチ 206・・・ラッチ回路216・・・
制御デコーダ 220・・・スイッチ222・・・ラ
ッチ回路 224、226.234.240.246・・・バッフ
ァ段236、238.244・・・スイッチ258・・
・論理回路 ” 242,248・・・ラッチ回路
300・・・テスト装置 302・・・担体304
・・・読取専用メモリ 306・・・アドレス指定回路
線図、 第2図はI”Cバスの配線図; 第3a、 3b、 3c図はデータ転送に関連する時間
線図;第4図は本発明による集積回路を具えた担体の一
例を示す線図; 第5a、 5b、 5c、 56図は第4図に示したよ
うな担体に使用する接続セルの例をそれぞれ示すブロッ
ク線図; 第6図はテスト装置の一例を示す線図である。 20・・・担体 22〜32・・・集積回
路34・・・テストパターン 36・・・結果パターン用出力ライン 38・・・制御ライン 40・・・接続ライン5
0・・・担体 51・・・ラッチ回路52
、54・・・集積回路 53、55.57.59・・・ラッチ段56、58・・
・論理機能実行ブロック60・・・クロックライン
61・・・制御Bライン62・・・直列バス 64、68・・・送/受信素子 66、70・・・クロック適合素子 71〜74.81〜84・・・出力セル75〜78.8
5〜88・・・入力セル92・・・出力線
94・・・入力線96・・・クロック信号用接続線 98・・・データ信号用接続線 120・・・クロックワイヤ 122・・・データワイ
ヤ124.126・・・高電圧(VDD端子)128、
130・・・抵抗 132.134・・・局13
6、138・・・ユニット〈データ源)140、142
.144.146・・・信号受信機148、150.1
52.154・・・MOS )ランジスタ200・・
・入力ピン 202、208.210・・・バッファ段204・・・
スイッチ 206・・・ラッチ回路216・・・
制御デコーダ 220・・・スイッチ222・・・ラ
ッチ回路 224、226.234.240.246・・・バッフ
ァ段236、238.244・・・スイッチ258・・
・論理回路 ” 242,248・・・ラッチ回路
300・・・テスト装置 302・・・担体304
・・・読取専用メモリ 306・・・アドレス指定回路
Claims (1)
- 【特許請求の範囲】 1、入力状態にセットされた1個の集積回路に、一時記
憶させるために該集積回路の第1接続線によってテスト
パターンを直列的に供給し、ついで前記テストパターン
から結果パターンを形成するために前記集積回路を実行
状態にセットし、出力状態にセットされた集積回路によ
り該集積回路の第2接続線を介して結果パターンを直列
的に出力して、該結果パターンの情報内容をチェックす
ることにより前記集積回路の良/不良作動を特徴付ける
ようにして、担体上に取付られる複数個の集積回路をテ
ストするに当り、前記担体が、データラインによって相
互接続される複数個のディジタル集積回路を具えており
、かつこれらの各集積回路が前記第1及び第2接続線を
具えている場合に、前記第1及び第2接続線を直列バス
のデータラインに並列に接続して、該データラインに前
記テストパターン及び結果パターンを伝送せしめるよう
にし、前記直列バスには前記データラインを経て転送す
るデータの同期をとるための同期信号用のクロックライ
ンも設け、前記直列バスにはさらに前記テスト/結果パ
ターン及び関連する同期信号を周辺回路に伝送するため
の第3接続線も設け、少なくとも2個の集積回路をテス
ト中に選択情報によってテスト状態にセットし、その後
前記集積回路の少なくとも1個の集積回路にテストパタ
ーンを供給して前記少なくとも2個の集積回路間の相互
接続機能をテストし、前記少なくとも2個の集積回路の
内の少なくとも他の一方の集積回路の実行状態に当該集
積回路を一時的に作動させた後に、前記後者のテストパ
ターンに基づいて発生した結果パターンをテストのため
に出力させて前記複数個の集積回路のアセンブリをテス
トすることを特徴とする集積回路のテスト方法。 2、前記相互接続機能についてのテストとして前記後者
のテストパターン間の相互作用を前記相互接続機能によ
って決定するために、前記少なくとも2個の集積回路の
1個以上の集積回路に各テストパターンを供給すること
を特徴とする特許請求の範囲第1項に記載の方法。 3、前記少なくとも2個の集積回路に一緒に供給される
テスト情報に基づいて前記結果パターン間の相関関係を
決定して前記相互接続機能をテストするようにするため
に、各結果パターンを前記少なくとも2個の集積回路の
内の1個以上の集積回路によって出力させることを特徴
とする特許請求の範囲第1又は2項のいずれか一項に記
載の方法。 4、単一集積回路の内部機能をテストするために、先ず
バスを介して選択パターンを供給して、該集積回路をテ
スト状態に選択し、その後該テスト状態にした集積回路
に関連するテストパターンをバスを介して供給し、前記
集積回路をテスト実施後に、該テストにより形成された
結果パターンを評価のためにバスを経て伝送することを
特徴とする特許請求の範囲第1、2又は3項のいずれか
一項に記載の方法。 5、特許請求の範囲第1〜4項のいずれか一項に記載の
方法によってテストするためにデータラインによって相
互接続した複数個のディジタル集積回路を具えている担
体において、前記集積回路の少なくとも1個が出力バッ
ファ段を含み、これらの出力バッファ段が、テストパタ
ーンを直列的に受信するための直列モードの入力端子と
、後に出力バッファ段に存在するデータをテストすべき
相互接続機能の内の或る相互接続パターンに供給するた
めの並列モードの出力端子とを具え、少なくとも1個の
集積回路には入力バッファ段を設け、該入力バッファ段
が、相互接続回路網からのデータを受信するための並列
モードの入力端子と、結果パターンを供給するための直
列モードの出力端子とを具え、前記直列モードの入力端
子及び直列モードの出力端子を、前記担体上に設けた直
列バスの適切なデータラインに接続したことを特徴とす
る集積回路取付用担体。 6、前記直列バスをI^2Cバスとし、前記第1及び第
2接続線を同一のものとしたことを特徴とする特許請求
の範囲第5項に記載の集積回路取付用担体。 7、担体上に取付けた後に特許請求の範囲第1〜4項の
いずれか一項に記載の方法によってテストするのに好適
な集積回路において、該集積回路が、データを出力させ
るために相互接続回路網に接続すべき一連の接続ピンを
含む場合に、これらの接続ピン用に対応する個数の一連
の出力バッファ段を設け、該一連のバッファ段がテスト
パターン受信用の直列モードの入力端子と、バッファ段
に存在するデータを前記接続ピンに供給するための並列
モードの出力端子と、集積回路の他の部分からのデータ
を受信するための並列モードの入力端子とを具え、前記
直列モードの入力端子を直列バスのデータラインに接続
するための適当な接続ピンに接続するようにしたことを
特徴とする集積回路。 8、担体上に取付けた後に特許請求の範囲第1〜4項の
いずれか一項に記載の方法によってテストするのに好適
な集積回路において、該集積回路が、データを受信する
ために相互接続回路網に接続すべき一連の接続ピンを含
む場合に、これらの接続ピン用に対応する個数の一連の
入力バッファ段を設け、これらのバッファ段が前記接続
ピンからのデータを受信するための並列モードの入力端
子と、テストの場合に、バッファ段に存在するデータを
結果パターンとして出力させるための直列モードの出力
端子と、集積回路の他の部分にデータを供給するための
並列モードの出力端子とを具え、前記直列モードの出力
端子を直列バスのデータラインに接続するための適切な
接続ピンに接続するようにしたことを特徴とする集積回
路。 9、担体上に取付けた後に特許請求の範囲第1〜4項の
いずれか一項に記載の方法によってテストするのに好適
な集積回路において、該集積回路が、相互接続回路網に
接続すべき双方向に作動する一連の接続ピンを含む場合
に、これらの接続ピンに対して対応する個数の一連の接
続バッファ段を設け、これらのバッファ段がテストパタ
ーン受信用の直列モードの入力端子と、バッファ段に存
在するデータを前記接続ピンに供給するための並列モー
ドの出力端子と、接続ピンからのデータを受信するため
の並列モードの入力端子と、結果パターンを出力させる
ための直列モードの出力端子とを具え、前記直列モード
の入力端子及び直列モードの出力端子を直列バスのデー
タラインに接続するための適切な接続ピンに接続するよ
うにしたことを特徴とする集積回路。 10、前記一連のバッファ段が、集積回路の他の部分と
データ通信するための他の並列モードの入力端子と、他
の並列モードの出力端子とを具えることを特徴とする特
許請求の範囲第9項に記載の集積回路。 11、前記一連のバッファ段を他のバッファ段に接続し
、これらの他のバッファ段を集積回路の内部に独占的に
接続して、該集積回路の内部にテストデータを伝送する
ようにしたことを特徴とする特許請求の範囲第7、8及
び9項のいずれか一項に記載の集積回路。 12、前記集積回路が直列モードの入力端子を含む場合
に、該集積回路がテストパターン拡張装置も含むように
したことを特徴とする特許請求の範囲第7〜11項のい
ずれか一項に記載の集積回路。 13、前記集積回路が直列モードの出力端子を含む場合
に、該集積回路がテストパターンコンパクト化装置を含
むようにしたことを特徴とする特許請求の範囲第7〜1
2項のいずれか一項に記載の集積回路。 14、複数個の集積回路を設けてある担体を特許請求の
範囲第1〜4項のいずれか一項に記載の方法によってテ
ストするためのテスト装置において、前記テスト装置が
、前記直列バスに接続するための接続手段と、テスト状
態に対して前記直列バス以外のデータ接続線によて相互
接続される少なくとも2個の集積回路を選択するための
選択手段と、入力状態にて前記少なくとも2個の集積回
路の内の少なくとも1個に前記直列バスを介してテスト
パターンを直列的に供給するテストパターン発生手段と
、再テスト状態にて前記少なくとも2つの集積回路間の
相互接続機能をテストするために、実行状態にて前記少
なくとも2つの集積回路を一時的に作動させた後に、直
列バスを介してのテストパターンの伝送後に少なくとも
1個の他の集積回路の実行状態にて、該後者の集積回路
での後のテストパターンに基づいて取出される結果パタ
ーンを受信し、かつ評価するための受信手段とをそなえ
るようにしたことを特徴とするテスト装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NL8502476A NL8502476A (nl) | 1985-09-11 | 1985-09-11 | Werkwijze voor het testen van dragers met meerdere digitaal-werkende geintegreerde schakelingen, drager voorzien van zulke schakelingen, geintegreerde schakeling geschikt voor het aanbrengen op zo'n drager, en testinrichting voor het testen van zulke dragers. |
NL8502476 | 1985-09-11 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6262275A true JPS6262275A (ja) | 1987-03-18 |
JP2873297B2 JP2873297B2 (ja) | 1999-03-24 |
Family
ID=19846534
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61209756A Expired - Lifetime JP2873297B2 (ja) | 1985-09-11 | 1986-09-08 | 集積回路搭載担体のテスト方法、該集積回路搭載担体、該担体に搭載する集積回路及び該担体テスト用のテスト装置 |
Country Status (8)
Country | Link |
---|---|
US (2) | US4791358A (ja) |
JP (1) | JP2873297B2 (ja) |
CA (1) | CA1257012A (ja) |
DE (1) | DE3627638C2 (ja) |
FR (1) | FR2587124B1 (ja) |
GB (1) | GB2180355B (ja) |
NL (1) | NL8502476A (ja) |
SE (1) | SE469995B (ja) |
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---|---|---|---|---|
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JP2011017625A (ja) * | 2009-07-09 | 2011-01-27 | Dainippon Printing Co Ltd | 回路板の検査方法、回路板の検査装置 |
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