JPH0552910A - 高速論理ユニツトにおける信号伝播特性試験方式 - Google Patents
高速論理ユニツトにおける信号伝播特性試験方式Info
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- JPH0552910A JPH0552910A JP3210557A JP21055791A JPH0552910A JP H0552910 A JPH0552910 A JP H0552910A JP 3210557 A JP3210557 A JP 3210557A JP 21055791 A JP21055791 A JP 21055791A JP H0552910 A JPH0552910 A JP H0552910A
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Abstract
(57)【要約】
【目的】 ＬＳＩ装置間の信号伝播特性の試験方式に関
し，ＬＳＩのリードに直接プローブを接触させることな
く，信号伝播特性を測定することを目的とする。 【構成】 論理ＬＳＩ装置１は，テスト出力端子選択回
路３と，試験信号入力回路５と，テスト機能選択信号入
力回路１１と，出力選択回路７，８と，試験信号入力端
子（Ｄ）とを備え，論理ＬＳＩ装置２は，テスト入力端
子選択回路１０と，試験信号出力回路１２と，入力選択
回路１３と，試験信号出力端子（Ｒ）とを備え，論理Ｌ
ＳＩ装置１に試験信号とテスト出力端子（Ａ〜Ｎ）を選
択する信号とテスト機能選択信号を入力し，論理ＬＳＩ
装置２にはテスト出力端子（Ａ〜Ｎ）に接続されたテス
ト入力端子（Ａ’〜Ｎ’）を選択する信号とテスト機能
選択信号を入力し，試験信号入力端子（Ｄ）とテスト出
力端子Ａとテスト入力端子Ａ’と試験信号出力端子
（Ｒ）の経路で試験信号を伝播させる構成を持つ。
し，ＬＳＩのリードに直接プローブを接触させることな
く，信号伝播特性を測定することを目的とする。 【構成】 論理ＬＳＩ装置１は，テスト出力端子選択回
路３と，試験信号入力回路５と，テスト機能選択信号入
力回路１１と，出力選択回路７，８と，試験信号入力端
子（Ｄ）とを備え，論理ＬＳＩ装置２は，テスト入力端
子選択回路１０と，試験信号出力回路１２と，入力選択
回路１３と，試験信号出力端子（Ｒ）とを備え，論理Ｌ
ＳＩ装置１に試験信号とテスト出力端子（Ａ〜Ｎ）を選
択する信号とテスト機能選択信号を入力し，論理ＬＳＩ
装置２にはテスト出力端子（Ａ〜Ｎ）に接続されたテス
ト入力端子（Ａ’〜Ｎ’）を選択する信号とテスト機能
選択信号を入力し，試験信号入力端子（Ｄ）とテスト出
力端子Ａとテスト入力端子Ａ’と試験信号出力端子
（Ｒ）の経路で試験信号を伝播させる構成を持つ。
Description
【０００１】
【産業上の利用分野】本発明は，プリント基板上に複数
の論理ＬＳＩ装置を搭載した高速論理ユニットにおける
信号伝播特性試験方式に関する。
の論理ＬＳＩ装置を搭載した高速論理ユニットにおける
信号伝播特性試験方式に関する。
【０００２】
【従来の技術】従来高速コンピュータに使用する論理ユ
ニットにおける論理ＬＳＩ装置（以後ＬＳＩ装置と略称
する）間の基板上における接続試験は，ＬＳＩ装置のリ
ードもしくは終端抵抗に試験装置のプローブを接触さ
せ，接触点におけるＶ−Ｉ特性を測定することにより行
っていた。
ニットにおける論理ＬＳＩ装置（以後ＬＳＩ装置と略称
する）間の基板上における接続試験は，ＬＳＩ装置のリ
ードもしくは終端抵抗に試験装置のプローブを接触さ
せ，接触点におけるＶ−Ｉ特性を測定することにより行
っていた。
【０００３】図５は従来の論理ＬＳＩ装置の端子間接続
試験方法を示す図である。図において，１００，１０１
はＬＳＩ装置，１０２は終端抵抗，１１０はＬＳＩ装置
１００の出力ゲート，１１１はＬＳＩ装置１０１の入力
ゲートである。
試験方法を示す図である。図において，１００，１０１
はＬＳＩ装置，１０２は終端抵抗，１１０はＬＳＩ装置
１００の出力ゲート，１１１はＬＳＩ装置１０１の入力
ゲートである。
【０００４】ＡはＬＳＩ装置１００の出力端子，Ａ’は
ＬＳＩ装置１０１の入力端子，Ｃは接続試験の測定点で
ある。図の構成において，例えば，ＬＳＩ装置１００，
１０１の電源電圧端子は接地した状態において，測定点
Ｃに試験装置（図示せず）のプローブを接触させ，電圧
−電流静特性を測定する。そして，得られた電圧−電流
静特性から端子Ａおよび端子Ｂにおける接続状態を推測
し，接続を確認していた。
ＬＳＩ装置１０１の入力端子，Ｃは接続試験の測定点で
ある。図の構成において，例えば，ＬＳＩ装置１００，
１０１の電源電圧端子は接地した状態において，測定点
Ｃに試験装置（図示せず）のプローブを接触させ，電圧
−電流静特性を測定する。そして，得られた電圧−電流
静特性から端子Ａおよび端子Ｂにおける接続状態を推測
し，接続を確認していた。
【０００５】
【発明が解決しようとする課題】ところで，表面実装タ
イプのＬＳＩ装置が増加するのに伴い，論理ユニットの
ＬＳＩ装置のリードにプローブを直接接触させることが
できない場合が生じるようになるとともに，終端抵抗を
使用しない伝送方式が増えてきたため，上記のような従
来の試験方法は適用できなくなってきた。
イプのＬＳＩ装置が増加するのに伴い，論理ユニットの
ＬＳＩ装置のリードにプローブを直接接触させることが
できない場合が生じるようになるとともに，終端抵抗を
使用しない伝送方式が増えてきたため，上記のような従
来の試験方法は適用できなくなってきた。
【０００６】また上記のような試験方法は，測定用の電
圧を印加することによりＬＳＩ装置を破壊する場合もあ
り，さらに，直流的な接続状態の推測はできるがＬＳＩ
装置間の信号伝播特性についての測定はできなかった。
圧を印加することによりＬＳＩ装置を破壊する場合もあ
り，さらに，直流的な接続状態の推測はできるがＬＳＩ
装置間の信号伝播特性についての測定はできなかった。
【０００７】本発明は，ＬＳＩ装置のリードに直接プロ
ーブを接触させることなく，ＬＳＩ装置間の信号伝播特
性を測定する試験方式を提供することを目的とする。
ーブを接触させることなく，ＬＳＩ装置間の信号伝播特
性を測定する試験方式を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は，ＬＳＩ装置の
一方のテスト外部入力端子と接続されているＬＳＩ装置
に試験信号を入力する端子と，選択されたテスト出力端
子と，そのテスト出力端子に接続された他方のＬＳＩ装
置のテスト入力端子と，試験信号を出力する試験信号出
力端子との経路をフロースルーとすることを可能とし
た。そして，ＬＳＩ装置の一方の試験信号入力端子に入
力した試験信号が，ＬＳＩ装置間を伝播して，他方のＬ
ＳＩ装置の試験信号出力端子に出力されることから，Ｌ
ＳＩ装置の端子間の信号伝播特性を測定するようにし
た。
一方のテスト外部入力端子と接続されているＬＳＩ装置
に試験信号を入力する端子と，選択されたテスト出力端
子と，そのテスト出力端子に接続された他方のＬＳＩ装
置のテスト入力端子と，試験信号を出力する試験信号出
力端子との経路をフロースルーとすることを可能とし
た。そして，ＬＳＩ装置の一方の試験信号入力端子に入
力した試験信号が，ＬＳＩ装置間を伝播して，他方のＬ
ＳＩ装置の試験信号出力端子に出力されることから，Ｌ
ＳＩ装置の端子間の信号伝播特性を測定するようにし
た。
【０００９】図１は本発明の基本構成を示す。図におい
て，１はＬＳＩ装置であって，テスト出力端子Ａ〜Ｎ，
試験信号入力端子Ｄを持つものである。２はＬＳＩ装置
であって，テスト入力端子Ａ’〜Ｎ’，試験信号出力端
子Ｒを持つものである。３はテスト出力端子選択回路で
あって，外部より入力されるアドレス信号に基づいて，
信号伝播特性試験をするテスト出力端子を選択するもの
である。４はテスト機能選択信号入力回路であって，テ
スト機能を選択する信号を入力するものである。５は試
験信号入力回路であって，信号伝播特性試験を行うため
の信号を入力するものである。６は論理回路であって，
ＬＳＩ装置１の論理回路である。７は端子Ａに試験信号
を出力するための出力選択回路であって，テスト出力端
子選択回路３の出力信号により選択され，テスト機能選
択信号が入力されることにより，試験信号を端子Ａに出
力するものである。８は端子Ｎを選択する出力選択回路
である。
て，１はＬＳＩ装置であって，テスト出力端子Ａ〜Ｎ，
試験信号入力端子Ｄを持つものである。２はＬＳＩ装置
であって，テスト入力端子Ａ’〜Ｎ’，試験信号出力端
子Ｒを持つものである。３はテスト出力端子選択回路で
あって，外部より入力されるアドレス信号に基づいて，
信号伝播特性試験をするテスト出力端子を選択するもの
である。４はテスト機能選択信号入力回路であって，テ
スト機能を選択する信号を入力するものである。５は試
験信号入力回路であって，信号伝播特性試験を行うため
の信号を入力するものである。６は論理回路であって，
ＬＳＩ装置１の論理回路である。７は端子Ａに試験信号
を出力するための出力選択回路であって，テスト出力端
子選択回路３の出力信号により選択され，テスト機能選
択信号が入力されることにより，試験信号を端子Ａに出
力するものである。８は端子Ｎを選択する出力選択回路
である。
【００１０】１０はテスト入力端子選択回路であって，
外部より入力されるアドレス信号により，テスト対象の
入力端子を選択するものである。１１はテスト機能選択
信号入力回路であって，テスト機能を選択する信号を入
力するものである。１２は試験信号出力回路であって，
試験信号を試験信号出力端子Ｒに出力するものである。
１３は端子Ａ’から入力される入力試験信号を試験信号
出力回路に出力するものである。１４は入力端子Ｎ’に
接続されている入力選択回路である。１５は論理回路で
ある。
外部より入力されるアドレス信号により，テスト対象の
入力端子を選択するものである。１１はテスト機能選択
信号入力回路であって，テスト機能を選択する信号を入
力するものである。１２は試験信号出力回路であって，
試験信号を試験信号出力端子Ｒに出力するものである。
１３は端子Ａ’から入力される入力試験信号を試験信号
出力回路に出力するものである。１４は入力端子Ｎ’に
接続されている入力選択回路である。１５は論理回路で
ある。
【００１１】
【作用】図１の構成の動作を説明する。ＬＳＩ装置１の
テスト出力端子選択回路３は，テスト出力端子Ａ〜Ｎを
選択するアドレス信号を外部端子より入力される。例え
ば，出力端子数がｎ個ならば，ｎビットのアドレス信号
で出力選択回路７〜８を選択する。テスト機能選択信号
入力回路４へはテスト機能選択信号が外部端子より入力
され，試験信号入力端子Ｄから伝播特性試験を行うため
の信号が外部より入力される。そして，テスト機能選択
信号とテスト出力端子を選択するアドレス信号は各出力
選択回路７〜８に入力され，出力選択回路７〜８では，
アドレス信号で指定された出力選択回路はテスト出力回
路への出力を論理回路６の論理信号から試験信号に切り
替える。
テスト出力端子選択回路３は，テスト出力端子Ａ〜Ｎを
選択するアドレス信号を外部端子より入力される。例え
ば，出力端子数がｎ個ならば，ｎビットのアドレス信号
で出力選択回路７〜８を選択する。テスト機能選択信号
入力回路４へはテスト機能選択信号が外部端子より入力
され，試験信号入力端子Ｄから伝播特性試験を行うため
の信号が外部より入力される。そして，テスト機能選択
信号とテスト出力端子を選択するアドレス信号は各出力
選択回路７〜８に入力され，出力選択回路７〜８では，
アドレス信号で指定された出力選択回路はテスト出力回
路への出力を論理回路６の論理信号から試験信号に切り
替える。
【００１２】一方，ＬＳＩ装置２では，外部から入力さ
れるアドレス信号によりテスト入力端子選択回路(10)
で，テスト入力端子Ａ’〜Ｎ’が選択される。例えば，
入力端子数がｎ個ならば，ｎビットのアドレス信号によ
りアドレス指定される。また，テスト機能選択信号入力
回路１１には，テスト機能選択信号が外部より入力さ
れ，入力選択回路１３にテスト機能選択信号を入力す
る。そして，各入力選択回路１３，１４では，テスト機
能選択信号に基づいて，テスト入力端子（Ａ’〜Ｎ’）
から入力される試験信号を試験信号出力端子Ｒに出力す
る。
れるアドレス信号によりテスト入力端子選択回路(10)
で，テスト入力端子Ａ’〜Ｎ’が選択される。例えば，
入力端子数がｎ個ならば，ｎビットのアドレス信号によ
りアドレス指定される。また，テスト機能選択信号入力
回路１１には，テスト機能選択信号が外部より入力さ
れ，入力選択回路１３にテスト機能選択信号を入力す
る。そして，各入力選択回路１３，１４では，テスト機
能選択信号に基づいて，テスト入力端子（Ａ’〜Ｎ’）
から入力される試験信号を試験信号出力端子Ｒに出力す
る。
【００１３】以上のようにして，ＬＳＩ装置１の試験信
号入力端子Ｄより入力された試験信号はＤ−ＬＳＩ装置
１のテスト出力端子Ａ−ＬＳＩ装置２のテスト入力端子
Ａ’−Ｒの経路で伝播する。
号入力端子Ｄより入力された試験信号はＤ−ＬＳＩ装置
１のテスト出力端子Ａ−ＬＳＩ装置２のテスト入力端子
Ａ’−Ｒの経路で伝播する。
【００１４】上記の構成において，ＬＳＩ装置１，２が
それぞれの各回路を備えている。但し，テスト機能選択
信号入力回路は共通に１つでよい。
それぞれの各回路を備えている。但し，テスト機能選択
信号入力回路は共通に１つでよい。
【００１５】
【実施例】図２本発明の実施例構成を示す。図におい
て，２０は高速論理ユニット，２１〜２４はＬＳＩ装置
である。２５，２７，２９はＤＶ選択回路であって，信
号伝播試験を行うテスト出力端子を選択し，試験信号を
伝播させる回路である。２６，２８，３０はＲＶ選択回
路であって，試験信号を入力するテスト入力端子を選択
して試験信号を入力し，試験信号出力端子（ＲＶ−ＯＵ
Ｔ）に試験信号を出力するものである。
て，２０は高速論理ユニット，２１〜２４はＬＳＩ装置
である。２５，２７，２９はＤＶ選択回路であって，信
号伝播試験を行うテスト出力端子を選択し，試験信号を
伝播させる回路である。２６，２８，３０はＲＶ選択回
路であって，試験信号を入力するテスト入力端子を選択
して試験信号を入力し，試験信号出力端子（ＲＶ−ＯＵ
Ｔ）に試験信号を出力するものである。
【００１６】ＴＥＳＴは試験機能選択信号，ＲＶ選択ア
ドレスはＬＳＩ装置２２〜２４の内から試験を行うＲＶ
選択回路を選択するアドレス信号である。ＤＶ選択アド
レスはＬＳＩ装置２１〜２３のＤＶ選択回路を選択する
アドレス信号である。ＤＶ−ＩＮ１，ＤＶ−ＩＮ２，Ｄ
Ｖ−ＩＮ３はそれぞれＬＳＩ装置２１，２２，２３の試
験信号入力端子である。ＲＶ−ＯＵＴ２，ＲＶ−ＯＵＴ
３，ＲＶ−ＯＵＴ４はそれぞれＬＳＩ装置２２，２３，
２４の試験信号出力端子である。
ドレスはＬＳＩ装置２２〜２４の内から試験を行うＲＶ
選択回路を選択するアドレス信号である。ＤＶ選択アド
レスはＬＳＩ装置２１〜２３のＤＶ選択回路を選択する
アドレス信号である。ＤＶ−ＩＮ１，ＤＶ−ＩＮ２，Ｄ
Ｖ−ＩＮ３はそれぞれＬＳＩ装置２１，２２，２３の試
験信号入力端子である。ＲＶ−ＯＵＴ２，ＲＶ−ＯＵＴ
３，ＲＶ−ＯＵＴ４はそれぞれＬＳＩ装置２２，２３，
２４の試験信号出力端子である。
【００１７】図の構成において，ＬＳＩ装置２１，２
２，２３はそれぞれの各ＤＶ選択回路２５，２７，２９
においてテスト出力端子を選択するアドレス信号を入力
する端子を持つが，図では省略されている。また，ＬＳ
Ｉ装置２２，２３，２４はそれぞれ各ＲＶ選択回路２
６，２８，３０においてテスト入力端子を選択するアド
レス信号を入力する端子を持つが，図では省略されてい
る。
２，２３はそれぞれの各ＤＶ選択回路２５，２７，２９
においてテスト出力端子を選択するアドレス信号を入力
する端子を持つが，図では省略されている。また，ＬＳ
Ｉ装置２２，２３，２４はそれぞれ各ＲＶ選択回路２
６，２８，３０においてテスト入力端子を選択するアド
レス信号を入力する端子を持つが，図では省略されてい
る。
【００１８】図の構成の動作を説明する。ＬＳＩ装置２
１のＤＶ−ＩＮ１より，接続線Ａを介して，ＬＳＩ装置
２２のＲＶ−ＯＵＴ２に試験信号を出力する場合につい
て説明する。
１のＤＶ−ＩＮ１より，接続線Ａを介して，ＬＳＩ装置
２２のＲＶ−ＯＵＴ２に試験信号を出力する場合につい
て説明する。
【００１９】ＤＶ選択アドレスはＤＶ選択回路２５を選
択するアドレス信号とする。そして，ＬＳＩ装置２１の
ＤＶ選択回路２５には，テスト出力端子としてＡを選択
するアドレス信号が入力される。
択するアドレス信号とする。そして，ＬＳＩ装置２１の
ＤＶ選択回路２５には，テスト出力端子としてＡを選択
するアドレス信号が入力される。
【００２０】一方，ＲＶ選択アドレスはＬＳＩ装置２２
のＲＶ選択回路２６を選択するアドレス信号とする。そ
して，ＬＳＩ装置２２のＲＶ選択回路２６はＬＳＩ装置
２２のテスト入力端子Ａの配線（接続線Ａ）に接続され
るテスト入力端子を選択するアドレス信号を入力する。
のＲＶ選択回路２６を選択するアドレス信号とする。そ
して，ＬＳＩ装置２２のＲＶ選択回路２６はＬＳＩ装置
２２のテスト入力端子Ａの配線（接続線Ａ）に接続され
るテスト入力端子を選択するアドレス信号を入力する。
【００２１】そして，ＤＶ選択回路２５には試験機能選
択信号（ＴＥＳＴ）を入力し，ＤＶ−ＩＮ１より試験信
号を入力する。同時に，ＲＶ選択回路２６にも試験機能
選択信号（ＴＥＳＴ）が入力される。その結果，ＤＶ−
ＩＮ１から入力された試験信号は，接続線Ａを介して試
験信号出力端子ＲＶ−ＯＵＴ２に出力される。
択信号（ＴＥＳＴ）を入力し，ＤＶ−ＩＮ１より試験信
号を入力する。同時に，ＲＶ選択回路２６にも試験機能
選択信号（ＴＥＳＴ）が入力される。その結果，ＤＶ−
ＩＮ１から入力された試験信号は，接続線Ａを介して試
験信号出力端子ＲＶ−ＯＵＴ２に出力される。
【００２２】図３は本発明のＤＶ選択回路の実施例であ
る。図において，３０’はＤＶ選択回路，３１は試験信
号入力回路，３２は出力選択回路Ａ，３３は出力選択回
路Ｎ，３４はテスト出力端子選択回路であって，デコー
ダよりなるものである。３５は試験機能選択信号入力回
路，３６はＬＳＩ装置の論理回路である。
る。図において，３０’はＤＶ選択回路，３１は試験信
号入力回路，３２は出力選択回路Ａ，３３は出力選択回
路Ｎ，３４はテスト出力端子選択回路であって，デコー
ダよりなるものである。３５は試験機能選択信号入力回
路，３６はＬＳＩ装置の論理回路である。
【００２３】４０は試験信号を入力するゲート，４１は
アンド回路であって，試験機能選択信号の否定と論理回
路３６の出力を入力とするものである。４２はアンド回
路であって，試験信号とテスト出力端子選択信号（テス
ト出力端子選択回路３４の出力）と試験機能選択信号を
入力するものである。４３はオア回路４１と４２の出力
のオアをとるものである。
アンド回路であって，試験機能選択信号の否定と論理回
路３６の出力を入力とするものである。４２はアンド回
路であって，試験信号とテスト出力端子選択信号（テス
ト出力端子選択回路３４の出力）と試験機能選択信号を
入力するものである。４３はオア回路４１と４２の出力
のオアをとるものである。
【００２４】図の構成の動作を説明する。ＤＶ選択アド
レスにより図のＤＶ選択回路３０’が選択され，出力端
子Ａがテスト出力端子として選択されている場合につい
て説明する。
レスにより図のＤＶ選択回路３０’が選択され，出力端
子Ａがテスト出力端子として選択されている場合につい
て説明する。
【００２５】テスト出力端子選択回路３４にテスト出力
端子として端子Ａを選択するアドレス信号が入力され，
アンド回路４２に選択信号（ハイの信号）が入力され
る。同時に，試験信号（ＤＶ−ＩＮ，ハイの信号）が試
験信号入力回路３１を介して，アンド回路４２に入力さ
れる。試験機能選択信号（ＴＥＳＴ，ハイ）が試験機能
選択信号入力回路３５を介してアンド回路４２に入力さ
れる。その結果，出力選択回路Ａ（３２）のアンド回路
４２から試験信号が出力される。
端子として端子Ａを選択するアドレス信号が入力され，
アンド回路４２に選択信号（ハイの信号）が入力され
る。同時に，試験信号（ＤＶ−ＩＮ，ハイの信号）が試
験信号入力回路３１を介して，アンド回路４２に入力さ
れる。試験機能選択信号（ＴＥＳＴ，ハイ）が試験機能
選択信号入力回路３５を介してアンド回路４２に入力さ
れる。その結果，出力選択回路Ａ（３２）のアンド回路
４２から試験信号が出力される。
【００２６】一方，アンド回路４１には，試験機能選択
信号（ＴＥＳＴ）の否定（ロー）が入力されるので，ア
ンド回路４１に入力される論理回路３６の出力は，キャ
ンセルされる。その結果，オア回路４３を介して，テス
ト出力端子Ａに試験信号が出力される。
信号（ＴＥＳＴ）の否定（ロー）が入力されるので，ア
ンド回路４１に入力される論理回路３６の出力は，キャ
ンセルされる。その結果，オア回路４３を介して，テス
ト出力端子Ａに試験信号が出力される。
【００２７】また，試験機能が選択されていない時は，
試験機能選択信号（ＴＥＳＴ）がローであるので，アン
ド回路４２の出力ローがオア回路４３に入力される。そ
のとき，出力選択回路Ａ（３２）には試験機能選択信号
（ＴＥＳＴ）の否定（ハイ）が入力されるので，論理回
路３６の出力がアンドゲート４１から出力され，オア回
路４３を介して，テスト出力端子Ａに出力される。
試験機能選択信号（ＴＥＳＴ）がローであるので，アン
ド回路４２の出力ローがオア回路４３に入力される。そ
のとき，出力選択回路Ａ（３２）には試験機能選択信号
（ＴＥＳＴ）の否定（ハイ）が入力されるので，論理回
路３６の出力がアンドゲート４１から出力され，オア回
路４３を介して，テスト出力端子Ａに出力される。
【００２８】図４は本発明のＲＶ選択回路の実施例であ
る。図において，５０はＲＶ選択回路，５１は試験機能
選択信号入力回路，５２は入力選択回路であって，試験
信号を試験信号出力回路５３へ出力するものである。５
３は試験信号出力回路であって，試験信号を出力するも
のである（試験出力信号ＲＶ−ＯＵＴ）。５４はテスト
入力端子選択回路であって，試験信号が入力されるテス
ト入力端子を選択するものである。５５はＬＳＩ装置の
論理回路である。
る。図において，５０はＲＶ選択回路，５１は試験機能
選択信号入力回路，５２は入力選択回路であって，試験
信号を試験信号出力回路５３へ出力するものである。５
３は試験信号出力回路であって，試験信号を出力するも
のである（試験出力信号ＲＶ−ＯＵＴ）。５４はテスト
入力端子選択回路であって，試験信号が入力されるテス
ト入力端子を選択するものである。５５はＬＳＩ装置の
論理回路である。
【００２９】５６は試験機能選択信号（ＴＥＳＴ）を入
力するゲート，５７，５８はアンド回路であって，それ
ぞれテスト入力端子Ａ〜Ｎから入力される試験信号とテ
スト入力端子選択回路５４に出力される選択信号を入力
するものである。５９はオア回路であって，入力選択回
路５２からの出力のオアをとるものである。６０はアン
ド回路であって，オア回路の出力と試験機能選択信号
（ＴＥＳＴ）を入力するものである。
力するゲート，５７，５８はアンド回路であって，それ
ぞれテスト入力端子Ａ〜Ｎから入力される試験信号とテ
スト入力端子選択回路５４に出力される選択信号を入力
するものである。５９はオア回路であって，入力選択回
路５２からの出力のオアをとるものである。６０はアン
ド回路であって，オア回路の出力と試験機能選択信号
（ＴＥＳＴ）を入力するものである。
【００３０】図の構成の動作を説明する。ＲＶ選択アド
レスにより図のＲＶ選択回路５０が選択され，テスト入
力端子として入力端子Ａが選択される場合について説明
する。
レスにより図のＲＶ選択回路５０が選択され，テスト入
力端子として入力端子Ａが選択される場合について説明
する。
【００３１】テスト入力端子選択回路５４に，テスト入
力端子として入力端子Ａを選択するアドレス信号が入力
され，テスト出力端子Ａが選択される。その結果，アン
ド回路５７には，テスト入力端子Ａから入力されるハイ
の試験信号とテスト入力端子選択回路５４から出力され
るハイの信号が入力され，オア回路５９にハイの信号が
入力される。
力端子として入力端子Ａを選択するアドレス信号が入力
され，テスト出力端子Ａが選択される。その結果，アン
ド回路５７には，テスト入力端子Ａから入力されるハイ
の試験信号とテスト入力端子選択回路５４から出力され
るハイの信号が入力され，オア回路５９にハイの信号が
入力される。
【００３２】一方，アンド回路６０には試験機能選択信
号（ＴＥＳＴ，ハイ）とオア回路５９の出力（ハイ）が
入力され，試験信号出力回路から試験信号出力（ＲＶ−
ＯＵＴ）が得られる。
号（ＴＥＳＴ，ハイ）とオア回路５９の出力（ハイ）が
入力され，試験信号出力回路から試験信号出力（ＲＶ−
ＯＵＴ）が得られる。
【００３３】また，試験機能選択信号（ＴＥＳＴ）がロ
ーの場合には，アンド回路６０の出力はローとなり，試
験信号出力回路５３からはテスト入力端子Ａからの入力
信号は出力されない。
ーの場合には，アンド回路６０の出力はローとなり，試
験信号出力回路５３からはテスト入力端子Ａからの入力
信号は出力されない。
【００３４】
【発明の効果】本発明によれば，外部からＬＳＩ装置に
入力する信号により，試験信号の入力端子−ＬＳＩ装置
を接続する端子間−試験信号出力端子を結ぶフロースル
ー回路を構成できるので，ＬＳＩ端子を直接プローブに
接触させることなく，ＬＳＩ装置に試験信号を入力する
ことによりＬＳＩ装置間の接続試験および伝播特性試験
を容易に行うことができる。
入力する信号により，試験信号の入力端子−ＬＳＩ装置
を接続する端子間−試験信号出力端子を結ぶフロースル
ー回路を構成できるので，ＬＳＩ端子を直接プローブに
接触させることなく，ＬＳＩ装置に試験信号を入力する
ことによりＬＳＩ装置間の接続試験および伝播特性試験
を容易に行うことができる。
【図１】本発明の基本構成を示す図である。
【図２】本発明の実施例構成を示す図である。
【図３】本発明のＤＶ選択回路の実施例を示す図であ
る。
る。
【図４】本発明のＲＶ選択回路の実施例を示す図であ
る。
る。
【図５】従来の論理ＬＳＩ装置の端子間接続試験方法を
示す図である。
示す図である。
１，２：ＬＳＩ装置 ３ ：テスト出力端子選択回路 ４ ：テスト機能選択信号入力回路 ５ ：試験信号入力回路 ６ ：論理回路 ７，８：出力選択回路 １０ ：テスト入力端子選択回路 １１ ：テスト機能選択信号入力回路 １２ ：試験信号出力回路 １３，１４：入力選択回路 １５ ：論理回路
Claims (1)
- 【請求項１】 複数の論理ＬＳＩ装置(1) ，(2) を搭載
した高速論理ユニットにおいて，試験信号を入力する側
の論理ＬＳＩ装置(1) は，外部から与えられる選択信号
により論理ＬＳＩのテスト出力端子（Ａ〜Ｎ）を選択す
るテスト出力端子選択回路(3) と，試験信号を入力する
試験信号入力回路(5) と，テスト機能選択信号を入力す
るテスト機能選択信号入力回路(4)と，選択されたテス
ト出力端子（Ａ〜Ｎ）に試験信号を出力する出力選択回
路（７，８）と，試験信号入力端子（Ｄ）とを備え，試
験信号を出力する側の論理ＬＳＩ装置(2) は，外部から
与えられる信号によりテスト入力端子（Ａ’〜Ｎ’）を
選択するテスト入力端子選択回路(10)と，テスト機能選
択信号を入力するテスト機能選択信号入力回路(11)と，
試験信号を出力する試験信号出力回路(12)と，テスト入
力端子（Ａ’〜Ｎ’）から入力される試験信号を試験信
号出力回路(12)に入力する入力選択回路(13)と，試験信
号出力端子（Ｒ）とを備え，試験信号を入力する論理Ｌ
ＳＩ装置(1) に試験信号とテスト出力端子（Ａ〜Ｎ）を
選択する信号とテスト機能選択信号を入力し，試験信号
を出力する側の論理ＬＳＩ装置(2) には 上記テスト出
力端子（Ａ〜Ｎ）に接続されたテスト入力端子（Ａ’〜
Ｎ’）を選択する信号とテスト機能選択信号を入力し，
上記試験信号入力端子（Ｄ）とテスト出力端子（Ａ〜
Ｎ）とテスト入力端子（Ａ’〜Ｎ’）と試験信号出力端
子（Ｒ）の経路で試験信号を伝播させることにより論理
ＬＳＩ装置の端子間の信号伝播特性試験を行うことを特
徴とする高速論理ユニットにおける信号伝播特性試験方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3210557A JPH0552910A (ja) | 1991-08-22 | 1991-08-22 | 高速論理ユニツトにおける信号伝播特性試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3210557A JPH0552910A (ja) | 1991-08-22 | 1991-08-22 | 高速論理ユニツトにおける信号伝播特性試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0552910A true JPH0552910A (ja) | 1993-03-02 |
Family
ID=16591295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3210557A Withdrawn JPH0552910A (ja) | 1991-08-22 | 1991-08-22 | 高速論理ユニツトにおける信号伝播特性試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0552910A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998043101A1 (fr) * | 1997-03-21 | 1998-10-01 | Matsushita Electric Industrial Co., Ltd. | Bloc fonctionnel pour circuit integre, circuit integre a semiconducteur, procede d'inspection de circuits integres a semiconducteur, et procede de conception associe |
-
1991
- 1991-08-22 JP JP3210557A patent/JPH0552910A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998043101A1 (fr) * | 1997-03-21 | 1998-10-01 | Matsushita Electric Industrial Co., Ltd. | Bloc fonctionnel pour circuit integre, circuit integre a semiconducteur, procede d'inspection de circuits integres a semiconducteur, et procede de conception associe |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |