JP5601860B2 - 半導体装置 - Google Patents
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Description
図6及び図7は、従来のテスト回路を備えた半導体装置における問題点を説明するために、本願発明者が作成した図面である。図6は、半導体装置900におけるテスト信号の発生に係る部分を示した回路ブロック図である。図7は、半導体装置900のレイアウト図面である。
図6に示す従来の半導体装置900においては、アドレスラッチ105は、テスト動作の際、コマンドデコーダ102から発生するテストコマンド信号TRSにより、テストコード(アドレス信号address)をラッチする。また、アドレスラッチ105は、ラッチしたテストアドレス信号TA(mビット)を、アドレスプリデコーダ201を介してDFTデコーダ202(Design For Test Decoder)へ出力する。
そして、DFTデコーダ202は、プリデコードされたテストプリアドレス信号TPA(k本の信号)をデコードし、所望のテスト信号DFT0〜DTFnを出力する。また、DFTデコーダ202は、テスト信号DFT0〜DFTnを、テスト信号毎に設けられた専用の配線を介して、テストにおいて制御される対象回路(Ckt.Aなど)に出力する。ここで、テスト信号DFTnは、制御される回路の調整等を行うテスト数だけ存在するので、専用の配線数は、例えば図7に示すように約200本になることもある。
テスト信号を活性化するDFTデコーダは、テストにおいて制御される対象回路の特性、動作を調整するため、外部から入力されるテストコードに応じて、テスト信号DFTを発生する。
そこで、本発明に係る半導体装置においては、テスト信号をデイジーチェーン接続したレジスタ列にシリアルに伝送することで、テスト信号に必要な配線領域を減らすことを技術思想とする。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
クロック発生回路101は、クロック信号CK、クロック信号CKの相補的信号である反転クロック信号/CKと、入力されるクロック信号CK及び反転クロック信号/CKが有効か否かを示すクロックイネーブル信号CKEと、が入力される。また、クロック発生回路101は、入力されるクロック信号CK、反転クロック信号/CK及びクロックイネーブル信号CKEに応じて、半導体装置100の内部回路である読み出し及び書き込み制御部104に、外部クロック信号CKに同期した内部クロック信号を供給する。また、クロック発生回路101は、外部クロック信号CKに同期した内部クロック信号をコマンドデコーダ102に供給する。
また、メモリセルアレイ103は、メモリセルからビット線へ読み出されたデータを増幅する等の動作を行う複数のセンスアンプと、複数のワード線を駆動する複数のワードドライバと、ビット線とIO線を接続する複数のYスイッチを備えている。センスアンプは、読み出し動作において、ビット線上に現れるメモリセルからの微弱なデータ信号を増幅する回路である。また、書き込み動作においては、ビット線を介してメモリセルへデータを書き込む回路である。センスアンプの動作タイミングは、後述のXデコーダ及びXタイミング回路から出力されるセンスアンプ駆動信号により制御される。また、Yスイッチは、開閉のタイミングを、後述のYデコーダ及びYタイミング回路により制御される。IO線は、読み出し動作においては、Yスイッチが開くことにより、ビット線からのデータが読み出され、このデータをメモリセルアレイ103の外に配置される読み出し及び書き込み制御部104へ転送する。また、IO線は、書き込み動作においては、読み出し及び書き込み制御部104からの書き込みデータをビット線へと転送する。
Xデコーダ及びXタイミング回路は、アドレスラッチ105から入力されるロウ・アドレス(内部アドレス信号)をデコードして、デコード結果に応じてメモリセルアレイ103のメモリセルを、ワード線を用いて選択する。また、Xデコーダ及びXタイミング回路は、ビット線の差電位を増幅するセンスアンプの動作タイミングの制御を行う。
Yデコーダ及びYタイミング回路は、アドレスラッチ105から入力されるカラム・アドレス(内部アドレス信号)をデコードして、デコード結果に応じてビット線とIO線の間に介在するYスイッチを選択するタイミング制御等を行う。また、Yデコーダ及びYタイミング回路は、クロック発生回路101から入力される内部クロック信号に同期して、コマンドデコーダ102から入力される内部コマンド信号に応じて、選択したメモリセルからIO線を介してデータを読み出す動作、あるいは、選択したメモリセルにIO線を介してデータを書き込む動作を制御する。また、Yデコーダ及びYタイミング回路は、メモリセルのデータを外部へDQ信号(DQ0〜n)として出力する。また、データ回路は、外部から入力されるDQ信号を、メモリセルへデータとして書き込む。これらの読み出し、書き込み動作も、内部クロック信号に同期して行われる。
図2は、テスト動作に係る部分の回路ブロック図であり、図1におけるコマンドデコーダ102、読み出し及び書き込み制御部104、アドレスラッチ105、デコーダ部106、第1のレジスタ部107、第2のレジスタ部108を示している。
デコーダ部106は、アドレスプリデコーダ201及びデコーダ回路202(DFTデコーダ)を備える。アドレスプリデコーダ201は、アドレスラッチ105からmビットのテストアドレス信号TAが入力され、k本のテストプリアドレス信号TPAを、デコーダ回路202に供給する。ここで、アドレスプリデコーダ201は、mビットのテストアドレス信号TAを、複数のグループに分け、各グループの中でテストアドレス信号TAをデコードし、デコード結果の信号をデコーダ回路202に対して出力する。例えば、テストアドレス信号TAが8ビットの場合、アドレスプリデコーダ201は、2ビット、3ビット及び3ビットの3グループに分ける。そして、アドレスプリデコーダ201は、各グループから、4本、8本及び8本のデコード結果の信号をデコーダ回路202に対して出力する。このように、テストアドレス信号TAのビット数mと、テストプリアドレス信号TPAの信号数kとの関係は、k>mの関係となる。
第2のレジスタ部108は、(n+1)個の第2のレジスタDFTrB0〜DFTrBnから構成される。第2のレジスタDFTrBkの入力は、前段のDFTrA(k−1)に接続される。また、第2のレジスタDFTrBkは、読み出し及び書き込み制御部104における制御回路CKTkに制御用テスト信号DFTFkを供給する。
なお、第1のレジスタ部107の初段である第1のレジスタDFTrA0の入力ノード(入力信号TSINが入力されるノード)は、例えば、Hレベル又はLレベルのいずれか一方に固定された固定電位に接続する。
また、第2のレジスタ部108の最終段である第2のレジスタDFTrBnの出力ノード(出力信号TSOUTを出力するノード)を、半導体装置が備える出力バッファを介して、データ端子DQに接続する構成としてよい。このようにすれば、実際のテスト信号の状態をデータ端子DQでモニタすることができる。
第1のレジスタDFTrAは、セレクタSELA及びD型フリップフロップDFFAから構成される。
セレクタSELAは、レジスタ制御信号TMONがHレベル(論理レベル「1」)のとき、テスト信号DFTをD型フリップフロップDFFAのデータ入力端子Dに供給する。また、セレクタSELAは、レジスタ制御信号TMONがLレベル(論理レベル「0」)のとき、入力信号TSIN(前段の第1のレジスタDFTrAにおけるD型フリップフロップDFFAの出力信号TSOUT)を、D型フリップフロップDFFAのデータ入力端子Dに供給する。
なお、D型フリップフロップDFFAは、レジスタ制御信号TRSTがリセット端子Rに入力されると、データ出力端子QのレベルをLレベルへリセットする。
セレクタSELBは、レジスタ制御信号TMONがHレベルのとき、D型フリップフロップDFFB2の出力である制御用テスト信号DFTFをD型フリップフロップDFFB1のデータ入力端子Dに供給する。これは、制御用テスト信号DFTFをモニタする場合、D型フリップフロップDFFB1のデータ入力端子DとD型フリップフロップDFFB2のデータ出力端子Qとを接続することで、制御用テスト信号DFTFをD型フリップフロップDFFB1に取り込む。そして、取り込んだ制御用テスト信号DFTFを第2のレジスタDFTrBを用いて順次転送し、例えば半導体装置の外部へ出力してモニタするためである。また、セレクタSELBは、レジスタ制御信号TMONがLレベルのとき、入力信号TSIN(前段の第2のレジスタDFTrBにおけるD型フリップフロップDFFB1の出力信号TSOUT)を、D型フリップフロップDFFB1のデータ入力端子Dに供給する。
D型フリップフロップDFFB2は、クロック端子に入力されるレジスタ制御信号TUPDの立ち上がりに同期して、D型フリップフロップDFFB1からデータ入力端子Dに入力されるデータをラッチし、ラッチしたデータをデータ出力端子Qに保持する。また、D型フリップフロップDFFB2はデータ出力端子Qから、読み出し及び書き込み制御部104における制御回路CKTに制御用テスト信号DFTFを供給する。
なお、D型フリップフロップDFFB1及びDFFB2各々は、レジスタ制御信号TRSTがリセット端子Rに入力されると、それぞれデータ出力端子QのレベルをLレベルへリセットする。
制御回路CKT0〜CKTnは、図1を用いて説明したように、タイミングを変える回路、内部発生電源回路の電圧レベルを変更する回路、制御信号を有効化或いは無効化して回路動作を変える回路等である。
図4は、半導体装置100のテスト動作を説明するために用いるタイミングチャートである。図4は、半導体装置100が、外部から入力されるクロック信号CKに同期して、テストコマンド信号(TEST)及びテストコード信号(address A,B,C,D,E)を取りこみ、テストアドレス信号TA、テストプリアドレス信号TPA、テスト信号DFTn、制御用テスト信号DFTFn等を発生するタイミングを示している。
なお、図4は、図2におけるデコーダ部106の出力信号であるテスト信号DFT0〜DFTnのうち、テスト信号DFTnがHレベルとなる場合を示している。
また、第1及び第2のレジスタの回路構成における説明に使用したレジスタ制御信号
(TCK、TMON、TRST及びTUPD)は、デコーダ部106が,テストプリアドレス信号TPAを用いて発生するものである。
特に、レジスタ制御信号TCKは、一例として、デコーダ部106内にレジスタ制御信号TCKを発生するクロック発生回路を配置することで、テストプリアドレス信号TPAに応じてデコーダ部106内のクロック発生回路において発生する。
また、レジスタ制御信号TCKを発生する他の第1の構成としては、デコーダ部106を、所定のテストプリアドレス信号TPAに応じて1サイクル分のレジスタ制御信号TCKを発生する構成とし、所望の回数テストプリアドレス信号TPAを入力することで、所望回数のレジスタ制御信号TCKを発生する構成とすることも可能である。
さらに、レジスタ制御信号TCKを発生する他の第2の構成としては、デコーダ部106内がクロックのトグル回数を制御する回路を備え、半導体装置100に外部から供給されるクロックに基づいて、デコーダ部106が外部から供給されるクロックのトグル回数をデコーダ部106で制御し、トグル回数が制御された外部から供給されるクロックをレジスタ制御信号TCKとして発生する構成とすることも可能である。
なお、第1及び第2のレジスタにおける全てのセレクタ(SELA、SELB)に入力されるレジスタ制御信号TMONはレベルがLレベルであるので、D型フリップフロップDFFA及びDFFB1のデータ入力端子Dの入力レベルは、すべてLレベルである。
また、デコーダ部106は、レジスタ制御信号TMONと同時にレジスタ制御信号TCKを1回発生する。これにより、第1のレジスタDFTrA0〜DFTrAnのD型フリップフロップDFFA各々は、それぞれのデータ入力端子Dに入力されるデータ(テスト信号DFT0〜DFTn)をラッチし、次のレジスタ制御信号TCKの立ち上がりまで、ラッチしたデータをデータ出力端子Qに保持する。
ここで、テスト信号DFTnのみがHレベルであるので、第1のレジスタDFTrAnのD型フリップフロップDFFAの出力(出力信号TSOUT)のみがHレベルとなり、他の第1のレジスタDFTrA0〜DFTn−1のD型フリップフロップDFFAの出力(出力信号TSOUT)はLレベルである。
例えば、時刻t3から数えてk番目のレジスタ制御信号TCKの立ち上がりの時刻(時刻tk)において、第2のレジスタDFTrBkは、前段の第2のレジスタDFTrB(k−1)の出力(Hレベル)を、レジスタ制御信号TCKに同期して、入力信号TSIN(k)として取りこむ。また、第2のレジスタDFTrBkは、次のレジスタ制御信号TCKの立ち上がり(時刻tk+1)までデータ(Hレベル)を保持するとともに、次段の第2のレジスタDFTrB(k+1)に、Hレベルを出力信号TSOUTとして出力する。
時刻tk+1においては、第2のレジスタDFTrB(k+1)が、前段の第2のレジスタDFTrBkの出力(Hレベル)を、レジスタ制御信号TCKに同期して、入力信号TSIN(k+1)として取りこむ。また、第2のレジスタDFTrB(k+1)次のレジスタ制御信号TCKの立ち上がり(時刻tk+2)までデータ(Hレベル)を保持するとともに、次段の第2のレジスタDFTrB(k+2)に、Hレベルを出力信号TSOUTとして出力する。
第2のレジスタDFTrBnにおいては、D型フリップフロップDFFB2は、データ入力端子DのレベルがHレベルであるので、レジスタ制御信号TUPDのHレベルへの立ち上がりを受けて、Hレベルの制御用テスト信号DFTFnを、読み出し及び書き込み制御部104における制御回路CKTnに供給する。これにより、制御回路CKTnは調整を受けた状態となる。すなわち、制御回路CKTnは、メモリセルアレイ103を、例えば読み出し書き込み動作のタイミングを、通常動作モードとは異なる特性、動作に調整して制御する。
なお、他の第2のレジスタDFTrB0〜(n−1)においては、いずれもD型フリップフロップDFFB2のデータ入力端子DのレベルはLレベルであるので、Lレベルの制御用テスト信号DFTF0〜(n−1)を、制御回路CKT0〜(n−1)に供給する。
また、第1のレジスタ部は、互いに従属接続された複数の第1のレジスタ(DFTrA)であって、夫々がデコーダに接続され、夫々が複数の第1のテスト信号のうちの対応する1つのテスト信号を受け取り、複数の第1のレジスタのうちの最終段の第1のレジスタ(DFTrAn)を除く夫々が次段の第1のレジスタに複数の第1のテスト信号を複数の第2のテスト信号として順次転送し、最終段の第1のレジスタは複数の第2のテスト信号を直列に出力する複数の第1のレジスタを含み、第2のレジスタ部(第2のレジスタ部108)は、互いに従属接続された複数の第2のレジスタ(DFTrB)であって、複数の第2のレジスタのうちの初段の第2のレジスタ(DFTrB0)は最終段の第1のレジスタの出力に接続され、複数の第2のレジスタのうちの最終段の第2のレジスタ(DFTrBn)を除く夫々が次段の第2のレジスタに複数の第2のテスト信号を複数の第3のテスト信号として順次転送する複数の第2のレジスタを含む。
図5は、図1に示した半導体装置100の概略レイアウト図である。なお、図5において、図1と同様の構成については同一の符号を付し、その動作説明を省略する。
図1におけるメモリセルアレイ103は、2つのメモリセルアレイ領域(メモリセルアレイ領域103aとメモリセルアレイ領域103b)に分割される。また、この2つのメモリセルアレイ領域の間に周辺回路領域が配置される。ここで、周辺回路領域は、図1におけるクロック発生回路101、コマンドデコーダ102、メモリセルアレイ103、読み出し及び書き込み制御部104、アドレスラッチ105、デコーダ部106、第1のレジスタ部107、第2のレジスタ部108を含む領域である。図5においては、デコーダ部106と第1のレジスタ部107とを合わせてデコーダ部202a(DFT DEC)として示している。また、第2のレジスタ部108を構成する第2のレジスタDFTrBは、周辺回路領域を取り囲むように配置されている。ここで、第2のレジスタDFTrB各々は、上述の制御回路CKTに対応して配置される。このように配置することで、半導体装置100は、テスト信号DFTを、図5における第2のレジスタDFTrB各々を結ぶ一つの線に沿って、右回りに伝送する。そして、第2のレジスタDFTrBの近傍には、メモリセルアレイの動作の調整を行う制御回路CKTを、必要なテストに応じて適宜配置し、当該調整を行うに必要なテスト信号DFTを、デイジーチェーン接続された第2のレジスタDFTrBから供給することができる。これによって、従来のようにテスト信号数だけの配線は不要となり、レジスタ制御信号のみが周辺回路領域に配線されることとなり、周辺回路領域の増大を従来に比べ抑えることができる。
ただし、図5に示すようなメモリセルアレイ103が上下2つのメモリセルアレイ領域に分割されるのは、実施例のうちの一例であり、勿論この一例に限られるものではない。メモリセルアレイ103は、分割されない場合もあり、また、更に2より大きい複数のメモリセルアレイ領域に分けられる場合もある。ここで、特徴的なことは、複数の制御回路(制御回路CKT)が周辺回路領域においてメモリセルアレイ(メモリセルアレイ103)に隣接して配置され、第2のレジスタ各々が、複数の制御回路(制御回路CKT)それぞれに対応して配置されていることである。
上述の様に、デコーダ(デコーダ部106)は、テストコード信号A(第1のテストコード信号)が入力されると複数のテスト信号DFT0〜DFTnを発生する。また、デコーダは、テストコード信号B(第2のテストコード信号)が入力されると、複数のテスト信号各々を、第1のレジスタDFTrA0〜DFTrAn(複数の第1のレジスタ)それぞれにラッチさせる第1のデコーダ制御部(レジスタ制御信号TMON及びTCKを発生する論理部)と、テストコード信号C(第3のテストコード信号)が入力されると、複数の第1のレジスタにラッチされた複数のテスト信号各々を、第2のレジスタDFTrB0〜DFTrBn(複数の第2のレジスタ)それぞれにラッチさせる第2のデコーダ制御部(レジスタ制御信号TCKを予め規定された(n+1)個発生する論理部)と、テストコード信号D(第4のテストコード信号)が入力されると、複数の第2のレジスタにラッチされた複数のテスト信号各々を、制御回路CKT0〜CKTn(複数の制御回路)それぞれに供給する第3のデコーダ制御部(レジスタ制御信号TUPDを発生する論理部)と、を有している。
これにより、上記半導体装置100の試験方法において、従来における第1のテストコード信号を入力する第1の工程に、第2のテストコード信号を入力する第2の工程、第3のテストコード信号を入力する第3の工程、及び第4のテストコード信号を入力する第4の工程、を追加することで、従来と同様にメモリセルアレイの動作を調整する試験方法を提供することができる。また、試験方法に用いるプログラムを作成する際、従来用いていた第1の工程が記述されたプログラムに、第2〜第4の工程を追加記述するだけでプログラムを作成することができる。
また、論理回路を構成するトランジスタは、電界効果トランジスタ(Field Eeffect Transistor;FET)であれば良く、MOS(Metal Oxide Semiconductor)以外にもMIS(Metal-Insulator Semiconductor)、TFT(Thin Film Transistor)等の様々なFETに適用できる。トランジスタ等の様々なFETに適用できる。バイポーラ型トランジスタであっても良い。FET以外のトランジスタであっても良い。
また、本発明の請求の範囲の枠内において、種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろうと考えられる各種変形、修正を含むことは勿論である。
また、第1のレジスタ部107の初段である第1のレジスタDFTrA0の入力ノード(入力信号TSINが入力されるノード)は、固定電位に接続する代わりに、第2のレジスタ部108の最終段である第2のレジスタDFTrBnの出力ノードに接続する構成としてもよい。このように構成した場合、初段の第1のレジスタDFTrA0も他のレジスタと同じく、自身の前段がレジスタとなるので、第1のレジスタ部107を構成する複数の第1のレジスタDFTrAを全て同一構成とできる。
また、全ての制御用テスト信号DFTF0を本発明より発生させるのではなく、一部のテスト信号、例えばウェハテストや組立後の選別試験で頻繁に使用するテスト信号は従来どおりの接続方式とし、その他評価用のテスト信号に本発明の方式を採用することで、ウェハテストや選別試験の時間を従来と同じに保ちながら配線領域を削減することもできる。
Claims (8)
- 外部から供給されるテストコード信号に応じて、複数の第1のテスト信号のうち当該テストコード信号が示す所定の第1のテスト信号を活性化するデコーダと、
前記デコーダに接続され、前記デコーダから並列に供給される前記複数の第1のテスト信号を受け取り、前記複数の第1のテスト信号を複数の第2のテスト信号として直列に出力する第1のレジスタ部と、
前記第1のレジスタ部に接続され、前記第1のレジスタ部から直列に供給される前記複数の第2のテスト信号を受け取り、前記複数の第2のテスト信号を複数の第3のテスト信号として並列に出力する第2のレジスタ部と、
前記第2のレジスタ部に接続され、前記第2のレジスタ部から並列に供給される前記複数の第3のテスト信号を受け取り、前記複数の第3のテスト信号に応じてメモリセルアレイの動作を制御する制御部と、
データ出力端子と、
を備え、
前記第1のレジスタ部は、互いに従属接続された複数の第1のレジスタであって、夫々が前記デコーダに接続され、夫々が前記複数の第1のテスト信号のうちの対応する1つのテスト信号を受け取り、前記複数の第1のレジスタのうちの最終段の第1のレジスタを除く夫々が次段の第1のレジスタに前記複数の第1のテスト信号を複数の第2のテスト信号として順次転送し、前記最終段の第1のレジスタは前記複数の第2のテスト信号を直列に出力する前記複数の第1のレジスタを含み、
前記第2のレジスタ部は、互いに従属接続された複数の第2のレジスタであって、前記複数の第2のレジスタのうちの初段の第2のレジスタは前記最終段の第1のレジスタの出力に接続され、前記複数の第2のレジスタのうちの最終段の第2のレジスタを除く夫々が次段の第2のレジスタに前記複数の第2のテスト信号を複数の第3のテスト信号として順次転送する前記複数の第2のレジスタを含み、
前記複数の第2のレジスタのうちの最終段の第2のレジスタが、前記データ出力端子に前記複数の第3のテスト信号を順次転送する
ことを特徴とする半導体装置。 - 前記複数の第1のレジスタの個数と前記複数の第2のレジスタの個数が同一であることを特徴とする請求項1に記載の半導体装置。
- 前記複数の第1のレジスタのうちの初段の第1のレジスタは、固定電位をさらに受け取ることを特徴とする請求項1又は2に記載の半導体装置。
- 前記複数の第1のレジスタのうちの初段の第1のレジスタは、所定のパターンを有する初段入力信号をさらに受け取ることを特徴とする請求項1又は2に記載の半導体装置。
- 前記複数の第2のレジスタのうちの最終段の第2のレジスタが、前記複数の第1のレジスタのうちの初段の第1のレジスタに接続されることを特徴とする請求項1又は2に記載の半導体装置。
- 前記制御部は、夫々が、前記複数の第2のレジスタのうちの対応する1つに接続され、前記複数の第3のテスト信号のうちの対応する1つを受け取る複数の制御回路を含むことを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。
- 前記メモリセルアレイに隣接配置された周辺回路領域をさらに備え、
前記複数の制御回路が前記周辺回路領域において前記メモリセルアレイに隣接して配置され、前記第2のレジスタ各々が、前記複数の制御回路それぞれに対応して配置されていることを特徴とする請求項6に記載の半導体装置。 - 前記デコーダは、前記テストコード信号に応じて、第1及び第2のレジスタ制御信号を発生し、前記デコーダは、前記第1のレジスタ制御信号を前記第1のレジスタ部に供給し、前記デコーダは、前記第1及び第2のレジスタ制御信号を前記第2のレジスタ部に供給し、前記第1のレジスタ部は、前記第1のレジスタ制御信号に応じて、前記複数の第1のテスト信号を複数の第2のテスト信号として直列に出力し、前記第2のレジスタ部は、前記第1のレジスタ制御信号に応じて前記第1のレジスタ部から直列に供給される前記複数の第2のテスト信号を受け取り、前記第2のレジスタ制御信号に応じて前記複数の第2のテスト信号を複数の第3のテスト信号として並列に出力することを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置。
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