TWI569272B - 電阻式隨機存取記憶單元與其形成方法 - Google Patents
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Description
本發明關於積體電路裝置，更特別關於具有底電極的RRAM單元。
許多現代電子裝置包括儲存資料的電子記憶體。電子記憶體可為揮發性記憶體或非揮發性性記憶體。揮發性記憶體在通電時儲存資料，而非揮發性記憶體能夠在移除電源時儲存資料。電阻式隨機存取記憶(RRAM)是一種用於下一代非揮發性儲存技術的可靠選擇之一，因其結構簡單且與CMOS邏輯製程技術相容。RRAM單元包括具有可變電阻的介電資料儲存層，其位於後段製程(BEOL)金屬化層內的兩個電極之間。
本揭露一實施例提供之電阻式隨機存取記憶單元，包括：較下方層間介電層，圍繞較下方金屬內連線層；間隔物與底介電層，圍繞底電極，其中間隔物與底介電層位於較下方金屬內連線層或較下方層間介電層上；介電資料儲存層，具有可變電阻並位於底電極、間隔物、與底介電層上；以及頂電極，位於介電資料儲存層上。
本揭露一實施例提供之電阻式隨機存取記憶單元，包括：較下方層間介電層，圍繞較下方金屬內連線層；底電極，位於較下方金屬內連線層或較下方層間介電層上，且間
隔物圍繞底電極之較上部份，以及間隔物下的底介電層圍繞底電極之較下部份，其中底介電層至少鄰接間隔物的外部側壁之較下部份；介電資料儲存層，具有可變電阻且位於底電極與底介電層上；蓋層，位於介電資料儲存層上；頂電極，位於蓋層上；以及頂介電層，位於較下層間介電層上，並沿著底介電層之至少部份外部側壁以及介電資料儲存層、蓋層、與上電極之側壁連續性地延伸至頂電極的上表面上。
本揭露一實施例提供之電阻式隨機存取記憶單元的形成方法，包括：形成開口於較下方金屬內連線層上的底介電層中；形成間隔物，且間隔物鄰接開口之側壁；形成底電極於鄰接間隔物之開口中，其中底電極與底介電層共用平坦上表面；形成介電資料儲存層於底介電層與底電極上，且介電儲存層具有可變電阻；以及形成頂電極於介電資料儲存層上。
d1、d2‧‧‧寬度
l1‧‧‧漏電流路徑距離
100、200、300、400‧‧‧RRAM單元
102、202‧‧‧較下方金屬內連線層
104、204‧‧‧較下方ILD層
106、206、306、406‧‧‧底電極
110、210、1302、2302‧‧‧介電資料儲存層
112、212、1304、2304‧‧‧蓋層
114、214‧‧‧頂電極
118、218‧‧‧頂介電層
120、220‧‧‧較上方ILD層
121、221‧‧‧較上方金屬內連線層
122、222‧‧‧較上方金屬通孔
124、224‧‧‧較上方金屬線路
132、208、702、802、1802‧‧‧底介電層
134、234、334、434‧‧‧間隔物
154、156‧‧‧虛線
158‧‧‧平坦表面
216、1308、2308‧‧‧遮罩層
232、332、432、703、803、1203、1803‧‧‧緩衝介電層
242s、244s、246s、248s、1810s‧‧‧側壁
252‧‧‧下表面
306a、406a‧‧‧第一底電極層
306b、406b‧‧‧第二底電極層
500、600‧‧‧方法
502、504、506、508、510、602、604、606、608、610、
612、614、616、618、620、622‧‧‧步驟
700、800、900、1000、1100、1200a、1200b、1300a、1300b、1400a、1400b、1500a、1500b、1600a、1600b、1700、1800、1900、2000、2100、2200、2300、2400、2500‧‧‧剖視圖
804‧‧‧第一遮罩層
806、1402、1806、2402‧‧‧蝕刻品
808、904'、1808‧‧‧開口
810‧‧‧較下部份
902、1902‧‧‧介電層
904‧‧‧凹陷
1102‧‧‧導電層
1204a、1204b‧‧‧線
1306、2306‧‧‧頂電極層
1310、1310'、2310、2310'‧‧‧堆疊
1410‧‧‧水平位置
第1圖係某些實施例中，具有間隔物圍繞之窄底電極的電阻式隨機存取記憶(RRAM)單元其剖視圖。
第2圖係某些其他實施例中，具有間隔物圍繞之底電極的RRAM單元其剖視圖。
第3圖係某些其他實施例中，具有間隔物圍繞之底電極的RRAM單元其剖視圖。
第4圖係某些其他實施例中，具有間隔物圍繞之底電極的RRAM單元其剖視圖。
第5圖係某些其他實施例中，具有間隔物圍繞之底電極的
RRAM單元其形成方法的流程圖。
第6圖係某些其他實施例中，具有底電極位於間隔物中的RRAM單元其形成方法的流程圖。
第7-11、12A-16A、12B-16B、17-25圖係某些其他實施例中，具有底電極位於間隔物中的RRAM單元其形成方法之剖視圖。
下述內容提供的不同實施例可實施本揭露的不同結構。特定構件與排列的實施例係用以簡化本揭露而非侷限本揭露。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。此外，本揭露之多種實例將重複標號及/或符號。不同實施例中具有相同標號的元件並不必然具有相同的對應關係及/或排列。
此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。
電阻式隨機存取記憶體(RRAM)單元包括位於兩個電極之間的介電資料儲存層。依據施加的電壓，介電資料儲存層將在與第一資料狀態(例如「0」或「重置」)相關的高電阻狀態，以及第二資料狀態(例如「1」或「設定」)相關的低電阻
狀態之間進行可逆變化。介電資料儲存層在無偏壓的情況下通常絕緣。藉由施加足夠高的電壓可形成絲狀或導電路徑，讓介電資料儲存層導電。絲狀或導電路徑可由不同機制(如氧空位或金屬缺陷遷移)產生。一旦形成絲狀路徑，可經由另一電壓重置(破壞路徑，導致高電阻)或設定(重新形成路徑，導致低電阻)。
可以理解的是，藉由窄化底電極可改善RRAM單元的性能。舉例來說，為了提高RRAM單元的切換效率和可信度，本揭露以三角形的絲狀通道形成相對較窄的底電極。絲狀通道的對應窄端可允許更快和更敏感的設定和重置步驟。
綜上所述，本揭露關於RRAM單元及相關形成方法，且RRAM單元具有窄底電極使RRAM單元有效切換。在某些實施例中，RRAM單元包括底電極位於較下方層間介電(ILD)層圍繞的較下方金屬內連線層上。間隔物和底介電層圍繞底電極。在某些實施例中，底電極的形成方法為形成間隔物於底介電層的開口中，並將導電材料填入開口的剩餘空間中。上述步驟使底電極的寬度小於相關製程的光微影尺寸限制。間隔物與底介電層位於較下方金屬內連線層及/或較下方ILD層上。具有可變電阻的介電資料儲存層位於底電極、間隔物、與底介電層之上，且頂電極位於介電資料儲存層上。窄底電極包括具有窄端的絲狀區，其可提高RRAM單元的保留和耐久效能。
第1圖為具有間隔物134圍繞的底電極106之RRAM單元100其剖面圖。RRAM單元100包括較下方ILD層104圍繞的較下方金屬內連線層102。底電極106和周圍的間隔物134，位
於較下方金屬內連線層102或較下方ILD層104上的底介電層132之開口中。在某些實施例中，底介電層132圍繞與鄰接間隔物134，且延伸於間隔物134下。在某些實施例中，底電極106、間隔物134、與底介電層132共用平坦表面158。在某些實施例中，底介電層132包含介電材料如碳化矽、氮化矽、或一或多層複合介電膜。間隔物134可包含與底介電層132相同或不同的介電材料如碳化矽、氮化矽、或一或多層複合介電膜。底電極106可包含鈦(Ti)、鉭(Ta)、氮化鈦、氮化鉭、或一或多層其他金屬複合膜。
在某些實施例中，底電極106可具有較小的寬度d1，其小於相關製程的最小解析度結構。較小的寬度d1可提高RRAM單元100的資料保留和耐久效能。藉由間隔物134，可讓底電極106具有較小的寬度d1。舉例來說，可形成製程允許的最小尺寸開口於底介電層132中。接著可將間隔物134置入開口中，之後再形成底電極106。上述步驟可讓底電極106的寬度d1小於相關製程的光微影尺寸限制。
具有可變電阻之介電資料儲存層110位於底電極106、間隔物134、和底介電層132上，且介電資料儲存層110依據施加電壓儲存資料狀態。頂電極114位於介電資料儲存層110上。虛線154顯示三角形的絲狀區域，其包含施加「開啟」電壓時形成於介電資料儲存層110中的一或多根導電絲(比如由氧空位形成的導電路徑)。
在某些實施例中，蓋層112位於介電資料儲存層110和頂電極114之間。蓋層112設置以儲存氧，其有利於介電
資料儲存層110中的電阻改變。在某些實施例中，蓋層112可包括氧濃度較低的金屬或金屬氧化物。虛線156顯示當RRAM單元100開啟時，蓋層112所誘導的絲狀區域之增強區。
在某些實施例中，介電資料儲存層110、蓋層112、及頂電極114的側壁可垂直對準。頂介電層118可位於底介電層132上，且自底介電層132的上表面沿著介電資料儲存層110、蓋層112、與頂電極114的側壁連續地延伸至頂電極114的上表面上。頂電極114與介電資料儲存層110，和較上方ILD層120之間隔有頂介電層118，且較上方ILD層120圍繞較上方金屬內連線層121。較上方金屬內連線層121具有較上方金屬通孔122與較上方金屬線路124。
第2圖係某些實施例中，具有間隔物234、底介電層208、與緩衝介電層232圍繞的底電極206之RRAM單元200其剖視圖。在某些實施例中，底介電層208和緩衝介電層232包括相同或不同的介電材料如碳化矽(SiC)、氮化矽(Si3N4)、或一或多層的複合介電膜。舉例來說，底介電層208可包括碳化矽，而緩衝介電層232可包括氮化矽。在某些實施例中，底電極206其非平行的側壁242s鄰接間隔物234的對應側壁。底電極206靠近較下方金屬內連線層202的較下部具有寬度d1，底電極206靠近介電資料儲存層210的較上部具有寬度d2，且寬度d1小於寬度d2。在某些實施例中，底電極206包括平坦的上表面與下表面，兩者之間以弧狀的側壁242s連接。舉例來說，側壁242s之斜率由底電極206的較下部朝較上部減少。底電極206可包括倒錐形的較上部與下方之長方體部分，且長方體部分的側壁鄰接底介
電層208及/或間隔物234。在某些實施例中，寬度d1小於製程的光微影尺寸限制。在某些實施例中，底電極206、底介電層208、與下面的較下方金屬內連線層202共用平坦的下表面252。
在某些實施例中，底介電層208可具有較上方外部的側壁244s，其垂直對準介電資料儲存層210的側壁與頂電極214的側壁。底介電層208可具有較上方內部的側壁246s，其鄰接間隔物234之較下方外部的側壁。緩衝介電層232可具有內部的側壁248s，其鄰接間隔物234之較上方外部的側壁。底介電層208可具有較下方內部的側壁，其對準間隔物234之內部的側壁。
RRAM單元200的底電極206位於較下方金屬內連線層202上，且BEOL金屬化堆疊中的較下方ILD層204圍繞較下方金屬內連線層202。在某些實施例中，較下方金屬內連線層202可包含底電極206與下面的半導體基板(未圖示)之間的多個金屬內連線層中的一者。頂電極214位於蓋層212上。
在某些實施例中，遮罩層216(如硬遮罩層)位於頂電極214上，且鄰接較上方金屬通孔222其相對側壁處。在某些實施例中，遮罩層216可包括氮氧化矽(SiON)硬遮罩層、二氧化矽(SiO2)硬遮罩層、碳化矽(SiC)硬遮罩層、氮化矽(SiN)硬遮罩層、或基本上無氧的複合介電膜。
在某些實施例中，頂介電層218位於遮罩層216上。頂介電層218從鄰接遮罩層216其上表面處，沿著介電資料儲存層210、蓋層212、頂電極214、與遮罩層216的側壁，連續地延伸至鄰接底介電層208其上表面處。介電資料儲存層210、
蓋層212、頂電極214、與遮罩層216，以及較上方ILD層220之間隔有頂介電層218。較上方ILD層220圍繞頂電極214上的較上方金屬內連線層221。較上方金屬內連線層221包含較上方金屬通孔222。較上方金屬通孔222自頂電極214延伸穿過遮罩層216和頂介電層218，直到較上方金屬線路224。
頂電極214、蓋層212、與介電資料儲存層210之側壁彼此垂直對準。由於頂電極214、蓋層212、與介電資料儲存層210延伸超出窄的底電極206的相對兩側，當開啟RRAM單元200時，可形成三角形的絲狀區域以改善切換效率。
第3圖係某些實施例中，具有間隔物334和底介電層208圍繞之底電極306的RRAM單元300其剖視圖。底電極306位於較下方ILD層204圍繞的較下方金屬內連線層202上方。在某些實施例中，底電極306包括第一底電極層306a和第二底電極層306b，第一底電極層306a位於較下方金屬內連線層202上且包括第一導電材料，且第二底電極層306b埋入第一底電極層306a中並包括第二導電材料。第一底電極層306a、第二底電極層306b、以及設置在底介電層208上的間隔物334與緩衝介電層332共用大致平坦的上表面。底電極306、間隔物334、與底介電層208共用平坦的上表面。如此一來，介電資料儲存層210的週邊部分位於底介電層208上，即增加底電極306和頂電極214之間的漏電流路徑距離l1(漏電流穿越過的距離)。上述結構在不以側壁間隔物增加RRAM單元的尺寸之情況下，即降低RRAM單元300的漏電流。
第4圖係某些實施例中，具有間隔物434圍繞底電
極406之RRAM單元400之剖視圖。底電極406之平坦上表面經由弧形側壁連接至平坦下表面，且底電極406的弧形側壁鄰接間隔物434的對應弧形內部側壁。間隔物434亦包含非平行的外部側壁，其鄰接周圍的底介電層208和緩衝介電層432的對應非平行內部側壁。底電極406、間隔物434、與緩衝介電層432共用平坦上表面。在某些實施例中，底電極406包括第一底電極層406a和第二底電極層406b，第一底電極層406a位於較下方金屬內連線層202上並包括第一導電材料，第二底電極層406b埋入第一底電極層406a中並包括第二導電材料。第一底電極層406a與位於底介電層208上之間隔物434與緩衝介電層432共用大致平坦的上表面。底介電層208和上面的緩衝介電層432包括開口，其提供較下方金屬內連線層202與介電資料儲存層210之間的接觸。間隔物434沿著開口的弧狀內部側壁設置，且底電極406位於開口中。
第5圖係某些實施例中，形成具有間隔物圍繞的底電極之RRAM單元的方法500其流程圖。
在步驟502中，形成開口於較下方金屬內連線層上的底介電層中。
在步驟504中，形成間隔物以鄰接開口側壁。
在步驟506中，形成底電極於開口中，且底電極、底介電層、與間隔物共用平坦上表面。
在步驟508中，形成具有可變電阻的介電資料儲存層於底介電層與底電極上。
在步驟510中，形成頂電極於介電資料儲存層上。
第6圖係某些實施例中，形成具有底電極位於間隔物中的RRAM單元之方法600其流程圖。
儘管揭露的方法如方法500和600為一系列步驟或事件，但應理解這些步驟或事件的順序僅用以說明而非侷限本揭露。舉例來說，某些步驟可以不同順序發生，及/或與不同於本文所示及/或所述步驟的其他步驟或事件同時發生。此外，並非所有步驟均需實施於本揭露的一或多個實施例。此外，可在一或多個單獨步驟及/或階段中，進行所述的一或多個步驟。
在步驟602中，形成底介電層於較下方層間介電層圍繞的較下方金屬內連線層上。在某些實施例中，可形成緩衝介電層(包含不同介電材料)於底介電層上。
在步驟604中，形成開口垂直延伸穿過緩衝介電層，直到較下方金屬內連線層上的底介電層中。
在步驟606中，沿著開口露出的表面及緩衝介電層上順應性地形成介電層。
在步驟608中，蝕刻移除順應性的介電層其橫向部分，以留下沿著開口側壁的間隔物。
在步驟610中，形成導電層於開口中，且導電層延伸至緩衝介電層上。
在步驟612中，進行平坦化自導電層去除多餘材料，以形成底電極，且底電極之平坦上表面對準緩衝介電層或底介電層之平坦上表面。
在步驟614中，形成堆疊於底電極層與緩衝介電層
或底介電層上，且堆疊包含介電資料儲存層、蓋層、頂電極層、與遮罩層。
在步驟616中，依據遮罩層選擇性地圖案化堆疊，以形成圖案化的堆疊。
在步驟618中，沿著圖案化的堆疊連續性地形成頂介電層。
在步驟620中，形成較上方ILD層於頂介電層上。
在步驟622中，形成較上方金屬內連線層於頂電極層上。
第7至16B圖係某些實施例中，形成具有間隔物包圍底電極，且底電極位於底介電層中的RRAM單元之方法其剖視圖。雖然第7至16B圖關於方法600，但應理解第7至16B圖所揭露的結構不限於此種形成方法，而是獨立於此方法之外的結構。
第7圖係某些實施例中，對應步驟602之剖視圖700。如剖視圖700所示，底介電層702形成於較下方ILD層204圍繞之較下方金屬內連線層202上。在某些實施例中，底介電層702可包括氮化矽(SiN)、碳化矽(SiC)、或類似的複合介電膜。在某些實施例中，底介電層702之形成方法可為氣相沉積技術如物理氣相沉積、化學氣相沉積、或類似方法。在某些實施例中，可形成不同介電材料組成的緩衝介電層703於底介電層702上。在某些實施例中，較下方金屬內連線層202的形成方法可為選擇性蝕刻較下方ILD層204如氧化物、低介電常數介電物、或超低介電常數介電物，以形成開口於較下方ILD層204
中。接著沉積金屬如銅、鋁、或類似物以填充開口，再進行平坦化製程去除多餘金屬，以形成較下方金屬內連線層202。
第8圖係某些實施例中，對應步驟604之剖視圖800。如剖視圖800所示，形成第一遮罩層804於底介電層802與緩衝介電層803上。將第一遮罩層804未覆蓋的底介電層802和緩衝介電層803選擇性地暴露至蝕刻品806如乾蝕刻品。蝕刻品806形成開口808於底介電層802和緩衝介電層803中，且開口808穿過底介電層802至緩衝介電層803的較下部份810。舉例來說，底介電層802的下表面至較下部分810的高度可為100Å左右。
第9圖係某些實施例中，對應步驟606之剖視圖900。如剖視圖900所示，移除第一遮罩層804。作為間隔物前驅物之介電層902，係順應性地沿著開口808之暴露表面與緩衝介電層803上形成。由於介電層902形成於開口808上，介電層902具有凹陷904於上表面中，且凹槽904的寬度小於開口808的寬度。
第10圖係某些實施例中，對應步驟608的剖視圖1000。如剖視圖1000所示，進行蝕刻如乾蝕刻去除介電層902的橫向部分。蝕刻露出緩衝介電層803的上表面、形成露出較下方金屬內連線層202之開口904’、並留下沿著開口808其側壁的間隔物234。上述步驟同樣移除間隔物234或緩衝介電層803未覆蓋之底介電層802的較下部分810。緩衝介電層803可作為蝕刻停止層，且移除底介電層802的較下部分810有助於在蝕刻期間保護下面的較下方金屬內連線層202免於損傷。
第11圖係某些實施例中，對應步驟610之剖視圖1100。如剖視圖1100所示，形成導電層1102於開口904’中及延伸於緩衝介電層803上。
第12A與12B圖係某些實施例中，對應步驟612之剖視圖1200a與1200b。
如剖視圖1200a所示，自導電層1102移除多餘的導電材料之平坦化製程，沿著線1204a形成平坦表面。平坦化製程形成具有平坦上表面的底電極206。底電極206之平坦上表面經由底電極206之較上部份的弧形側壁和底電極206之較下部份的垂直側壁，連接至底電極206之平坦下表面。底電極206的平坦上表面對準緩衝介電層803的上表面。底電極206的平坦下表面對準較下方金屬內連線層202的上表面及/或較下方ILD層204的上表面。在某些實施例中，平坦化製程可包含化學機械拋光(CMP)製程。
如剖視圖1200b所示，自導電層1102移除多餘的導電材料、自緩衝介電層1203移除緩衝介電材料之較上部份、以及自間隔物334移除間隔物材料之平坦化製程，沿著線1204b形成平坦表面。平坦化製程產生之底電極306具有矩形形狀與固定寬度d1(小於開口808的寬度d2)。間隔物334也具有矩形形狀。在某些實施例中，平坦化製程可包括化學機械拋光(CMP)製程。
第13A至13B圖係某些實施例中，對應步驟614的剖視圖1300a和1300b。如剖視圖1300a與1300b所示，形成堆疊1310’於底電極206或306與緩衝介電層803或1203上。堆疊1310’
包括平坦的介電資料儲存層1302、位於平坦的介電資料儲存層1302上之平坦的蓋層1304、位於平坦的蓋層1304上之平坦的頂電極層1306、以及位於平坦的頂電極層1306上之平坦的遮罩層1308。平坦的遮罩層1308設置以定義RRAM單元的頂電極。在某些實施例中，堆疊1310’的不同層之沉積方法可為氣相沉積技術如物理汽相沉積、化學氣相沉積、或類似沉積技術。
在某些實施例中，平坦的介電資料儲存層1302可包括具有可變電阻的高介電常數介電材料。舉例來說，某些實施例中平坦的介電資料儲存層1302可包括氧化鉿(HfOx)、氧化鋯(ZrOx)、氧化鋁(AlOx)、氧化鎳(NiOx)、氧化鉭(TaOx)、或氧化鈦(TiOx)。在某些實施例中，平坦的蓋層1304可包括金屬如鈦(Ti)、鉿(Hf)、鉑(Pt)、釕(Ru)、及/或鋁(Al)。在其他實施例中，平坦的蓋層1304可包括金屬氧化物如氧化鈦(TiOx)、氧化鉿(HfOx)、氧化鋯(ZrOx)、氧化鍺(GeOx)、氧化銫(CsOx)。在多種實施例中，平坦的頂電極層1306可包括金屬氮化物如氮化鈦(TiN)或氮化鉭(TaN)，或金屬如鈦(Ti)或鉭(Ta)。在某些實施例中，平坦的遮罩層1308可包括含氧硬遮罩層如氧化矽(SiO2)或氮氧化矽(SiON)。在其他實施例中，平坦的遮罩層1308可包括實質上不含氧的硬遮罩層如氮化矽(SiN)、碳化矽(SiC)、或實質上不含氧的複合介電膜。
第14A至14B圖係某些實施例中，對應步驟616的剖視圖1400a至1400b。如剖視圖1400a至1400b所示，根據平坦的遮罩層216圖案化堆疊1310’。藉由將平坦的遮罩層216未覆蓋的堆疊1310'選擇性地暴露至蝕刻品1402，即可圖案化堆疊
1310'以形成圖案化的堆疊1310。圖案化的堆疊件1310具有介電資料儲存層210，其鄰接底電極206或306的上表面與緩衝介電層232或332的上表面。在某些實施例中，可移除部份緩衝介電層803和底介電層802。移除平坦的遮罩層216未覆蓋之底介電層802的較上部份，直到水平位置1410。在某些實施例中，蝕刻品1402可包括乾蝕刻品。
第15A至15B圖係某些實施例中，對應步驟618與620的剖視圖1500a至1500b。如剖視圖1500a至1500b所示，形成頂介電層218於圖案化的堆疊1310上。較上方ILD層220位於頂介電層218上。頂介電層218具有第一側和第二側，第一側鄰接介電資料儲存層210、蓋層212、頂電極214、與遮罩層216，而第二側鄰接較上方ILD層220。
第16A至16B圖係某些實施例中，對應步驟622之剖視圖1600a至1600b。如剖視圖1600a至1600b所示，較上方金屬內連線層221鄰接頂電極214。在某些實施例中，較上方金屬內連線層221包括較上方金屬通孔222與較上方金屬線路224。在某些實施例中，較上方金屬內連線層221之形成方法可為蝕刻較上方ILD層220，以形成穿過頂介電層218和遮罩層216並延伸至頂電極214的開口。接著以金屬填充開口形成較上方金屬通孔222，其自頂電極214的上表面延伸至較上方金屬線路224。
第17至25圖係某些實施例中，具有間隔物圍繞具有弧形側壁的底電極，且間隔物位於底介電層中的RRAM單元的形成方法其剖視圖。雖然第17至25圖關於方法600，但應理解第17至25圖所揭露的結構不限於此種形成方法，而是獨立於
此方法之外的結構。
第17圖係某些實施例中，對應步驟602的剖視圖1700。如剖視圖1700所示，形成底介電層702與緩衝介電層703於較下方金屬內連線層202和較下方ILD層204上。在某些實施例中，底介電層702和緩衝介電層703之形成方法可為氣相沉積技術如物理氣相沉積、化學氣相沉積、或類似沉積技術。
第18圖係某些實施例中，對應步驟604之剖視圖1800。如剖視圖1800所示，形成第一遮罩層804於緩衝介電層803上。選擇性地將第一遮罩層804未覆蓋的底介電層802和緩衝介電層803，暴露於蝕刻品1806如乾蝕刻品。蝕刻品1806形成之開口1808具有非平行的側壁1810s，且穿過緩衝介電層1803並延伸至底介電層1802的較下部份。在某些實施例中，開口1808可具有弧狀側壁。舉例來說，側壁1810s之斜率自底介電層1802的較下部份朝緩衝介電層1803的較上部份減少。
第19圖係某些實施例中，對應步驟606的剖視圖1900。如剖視圖1900所示，移除第一遮罩層804。作為間隔物前驅物之介電層1902，係順應性地沿著開口1808之暴露表面與緩衝介電層1803上形成。
第20圖係某些實施例中，對應步驟608的剖視圖2000。如剖視圖2000所示，進行蝕刻如乾蝕刻移除介電層1902的橫向部分，以露出緩衝介電層1803的上表面，並保留沿著開口1808的側壁1810s的間隔物434。上述蝕刻同樣去除間隔物434或緩衝介電層1803未覆蓋的部分底介電層1802。緩衝介電層1803可作為蝕刻停止層，在蝕刻步驟時可保護下面的較下方
金屬內連線層202免於損傷。
第21圖係某些實施例中，對應步驟610的剖視圖2100。如剖視圖2100所示，導電層1102位於開口中並在延伸於緩衝介電層1803上。
第22圖係某些實施例中，對應步驟612的剖視圖2200。如剖視圖2200所示，進行平坦化製程自導電層1102移除多餘導電材料、自緩衝介電層1803移除緩衝介電材料的較上部份、以及自間隔物434移除間隔物材料以形成平坦表面。平坦化製程產生之底電極406具有弧形側壁，且其寬度自其較上部位向較下部份減少。間隔物434可產生對應的弧形側壁。在某些實施例中，平坦化製程可包括化學機械拋光(CMP)製程。
第23圖係某些實施例中，對應步驟614的剖視圖2300。如剖視圖2300所示，形成堆疊2310’於底電極406與緩衝介電層1803上。堆疊2310’包括平坦的介電資料儲存層2302、位於平坦的介電資料儲存層2302上之平坦的蓋層2304、位於平坦的蓋層2304上之平坦的頂電極層2306、以及位於平坦的頂電極層2306上之平坦的遮罩層2308。平坦的遮罩層2308設置以定義RRAM單元的頂電極。在某些實施例中，堆疊2310'之不同層的沉積方法可為氣相沉積技術如物理氣相沉積、化學氣相沉積、或類似沉積技術。
第24圖係某些實施例中，對應步驟616之剖視圖2400。如剖視圖2400所示，根據平坦的遮罩層216圖案化堆疊2310’。將平坦的遮罩層216未覆蓋的堆疊2310’選擇性地暴露於蝕刻品2402，可圖案化堆疊2310’以形成圖案化的堆疊2310。
第25圖係某些實施例中，對應步驟618、620、與622的剖視圖2500。如剖視圖2500所示，形成頂介電層218於圖案化的堆疊2310上。較上方ILD層220位於頂介電層218上。較上方金屬內連線層221鄰接頂電極214。頂介電層218具有第一側和第二側，第一側鄰接介電資料儲存層210、蓋層212、頂電極214、與遮罩層216，而第二側鄰接較上方ILD層220。在某些實施例中，較上方金屬內連線層221的形成方法可為蝕刻較上方ILD層220，形成穿過頂介電層218與遮罩層216並延伸至頂電極214的開口。接著將金屬填入開口以形成較上方金屬通孔222，其自頂電極214的上表面延伸至較上方金屬線路224。
因此，本揭露關於具有間隔物圍繞的底電極之RRAM單元及其相關形成方法，其改善RRAM單元的切換效率。
在某些實施例中，本揭露關於電阻式隨機存取記憶(RRAM)單元，包括較下方層間介電(ILD)層，圍繞較下方金屬內連線層。RRAM單元亦包含間隔物與底介電層圍繞底電極。間隔物與底介電層位於較下方金屬內連線層或較下方ILD層上。RRAM單元亦包含介電資料儲存層，其具有可變電阻並位於底電極、間隔物、與底介電層上。RRAM單元亦包含頂電極，位於介電資料儲存層上。
在其他實施例中，本揭露關於電阻式隨機存取記憶(RRAM)單元。RRAM單元包括較下方層間介電(ILD)層，圍繞較下方金屬內連線層。RRAM亦包括底電極，位於較下方金屬內連線層或較下方ILD層上，且間隔物圍繞底電極之較上部份，以及間隔物下的底介電層圍繞底電極之較下部份。底介電
層至少鄰接間隔物的外部側壁之較下部份。RRAM單元亦包含介電資料儲存層，其具有可變電阻且位於底電極與底介電層上。RRAM單元亦包含蓋層，位於介電資料儲存層上；頂電極，位於蓋層上；以及頂介電層，位於較下ILD層上，並沿著底介電層之至少部份外部側壁以及介電資料儲存層、蓋層、與上電極之側壁連續性地延伸至頂電極的上表面上。
在其他實施例中，本揭露關於電阻式隨機存取記憶(RRAM)單元的形成方法，包括：形成開口於較下方金屬內連線層上的底介電層中；以及形成間隔物，且間隔物鄰接開口之側壁。此方法亦形成底電極於鄰接間隔物之開口中。底電極與底介電層共用平坦上表面。此方法亦包括形成介電資料儲存層於底介電層與底電極上，且介電儲存層具有可變電阻。此方法亦包括形成頂電極於介電資料儲存層上。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本揭露。本技術領域中具有通常知識者應理解可採用本揭露作為基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本揭露之精神與範疇，並可在未脫離本揭露之精神與範疇的前提下進行改變、替換、或更動。
202‧‧‧較下方金屬內連線層
204‧‧‧較下方ILD層
208‧‧‧底介電層
210‧‧‧介電資料儲存層
212‧‧‧蓋層
214‧‧‧頂電極
216‧‧‧遮罩層
218‧‧‧頂介電層
220‧‧‧較上方ILD層
221‧‧‧較上方金屬內連線層
222‧‧‧較上方金屬通孔
224‧‧‧較上方金屬線路
406‧‧‧底電極
432‧‧‧緩衝介電層
2310‧‧‧堆疊
2500‧‧‧剖視圖
Claims (10)
- 一種電阻式隨機存取記憶單元，包括：一較下方層間介電層，圍繞一較下方金屬內連線層；一間隔物與一底介電層，圍繞一底電極，其中該間隔物與該底介電層位於該較下方金屬內連線層或該較下方層間介電層上；一介電資料儲存層，具有可變電阻並位於該底電極、該間隔物、與該底介電層上；以及一頂電極，位於該介電資料儲存層上。
- 如申請專利範圍第1項所述之電阻式隨機存取記憶單元，其中該底電極、該間隔物、與該底介電層共用平坦的表面。
- 如申請專利範圍第1項所述之電阻式隨機存取記憶單元，更包括：一蓋層，位於該介電資料儲存層與該頂電極之間，且該蓋層的側壁垂直對準該介電資料儲存層與該頂電極的側壁；以及一頂介電層，位於該底介電層上，自該底介電層的上表面沿著該介電資料儲存層和該頂電極的側壁連續延伸至該頂電極的上表面，其中該頂介電層鄰接該介電資料儲存層與該頂電極的側壁。
- 如申請專利範圍第1項所述之電阻式隨機存取記憶單元，其中該底介電層圍繞鄰接該間隔物，且延伸於該間隔物下方。
- 如申請專利範圍第1項所述之電阻式隨機存取記憶單元，其中該底介電層之下表面、該底電極的下表面、與該較下方 金屬內連線層的上表面共用一平坦表面。
- 如申請專利範圍第1項所述之電阻式隨機存取記憶單元，其中該底介電層之外部上側壁垂直對準該介電資料儲存層與該頂電極之側壁。
- 如申請專利範圍第1項所述之電阻式隨機存取記憶單元，其中該底電極的寬度小於該介電資料儲存層的寬度，使該介電資料儲存層延伸超出該底電極的相對兩側。
- 如申請專利範圍第1項所述之電阻式隨機存取記憶單元，更包括：一緩衝介電層，垂直地位於該底介電層與該介電資料儲存層之間，水平地圍繞該間隔物，且具有一內部側壁鄰接該間隔物的較上方外部側壁，其中該緩衝介電層之材料不同於該底介電層之材料。
- 一種電阻式隨機存取記憶單元，包括：一較下方層間介電層，圍繞一較下方金屬內連線層；一底電極，位於該較下方金屬內連線層或該較下方層間介電層上，且一間隔物圍繞該底電極之較上部份，以及該間隔物下的一底介電層圍繞該底電極之較下部份，其中該底介電層至少鄰接該間隔物的外部側壁之較下部份；一介電資料儲存層，具有可變電阻且位於該底電極與該底介電層上；一蓋層，位於該介電資料儲存層上；一頂電極，位於該蓋層上；以及一頂介電層，位於該較下層間介電層上，並沿著該底介電 層之至少部份外部側壁以及該介電資料儲存層、該蓋層、與該上電極之側壁連續性地延伸至該頂電極的上表面上。
- 一種電阻式隨機存取記憶單元的形成方法，包括：形成一開口於一較下方金屬內連線層上的一底介電層中；形成一間隔物，且該間隔物鄰接該開口之側壁；形成一底電極於鄰接該間隔物之該開口中，其中該底電極與該底介電層共用一平坦上表面；形成一介電資料儲存層於該底介電層與該底電極上，且該介電儲存層具有可變電阻；以及形成一頂電極於該介電資料儲存層上。
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