KR100645064B1 - 금속 산화물 저항 기억소자 및 그 제조방법 - Google Patents

금속 산화물 저항 기억소자 및 그 제조방법 Download PDF

Info

Publication number
KR100645064B1
KR100645064B1 KR1020050043124A KR20050043124A KR100645064B1 KR 100645064 B1 KR100645064 B1 KR 100645064B1 KR 1020050043124 A KR1020050043124 A KR 1020050043124A KR 20050043124 A KR20050043124 A KR 20050043124A KR 100645064 B1 KR100645064 B1 KR 100645064B1
Authority
KR
South Korea
Prior art keywords
carbon nanotubes
layer
metal oxide
transition metal
forming
Prior art date
Application number
KR1020050043124A
Other languages
English (en)
Inventor
허장은
이문숙
최영문
백인규
손윤호
최석헌
변경래
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050043124A priority Critical patent/KR100645064B1/ko
Priority to US11/419,986 priority patent/US20060263289A1/en
Application granted granted Critical
Publication of KR100645064B1 publication Critical patent/KR100645064B1/ko
Priority to US12/533,793 priority patent/US20090302302A1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G11C13/025—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change using fullerenes, e.g. C60, or nanotubes, e.g. carbon or silicon nanotubes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/063—Patterning of the switching material by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/35—Material including carbon, e.g. graphite, grapheme
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Abstract

본 발명은 금속 산화물 저항 기억 소자를 제공한다. 이 금속 산화물 저항 기억 소자는 기판 상에 배치된 하부도전막 패턴을 포함한다. 기판 상에는 하부도전막 패턴의 상부표면의 적어도 일부분이 노출되도록 하는 콘택홀을 갖는 절연막이 형성되고, 콘택홀에는 하부도전막 패턴으로부터 탄소나노튜브가 성장되어 충진된다. 탄소나노튜브의 상부 및 절연막의 상부면에 2성분계 물질인 전이금속 산화막 및 상부전극이 형성된다. 본 발명에 따르면, 산화물 기억 소자를 고집적화할 수 있음과 동시에, 산화물 저항 기억 소자 자체의 저항을 증가시켜 소비전력을 보다 감소시킬 수 있다.
전이금속, 산화막, 탄소나노튜브, 기억 소자

Description

금속 산화물 저항 기억소자 및 그 제조방법{Metal Oxide Resistive RAM and Manufacturing Method Thereof}
도 1은 NiO를 사용한 산화물 저항 기억 소자의 동작 특성을 도시한 그래프이다.
도 2는 본 발명의 일 실시예에 의한 산화물 저항 기억 소자를 설명하기 위한 개략적 단면도이다.
도 3(a) 내지 도 3(c)는 다른 실시예에 의한 산화물 저항 기억 소자를 설명하기 위한 개략적 단면도이다.
도 4는 본 발명의 다른 실시예에 의한 산화물 저항 기억 소자를 설명하기 위한 개략적 단면도이다.
도 5는 본 발명의 다른 실시예에 의한 산화물 저항 기억 소자를 설명하기 위한 개략적 단면도이다.
도 6은 본 발명의 다른 실시예에 의한 산화물 저항 기억 소자를 설명하기 위한 개략적 단면도이다.
도 7(a) 내지 도 7(d)는 본 발명의 일 실시예에 의한 산화물 저항 기억 소자의 제조공정에 따른 개략적 단면도들이다.
도 8(a) 내지 도 8(b)는 본 발명의 다른 실시예에 의한 산화물 저항 기억 소 자의 제조공정에 따른 개략적 단면도들이다.
도 9(a) 내지 도 9(b)는 본 발명의 다른 실시예에 의한 산화물 저항 기억 소자의 제조공정을 설명하기 위한 개략적 단면도들이다.
도 10(a) 내지 도 10(b)는 본 발명의 다른 실시예에 의한 산화물 저항 기억 소자의 제조공정을 설명하기 위한 개략적 단면도들이다.
도 11(a) 내지 도 11(b)는 본 발명의 본 발명의 다른 실시예에 의한 산화물 저항 기억 소자의 제조공정에 따른 개략적 단면도들이다.
도 12(a) 내지 도 12(c)는 본 발명의 다른 실시예에 의한 산화물 저항 기억 소자의 제조공정에 따른 개략적 단면도들이다.
도 13(a) 내지 도 13(b)는 본 발명의 다른 실시예에 의한 산화물 저항 기억 소자의 제조공정에 따른 개략적 단면도이다.
※ 도면의 주요 부분에 대한 부호의 설명 ※
122 하부도전막 패턴 124 촉매층
128, 228, 328 탄소나노튜브 130, 230, 330, 430 데이터 저장영역
131, 231, 331, 431 하부전극 132, 232, 332, 432 전이금속 산화막
134, 234, 334, 434 상부전극 240, 340, 440 금속 배선층
314, 414 탄소나노튜브
본 발명은 반도체 기억 소자에 관한 것으로, 더욱 상세하게는 금속 산화물 저항 기억 소자 및 그 제조방법에 관한 것이다.
반도체 기억 소자는 전원의 공급이 끊겼을 때의 데이터 보존 유무에 따라, 휘발성 기억 소자와 비휘발성 기억소자로 구분된다. 휘발성 기억 소자로는 DRAM, SRAM 등이 있으며, 비휘발성 기억 소자로는 플래시 기억 소자가 대표적이다.
차세대 비휘발성 기억 소자로, 상변화 기억 소자(PRAM), 강유전 기억 소자(FeRAM), 자기저항 기억 소자(MRAM) 등에 대한 연구가 활발히 진행되고 있다.
특히, 상변화 기억 소자는 펄스 전류에 의한 저항 가열(joule heating)에 따라 물질의 상(Phase)이 변하는 특성을 이용한 것으로, 결정 상태의 전기적 저항이 비결정 상태보다 낮다는 것을 이용하여 "0"과 "1"을 판단한다. 비교적 간단한 공정으로 실리콘 소자에 실장 할 수 있는 장점이 있으나, Ge, Sb 및 Te으로 구성된 3원계의 칼코젠 화합물을 사용한다.
강유전 기억 소자 또한 PZT와 같은 3원계 이상의 화합물을 사용하여야 하며, 자기저항 기억 소자는 NiFe, NiFeCo 등의 복잡한 물질층을 다층으로 구성하여야 한다.
이와 같이, 통상의 차세대 비휘발성 기억 소자들은 3원계의 화합물을 사용하거나 물질층을 다층으로 구성하여야 하기 때문에, 공정이 복잡할 뿐만 아니라 공정 중의 열이나 화학물질에 의해 물질이 변형되어 그 특성이 쉽게 변화될 수 있다.
이에 따라, 최근 전이금속 산화물(Transition Metal Oxide)을 이용한 비휘발 성 기억 소자에 대한 개발이 시도되고 있다. 전이금속 산화물은 NiO, TiO2, ZrO2, HfO2, Nb2O5, CoO2, CrO2 등과 같은 간단한 2성분계 금속 화합물이다. 따라서, 통상의 차세대 비휘발성 기억 소자에 비하여 제조 공정이 비교적 간단하고 열이나 화학물질에 대한 내성이 강하여, 기존의 CMOS 공정에 쉽게 적용할 수 있는 장점이 있다. 또한, 동작 특성이 셀 및 상하부 전극의 크기에 무관하게 일정하기 때문에, 고집적화하기에 유리하다.
도 1은 NiO를 사용한 산화물 저항 기억 소자(Metal Oxide Resistive RAM)의 동작 특성을 도시한 그래프이다. NiO의 상하부면에 각각 상부전극 및 하부전극을 형성하고 그 양단에 전압을 인가하여 저항을 측정한 것이다. 고저항 상태에서 1,5V 정도 이상의 전압을 인가하면 저항값이 낮아지게 되는데 이를 SET 상태라 한다. 이러한 저저항 상태(SET 상태)의 소자에 0.5V 이하의 비교적 낮은 전압을 인가하면 저저항 상태를 계속 유지할 수 있지만, 0.5V 이상의 비교적 높은 전압을 인가하면 고저항 상태(RESET 상태)로 전환된다. 이와 같이, 인가되는 전압에 따라 소자의 저항값이 100배 이상 변하게 되며, 전압이 인가되지 않아도 그 상태(SET 혹은 RESET)를 그대로 유지할 수 있게 되므로 각각을 "0"과 "1"로 판단하는 방법으로 기억 소자로서 동작하게 된다.
도 1을 참고하면, 산화물 저항 기억 소자는 이와 같은 장점에도 불구하고, SET 상태에서의 동작 전류가 수 mA로 비교적 높아 소비전력이 큰 문제가 있다. 이를 해결하기 위해서는 산화물 저항 기억 소자의 자체 저항을 증가시켜, 궁극적으로 는 SET 상태(저저항 상태) 및 RESET 상태(고저항 상태)에서의 전류를 감소시켜야 한다. 따라서, 전이금속 산화물과 접촉하는 하부전극 또는 상부전극의 면적을 최소화해야 한다. 이를 위해서는 콘택 플러그 전극의 면적을 최대한 줄여야 할 필요가 있다.
종래의 일반적인 반도체 기억 소자에서는 주로 Poly-Si, 구리 등의 금속 배선을 사용하여 왔다. 이러한 금속 배선의 선폭은 70nm가 한계인 것으로 알려져 있으며, 최대 전류밀도 또한 107A/cm2 이하에 불과하다. 최근, 콘택 플러그 물질로 많이 사용되고 있는 TiN, TiAlN 등의 질화물도 최대 전류밀도가 108A/cm2 정도에 불과하여, 수nm 내지 수십nm의 비교적 작은 직경을 갖는 콘택 플러그에 적용할 수 없는 문제가 있다. 더구나, 이들은 작은 직경의 콘택 플러그를 효과적으로 채우는데, 어려움이 많다.
따라서, 작은 크기의 콘택 플러그를 효과적으로 채울 수 있음과 동시에, 전류 수송 능력이 우수한 물질을 전이금속 산화물 저항 소자의 콘택 플러그 물질로 사용할 필요가 있다.
본 발명의 목적은 집적도가 높고, 소비전력이 적은 산화물 저항 기억 소자 및 그 제조방법을 제공하기 위한 것이다.
본 발명은 금속 산화물 저항 기억 소자의 상부전극 또는 하부전극에 연결되 는 콘택 플러그로 탄소나노튜브를 사용함으로써, 상하부 전극의 면적을 탄소나노튜브에 가까운 크기로 줄여 소비전력을 저감시킨다.
잘 알려진 바와 같이, 탄소나노튜브는 최대 전류밀도가 109A/cm2 정도이고, 수 nm의 작은 크기로 성장 가능하므로, 종래의 TiN, TiAlN 등 보다 작은 직경의 콘택 플러그에 적용할 수 있는 장점이 있다. 따라서, 산화물 저항 기억 소자의 하부전극에 접촉하는 콘택 플러그 전극물질로 최대 전류밀도가 109A/cm2 정도인 탄소나노튜브를 사용함으로써, 수십 nm 이하 크기의 상하부 전극을 갖는 산화물 저항 기억 소자를 구성할 수 있다. 이에 따라, 산화물 기억 소자를 고집적화할 수 있음과 동시에, 산화물 저항 기억 소자 자체의 저항을 증가시켜 소비전력을 보다 감소시킬 수 있다.
본 발명에 일 특징에 따르면, 산화물 저항 기억 소자가 제공된다. 일 실시예에 의하면, 이 산화물 저항 기억 소자는 기판 상에 배치되되 탄소나노튜브의 성장을 위한 촉매층을 갖는 하부도전막 패턴을 포함한다. 기판 상에는 하부도전막 패턴의 상부표면의 적어도 일부분이 노출되도록 하는 개구부를 갖는 절연막이 형성되고, 개구부에 노출된 하부도전막 패턴 상부의 개구부에는 탄소나노튜브가 충진된다. 절연막의 상부면에 탄소나노튜브와 중첩되도록 하는 전이금속 산화막 패턴이 배치되고, 전이금속 산화막 패턴 상에는 상부전극이 구비된다. 따라서, 이 산화물 저항 기억 소자는 콘택 플러그 전극으로 탄소나노튜브를 사용하고 그 상부에 접촉하는 전이금속 산화막 및 상부전극 구조의 프로그램 저장영역으로 구성된다.
다른 실시예에 의하면, 상기 산화물 저항 기억 소자의 탄소나노튜브와 전이금속 산화막 패턴 사이에 형성된 하부전극을 더 포함한다. 따라서, 탄소나노튜브와 전이금속 산화막이 직접 접촉하는 것 보다 하부전극을 통하여 접촉하므로, 콘택 저항 및 동작특성을 보다 향상시킬 수 있게 된다. 이때, 바람직하게는, 하부전극은 산소의 확산을 방지하기 위한 확산방지막이다. 따라서, 전이금속 산화막을 구성하는 산소가 하부로 확산되어 탄소나노튜브의 탄소를 산화시킴으로 인해, 탄소나노튜브의 특성이 변화되는 것을 방지할 수 있게 된다.
다른 실시예에 의하면, 이 산화물 저항 기억 소자는 기판 상에 배치된 하부도전막 패턴을 포함하며, 하부도전막 패턴은 전이금속 산화막을 갖는다. 하부도전막 패턴 상부면의 적어도 일부분이 노출되도록 하는 개구부를 갖는 절연막이 기판 상에 형성되고, 개구부에 노출된 하부도전막 패턴 상부의 개구부에 탄소나노튜브가 충진된다. 절연막의 상부면에는 탄소나노튜브와 중첩되도록 하는 상부도전막 패턴이 배치된다. 따라서, 이 산화물 저항 기억 소자는 콘택 플러그 전극으로 탄소나노튜브를 사용하고 그 하부에 접촉하는 전이금속 산화막 구조의 프로그램 저장영역으로 구성된다. 또한, 프로그램 저장에 이용되는 전이금속 산화물을 탄소나노튜브 성장을 위한 촉매물질로 사용함으로써, 별도의 촉매층을 구비하지 않아 보다 단순한 구조로 기억 소자를 구성할 수 있다.
다른 실시예에 의하면, 이 산화물 저항 기억 소자는 기판의 소정 영역에 형성되되 불순물로 도핑된 불순물 영역을 포함한다. 불순물 영역의 소정 영역에는 금속실리사이드막이 형성되며, 기판 및 금속실리사이드막 상에는 금속실리사이드막 상부표면의 적어도 일부분이 노출되도록 하는 제1 개구부를 갖는 제1 절연막이 형성된다. 제1 개구부에 노출된 금속실리사이드막 상부의 제1 개구부에는 금속실리사이드막을 촉매로 하여 성장된 탄소나노튜브가 충진된다. 제1 절연막의 상부면에 탄소나노튜브와 중첩되는 제1 도전막 패턴이 배치된다. 불순물 영역에 형성된 금속실리사이드막을 탄소나노튜브 성장을 위한 촉매물질로 사용함으로써, 별도의 촉매층을 구비하지 않아 보다 단순한 구조로 기억 소자를 구성할 수 있다.
바람직하게는, 제1 도전막 패턴은 전이금속 산화막, 그 상하부에 각각 형성된 상부전극 및 하부전극으로 구성된다. 따라서, 이 산화물 저항 기억 소자는 콘택 플러그 전극으로 탄소나노튜브를 사용하고 그 상부에 접촉하는 전이금속 산화막 및 상부전극 구조의 프로그램 저장영역으로 구성된다. 또한, 탄소나노튜브와 전이금속 산화막이 직접 접촉하는 것이 아니라 하부전극을 통하여 접촉하므로, 콘택 저항 및 동작특성을 보다 향상시킬 수 있게 된다.
바람직하게는, 상부전극은 탄소나노튜브 형성용 촉매물질을 포함하여 구성된다. 상부전극 상에는 상부전극 상부표면의 적어도 일부분이 노출되도록 하는 제2 개구부를 갖는 제2 절연막이 형성된다. 제2 개구부에 노출된 상부전극 표면의 제2 개구부에는 상부전극을 촉매로 하여 성장된 탄소나노튜브가 충진되고, 제2 절연막의 상부면에는 탄소나노튜브와 중첩되는 제2 도전막 패턴이 추가로 배치된다.
다른 실시예에 의하면, 이 산화물 저항 기억 소자는 기판의 소정 영역에 형성되되 불순물로 도핑된 불순물 영역을 포함한다. 불순물 영역의 소정 영역에는 전이금속 산화막이 형성되고, 기판 및 전이금속 산화막 상에는 전이금속 산화막 상 부표면의 적어도 일부분이 노출되도록 하는 개구부를 갖는 절연막이 구비된다. 개구부에 노출된 전이금속 산화막 상부의 개구부에는 전이금속 산화막을 촉매로 하여 성장된 탄소나노튜브가 충진된다. 절연막의 상부면에 탄소나노튜브와 중첩되도록배치된 도전막 패턴을 포함한다. 따라서, 이 산화물 저항 기억 소자는 콘택 플러그 전극으로 탄소나노튜브를 사용하고 그 하부에 접촉하는 전이금속 산화막 구조의 프로그램 저장영역으로 구성된다. 또한, 전이금속 산화막을 탄소나노튜브 성장을 위한 촉매물질로 사용함으로써, 별도의 촉매층을 구비하지 않아 보다 단순한 구조로 기억 소자를 구성할 수 있다. 한편, 전이금속 산화막을 불순물 영역 상에 배치하므로, 콘택 플러그 및 절연층의 수를 줄일 수 있다.
바람직하게는, 불순물 영역의 소정 영역과 전이금속 산화막의 사이에는 산소 확산을 방지하는 확산방지막을 구비한다. 따라서, 전이금속 산화막에 함유된 산소의 확산에 따라 불순물 영역이 산화되는 것을 방지할 수 있다.
본 발명에 다른 특징에 따르면, 산화물 저항 기억 소자의 제조방법이 제공된다. 일 실시예에 의하면, 이 산화물 저항 기억 소자의 제조방법은 기판 상에 금속촉매를 포함하는 하부도전막 패턴을 형성하는 단계를 포함한다. 하부도전막의 금속촉매에 의해 기판에 수직한 방향으로 성장된 탄소나노튜브와 이를 둘러싸는 절연막을 형성한다. 절연막 상에 탄소나노튜브와 중첩되는 전이금속 산화막을 형성하여, 전이금속 산화막과 탄소나노튜브를 전기적으로 연결되도록 한다. 전이금속 산화막 상에 상부전극을 형성하고, 전이금속 산화막 및 상부전극을 패터닝하는 단계를 포함한다. 전술한 바와 같이, 고집적화와 동시에, 소비전력을 감소시킬 수 있 는 산화물 저항 기억 소자를 간단한 공정으로 제조할 수 있다.
바람직하게는, 상기 촉매층은 하부도전막에 NH3 플라즈마를 처리하여 생성되거나, 하부도전막에 증착된 금속촉매층이다.
바람직하게는, 전이금속 산화막은 탄소나노튜브의 형성에 사용된 금속촉매의 산화에 의해 형성된다. 따라서 별도의 전이금속 산화막을 형성하는 공정이 필요없이 간단한 산화 공정으로 얻을 수 있다.
다른 실시예에 의하면, 이 산화물 저항 기억 소자의 제조방법은 기판 상에 전이금속 산화막을 갖는 하부도전막을 형성하는 단계를 포함한다. 하부도전막에 수직한 방향으로 성장된 탄소나노튜브와 이를 둘러싸는 절연막을 형성하고, 절연막 상에 탄소나노튜브와 중첩되는 상부도전막을 형성하여 상부도전막과 탄소나노튜브를 전기적으로 연결하는 단계를 포함한다. 전이금속 산화막을 탄소나노튜브 성장을 위한 촉매물질로 사용함으로써, 별도의 촉매층을 형성할 필요가 없어 보다 단순한 공정으로 기억 소자를 제조할 수 있다.
전이금속 산화막의 상부표면에 탄소나노튜브 성장을 위한 촉매를 형성하는 단계를 더 포함하여 형성할 수도 있다.
이상의 실시예들에서 탄소나노튜브와 이를 둘러싸는 절연막을 형성하는 단계는, 기판 상에 하부도전막 패턴의 적어도 일부분을 노출시키는 개구부를 갖는 절연막을 형성하고 개구부에 의해 노출된 하부도전막 패턴 상에 탄소나노튜브를 형성하는 방법과, 하부도전막의 금속촉매에 의해 기판에 수직한 방향으로 탄소나노튜브를 성장시키고 그 전면에 절연막을 형성하는 방법이 있다.
전자의 경우, 개구부와 탄소나노튜브 사이의 공간을 채워 탄소나노튜브의 외부를 감싸도록 지지 절연막을 형성하는 단계를 더 포함하는 것이 바람직하다. 따라서, 단순히 개구부에 충진된 탄소나노튜브를 물리적으로 안정되게 지지할 수 있다.
더욱 바람직하게는, 이상의 방법으로 형성된 절연막을 전면 식각하여, 탄소나노튜브의 상부면이 노출되도록 하여 상부와의 콘택 특성을 향상시키는 단계를 더 포함한다.
다른 실시예에 의하면, 산화물 저항 기억 소자의 제조방법은 기판 상의 소정 영역에 불순물을 도핑하여 불순물 영역을 형성하는 단계를 포함한다. 불순물 영역의 소정 영역에 금속실리사이드막을 형성한다. 기판 및 금속실리사이드막 상에 제1 절연막을 형성하고, 금속실리사이드막 상부표면의 적어도 일부분이 노출되도록 하는 제1 개구부를 형성한다. 제1 개구부에 노출된 금속실리사이드막 상부의 제1 개구부에 금속실리사이드막을 촉매로 하여 탄소나노튜브를 성장시킨다. 제1 절연막의 상부면에 탄소나노튜브와 중첩되는 제1 도전막을 형성하는 단계를 포함한다. 불순물 영역에 형성된 금속실리사이드막을 탄소나노튜브 성장을 위한 촉매물질로 사용함으로써, 별도의 촉매층을 형성하는 공정이 필요 없어 보다 단순한 방법으로 금속 산화물 기억 소자를 제조할 수 있다.
바람직하게는, 제1 도전막은 전이금속 산화막, 그 상하부에 각각 형성된 하부전극 및 상부전극으로 구성된다. 따라서, 탄소나노튜브와 전이금속 산화막이 직 접 접촉하는 것보다 하부전극을 통하여 접촉하므로, 콘택 저항 및 동작특성을 보다 향상시킬 수 있게 된다.
바람직하게는, 상부전극은 탄소나노튜브 형성용 촉매물질을 포함하여 구성된다. 제1 절연막 및 상부전극 상에 제2 절연막을 형성하고, 상부전극 상부표면의 적어도 일부분이 노출되도록 하는 제2 개구부를 추가로 형성한다. 제2 개구부에 노출된 상부전극 상부의 제2 개구부에 상기 상부전극을 촉매로 하여 탄소나노튜브를 성장시킨다. 제2 절연막의 상부면에 탄소나노튜브와 중첩되는 제2 도전막을 형성하는 단계를 더 포함한다.
다른 실시예에 의하면, 산화물 저항 기억 소자의 제조방법은 기판 상의 소정 영역에 불순물을 도핑하여 불순물 영역을 형성하는 단계를 포함한다. 불순물 영역상의 소정 영역에 전이금속 산화막을 포함하는 하부도전막 패턴을 형성한다. 기판 및 하부도전막 패턴 상에 절연막을 형성하고, 하부도전막의 적어도 일부분이 노출되도록 하는 개구부를 형성한다. 개구부에 노출된 전이금속 산화막 상부의 개구부에 전이금속 산화막을 촉매로 하여 탄소나노튜브를 성장시킨다. 절연막의 상부면에 탄소나노튜브와 중첩되는 도전막을 형성하는 단계를 포함한다. 전이금속 산화막을 탄소나노튜브 성장을 위한 촉매물질로 사용함으로써, 별도의 촉매층을 형성하는 공정이 필요 없어 보다 단순한 방법으로 기억 소자를 제조할 수 있다. 한편, 전이금속 산화막을 불순물 영역 상에 배치하므로, 콘택 플러그 및 절연층의 수를 줄일 수 있어 공정을 간단히 할 수 있다.
바람직하게는, 상기 하부도전막은 불순물 영역 상의 소정 영역에 확산방지 막, 그 상부에 전이금속 산화막 및 금속 촉매층을 형성하고 이들을 동시에 패터닝하여 형성된다. 따라서, 전이금속 산화막에 함유된 산소의 확산에 따라 불순물 영역이 산화되는 것을 방지할 수 있다.
금속촉매는 Ni, Al, Co, Mo, Pt, Y, Ir, Fe, Cr, Ca, La, Ti, W, WSi, CoSi, NiSi, TiSi 및 TiW으로 구성된 그룹에서 선택된 적어도 하나를 포함한다.
전이금속 산화물은 NiO, TiO2, ZrO2, HfO2, Nb2O5, CoO2 및 CrO2으로 구성된 그룹에서 선택된 적어도 하나의 산화물을 포함한다. 더 나아가, 전이금속 산화물은 Li, Cr, Ca 및 La으로 구성된 그룹에서 선택된 적어도 하나의 원소가 도핑된 것이다. 이러한 원소들의 도핑으로 인해, 전이금속 산화물 내부 또는 표면에 생성된 격자간 결함(interstitial defect)을 감소시킨다. 이에 따라, 전이금속 산화물 자체의 특성뿐만 아니라, 그 표면과 상부전극 사이의 계면 특성을 향상시킬 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 특징 및 실시예들을 상세히 설명하기로 한다.
도면들에 있어서, 층(또는 막), 패턴 및 영역들의 두께 및 크기는 명확성을 기하기 위하여 과장된 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 '상'에 있다고(또는 형성된다고) 언급되는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다.
도 2는 본 발명의 일 실시예에 의한 산화물 저항 기억 소자(100)의 개략적 단면도이다. 도 2를 참조하면, 기판(102) 상의 활성 영역에는 소스 영역(104) 및 드레인 영역(106)과, 절연막에 의해 소스 영역 및 드레인 영역과 이격되는 게이트 전극(108)이 형성되어 MOSFET을 구성한다. 이러한 구조의 기판 상에는 소스 영역/드레인 영역을 노출시키는 제1 콘택홀(112, 112')을 갖는 제1 절연막(110)이 구비되고, 제1 콘택홀(112, 112')의 내부에는 텅스텐 플러그(114, 114')가 형성된다.
제1 절연막(110)의 상부에는 텅스텐 플러그(114, 114')와 연결되는 하부도전막 패턴(122, 122')이 형성되고, 하부도전막 패턴(122, 122')의 상층에는 탄소나노튜브의 성장을 위한 촉매층(124, 124')이 구비된다. 촉매는 Ni, Al, Co, Mo, Pt, Ca, Cr, Ti, Fe, Zr, W, Ir, Y, WSi, CoSi, NiSi, TiSi, TiW 등에서 선택된 하나의 금속물질 또는 이들의 산화물, 혹은 이들의 조합으로 이루어진다. 촉매층은 반드시 금속촉매인 것은 아니며, 하부도전막 패턴(122)에 NH3 플라즈마가 처리되어 생성된 다공질의 활성층일 수도 있다.
촉매층(124)을 갖는 하부도전막 패턴(122) 위에는 제2 콘택홀(126)을 갖는 제2 절연막(120)이 있으며, 노출된 하부도전막 촉매층의 제2 콘택홀(126)에는 탄소나노튜브(128)가 충진된다. 제2 절연막(120)의 상부 및 탄소나노튜브(128) 상에는 2성분계 물질인 전이금속 산화막(132)이 형성되어, 탄소나노튜브와 전기적으로 연결된다. 전이금속 산화막(132) 상에는 상부전극(134)이 형성되어, 데이터 저장영역(130)을 구성한다. 상부전극(134)은 Ni, Al, Co, Mo, Pt, Fe, Zr, Cr, Ca, Ti, Y, Ir, La, W, Nb, Hf, Cu 등에서 선택된 어느 하나 혹은 이들의 산화물, 이들의 조합으로 이루어진다.
이때, 하부도전막 패턴(122') 및 금속촉매층(124')은 금속 배선(M0)을 구성하여 비트라인(미도시)와 연결된다.
도 3(a) 내지 도 3(c)는 본 발명의 다른 실시예에 의한 산화물 저항 기억 소자의 개략적 단면도들이다. 도 3(a)을 참조하면, 도 2의 전이금속 산화물의 하부에 접촉 저항 및 동장 특성을 향상시키기 위한 하부전극(131)을 구비(impose)하여, 하부전극/전이금속 산화막/상부전극 구조의 프로그램 저장영역(130)이 구성된다. 하부전극(131)은 Ni, Al, Co, Mo, Pt, Fe, Zr, Cr, Ca, Ti, Y, Ir, La, TiN, TiAlN 등에서 선택된 어느 하나 혹은 이들의 산화물, 이들의 조합으로 이루어진다. 한편, 도 3(b)와 도 3(c)을 참조하면, 하부전극의 상부면이 절연막의 상부표면보다 낮게 위치하거나, 높게 돌출되도록 할 수 있다.
하부전극(131)으로 TiN, TiAlN, TaN, TaAlN 등의 질화막 또는 Ir, Ru 등을 사용하면, 확산방지막으로도 기능을 하게 된다. 즉, 하부전극(131) 상부에 형성되는 전이금속 산화막(132)의 산소에 의하여 탄소나노튜브가 산화되어 탄소나노튜브의 특성이 변화되는 것을 방지하는 것이다.
도 4는 본 발명의 다른 실시예에 의한 산화물 저항 기억 소자(200)의 개략적 단면도이다. 도 4를 참조하면, 기판(202) 상에 소스/드레인 영역(204, 206), 게이트 전극(208)이 형성된 MOSFET 상에 소스 영역을 노출시키는 제1 콘택홀(212, 212')을 갖는 제1 절연막(210)이 구비되고, 제1 콘택홀(212, 212')의 내부에는 텅스텐 플러그(214, 214')가 형성된다. 제1 절연막(210)의 상부에는 텅스텐 플러그(214, 214')와 연결되는 하부도전막(231, 231') 및 전이금속 산화막(232, 232')이 형성된다. 전이금속 산화막(232, 232')의 상부에 탄소나노튜브의 성장을 위한 금속촉매층(234, 234')이 구비된다. 촉매는 Ni, Al, Co, Mo, Pt, Ca, Cr, Ti, Fe, Zr, W, Ir, Y, WSi, CoSi, NiSi, TiSi, TiW 등에서 선택된 하나의 물질 또는 이들의 산화물, 혹은 이들의 조합으로 이루어진다. 이때, 금속촉매층은 전이금속 산화막(232)의 상부전극으로 기능하여, 하부도전막(231, 231')/전이금속 산화막(232, 232')/금속촉매층(234, 234') 구조를 갖는 프로그램 저장영역(230) 및 금속배선(M0)이 구성된다.
금속촉매층(234) 위에는 제2 콘택홀(226)을 갖는 제2 절연막(220)이 구비되며, 제2 콘택홀(226) 내부에는 탄소나노튜브(228)가 충진된다. 탄소나노튜브 상부 및 제 2절연막(220) 상부표면에 금속 배선층(240)이 형성하여, 탄소나노튜브(228)와 전기적으로 연결된다.
도 5는 본 발명의 본 발명의 다른 실시예에 의한 산화물 저항 기억 소자(300)의 개략적 단면도이다. 도 5를 참조하면, 기판(302) 상의 소스 영역(304)의 소정 영역에는 통상적인 공정으로 CoSi, TiSi, WSi, NiSi 등과 같은 실리사이드막(307, 307')이 형성된다. 이러한 구조의 기판 상에 제1 콘택홀(312, 312')을 갖는 제1 절연막(310)이 형성되어 실리사이드막(307, 307')이 노출되고, 노출된 실리사이드막(307, 307')을 촉매로 하여 성장된 탄소나노튜브(314, 314')가 제1 콘택홀(312, 312')에 충진된다.
탄소나노튜브(314, 314')의 상부면에 하부전극(331, 331')이 형성되며, 하부전극(331, 331')은 Ni, Nb, Ti, Zr, Hf, Co, Fe, Cu, Al, Cr, TiN, TiAlN 등에서 선택된 어느 하나 혹은 이들의 조합으로 이루어진다. 한편, 하부전극(331)으로 TiN, TiAlN, TaN, TaAlN, Ir, Ru 등을 사용하면, 확산방지막으로도 기능을 하게 된다. 즉, 하부전극(331) 상부에 형성되는 전이금속 산화막(132)의 산소에 의하여 탄소나노튜브가 산화되어 탄소나노튜브의 특성이 변화되는 것을 방지하는 것이다.
제1 절연막(310) 및 하부전극(331)의 상부에 전이금속 산화막(332)/금속촉매층(334)이 형성된다. 촉매는 Ni, Al, Co, Mo, Pt, Ca, Cr, Ti, Fe, Zr, W, Ir, Y, WSi, CoSi, NiSi, TiSi, TiW 등에서 선택된 하나 또는 이들의 산화물, 혹은 이들의 조합으로 이루어진다. 한편, 금속촉매층은 전이금속 산화막(332)의 상부전극의 기능을 하며, 하부전극(331)/전이금속 산화막(332)/금속촉매층(334) 구조의 프로그램 저장영역(330)을 구성한다.
금속촉매층(334) 위에는 제2 콘택홀(326)을 갖는 제2 절연막(320)이 구비되며, 제2 콘택홀(326) 내부에는 탄소나노튜브(328)가 충진된다. 탄소나노튜브 상부 및 제 2절연막(320) 상부표면에 금속 배선층(340)이 형성되어, 탄소나노튜브(328)와 전기적으로 연결된다.
한편, 제1 절연막(310) 및 하부전극(331')의 상부에는 금속배선(M0)이 형성된다.
도 6은 본 발명의 다른 실시예에 의한 산화물 저항 기억 소자(400)의 개략적 단면도이다.
도 6을 참조하면, 기판(402) 상에 소스/드레인 영역(404, 406), 게이트 전극(408)이 형성된 MOSFET 상의 소스 영역/드레인 영역의 소정 영역에는 금속 실리사 이드막(407, 407')이 형성된다. 소스 영역 상의 금속 실리사이드(407)의 일부분이 노출된 부분에 TiN, TiAlN, TaN, TaAlN 등의 산소 확산방지막(431)을 개재하여 전이금속 산화막(432)이 구비되어, 전이금속 산화막이 소스 영역과 전기적으로 연결된다. 확산방지막은 전이금속 산화막(432)이 소스 영역(404)을 산화시킬 수 있어 콘택 불량이 발생할 수 있기 때문에, 이를 방지하기 위하여 형성하는 것이다. 확산방지막은 전이금속 산화막의 하부전극으로도 기능을 한다. 전이금속 산화막(432)의 상부에는 탄소나노튜브의 성장을 위한 금속 촉매층(434)이 형성된다. 촉매는 Ni, Al, Co, Mo, Pt, Ca, Cr, Ti, Fe, Zr, W, Ir, Y, WSi, CoSi, NiSi, TiSi, TiW 등에서 선택된 하나 또는 이들의 산화물, 혹은 이들의 조합으로 이루어진다. 한편, 금속 촉매층(434)은 전이금속 산화막(432)의 상부전극의 기능을 하며, 하부전극(431)/전이금속 산화막(432)/금속촉매층(434) 구조의 프로그램 저장영역(430)을 구성한다.
금속촉매층(434) 및 실리사이드막(407') 상에는 콘택홀(412, 412')을 갖는 절연막(410)이 구비되며, 콘택홀(412, 412') 내부에는 탄소나노튜브(414, 414')가 충진된다. 탄소나노튜브 상부 및 절연막(410) 상부표면에 금속 배선층(440, M0)이 형성되어, 탄소나노튜브(414)와 전기적으로 연결된다.
하부도전막 패턴은 W, Ti, Mo, Ta, TiSi, Poly Si, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, TiON, TiAlON, WON, TaON, Pt, Ru, Ir, Os, Pd 등에서 선택된 하나 또는 이들의 조 합으로 이루어진다. 한편, 전이금속 산화물은 NiO, TiO2, ZrO2, HfO2, Nb2O5, CoO2 및 CrO2으로 구성된 그룹에서 선택된 적어도 하나의 산화물을 포함한다. 바람직하게는, 전이금속 산화물은 Li, Cr, Ca 및 La으로 구성된 그룹에서 선택된 적어도 하나의 원소가 도핑된 것이다.
이들 실시예에서는 전이금속 산화막 상부에 형성된 금속촉매로부터 탄소나노튜브가 성장되는 것을 설명하고 있으나 이에 한정되지 않는다. 즉, 금속촉매 없이 전이금속 산화막을 촉매로 하여 탄소나노튜브가 성장될 수 있다. 전이금속 산화물 자체가 탄소나노튜브의 성장을 위한 촉매로서 기능하기 때문이다. 이에 따라, 별도의 금속촉매 형성을 위한 공정이 필요 없고, 전이금속 산화막 및 탄소나노튜브를 연속되는 단순한 공정으로 형성할 수 있다.
다음, 본 발명에 따른 산화물 저항 기억 소자를 제조하는 방법을 설명한다.
도 7(a) 내지 도 7(d)는 본 발명의 일 실시예에 의한 산화물 저항 기억 소자의 제조공정에 따른 개략적 단면도들이다.
도 7(a)를 참조하면, 잘 알려진 바와 같이, 기판(102)의 셀 어레이에는 소자분리막(미도시)에 의해 MOSFET을 위한 활성 영역이 서로 분리된다. 활성 영역에는 소스 영역(104) 및 드레인 영역(106)과, 절연막에 의해 소스 영역 및 드레인 영역과 이격되는 게이트 전극(108)이 형성되어 MOSFET을 구성한다. 이러한 구조의 기판 상에는 제1 절연막(110)이 형성되고, 제1 절연막(110)에는 소스 영역/드레인 영역을 노출시키는 제1 콘택홀(112, 112')이 형성된다. 제1 콘택홀(112, 112')의 내 부에는 텅스텐(W)이 채워지고 평탄화되어 텅스텐 플러그(114, 114')를 형성한다.
도 7(b)를 참조하면, 제1 절연막(110)의 상부에는 텅스텐 플러그(114, 114')와 연결되는 하부도전막 패턴(122, 122')이 형성된다. 하부도전막 패턴(122, 122')은 W, Ti, Mo, Ta, TiSi, Poly Si, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, TiON, TiAlON, WON, TaON, Pt, Ru, Ir, Os, Pd 등에서 선택된 하나 또는 이들의 조합으로 이루어진다.
하부도전막 패턴(122, 122')의 상층에는 탄소나노튜브의 성장을 위한 촉매층(124, 124')이 형성되어, 동시에 패터닝된다. 촉매는 Ni, Al, Co, Mo, Pt, Ca, Cr, Ti, Fe, Zr, W, Ir, Y, WSi, CoSi, NiSi, TiSi, TiW 등에서 선택된 하나의 금속물질 또는 이들의 산화물, 혹은 이들의 조합으로 이루어진다. 이와 같은 촉매를 사용하여 탄소나노튜브를 성장시키는 것이 일반적이지만, 반드시 촉매를 사용하여야 하는 것은 아니다. 특히, 하부도전막 패턴(122)에 NH3 플라즈마를 처리해 주면, 그 표면에 다공질의 활성층이 형성되어 촉매를 사용한 경우와 유사하게 탄소나노튜브가 잘 성장될 수 있다.
다음, 도 7(c)를 참조하면, 하부도전막 패턴(122) 및 촉매층(124) 위에 제2 절연막(120)을 형성하고, 제2 절연막에는 제2 콘택홀(126)을 형성하여, 하부도전막의 촉매층(124)이 노출되도록 한다.
노출된 하부도전막의 촉매층으로부터 탄소나노튜브가 성장된다. 탄소나노튜브의 성장은 열 기상화학 증착법(thermal CVD) 또는 플라즈마 화학기상 증착법(PE CVD)에 의해 수행될 수 있으며, 또한 알려지지 않은 다른 방법들에 의해서도 수행될 수 있다. 열 기상화학 증착법의 경우, 공정 온도는 400 ~ 900℃ 정도이며, C2H2, CH4, CO, CO2, 에탄올, 메탄올 등의 가스 혹은 이들이 혼합된 혼합 가스를 Ar, N2, He 등의 캐리어 가스와 함께 반응로 내로 공급한다. 이와 같이 반응로 내로 공급된 탄소함유 가스는 제2 콘택홀(126)의 내부에 노출된 촉매층(124)에 접촉하고, 이에 따라 촉매층(124)으로부터 거의 수직한 방향으로 탄소나노튜브(128)가 성장하게 되어 제2 콘택홀(126)을 충진시키게 된다.
도 7(d)를 참조하면, 제2 절연막(120)의 상부 및 탄소나노튜브(128) 상에 2성분계 물질인 전이금속 산화막(132)을 형성하여, 전이금속 산화막과 탄소나노튜브가 전기적으로 연결되도록 한다. 전이금속 산화물은 NiO, TiO2, ZrO2, HfO2, Nb2O5, CoO2 및 CrO2으로 구성된 그룹에서 선택된 적어도 하나의 산화물을 포함한다. 바람직하게는, 전이금속 산화물은 Li, Cr, Ca 및 La으로 구성된 그룹에서 선택된 적어도 하나의 원소가 도핑된 것이다.
한편, 금속촉매를 이용하여 탄소나노튜브를 성장시키는 경우, 탄소나노튜브의 상부에는 탄소나노튜브의 성장에 사용된 금속촉매가 존재하게 된다. 따라서 촉매가 전이금속인 경우는 별도의 전이금속 산화막을 형성할 필요가 없고, 단지 탄소나노튜브의 성장에 사용된 금속촉매를 산화시키는 방법으로 얻을 수 있다.
또한, 전이금속 산화막(132)을 형성하기 전에 탄소나노튜브의 성장에 사용된 금속촉매를 제거할 수도 있다. 금속촉매가 포함된 탄소나노튜브 상부 일부를 전면 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing)로 금속촉매를 제거하여, 탄소나노튜브가 노출되도록 한다. 도 7(c) 및 도 7(d)는 금속촉매를 제거한 경우를 도시한 것이다.
전이금속 산화막(132, 132') 상에 상부전극(134, 134')을 형성하고, 전이금속 산화막(132, 132') 및 상부전극(134, 134')을 패터닝하여 데이터 저장영역(130)과 금속배선(M0)을 형성한다. 상부전극(134)은 Ni, Al, Co, Mo, Pt, Fe, Zr, Cr, Ca, Ti, Y, Ir, La, W, Nb, Hf, Cu 등에서 선택된 어느 하나 혹은 이들의 산화물, 이들의 조합으로 이루어진다.
이후, 데이터 저장영역(130) 상에 제3 절연막(미도시)을 형성하고, 제 3절연막(미도시)에는 제3 콘택홀(미도시)이 형성된다. 제3 콘택홀(미도시)을 통해 그 상부의 배선층(미도시)과 연결된다.
이상에서는 도 7(d)의 프로그램 저장영역(130)이 전이금속 산화막/상부전극의 구조를 갖는 것을 설명하였으나, 이에 한정되지 않는다. 도 8(a) 내지 도 8(b)는 본 발명의 다른 실시예에 의한 산화물 저항 기억 소자의 제조공정을 설명하기 위한 개략적 단면도들이다.
본 실시예에 의한 산화물 저항 기억 소자는 나노튜브를 형성하기 전 단계(도 8(a))까지는 도 7(a) 내지 도 7(b)의 공정과 유사하게 진행된다.
도 8(a)를 참조하면, 접촉 저항 및 동장 특성을 향상시키기 위하여 전이금속 산화막의 형성 전에 하부전극(131)을 형성하여, 하부전극/전이금속 산화막/상부전극 구조로 프로그램 저장영역(130)을 만들 수 있다. 하부전극(131)은 Ni, Al, Co, Mo, Pt, Fe, Zr, Cr, Ca, Ti, Y, Ir, La, TiN, TiAlN 등에서 선택된 어느 하나 혹은 이들의 산화물, 이들의 조합으로 이루어진다.
도 7(c)와는 달리, 탄소나노튜브(128)는 제 2절연막(120)의 상부표면보다 약간 낮게 형성되도록 한다. 하부전극 형성 전에 금속촉매가 포함된 탄소나노튜브 상부 일부를 전면 에치백(Etch Back)하여 금속촉매를 제거하여, 탄소나노튜브의 상부가 노출되도록 한다. 탄소나노튜브의 높이는 성장 시간을 조절하거나 탄소나노튜브 형성 후 전면 에치백 량으로 조절할 수 있다.
한편, 하부전극(131)은 그 상부면이 제2 절연막(120)의 상부표면과 동일한 높이가 되도록 한다. 이를 위하여, 하부전극(131)을 증착하여 제2 콘택홀(126)을 채운 후, 전면 에치백 혹은 CMP(Chemical Mechanical Polishing) 방법으로 하부전극을 식각한다.
하부전극(131)으로 TiN, TiAlN, TaN, TaAlN 등의 질화막 또는 Ir, Ru 등을 사용하면, 확산방지막으로도 기능을 하게 된다. 즉, 하부전극(131) 상부에 형성되는 전이금속 산화막(132)의 산소에 의하여 탄소나노튜브가 산화되어 탄소나노튜브의 특성이 변화되는 것을 방지하는 것이다.
이상에서는 하부전극 형성 전에, 탄소나노튜브 성장을 위한 금속촉매를 제거하는 것을 설명하였으나, 이에 한정되지 않고 탄소나노튜브 상부에 남겨진 금속촉매를 하부전극으로 사용할 수도 있다.
도 8(b)를 참조하면, 도 7(d)와 유사한 공정으로 프로그램 저장영역(130)을 형성한다. 이후, 데이터 저장영역(130) 상에 또 다른 절연막 및 콘택홀을 형성하 고, 이것을 통해 그 상부의 배선층과 연결된다.
도 9(a) 내지 도 9(b)는 본 발명의 다른 실시예에 의한 산화물 저항 기억 소자의 제조공정을 설명하기 위한 개략적 단면도들이다.
도 8(b)의 경우는 탄소나노튜브(128) 상의 하부전극(131)이 제2 절연막(120)의 상부표면과 동일한 높이에 형성되는 것인 반면, 도 9는 하부전극(131)이 제2 절연막(120)의 상부표면보다 낮게 위치한다.
도 9(a)를 참조하면, 도 7(c) 공정 단계에서 하부전극(131)의 상부면이 제2 절연막(120)의 상부표면보다 낮게 위치하도록 한다. 탄소나노튜브의 높이는 성장 시간을 조절하거나 탄소나노튜브 형성 후 전면 에치백 량으로 조절할 수 있다. 이후, 도 9(b)를 참조하면, 제2 콘택홀(126) 및 제2 절연막(120)의 상부면에 전이금속 산화막(132)을 증착하고 상부전극(134)을 형성한 후, 패터닝하여 프로그램 저장영역(130)을 형성한다.
탄소나노튜브 성장을 위한 금속촉매는 하부전극의 형성 전의 에치백으로 제거할 수도 있으나, 이에 한정되지 않고 탄소나노튜브 상부에 남겨진 금속촉매 자체를 하부전극으로 사용할 수도 있다.
도 10(a) 내지 도 10(b)는 본 발명의 다른 실시예에 의한 산화물 저항 기억 소자의 제조공정을 설명하기 위한 개략적 단면도들이다.
도 10(a)는 하부전극(131)이 제2 절연막(120)의 상부표면보다 높게 돌출되도록 위치한다. 도 10a를 참조하면, 도 7(c) 공정 단계에서 탄소나노튜브(128)가 제2 절연막(120)의 상부표면 위로 돌출될 때까지 성장시킨다. 도 10(b)를 참조하면, 돌출된 탄소나노튜브 및 제2 절연막(120) 상에 산화막과 같은 절연막을 증착하고 전면 에치백하여, 돌출된 탄소나노튜브의 측면에 절연 스페이서(미도시)를 형성한다. 다음, 하부전극(131)을 증착한다. 도 10(b)에서는 하부전극이 탄소나노튜브 상에만 존재하는 것으로 도시되어 있지만, 실제로는 제2 절연막(120) 상에도 존재한다. 그러나, 절연 스페이서에 의하여, 제2 절연막 상의 하부전극은 탄소나노튜브에 연결되지 않는다. 그 위에 전이금속 산화막(132)을 증착하고 상부전극(134)을 형성한 후, 패터닝하여 프로그램 저장영역(130)을 형성한다.
탄소나노튜브 성장을 위한 금속촉매는 하부전극의 형성 전의 에치백으로 제거할 수도 있으나, 이에 한정되지 않고 탄소나노튜브 상부에 남겨진 금속촉매 자체를 하부전극으로 사용할 수도 있다.
도 11(a) 내지 도 11(b)는 본 발명의 본 발명의 다른 실시예에 의한 산화물 저항 기억 소자의 제조공정에 따른 개략적 단면도들이다.
도 7(a)와 유사한 공정으로, 제1 절연막(210) 및 제1 콘택홀(212, 212')을 형성하고, 제1 콘택홀(212, 212') 내에는 텅스텐 플러그(214, 214')를 충진시킨다.
도 11(a)를 참조하면, 제1 절연막(210)의 상부에는 텅스텐 플러그(214, 214')와 연결되는 하부도전막 패턴(231, 231')이 형성된다. 하부도전막 패턴(231, 213')은 W, Ti, Mo, Ta, TiSi, Poly Si, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, TiON, TiAlON, WON, TaON, Pt, Ru, Ir, R, Os, Pd 등에서 선택된 하나 또는 이들의 조합으로 이루어진다.
하부도전막 패턴(231, 231')의 상층에는 하부도전막 패턴을 하부전극으로 하여, 전이금속 산화막(232, 232')을 형성한다. 전이금속 산화물은 NiO, TiO2, ZrO2, HfO2, Nb2O5, CoO2 및 CrO2으로 구성된 그룹에서 선택된 적어도 하나의 산화물을 포함한다. 바람직하게는, 전이금속 산화물은 Li, Cr, Ca 및 La으로 구성된 그룹에서 선택된 적어도 하나의 원소가 도핑된 것이다.
다음, 전이금속 산화막(232, 232')의 상부에 탄소나노튜브의 성장을 위한 금속촉매층(234, 234')이 형성된다. 촉매는 Ni, Al, Co, Mo, Pt, Ca, Cr, Ti, Fe, Zr, W, Ir, Y, WSi, CoSi, NiSi, TiSi, TiW 등에서 선택된 하나의 물질 또는 이들의 산화물, 혹은 이들의 조합으로 이루어진다. 금속촉매층은 전이금속 산화막(232)의 상부전극의 기능을 한다.
이후, 하부도전막(231, 231')/전이금속 산화막(232, 232')/금속촉매층(234, 234')을 동시에 패터닝하여, 프로그램 저장영역(230)과 금속배선(M0)을 형성한다.
도 11(b)를 참조하면, 금속촉매층(234) 위에 제2 절연막(220)을 형성하고, 제2 절연막에는 제2 콘택홀(226)을 형성하여, 금속촉매층(234)이 노출되도록 한다. 노출된 금속촉매층(234)으로부터 탄소나노튜브(228)가 성장되어 제2 콘택홀(226)을 충진시키게 된다. 탄소나노튜브의 성장 방법은 도 7(c)의 공정과 동일하거나 유사하며, 탄소나노튜브 상부의 금속촉매는 필요에 따라 제거될 수도 있다.
탄소나노튜브 상부 및 제 2절연막(220) 상부표면에 금속 배선층(240)을 형성하여, 탄소나노튜브(228)와 전기적으로 연결되도록 한다.
이 실시예에서는 전이금속 산화막 상부에 형성된 금속촉매로부터 탄소나노튜브가 성장되는 것을 설명하고 있으나 이에 한정되지 않는다. 즉, 금속촉매 없이 전이금속 산화막을 촉매로 하여 탄소나노튜브가 성장될 수 있다. 전이금속 산화물 자체가 탄소나노튜브의 성장을 위한 촉매로서 기능하기 때문이다. 이에 따라, 별도의 금속촉매 형성을 위한 공정이 필요 없고, 전이금속 산화막 및 탄소나노튜브를 연속되는 단순한 공정으로 형성할 수 있다.
도 12(a) 내지 도 12(c)는 본 발명의 본 발명의 다른 실시예에 의한 산화물 저항 기억 소자의 제조공정에 따른 개략적 단면도들이다.
도 12(a)를 참조하면, 잘 알려진 바와 같이, 기판(302)의 셀 어레이에는 소자분리막(미도시)에 의해 MOSFET을 위한 활성 영역이 서로 분리된다. 활성 영역에는 소스 영역(304) 및 드레인 영역(306)과, 절연막에 의해 소스 영역 및 드레인 영역과 이격되는 게이트 전극(308)이 형성되어 MOSFET을 구성한다. 소스 영역 및 드레인 영역의 소정 영역에는 통상적인 공정으로 CoSi, TiSi, WSi, NiSi 등과 같은 실리사이드막(307, 307')을 형성한다.
이러한 구조의 기판 상에 제1 절연막(310)이 형성되고, 제1 절연막(310)에는 제1 콘택홀(312. 312')이 형성되어 실리사이드막(307, 307')이 노출된다. 노출된 실리사이드막(307, 307')을 촉매로 하여 탄소나노튜브(314, 314')를 성장하여, 제1 콘택홀(312, 312')을 충진시키게 된다. 탄소나노튜브의 성장 방법은 도 7(c)의 공정과 동일하거나 유사하며, 탄소나노튜브 상부의 금속촉매는 필요에 따라 제거될 수도 있다.
탄소나노튜브(314, 314')의 상부면에 하부전극(331, 331')을 형성한다. 하부전극(331')은 Ni, Nb, Ti, Zr, Hf, Co, Fe, Cu, Al, Cr, TiN, TiAlN 등에서 선택된 어느 하나 혹은 이들의 조합으로 이루어진다. 하부전극(331)은 그 상부면이 제1 절연막(310)의 상부표면과 동일한 높이가 되도록 한다. 이를 위하여, 하부전극 증착하여 제1 콘택홀을 채운 후, 전면 에치백 혹은 CMP(Chemical Mechanical Polishing) 방법으로 하부전극을 식각한다.
이러한 하부전극(331)으로 TiN, TiAlN, TaN, TaAlN, Ir, Ru 등을 사용하면, 확산방지막으로도 기능을 하게 된다. 즉, 하부전극(331) 상부에 형성되는 전이금속 산화막(132)의 산소에 의하여 탄소나노튜브가 산화되어 탄소나노튜브의 특성이 변화되는 것을 방지하는 것이다.
도 12(b)를 참조하면, 하부전극(331') 상부에 금속배선(M0)을 형성하여 패터닝한다. 금속배선(M0) 부분만을 덮는 절연막(미도시)을 형성한 후, 하부전극(331)의 상부에 연결되는 전이금속 산화막(332)을 형성한다. 전이금속 산화물은 NiO, TiO2, ZrO2, HfO2, Nb2O5, CoO2 및 CrO2으로 구성된 그룹에서 선택된 적어도 하나의 산화물을 포함한다. 바람직하게는, 전이금속 산화물은 Li, Cr, Ca 및 La으로 구성된 그룹에서 선택된 적어도 하나의 원소가 도핑된 것이다.
다음, 전이금속 산화막(332)의 상부에 탄소나노튜브의 성장을 위한 금속촉매층(334)이 형성된다. 촉매는 Ni, Al, Co, Mo, Pt, Ca, Cr, Ti, Fe, Zr, W, Ir, Y, WSi, CoSi, NiSi, TiSi, TiW 등에서 선택된 하나 또는 이들의 산화물, 혹은 이들의 조합으로 이루어진다. 한편, 금속촉매층은 전이금속 산화막(332)의 상부전극의 기능을 한다.
이후, 하부전극(331)/전이금속 산화막(332)/금속촉매층(334)을 동시에 패터닝하여, 프로그램 저장영역(330)을 형성한다.
도 12(c)를 참조하면, 금속촉매층(334) 위에 제2 절연막(320)을 형성하고, 제2 절연막에는 제2 콘택홀(326)을 형성하여, 금속촉매층(334)이 노출되도록 한다. 노출된 금속촉매층(334)으로부터 탄소나노튜브(328)가 성장되어 제2 콘택홀(326)을 충진시키게 된다. 탄소나노튜브의 성장 방법은 도 7(c)의 공정과 동일하거나 유사하며, 탄소나노튜브 상부의 금속촉매는 필요에 따라 제거될 수도 있다.
제2 절연막(320) 상부표면에 금속 배선층(340)을 형성하여, 탄소나노튜브(328)와 전기적으로 연결되도록 한다.
이 실시예에서는 전이금속 산화막 상부에 형성된 금속촉매로부터 탄소나노튜브가 성장되는 것을 설명하고 있으나 이에 한정되지 않는다. 즉, 금속촉매 없이 전이금속 산화막을 촉매로 하여 탄소나노튜브가 성장될 수 있다. 전이금속 산화물 자체가 탄소나노튜브의 성장을 위한 촉매로서 기능하기 때문이다. 이에 따라, 별도의 금속촉매 형성을 위한 공정이 필요 없고, 전이금속 산화막 및 탄소나노튜브를 연속되는 단순한 공정으로 형성할 수 있다.
도 13(a) 내지 도 13(b)는 본 발명의 다른 실시예에 의한 산화물 저항 기억 소자의 제조방법을 설명하기 위한 개략적 단면도이다.
도 13(a)을 참조하면, 잘 알려진 바와 같이, 기판(402)의 셀 어레이에는 소 자분리막(미도시)에 의해 MOSFET을 위한 활성 영역이 서로 분리된다. 활성 영역에는 소스 영역(404) 및 드레인 영역(406)과, 절연막에 의해 소스 영역(404) 및 드레인 영역(406)과 이격되는 게이트 전극(408)이 형성되어 MOSFET을 구성한다.
소스 영역 및 드레인 영역의 소정 영역에 통상적인 공정으로 CoSi, TiSi, WSi, NiSi 등과 같은 실리사이드막(407, 407')을 형성한다. 기판의 전면에 절연막(미도시)을 증착하고 소스 영역(404)의 소정 영역을 노출시킨 후, 노출된 부분에 TiN, TiAlN, TaN, TaAlN 등의 산소 확산방지막을 형성하고, 전이금속 산화막(432)을 형성하여 전이금속 산화막이 소스 영역과 전기적으로 연결되도록 한다. 확산방지막은 전이금속 산화막(432)이 소스 영역(404)을 산화시킬 수 있어 콘택 불량이 발생할 수 있기 때문에, 이를 방지하기 위하여 형성하는 것이다. 확산방지막은 전이금속 산화막의 하부전극으로도 기능을 한다. 전이금속 산화물은 NiO, TiO2, ZrO2, HfO2, Nb2O5, CoO2 및 CrO2으로 구성된 그룹에서 선택된 적어도 하나의 산화물을 포함한다. 바람직하게는, 전이금속 산화물은 Li, Cr, Ca 및 La으로 구성된 그룹에서 선택된 적어도 하나의 원소가 도핑된 것이다.
다음, 전이금속 산화막(432)의 상부에 탄소나노튜브의 성장을 위한 금속 촉매층(434)이 형성된다. 촉매는 Ni, Al, Co, Mo, Pt, Ca, Cr, Ti, Fe, Zr, W, Ir, Y, WSi, CoSi, NiSi, TiSi, TiW 등에서 선택된 하나 또는 이들의 산화물, 혹은 이들의 조합으로 이루어진다. 한편, 금속 촉매층(434)은 전이금속 산화막(432)의 상부전극의 기능을 한다.
이후, 하부전극(431)/전이금속 산화막(432)/금속촉매층(434)을 동시에 패터닝하여, 프로그램 저장영역(430)을 형성한다.
도 13(b)를 참조하면, 이러한 구조의 기판 상에 절연막(410)을 형성하고, 절연막(410)에는 콘택홀(412, 412')을 형성하여 금속촉매층(434) 및 금속실리사이드막(407')이 노출되도록 한다. 노출된 금속촉매층(434)과 금속실리사이드막(407')을 촉매로 하여 탄소나노튜브(414, 414')를 성장시켜, 콘택홀(412, 412')을 충진시킨다. 탄소나노튜브의 성장 방법은 도 7(c)의 공정과 동일하거나 유사하며, 탄소나노튜브 상부의 금속촉매는 필요에 따라 제거될 수도 있다.
다음, 탄소나노튜브 및 절연막 상부에 통상적인 공정으로 배선층(440, M0)을 형성하여 탄소나노튜브와 전기적으로 연결시킨다.
한편, 이상의 실시예들에서는 본 발명의 탄소나노튜브와 절연막 형성 단계가 절연막에 콘택홀을 형성하고 난 후, 콘택홀에 노출된 하부도전막 패턴, 하부전극, 전이금속 산화막 등의 촉매로부터 탄소나노튜브를 성장시키는 공정을 설명하였으나, 이에 한정되지 않는다.
하나의 예를 들면, 위와 같이 콘택홀 내부에 탄소나노튜브를 충진시킨 다음, 콘택홀과 탄소나노튜브 사이의 공간을 지지 절연막으로 채운다. 지지 절연막은 USG, SOG 등과 같은 물질이 이용될 수 있으며, 탄소나노튜브를 물리적으로 지지하는 역할을 한다.
또 다른 방법으로, 하부도전막 패턴, 하부전극, 전이금속 산화막 등에 포함된 촉매로부터 탄소나노튜브를 성장시키고, 그 위의 전면에 절연막을 증착한다. 이 방법은 콘택홀 형성을 위한 별도의 사진 식각 공정없이, 자기정열(self-align)되도록 형성할 수 있는 장점이 있다.
전술한 마지막 두가지 공정에 의하면, 절연막에 의해 탄소나노튜브의 상부표면이 잘 노출되지 않을 수 있다. 이러한 경우에는, 전면 에치백 혹은 CMP 등의 방법으로 식각하여 탄소나노튜브를 노출시키고, 그 상부에 형성될 전도성 물질들이 전기적으로 연결될 수 있도록 하여야 한다.
또한, 이상의 실시예들에서는 전이금속 산화막을 상부전극과 동시에 패터닝하는 것을 설명하였으나, 이에 한정되지 않고 상부전극만을 패터닝하여 전극을 형성하여도 된다.(도 5 참조)
이상의 본 발명에 따르면, 산화물 기억 소자를 고집적화할 수 있음과 동시에, 산화물 저항 기억 소자 자체의 저항을 증가시켜 소비전력을 보다 감소시킬 수 있다.
또한, 프로그램 저장에 이용되는 전이금속 산화물 또는 금속실리사이드막을 탄소나노튜브 성장을 위한 촉매물질로 사용함으로써, 별도의 촉매층을 구비하지 않아 보다 단순한 방법 및 구조로 산화물 기억 소자를 구성할 수 있다.

Claims (37)

  1. 기판;
    상기 기판 상에 배치되되, 탄소나노튜브의 성장을 위한 촉매를 포함하는 하부도전막 패턴;
    상기 기판 및 상기 하부도전막 패턴 상에 형성되고, 상기 하부도전막 패턴의 상부면의 적어도 일부분이 노출되도록 하는 개구부를 갖는 절연막;
    상기 노출된 하부도전막 패턴 상부면의 개구부에 충진된 탄소나노튜브;
    상기 절연막의 상부면에 배치되되, 상기 탄소나노튜브의 상부면과 중첩되는 전이금속 산화막 패턴; 및
    상기 전이금속 산화막 패턴 상에 배치된 상부전극을 포함하는 산화물 저항 기억 소자.
  2. 제1항에 있어서,
    상기 탄소나노튜브의 성장을 위한 촉매는 금속촉매로 구성되는 산화물 저항 기억 소자.
  3. 제2항에 있어서,
    상기 금속촉매는 Ni, Al, Co, Mo, Pt, Y, Ir, Fe, Cr, Ca, La, Ti, W, WSi, CoSi, NiSi, TiSi 및 TiW으로 구성된 그룹에서 선택된 적어도 하나를 포함하는 산 화물 저항 기억 소자.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 탄소나노튜브와 상기 전이금속 산화막 패턴의 사이에 형성된 하부전극을 더 포함하는 산화물 저항 기억 소자.
  5. 제4항에 있어서,
    상기 하부전극의 상부면은 상기 절연막의 상부표면보다 낮게 위치하는 산화물 저항 기억 소자.
  6. 제4항에 있어서,
    상기 하부전극의 상부면은 상기 절연막의 상부표면보다 높게 돌출된 산화물 저항 기억 소자.
  7. 제4항에 있어서,
    상기 하부전극은 산소의 확산을 방지하는 확산방지막인 산화물 저항 기억 소자.
  8. 제1항에 있어서,
    상기 전이금속 산화물은 NiO, TiO2, ZrO2, HfO2, Nb2O5, CoO2 및 CrO2으로 구성된 그룹에서 선택된 적어도 하나의 산화물을 포함하는 산화물 저항 기억 소자.
  9. 제8항에 있어서,
    상기 전이금속 산화물은 Li, Cr, Ca 및 La으로 구성된 그룹에서 선택된 적어도 하나의 원소가 도핑된 산화물 저항 기억 소자.
  10. 기판;
    상기 기판 상에 배치되되, 전이금속 산화막을 포함하는 하부도전막 패턴;
    상기 기판 및 상기 하부도전막 패턴 상에 형성되고, 상기 하부도전막 패턴 상부의 적어도 일부분이 노출되도록 하는 개구부를 갖는 절연막;
    상기 노출된 하부도전막 패턴 상부면의 개구부에 충진된 탄소나노튜브; 및
    상기 절연막의 상부면에 배치되되, 상기 탄소나노튜브의 상부면과 중첩되는상부도전막 패턴을 포함하는 산화물 저항 기억 소자.
  11. 제10항에 있어서,
    상기 하부도전막 패턴은 그 상부에 배치된 탄소나노튜브 형성용 금속촉매층을 더 포함하는 산화물 저항 기억 소자.
  12. 기판;
    상기 기판의 소정 영역에 형성되되, 불순물로 도핑된 불순물 영역;
    상기 불순물 영역의 소정 영역에 형성된 금속실리사이드막;
    상기 기판 및 금속실리사이드막 상에 형성되고, 상기 금속실리사이드막 상부표면의 적어도 일부분이 노출되도록 하는 제1 개구부를 갖는 제1 절연막;
    상기 노출된 금속실리사이드막 상부의 제1 개구부에 충진되되, 상기 금속실리사이드막을 촉매로 하여 성장된 탄소나노튜브; 및
    상기 제1 절연막의 상부면에 배치되되, 상기 탄소나노튜브의 상부면에 중첩되는 제1 도전막 패턴을 포함하는 산화물 저항 기억 소자.
  13. 제12항에 있어서,
    상기 제1 도전막 패턴은 전이금속 산화막, 그 상하부에 각각 형성된 상부전극 및 하부전극으로 구성된 산화물 저항 기억 소자.
  14. 제13항에 있어서,
    상기 상부전극은 탄소나노튜브 형성용 촉매물질을 포함하여 구성되며,
    상기 제1 절연막 및 상기 제1 도전막 패턴 상에 형성되고, 상기 상부전극 상부표면의 적어도 일부분이 노출되도록 하는 제2 개구부를 갖는 제2 절연막;
    상기 노출된 상부전극 상부의 상기 제2 개구부에 충진되되, 상기 상부전극의 촉매물질을 촉매로 하여 성장된 탄소나노튜브; 및
    상기 제2 절연막의 상부면에 배치되되, 상기 탄소나노튜브와 중첩되는 제2 도전막 패턴을 더 포함하는 산화물 저항 기억 소자.
  15. 기판;
    상기 기판의 소정 영역에 형성되되, 불순물로 도핑된 불순물 영역;
    상기 불순물 영역의 소정 영역에 형성되는 산소의 확산을 방지하기 위한 확산방지막, 및 그 상부의 전이금속 산화막;
    상기 기판 및 상기 전이금속 산화막 상에 형성되고, 상기 전이금속 산화막 상부표면의 적어도 일부분이 노출되도록 하는 개구부를 갖는 절연막;
    상기 노출된 전이금속 산화막 상부의 상기 개구부에 충진된 탄소나노튜브; 및
    상기 절연막의 상부면에 배치되되, 상기 탄소나노튜브와 중첩되는 도전막 패턴을 포함하는 산화물 저항 기억 소자.
  16. 기판 상에, 탄소나노튜브의 성장을 위한 촉매층을 포함하는 하부도전막 패턴을 형성하는 단계;
    상기 하부도전막의 촉매층에 의해 기판에 수직인 방향으로 성장된 탄소나노튜브와 이를 둘러싸는 절연막을 형성하는 단계;
    상기 절연막 상부면에 상기 탄소나노튜브와 중첩되는 전이금속 산화막을 형성하여, 전이금속 산화막과 탄소나노튜브를 전기적으로 연결하는 단계; 및
    상기 전이금속 산화막 상에 상부전극을 형성하고, 상부전극을 패터닝하는 단계를 포함하는 산화물 저항 기억 소자 제조방법.
  17. 제16항에 있어서,
    상기 촉매층은 상기 하부도전막에 NH3 플라즈마를 처리하여 생성되는 산화물 저항 기억 소자 제조방법.
  18. 제16항에 있어서,
    상기 촉매층은 상기 하부도전막 상에 증착된 금속촉매층인 산화물 저항 기억 소자 제조방법.
  19. 제18항에 있어서,
    상기 전이금속 산화막은 탄소나노튜브의 형성에 사용된 금속촉매의 산화에 의해 생성되는 산화물 저항 기억 소자 제조방법.
  20. 제16항에 있어서,
    상기 탄소나노튜브와 이를 둘러싸는 절연막을 형성하는 단계는,
    상기 기판 및 상기 하부도전막 패턴 상에 절연막을 형성하고, 상기 절연막에 상기 하부도전막 패턴의 적어도 일부분을 노출시키는 개구부를 형성한 후, 상기 노 출된 하부도전막 패턴 상부의 개구부에 탄소나노튜브를 형성하는 산화물 저항 기억 소자 제조방법.
  21. 제20항에 있어서,
    상기 개구부와 탄소나노튜브 사이의 공간을 채워 탄소나노튜브의 외부를 감싸도록 하는 지지 절연막을 형성하는 단계를 더 포함하는 산화물 저항 기억 소자 제조방법.
  22. 제16항에 있어서,
    상기 탄소나노튜브와 이를 둘러싸는 절연막을 형성하는 단계는,
    상기 하부도전막의 촉매층에 의해 기판에 수직인 방향으로 탄소나노튜브를 성장시키고, 그 전면에 절연막을 형성하는 산화물 저항 기억 소자 제조방법.
  23. 제21항 또는 제22항에 있어서,
    상기 절연막을 전면 식각하여, 상기 탄소나노튜브의 상부면이 노출되도록 하는 단계를 더 포함하는 산화물 저항 기억 소자 제조방법.
  24. 제23항에 있어서,
    상기 절연막 상에 상기 노출된 탄소나노튜브의 상부면과 중첩되도록 하는 하부전극을 형성하는 단계를 더 포함하고,
    상기 전이금속 산화막은 상기 하부전극을 개재하여 탄소나노튜브와 연결되는 산화물 저항 기억 소자 제조방법.
  25. 제24항에 있어서,
    상기 하부전극은 산소확산을 방지하는 확산방지막인 산화물 저항 기억 소자 제조방법.
  26. 기판 상에 전이금속 산화막을 포함하는 하부도전막 패턴을 형성하는 단계;
    상기 하부도전막에 수직인 방향으로 성장된 탄소나노튜브와 이를 둘러싸는 절연막을 형성하는 단계; 및
    상기 절연막 상부면에 상기 탄소나노튜브와 중첩되는 상부도전막 패턴을 형성하여, 상부도전막 패턴과 탄소나노튜브를 전기적으로 연결시키는 단계를 포함하는 산화물 저항 기억 소자 제조방법.
  27. 제26항에 있어서,
    상기 탄소나노튜브와 이를 둘러싸는 절연막을 형성하는 단계는,
    상기 기판 및 상기 하부도전막 패턴 상에 절연막을 형성하고, 상기 절연막에 상기 하부도전막 패턴의 적어도 일부분을 노출시키는 개구부를 형성한 후, 상기 전이금속 산화막을 촉매로 하여 상기 노출된 하부도전막 패턴 상부의 개구부에 탄소나노튜브를 형성하는 산화물 저항 기억 소자 제조방법.
  28. 제27항에 있어서,
    상기 개구부와 탄소나노튜브 사이의 공간을 채워 탄소나노튜브의 외부를 감싸도록 하는 지지 절연막을 형성하는 단계를 더 포함하는 산화물 저항 기억 소자 제조방법.
  29. 제26항에 있어서,
    상기 탄소나노튜브와 이를 둘러싸는 절연막을 형성하는 단계는,
    상기 전이금속 산화막을 촉매로 하여 상기 하부도전막 패턴 상부에 수직인 방향으로 탄소나노튜브를 성장시키고, 그 전면에 절연막을 형성하는 산화물 저항 기억 소자 제조방법.
  30. 제28항 또는 제29항에 있어서,
    상기 절연막을 전면 식각하여, 상기 탄소나노튜브의 상부면이 노출되도록 하는 단계를 더 포함하는 산화물 저항 기억 소자 제조방법.
  31. 제26항에 있어서,
    상기 전이금속 산화막의 상부에 탄소나노튜브 성장을 위한 금속촉매층을 형성하는 단계를 더 포함하는 산화물 저항 기억 소자 제조방법.
  32. 기판 상의 소정 영역에 불순물을 도핑하여 불순물 영역을 형성하는 단계;
    상기 불순물 영역의 소정 영역에 금속실리사이드막을 형성하는 단계;
    상기 기판 및 금속실리사이드막 상에 제1 절연막을 형성하고, 상기 금속실리사이드막 상부표면의 적어도 일부분이 노출되도록 하는 제1 개구부를 형성하는 단계;
    상기 노출된 금속실리사이드막 상부의 제1 개구부에 상기 금속실리사이드막을 촉매로 하여 탄소나노튜브를 성장시키는 단계; 및
    상기 제1 절연막의 상부면에 상기 탄소나노튜브와 중첩되는 제1 도전막 패턴을 형성하는 단계를 포함하는 산화물 저항 기억 소자 제조방법.
  33. 제32항에 있어서,
    상기 제1 개구부와 탄소나노튜브 사이의 공간을 채워 탄소나노튜브의 외부를 감싸도록 하는 지지 절연막을 형성하는 단계를 더 포함하는 산화물 저항 기억 소자 제조방법.
  34. 제33항에 있어서,
    상기 지지 절연막을 전면 식각하여, 상기 탄소나노튜브의 상부면이 노출되도록 하는 단계를 더 포함하는 산화물 저항 기억 소자 제조방법.
  35. 제32항에 있어서,
    상기 제1 도전막은 전이금속 산화막, 그 상하부에 각각 형성된 상부전극 및 하부전극으로 구성된 산화물 저항 기억 소자 제조방법.
  36. 제35항에 있어서,
    상기 상부전극은 탄소나노튜브 형성용 촉매물질을 포함하여 구성되며,
    상기 제1 절연막 및 상기 제1 도전막 패턴 상에 제2 절연막을 형성하고, 상기 상부전극 상부표면의 적어도 일부분이 노출되도록 하는 제2 개구부를 형성하는 단계;
    상기 노출된 상부전극 상부의 제2 개구부에 상기 상부전극의 촉매물질로부터 탄소나노튜브를 성장시키는 단계; 및
    상기 제2 절연막의 상부면에 상기 탄소나노튜브와 중첩되는 제2 도전막 패턴을 형성하는 단계를 더 포함하는 산화물 저항 기억 소자 제조방법.
  37. 기판 상의 소정 영역에 불순물을 도핑하여 불순물 영역을 형성하는 단계;
    상기 불순물 영역 상의 소정 영역에 산소의 확산을 방지하기 위한 확산방지막 및 그 상부의 전이금속 산화막을 포함하는 하부도전막을 형성하고 패터닝하는 단계;
    상기 기판 및 하부도전막 패턴 상에 절연막을 형성하고, 하부도전막 패턴의 적어도 일부분이 노출되도록 하는 개구부를 형성하는 단계;
    상기 노출된 전이금속 산화막 상부의 개구부에 탄소나노튜브를 형성하는 단 계; 및
    상기 절연막의 상부면에 상기 탄소나노튜브와 중첩되는 상부도전막 패턴을 형성하는 단계를 포함하는 산화물 저항 기억 소자 제조방법.
KR1020050043124A 2005-05-23 2005-05-23 금속 산화물 저항 기억소자 및 그 제조방법 KR100645064B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050043124A KR100645064B1 (ko) 2005-05-23 2005-05-23 금속 산화물 저항 기억소자 및 그 제조방법
US11/419,986 US20060263289A1 (en) 2005-05-23 2006-05-23 Metal oxide resistive memory and method of fabricating the same
US12/533,793 US20090302302A1 (en) 2005-05-23 2009-07-31 Metal oxide resistive memory and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050043124A KR100645064B1 (ko) 2005-05-23 2005-05-23 금속 산화물 저항 기억소자 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR100645064B1 true KR100645064B1 (ko) 2006-11-10

Family

ID=37448494

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050043124A KR100645064B1 (ko) 2005-05-23 2005-05-23 금속 산화물 저항 기억소자 및 그 제조방법

Country Status (2)

Country Link
US (2) US20060263289A1 (ko)
KR (1) KR100645064B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008063353A1 (de) * 2008-09-18 2010-04-15 Hynix Semiconductor Inc., Icheon Widerstandsspeicherbauelement und Verfahren zu seiner Herstellung
US9178144B1 (en) 2014-04-14 2015-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell with bottom electrode
KR101573146B1 (ko) 2013-09-30 2015-12-01 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 측방향으로 오프셋된 ｂｅｖａ/ｔｅｖａ를 갖는 ｒｒａｍ 셀 구조
US9209392B1 (en) 2014-10-14 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell with bottom electrode

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100674144B1 (ko) * 2006-01-05 2007-01-29 한국과학기술원 탄소 나노 튜브를 이용한 상변화 메모리 및 이의 제조 방법
KR100684908B1 (ko) * 2006-01-09 2007-02-22 삼성전자주식회사 다수 저항 상태를 갖는 저항 메모리 요소, 저항 메모리 셀및 그 동작 방법 그리고 상기 저항 메모리 요소를 적용한데이터 처리 시스템
EP2062307B1 (en) * 2006-08-31 2015-08-19 Imec Method for controlled formation of the resistive switching material in a resistive switching device and devices obtained thereof
US7881092B2 (en) * 2007-07-24 2011-02-01 Rising Silicon, Inc. Increased switching cycle resistive memory element
US8154003B2 (en) * 2007-08-09 2012-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive non-volatile memory device
JP5469159B2 (ja) * 2008-04-11 2014-04-09 サンディスク スリーディー，エルエルシー カーボンナノチューブ可逆抵抗スイッチング素子を含むメモリセルおよびその形成方法
US8467224B2 (en) * 2008-04-11 2013-06-18 Sandisk 3D Llc Damascene integration methods for graphitic films in three-dimensional memories and memories formed therefrom
US8129704B2 (en) * 2008-05-01 2012-03-06 Intermolecular, Inc. Non-volatile resistive-switching memories
TW201021161A (en) * 2008-07-18 2010-06-01 Sandisk 3D Llc Carbon-based resistivity-switching materials and methods of forming the same
KR101614449B1 (ko) * 2009-01-22 2016-04-21 삼성전자주식회사 전이 금속/탄소 나노튜브 복합체 및 이의 제조 방법
US9099537B2 (en) * 2009-08-28 2015-08-04 International Business Machines Corporation Selective nanotube growth inside vias using an ion beam
JP2011066285A (ja) * 2009-09-18 2011-03-31 Toshiba Corp 不揮発性記憶素子および不揮発性記憶装置
JP4913190B2 (ja) * 2009-09-24 2012-04-11 株式会社東芝 不揮発性記憶装置
KR20110106712A (ko) * 2010-03-23 2011-09-29 삼성전자주식회사 상변화 메모리 소자 및 그의 제조방법
US8241944B2 (en) * 2010-07-02 2012-08-14 Micron Technology, Inc. Resistive RAM devices and methods
KR101195462B1 (ko) * 2010-09-27 2012-10-30 에스케이하이닉스 주식회사 반도체 패키지 및 이의 제조방법
RU2468471C1 (ru) * 2011-04-07 2012-11-27 Государственное образовательное учреждение высшего профессионального образования "Петрозаводский государственный университет" Способ получения энергонезависимого элемента памяти
CN102306705A (zh) * 2011-09-16 2012-01-04 北京大学 一种大容量多值阻变存储器
US8791445B2 (en) 2012-03-01 2014-07-29 Intermolecular, Inc. Interfacial oxide used as switching layer in a nonvolatile resistive memory element
US8860001B2 (en) * 2012-04-09 2014-10-14 Freescale Semiconductor, Inc. ReRAM device structure
US8907314B2 (en) 2012-12-27 2014-12-09 Intermolecular, Inc. MoOx-based resistance switching materials
US9047940B2 (en) 2013-01-10 2015-06-02 Intermolecular, Inc. Resistive random access memory cells having variable switching characteristics
KR20160010432A (ko) * 2013-05-15 2016-01-27 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 저항성 메모리 소자용 나노와이어의 나노채널 어레이
US9246094B2 (en) 2013-12-26 2016-01-26 Intermolecular, Inc. Stacked bi-layer as the low power switchable RRAM
US9865655B2 (en) * 2015-12-15 2018-01-09 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell structure with resistance-change material and method for forming the same
US10121660B2 (en) 2016-08-18 2018-11-06 Samsung Electronics Co., Ltd. Method for fabricating semiconductor device
CN110635025B (zh) * 2018-06-25 2023-09-22 中芯国际集成电路制造(上海)有限公司 纳米管随机存储器及其形成方法
CN110544742B (zh) * 2019-08-29 2022-03-29 华中科技大学 一种铁电相变混合存储单元、存储器及操作方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000057498A1 (en) * 1999-03-25 2000-09-28 Energy Conversion Devices, Inc. Electrically programmable memory element with improved contacts
DE10006964C2 (de) * 2000-02-16 2002-01-31 Infineon Technologies Ag Elektronisches Bauelement mit einer leitenden Verbindung zwischen zwei leitenden Schichten und Verfahren zum Herstellen eines elektronischen Bauelements
US20020074658A1 (en) * 2000-12-20 2002-06-20 Chien Chiang High-resistivity metal in a phase-change memory cell
US6440763B1 (en) * 2001-03-22 2002-08-27 The United States Of America As Represented By The Secretary Of The Navy Methods for manufacture of self-aligned integrally gated nanofilament field emitter cell and array
JP4229648B2 (ja) * 2002-06-25 2009-02-25 富士通株式会社 電子デバイスの製造方法
US7326979B2 (en) * 2002-08-02 2008-02-05 Unity Semiconductor Corporation Resistive memory device with a treated interface
KR100560659B1 (ko) * 2003-03-21 2006-03-16 삼성전자주식회사 상변화 기억 소자 및 그 제조 방법
KR100982419B1 (ko) * 2003-05-01 2010-09-15 삼성전자주식회사 탄소나노튜브를 이용한 반도체 소자의 배선 형성 방법 및이 방법에 의해 제조된 반도체 소자
TW200517042A (en) * 2003-11-04 2005-05-16 Hon Hai Prec Ind Co Ltd Heat sink
KR100558548B1 (ko) * 2003-11-27 2006-03-10 삼성전자주식회사 상변화 메모리 소자에서의 라이트 드라이버 회로 및라이트 전류 인가방법
US7374793B2 (en) * 2003-12-11 2008-05-20 International Business Machines Corporation Methods and structures for promoting stable synthesis of carbon nanotubes
US7265050B2 (en) * 2003-12-12 2007-09-04 Samsung Electronics Co., Ltd. Methods for fabricating memory devices using sacrificial layers
KR100583155B1 (ko) * 2003-12-29 2006-05-23 주식회사 하이닉스반도체 하프늄, 란탄늄 및 산소가 혼합된 유전막을 구비한캐패시터 및 그 제조 방법
US20050167655A1 (en) * 2004-01-29 2005-08-04 International Business Machines Corporation Vertical nanotube semiconductor device structures and methods of forming the same
JP4448356B2 (ja) * 2004-03-26 2010-04-07 富士通株式会社 半導体装置およびその製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008063353A1 (de) * 2008-09-18 2010-04-15 Hynix Semiconductor Inc., Icheon Widerstandsspeicherbauelement und Verfahren zu seiner Herstellung
KR101573146B1 (ko) 2013-09-30 2015-12-01 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 측방향으로 오프셋된 ｂｅｖａ/ｔｅｖａ를 갖는 ｒｒａｍ 셀 구조
US9425392B2 (en) 2013-09-30 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell structure with laterally offset BEVA/TEVA
US10199575B2 (en) 2013-09-30 2019-02-05 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell structure with laterally offset BEVA/TEVA
US10700275B2 (en) 2013-09-30 2020-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell structure with laterally offset BEVA/TEVA
US11723292B2 (en) 2013-09-30 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. RRAM cell structure with laterally offset BEVA/TEVA
US9178144B1 (en) 2014-04-14 2015-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell with bottom electrode
US9209392B1 (en) 2014-10-14 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell with bottom electrode

Also Published As

Publication number Publication date
US20090302302A1 (en) 2009-12-10
US20060263289A1 (en) 2006-11-23

Similar Documents

Publication Publication Date Title
KR100645064B1 (ko) 금속 산화물 저항 기억소자 및 그 제조방법
KR100873878B1 (ko) 상변화 메모리 유닛의 제조 방법 및 이를 이용한 상변화메모리 장치의 제조 방법
US7332370B2 (en) Method of manufacturing a phase change RAM device utilizing reduced phase change current
TWI443819B (zh) 具有雙下部電極之相變記憶體裝置及其製造方法
KR100896180B1 (ko) 선택적으로 성장된 상변화층을 구비하는 상변화 메모리소자 및 그 제조방법
EP2202816B1 (en) Method for manufacturing a resistive switching memory device
US7642622B2 (en) Phase changeable memory cells and methods of forming the same
US7910398B2 (en) Phase-change memory device and method of manufacturing the same
KR100504701B1 (ko) 상변화 기억 소자 및 그 형성 방법
JP5422231B2 (ja) 不揮発性半導体記憶装置及びその製造方法
US7989259B2 (en) Methods of manufacturing phase-changeable memory devices including upper and lower electrodes
CN1819297B (zh) 侧壁有源接脚存储器及其制造方法
US7651906B2 (en) Integrated circuit devices having a stress buffer spacer and methods of fabricating the same
JP5775288B2 (ja) 半導体装置
US20030209746A1 (en) Integrated circuit memory devices having memory cells therein that utilize phase-change materials to support non-volatile data retention and methods of forming same
US8133758B2 (en) Method of fabricating phase-change memory device having TiC layer
CN101197318A (zh) 制造存储单元的自对准空洞及底电极的方法
KR101598378B1 (ko) 메모리 소자의 형성 방법
JP2006344948A (ja) 相変化記憶素子及びその製造方法
TWI532138B (zh) 具有導電結構的半導體元件及其形成方法
JP5464148B2 (ja) 抵抗変化素子
KR100583967B1 (ko) 이중 캐핑막을 갖는 상변화 기억소자 및 그 제조방법
KR20080023013A (ko) 산화물을 함유하는 하부 전극을 갖는 상변화 기억 셀의제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee