CN106252505B - Rram器件和方法 - Google Patents
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Abstract
本发明涉及具有电阻式随机存取存储器(RRAM)单元的集成电路以及形成这样的RRAM单元的相关方法。在一些实施例中，RRAM单元包括通过RRAM电介质彼此分隔开的底电极和顶电极。底电极侧壁和顶电极侧壁彼此垂直对准，并且RRAM介电侧壁从底电极侧壁和顶电极侧壁向回凹进。本发明的实施例还涉及RRAM器件和方法。
Description
技术领域
本发明的实施例涉及集成电路器件，更具体地，涉及RRAM器件和方法。
背景技术
许多现代电子器件包含配置为存储数据的电子存储器。电子存储器可以是易失性存储器或非易失性存储器。易失性存储器仅在通电时存储数据，而非易失性存储器能够当断电时保持数据。由于电阻式随机存取存储器(RRAM)的简单的结构以及与CMOS逻辑的兼容性，电阻式随机存取存储器(RRAM)是用于下一代非易失性存储器的一种有前景的候选。RRAM单元包括具有可变电阻的介电数据存储层。介电数据存储层的电阻电平可以在不同电阻状态之间可逆地切换，每种电阻状态对应于不同数据状态，从而允许RRAM单元存储数字数据。
发明内容
本发明的实施例提供了一种集成电路器件，包括：底电极，由下介电层围绕并且具有底电极侧壁；RRAM电介质，具有可变电阻并且设置在所述底电极上方，所述RRAM电介质具有RRAM介电侧壁；顶电极，设置在所述RRAM电介质上方并且具有顶电极侧壁；以及上介电层，设置在所述下介电层上方并且沿着所述底电极和所述顶电极延伸；其中，所述底电极侧壁和所述顶电极侧壁彼此垂直对准，并且所述RRAM介电侧壁从所述底电极侧壁和所述顶电极侧壁向回横向凹进。
本发明的另一实施例提供了一种集成电路器件，包括：衬底，包括具有源极区和漏极区的晶体管；下金属互连层，设置在所述衬底上方并且通过一系列接触件和通孔电连接至所述晶体管的所述漏极区；电阻式随机存取存储器(RRAM)单元，设置在所述下金属互连层上方并且包括：具有底电极侧壁的底电极、具有RRAM介电侧壁的布置在所述底电极上方的RRAM电介质以及布置在所述RRAM电介质上方并且具有顶电极侧壁的顶电极；以及上金属互连层，设置在所述RRAM单元上方并且通过通孔电连接至所述RRAM单元的所述顶电极；其中，所述底电极侧壁和所述顶电极侧壁垂直对准；其中，所述RRAM介电侧壁从所述底电极侧壁和所述顶电极侧壁向回横向凹进。
本发明的又一实施例提供了一种形成集成电路器件的方法，包括：在衬底上方形成底电极层，在所述底电极层上方形成RRAM介电层，以及在所述底电极层上方形成顶电极层；图案化所述顶电极层、所述RRAM介电层和所述底电极层以形成具有垂直对准的侧壁的顶电极、RRAM介电前体和底电极；以及实施蚀刻以使所述RRAM介电前体的侧壁从所述顶电极和所述底电极的侧壁向回凹进。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图1B示出了包括RRAM单元的集成电路器件的一些实施例的截面图。
图2示出了包括电阻式随机存取存储器(RRAM)单元的集成电路器件的一些实施例的截面图。
图3示出了形成包括RRAM单元的集成电路器件的方法的一些实施例的流程图。
图4至图11A和图11B示出了形成包括RRAM单元的集成电路器件的方法的制造工艺的一些实施例的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
电阻式随机存取存储器(RRAM)单元包括布置在两个电极之间的介电数据存储层。取决于施加至电极的电压，介电数据存储层将经受与第一数据状态(例如，‘0’或‘RESET’)相关的高电阻状态和与第二数据状态(例如，‘1’或‘SET’)相关的低电阻状态之间的可逆变化。一旦设置电阻状态，RRAM单元将保持该电阻状态，直到施加另一电压以引起RESET操作(产生高电阻状态)或SET操作(产生低电阻状态)。
量化RRAM单元的性能的一个性能指标是耐久性。RRAM单元的耐久性是在单元退化和开始展示出过量的设置/重置故障之前可以施加至RRAM单元的设置/重置周期的数量。耐久性越大，RRAM单元的性能越好。已经发现，在特定数量的设置/重置周期之后，例如，10000个设置/重置周期，一些RRAM单元的质量退化，增加的周期通常产生增大的数量的设置和/或重置故障。已经注意到的一个现象是，随着增加的周期，‘RESET’状态趋向于‘SET’状态。换句话说，介电数据存储层不期望地和有时不可逆地从高电阻状态(例如，‘RESET’状态)偏移至低电阻状态(例如，‘SET’状态)。该偏移的一个原因是：由于电场密度在SET/RESET操作期间在RRAM单元的边缘处变得集中，随着时间的推移，介电数据存储层趋于变成结晶。一旦形成，该结晶区表示通过介电数据存储层的泄漏路径，这引起至低电阻状态的该偏移并且降低RRAM单元随时间的耐久性。
因此，本发明涉及改进的RRAM器件和使施加的电场在介电数据存储层上方更加均匀的相应的制造方法。这防止结晶并且改进RRAM耐久性能。在一些实施例中，RRAM器件包括具有顶电极和底电极的RRAM单元，顶电极和底电极由具有可变电阻的RRAM电介质分隔开。在RRAM电介质的每一侧，底电极侧壁和顶电极侧壁垂直对准，从而使得通过对准的电极对施加至RRAM电介质的电场在横向方向上是均匀的并且不在RRAM电介质的外边缘处集中。此外，外部RRAM电介质侧壁从底电极侧壁和顶电极侧壁向回凹进，从而提供RRAM电介质中的进一步改进的电场均匀性。
图1A示出了根据一些实施例的包括RRAM单元111的集成电路器件100a的截面图。
集成电路器件100a设置在衬底101上方并且包括由下层间介电(ILD)层104围绕的下金属互连层102和邻接上ILD层120的上金属互连层124。在一些实施例中，下ILD层104和上ILD层120可以包括二氧化硅(SiO2)、低k介电材料或极低k(ELK)介电材料。RRAM单元111设置在下金属互连层102和上金属互连层124之间，并且包括电连接至下金属互连层102的底电极106和电连接至上金属互连层124的顶电极114。底电极106和顶电极114可以包括钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)或这些的一个或多个层或其他金属复合膜。底电极106和顶电极114由RRAM电介质110分隔开。底电极侧壁105s和顶电极侧壁113s垂直对准。RRAM介电侧壁109s从底电极侧壁105s和顶电极侧壁113s向回凹进。在一些实施例中，RRAM电介质110包括配置为经受高电阻状态和低电阻状态之间的可逆相变的具有可变电阻的材料。例如，RRAM电介质110可以包括过渡金属氧化物，包括氧化铪(HfOx)、氧化铝(AlOx)、氧化钽(TaOx)或诸如氧化铪铝(HfAlO)的其他复合组合的一个或多个层。
在一些实施例中，覆盖层112可以设置在RRAM电介质110和顶电极114之间。覆盖层112具有比RRAM电介质110低的氧浓度，并且配置为从RRAM电介质110提取氧以促进RRAM电介质110内的电阻变化。在各个实施例中，覆盖层112可以包括钛(Ti)、铪(Hf)、铂(Pt)、钌(Ru)或其他复合金属膜。硬掩模116可以设置在顶电极114上。硬掩模116的侧壁与顶电极侧壁113s垂直对准。在一些实施例中，覆盖层112的侧壁也可以与顶电极114和硬掩模116的侧壁对准。在一些实施例中，硬掩模116可以包括氮氧化硅(SiON)、二氧化硅(SiO2)、碳化硅(SiC)、氮化硅(SiNx)或其他复合介电膜。
在一些实施例中，RRAM单元111还包括围绕底电极106的下介电层108和设置在下介电层108上方的上介电层118。上介电层118沿着底电极侧壁105s和顶电极侧壁113s连续地延伸以及位于硬掩模116上面。在一些实施例中，上介电层118还包括向内延伸超出底电极侧壁105s和顶电极侧壁113s的横向突出件115。气隙126将横向突出件115与RRAM电介质110分隔开。气隙126设置在RRAM电介质110的***区域处的覆盖层112的下侧和底电极106的上表面之间。
在一些实施例中，上介电层118将顶电极114和RRAM电介质110与围绕上金属互连层124的上ILD层120分隔开。在一些实施例中，上金属通孔122设置为穿过上介电层118内的孔并且连接顶电极114和上金属互连层124。例如，在一些实施例中，下介电层108和上介电层118可以包括彼此相同的材料或彼此不同的材料，并且可以由碳化硅(SiC)、氮化硅(SiNx)或复合介电膜的一个或多个层构成。
通过将底电极106和顶电极114布置为垂直对准且具有彼此相同的宽度，在读取和/或写入操作期间施加至RRAM介电层110的外边缘的电场变得更加均匀，并且减小或消除了电场尖峰或集中。此外，由于RRAM电介质110具有比底电极和顶电极(分别为106、114)小的宽度，即使在顶电极侧壁113s和底电极侧壁105s之间仍存在一些电场集中。介电层110从这些侧壁向回横向凹进的事实去除了在该外边缘附近形成结晶(和相应的泄漏路径)的传统的介电层的有问题的区域。因此，RRAM电介质110从底电极106和顶电极114向内凹进，从而提供两个电极之间的有效隔离并且同时防止不想要的结晶和改进RRAM器件的耐久性。
图1B示出根据一些实施例的包括RRAM单元111的集成电路器件100b的另一实施例的截面图。与包括沿着RRAM介电侧壁109s的气隙126的图1A的集成电路器件100a相反，图1B的集成电路器件100b具有上介电层118，上介电层118具有直接邻接RRAM介电侧壁109s的横向突出件117。再者，由于RRAM电介质110的侧壁从底电极和顶电极(分别为106、114)的最外侧壁向回横向凹进，横向突出件117位于最外电极侧壁之间的区域中并且最易受电场集中的影响，并且电场集中限于横向凹进的介电层110的外边缘。这降低了介电层110中的结晶的可能性并且改进了RRAM器件的耐久性。
如图1B所示，在一些实施例中，从RRAM介电侧壁109s至顶电极侧壁113s的横向凹进距离d1大于5纳米(nm)并且小于50nm，在一些实施例中，介于约5nm和20nm之间。在一些实施例中，从RRAM介电侧壁109s至顶电极侧壁113s的横向凹进距离d1与电极宽度d2的比率在从约1:20至约1:5的范围内。
在一些实施例中，底电极106包括下部106a和上部106b。下部106a由下介电层108围绕，并且上部106b由上介电层118围绕。下部106a可以具有弯曲或锥化的下侧壁103s。该下侧壁弯曲或锥化可以通过从下介电层108的底面至下介电层108的顶面测量的角度证明，该角度小于90°，更具体地，约45°。在一些实施例中，与上部106b的宽度d2相比，下部106a可以具有相对较小的宽度d3。下部106a可以用作将上部106b连接至下面的下金属互连层102的通孔。上部106b可以具有与顶电极侧壁113s垂直对准的上侧壁107s，并且可以具有平坦的上表面。上部106b可以具有与顶电极114相同的宽度d2。
在一些实施例中，底电极106可以包括至少两层导电材料。在一些实施例中，在底电极106和下面的下金属互连层102之间设置扩散阻挡层(未示出)以防止由下金属互连层102和底电极106之间的扩散引起的对底电极106的污染和损害。虽然已经关于图1B阐述了距离和角度，但是将理解，这些距离和角度不是限制性的，并且相应的距离(例如，宽度)和角度也以非限制性方式适用于图1A的集成电路器件100a。
图2示出了根据一些额外的实施例的包括RRAM单元201(诸如图1A或图1B的RRAM单元111)的集成电路器件200的截面图。
如图2所示，RRAM单元201可以设置在半导体衬底206上方，在半导体衬底206上，晶体管207布置在隔离区203之间。晶体管207包括源极区221、漏极区239、栅电极233和栅极电介质237。RRAM单元201布置在互连结构211中，互连结构211由彼此水平层压并且通过通孔彼此连接的交替的金属层和介电层构成。用于操作RRAM单元201的源极线213(SL)通过设置在一个或多个ILD层208内的接触件219、第一金属互连线217和第一金属通孔215连接至源极区221。形成用于寻址RRAM单元201的字线235(WL)，并且字线235电连接至栅电极233。RRAM单元201的底电极106通过接触件205、第一、第二、第三和第四金属线202A-202D以及形成在金属线202A-202D之间的金属通孔222A-222D连接至漏极区239。上金属通孔122将RRAM单元201的顶电极114连接至与设置在ILD层226内的第五金属互连层224对应的位线。
顶电极114和底电极106的侧壁垂直对准，并且RRAM电介质110和覆盖层112设置在它们之间。RRAM介电侧壁从顶电极114和底电极106的侧壁向回凹进。下介电层108围绕底电极106，并且上介电层118邻接下介电层108且覆盖RRAM电介质110、覆盖层112和顶电极114。由于RRAM电介质110的侧壁从底电极和顶电极(分别为106、114)的最外侧壁向回横向凹进，电场集中限于介电层110的最外边缘。这降低了RRAM介电层110中的结晶的可能性并且改进了RRAM器件的耐久性。
图3示出了形成包括RRAM单元的集成电路器件的方法300的一些实施例的流程图。
虽然公开的方法300在下文中示出和描述为一系列的步骤或事件，但是将理解，这些步骤或事件的示出的顺序不应解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了本文中示出和/或描述的那些之外的其他步骤或事件同时发生。此外，并非所有示出的步骤对于实施本文中描述的一个或多个方面或实施例都是必需的。此外，本文中示出的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中实施。
在步骤302中，在衬底上方形成底电极层，在底电极层上方形成RRAM介电层，并且在RRAM介电层上方形成顶电极层。
在步骤304中，图案化顶电极层、RRAM介电层和底电极层以分别形成顶电极、RRAM介电前体和底电极。顶电极的侧壁、RRAM介电前体的侧壁和底电极的侧壁彼此垂直对准。
在步骤306中，实施蚀刻以使RRAM介电侧壁从顶电极侧壁和底电极侧壁向回横向凹进。
在步骤308中，形成共形顶介电层。共形顶介电层邻接底电极的暴露侧壁，邻接顶电极的暴露侧壁并且位于顶电极层的顶面上面。
在步骤310中，形成电连接至顶电极的上金属互连层。
图4至图11A和图11B示出了根据一些实施例的示出形成包括RRAM单元的集成电路器件的方法的一系列截面图。虽然关于方法300描述了图4至图11A和图11B，但是将理解，图4至图11A和图11B中公开的结构不限于这样的方法，而是可以单独作为独立于该方法的结构。
图4至图7示出了对应于步骤302的截面图400、500、600、700的一些实施例。
如图4的截面图400所示，在衬底101上面的下ILD层104内形成下金属互连层102。下ILD层104可以采取氧化物、低k电介质或极低k电介质的形式。在一些实施例中，下金属互连层102可以设置在诸如先前图2中示出的互连结构内，图2示出对应于第四金属层M4的下金属互连层102的实例。在下金属互连层102和下ILD层104上方形成下介电层108。在一些实施例中，下介电层108可以包括氮化硅(SiN)、碳化硅(SiC)或类似的复合介电膜。在一些实施例中，可以通过汽相沉积技术(例如，物理汽相沉积、化学汽相沉积等)形成下介电层108。在一些实施例中，可以通过在下ILD层104上方形成诸如光刻胶掩模的掩模(未示出)和在掩模位于适当的位置的情况下蚀刻下ILD层104以在下ILD层104中形成开口来形成下金属互连层102。然后沉积金属(例如，铜、铝等)以填充开口，并且实施平坦化工艺以去除过量的金属以形成下金属互连层102。
如图5的截面图500所示，在下金属互连层102上面的位置处形成穿过下介电层108的通孔开口504。在一些实施例中，光刻胶掩模502形成在下介电层108上方并且具有对应于将形成的通孔开口504的开口。然后施加蚀刻剂506以去除下介电层108的暴露部分。在一些实施例中，可以通过诸如等离子体蚀刻的干蚀刻工艺形成通孔开口504，但是在其他实施例中，可以使用湿蚀刻。通过调整等离子体蚀刻中使用的功率和反应气体的流量，可以控制通孔开口504的侧壁轮廓。在一些实施例中，形成锥形或圆形侧壁103s以促进随后可靠地用导电材料填充通孔开口504。作为实例，通孔开口504的侧壁可以展示出从下介电层108的底面至下介电层108的顶面测量的约45°的角度。
如图6的截面图600所示，去除光刻胶掩模502，并且底电极层602形成在通孔开口504内且延伸在下介电层108上方。在沉积底电极层602之前，可以在下金属互连层102上以及沿着通孔开口504的侧壁103s可选择地形成扩散阻挡层(未示出)以防止下金属互连层102和底电极层602之间的扩散。可以通过沉积一个或多个导电层以及随后的诸如化学机械抛光的平坦化工艺形成底电极层602。在各个实施例中，底电极层602可以包括金属氮化物(例如，氮化钛(TiN)、氮化钽(TaN))或金属(例如，钛(Ti)或钽(Ta))。
如图7的截面图700所示，在底电极层602上方连续地形成RRAM介电层710、可选择的覆盖层712、顶电极层714和硬掩模层716以形成未图案化的RRAM堆叠件711。
在一些实施例中，硬掩模层716可以包括含氧电介质，诸如氧化硅(SiO2)或氮氧化硅(SiON)。在其他实施例中，硬掩模层716可以基本上没有氧，诸如氮化硅(SiN)、碳化硅(SiC)或基本上没有氧的复合介电膜。在一些实施例中，RRAM介电层710可以包括具有可变电阻的高k介电材料。例如，在一些实施例中，可以改变RRAM介电层710中的氧的水平以相应地改变RRAM介电层710的电阻状态。例如，在高电阻状态中，介电层710可以灌注有氧以包括金属氧化物组分，诸如氧化铪(HfOx)、氧化锆(ZrOx)、氧化铝(AlOx)、氧化镍(NiOx)、氧化钽(TaOx)或氧化钛(TiOx)；而在低电阻状态中，介电层710可以被剥夺氧以包括诸如钛(Ti)、铪(Hf)、铂(Pt)、钌(Ru)和/或铝(Al)的金属。在一些实施例中，可选择的覆盖层712可以包括取决于其电阻状态的金属或金属氧化物组分；实例是钛(Ti)、铪(Hf)、锆(Zr)、锗(Ge)或铯(Ce)。在一些实施例中，顶电极层714可以包括金属氮化物(例如，氮化钛(TiN)或氮化钽(TaN))或金属(例如，钛(Ti)或钽(Ta))。
图8示出了对应于步骤304的截面图800的一些实施例。
如截面图800所示，在图7的结构上方图案化光刻胶掩模804，并且用图案化的光刻胶掩模804进行蚀刻802以由硬掩模层716(如图7所示)提供硬掩模116。蚀刻802也蚀刻顶电极层714(图7)以提供顶电极114，蚀刻可选择的覆盖层712(图7)以提供覆盖层112，蚀刻RRAM介电层710(图7)以形成RRAM介电前体810，以及蚀刻底电极层602(如图7所示)以形成底电极106，底电极106由上部106b和下部106a构成。蚀刻802也可以向下延伸至下介电层108内。在一些实施例中，蚀刻802可以包括基本上各向异性的一系列干蚀刻工艺。例如，蚀刻802可以包括使用包括CF4、CH2F2、Cl2、BCl3的气体的化学物质和/或其他化学物质的等离子体蚀刻。蚀刻802也可以包括使用氩气(Ar)或其他高能粒子的溅射蚀刻。
图9示出了对应于步骤306的截面图900的一些实施例。
如图9的截面图900所示，实施蚀刻以使RRAM介电侧壁109s从相应的顶电极侧壁113s和底电极侧壁105s向回横向凹进(见箭头d1)。在一些实施例中，该蚀刻是将RRAM介电前体810(如图8所示)转变为RRAM电介质110的湿蚀刻，RRAM电介质110具有从顶电极114的侧壁和底电极106的侧壁向回凹进的RRAM介电侧壁109s。
图10A至图10B示出了对应于步骤308的截面图1000a、1000b的一些实施例。
如图10A的截面图1000a所示，共形上介电层118形成为位于下介电层108上面和沿着底电极的上部106b的上侧壁107s延伸，向内延伸以包围邻近RRAM介电侧壁109s的气隙126，沿着顶电极侧壁113s延伸并且位于硬掩模116的上表面138s上面。在一些实施例中，气隙126具有与处理RRAM单元的处理室相同的低气压。
可选地，如图10的截面图1000b所示，共形上介电层118形成为位于下介电层108上面和沿着底电极的上部106b的上侧壁107s延伸，向内延伸以横向邻接RRAM介电侧壁109s，沿着顶电极侧壁113s延伸并且位于硬掩模116的上表面138s上面。在一些实施例中，通过原子层沉积(ALD)形成共形上介电层118。
图11A至图11B示出了对应于步骤310的截面图1100a、1100b的一些实施例。
如截面图1100a和1100b所示，在上ILD层120内的上介电层118上方形成上金属通孔122和上金属互连层124。上金属通孔122设置为穿过上介电层118并且电连接至顶电极114。
因此，本发明涉及具有RRAM单元的集成电路器件以及相关的形成方法。集成电路的RRAM单元包括由RRAM电介质分隔开的底电极和顶电极。底电极侧壁和顶电极侧壁彼此垂直对准，从而使得在集成电路的操作期间施加的电场是横向均匀的。RRAM介电侧壁从底电极侧壁和顶电极侧壁向回凹进以提供有效隔离。因此，消除了电场的边缘集中，延缓了RRAM电介质的结晶，并且改进了RRAM单元的耐久性。
在一些实施例中，本发明涉及集成电路器件。集成电路器件包括：由下介电层围绕并且具有底电极侧壁的底电极、设置在底电极上方的具有可变电阻的RRAM电介质以及设置在RRAM电介质上方并且具有顶电极侧壁的顶电极。集成电路器件还包括设置在下介电层上方并且沿着底电极和顶电极延伸的上介电层。底电极侧壁和顶电极侧壁彼此垂直对准，并且RRAM介电侧壁从底电极侧壁和顶电极侧壁向回凹进。
在上述集成电路器件中，其中，从所述RRAM介电侧壁至所述底电极侧壁和所述顶电极侧壁的横向凹进距离大于5纳米(nm)。
在上述集成电路器件中，其中，从所述RRAM介电侧壁至所述底电极侧壁或所述顶电极侧壁的横向凹进距离与所述顶电极或所述底电极的电极宽度的比率在从约1:20至约1:5的范围内。
在上述集成电路器件中，其中，所述上介电层包括横向突出件，所述横向突出件向内延伸超出所述底电极侧壁和所述顶电极侧壁并且邻接所述RRAM介电侧壁。
在上述集成电路器件中，其中，气隙设置在所述RRAM介电侧壁和所述上介电层的内侧壁之间。
在上述集成电路器件中，其中，所述底电极包括由所述下介电层围绕的下部和由所述上介电层围绕的上部。
在上述集成电路器件中，其中，所述底电极包括具有圆形或锥形侧壁的下部。
在上述集成电路器件中，其中，所述底电极包括至少两层导电材料，所述导电材料包括钛(Ti)、钽(Ta)、氮化钛(TiN)或氮化钽(TaN)。
在上述集成电路器件中，其中，所述RRAM电介质包括氧化铪铝(HfAlO)、氧化铪(HfOx)、氧化铝(AlOx)或氧化钽(TaOx)的一种或多种。
在上述集成电路器件中，其中，所述上介电层和所述下介电层包括碳化硅(SiC)。
在上述集成电路器件中，还包括：覆盖层，设置在所述RRAM电介质和所述顶电极之间，所述覆盖层的侧壁与所述底电极侧壁和所述顶电极侧壁垂直对准，其中，所述覆盖层具有比所述RRAM电介质低的氧浓度；以及硬掩模，设置在所述顶电极和所述上介电层之间并且具有与所述覆盖层的侧壁垂直对准的侧壁。
在上述集成电路器件中，还包括：覆盖层，设置在所述RRAM电介质和所述顶电极之间，所述覆盖层的侧壁与所述底电极侧壁和所述顶电极侧壁垂直对准，其中，所述覆盖层具有比所述RRAM电介质低的氧浓度；以及硬掩模，设置在所述顶电极和所述上介电层之间并且具有与所述覆盖层的侧壁垂直对准的侧壁，其中，所述覆盖层包括钛(Ti)、铪(Hf)、铂(Pt)或钌(Ru)。
在一些其他实施例中，本发明涉及集成电路器件。集成电路器件包括：包括具有源极区和漏极区的晶体管的衬底、以及设置在衬底上方并且通过一系列接触件和通孔电连接至晶体管的漏极区的下金属互连层。集成电路器件还包括电阻式随机存取存储器(RRAM)单元，RRAM单元设置在下金属互连层上方并且包括：具有底电极侧壁的底电极、具有RRAM介电侧壁的布置在底电极上方的RRAM电介质、以及布置在RRAM电介质上方并且具有顶电极侧壁的顶电极。集成电路器件还包括设置在RRAM单元上方并且通过通孔电连接至RRAM单元的顶电极的上金属互连层。底电极侧壁和顶电极侧壁垂直对准。RRAM介电侧壁从底电极侧壁和顶电极侧壁向回凹进。
在上述集成电路器件中，其中，所述底电极包括具有平坦上表面的上部以及具有比所述上部小的宽度的下部。
在上述集成电路器件中，其中，所述底电极包括具有平坦上表面的上部以及具有比所述上部小的宽度的下部，还包括：下介电层，具有邻接所述底电极的所述下部的相应的弯曲侧壁的弯曲侧壁；以及上介电层，设置在所述下介电层上方和沿着所述底电极的所述上部的侧壁和所述顶电极侧壁连续延伸，以及位于所述顶电极上面。
在上述集成电路器件中，其中，所述底电极包括具有平坦上表面的上部以及具有比所述上部小的宽度的下部，还包括：下介电层，具有邻接所述底电极的所述下部的相应的弯曲侧壁的弯曲侧壁；以及上介电层，设置在所述下介电层上方和沿着所述底电极的所述上部的侧壁和所述顶电极侧壁连续延伸，以及位于所述顶电极上面，其中，所述上介电层包括横向突出件，所述横向突出件向内延伸并且邻接所述RRAM介电侧壁。
在上述集成电路器件中，其中，所述底电极包括具有平坦上表面的上部以及具有比所述上部小的宽度的下部，还包括：下介电层，具有邻接所述底电极的所述下部的相应的弯曲侧壁的弯曲侧壁；以及上介电层，设置在所述下介电层上方和沿着所述底电极的所述上部的侧壁和所述顶电极侧壁连续延伸，以及位于所述顶电极上面，其中，气隙设置在所述RRAM电介质的***区域处的所述顶电极和所述底电极之间，并且将所述RRAM电介质与所述上介电层分隔开。在又其他实施例中，本发明涉及集成电路器件的方法。该方法包括在衬底上方形成底电极层，在底电极层上方形成RRAM介电层，以及在底电极层上方形成顶电极层。该方法还包括图案化顶电极层、RRAM介电层和底电极层以形成具有垂直对准的侧壁的顶电极、RRAM介电前体和底电极。该方法还包括实施蚀刻以使RRAM介电前体的侧壁从顶电极和底电极的侧壁向回横向凹进。
在上述方法中，还包括：形成共形上介电层，所述共形上介电层邻接所述底电极的暴露侧壁，邻接所述顶电极的暴露侧壁以及位于所述顶电极层上面。
在上述方法中，其中，所述共形上介电层通过原子层沉积(ALD)形成并且横向延伸以邻接RRAM电介质的凹进侧壁。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。
Claims (14)
1.一种集成电路器件，包括：
底电极，由下介电层围绕并且具有底电极侧壁；
RRAM电介质，具有可变电阻并且设置在所述底电极上方，所述RRAM电介质具有RRAM介电侧壁；
顶电极，设置在所述RRAM电介质上方并且具有顶电极侧壁；
上介电层，设置在所述下介电层上方并且沿着所述底电极和所述顶电极延伸，其中，所述上介电层包括横向突出件，所述横向突出件向内延伸超出所述底电极侧壁和所述顶电极侧壁并且邻近所述RRAM介电侧壁；
气隙，设置在所述RRAM介电侧壁和所述横向突出件的内侧壁之间；以及
覆盖层，设置在所述RRAM电介质和所述顶电极之间，其中，所述覆盖层具有比所述RRAM电介质低的氧浓度，
其中，所述底电极侧壁和所述顶电极侧壁彼此垂直对准，并且所述RRAM介电侧壁从所述底电极侧壁和所述顶电极侧壁向回横向凹进。
2.根据权利要求1所述的集成电路器件，其中，从所述RRAM介电侧壁至所述底电极侧壁和所述顶电极侧壁的横向凹进距离大于5纳米(nm)。
3.根据权利要求1所述的集成电路器件，其中，从所述RRAM介电侧壁至所述底电极侧壁或所述顶电极侧壁的横向凹进距离与所述顶电极或所述底电极的电极宽度的比率在从1:20至1:5的范围内。
4.根据权利要求1所述的集成电路器件，其中，所述底电极包括由所述下介电层围绕的下部和由所述上介电层围绕的上部。
5.根据权利要求1所述的集成电路器件，其中，所述底电极包括具有圆形或锥形侧壁的下部。
6.根据权利要求1所述的集成电路器件，其中，所述底电极包括至少两层导电材料，所述导电材料包括钛(Ti)、钽(Ta)、氮化钛(TiN)或氮化钽(TaN)。
7.根据权利要求1所述的集成电路器件，其中，所述RRAM电介质包括氧化铪铝(HfAlO)、氧化铪(HfOx)、氧化铝(AlOx)或氧化钽(TaOx)的一种或多种。
8.根据权利要求1所述的集成电路器件，其中，所述上介电层和所述下介电层包括碳化硅(SiC)。
9.根据权利要求1所述的集成电路器件，还包括：
硬掩模，设置在所述顶电极和所述上介电层之间并且具有与所述覆盖层的侧壁垂直对准的侧壁，
其中，所述覆盖层的侧壁与所述底电极侧壁和所述顶电极侧壁垂直对准。
10.根据权利要求9所述的集成电路器件，其中，所述覆盖层包括钛(Ti)、铪(Hf)、铂(Pt)或钌(Ru)。
11.一种集成电路器件，包括：
衬底，包括具有源极区和漏极区的晶体管；
下金属互连层，设置在所述衬底上方并且通过一系列接触件和通孔电连接至所述晶体管的所述漏极区；
电阻式随机存取存储器(RRAM)单元，设置在所述下金属互连层上方并且包括：
具有底电极侧壁的底电极；
具有电阻式随机存取存储器介电侧壁的布置在所述底电极上方的电阻式随机存取存储器电介质；
布置在所述电阻式随机存取存储器电介质上方并且具有顶电极侧壁的顶电极；
具有设置在所述电阻式随机存取存储器电介质和所述顶电极之间的覆盖层；
具有邻接所述底电极的所述下部的相应的弯曲侧壁的弯曲侧壁的下介电层；
设置在所述下介电层上方和沿着所述底电极的所述上部的侧壁和所述顶电极侧壁连续延伸以及位于所述顶电极上面的上介电层，其中，所述上介电层包括横向突出件，所述横向突出件向内延伸并且邻近所述电阻式随机存取存储器介电侧壁；和
设置在所述横向突出件的内侧壁与所述电阻式随机存取存储器介电侧壁之间的气隙，
其中，所述覆盖层具有比所述电阻式随机存取存储器电介质低的氧浓度；以及
上金属互连层，设置在所述电阻式随机存取存储器单元上方并且通过通孔电连接至所述电阻式随机存取存储器单元的所述顶电极；其中，所述底电极侧壁和所述顶电极侧壁垂直对准；
其中，所述电阻式随机存取存储器介电侧壁从所述底电极侧壁和所述顶电极侧壁向回横向凹进。
12.根据权利要求11所述的集成电路器件，其中，所述底电极包括具有平坦上表面的上部以及具有比所述上部小的宽度的下部。
13.根据权利要求11所述的集成电路器件，其中，所述气隙设置在所述电阻式随机存取存储器电介质的***区域处的所述顶电极和所述底电极之间，并且将所述电阻式随机存取存储器电介质与所述上介电层分隔开。
14.一种形成集成电路器件的方法，包括：
在衬底上方形成底电极层，在所述底电极层上方形成RRAM介电层，以及在所述底电极层上方形成顶电极层；
图案化所述顶电极层、所述RRAM介电层和所述底电极层以形成具有垂直对准的侧壁的顶电极、RRAM介电前体和底电极；以及
实施蚀刻以使所述RRAM介电前体的侧壁从所述顶电极和所述底电极的侧壁向回凹进；
形成共形上介电层，所述共形上介电层邻接所述底电极的暴露侧壁，邻接所述顶电极的暴露侧壁以及位于所述顶电极层上面，其中，所述共形上介电层通过原子层沉积(ALD)形成并且向内横向延伸以邻近RRAM电介质的凹进侧壁，存在将所述共形上介电层的向内横向延伸的部分与所述RRAM电介质的凹进侧壁分隔开的气隙。
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