TWI700813B - 記憶體單元及記憶體裝置 - Google Patents

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Abstract

一種記憶體單元，包含電阻式材料層，包括沿著第一方向延伸的第一部分及沿著第二方向延伸的第二部分，其中第一方向及第二方向係彼此不相同；第一電極，耦接至電阻式材料層的第一部分之底表面；以及第二電極，耦接至電阻式材料層的第二部分。

Description

記憶體單元及記憶體裝置
本揭露是關於一種記憶體裝置，且特別是一種電阻式隨機存取記憶體裝置。
近年來，非傳統的非揮發性記憶體(nonvolatile memory，NVM)裝置已出現，如鐵電隨機存取記憶體(ferroelectric random access memory，FRAM)裝置、相變化隨機存取記憶體(phase-change random access memory，PRAM)裝置及電阻式隨機存取記憶體(resistive random access memory，RRAM)裝置。特別是RRAM裝置，其展現在高電阻態及低電阻態間轉換的態樣，相較於NVM裝置，RRAM裝置具有各種優點。此類優點包含，舉例來說，與目前互補式金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)技術兼容的製程、低成本製造、緊密的結構、靈活的擴展性、快速轉換、高積體密度等。
由於積體電路(integrated circuits，ICs)，此積體電路包含RRAM，是越來越強大的，因此期望在積體電路內能有最大的數量的RRAM裝置。一般來說，RRAM 裝置包含具有可變電阻式材料層的上電極(如陽極)及下電極(如陰極)，此可變電阻式材料層係***上電極及下電極之間。因各種因素，在此類的堆疊構型形成的RRAM裝置，可能遇到積體電路中RRAM裝置之最大數量的限制條件。舉例來說，可變電阻式材料層的主動區域一般為平行於上/下電極延伸，且RRAM裝置的數量一般來說係與此類主動區域的數量呈比例。如此，在積體電路給定的範圍內，可積體的RRAM裝置之數量係實質受限的。因此，目前的RRAM裝置及其製造方法係無法全然滿足。
本揭露提出一種記憶體單元，包含電阻式材料層，包括沿著第一方向延伸的第一部分及沿著第二方向延伸的第二部分，其中第一方向及第二方向係彼此不相同；第一電極，耦接至電阻式材料層的第一部分之底表面；以及第二電極，耦接至電阻式材料層的第二部分。
根據本揭露之另一態樣，提出一種記憶體裝置包含：第一電阻式材料層及第二電阻式材料層，其中第一電阻式材料層及第二電阻式材料層藉由介電結構彼此橫向地間隔，其中第一電阻式材料層及第二電阻式材料層之每一者包括水平部分及垂直部分，且其中第一電阻式材料層的垂直部分及第二電阻式材料層的垂直部分之每一者沿著介電結構之各別的側壁延伸，且第一電阻式材料層及第二電阻式材料層的水平部分係朝向相反的方向延伸。
根據本揭露之又一態樣，提出一種記憶體裝置包含：複數個介電結構，係相互橫向地間隔；以及複數個配對，其中配對之每一者包含第一電阻式材料層及第二電阻式材料層，其中每個配對的第一電阻式材料層及第二電阻式材料層係鏡像對稱於介電結構之一者，且第一電阻式材料層的複數個垂直部分及第二電阻式材料層的複數個垂直部分之每一者係沿著介電結構之者的側壁延伸，且第一電阻式材料層的複數個水平部分及第二電阻式材料層的複數個水平部分之每一者係自介電結構之者向外延伸。
100:方法
200/300/400/500:RRAM裝置
202:基材
204:導電特徵
205:主要表面
230:絕緣層
232:介電層
236:圖案化層
237:開口
314:位元線
102/104/106/108/110/112/114/116/118/122:操作
414:下電極
206/208/210/405:介電鰭結構
206-L/208-L/210-L/206-R/208-R/210-R:RRAM層
206S/208S:側壁
206T/208T/210T:頂表面
211/213/215/217/219/221:角隅部
224/224'/409/419:第一覆蓋層
224'-1/226'-1/228'-1:垂直的部分
224'-2/226'-2/228'-2:水平的部分
226/226'/407/417:可變電阻式材料層
228/228'/411/421:第二覆蓋層
234-1/234-2/234-3/234-4/234-5/234-6:凹陷區域
240-1/240-2/240-3/240-4/240-5/240-6/413/423:上電極
302/304/306/308/310/312:選擇電晶體
314:位元線
401/403:RRAM電阻
400-1/400-2/400-3/400-4/400-5/400-6:RRAM單元
當結合隨附圖式閱讀時，自以下詳細描述將最佳地理解本揭露之態樣。應注意，根據工業中之標準實務，圖式中之各特徵並非按比例繪製。實際上，可出於論述清晰之目的任意增減所說明的特徵之尺寸。
〔圖1A〕及〔圖1B〕係繪示根據本揭露之一些實施例之形成半導體裝置的方法之流程圖。
〔圖2A〕、〔圖2B〕、〔圖2C〕、〔圖2D〕、〔圖2E〕、〔圖2F〕、〔圖2G〕、〔圖2H〕、〔圖2I〕、〔圖2J〕及〔圖2K〕係繪示根據本揭露之一些實施例，藉由圖1A及圖1B的方法製造在製程的各階段之半導體裝置的截面圖。
〔圖3〕係繪示根據本揭露之一些實施例，耦接至一或多個電晶體之圖2A至圖2K的半導體裝置之例子的示意圖。
〔圖4〕係繪示根據本揭露之一些實施例，藉由圖1A及圖1B的方法製造的半導體之俯視圖。
〔圖5〕係繪示根據本揭露之一些實施例之圖2A至圖2K的半導體裝置之替換結構的示意圖。
須理解的是，以下揭露提供許多不同實施例或例示，以實施發明的不同特徵。以下敘述之成份和排列方式的特定例示是為了簡化本揭露。這些當然僅是做為例示，其目的不在構成限制。舉例而言，第一特徵形成在第二特徵之上或上方的描述包含第一特徵和第二特徵有直接接觸的實施例，也包含有其他特徵形成在第一特徵和第二特徵之間，以致第一特徵和第二特徵沒有直接接觸的實施例。再者，本揭露可重複使用元件標號/文字符號於不同的實施例中。該重複使用之目的在於簡化與明確敘述內容，而不具決定不同實施例中特定元件或組合的關係。
此外，空間相對性用語，例如「下方(beneath)」、「在...之下(below)」、「低於(lower)」、「在...之上(above)」、「高於(upper)」等，是為了易於描述圖式中所繪示的元素或特徵和其他元素或特徵的關係。空間相對性用語除了圖式中所描繪的方向外，還包含元件在使用或操作時的不同方向。裝置可以其他方式定向(旋轉90度或在其他方向)，而本文所用的空間相對性描述也可以如此解讀。
本揭露提供各種新穎的電阻式隨機存取記憶體(resistive random access memory，RRAM)裝置及其形成方法之實施例。在一些實施例中，本揭露之RRAM裝置包含複數個RRAM電阻，每個RRAM電阻包括L形可變性電阻式材料層。在每個RRAM電阻形成如此的L形可變電阻式材料層可使各自的可變電阻式材料層之主動區域沿著至少兩個不同的方向延伸。換句話說，可變電阻式材料層可包含至少兩個部分，每個部份沿著各自的方向延伸。因此，在一些實施例中，每個RRAM電阻的頂部及下電極可耦合可變電阻式材料層之各自不同的部分。如此，再給定的區域中，若干「可積體的(integrable)」RRAM電阻可實質地增加。
圖1A及1B係依據本揭露之一或多個實施例繪示形成半導體裝置的方法100之流程圖。應注意的是，方法100僅作為例示，並非意指限制本揭露。在一些實施例中，半導體裝置，至少一部分，係RRAM裝置。如本揭露中所應用，RRAM裝置表示任何包含可變電阻式材料層的裝置。應注意的是，圖1A及1B之方法100並非製造完整的RRAM裝置。完整的RRAM裝置可使用互補式金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)技術製造。因此，應理解額外的操作可在圖1A及1B之方法100的之前、之中或之後提供，且一些其他的操作可僅在此簡單的說明。
請參閱圖1A，在一些實施例中，方法100以操作102開始。在操作102中，提供具導電特徵的基材。在一 些實施例中，導電特徵可為金屬材料〔如銅(Cu)〕的水平互連結構形式。在一些實施例中，導電特徵可作為RRAM裝置之複數個RRAM電阻的一般下電極。方法100繼續操作104。在操作104中，形成一個或多個介電鰭結構。在一些實施例中，一個或多個介電鰭結構係形成在導電特徵上。此外，在一些實施例中，此或此些介電鰭結構之每一者沿著垂直的方向延伸，垂直於導電特徵的主要表面，以致於在每個介電鰭結構的側壁及導電特徵的主要表面處之交集處形成角隅部。
方法100繼續操作106。在操作106中，在一個或多個介電鰭結構及基材上形成第一覆蓋層。方法100繼續操作108。在操作108中，在第一覆蓋層上形成可變電阻式材料層。方法100繼續操作110。在操作110中，在可變電阻式材料層上形成第二覆蓋層。在一些實施例中，分別在操作106、108、110中形成的第一覆蓋層、可變電阻式材料層及第二覆蓋層係各自實質共形的且薄的。因此，每個第一覆蓋層、可變電阻式材料層及第二覆蓋層可沿著前述的角隅部(如L形)輪廓，此部分將於後面進一步的細節中討論。
方法100繼續操作112。在操作112中，圖案化第一覆蓋層、可變電阻式材料層及第二覆蓋層。在一些實施例中，在這樣的圖案化操作過程中，除去部分之第一覆蓋層、可變電阻式材料層及第二覆蓋層，其中此部分之第一覆蓋層、可變電阻式材料層及第二覆蓋層係直接耦接至導電特徵及/或基材，且係設置於遠離此或此些介電鰭結構之任一 者。因此，被第一覆蓋層、可變電阻式材料層及第二覆蓋層之個別部分所覆蓋之一個或多個介電鰭結構係彼此橫向地間隔。換句話說，每個一個或多個介電鰭結構可被各自「圖案化」之第一覆蓋層、可變電阻式材料層及第二覆蓋層所覆蓋。此外，圖案化之第一覆蓋層、可變電阻式材料層及第二覆蓋層係彼此橫向地間隔。
請接著參閱圖1B，方法100繼續操作114。在操作114中，於基材上形成絕緣層。在一些實施例中，絕緣層覆蓋導電特徵的主要表面之一部分〔在操作112之後，此部分再暴露(re-exposed)〕及「圖案化」之第二覆蓋層的各自頂表面。方法100繼續操作116。在操作116中，在絕緣層上形成介電層。在一些實施例中，在介電層上形成可選擇的抗反射鍍層(anti-reflective coating，ARC)層。方法100繼續操作118。在操作118中，暴露一個或多個介電鰭結構之各自的頂表面。在一些實施例中，於介電層、絕緣層、第二覆蓋層、可變電阻式材料層及第一覆蓋層的個別部分上可進行研磨製程〔如化學機械研磨(chemical mechanical polishing，CMP)〕，直到一個或多個介電鰭結構的各自頂表面被暴露。方法100繼續操作120。在操作120中，在介電層內形成複數個凹陷區域。在一些實施例中，藉由複數個凹陷區域的其中之一，每個圖案化之第二覆蓋層的部分係被暴露，且透過各自的圖案化第二覆蓋層，每個複數個凹陷區域係耦接至一個圖案化的可變電阻式材料層。方法100繼續操作122。在操作122中，複數個上電極係在凹陷區域各 自地形成。在一些實施例中，藉由以導電材料(如銅)填充各自的凹陷區域，形成每個上電極。因此，透過各自的圖案化第二覆蓋層，每個上電極係耦接至一個圖案化的可變電阻式材料層。在一些實施例中，在操作122後，形成複數個RRAM電阻，此複數個RRAM電阻共用導電特徵作為下電極，此部分將於後面進一步的細節中討論。
在一些實施例中，如圖2A、2B、2C、2D、2E、2F、2G、2H、2I、2J及2K各自所示，其係繪示與方法100之操作相關聯的各個製程階段之半導體裝置(即下述的RRAM裝置200)的截面圖。在一些實施例中，半導體裝置(即下述的RRAM裝置200)可為RRAM裝置。RRAM裝置200可被包含於微處理器、記憶體單元及/或其他積體電路中。此外，圖2A至圖2K係被簡化以作為對本揭露較佳之理解。舉例來說，為了清楚描繪的目的，雖圖式繪示RRAM裝置200，但應理解積體電路(RRAM裝置200形成在其內部)可包含若干未於圖2A至圖2K中繪示的其他裝置，這些裝置可包括電阻、電容、電感及熔絲等。
對應於圖1A的操作102，圖2A係根據本揭露之一些實施例在製程的各階段之一，提供包含具導電特徵204的基材202之RRAM裝置200的截面圖。雖然圖2A繪示的實施例中，此RRAM裝置200僅包含導電特徵204，應理解圖2A繪示的實施例及接下來的圖式僅提供作為描繪的目的。從而，RRAM裝置200可包括任何期望數量的導電特徵，均屬於本揭露之範圍內。
在一些實施例中，基材202係形成在各種裝置特徵(如電晶體的源極、汲極或閘極電極)上的介電材料基材。這樣的介電材料基材202可包含下列至少一者：氧化矽、低介電常數(low-k)材料、其他適合的介電材料或上述之組合。低介電常數材料可包括氟矽酸鹽玻璃(Fluoro-Silicate Glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、摻碳的氧化矽(SiOxCy)、黑鑽石〔Black Diamond®，應用材料公司(Applied Materials,Inc.)，加州(California)的聖塔克拉拉(Santa Clara)〕、乾凝膠(Xerogel)、濕凝膠(Aerogel)、非晶態氟化碳(amorphous fluorinated carbon)、聚對二甲苯(Parylene)、雙苯環丁烯(bis-benzocyclobutenes，BCB)、SiLK〔陶氏化學(Dow Chemical)，密西根州(Michigan)的密德蘭(Midland)〕、聚醯亞胺(Polyimide)及/或其他更進一步摻雜的低介電常數材料。
在此類基材202包含介電材料的實施例中，導電特徵204可為形成在基材202內之水平或垂直的導電結構。舉例來說，導電特徵204可為內連接結構(即水平的導電結構)，或介層窗結構(即垂直的導電結構)。因此，導電特徵204可電性地耦接至電晶體的裝置特徵，例如，電晶體的源極、汲極或閘極特徵，且此電晶體係配置在提供基材202的層之下。在一些實施例中，導電特徵204可由金屬材料形成(如銅、鋁、鎢等)。
如前所述，導電特徵204可作為RRAM裝置200之複數個RRAM電阻的一般下電極。在一些實施例中，當自頂部俯視，導電特徵可形成如條紋以容置複數個RRAM電阻。此外，複數個此類的條紋(其中每個條紋包含複數個RRAM電阻)可個別沿著列或欄配置，以形成RRAM電阻陣列，此RRAM電阻陣列將於下述關於圖4進一步的細節中討論。
對應於圖1A的操作104，圖2B係根據本揭露之一些實施例在製程的各階段之一，形成包含複數個介電鰭結構206、208及210之RRAM裝置200的截面圖。如圖所示，在一些實施例中，在導電特徵204範圍的區域內，形成複數個介電鰭結構206至210。而每個介電鰭結構206至210突伸至導電特徵204的主要表面205外，且沿著垂直方向延伸，垂直於導電特徵204的主要表面205。
如此，在一些實施例中，每個複數個(L形)角隅部可在複數個介電鰭結構206至210的側壁及導電特徵204的主要表面205之交點處形成。舉例來說，角隅部211係形成於介電鰭結構206的一個側壁206S及主要表面205的交點處，而角隅部213係形成於介電鰭結構206的其他側壁206S及主要表面205的交點處；角隅部215係形成於介電鰭結構208的一個側壁208S及主要表面205的交點處，而角隅部217係形成於介電鰭結構208的其他側壁208S及主要表面205的交點處；以及角隅部219係形成於介電鰭結構210的一個側壁210S及主要表面205的交點處，而角隅部221係 形成於介電鰭結構210的其他側壁210S及主要表面205的交點處。
在一些實施例中，介電鰭結構206至210具有任何各種形狀(如多邊形)的截面。換而言之，當自頂部俯視，每個介電鰭結構206至210呈現前述形狀之一。然而，在一些實施例中，每個介電鰭結構的各自之側壁並未直接地相互耦合。因此，在相同介電鰭結構206周圍的角隅部211及213並未彼此直接地耦合；在相同介電鰭結構208周圍的角隅部215及217並未彼此直接地耦合；而在相同介電鰭結構210周圍的角隅部219及221並未彼此直接地耦合。在一些實施例中，每個介電鰭結構206至210可具有外觀比(寬/高)實質約為0.01至0.5。在一些實施例中，每個介電鰭結構206至210的寬度可實質約為70nm；而每個介電鰭結構206至210的高度可實質約為140nm至7000nm。在一些實施例中，在兩個比鄰的介電鰭結構206至210間的空間可實質約為每個介電鰭結構206至210之寬度的兩倍，如實質約為140nm。
在一些實施例中，每個介電鰭結構206至210可由氧化材料形成(如氧化矽)。在一些實施例中，藉由至少下列之一些步驟形成介電鰭結構206至210：使用化學氣相沉積(Chemical Vapor Deposition，CVD)、高密度電漿化學氣相沈積(High-Density Plasma Chemical Vapor Deposition，HDPCVD)、物理氣相沈積(Physical Vapor Deposition，PVD)、旋轉塗佈及/或其他合適的技術，以 在基材202及導電特徵204上沉積氧化材料；以及進行一個或多個圖案化製程(如微影製程、乾式/濕式蝕刻製程、清洗製程、軟/硬烘烤製程等)，以各自地或同時地形成介電鰭結構206至210。
對應於圖1A的操作10，圖2C係根據本揭露之一些實施例在製程的各階段之一，形成包含第一覆蓋層224之RRAM裝置200的截面圖6。如圖所示，第一覆蓋層224係形成，以覆蓋導電特徵204的主要表面205及每個介電鰭結構206至210。在一些實施例中，第一覆蓋層224係實質共形的且薄的(如實質約20nm至50nm的厚度)，因此第一覆蓋層224可沿著每個角隅部211至221的L形。
在一些實施例中，第一覆蓋層224可由下列材料形成，例如金(Au)、鉑(Pt)、釕(Ru)、銥(Ir)、鈦(Ti)、鋁(Al)、銅(Cu)、鉭(Ta)、鎢(W)、銥鉭合金(Ir-Ta)、銦錫氧化物(ITO)，或此些材料的任何合金、氧化物、氮化物、氟化物、碳化物、硼化物或矽化物(如TaN、TiN、TiAlN、TiW)或前述之組合。雖然如圖2C(及接下來的圖式)所示的實施例中，第一覆蓋層224係單層，應注意第一覆蓋層224可包括形成如堆疊之複數個層，其中每個複數個層係由上述之一材料形成，如TaN、TiN等。在一些實施例中，第一覆蓋層224係使用CVD、電漿增強CVD(plasma enhanced CVD，PECVD)、HDPCVD、電感式耦合電漿CVD(inductively-coupled-plasma CVD，ICPCVD)、PVD、旋轉塗佈及/或其他合適的技術，以於基材202、導 電特徵204及複數個介電鰭結構206至210上沉積至少一的上述材料。
對應於圖1A的操作108，圖2D係根據本揭露之一些實施例在製程的各階段之一，形成包含可變電阻式材料層226之RRAM裝置200的截面圖。如圖所示，形成可變電阻式材料層226以覆蓋第一覆蓋層224。在一些實施例中，可變電阻式材料層226係實質共形的且薄的(如實質約2nm至10nm的厚度)，因此可變電阻式材料層226仍可沿著每個角隅部211至221的L形。
在一些實施例中，可變電阻式材料層226係具有阻抗轉換特徵(如可變電阻)。在其他實施例中，可變電阻式材料層226包含根據極性及/或所應用的電脈衝之振幅而顯示的可變電阻為特徵的材料。可變電阻式材料層226包含介電層。依據極性及/或電信號的量值，可變電阻式材料層226可變換為導體或絕緣體。
在一實施例中，可變電阻式材料層226可包含過渡金屬氧化物。過渡金屬氧化物可以MxOy表示，其中M是過渡金屬，O是氧，x是過渡金屬的組成，且y是氧的組成。在一實施例中，可變電阻式材料層226包括ZrO2。適合作為可變電阻式材料層226的其他金屬之例子包含：NiO、TiO2、HfO、ZrO、ZnO、WO3、CoO、Nb2O5、Fe2O3、CuO、CrO2、SrZrO3(摻雜Nb)及/或習知的其他材料。在其他實施例中，可變電阻式材料層226可包含如，舉例來 說，Pr0.7Ca0.3、MnO3等的龐磁阻(colossal magnetoresistance，CMR)基材料。
又在另一個實施例中，可變電阻式材料層226可包含如，舉例來說，聚偏二氟乙烯(polyvinylidene fluoride)及聚(二氟亞乙烯-三氟乙烯)共聚物〔poly(vinylidenefluoride-co-trifluoroethylene)，P(VDF/TrFE)〕的高分子材料。又在另一個實施例中，可變電阻式材料層226可包含如，舉例來說，含銀(Ag)的GeSe之金屬橋接隨機存取記憶體(conductive-bridging random access memory，CBRAM)材料。根據一些實施例，可變電阻式材料層226可包含具有阻抗轉換材料之特徵的複數個層。藉由可變電阻式材料層226的組成(包含前述在MxOy中的x值及y值)、厚度及/或其他技術領域習知的因素，可決定可變電阻式材料層226之設定電壓及/或重設電壓。
在一些實施例中，可變電阻式材料層226可由具有含金屬及氧的前驅物之原子層沉積(atomic layer deposition，ALD)技術形成。在一些實施例中，可使用其他CVD技術。在一些實施例中，藉由PVD技術形成可變電阻式材料層226。PVD技術可例如具有金屬靶及氧與可選擇之氮的供氣至PVD室之濺鍍製程。在一些實施例中，藉由電子束技術形成可變電阻式材料層226。
對應於圖1A的操作110，圖2E係根據本揭露之一些實施例在製程的各階段之一，形成包含第二覆蓋層228 之RRAM裝置200的截面圖。如圖所示，形成第二覆蓋層228以覆蓋於可變電阻式材料層226。在一些實施例中，第二覆蓋層228係實質共形的且薄的(如實質約20nm至50nm的厚度)，因此第二覆蓋層228可沿著每個角隅部211至221的L形。
在一些實施例中，第二覆蓋層228可由第一覆蓋層224實質相同的材料形成。因此，第二覆蓋層228可由下列材料形成，例如，舉例來說，金(Au)、鉑(Pt)、釕(Ru)、銥(Ir)、鈦(Ti)、鋁(Al)、銅(Cu)、鉭(Ta)、鎢(W)、銥鉭合金(Ir-Ta)、銦錫氧化物(ITO)，或此些材料的任何合金、氧化物、氮化物、氟化物、碳化物、硼化物或矽化物(如TaN、TiN、TiAlN、TiW)或前述之組合。雖然在圖2E所示之實施例中，第二覆蓋層228係單層，應注意第二覆蓋層228可包括形成如堆疊之複數個層，其中每個複數個層係由上述之一材料形成，如TaN、TiN等。在一些實施例中，第二覆蓋層228係使用CVD、PECVD、HDPCVD、ICPCVD、PVD、旋轉塗佈及/或其他合適的技術，以於可變電阻式材料層226上沉積至少一的上述材料。
對應於圖1A的操作112，圖2F係根據本揭露之一些實施例在製程的各階段之一具有圖案化的第一覆蓋層224、可變電阻式材料層226及第二覆蓋層228之RRAM裝置200的截面圖。根據一些實施例，可變電阻式材料層226及第二覆蓋層228係被圖案化，以移除各自的水平部分之部分(圖2F虛線所示)，此水平部分之部分距離各自的介電鰭結 構206至210較遠。如此，各自「圖案化」的第一覆蓋層224’、可變電阻式材料層226’及第二覆蓋層228’覆蓋的每個介電鰭結構206係可以被再暴露的主要表面205之部分填充的距離，彼此橫向地間隔開。這些「圖案化」的第一覆蓋層224’、可變電阻式材料層226’及第二覆蓋層228’係彼此橫向地間隔開。在一些實施例中，圖案化的第一覆蓋層224’、可變電阻式材料層226’及第二覆蓋層228’仍可沿著每個角隅部211至221的L形。
更具體地，在一些實施例中，圖案化的第一覆蓋層224’、可變電阻式材料層226’及第二覆蓋層228’可每個包含兩個垂直部分及兩個水平部分，此兩個垂直部分係沿著覆蓋的介電鰭結構(如206、208、210等)的側壁(如206S、208S、210S等)，而此兩個水平部分係各自耦合此兩個垂直部分且直接地接觸導電特徵204。為了清楚的目的，以覆蓋在介電鰭結構206的圖案化的第一覆蓋層224’、可變電阻式材料層226’及第二覆蓋層228’作為代表例，圖案化的第一覆蓋層224’包含各自沿著側壁206S延伸之兩個垂直部分224’-1，及各自耦接至垂直部分224’-1且直接地接觸導電特徵204之兩個水平部分224’-2；圖案化的可變電阻式材料層226’包含各自沿著側壁206S延伸之兩個垂直部分226’-1，及各自耦接至垂直部分226’-1且直接地接觸導電特徵204之兩個水平部分226’-2；圖案化的第二覆蓋層228’包含各自沿著側壁206S延伸之兩個垂直部分 228’-1，及各自耦接至垂直部分228’-1且直接地接觸導電特徵204之兩個水平部分228’-2。
在一些實施例中，在第一覆蓋層224、可變電阻式材料層226及第二覆蓋層228上進行的圖案化製程可包含：沉積製程，以在基材202上形成圖案化的層(如光阻層)；微影製程，以定義圖案化的層之輪廓；乾式/濕式蝕刻製程，以蝕刻未被圖案化的層之定義輪廓所覆蓋第一覆蓋層224、可變電阻式材料層226及第二覆蓋層228的個別部分；清洗製程；以及軟/硬烘烤製程。
對應於圖1B的操作114，圖2G係根據本揭露之一些實施例在製程的各階段之一，形成包含絕緣層230之RRAM裝置200的截面圖。如圖所示，形成絕緣層230以覆蓋於圖案化的第一覆蓋層224’、可變電阻式材料層226’及第二覆蓋層228’、再暴露主要表面205及基材202。
在一些實施例中，絕緣層230可為碳化矽、氧化矽、氮化矽、摻碳的氮化矽或摻碳的氧化矽。絕緣層230係被選擇地，以具有與介電層232(如圖2H所示)不同蝕刻選擇性，介電層232將於後述討論。使用CVD、PECVD、HDPCVD、ICPCVD、PVD及熱化學氣相沉積(thermal chemical vapor deposition)技術，絕緣層230係沉積在圖案化的第一覆蓋層224’、可變電阻式材料層226’及第二覆蓋層228’、再暴露主要表面205及基材202上。
對應於圖1B的操作116，圖2H係根據本揭露之一些實施例在製程的各階段之一，形成包含介電層232之 RRAM裝置200的截面圖。如圖所示，形成介電層232，以覆蓋絕緣層230。在一些實施例中，介電層232具有實質大於每個介電鰭結構206至210之高度(實質上少於約100nm)的厚度(如實質上約100nm至700nm)，此每個介電鰭結構206至210係被各自之圖案化的第一覆蓋層224’、可變電阻式材料層226’及第二覆蓋層228’及絕緣層230覆蓋。在一些實施例中，在介電層232上選擇性地形成ARC層234。
在一些實施例中，介電層232可包含下列至少一者：氧化矽、低介電常數材料、其他適合的介電材料或上述之組合。低介電常數材料可包括氟矽酸鹽玻璃(Fluoro-Silicate Glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、摻碳的氧化矽(SiOxCy)、黑鑽石〔Black Diamond®，應用材料公司(Applied Materials,Inc.)，加州(California)的聖塔克拉拉(Santa Clara)〕、乾凝膠(Xerogel)、濕凝膠(Aerogel)、非晶態氟化碳(amorphous fluorinated carbon)、聚對二甲苯(Parylene)、雙苯環丁烯(bis-benzocyclobutenes，BCB)、SiLK〔陶氏化學(Dow Chemical)，密西根州(Michigan)的密德蘭(Midland)〕、聚醯亞胺(Polyimide)及/或其他更進一步摻雜的低介電常數材料。在一些實施例中，使用CVD、PECVD、HDPCVD、ICPCVD、PVD及熱化學氣相沉積技術，介電層232係沉積在絕緣層230上。
對應於圖1B的操作118，圖2I係根據本揭露之一些實施例在製程的各階段之一之RRAM裝置200的截面圖，此RRAM裝置200內複數個介電鰭結構206至210的頂表面206T、208T及210T係各自再暴露。如圖所示，當頂表面206T、208T及210T係再暴露，各自的圖案化之第二覆蓋層228’的垂直部分224’-1、226’-1及228’-1的頂表面、可變電阻式材料層226’及第一覆蓋層224’亦暴露。此外，在一些實施例中，覆蓋於介電鰭結構206、208及210的圖案化之第二覆蓋層228’、可變電阻式材料層226’及第一覆蓋層224’可被分開在各自的介電鰭結構的兩側。
舉例來說，覆蓋於介電鰭結構206的圖案化之第二覆蓋層228’、可變電阻式材料層226’及第一覆蓋層224’係被分開在介電鰭結構206的左手邊及右手邊；覆蓋於介電鰭結構208的圖案化之第二覆蓋層228’、可變電阻式材料層226’及第一覆蓋層224’係被分開在介電鰭結構208的左手邊及右手邊；以及覆蓋於介電鰭結構210的圖案化之第二覆蓋層228’、可變電阻式材料層226’及第一覆蓋層224’係被分開在介電鰭結構210的左手邊及右手邊。
為了清楚的目的，在以下的討論，被分開在介電鰭結構206的左手邊之圖案化的第二覆蓋層228’、可變電阻式材料層226’及第一覆蓋層224’係共同稱為「RRAM層206-L」；被分開在介電鰭結構206的右手邊之圖案化的第二覆蓋層228’、可變電阻式材料層226’及第一覆蓋層224’係共同稱為「RRAM層206-R」；被分開在介電鰭結構208 的左手邊之圖案化的第二覆蓋層228’、可變電阻式材料層226’及第一覆蓋層224’係共同稱為「RRAM層208-L」；被分開在介電鰭結構208的右手邊之圖案化的第二覆蓋層228’、可變電阻式材料層226’及第一覆蓋層224’係共同稱為「RRAM層208-R」；被分開在介電鰭結構210的左手邊之圖案化的第二覆蓋層228’、可變電阻式材料層226’及第一覆蓋層224’係共同稱為「RRAM層210-L」；以及被分開在介電鰭結構210的右手邊之圖案化的第二覆蓋層228’、可變電阻式材料層226’及第一覆蓋層224’係共同稱為「RRAM層210-R」。
在一些實施例中，頂表面206T至210T的暴露製程可包含：在介電層232、絕緣層230、圖案化的第二覆蓋層228’、圖案化的可變電阻式材料層226’及圖案化的第一覆蓋層224’各自的部分進行研磨製程(如CMP)，直到各自的頂表面被暴露；以及清洗製程。
對應於圖1B的操作120，圖2J係根據本揭露之一些實施例在製程的各階段之一，形成包含複數個凹陷區域234-1、234-2、234-3、234-4、234-5及234-6之RRAM裝置200的截面圖。如圖所示，在介電層232內及絕緣層230內，形成複數個凹陷區域234-1至234-6。更具體地，在一些實施例中，形成的凹陷區域234-1至234-6可再暴露圖案化的第二覆蓋層228’之每個垂直部分228’-1的上側壁。
在一些實施例中，藉由進行至少一些下列製程，形成凹陷區域234-1至234-6：在基材上形成ARC層； 如圖2J所示，形成具有複數個開口237的圖案化層236(如光阻層)；當使用圖案化層236作為遮罩時，進行一個或多個乾式蝕刻製程以除去複數的介電層232及絕緣層230的上部；以及除去圖案化層236。
對應於圖1B的操作122，圖2K係根據本揭露之一些實施例在製程的各階段之一，形成包含複數個上電極240-1、240-2、240-3、240-4、240-5及240-6之RRAM裝置200的截面圖。如圖所示，在一些實施例中，藉由以金屬材料(如銅)重填各自的凹陷區域234-1至234-6(圖2J)，可形成上電極240-1至240-6。在一些實施例中，上電極240-1至240-6可耦接至其中一RRAM層(如206-L、206-R、208-L、208-R、210-L或210-R)。更具體地，每個上電極240-1至240-6可耦接至圖案化的可變電阻式材料層226’之各自的垂直部分226’-1，此圖案化的可變電阻式材料層226’係包含在RRAM層內。在一實施例中，RRAM裝置200係實質地與上電極240-1至240-6的頂表面共平面。
舉例來說，上電極240-1係耦接至包含在RRAM層內206-L之圖案化的可變電阻式材料層226’之垂直部分226’-1；上電極240-2係耦接至包含在RRAM層內206-R之圖案化的可變電阻式材料層226’之垂直部分226’-1；上電極240-3係耦接至包含在RRAM層內208-L之圖案化的可變電阻式材料層226’之垂直部分226’-1；上電極240-4係耦接至包含在RRAM層內208-R之圖案化的可 變電阻式材料層226’之垂直部分226’-1；上電極240-5係耦接至包含在RRAM層內210-L之圖案化的可變電阻式材料層226’之垂直部分226’-1；以及上電極240-5係耦接至包含在RRAM層內210-R之圖案化的可變電阻式材料層226’之垂直部分226’-1。
此外，在一些實施例中，藉由其中一介電鰭結構206至210或介電層232，任何兩個比鄰之上電極240-1至240-6係彼此橫向地間隔開(如電性地絕緣)。舉例來說，藉由介電鰭結構206，上電極240-1及240-2係彼此橫向地間隔開；藉由介電層232，上電極240-2及240-3係彼此橫向地間隔開；藉由介電鰭結構208，上電極240-3及240-4係彼此橫向地間隔開；藉由介電層232，上電極240-4及240-5係彼此橫向地間隔開；以及藉由介電鰭結構210，上電極240-5及240-6係彼此橫向地間隔開。
如此，可形成複數個RRAM電阻。在圖2K所示的實施例中，如上所述，藉由RRAM層206-L、上電極240-1及導電特徵204，形成第一RRAM電阻。前述導電特徵204係作為第一RRAM電阻(與其他橫向地間隔開之RRAM電阻)的下電極。更具體地，上電極240-1係耦接至包含在RRAM層內206-L之圖案化的可變電阻式材料層226’之垂直部分226’-1，且下電極(即上述之導電特徵204)係耦接至包含在RRAM層內206-L之圖案化的可變電阻式材料層226’之水平部分226’-2。類似地，藉由RRAM層206-R、上電極240-2及導電特徵204(下電極)，形成第二RRAM電 阻；藉由RRAM層208-L、上電極240-3及導電特徵204(下電極)，形成第三RRAM電阻；藉由RRAM層208-R、上電極240-4及導電特徵204(下電極)，形成第四RRAM電阻；藉由RRAM層210-L、上電極240-5及導電特徵204(下電極)，形成第五RRAM電阻；以及藉由RRAM層210-R、上電極240-6及導電特徵204(下電極)，形成第六RRAM電阻。
應注意，藉由使用方法100以形成複數個RRAM電阻，任何兩個比鄰的多個RRAM電阻係鏡像對稱於介電鰭結構206、208及210之其中之一者。舉例來說，第一RRAM電阻及第二RRAM電阻係鏡像對稱於介電鰭結構206；第三RRAM電阻及第四RRAM電阻係鏡像對稱於介電鰭結構208；以及第四RRAM電阻及第五RRAM電阻係鏡像對稱於介電鰭結構210。更具體地，第一RRAM電阻及第二RRAM電阻之各自的第一覆蓋層、可變電阻式材料層及第二覆蓋層係鏡像對稱於介電鰭結構206；第三RRAM電阻及第四RRAM電阻之各自的第一覆蓋層、可變電阻式材料層及第二覆蓋層係鏡像對稱於介電鰭結構208；以及第五RRAM電阻及第六RRAM電阻之各自的第一覆蓋層、可變電阻式材料層及第二覆蓋層係鏡像對稱於介電鰭結構210。
在一些實施例中，於電路設計層次，一般的下電極(即上述之導電特徵204)可耦接至位元線(bit line，BL)，且屬於各自不同的RRAM電阻之上電極240-1至240-6係每個耦接至各自的電晶體，此電晶體亦稱為選擇電 晶體(selection transistor)。如此，形成複數個一電晶體一電阻(1-transistor-1-resistor，1T1R)之RRAM位元格。
圖3係繪示包含複數個如1T1R RRAM位元格的RRAM裝置300之示意圖。具體來說，RRAM裝置300重製自圖2K的RRAM裝置200，但RRAM裝置300更進一步包含複數個選擇電晶體302、304、306、308、310及312。更明確地，在一些實施例中，透過一般下電極(即上述之導電特徵204)，第一RRAM電阻耦接至BL 314，且透過上電極240-1，第一RRAM電阻耦接至選擇電晶體302的汲極特徵或源極特徵，因此形成第一1T1R RRAM位元格。類似地，透過一般下電極(即上述之導電特徵204)，第二RRAM電阻耦接至BL 314，且透過上電極240-2，第二RRAM電阻耦接至選擇電晶體304的汲極特徵或源極特徵，因此形成第二1T1R RRAM位元格；透過一般下電極(即上述之導電特徵204)，第三RRAM電阻耦接至BL 314，且透過上電極240-3，第三RRAM電阻耦接至選擇電晶體306的汲極特徵或源極特徵，因此形成第三1T1R RRAM位元格；透過一般下電極(即上述之導電特徵204)，第四RRAM電阻耦接至BL 314，且透過上電極240-4，第四RRAM電阻耦接至選擇電晶體308的汲極特徵或源極特徵，因此形成第四1T1R RRAM位元格；透過一般下電極(即上述之導電特徵204)，第五RRAM電阻耦接至BL 314，且透過上電極240-5，第五RRAM電阻耦接至選擇電晶體310的汲極特徵或源極特徵，因此形成第五1T1R RRAM位元格；以及透過一般下電 極(即上述之導電特徵204)，第六RRAM電阻耦接至BL 314，且透過上電極240-6，第六RRAM電阻耦接至選擇電晶體312的汲極特徵或源極特徵，因此形成第六1T1R RRAM位元格。
在圖3中，儘管選擇電晶體302至312(下稱「第一層」)係繪示配置於一般下電極(即上述之導電特徵204)所形成的層上且形成複數個RRAM電阻(下稱「第一層」)，其僅係作為闡述的目的。在一些實施例中，此類的選擇電晶體302至312可形成於第一層及第二層之下。
如上所述，在目前的RRAM裝置及其形成方法中，由於每個RRAM位元格的可變電阻式材料層之主動區域通常與各自的上/下電極平行，可積體至給定範圍之RRAM位元格的最大數量是有限的。作為明顯的對比，本揭露之RRAM裝置(如200/300)的RRAM位元格之可變電阻式材料層係被形成以具有垂直部分及水平部分，此垂直部分及水平部分使可變電阻式材料層之各自的主動區域沿著一個以上的方向延伸。如此可積體至本揭露之RRAM裝置(如200/300)的「列」之中之RRAM位元格的最大數量可實質的增加。再者，複數個此類的列可重複地形成以積體更多的RRAM位元格至本揭露之RRAM裝置(如200/300)。如此，積體至本揭露之RRAM裝置的RRAM位元格之總數量可進一步的增加。
圖4係繪示根據一些實施例包含複數個前述之積體的RRAM位元格之RRAM裝置的俯視圖。應注意，圖4 的俯視圖儘是作為闡述的目的，因此只有顯示複數個RRAM位元格之各自的RRAM電阻的俯視圖。在圖4所示的實施例中，RRAM裝置400包含複數個RRAM單元400-1、400-2、400-3、400-4、400-5以及400-6，每個RRAM單元400-1至400-6包含至少兩個RRAM電阻。如圖所示，RRAM單元400-1至400-3是沿著第一列排列，且複數個此類的列(如RRAM單元400-4至400-6)可遍及於RRAM裝置400重複地配置。
每個RRAM單元包含至少兩個本揭露之RRAM電阻。以RRAM單元400-1作為例子，RRAM單元400-1包含RRAM電阻401及403，每個RRAM電阻401及403係實質類似於如圖2A至2K所述的第一RRAM電阻、第二RRAM電阻、第三RRAM電阻、第四RRAM電阻、第五RRAM電阻及第六RRAM電阻。尤其，藉由介電鰭結構405(實質地類似於介電鰭結構206、208及210)，RRAM電阻401及403係橫向的間隔開。藉由可變電阻式材料層407(實質地類似於圖案化的可變電阻式材料層226’)、第一覆蓋層409與第二覆蓋層411(分別實質地類似於圖案化的第一覆蓋層224’及第二覆蓋層228’)、上電極413(實質地類似於上電極240-1至240-6)、一般下電極414〔實質地類似於一般下電極(即上述之導電特徵204)〕，形成RRAM電阻401。類似地，藉由可變電阻式材料層417、第一覆蓋層419與第二覆蓋層421、上電極423及一般下電極414，形成RRAM電阻403。
圖5係繪示如圖2K所示的RRAM裝置200之替換結構的示意圖。為清楚表示，以下稱RRAM裝置200之替換結構為「RRAM裝置500」。如圖所示，除每個圖案化的第二覆蓋層228’僅具有各自的垂直部分228’-1，RRAM裝置500係實質地類似於RRAM裝置200。
在一實施例中，一種記憶體單元，包含電阻式材料層，包括沿著第一方向延伸的第一部分及沿著第二方向延伸的第二部分，其中第一方向及第二方向係彼此不相同；第一電極，耦接至電阻式材料層的第一部分之底表面；以及第二電極，耦接至電阻式材料層的第二部分。在一些實施例中，第一方向及第二方向係實質地相互垂直。在一些實施例中，電阻式材料層呈現可變電阻值。在一些實施例中，第一電極及第二電極係彼此平行，且第一電極及第二電極之每一者沿著第一方向延伸。在一些實施例中，記憶體單元更包含：第一覆蓋層，包括耦接至第一電極及電阻式材料層的第一部分之間的至少一部分；以及第二覆蓋層，包括耦接至電阻式材料層的第二部分及第二電極間的至少一部分。在一些實施例中，第一覆蓋層的至少一部分沿著第一方向延伸，且第二覆蓋層的至少一部分沿著第二方向延伸。在一些實施例中，記憶體單元更包含電晶體，其中第二電極係耦接至電晶體的汲極特徵或一源極特徵。
在另一實施例中，一種記憶體裝置包含：第一電阻式材料層及第二電阻式材料層，其中第一電阻式材料層及第二電阻式材料層藉由介電結構彼此橫向地間隔，其中第 一電阻式材料層及第二電阻式材料層之每一者包括水平部分及垂直部分，且其中第一電阻式材料層的垂直部分及第二電阻式材料層的垂直部分之每一者沿著介電結構之各別的側壁延伸，且第一電阻式材料層及第二電阻式材料層的水平部分係朝向相反的方向延伸。在一些實施例中，記憶體裝置更包含：第一電極，耦接至第一電阻式材料層的水平部分之底面及第二電阻式材料層的水平部分之底面；第二電極，第二電極係耦接至第一電阻式材料層的垂直部分；以及第三電極，第三電極係耦接至第一電阻式材料層的垂直部分。在一些實施例中，第一電極、第二電極及第三電極係相互平行。在一些實施例中，至少藉由介電結構，第二電極及第三電極係彼此絕緣。在一些實施例中，記憶體裝置更包含：第一電晶體，其中第二電極係耦接至第一電晶體的第一汲極特徵或第一源極特徵；以及第二電晶體，其中第三電極係耦接至第二電晶體的第二汲極特徵或第二源極特徵。在一些實施例中，第一電阻式材料層、第一電極及第二電極形成第一電阻式隨機存取記憶體電阻，且第二電阻式材料層、第一電極及第三電極形成第二電阻式隨機存取記憶體電阻。在一些實施例中，第一電阻式隨機存取記憶體電阻更包含：包含至少一部分的第一覆蓋層，其中至少一部分係耦接至第一電極及第一電阻式材料層的水平部分之間；以及包含至少一部分的第二覆蓋層，其中至少一部分係耦接至第一電阻式材料層的垂直部分及第二電極之間。在一些實施例中，第二電阻式隨機存取記憶體電阻更包含：包含至少一部分的第一覆蓋層，其 中至少一部分係耦接至第一電極及第二電阻式材料層的水平部分之間；以及包含至少一部分的第二覆蓋層，其中至少一部分係耦接至第二電阻式材料層的垂直部分及第三電極之間。在一些實施例中，第一電阻式材料層及第二電阻式材料層各自呈現一可變電阻值。
在又一實施例中，一種記憶體裝置包含：複數個介電結構，係相互橫向地間隔；以及複數個配對，其中配對之每一者包含第一電阻式材料層及第二電阻式材料層，其中每個配對的第一電阻式材料層及第二電阻式材料層係鏡像對稱於介電結構之一者，且第一電阻式材料層的複數個垂直部分及第二電阻式材料層的複數個垂直部分之每一者係沿著介電結構之者的側壁延伸，且第一電阻式材料層的複數個水平部分及第二電阻式材料層的複數個水平部分之每一者係自介電結構之者向外延伸。在一些實施例中，記憶體裝置更包含：下電極(lower electrode)，耦接至配對的每一者之第一電阻式材料層的水平部分及第二電阻式材料層的水平部分，其中下電極係與每個配對的第一電阻式材料層及第二電阻式材料層的各自之水平部分平行。在一些實施例中，每個配對的第一電阻式材料層及第二電阻式材料層的各自之垂直部分係耦接至各自不同的複數個上電極(upper electrode)，且各自不同的上電極係與每個配對的第一電阻式材料層及第二電阻式材料層之各自的水平部分平行。在一些實施例中，每一配對的第一電阻式材料層及第二電阻式材料層之每一者呈現可變電阻值。
前述內容概述若干實施例之特徵以使得熟習此項技術者可較佳地理解本揭露內容之態樣。熟習此項技術者應理解，其可容易地使用本揭露內容做為設計或修改其他製程及結構之基礎用於進行本文中所介紹之實施例之相同的目的及/或達成相同的優點。熟習此項技術者應同時意識到，此等等效建構不偏離本揭露內容之精神及範疇，且其可在本文中進行各種變化、替代及修飾而不偏離本揭露內容之精神及範疇。
204:導電特徵
240-1/240-2/240-3/240-4/240-5/240-6:上電極
300:RRAM裝置
302/304/306/308/310/312:選擇電晶體
314:位元線

Claims (10)

  1. 一種記憶體單元，包含：一電阻式材料層，包括沿著一第一方向延伸的一第一部分及沿著一第二方向延伸的一第二部分，其中該第一方向及該第二方向係彼此不相同；一第一電極，耦接至該電阻式材料層的該第一部分之一底表面；以及一第二電極，耦接至該電阻式材料層的該第二部分，其中該電阻式材料層的頂表面係實質地與該第二電極的頂表面共平面。
  2. 如申請專利範圍第1項所述之記憶體單元，其中該第一電極及該第二電極係彼此平行，且該第一電極及該第二電極之每一者沿著該第一方向延伸。
  3. 如申請專利範圍第1項所述之記憶體單元，更包含：一第一覆蓋層，包括耦接至該第一電極及該電阻式材料層的該第一部分之間的至少一部分；以及一第二覆蓋層，包括耦接至該電阻式材料層的該第二部分及該第二電極間的至少一部分，其中該第一覆蓋層、該可變電阻式材料層及第二覆蓋層係各自共形。
  4. 如申請專利範圍第1項所述之記憶體單元，更包含一電晶體，其中該第二電極係耦接至該電晶體的一汲極特 徵或一源極特徵。
  5. 一種記憶體裝置，包含：一基材；一第一電阻式材料層及一第二電阻式材料層，其中該第一電阻式材料層及該第二電阻式材料層藉由一介電結構彼此橫向地間隔，其中該第一電阻式材料層及該第二電阻式材料層之每一者包括一水平部分及一垂直部分，該水平部分係設置於該基材上，該垂直部分係設置於該水平部分上，且其中該第一電阻式材料層的該垂直部分及該第二電阻式材料層的該垂直部分之每一者沿著該介電結構之各別的一側壁延伸，且該第一電阻式材料層及該第二電阻式材料層的該水平部分係朝向相反的方向延伸；一第一電極，耦接至該第一電阻式材料層的該水平部分之底面及該第二電阻式材料層的該水平部分之底面；一第二電極，耦接至該第一電阻式材料層的該垂直部分；以及一第三電極，耦接至該第二電阻式材料層的該垂直部分，其中該第二電極及該第三電極藉由該介電結構彼此橫向地間隔。
  6. 如申請專利範圍第5項所述之記憶體裝置，更包含： 一第一電晶體，其中該第二電極係耦接至該第一電晶體的一第一汲極特徵或一第一源極特徵；以及一第二電晶體，其中該第三電極係耦接至該第二電晶體的一第二汲極特徵或一第二源極特徵。
  7. 如申請專利範圍第6項所述之記憶體裝置，其中該第一電阻式材料層、該第一電極及該第二電極形成一第一電阻式隨機存取記憶體電阻，且該第二電阻式材料層、該第一電極及該第三電極形成一第二電阻式隨機存取記憶體電阻。
  8. 如申請專利範圍第7項所述之記憶體裝置，其中該第一電阻式隨機存取記憶體電阻更包含：包含至少一部分的一第一覆蓋層，其中該至少一部分係耦接至該第一電極及該第一電阻式材料層的該水平部分之間；以及包含至少一部分的一第二覆蓋層，其中該至少一部分係耦接至該第一電阻式材料層的該垂直部分及該第二電極之間。
  9. 如申請專利範圍第7項所述之記憶體裝置，其中該第二電阻式隨機存取記憶體電阻更包含：包含至少一部分的該第一覆蓋層，其中該至少一部分係耦接至該第一電極及該第二電阻式材料層的該水平部分之間；以及包含至少一部分的該第二覆蓋層，其中該至少一部分係耦接至該第二電阻式材料層的該垂直部分及該第三電極之間。
  10. 一種記憶體裝置，包含：複數個介電結構，係相互橫向地間隔；複數個配對，其中該些配對之每一者包含一第一電阻式材料層及一第二電阻式材料層，其中每個該些配對的該第一電阻式材料層及該第二電阻式材料層係鏡像對稱於該些介電結構之一者，且該第一電阻式材料層的複數個垂直部分及該第二電阻式材料層的複數個垂直部分之每一者係沿著該些介電結構之該者的側壁延伸，且該第一電阻式材料層的複數個水平部分及該第二電阻式材料層的複數個水平部分之每一者係自該些介電結構之該者向外延伸；以及一下電極(lower electrode)，被該些配對所共用並耦接至該些配對的每一者之該第一電阻式材料層的該些水平部分及該第二電阻式材料層的該些水平部分。
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