KR100858083B1 - 하부전극 콘택층과 상변화층 사이에 넓은 접촉면적을 갖는상변화 메모리 소자 및 그 제조 방법 - Google Patents

하부전극 콘택층과 상변화층 사이에 넓은 접촉면적을 갖는상변화 메모리 소자 및 그 제조 방법 Download PDF

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Abstract

하부전극 콘택층과 상변화층 사이에 넓은 접촉면적을 갖는 상변화 메모리 소자 및 그 제조 방법에 관해 개시되어 있다. 여기서 본 발명은 비어홀을 채운 하부전극 콘택층, 상변화층 및 상부 전극층을 포함하는 스토리지 노드와 상기 하부전극 콘택층에 연결되는 스위칭 소자를 포함하는 상변화 메모리 소자에 있어서, 상기 하부전극 콘택층는 상기 상변화층으로 돌출된 돌출부를 갖는 특징으로 하는 상변화 메모리 소자 및 그 제조 방법을 제공한다. 상기 돌출부는 하부전극 콘택층의 식각률이 낮은 식각조건으로 그 둘레의 층간 절연층을 건식이나 습식식각하여 형성할 수 있고, 선택적 성장법으로 형성할 수 있으며, 증착 및 사진식각공정을 이용하여 형성할 수도 있다. 상기 선택적 성장법이나 증착 및 사진식각공정 이후에 상기 건식이나 습식식각을 더 실시할 수 있다.

Description

하부전극 콘택층과 상변화층 사이에 넓은 접촉면적을 갖는 상변화 메모리 소자 및 그 제조 방법{Phase change memory device having increased contact area between lower electrode contact layer and phase change layer and method of manufacturing the same}
도 1은 종래 기술에 의한 상변화 메모리 소자의 단면도이다.
도 2는 본 발명의 실시예에 의한 상변화 메모리 소자의 단면도이다.
도 3은 도 2의 상변화 메모리 소자에서 하부전극 콘택층의 돌출부의 변형된 예를 나타낸 단면도이다.
도 4 내지 도 8은 도 2에 도시한 상변화 메모리 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
도 9는 도 4 내지 도 8의 제조 방법에서 하부전극 콘택층의 돌출부를 선택적 성장법 또는 증착 및 평탄화 방법을 이용하여 도 3에 도시한 바와 같은 평판 형태로 형성한 다음, 평판 형태를 갖는 돌출부의 식각률이 낮은 식각 조건으로 층간 절연층을 건식 또는 습식식각한 결과를 나타낸 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
40:기판 42, 44:제1 및 제2 불순물 영역
46:게이트 적층물 48, 56:제1 및 제2 층간 절연층
50:콘택홀 52:도전성 플러그
54:하부전극 58:비어홀
60:하부전극 콘택층 60a:하부전극 콘택층의 돌출부
60b:하부전극 콘택층의 확장된 부분 62:상변화층
64:상부전극(Top Electrode) 66:상부전극 콘택층
1. 발명의 분야
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로써, 보다 자세하게는 하부전극 콘택층과 상변화층 사이에 넓은 접촉 면적을 갖는 상변화 메모리 소자 및 그 제조 방법에 관한 것이다.
2. 관련기술의 설명
반도체 메모리 소자는 일반적으로 트랜지스터와 같은 하나의 스위칭 소자와 이에 전기적으로 연결된 스토리지 노드(storage node)를 포함한다. 상변화 메모리 소자는 스토리지 노드에 상변화층을 포함하는데 그 특징이 있다. 상변화층은 결정상태일 때와 비정질상태일 때, 저항이 크게 달라진다. 이러한 현상을 이용하여 상변화층을 결정상태에서 비정질 상태로 변화시키는 것으로 데이터를 기록한다. 그리고 상변화층의 저항을 측정하여 기록된 데이터를 읽는다.
도 1은 현재 널리 알려진 상변화 메모리 소자(이하, 종래의 상변화 메모리 소자)의 스토리지 노드의 구성을 보여준다.
도 1을 참조하면, 층간 절연층(10)에 비어홀(12)이 형성되어 있고, 비어홀(12)은 하부전극 콘택층(Bottom Electrode Contact layer)(14)으로 채워져 있다. 하부전극 콘택층(14)은 하부의 트랜지스터(미도시)에 연결된다.
이러한 하부전극 콘택층(14)은 층간 절연층(10) 상에 비어홀(12)을 채우는 전극 물질층 형성한 다음, 상기 전극 물질층의 표면을 층간 절연층(10)의 표면이 노출될 때까지 평탄화함으로써 형성될 수 있다.
층간 절연층(10) 상에 하부전극 콘택층(14)을 덮는 상변화층(16)이 형성되어 있다. 상변화층(16) 상에 상부전극(18)이 존재하고, 그 위에 상부전극 콘택층(20)이 존재한다.
이와 같은 종래의 상변화 메모리 소자는 쓰기와 읽기를 반복하는 과정에서 상변화층(16)과 하부전극 콘택층(14)이 박리되는 등 두 층 사이의 접촉 상태가 쉽게 불량해질 수 있다. 이렇게 되면, 상변화 메모리 소자의 저항이 높아지고, 스토리지 노드를 통하는 전류의 흐름이 원활하지 못해서 상변화층에 상변화를 일으키기 어렵다. 따라서 정보의 기록이나 읽기가 사실 불가능하게 될 수 있다.
본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 반복되는 쓰기 동작에서 하부전극 콘택층과 상변화층 사이의 접촉 불량을 최소화할 수 있는, 하부전극 콘택층과 상변화층 사이에 넓은 접촉 면적을 갖는 상변화 메모리 소자를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 이러한 상변화 메모리 소자의 제조 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 비어홀을 채운 하부전극 콘택층, 상변화층 및 상부전극층을 포함하는 스토리지 노드와 상기 하부전극 콘택층에 연결되는 스위칭 소자를 포함하는 상변화 메모리 소자에 있어서, 상기 하부전극 콘택층는 상기 상변화층으로 돌출된 돌출부를 갖는 특징으로 하는 상변화 메모리 소자를 제공한다.
본 발명의 실시예에 의하면, 상기 돌출부는 상기 비어홀 둘레로 확장될 수 있다.
상기 스위칭 소자는 트랜지스터 또는 다이오드일 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 순차적으로 적층된 하부전극 콘택층, 상변화층 및 상부전극층을 포함하는 스토리지 노드와 상기 하부전극 콘택층에 연결되는 스위칭 소자를 포함하는 상변화 메모리 소자의 제조 방법에 있어서, 층간 절연층에 홀을 형성하는 단계, 상기 홀을 상기 하부전극 콘택층으로 채우는 단계, 상기 하부전극 콘택층의 상부를 돌출시키는 단계 및 상기 층간 절연층 상에 상기 하부전극 콘택층의 돌출된 부분을 덮는 상변화층을 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법을 제공한다.
이 제조 방법에서 상기 돌출시키는 단계는 상기 하부전극 콘택층의 식각률이 낮은 식각조건으로 상기 층간 절연층의 상부면을 식각하는 단계를 포함할 수 있다. 이때, 상기 층간 절연층의 상부면은 건식 또는 습식식각방법으로 식각할 수 있다.
본 발명의 다른 실시예에 의하면, 상기 돌출시키는 단계는 상기 홀에 채워진 상기 하부전극 콘택층을 선택적으로 성장시키는 단계를 포함할 수 있다. 이때, 상기 선택적으로 성장시키는 단계에서 상기 하부전극 콘택층의 수직 및 수평 성장률을 다르게 할 수 있다.
상기 수평 성장률이 상기 수직 성장률보다 큰 조건으로 상기 하부전극 콘택층을 성장시킨 다음, 상기 하부전극 콘택층의 식각률이 낮은 식각조건으로 상기 층간 절연층의 상부면을 식각할 수 있는데, 상기 층간 절연층의 상부면은 건식 또는 습식식각방법으로 식각할 수 있다.
상기 홀을 채우는 단계는 상기 층간 절연층 상에 상기 홀을 채우는 상기 하부전극 콘택층을 형성하는 단계를 포함할 수 있고, 상기 돌출시키는 단계는 상기 층간 절연층 상에 형성된 상기 하부전극 콘택층을 주어진 두께까지 평탄화하는 단계, 상기 평탄화된 하부전극 콘택층 상에 상기 홀과 그 둘레의 일부를 덮는 마스크를 형성하는 단계, 상기 마스크 둘레의 상기 하부전극 콘택층을 제거하는 단계 및 상기 마스크를 제거하는 단계를 포함할 수 있다. 그리고 상기 마스크를 제거한 다음, 상기 하부전극 콘택층의 식각률이 낮은 식각조건으로 상기 층간 절연층의 상부면을 식각할 수 있는데, 상기 층간 절연층의 상부면은 건식 또는 습식식각방법으로 식각할 수 있다.
이러한 본 발명을 이용하면, 상변화층과 하부전극 콘택층 사이의 접촉 불량을 줄일 수 있는 바, 반복 쓰기 동작의 횟수를 크게 증가시킬 수 있다.
이하, 본 발명의 실시예에 의한 하부전극 콘택층과 상변화층 사이에 넓은 접촉 면적을 갖는 상변화 메모리 소자 및 그 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 상변화 메모리 소자에 대해 설명한다.
도 2를 참조하면, 기판(40)에 주어진 간격으로 이격된 제1 및 제2 불순물 영역(42, 44)이 존재한다. 제1 및 제2 불순물 영역(42, 44)은 기판(40)에 도핑된 물질과 반대되는 타입의 불순물이 도핑된 영역이다. 제1 및 제2 불순물 영역(42, 44) 중 어느 하나는 소오스 영역이고, 나머지 하나는 드레인 영역이다. 제1 및 제2 불순물 영역(42, 44) 사이의 기판(40) 상에 게이트 전극이 포함된 게이트 적층물(46)이 존재한다. 제1 및 제2 불순물 영역(42, 44)과 게이트 적층물(46)은 트랜지스터를 구성한다. 기판(40) 상에 상기 트랜지스터를 덮는 제1 층간 절연층(48)이 형성되어 있다. 제1 층간 절연층(48)에 제1 불순물 영역(42)이 노출되는 콘택홀(50)이 형성되어 있고, 콘택홀(50)은 도전성 플러그(52)로 채워져 있다. 제1 층간 절연층(48) 상에 도전성 플러그(52)를 덮는 하부전극(54)이 존재한다. 그리고 제1 층간 절연층(48) 상에 하부전극(54)을 덮는 제2 층간 절연층(56)이 형성되어 있다. 제2 층간 절연층(56)에 하부전극(54)의 상부면이 노출되는 비어홀(58)이 형성되어 있다. 비어홀(58)은 하부전극 콘택층(60)으로 채워져 있다. 비어홀(58)에서 하부전극 콘택층(60)과 제2 층간 절연층(56) 사이에 스페이스(미도시)가 더 구비될 수 있다. 상기 스페이스가 구비되는 이유 중의 하나는 하부전극 콘택층(60)에서 발생되는 열 손실을 줄이기 위함이다. 하부전극 콘택층(60)은 비어홀(58)을 다 채우고 비어홀(58) 밖으로 돌출되어 있다. 이에 따라 하부전극 콘택층(60)의 상단은 제2 층간 절연층(56)의 상부면보다 높다. 하부전극 콘택층(60)의 돌출부(60a)의 표면은 곡면인데, 예를 들면 구면일 수 있다.
한편, 하부전극 콘택층(60)은 도 3에 도시한 바와 같이 비어홀(58)을 채운 후, 하부전극 콘택층(60)둘레의 제2 층간 절연층(56) 상으로 확장될 수도 있다. 이 경우에 하부전극 콘택층(60)의 제2 층간 절연층(56) 상으로 확장된 부분(60b)의 상부면은 평면이다. 확장된 부분(60b)은 평판 형태이다.
다시 도 2를 참조하면, 제2 층간 절연층(56) 상에 하부전극 콘택층(60)의 돌출부(60a)를 덮는 상변화층(62)이 형성되어 있다. 상변화층(62)은 GST(GeSbTe)층일 수 있다. 상변화층(62)은 GST층외의 다른 상변화 물질층일 수 있다. 상변화층(62) 상에 상부전극(Top Electrode)(64)이 존재하고, 그 위에 상부전극 콘택층(66)이 구비되어 있다.
다음에는, 상술한 본 발명의 실시예에 의한 상변화 메모리 소자의 제조 방법을 설명한다.
도 4를 참조하면, 기판(40)의 주어진 영역 상에 게이트 적층물(46)을 형성한다. 게이트 적층물(46)은 게이트 절연막과 게이트 전극을 포함한다. 기판(40)에서 활성영역을 한정하는 필드 산화막(미도시)과 게이트 전극(44) 사이의 기판(40)에 도전성 불순물을 주입하여 제1 및 제2 불순물 영역(42, 44)을 형성한다. 제1 불순물 영역(42)은 소오스 영역으로, 제2 불순물 영역(44)은 드레인 영역으로 사용될 수 있으나, 반대로 사용될 수도 있다. 제1 및 제2 불순물 영역(42, 44)에 주입된 도전성 불순물은 기판(40)에 도핑된 불순물과 반대되는 타입의 불순물이다. 제1 및 제2 불순물 영역(42, 44)은 다양한 형태를 가질 수 있다. 제1 및 제2 불순물 영역(42, 44)과 게이트 적층물(46)은 반도체 트랜지스터를 구성한다.
계속해서, 기판(40) 상에 상기 트랜지스터를 덮는 제1 층간 절연층(48)을 형성한다. 제1 층간 절연층(48)에 제1 불순물 영역(42)이 노출되는 콘택홀(50)을 형성한다. 콘택홀(50)은 제1 불순물 영역(42) 대신, 제2 불순물 영역(44)이 노출되는 위치에 형성될 수도 있다. 콘택홀(50)은 도전성 플러그(52)로 채운다.
도 5를 참조하면, 제1 층간 절연층(48) 상에 도전성 플러그(52)의 노출된 상부면을 덮는 하부 전극층(54)을 형성한다. 제1 층간 절연층(48) 상에 하부 전극층(54)을 덮는 제2 층간 절연층(56)을 형성한다. 제2 층간 절연층(56)은, 예를 들면 실리콘 산화물층으로 형성할 수 있다. 제2 층간 절연층(56)과 제1 층간 절연층(48)은 동일한 절연층일 수 있다. 제2 층간 절연층(56)에 하부 전극층(54)의 상부면이 노출되는 비어홀(58)을 형성한다.
도 6을 참조하면, 비어홀(h2)을 하부전극 콘택층(64)으로 채운다. 비어홀(h2)을 하부전극 콘택층(64)으로 채운 다음, 제2 층간 절연층(56)과 하부전극 콘택층(64)에 대한 식각 선택비가 상대적으로 큰 조건(이하, 식각조건)을 갖는 건식식각방법을 이용하여 제2 층간 절연층(56)의 상부면과 하부전극 콘택층(60)의 상부면을 식각한다. 상기 식각조건은 하부전극 콘택층(64)보다 제2 층간 절연층(56)에 대한 식각률이 높은 조건으로써, 따라서 상기 건식식각방법에서 이러한 조건을 만 족하는 식각가스, 예를 들면 아르곤가스(Ar)를 사용한다
제2 층간 절연층(56)과 하부전극 콘택층(60)에 대한 상기 식각의 결과, 제2 층간 절연층(56)의 상부면은 도 7에 도시한 바와 같이 하부전극 콘택층(60)의 상단보다 낮아지게 된다. 이렇게 해서, 하부전극 콘택층(60)의 상부(60a)는 비어홀(60) 밖으로 돌출된다. 결국, 하부전극 콘택층(60)은 상기 식각에 의해 비어홀(60) 밖으로 돌출된 돌출부(60a)를 갖게 된다.
도 8을 참조하면, 제2 층간 절연층(56) 상에 하부전극 콘택층(60)의 돌출부(60a)를 덮는 상변화층(62)을 형성한다. 돌출부(60a)로 인해 하부전극 콘택층(60)과 상변화층(62)의 접촉 면적은 돌출부(60a)가 없을 때보다 훨씬 넓어진다.
이 결과, 하부전극 콘택층(60)과 상변화층(62) 사이에 접촉 불량이 나타날 가능성은 매우 낮고, 접촉 불량이 나타나더라도 일부 접촉 영역으로 제한된다.
상변화층(62)은 GST층으로 형성할 수 있으나, 이외의 다른 상변화 물질층으로 형성할 수 있다. 상변화층(62) 상에 상부전극층(64)과 상부전극 콘택층(66)을 순차적으로 형성한다.
한편, 도 6의 제2 층간 절연층(56)과 하부전극 콘택층(60)에 대한 식각은 건식식각방법 대신, 습식식각방법으로 실시할 수도 있다. 상기 습식식각방법에 사용하는 에쳔트 역시 상기한 식각조건을 만족하는 것이 바람직한데, 예를 들면 플루오르화 수소산(hydrofluoric acid)(HF)을 사용할 수 있다.
다른 한편으로, 도 6에서 제2 층간 절연층(56)과 하부전극 콘택층(60)을 식각하는 대신, 선택적 성장법을 이용하여 원하는 결과를 얻을 수도 있다.
예컨대, 도 6에서 비어홀(58)에 하부전극 콘택층(60)을 채운 다음, 에피텍셜 성장법과 같은 선택적 성장법을 이용하여 하부전극 콘택층(60)만 성장시킨다. 이때, 하부전극 콘택층(60)의 성장을 위해 공급되는 소스물질이나 온도와 압력 등의 성장 조건을 조절함으로써, 하부전극 콘택층(60)의 성장 속도를 수직 방향과 수평 방향에서 서로 다르게 할 수 있다. 곧, 하부전극 콘택층(60)의 수직 및 수평 성장률을 다르게 할 수 있다. 상기 수평 성장률을 상기 수직 성장률보다 빠르게 하면, 도 3에 도시한 바와 같이 비어홀(58) 둘레의 제2 층간 절연층(56) 상으로 하부전극 콘택층(60)을 확장시킬 수 있다. 하부전극 콘택층(60)의 제2 층간 절연층(56) 상으로 확장된 부분(60b)의 넓이는 상기 성장 조건을 조절함으로써 조절할 수 있다. 하부전극 콘택층(60)의 확장된 부분(60b)을 얻는 과정에서 확장된 부분(60b)을 제외한 제2 층간 절연층(56)의 나머지 상부면은 마스크(미도시)로 덮인다. 그리고 확장된 부분(60b)을 형성한 다음, 상기 마스크는 제거한다. 이후, 상기한 건식 또는 습식식각을 이용하여 상기 선택적 성장법으로 형성한 결과물과 제2 층간 절연층(56)을 식각할 수도 있다.
또 다른 한편으로, 도 6의 비어홀(58)을 채운 하부전극 콘택층(60)은 비어홀(58)을 채우는 하부전극 콘택층(60)을 제2 층간 절연층(56) 상에 형성한 다음, 하부전극 콘택층(60)을 제2 층간 절연층(56)이 노출될 때까지 평탄화하여 형성할 수 있는데, 상기 평탄화를 조절함으로써, 도 3에 도시한 확장된 부분(60b)을 얻을 수 있다.
구체적으로, 상기 평탄화는 화학 기계적 연마(CMP)법과 같은 연마방법을 이 용하여 실시할 수 있는데, 이 과정에서 상기 평탄화는 제2 층간 절연층(56)의 상부면이 노출되기 전에 멈춘다. 이렇게 해서, 제2 층간 절연층(56)의 상부면에 도 3에 도시한 확장된 부분(60b)의 두께에 해당하는 하부전극 콘택층(60)을 남게 할 수 있다. 이후, 제2 층간 절연층(56)의 상부면에 남아 있는 하부전극 콘택층(60) 상에 확장된 부분(60b)에 대응하는 영역을 덮는 마스크, 예컨대 감광막 패턴을 형성한다. 이어서 제2 층간 절연층(56)의 상부면에서 하부전극 콘택층(60)의 노출된 부분을 식각한 다음, 상기 마스크를 제거한다. 이렇게 해서, 도 3의 확장된 부분(60b)을 형성할 수 있다.
한편, 도 3의 결과에서 제2 층간 절연층(56)과 하부전극 콘택층(60)의 확장된 부분(60b)을 상기한 식각조건을 만족하는 건식 또는 습식식각방법을 이용하여 식각할 수 있다. 도 9는 이러한 식각 결과를 보여준다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 상기한 부재들에 대해서 상기 실시예에서 제시하지 않은 다양한 물질을 제시할 수 있을 것이다. 또한 하부전극 콘택층(60)을 소오스 영역(42)에 직접 접촉시킬 수도 있을 것이다. 또한 PRAM이외의 메모리 소자의 제조 방법에 본 발명의 기술적 사상을 적용할 수도 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 상변화 메모리 소자는 하부전극 콘택층의 상부가 비어홀 밖으로 돌출되어 있다. 그러므로 하부전극 콘택층과 상변화층의 접촉 면적이 증가된다. 이 결과, 반복적인 쓰기 동작에서 하부전극 콘택층과 상변화층 사이에 박리 등과 같은 접촉 불량이 일어날 가능성은 매우 낮다. 이러한 결과로 상변화 메모리 소자의 반복 쓰기 횟수를 크게 증가시킬 수 있고, 운용과 관련해서 신뢰성을 높일 수 있다.

Claims (13)

  1. 비어홀을 채운 하부전극 콘택층, 상변화층 및 상부 전극층을 포함하는 스토리지 노드와 상기 하부전극 콘택층에 연결되는 스위칭 소자를 포함하는 상변화 메모리 소자에 있어서,
    상기 하부전극 콘택층는 상기 상변화층으로 돌출된 돌출부를 갖는 특징으로 하는 상변화 메모리 소자.
  2. 제 1 항에 있어서, 상기 돌출부는 상기 비어홀 둘레로 확장된 것을 특징으로 하는 상변화 메모리 소자.
  3. 제 1 항에 있어서, 상기 스위칭 소자는 트랜지스터 또는 다이오드인 것을 특징으로 하는 상변화 메모리 소자.
  4. 순차적으로 적층된 하부전극 콘택층, 상변화층 및 상부전극층을 포함하는 스토리지 노드와 상기 하부전극 콘택층에 연결되는 스위칭 소자를 포함하는 상변화 메모리 소자의 제조 방법에 있어서,
    층간 절연층에 홀을 형성하는 단계;
    상기 홀을 상기 하부전극 콘택층으로 채우는 단계;
    상기 하부전극 콘택층의 상부를 돌출시키는 단계; 및
    상기 층간 절연층 상에 상기 하부전극 콘택층의 돌출된 부분을 덮는 상변화층을 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  5. 제 4 항에 있어서, 상기 돌출시키는 단계는,
    상기 하부전극 콘택층의 식각률보다 상기 층간 절연층의 식각률이 높은 식각 조건으로 상기 층간 절연층의 상부면을 식각하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  6. 제 5 항에 있어서, 상기 층간 절연층의 상부면은 건식 또는 습식식각방법으로 식각하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  7. 제 4 항에 있어서, 상기 돌출시키는 단계는,
    상기 홀에 채워진 상기 하부전극 콘택층을 성장시키는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  8. 제 7 항에 있어서, 상기 하부전극 콘택층을 성장시키는 단계에서 상기 하부전극 콘택층의 수평 성장률을 수직 성장률보다 크게 하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  9. 제 8 항에 있어서, 상기 하부전극 콘택층의 식각률보다 상기 층간 절연층의 식각률이 높은 식각 조건으로 상기 층간 절연층의 상부면을 식각하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  10. 제 9 항에 있어서, 상기 층간 절연층의 상부면은 건식 또는 습식식각방법으로 식각하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  11. 제 4 항에 있어서, 상기 홀을 채우는 단계는,
    상기 층간 절연층 상에 상기 홀을 채우는 상기 하부전극 콘택층을 형성하는 단계를 포함하고,
    상기 돌출시키는 단계는,
    상기 층간 절연층 상에 형성된 상기 하부전극 콘택층을 평탄화하되, 상기 평탄화는 상기 층간 절연층의 상부면이 노출되기 전까지 실시하는 단계;
    상기 평탄화된 하부전극 콘택층 상에 상기 홀과 그 둘레의 일부를 덮는 마스크를 형성하는 단계;
    상기 마스크 둘레의 상기 하부전극 콘택층을 제거하는 단계; 및
    상기 마스크를 제거하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  12. 제 11 항에 있어서, 상기 마스크를 제거한 다음,
    상기 하부전극 콘택층의 식각률보다 상기 층간 절연층의 식각률이 높은 식각 조건으로 상기 층간 절연층의 상부면을 식각하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  13. 제 12 항에 있어서, 상기 층간 절연층의 상부면은 건식 또는 습식식각방법으로 식각하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
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