KR100829556B1 - 자기 저항 램 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 자기저항 램 및 그의 제조방법에 관한 것이다. 본 발명은 반도체 기판 상에 제1게이트와 소스 및 드레인 정션으로 형성된 모스 트랜지스터와, 소스 정션에 연결된 하부전극과, 이 하부전극 상 면에 형성된 제1자성체막과, 제1자성체막 상에 형성되어 이 제1자성체막과 포텐셜 웰을 형성하도록 알루미늄(Al)과 하프늄(Hf)이 함유된 절연성의 배리어막와, 제2자성체막과 대응되어 배리어막의 상부에 형성된 제2자성체막과, 제2자성체막 상에 형성된 상부전극과, 하부전극과 게이트 사이에 개재되어 제1자성체막의 자성정보를 조정하는 제2게이트 및 제1게이트와 수직으로 교차하여 상부 전극과 연결된 비트라인을 포함한다.
이렇게 배리어막으로서 알루미늄 산화막(Al2O3)에 하프늄(Hf)이 첨가된 산화막을 적용함으로써, 배리어막의 특성이 개선되어 자기저항률(MAGNETIC RESISTANCE RATIO)가 향상되고 따라서, 자기저항 램의 정보저장 능력이 향상된다.

Description

자기 저항 램 및 그의 제조방법{Magneto-resistive Random access memory and method for manufacturing the same}
도 1은 본 발명에 의한 자기 저항 램을 개략적으로 나타낸 사시도이다.
도 2는 본 발명에 의한 자기 저항 램의 단면도이다.
도 3은 자기 메모리 소자의 확대 단면도이다.
도 4는 본 발명에 의한 자기저항 램의 제조방법을 나타낸 공정 흐름도이다.
도 5 내지 도 9는 본 발명의 자기저항 램의 제조방법을 순차적으로 나타낸 단면도들이다.
도 10a 내지 도 10b는 본 발명과 종래의 기술의 온도에 따른 자기저항(MR)과 인가된 전압에 따른 자기저항(MR)을 비교한 그래프들이다.
본 발명은 자기저항 램 및 그의 제조방법에 관한 것으로서, 특히 터널링 정션(tunneling junction)을 가진 자기저항 램(Magneto-resistive Random Access Memory)과 그의 제조방법에 관한 것이다.
자기저항 램은, 모스 트랜지스터(MOS transistor)와 이 모스 트랜지스터와 전기적으로 연결되어 신호 저장 캐패시터(capacitor) 기능을 하는 자기 터널링 정션(Magnetic tunneling junction)으로 형성되어 있다. 그리하여, 모스 트랜지스터에 소정전압 이상을 인가하면 자기 터널링 정션을 통하여 기록된 데이터를 읽는다.
이러한 자기저항 램은 속도가 빠르고 비휘발성 램(non-volatile RAM)이기 때문에, 메모리 소자로서 이상적인 조건을 갖추고 있다. 그리고, 자기저항 램은 주변회로의 구조를 단순화할 수 있는 셀구조로 모스 트랜지스터(MOS Transistor)와 자기 터널링 정션(Magnetic tunneling junction) 소자를 직렬로 연결한 메모리 코어(Memory core)를 사용하는 것이 일반적으로, 이때 사용하는 데이터 기억부는 단순 스위치로 작용하는 모스 트랜지스터(MOS transistor)보다 큰 저항값을 가져야 한다. 그리하여, 자기 터널링 정션이 자기저항 램의 메모리 소자로서 사용되고 있다.
현재 사용되고 있는 자기 터널링 정션은 산화막 배리어(oxide barrier)를 포함하고 있고, 이 산화막 배리어는, 알루미늄(Al)을 증착하여 이 알루미늄을 산화시켜 형성된 산화 알루미늄막(Al2O3)이 정션의 산화막 배리어로서 작용한다.
그런데, 이러한 종래의 산화막 배리어는, 포텐셜 배리어(potential barrier)가 정제되지 않고 그리하여 인가된 전압의 크기에 따라 자기저항비(Magnetic Resistance ratio,이하 MR비)가 감소하는 경향이 있다. 이러한 MR비의 감소는 데이터를 저장하고 읽어낼 경우에, 작동 에러를 발생시킬 가능성이 높아 메모리 소자의 신뢰성을 크게 저하시키는 단점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 자기 터널링 정션의 포텐셜 배리어(potential barrier)를 잘 정의하여 MR비를 안정적으로 유지시키고, 인가된 전압에 따라 MR비가 감소하는 특성을 개선하는 자기저항 램과 그의 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 자기저항 램(Magneto-resistive RAM)은, 반도체 기판 상에 제1게이트와 소스 및 드레인 정션으로 형성된 모스 트랜지스터와, 소스 정션에 전기적으로 연결된 하부전극과, 이 하부전극 형성된 제1자성체막과, 이 제1자성체막 상에 소정의 포텐셜 웰을 형성하도록 알루미늄(Al)과 하프늄(Hf)이 포함된 절연성의 배리어막(barrier layer)과, 이 배리어막의 상부에 형성되어 제1자성체막과 대응하여 형성된 제2자성체막과, 제2자성체막 상에 형성되어 하부전극과의 대극으로서 연결되는 상부전극과, 하부전극과 제1게이트 사이에 개재되어 제1자성체막의 자성정보를 조정하는 제2게이트 및 제1게이트와 수직으로 교차하여 상부 전극과 전기적으로 연결된 비트라인을 포함한다.
여기서, 하부전극은, 반도체 기판과 접촉하여 형성된 금속막과, 이 금속막의 상부에 형성된 반자성체의 버퍼막을 포함하고 있다. 금속막은 일반 배선용 Al 혹은 Cu 또는 이들을 주성분으로 하는 합금금속을 사용할 수 있으며, 금속막의 하부에 알루미늄 질화막(AlN), 티타늄 질화막(TiN) 및 텅스텐 질화막(WN) 등의 막을 더 포함하는 것이 불순물 원자를 막을 수 있어 바람직하다. 그리고, 버퍼막은 Ta, Ru 등으로 형성하고, IrMn, PtMn, FeMn 등의 반자성 재료(ferromagnetic materials)로 형성되는 것이, 후술하는 제2자성체막의 상자성 재료와 사이에 쌍을 이루어 신호저장 역할을 수행할 수 있다. 그리고, 제1자성체막(통상, 핀드 레이어(pinned layer)라고 칭함)은 연자성체로서 CoFe, Co 및 NiCoFe 중 어느 하나로 형성될 수 있다. 배리어막은 하프늄(Hf)과 알루미늄(Al) 합금의 산화물로 형성된 것이 연자성 및 상자성 재료 사이에 개재된 배리어막으로서 특성을 강화시켜 바람직하다.
제2자성체막은 프리 레이어(free layer)막으로서, 배리어막 상에 강자성 재료로 형성되고, 그 상부에 형성된 상부전극은 제2자성체막을 보호하면서 신호검출을 위한 회로와 코어 셀을 연결하는 기능을 한다. 그리하여, 메모리 소자로서 자성 정보를 조절할 수 있는 회로를 완성할 수 있다. 제2자성체막은 상자성 재료로 형성되어 전술한 연자성체로 형성된 제1자성체막에 대해서 완전한 대극 역할을 하며, 상자성 재료는 펌얼로이Py(NiFe)인 것이 적은 전류로 자화방향을 쉽게 바꾸는 장점이 있어 프리 레이어(free layer)로서 바람직하다.
이상과 같이, 본 발명의 자성저항 램은, 배리어막으로서 하프늄(Hf)과 알루미늄(Al)을 산화시켜 형성된 고밀도의 산화막을 형성함으로써, 자성재료로 형성된 제2자성체막(프리 레이어막)과 제1자성체막(핀드 레이어) 사이에 자기 저항비(MR비, magnetic resistance ratio) 특성을 크게 개선시켜 램의 소자 메모리 능력을 강화시킬 수 있다.
한편, 이와 같은 본 발명의 자성저항 램을 제조하는 방법은, 먼저, 반도체 기판 상에 소자분리용 절연막을 형성하여 소자활성영역을 형성한다. 소자활성 영역에 제1게이트와 소스 및 드레인을 형성하여 모스 트랜지스터를 형성한다. 제1게이 트와 나란히 배치되도록 제2게이트를 형성하며 모스 트랜지스터의 소스 영역과 연결되도록 도전체를 포함하는 하부전극을 형성한 후, 하부전극 상에 소정의 자구를 형성하는 제1자성체막을 형성하고, 제1자성체막 상에 하프늄과 알루미늄을 포함하는 절연막으로 구성된 배리어막을 형성한다. 이 배리어막 상에 제1자성체막과 대응되도록 제2자성체막을 형성하고, 그 위에 상부전극을 형성한다.
이때, 소자분리용 절연막은 실리콘 산화막으로 형성하는 것이, 실리콘 기판 상에서 공정이 간편하고 고밀도의 메모리 소자를 형성할 수 있어 바람직하다.
제1게이트를 형성하는 단계에서는, 기지 실리콘이 노출된 소자활성 영역에 박막의 게이트 절연막을 형성하고, 이 게이트 절연막 상에 게이트 도전막 및 마스크용 캡핑 절연막을 순차적으로 형성한다. 그런 다음, 마스크용 캡핑 절연막과 게이트 도전막에 소정의 사진/식각공정(photo/etch process)을 거쳐서 제1게이트 패턴을 형성한다. 이렇게 형성된 제1게이트 패턴의 양측으로 소스 및 드레인 정션을 형성하여 무스 트랜지스터를 완성한다.
제1게이트 패턴의 측벽에는 실리콘 질화막이나 실리콘 산화막과 같은 실리콘 절연막으로 형성된 측벽 스페이서(spacer)를 더 형성하는 것이 소자가 고밀도화 되어 게이트 채널(gate channel)이 좁아진 경우 쇼트 채널 효과(short channel effect)를 방지할 수 있어 바람직하다.
게이트 도전막은 불순물이 도핑된 폴리실리콘(doped poly crystalline silicon)을 화학기상 증착법으로 형성하는 것이 비저항을 용이하게 조절할 수 있어 바람직하고, 마스크용 캡핑 절연막은 화학기상증착법으로 형성된 실리콘 질화막이 나 실리콘 산화막과 같은 실리콘 절연막인 것이 게이트 도전막의 상부를 식각공정에서 보호할 수 있어 바람직하다.
소스 및 드레인 정션을 형성하는 단계는, 포클 도핑(POCl3 doping)과 같은 소정의 열확산에 의해서 형성하는 방법도 있으나, 기판 상의 열부담을 감소시키기 위해서 반도체 기판 표면의 소정 깊이에 도핑 이온을 주입하는 이온 주입법(ion implanting)법을 이용하는 것이 바람직하다.
하부전극을 형성하는 단계는, 반도체 기판 상에 도전성 금속막을 소정 두께로 형성하고, 금속막 상에 반자성 재료로 형성된 버퍼막을 형성한다. 도전성 금속막은 Al, Ta, Ru 및 AlN 등을 포함하여 전도성 및 조밀한 구성을 가진 원소들을 사용하여 배리어 막으로서 사용되는 하프늄(Hf)이 밖으로 확산 침출(out-diffusion)되는 것을 방지할 수 있다. 버퍼막은 표면 평탄도를 개선시키기 위하여 탄탈륨(Ta) 혹은 루비듐(Ru) 등의 박막이 적용되며, 자화 방향을 한쪽으로 고정시켜 주는 반자성체막으로서 주로 IrMn, PtMn, FeMn 중 어느 하나로 형성된다. 그리고, 제1자성체막(핀드 레이어, pinned layer)은 연자성체인 CoFe, Co 및 NiCoFe 중 어느 하나를 적용하여 소정의 전장을 걸어준 상태에서 증착공정을 수행하거나 자기장 내에서 열처리 후 냉각공정을 거침으로 일정한 방향으로 자성을 고정하여 형성이 가능하다.
배리어막을 형성하는 단계는, 먼저, 제1자성체막의 표면에 박막의 알루미늄/하프늄으로 구성된 다층막을 형성한다. 그리고, 이 다층막에 산소를 주입하여 소정의 열처리로 알루미늄(Al) 및 하프늄(Hf)을 산화시켜 알루미늄-하프늄 산화막을 형성한다. 이때, 하프늄과 알루미늄은 물리기상 증착법(physical vapor deposition) 의 하나인 금속 스퍼터링(metal sputtering)등과 같은 방법을 사용하여 아주 박막의 알루미늄 및 하프늄 복합막을 형성한다. 그런 다음, 산화용 가스로 희석된 산소나 산소 플라즈마를 소량 공급하여 알루미늄-하프늄 산화막(Al-Hf-O)을 형성한다.
제2자성체막(프리 레이어(free layer))을 형성하는 단계에서는, 배리어막의 상부에 상자성 재료로서 펌얼로이인 Py(NiFe)를 형성한다. 이때, 제2자성체막은 제1자성체막과 대응하여 자화 저항(Magnetic resistance)의 변화를 조절하는 대극으로서의 역할을 한다.
상부전극을 형성하는 단계는, 제2자성체막의 상부에 금속 전극막을 형성하고 자기메모리 소자의 면적을 확보할 수 있도록, 소정의 상부 전극 패터닝 공정을 거쳐서, 금속막 및 제2자성체막 및 배리어막과 그 하부의 제1자성체막 등을 통상의 식각법을 이용하여 제거한다. 그러면, 자기 메모리 소자가 완성된다. 여기서, 금속막은 알루미늄(Al), 루비늄(Ru), 탄탈늄(Ta) 등의 금속막에 전도성 질화막인 알루미늄 질화막(AlN) 등을 조합하여 형성한다. 그러면, 펌얼로이(perm alloy)에 포함된 전이금속이 밖으로 확산되어 나와 추후 형성될 비트라인 쪽으로 침투하는 것을 방지할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다.
도 1은 본발명에 의한 자기저항램(Magneto-resistive Random Access Memory)를 개략적으로 나타낸 사시도이고, 도 2는 본 발명의 자기저항 램의 단면도이다.
도 1 및 도 2를 참조하면, 본 발명에 자기저항 램은, 반도체 기판 상에 형성된 매트릭스 형태로 배치된 복수의 스위치용 모스 트랜지스터와 자기저항용 메모리 소자(도 2의 140)를 포함하고 있다.
여기서, 모스 트랜지스터는, 반도체 기판(100) 상에 형성된 게이트 절연막(121)과 게이트 도전막(123)과 및 그 위에 캡핑 절연막(127)이 순차적으로 형성된 제1 게이트(120)와, 제1 게이트(120)의 양측으로 반도체 기판(100)에 형성된 소스 및 드레인 정션(105a,105b)을 포함한다.
자기저항용 메모리 소자(140)는, 자기저항 터널링 정션(magneto-resistance tunneling junction)으로서, 모스 트랜지스터의 소스 영역(105a)에 연결되어 형성된 하부전극(141)과, 하부전극(141)의 상부면에 순차적으로 형성된 제1자성체막(142)과, 제1자성체막(142) 상에 배치되어 알루미늄(Al)과 하프늄(Hf)을 포함하는 산화막으로 형성된 배리어막(143)과, 제1자성체막(142)과 대응되는 대극의 개념으로 형성된 제2자성체막(144)과 이 제2자성체막(144)의 상부에 적층 형성된 상부 전극(145)을 포함한다. 이때, 하부전극(141)은 전도성의 금속막으로 형성된 하부 전극막(141a)과 이 하부 전극막(141a)의 상부에 형성되어 자기 메모리 소자의 일극을 형성하기 위해 반자성 재료로 형성된 버퍼막(141b)을 포함한다. 그리고 제1자성체막(142)은 연자성체로서 형성되어 있다. 배리어막(143)은 하프늄(Hf)과 알루미늄(Al)의 혼합 산화막으로 형성되어 있다.
제2자성체막(144)은, 배리어막(143)의 상부에 연접하여 강자성체로 형성되어 있고, 이 막을 통상 프리 레이어막(free layer film)이라고도 한다. 이때, 제2자성체막(144)은 강자성체 중에서 상자성체인 퍼멀로이(Py(NiFe))로 형성되어 있어 항상 동일한 방향의 자성 스핀을 형성하고 있다. 그리하여, 제1자성체막(142)에 형성된 연자성체와 한 쌍이 되어 소정의 자기저항을 형성하며, 제1자성체막(142)의 자성 스핀의 방위에 따라서 동일 방향으로 형성될 경우에는 적은 자기 저항이 형성되고, 상호 반대가 되는 방향일 경우에는 큰 자기 저항이 형성되어 신호를 감지할 때 상호 다른 크기의 저항이 감지되어 저장된 정보를 구별하여 저장 및 감지할 수 있다. 즉, 저항이 적을 때는 저전압상태로서 오프(off)이고 저항이 클 때는 고전압 상태로서 온(on)상태로 읽어들인다. 그리하여, 이러한 자성의 방향을 소정의 전기적 수단을 이용하여 제2 게이트(130)를 이용하여 자성으로 저장(write)하면, 읽을(read) 때는 제1 게이트(120)를 이용하여 전기적으로 이를 감지하여 저장된 정보를 읽어내는 것이다.
상부 전극(145)은 전도성의 금속막으로 형성되어 있다. 이러한 상층의 상부 전극(145)은 전도성의 금속으로서 알루미늄(Al)이나 탄탈륨(Ta) 등을 스퍼터(metal sputter)나 금속증발기(metal evaporator)와 같은 물리기상 증착법(Physical vapor deposition)을 이용하여 형성한다. 한편, 상부전극의 금속은 화학기상 증착법(Chemical vapor deposition)이나 도금(electroplating, electrolyte plating) 등을 이용하여 형성할 수도 있다.
도 3은, 본 발명의 자기저항 램의 메모리 소자 부분을 확대하여 나타낸 단면도이다. 이를 참조하면, 메모리 소자는, 실리콘 기지 실리콘(100)과 접하는 하부에는 금속막으로 형성된 하부 전극막(141a)과, 이 하부 전극막(141a)의 상부에는 반자성(anti ferromagnetic layer) 재료로 형성된 버퍼막(141b)으로 형성된 하부전극(141)이 배치되고, 반자성막의 버퍼막(141b) 상부에 연자성 재료로 형성된 제1자성체막(142)이 형성되어 있다. 이 제1자성체막(142) 상에 알루미늄(Al)과 하프늄(Hf)이 혼합되어 산화된 배리어막(143)이 형성되어 있고, 그 상부에는 제1자성체막(142)과 대응하여 대극으로서 제2자성체막(144)이 형성되고, 이 제2자성체막(144)의 상부에는 전기적으로 연결되도록 형성된 상부전극(145)이 형성되어 있다. 여기서, 알루미늄-하프늄 산화막(Al-Hf-O)은 막질 내부에 함유된 결함(defect)이 적어서 양호한 박막 특성을 가지고 있으며, 특히, 자성재료들 사이에 개재되어 이들 사이의 터널 자기저항(Tunneling Magnetic Resistance) 곡선에서 자기저항 비(MR ratio)을 높여준다. 이러한 하프늄-알루미늄 산화막(143)은 크게 두 가지 방법으로 형성할 수 있다. 하나는, 먼저, 하부의 제1자성체막(142) 표면에 알루미늄막과 하프늄막을 형성하고, 자연산화(natural oxidation)나 산소 플라즈마(O2 plasma)를 이용한 저온 산화 과정을 거쳐서 알루미늄(Al)과 하프늄(Hf)을 산소원자(O)와 결합시켜 산화막을 형성하는 방법이다. 다른 하나는, 직접 알루미늄(Al)과 하프늄(Hf)이 합금화된 금속타겟(metal target)을 이용하여 하부 전극(141) 표면에 하프늄-알루미늄 혼합막을 형성함과 동시에 산화분위기를 만들어 알루미늄-하프늄 산화막을 형성하는 것이다. 이 밖에 처음부터 알루미늄-하프늄 산화막 타겟(Al-Hf-O target)을 이용하여 금속 스퍼터링 방식으로 알루미늄-하프늄 산화막을 형성할 수도 있다.
제2자성체막(144)은, 배리어막(143)의 상부에 형성되어 있으며, 이러한 제2자성체막(144)은 절연체인 배리어막(143)을 개재하고서 제1자성체막(142)의 연자성체에 대응되도록 강자성체로 형성되어 있다. 즉, 제2자성체막(144)은 상자성체로서 니켈-철 합금(Ni-Fe alloy)이다. 그리하여, 소정의 전장을 가해주면 일정한 방향으로 자기 스핀이 배열되어 자성을 발하게 된다.
상부 전극(145)은 전도성이 뛰어난 금속으로서 막증착성이 우수한 금속을 사용하는데, 주로 알루미늄(Al)이나, 탄탈륨(Ta) 및 루비듐(Ru)과 같은 금속을 소정의 증착방법으로 형성하고, 도전성 질화막으로서는 알루미늄 질화막(AlN) 등과 같은 경질의 막을 이 상부 전극(145)과 제2자성체막(144) 사이에 개재하여 형성함으로써, 자성재료에 포함된 전이 금속들이 반도체 기판(100) 상에 침투되지 않도록 금속이온 침투를 방지하도록 하여 메모리 소자의 신뢰성을 향상시킬 수 있다.
한편, 도 1에서, 하부전극(141)과 제1게이트(120) 사이에는 제1게이트(120)와 나란히 형성된 제2게이트(130)가 형성되어 있어 하부전극(141)의 버퍼막(141b)과 제1자성체막(142)이 소정의 자성을 갖도록 조절함으로써, 메모리 소자의 자기저항을 변화시킬 수 있어 정보를 쓸 수 있는(write) 기능을 한다.
도 4는 본 발명의 자기저항 램의 제조방법을 개략적으로 나타낸 공정흐름도이고, 도 5 내지 도 9는 이들을 순차적으로 나타낸 단면도들이다. 여기서는 도 4의 공정 흐름도(flow chart)를 참조하여 도 5 내지 도 9를 설명한다.
도 5를 참조하면, 반도체 기판(100) 상에 소정의 소자형성공정을 거쳐서 모스 트랜지스터를 형성한다(s1). 즉, 반도체 기판(100)에 소자형성영역을 정의하는 소자분리용 절연막(110)을 형성하고, 소자형성영역에 게이트 절연막(121)과 게이트 도전막(123) 및 갭핑 절연막(127)을 순차적으로 형성한다. 반도체 기판(100) 상에 포토 레지스트(미도시)를 도포하고 소정의 패터닝 공정을 거쳐서 포토 레지스트에 제1게이트 패턴을 형성한다. 이 제1게이트 패턴을 마스크로 이용하여 건식식각으로 캡핑 절연막(127) 및 게이트 도전막(123)에 제1게이트 패턴을 전사하여 제1게이트(120)를 완성한다. 제1 게이트(120)의 측벽에 절연막으로 형성된 스페이서(128)을 형성한다. 그런 다음, 이 제1게이트(120)를 마스크로 이용하여 제1게이트(120)의 양측으로 소스와 드레인 정션(105a,105b)을 형성한다. 이때, 소스 및 드레인 정션(150a,150b)은 반도체 기판(100)에 소정의 불순물 이온을 주입한 후에 소정의 열처리를 거쳐서 정션(junction)을 형성한다.
도 6을 참조하면, 제1게이트(120) 및 소스 및 드레인 정션(105a,105b) 상에 제1층간 절연막(125)을 형성하고 제2게이트(130)를 형성한다. 즉, 먼저, 반도체 기판(100) 전면에 제1층간 절연막(125)으로서 실리콘 절연막을 형성한다. 실리콘 절연막은 화학기상증착법(Chemical Vapor Deposition)을 이용한 실리콘 산화막(silicon oxide)이나 실리콘 질화막(silicon nitride)을 형성하여 상부에 형성되는 제2 게이트(130)와 제1 게이트(120) 사이를 절연한다. 그런 다음, 제1 게이트(120)와 평행하게 제2 게이트(130)를 형성한다. 이 제2 게이트(130)는 추후 형성될 하부전극(141)의 버퍼막(141b)과 제1자성체막(142)이 가지는 자성의 자화방향을 조절하는 기능을 하여 자성 메모리 내에 정보를 온(on,0) 또는 오프(off,1)로서 저장하는(writing) 기능을 한다. 또한, 저장된 내용을 지우고자 할 경우에는 이 제2게이트(130)에 소정의 전압을 걸어주어 자성을 제거하여 정보를 지우는(erasing) 역할도 한다.
그런 다음, 제2게이트(130)가 형성된 반도체 기판(100)의 전면에 제2층간 절연막(135)을 다시 형성하여 표면을 평탄하게 형성한다. 여기서, 제2층간 절연막(135)은 실리콘 절연막으로서 화학기상 증착법(Chemical Vapor Deposition)으로 형성되고, 이러한 층간 절연막의 평탄화를 위해서는 BPSG(Boro-phosphouric silicate glass) 및 이의 리플로우 공정을 사용하거나, 화학적 기계연마법(Chemical Mechanical Polishing)을 이용하는 것이 바람직하다.
도 7을 참조하면, 제2층간 절연막(135) 상에 하부전극(141)을 형성한다.
즉, 제2층간 절연막(135)에 소정의 포토/식각(photo/etch) 공정을 이용하여 모스 트랜지스터의 소스 영역(105a)이 노출되도록 콘택(140a)을 형성한다. 그런 다음, 반도체 기판(100) 전면에 콘택(140a)을 채우는 하부 전극막(141a)(도 3 참조)을 증착한다. 그리고 하부 전극막(141a) 상에 반자성 재료로 형성된 버퍼막(141b)(도 3 참조)을 형성한다. 이때, 하부 전극막(141a)은 알루미늄(Al), 탄탈륨(Ta) 및 루비듐(Ru) 등의 금속을 물리기상 증착법이나 화학기상 증착법을 이용하여 형성한다. 하부 기지 실리콘이 드러난 콘택(140a)의 내부와 하부 전극막(141a) 사이에 경질의 알루미늄 질화막(AlN)을 더 포함하여 형성하면, 버퍼막(141b)의 자성재료에 포함된 전이 금속이 하부 기지 실리콘으로 침투하여 전기적 특성을 악화시키는 것을 방지할 수 있다. 이 때, 알루미늄 질화막(AlN)과 같은 불순물 침투 방지용 막은 텅스텐 질화막(WN) 또는 티타늄 질화막(TiN)과 같은 다른 전도성의 금속질화막으로 형성될 수도 있다. 버퍼막(141b)은 반자성 재료로서 IrMn, PtMn 및 FeMn 중 어느 하나를 적용한다.
이렇게 하부 전극막(141a)과 버퍼막(141b)이 형성되면, 소정의 포토/식각 공정을 거쳐서 하부전극 패턴을 형성하여 하부전극(141)을 완성한다. 결과적으로, 하부전극(141)은 하부 전극막(141a)/버퍼막(141b)을 포함하는 복합층이 된다.
제2 층간 절연층(135) 상에 하부전극(141)을 덮는 연자성체로 형성된 제1자성체막(142)을 형성한다. 이때, 연자성체로는 CoFe, Co, 및 NiCoFe 중 어느 하나를 적용할 수 있다.
그런 다음, 제1자성체막(142) 상층에 배리어막(143)을 형성한다. 배리어막(143)은 절연막인 하프늄-알루미늄 산화막으로 형성한다. 즉, 먼저, 알루미늄(Al)과 하프늄(Hf)을 10 Å 내지 20 Å 정도의 초박막으로 스퍼터링(sputtering)하여 형성하고 그 위에 산화 분위기를 조성하여 하프늄(Hf)과 알루미늄(Al)을 산소와 결합시켜 하프늄-알루미늄 산화막(Al-Hf-O)을 형성한다. 여기서, 산화 분위기는 상온에서 대기 중에 소정시간 노출하는 자연 산화막 형성법(natural oxidation)과, 산소 플라즈마(O2 plasma)를 형성하여 산화막을 형성하는 플라즈마 형성법이 있다. 이들 두 방법들은 모두, 저온에서 공정 진행할 수 있다는 장점이 있다.
한편, 상기와 같은 하프늄-알루미늄 산화막(Al-Hf oxide)은, 하프늄(Hf)-알루미늄(Al) 합금 타겟(alloy target)을 이용하여 스퍼터링(sputterng) 도중에 산소 분위기를 형성하여 바로 형성하는 방법을 적용할 수도 있다. 그리고, 처음부터 알루미늄(Al)-하프늄(Hf) 산화막을 타겟(sputtering target)으로 이용하여 물리기상 증착법(Physical vapor deposition)으로 직접 알루미늄-하프늄 산화막(Al-Hf oxide)을 증착할 수도 있다.
그런 다음, 배리어막(143)의 상부에 제1자성체막(142)에 대응하는 제2자성체막(144)을 형성하고 상부전극(145)을 순차적으로 형성한다. 제2 자성체막(144)은 하부전극(141)의 버퍼막(141b)과 제1자성체막(142)으로 형성된 자성막에 대응하는 대자극으로서 강자성체로 형성된다. 제2자성체막(144)은 프리 레이어막이다. 이 제2자성체막(144)은 강자성체로서 영구자성을 가지는 퍼멀로이(permalloy, Py(NiFe))를 적용하는 것이 바람직하다. 이러한 제2 자성체막(144) 상부에 상부 전극(145)으로서 금속막을 형성한다. 이러한 금속막은 알루미늄(Al)이나 탄탈륨(Ta) 및 루비듐(Ru) 중 어느 하나를 적용할 수 있으며, 물리기상 증착법(Physical Vapor Deposition)으로 형성하는 것이 제조공정이 저렴하여 바람직하다.
도 8을 참조하면, 상기와 같이 하부전극(141), 제2 자성체막(142), 배리어막(143), 제2 자성체막(144) 및 상부전극(145)이 적층된 복합막 상에 소정의 패터닝 공정을 거쳐서 독립된 자기 메모리 소자(140)를 완성한다. 즉, 포토 공정을 거쳐서 포토 레지스트(미도시)에 메모리 패턴을 형성하고, 이 패턴을 마스크로 이용하여 건식식각으로 상부전극(145), 제2자성체막(144), 배리어막(143) 및 제1자성체막(142)까지 식각하여 자기 메모리 소자 패턴을 완성한다.
도 9를 참조하면, 상기와 같이, 자기 메모리 소자(140)를 완성하고, 소정의 비트라인 공정을 거쳐서 자기 메모리 소자(140)의 상부전극(145)과 연결되도록 비트라인(150)을 형성한다. 즉, 반도체 기판(100) 전면에 제3층간 절연막(149)을 형성하고, 콘택 형성공정을 거쳐서 상부전극(145)의 상면이 노출되도록 소정의 콘택(미도시)을 형성한다. 이렇게 형성된 콘택을 완전히 충진할 수 있을 정도의 두께로 비트라인용 도전막을 형성한다. 이때, 비트라인용 도전막은 금속막(예를 들어, 알루미늄이나 텅스텐 등)을 사용하기도 하고, 실리사이드막(예를 들어, 텅스텐 실리사이드 등)을 사용하기도 한다. 비트라인용 도전막에 소정의 포토/식각 공정을 거쳐서 제1게이트(120) 및 제2게이트(130)와는 직교되도록 비트라인(150)을 형성한다.
이와 같이, 자기 메모리 소자(140)의 배리어막(143)으로서 알루미늄-하프늄 산화막을 적용하면, 알루미늄(Al)과 하프늄(Hf) 사이에 반응하는 산화공정이 산소결합수가 적어지면서 막질의 왜곡(distortion)이 감소되어 스트레스(stress)가 적고 따라서 결함이 적은 양질의 절연막이 형성된다. 따라서, 자기적 성질 특히, 자기 저항비(MR ratio)를 이용하여 정보를 쓰고 읽는 자기 메모리 소자의 특성이 향상된다.
도 10a 내지 도 10b는 본 발명에 의한 자기저항 램과 종래의 기술을 비교하기 위해서 온도 및 인가된 전압에 따른 자기 저항비(magnetic resistance ratio)를 나타낸 그래프이다. 도 10a에서 X축은 온도이고 Y축은 자기 저항비(MR비)이고, 도 9b에서는 X축이 인가된 전압이며, 표준 자기저항비(normalized MR)를 나타낸다.
이들을 참조하면, 도 10a의 온도 영향성을 보면, 양측 모두 온도가 증가하면 MR비가 감소하지만, 본 발명의 경우에 그 감소하는 비율이 작아 상대적으로 온도 변화에 대한 안정성이 높은 것을 알 수 있다. 도 10b에서 기존에 사용하던 막질로서 알루미늄 산화막(Al2O3)은 MR은 50%를 기준으로 보았을 때, 각각 530mV 정도인 반면에 본발명의 알루미늄-하프늄산화막은 625 mV로 크게 개선되었음을 알 수있다.
상술한 바와 같이 본 발명의 자기저항 램과 그 제조방법은, 배리어막으로서 알루미늄-하프늄 산화막(Al-Hf-O)을 사용하여, 자기 저항 램의 메모리 소자의 자기저항률(magnetic resistance ratio)을 크게 향상시킴으로써, 자기저항 램의 정보 기억 능력을 크게 향상시킬 수 있다.
그리고, 알루미늄-하프늄 산화막은 그 막층 구조가 스트레스가 적은 막으로서 정 및 부전압이 교대로 인가되는 자기 메모리 소자에 사용되는 배리어막의 신뢰성을 개선할 수 있다.

Claims (26)

  1. 반도체 기판 상에 제1게이트와 소스 및 드레인 정션으로 형성된 모스 트랜지스터;
    상기 소스 정션에 연결된 하부전극;
    상기 하부전극의 상면에 형성된 제1자성체막;
    상기 제1자성체막 상에 형성되어 상기 제1자성체와 포텐셜 웰(potential well)을 형성하도록 알루미늄(Al)과 하프늄(Hf)이 함유된 절연성의 배리어막;
    상기 배리어막의 상부에 상기 제1자성체막과 대응하여 형성된 제2자성체막;
    상기 제2자성체막 상에 형성된 상부전극;
    상기 제1게이트와 상기 하부전극 사이에 개재되어 상기 제1자성체막과 상기 제2자성체막 중 어느 하나의 자성정보를 조정하는 제2게이트; 및
    상기 제1게이트와 수직으로 교차하여 상기 상부 전극과 전기적으로 연결된 비트라인을 포함하는 것을 특징으로 하는 자기저항 램(Magneto-Resistive RAM).
  2. 제1항에 있어서, 상기 하부전극은,
    상기 반도체 기판과 접촉하여 형성된 하부 전극막; 및
    상기 하부 전극막의 상부에 형성된 반자성층의 버퍼막을 포함하는 것을 특징으로 하는 자기저항(Magneto-resistive) 램.
  3. 제2항에 있어서, 상기 하부전극막은 Al, Ru, Ta 중 적어도 어느 하나를 포함하고 있는 것을 특징으로 하는 자기저항(Magneto-resistive) 램.
  4. 제3항에 있어서, 상기 하부전극막은 알루미늄 질화막(AlN), 티타늄 질화막(TiN) 및 텅스텐 질화막 중 어느 하나로 형성된 배리어막을 포함하고 있는 것을 특징으로 하는 자기저항(Magneto-resistive) 램.
  5. 제2항에 있어서, 상기 버퍼막은 IrMn, PtMn, FeMn 중 어느 하나로 형성된 것을 특징으로 하는 자기저항(Magneto-resistive) 램.
  6. 제1항에 있어서, 상기 제1자성체막은 CoFe2, Co, NiCoFe 중 어느 하나로 형성된 것을 특징으로 하는 자기저항(Magneto-resistive) 램.
  7. 제1항에 있어서, 상기 배리어막은 알루미늄 산화막(Al2O3)에 하프늄(Hf)이 첨가된 산화물인 것을 특징으로 하는 자기저항(Magneto-resistive) 램.
  8. 제1항에 있어서, 상기 제2자성체막은 상자성 재료로 형성된 것을 특징으로 하는 자기저항(Magneto-resistive) 램.
  9. 제8항에 있어서, 상기 제2자성체막은 퍼멀로이(permalloy)인 Py(NiFe)인 것을 특징으로 하는 자기저항(Magneto-resistive) 램.
  10. 제1항에 있어서, 상기 상부전극은, Al, Ru, Ta 중 적어도 어느 하나를 포함하고 있는 금속막으로 형성된 것을 특징으로 하는 자기저항(Magneto-resistive) 램.
  11. a) 반도체 기판 상에 소자분리용 절연막을 형성하여 소자활성영역을 형성하는 단계;
    b) 상기 소자활성 영역에 제1게이트와 소스 및 드레인을 형성하여 모스 트랜지스터를 형성하는 단계;
    c) 상기 게이트와 나란히 제2게이트를 형성하고, 상기 모스 트렌지스터의 상 기 소스와 연결되도록 도전체로 형성된 하부전극을 형성하는 단계;
    d) 상기 하부전극 상에 소정의 자구를 형성하는 제1자성체막을 형성하는 단계;
    e) 상기 제1자성체막 상에 하프늄(Hf)과 알루미늄(Al)을 포함하는 절연막으로 형성된 배리어막을 형성하는 단계; 및
    f) 상기 배리어막 상에 상기 제1자성체막과 대응하는 제2자성체막을 형성하는 단계; 및
    g) 상기 제2자성체막 상에 전기적으로 연결되도록 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 자기저항 램(Magneto-resistive Random Access Memory)의 제조방법.
  12. 제11항에 있어서, 상기 a)단계에서, 상기 소자분리용 절연막은 산화막을 포함하는 것을 특징으로 하는 자기저항(Magneto-resistive) 램의 제조방법.
  13. 제11항에 있어서, 상기 b) 단계는,
    상기 소자활성 영역에 박막의 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 도전막 및 마스크용 캡핑 절연막을 순차적으로 형성하는 단계;
    상기 마스크용 캡핑 절연막과 상기 게이트 도전막에 제1게이트 패턴을 형성하는 단계;
    상기 제1게이트의 양측으로 소스 및 드레인 정션을 형성하는 단계를 포함하는 것을 특징으로 하는 자기저항(Magneto-resistive) 램의 제조방법.
  14. 제13항에 있어서, 상기 제1게이트 패턴의 측벽에 절연막으로 형성된 스페이서를 더 포함하는 것을 특징으로 하는 자기저항(Magneto-resistive) 램의 제조방법.
  15. 제13항에 있어서, 상기 게이트 절연막은 실리콘 산화막인 것을 특징으로 하는 자기저항(Magneto-resistive) 램의 제조방법.
  16. 제13항에 있어서, 상기 게이트 도전막은 불순물이 도핑된 폴리실리콘(doped poly crystalline silicon)막을 포함하는 것을 특징으로 하는 자기저항(Magneto-resistive) 램의 제조방법.
  17. 제13항에 있어서, 상기 마스크용 캡핑 절연막은 화학기상증착법으로 형성된 실리콘 절연막인 것을 특징으로 하는 자기저항(Magneto-resistive) 램의 제조방법.
  18. 제13항에 있어서, 상기 소스 및 드레인 정션은 이온 주입법으로 형성되는 것을 특징으로 하는 자기저항(Magneto-resistive) 램의 제조방법.
  19. 제11항에 있어서, 상기 c) 단계는,
    상기 반도체 기판 전면에 제1층간 절연막을 형성하는 단계;
    상기 제1층간 절연막 상에 제2게이트를 형성하는 단계;
    상기 반도체 기판 전면을 덮는 제2층간 절연막을 형성하는 단계;
    상기 제2층간 절연막 상에 하부 전극막을 형성하는 단계;
    상기 하부 전극막 상에 반자성 재료로 형성된 버퍼막을 형성하는 단계; 및
    상기 하부전극막 및 상기 버퍼막에 하부전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 자기저항(Magneto-resistive) 램의 제조방법.
  20. 제19항에 있어서, 상기 하부 전극막은 Al, Ta, Ru 및 AlN 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 자기저항(Magneto-resistive) 램의 제조방법.
  21. 제19항에 있어서, 상기 버퍼막은 IrMn, PtMn, FeMn 중 어느 하나로 형성된 것을 특징으로 하는 자기저항(Magneto-resistive) 램의 제조방법.
  22. 제11항에 있어서, d)단계에서, 상기 제1자성체막은 연자성체인 CoFe, Co, NiCoFe 중 어느 하나인 것을 특징으로 하는 자기저항(Magneto-resistive) 램의 제조방법.
  23. 제11항에 있어서, 상기 e)단계는,
    상기 하부전극의 표면에 알루미늄으로 구성된 막과 하프늄으로 구성된 막을 포함하는 다층막을 형성하는 단계; 및
    상기 다층막에 산소소스를 주입하여 소정의 열처리로 상기 알루미늄 및 하프늄을 산화시켜 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 자기저항(Magneto-resistive) 램의 제조방법.
  24. 제23항에 있어서, 상기 다층막은 물리기상증착법(physical vapor deposition)으로 형성되는 것을 특징으로 하는 것을 특징으로 하는 자기저항(Magneto-resistive) 램의 제조방법.
  25. 제11항에 있어서, 상기 f) 단계에서, 상기 제2자성체막은 강자성 재료로서 상자성체인 Py(NiFe)인 것을 특징으로 하는 자기저항(Magneto-resistive) 램의 제조방법.
  26. 제11항에 있어서, 상기 g) 단계는,
    상기 제2자성체막 상에 상부전극용 금속막을 형성하는 단계;
    소정의 패터닝 공정을 거쳐서 상기 상부전극용 금속막에 상부전극 패턴을 형성하여 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 자기저항(Magneto-resistive) 램의 제조방법.
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