TWI711197B - 記憶體單元、記憶體裝置、以及製造記憶體裝置的方法 - Google Patents

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Abstract

一種記憶體單元，包括一第一電極；一電阻材料 層，電阻材料層包括一個水平部分和兩個垂直部分，兩個垂直部分分別地耦合到水平部分的兩端；以及一第二電極，其中第二電極部分地被U形輪廓的一頂部邊界所包圍，並且第一電極沿著U形輪廓的一底部邊界的一部分延伸。

Description

記憶體單元、記憶體裝置、以及製造記 憶體裝置的方法
本揭示內容實施例係有關一種半導體裝置和其製造方法；特別是關於一種記憶體單元和其製造方法。
近年來，出現了非常規的非揮發性記憶體(nonvolatile memory，NVM)裝置，例如鐵電隨機存取記憶體(ferroelectric random access memory，FRAM)裝置、相變化隨機存取記憶體(phase-change random access memory，PRAM)裝置、以及電阻式隨機存取記憶體(resistive random access memory，RRAM)裝置。特別的是，表現出在高電阻狀態和低電阻狀態之間的切換行為之電阻式隨機存取記憶體，其具有優於常規的非揮發性記憶體裝置的各種優點。各種優點例如與現今的互補型金屬氧化物半導體(complementary-metal-oxide-semiconductor， CMOS)技術兼容的製造步驟、製造成本低、結構緊密、靈活的可擴展性、快速切換、高集成密度等。
隨著積體電路(integrated circuits，ICs)變得更具影響力(積體電路包括電阻式隨機存取記憶體裝置)，理想的是相應地最大化在積體電路中的電阻式隨機存取記憶體裝置的數量。通常，電阻式隨機存取記憶體裝置包括一頂部電極(例如陽極)、一底部電極(例如陰極)、以及***其間的可變電阻材料層。具體的，可變電阻材料層的主動區域典型地分別與頂部和底部電極平行地延伸。若以每層只能二維擴展的堆疊配置來形成電阻式隨機存取記憶體裝置，則可能必須在最大化積體電路中的電阻式隨機存取記憶體裝置的數量和保持電阻式隨機存取記憶體裝置的最佳性能之間進行取捨。舉例來說，電阻式隨機存取記憶體裝置的數量典型地與可變電阻材料層的主動區域的數量成比例。因此，在積體電路的給定區域內，當電阻式隨機存取記憶體裝置的數量增加時，每個電阻式隨機存取記憶體裝置的主動區域收縮，從而可能會因為個別頂部和底部電極之間的較弱信號耦合，而影響每個電阻式隨機存取記憶體裝置的各自性能。
因此，現有的電阻式隨機存取記憶體裝置及其製作方法並不完全地令人滿意。
根據本揭示內容之多個實施方式，係提供一種記憶體單元，包括第一電極；電阻材料層，電阻材料層具有U形輪廓；以及第二電極，其中第二電極部分地被U形輪廓的頂部邊界所包圍，並且第一電極沿著U形輪廓的底部邊界的一部分延伸。
根據本揭示內容之多個實施方式，係提供一種記憶體裝置，包括第一電極；電阻材料層，電阻材料層包括個水平部分和兩個垂直部分，兩個垂直部分分別地耦合到水平部分的兩端；以及第二電極，其中第二電極部分地被電阻材料層的一個水平部分和兩個垂直部分所包圍，而第一電極沿著電阻材料層的一個水平部分延伸於電阻材料層的一個水平部分的一側上，側與第二電極被包圍的另一側相對。
根據本揭示內容之多個實施方式，係提供一種製造記憶體裝置的方法，包括提供包括第一導電結構的第一層；形成包括與第一導電結構對準的凹陷區域的第二層於第一層之上；形成沿著凹陷區域的至少一個輪廓延伸的電阻材料層，其中電阻材料層耦合到第一導電結構；以及形成第二導電結構於凹陷區域內以耦合電阻材料層。
100:方法
102~120:操作
200:半導體裝置
202:基板
204:電晶體
204-1:閘極電極
204-2:閘極介電層
204-3、204-4:源極/汲極特徵
206:第一介電層
208:接觸插塞
210:第二介電層
212:第一電極
213:頂表面
214:金屬間介電層
214-1:第一堆疊層
214-2:第二堆疊層
214-2T:頂表面
214-3:第三堆疊層
215:內側壁
216:U形輪廓
218:第一覆蓋層
218-1:水平部分
218-2、218-3:垂直部分
220:電阻材料層
220-1:水平部分
220-2、220-3:垂直部分
222:第二覆蓋層
222-1:水平部分
222-2、222-3:垂直部分
223:金屬材料
224:第二電極
224-1:底表面
224-2、224-3:側壁
當結合附圖閱讀時，從以下詳細描述中可以更好地理解本揭露之各個方面。應注意，依據工業中之標準實務，多個特徵並未按比例繪製。實際上，多個特徵之尺寸可任意增大或縮小，以便使論述明晰。
第1A圖和第1B圖繪示根據一些實施例的用於形成半導體裝置的示例性方法的流程圖。
第2A圖、第2B圖、第2C圖、第2D圖、第2E圖、第2F圖、第2G圖、第2H圖、第2I圖、以及第2J圖繪示根據一些實施例的通過第1A圖和第1B圖的方法所製造的示例性半導體裝置在各種製造階段期間的剖面圖。
以下揭示內容提供許多不同實施例或實例以用於實現所提供標的物之不同的特徵。下文描述組件及排列之特定實例以簡化本揭露。當然，此等僅僅為實例，並不旨在限制本揭露。舉例而言，在隨後描述中的在第二特徵之上或在第二特徵上形成第一特徵可包括形成直接接觸的第一特徵和第二特徵之實施例，還可以包括在第一特徵和第二特徵之間形成額外特徵，從而使第一特徵和第二特徵不直接接觸之實施例。另外，本揭露在各實例中可重複元件符號及/或字母。此重複係出於簡化及清楚之目的，且本身不指示所論述各實施例及/或構造之間的關係。
另外，空間相對用語，諸如「下方」、「以下」、「下部」、「上方」、「上部」及類似者，在此用於簡化描述附圖所示的一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除附圖中描繪之方向外，空間相對用語旨在包含於使用或操作中之裝置的不同方向。裝置 可為不同之方向(旋轉90度或在其他的方向)，並且在此使用之空間相關描述詞也可相應地被解釋。
本揭示內容提供了一種新型電阻式隨機存取記憶體裝置的各種實施例及其形成方法。在一些實施例中，電阻式隨機存取記憶體裝置包括一電阻式隨機存取記憶體電阻器，此電阻式隨機存取記憶體電阻器包括一U形可變電阻材料層。更具體地，在一些實施例中，U形可變電阻材料層具有分別耦合到底部電極和頂部電極的凸狀底部邊界和凹狀頂部邊界。形成此種U形可變電阻材料層於電阻式隨機存取記憶體電阻器中可以提供各種優點。例如，當與上述常規的電阻式隨機存取記憶體裝置相比時，在一給定區域內，形成可變電阻材料層於此種U形輪廓中，可以大幅增加可變電阻材料層的主動區域，其中可變電阻材料層可耦合到頂部和底部電極中的至少一個。換句話說，當製造積體電路以集成複數所揭露的電阻式隨機存取記憶體裝置時，可有利地消除上述的可集成的電阻式隨機存取記憶體裝置的性能和數量之間的取捨問題。
第1A圖和第1B圖繪示根據本揭示內容的一或多個實施例的用於形成半導體裝置的方法100的流程圖。應注意，方法100僅僅是一個實例，並不旨在限制本揭示內容。在一些實施例中，半導體裝置是(至少一部分是)電阻式隨機存取記憶體裝置。作為本揭示內容所使用的「電阻式隨機存取記憶體裝置」，是指包括可變電阻材料層的任何裝置。應注意，第1A圖和第1B圖的方法100並不產生完成的 電阻式隨機存取記憶體裝置。一完成的電阻式隨機存取記憶體裝置可以使用互補型金屬氧化物半導體技術製程來製造。因此，應當理解，可以在第1A圖和第1B圖的方法100之前、之中、以及之後提供額外的操作，並且在本揭示內容中的一些其它操作可能僅是簡要描述。在一些其他實施例中，此方法可以用於形成任何一種非揮發性記憶體裝置，例如鐵電隨機存取記憶體(ferroelectric random access memory，FRAM)裝置、相變化隨機存取記憶體(phase-change random access memory，PRAM)裝置、以及電阻式隨機存取記憶體(resistive random access memory，RRAM)裝置等，而仍保持在本揭示內容的範圍內。
首先參考第1A圖，在一些實施例中，方法100從操作102開始，提供包括電晶體的基板。方法100繼續進行到操作104，形成包括接觸插塞的第一介電層。在一些實施例中，第一介電層是形成於電晶體之上，並且接觸插塞延伸穿過第一介電層並耦合到至少一個電晶體的導電特徵(例如源極、汲極、閘極等)。方法100繼續進行到操作106，形成包括第一電極的第二介電層於第一介電層之上。在一些實施例中，第一電極沿著第二介電層水平地延伸，並且耦合到接觸插塞。方法100繼續進行到操作108，形成金屬間介電層於第二介電層之上。在一些實施例中，金屬間介電層可以包括堆疊在彼此頂部的多個層，其將在下面進行討論。方法100繼續進行到操作110，使金屬間介電層的中間部分凹 陷。在一些實施例中，凹陷的金屬間介電層可以暴露出至少一部分的第一電極的頂表面以及金屬間介電層的內側壁。因此，在一些實施例中，凹陷的金屬間介電層可以形成被第一電極的頂表面的暴露部分和金屬間介電層的內側壁所包圍的U形輪廓。
接著參考第1B圖，方法100繼續進行到操作112，形成第一覆蓋層於凹陷的金屬間介電層之上。方法100繼續進行到操作114，形成可變電阻材料層於第一覆蓋層之上。方法100繼續進行到操作116，形成第二覆蓋層於可變電阻材料層之上。在一些實施例中，分別在操作112、114、以及116中所形成的第一覆蓋層、可變電阻材料層、以及第二覆蓋層，基本上是共形且薄的。因此，第一覆蓋層、可變電阻材料層、以及第二覆蓋層可以沿著U形輪廓行進，其將在下面進一步詳細討論。方法100繼續進行到操作118，沉積金屬材料於第二覆蓋層之上。在一些實施例中，沉積的金屬材料再填充具有設置於其間的第一覆蓋層、可變電阻材料層、以及第二覆蓋層的U形輪廓。方法100繼續進行到操作120，形成第二電極。在一些實施例中，第二電極由再填充於U形輪廓的沉積的金屬材料所形成。因此，第二電極的側壁和底表面各自耦合到可變電阻材料層的相應部分，其將於下文討論。
在一些實施例中，方法100的操作可以與第2A圖、第2B圖、第2C圖、第2D圖、第2E圖、第2F圖、第2G圖、第2H圖、第2I圖、以及第2J圖分別所示的各種製造階 段的半導體裝置200的剖面圖相關聯。在一些實施例中，半導體裝置200可以是電阻式隨機存儲記憶體裝置。電阻式隨機存取記憶體裝置200可以被包括在微處理器、記憶體單元和/或其他積體電路中。此外，為了更好地理解本揭示內容的概念，簡化了第2A圖至第2J圖。例如，儘管圖式已繪示了電阻式隨機存取記憶體裝置200，應理解的是，積體電路(其中形成有電阻式隨機存取記憶體裝置200)可以包括許多其它裝置，包括電阻器、電容器、電感器、保險絲等等，而此其它裝置並未在第2A圖至第2J圖中被繪示出來。
對應於第1A圖的操作102，第2A圖是根據一些實施例，在製造的各個階段中的一個階段的包括具有電晶體204的基板202的電阻式隨機存儲記憶體裝置200的剖面圖。儘管在第2A圖所繪示的實施例中的電阻式隨機存取記憶體裝置200僅包括一個電晶體204，但是應當理解，第2A圖和以下圖式僅僅是為了說明目的而提供的。因此，電阻式隨機存儲記憶體裝置200可以包括任何期望的數量的電晶體，而仍保持在本揭示內容的範圍內。
在一些實施例中，基板202包括半導體材料基板，例如矽。或者，基板202可以包括其它元素半導體材料，例如鍺。基板202還可以包括諸如碳化矽、砷化鎵、砷化銦、以及磷化銦的化合物半導體。基板202可以包括合金半導體，例如矽鍺、碳化矽鍺、磷化鎵砷、以及磷化鎵銦。在一實施例中，基板202包括磊晶層。例如，基板可以具有覆蓋主體半導體(bulk semiconductor)的磊晶層。此外，基板 202可以包括絕緣體上半導體(semiconductor-on-insulator，SOI)結構。例如，基板可以包括埋藏氧化物(buried oxide，BOX)層，此埋藏氧化物層是通過諸如植入氧隔離(separation by implanted oxygen，SIMOX)或其他合適的技術，例如晶圓接合和研磨的製程所形成。
在一些實施例中，電晶體204包括閘極電極204-1、閘極介電層204-2、以及源極/汲極特徵204-3和204-4。源極/汲極特徵204-3和204-4可以使用諸如離子注入的摻雜製程來形成。閘極介電層204-2可以包括介電材料，例如氧化矽、氮化矽、氮氧化矽、具有高介電常數(高k)的介電質和/或其組合，而閘極介電層204-2可以使用諸如原子層沉積(atomic layer deposition，ALD)的沉積製程來形成。閘極電極204-1可以包括諸如多晶矽或金屬的導電材料，閘極電極204-1可以使用諸如化學氣相沉積(chemical vapor deposition，CVD)的沉積製程來形成。如下面將進一步詳細討論的，電晶體204可以作為電阻式隨機存儲記憶體裝置200的存取電晶體，其在讀/寫操作期間控制電阻式隨機存取記憶體裝置200的數據存儲組件(例如電阻式隨機存取記憶體電阻器)的訪問。
對應於第1A圖的操作104，第2B圖是根據一些實施例，在製造的各個階段中的一個階段的包括具有接觸插塞208的第一介電層206的電阻式隨機存儲記憶體裝置200的剖面圖。如圖所示，形成第一介電層206於電晶體204之 上，並且形成接觸插塞208以延伸穿過第一介電層206。在一些實施例中，接觸插塞208耦合到電晶體204的至少一個導電特徵。在第2B圖所繪示的實施例中，接觸插塞208耦合到源極/汲極特徵204-3。
在一些實施例中，第一介電層206由介電材料所形成。所述介電材料可以包括以下列舉的至少一種：氧化矽、低介電常數(低k)材料、其它合適的介電材料或其組合。低k材料可以包括氟化石英玻璃(fluorinated silica glass，FSG)、磷矽玻璃(phosphosilicate glass，PSG)、硼磷矽玻璃(borophosphosilicate glass，BPSG)、碳摻雜氧化矽(SiOxCy)、氧化鍶(SrO)、Black Diamond®(Santa Clara,Calif.的應用材料公司)、乾凝膠，氣凝膠，非晶型氟化碳、聚對二甲苯、雙苯並環丁烯(bis-benzocyclobutenes，BCB)、SiLK(Dow Chemical，Midland,Mich.)、聚酰亞胺和/或其他未來將開發的低k介電材料。在一些實施例中，接觸插塞208由諸如銅(Cu)、鋁(Al)、鎢(W)等的導電材料所形成。
接觸插塞208可以通過以下至少一些步驟來形成：使用化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、旋轉塗佈(spin-on coating)和/或其它合適的技術以沉積上述第一介電層206的介電材料於基板202和電晶體204之上；執行一個或多個圖案化製程(例如微影製程、乾式/濕式蝕刻製程、清潔製程、軟式/硬式烘烤製程等)以形 成穿過介電材料的開口；使用化學氣相沉積、物理氣相沉積、電子槍和/或其它合適的技術以沉積上述導電材料以再填充開口；以及研磨去除過量的導電材料以形成接觸插塞208。
對應於第1A圖的操作106，第2C圖是根據一些實施例，在製造的各個階段中的一個階段的包括具有第一電極212的第二介電層210的電阻式隨機存儲記憶體裝置200的剖面圖。如圖所示，第一電極212嵌入在第二介電層210中，並沿著第二介電層210水平地延伸。在一些實施例中，第一電極212耦合到接觸插塞208，並且如下面將討論的，第一電極212可以作為電阻式隨機存取記憶體裝置200的數據存儲組件(例如電阻式隨機存取記憶體電阻器)的底部電極。
在一些實施例中，第二介電層210由介電材料所形成。所述介電材料可以包括以下列舉的至少一種：氧化矽、低介電常數(低k)材料、其它合適的介電材料或其組合。低k材料可以包括氟化石英玻璃(fluorinated silica glass，FSG)、磷矽玻璃(phosphosilicate glass，PSG)、硼磷矽玻璃(borophosphosilicate glass，BPSG)、碳摻雜氧化矽(SiOxCy)、氧化鍶(SrO)、Black Diamond®(Santa Clara,Calif.的應用材料公司)、乾凝膠，氣凝膠，非晶型氟化碳、聚對二甲苯、雙苯並環丁烯(bis-benzocyclobutenes，BCB)、SiLK(Dow Chemical，Midland,Mich.)、聚酰亞胺和/或其他未來 將開發的低k介電材料。在一些實施例中，第一電極212由諸如銅(Cu)、鋁(Al)、鎢(W)等的導電材料所形成。
第一電極212可以通過以下至少一些步驟來形成：使用化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、旋轉塗佈(spin-on coating)和/或其它合適的技術以沉積上述第二介電層210的介電材料於第一介電層206之上；執行一個或多個圖案化製程(例如微影製程、乾式/濕式蝕刻製程、清潔製程、軟式/硬式烘烤製程等)以形成穿過介電材料的開口，從而暴露出接觸插塞208；使用化學氣相沉積、物理氣相沉積、電子槍和/或其它合適的技術以沉積上述導電材料以再填充開口；以及研磨去除過量的導電材料以形成第一電極212。
在一些實施例中，包括延伸穿過第一介電層206的接觸插塞208的第一介電層206在本揭示內容中被稱為「初始層/層0」，而包括延伸穿過第二介電層210的第一電極212的第二介電層210在本揭示內容中被稱為「第一層(1st層)」。儘管在第2C圖(及以下圖式)所繪示的實施例中，第一層直接位於初始層上方，但應注意，在初始層和第一層之間，可以存在與第一層基本上相似的任何期望數量的層，而仍保持在本揭示內容的範圍內。
對應於第1A圖的操作108，第2D圖是根據一些實施例，在製造的各個階段中的一個階段的包括金屬間介電(inter-metal dielectric，IMD)層214的電阻式隨機存 儲記憶體裝置200的剖面圖。如上所述，在一些實施例中，金屬間介電層214包括堆疊在彼此頂部的多個層。例如，在第2D圖中，金屬間介電層214包括第一堆疊層214-1、第二堆疊層214-2、以及第三堆疊層214-3。在一些實施例中，第一堆疊層214-1和第三堆疊層214-3也分別被稱為蝕刻停止層和研磨停止層，其可以各自由碳化矽、氮氧化矽、氮化矽、碳摻雜氮化矽或碳摻雜氧化矽所形成。在一些實施例中，選擇第一堆疊層214-1和第三堆疊層214-3以具有與第二堆疊層214-2不同的蝕刻選擇性。在一些實施例中，第一堆疊層214-1和第三堆疊層214-3可各自具有約100~300Å的厚度。
在一些實施例中，第二堆疊層214-2由介電材料所形成。所述介電材料可以包括以下列舉的至少一種：氧化矽、低介電常數(低k)材料、其它合適的介電材料或其組合。低k材料可以包括氟化石英玻璃(fluorinated silica glass，FSG)、磷矽玻璃(phosphosilicate glass，PSG)、硼磷矽玻璃(borophosphosilicate glass，BPSG)、碳摻雜氧化矽(SiOxCy)、氧化鍶(SrO)、Black Diamond®(Santa Clara,Calif.的應用材料公司)、乾凝膠，氣凝膠，非晶型氟化碳、聚對二甲苯、雙苯並環丁烯(bis-benzocyclobutenes，BCB)、SiLK(Dow Chemical，Midland,Mich.)、聚酰亞胺和/或其他未來將開發的低k介電材料。在一些實施例中，第二堆疊層214-2 可以具有比第一堆疊層214-1和第三堆疊層214-3相對更厚的厚度，其為約200~400A。
在一些實施例中，金屬間介電層214的第一堆疊層214-1、第二堆疊層214-2、以及第三堆疊層214-3可以依序地通過執行多個重複處理步驟來形成。例如，第一堆疊層214-1的形成，可以通過使用化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、旋轉塗佈(spin-on coating)和/或其它合適的技術以沉積上述第一堆疊層214-1的介電材料於第二介電層210之上；第二堆疊層214-2的形成，可以通過使用化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、旋轉塗佈(spin-on coating)和/或其它合適的技術以沉積上述第二堆疊層214-2的介電材料於第一堆疊層214-1之上；以及第三堆疊層214-3的形成，可以通過使用化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、旋轉塗佈(spin-on coating)和/或其它合適的技術以沉積上述第三堆疊層214-3的介電材料於第二堆疊層214-2之上。
對應於第1A圖的操作110，第2E圖是根據一些實施例，在製造的各個階段中的一個階段的具有凹陷的金屬間介電層214的電阻式隨機存儲記憶體裝置200的剖面圖。如圖所示，使金屬間介電層214的中間部分凹陷以暴露第一電極212的頂表面213的一部分和金屬間介電層214的內側 壁215，從而在金屬間介電層214中形成U形輪廓216。換句話說，暴露的頂表面213和內側壁215界定出U形輪廓216。
在一些實施例中，U形輪廓216的形成可以通過執行至少一些以下製程：形成可選的抗反射塗佈(anti-reflective coating，ARC)層於金屬間介電層214之上(第2D圖)；形成具有與第一電極212對準的開口的可圖案化層(例如光阻層)；使用可圖案化層作為遮罩，執行一個或多個乾式蝕刻製程以去除未被可圖案化層所覆蓋的金屬間介電層214的各個部分；以及去除可圖案化層。
對應於第1B圖的操作112，第2F圖是根據一些實施例，在製造的各個階段中的一個階段的包括形成於U形輪廓216之上的第一覆蓋層218的電阻式隨機存儲記憶體裝置200的剖面圖。如圖所示，形成第一覆蓋層218以覆蓋U形輪廓216(即覆蓋頂表面213並沿著內側壁215延伸)，並進一步覆蓋金屬間介電層214的頂表面。在一些實施例中，第一覆蓋層218基本上是共形且薄的(例如厚度為約100~300Å)，使得第一覆蓋層218可以沿著U形輪廓216行進。因此，在一些實施例中，第一覆蓋層218包括至少一個耦合到第一電極212的頂表面213的水平部分218-1，以及分別耦合到金屬間介電層214的內側壁215的兩個垂直部分218-2和218-3，其中兩個垂直部分218-2和218-3分別耦合到水平部分218-1的兩端。應當注意，本揭示內容所使用的術語「垂直部分」，不一定意味著此種垂直部分的表面與其相交表面形成絕對直角。例如，垂直部分218-2與水平部分 218-1，以及垂直部分218-3與水平部分218-1可以形成銳角或鈍角，而仍保持在本揭示內容的範圍內。
在一些實施例中，第一覆蓋層218可由以下材料所形成，例如金(Au)、鉑(Pt)、釕(Ru)、銥(Ir)、鈦(Ti)、鋁(Al)、銅(Cu)、鉭(Ta)、鎢(W)、銥鉭合金(Ir-Ta)、氧化銦錫(ITO)或上述材料的任何合金、氧化物、氮化物、氟化物、碳化物、硼化物或矽化物，例如TaN、TiN、TiAlN、TiW或其組合。雖然在第2F圖所繪示的實施例中(和以下圖式)的第一覆蓋層218為單層，但應注意的是，第一覆蓋層218可以包括作為堆疊所形成的多個層，其中每個層由上述材料之一所形成，例如TaN、TiN等。在一些實施例中，第一覆蓋層218的形成是通過使用化學氣相沉積(chemical vapor deposition，CVD)、電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)、高密度電漿化學氣相沉積(high-density plasma chemical vapor deposition，HDPCVD)、感應耦合電漿化學氣相沉積(inductively-coupled-plasma chemical vapor deposition，ICPCVD)、物理氣相沉積(physical vapor deposition，PVD)、旋轉塗佈(spin-on coating)和/或其它合適的技術，以沉積至少一種上述材料於金屬間介電層214之上。
對應於第1B圖的操作114，第2G圖是根據一些實施例，在製造的各個階段中的一個階段的包括可變電阻材 料層220的電阻式隨機存儲記憶體裝置200的剖面圖。如圖所示，形成可變電阻材料層220以覆蓋第一覆蓋層218。在一些實施例中，可變電阻材料層220基本上是共形且薄的(例如厚度為約20~100Å)，使得可變電阻材料層220仍可以沿著U形輪廓216行進。
因此，在一些實施例中，可變電阻材料層220包括至少一個通過第一覆蓋層218的水平部分218-1而耦合到第一電極212的頂表面213的水平部分220-1，以及通過第一覆蓋層218的垂直部分218-2和218-3而分別耦合到金屬間介電層214的內側壁215的兩個垂直部分220-2和220-3。更具體地，兩個垂直部分220-2和220-3分別耦合到水平部分220-1的兩端。當透視觀察時，可變電阻材料層220可以具有凹狀頂部邊界，以及通過第一覆蓋層218而部分地耦合到第一電極212的凸狀底部邊界。
在一些實施例中，可變電阻材料層220是具有一種電阻轉換特性(例如可變電阻)的一個層。換句話說，可變電阻材料層220包括根據所施加的電脈衝的極性和/或振幅顯示可逆電阻變化的材料。可變電阻材料層220包括介電層。可變電阻材料層220可以基於電信號的極性和/或大小而改變為導體或絕緣體。
在一實施例中，可變電阻材料層220可以包括過渡金屬氧化物。過渡金屬氧化物可以表示為MxOy，其中M為過渡金屬，O為氧，x為過渡金屬成分，y為氧成分。在一實施例中，可變電阻材料層220包括ZrO2。適合作為可變電 阻材料層220的其他材料的實例包括：NiO、TiO2、HfO、ZrO、ZnO、WO3、CoO、Nb2O5、Fe2O3、CuO、CrO2、SrZrO3(Nb摻雜)和/或本領域已知的其它材料。在另一實施例中，可變電阻材料層220可以包括龐磁電阻(colossal magnetoresistance，CMR)基的材料，例如Pr0.7Ca0.3、MnO3等。
在另一實施例中，可變電阻材料層220可以包括聚合物材料，例如聚偏二氟乙烯和偏二氟乙烯與三氟乙烯的共聚物(poly[(vinylidenefluoride-co-trifluoroethylene]，P(VDF/TrFE))。在另一實施例中，可變電阻材料層220可以包括導電橋接隨機存取記憶體(conductive-bridging random access memory，CBRAM)材料，例如GeSe中的Ag。根據一些實施例，可變電阻材料層220可以包括具有電阻轉換材料特性的多個層。可變電阻材料層220的設定電壓和/或重置電壓可以由可變電阻材料層220的組成(包括「x」和「y」)、厚度和/或本領域已知的其它因素來決定。
在一些實施例中，可變電阻材料層220可以藉由前驅物通過原子層沉積(atomic layer deposition，ALD)技術來形成，此前驅物包含金屬和氧。在一些實施例中，可以使用其它化學氣相沉積(chemical vapor deposition，CVD)技術。在一些實施例中，可變電阻材料層220可以通過物理氣相沉積(physical vapor deposition，PVD)技術來形成，例如具有金屬靶和向物 理氣相沉積腔室供應的氧氣和可選的氮氣的濺射製程。在一些實施例中，可變電阻材料層220可以通過電子束沉積(electron-beam deposition)技術來形成。
對應於第1B圖的操作116，第2H圖是根據一些實施例，在製造的各個階段中的一個階段的包括第二覆蓋層222的電阻式隨機存儲記憶體裝置200的剖面圖。如圖所示，形成第二覆蓋層222以覆蓋可變電阻材料層220。在一些實施例中，第二覆蓋層222基本上是共形且薄的(例如厚度為約100~300Å)，使得第二覆蓋層222仍可以沿著U形輪廓216行進。
因此，在一些實施例中，第二覆蓋層222包括至少一個通過第一覆蓋層218的水平部分218-1和可變電阻材料層220的水平部分220-1而耦合到第一電極212的頂表面213的水平部分222-1，以及通過第一覆蓋層218的垂直部分218-2和218-3以及可變電阻材料層220的垂直部分220-2和220-3而分別耦合到金屬間介電層214的內側壁215的兩個垂直部分222-2和222-3。更具體地，兩個垂直部分222-2和222-3分別耦合到水平部分222-1的兩端。當透視觀察時，第二覆蓋層222可以與可變電阻材料層220的凹狀頂部邊界相接觸。
在一些實施例中，第二覆蓋層222可以由與第一覆蓋層218基本上相似的材料所形成。因此，第二覆蓋層222可由以下材料所形成，例如金(Au)、鉑(Pt)、釕(Ru)、銥(Ir)、鈦(Ti)、鋁(Al)、銅(Cu)、鉭 (Ta)、鎢(W)、銥鉭合金(Ir-Ta)、氧化銦錫(ITO)或上述材料的任何合金、氧化物、氮化物、氟化物、碳化物、硼化物或矽化物，例如TaN、TiN、TiAlN、TiW或其組合。雖然在第2H圖所繪示的實施例中(和以下圖式)的第二覆蓋層222為單層，但應注意的是，第二覆蓋層222可以包括作為堆疊所形成的多個層，其中每個層由上述材料之一所形成，例如TaN、TiN等。在一些實施例中，第二覆蓋層222的形成是通過使用化學氣相沉積(chemical vapor deposition，CVD)、電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)、高密度電漿化學氣相沉積(high-density plasma chemical vapor deposition，HDPCVD)、感應耦合電漿化學氣相沉積(inductively-coupled-plasma chemical vapor deposition，ICPCVD)、物理氣相沉積(physical vapor deposition，PVD)、旋轉塗佈(spin-on coating)和/或其它合適的技術，以沉積至少一種上述材料於可變電阻材料層220之上。
對應於第1B圖的操作118，第2I圖是根據一些實施例，在製造的各個階段中的一個階段的包括金屬材料223的電阻式隨機存儲記憶體裝置200的剖面圖。如圖所示，沉積包括至少一種銅(Cu)、鋁(Al)、以及鎢(W)的金屬材料223於第二覆蓋層222之上。因此，U形輪廓216可以由金屬材料223所填充。在一些實施例中，U形輪廓216 可以通過使用化學氣相沉積、物理氣相沉積、電子槍和/或其它合適的技術來填充上述金屬材料。
對應於第1B圖的操作120，第2J圖是根據一些實施例，在製造的各個階段中的一個階段的包括第二電極224的電阻式隨機存儲記憶體裝置200的剖面圖。如圖所示，第二電極224包括耦合到水平部分222-1、220-1、以及218-1的底表面224-1，以及分別耦合到垂直部分222-2/222-3、220-2/220-3、以及218-2/218-3的兩個側壁224-2和224-3。也就是說，第二電極224的底面224-1以及側壁224-2和224-3被第二覆蓋層222、可變電阻材料層220、以及第一覆蓋層218的對應的水平部分和垂直部分所包圍。當透視觀察時，第二電極224可以通過第二覆蓋層222而耦合到可變電阻材料層220的凹狀頂部邊界。換句話說，在一些實施例中，第二電極224部分地被可變電阻材料層200的水平部分220-1和兩個垂直部分220-2/220-3所包圍，而第一電極212於與第二電極224被包圍的相反的另一側，沿著可變電阻材料層220的水平部分220-1延伸。
因此，可變電阻材料層220的主動區域可以包括水平部分220-1以及垂直部分220-2和220-3的各個區域。相較於只具有一個水平延伸的主動區域的常規的電阻式隨機存取記憶體裝置，在此揭露的電阻式隨機存取記憶體裝置200的主動區域大幅地增加，其是藉由添加至少兩個垂直部分的主動區域，例如220-2和220-3，並同時保持所佔用的水平面積不變。此外，如上所述，第二電極224的形成， 沒有使用任何額外的圖案化製程(例如光微影製程)，這可以有利地降低製造電阻式隨機存儲記憶體裝置200的成本和複雜性。
在一些實施例中，金屬間介電層214、第一電極212、第一覆蓋層218、可變電阻材料層220、第二覆蓋層222、以及第二電極224可共同被稱為「第二層」。根據一些實施例，第二層的第二電極224的形成可以通過執行化學機械研磨(chemical-mechanical polishing，CMP)製程於金屬材料223(第2I圖)、第二覆蓋層222的部分、可變電阻材料層220的部分、第一覆蓋層218的部分、以及金屬間介電層214的第三堆疊層214-3(第2I圖)上，直到暴露出第二堆疊層214-2的頂表面214-2T，其中第二覆蓋層222的部分、可變電阻材料層220的部分、第一覆蓋層218的部分覆蓋金屬間介電層214的頂表面。在一些實施例中，如圖2J所示，於暴露出第二堆疊層214-2的頂表面214-2T同時，也暴露出第一覆蓋層218的垂直部分218-2和218-3、可變電阻材料層220的垂直部分220-2和220-3、以及第二覆蓋層222的垂直部分222-2和222-3的各個頂表面。
在一些實施例中，第一電極212、第一覆蓋層218、可變電阻材料層220、第二覆蓋層222、以及第二電極224可形成電阻式隨機存取記憶體電阻器，其中第一電極212和第二電極224分別作為電阻式隨機存儲記憶體電阻器的底部電極和頂部電極。在一些實施例中，此種電阻式隨機 存取記憶體電阻器通過接觸插塞208而耦合到電晶體204，以形成1-電晶體-1-電阻器(1-transistor-1-resistor，1T1R)電阻式隨機存取記憶體位元格，其中電阻式隨機存取記憶體電阻器的功能是作為數據存儲組件，而電晶體204的功能是作為1-電晶體-1-電阻器電阻式隨機存取記憶體位元格的存取電晶體。如上所述，所揭露的電阻式隨機存取記憶體裝置200的電阻式隨機存取記憶體電阻器的主動區域，在保持所佔用的水平面積不變的同時，被大幅地增加。因此，在所揭露的電阻式隨機存取記憶體裝置200的給定區域內，可以被集成到電阻式隨機存取記憶體裝置200中的電阻式隨機存取記憶體電阻器的數量可以大幅地增加，而不犧牲每個電阻式隨機存取記憶體電阻器的性能(因為各個主動區域並沒有收縮)。
本揭示內容提供一種記憶體單元，包括：第一電極；具有U形輪廓的電阻材料層；以及第二電極，其中第二電極部分地被U形輪廓的頂部邊界所包圍，並且第一電極沿著U形輪廓的底部邊界的一部分延伸。
在一實施例中，電阻材料層呈現可變電阻值。
在一實施例中，第一電極設置於第一層，而第二電極設置於第一層上方的第二層。
在一實施例中，電阻材料層設置於第二層。
在一實施例中，電阻材料層包括一個水平部分和分別耦合到水平部分的兩端的兩個垂直部分。
在一實施例中，第一電極耦合到一個水平部分。
在一實施例中，第二電極耦合到一個水平部分和兩個垂直部分。
在一實施例中，記憶體單元進一步包括第一覆蓋層，第一覆蓋層包括一水平部分耦合於第一電極和電阻材料層的一個水平部分之間。
在一實施例中，記憶體單元進一步包括第二覆蓋層，第二覆蓋層包括一個水平部分和兩個垂直部分，水平部分耦合於電阻材料層的一個水平部分和第二電極之間，每個垂直部分耦合於電阻材料層的兩個垂直部分中的一個與第二電極之間。
在一實施例中，記憶體單元進一步包括耦合到第一電極的電晶體。
本揭示內容另外提供一種記憶體裝置，包括：第一電極；包括一個水平部分和兩個垂直部分的電阻材料層，兩個垂直部分分別地耦合到水平部分的兩端；以及第二電極，其中第一電極耦合到電阻材料層的一個水平部分，並且第二電極耦合到電阻材料層的一個水平部分和兩個垂直部分。
在一實施例中，記憶體裝置進一步包括第一覆蓋層，第一覆蓋層包括耦合於第一電極和電阻材料層的一個水平部分之間的水平部分。
在一實施例中，記憶體裝置進一步包括第二覆蓋層，第二覆蓋層包括一個水平部分和兩個垂直部分，水平部分耦合於電阻材料層的一個水平部分和第二電極之間，每 個垂直部分耦合於電阻材料層的兩個垂直部分中的一個與第二電極之間。
在一實施例中，電阻材料層呈現可變電阻值。
在一實施例中，記憶體裝置進一步包括耦合到第一電極的電晶體。
在一實施例中，第一電極設置於第一層，而電阻材料層和第二電極設置於第一層上方的第二層。
本揭示內容另外提供一種方法，包括：提供包括第一導電結構的第一層；形成包括與第一導電結構對準的凹陷區域的第二層於第一層之上；形成沿著凹陷區域的至少一個輪廓延伸的電阻材料層，其中電阻材料層耦合到第一導電結構；以及形成第二導電結構於凹陷區域內以耦合電阻材料層。
在一實施例中，電阻材料層呈現可變電阻值。
在一實施例中，在形成沿著凹陷區域的至少一個輪廓延伸的電阻材料層之前，方法進一步包括：形成沿著凹陷區域的輪廓和第二層的頂表面延伸的第一覆蓋層。
在一實施例中，在形成沿著凹陷區域的至少一個輪廓延伸的電阻材料層之後，方法進一步包括：形成第二覆蓋層於電阻材料層之上，其中第二覆蓋層沿著凹陷區域的輪廓和第二層的頂表面延伸；形成金屬層於第二覆蓋層之上；以及研磨金屬層，從而形成第二導電結構於凹陷區域內。
上文概述若干實施例之特徵，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解， 可輕易使用本揭露作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭露之精神及範疇，且可在不脫離本揭露之精神及範疇的情況下產生本文的各種變化、替代及更改。
200:半導體裝置
202:基板
204:電晶體
206:第一介電層
208:接觸插塞
210:第二介電層
212:第一電極
214-1:第一堆疊層
214-2:第二堆疊層
214-2T:頂表面
218:第一覆蓋層
218-1:水平部分
218-2、218-3:垂直部分
220:電阻材料層
220-1:水平部分
220-2、220-3:垂直部分
222:第二覆蓋層
222-1:水平部分
222-2、222-3:垂直部分
224:第二電極
224-1:底表面
224-2、224-3:側壁

Claims (10)

  1. 一種記憶體單元，包括：一第一電極，形成於一第一介電層中；一電阻材料層，該電阻材料層具有一U形輪廓；一第二電極，形成於一第二介電層中，其中該第二介電層設置於該第一介電層之上，其中該電阻材料層的該U形輪廓垂直延伸至該第二電極的一上表面以完全地包圍該第二電極的側壁，並且該第一電極在該U形輪廓的一底部邊界的下方延伸，其中該第二電極的一上表面與該第二介電層的一上表面齊平；以及一接觸插塞，形成於一第三介電層中，且該第三介電層設置於該第一介電層之下，其中該接觸插塞將該第一電極電耦合到一電晶體的一源極或一汲極，其中該源極或該汲極形成於一基板中，且該基板設置於該第三介電層之下。
  2. 如申請專利範圍第1項之記憶體單元，其中該電阻材料層呈現一可變電阻值。
  3. 如申請專利範圍第1項之記憶體單元，其中該電阻材料層包括一個水平部分和分別耦合到該水平部分的兩端的兩個垂直部分。
  4. 如申請專利範圍第3項之記憶體單元，其中該第一電極耦合到該一個水平部分。
  5. 如申請專利範圍第3項之記憶體單元，其中該第二電極耦合到該一個水平部分和該兩個垂直部分。
  6. 一種記憶體裝置，包括：一第一電極，形成於一第一介電層中；一電阻材料層，該電阻材料層包括一個水平部分和兩個垂直部分，該兩個垂直部分分別地耦合到該水平部分的兩端；一第二電極，形成於一第二介電層中，其中該第二介電層設置於該第一介電層之上，其中該第二電極完全地被該電阻材料層的該一個水平部分和該兩個垂直部分所包圍，使得該兩個垂直部分延伸至該第二電極的一上表面以完全地包圍該第二電極的側壁，而該第一電極在該電阻材料層的該一個水平部分下方延伸於該電阻材料層的該一個水平部分的一側上，該側與該第二電極被包圍的另一側相對，其中該第二電極的一上表面與該第二介電層的一上表面齊平；以及一接觸插塞，形成於一第三介電層中，且該第三介電層設置於該第一介電層之下，其中該接觸插塞將該第一電極電耦合到一電晶體的一源極或一汲極，其中該源極或該汲極形成於一基板中，且該基板設置於該第三介電層之下。
  7. 如申請專利範圍第6項之記憶體裝置，其中該電阻材料層呈現一可變電阻值。
  8. 一種製造記憶體裝置的方法，包括：提供包括一電晶體的一基板，其中該電晶體具有一源極及一汲極；形成包括一接觸插塞的一初始層於該基板上；形成包括一第一導電結構的一第一層於該初始層之上，其中該第一導電結構藉由該接觸插塞電耦合到該電晶體的該源極或該汲極；形成包括與該第一導電結構對準的一凹陷區域的一第二層於該第一層之上；形成沿著該凹陷區域的至少一個輪廓延伸的一電阻材料層，其中該電阻材料層耦合到該第一導電結構；以及形成一第二導電結構於該凹陷區域內以耦合該電阻材料層，其中該電阻材料層垂直延伸至該第二導電結構的一上表面以完全地包圍該第二導電結構的側壁。
  9. 如申請專利範圍第8項之方法，其中該電阻材料層呈現一可變電阻值。
  10. 如申請專利範圍第8項之方法，其中在形成沿著該凹陷區域的至少一個輪廓延伸的一電阻材料層之前，該方法進一步包括： 形成沿著該凹陷區域的該輪廓和該第二層的一頂表面延伸的一第一覆蓋層，其中在形成沿著該凹陷區域的至少一個輪廓延伸的一電阻材料層之後，該方法進一步包括：形成一第二覆蓋層於該電阻材料層之上，其中該第二覆蓋層沿著該凹陷區域的該輪廓和該第二層的該頂表面延伸；形成一金屬層於該第二覆蓋層之上；以及研磨該金屬層，從而形成該第二導電結構於該凹陷區域內。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10497436B2 (en) * 2017-11-27 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication thereof
US11158788B2 (en) * 2018-10-30 2021-10-26 International Business Machines Corporation Atomic layer deposition and physical vapor deposition bilayer for additive patterning
US11038108B2 (en) * 2019-05-24 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Step height mitigation in resistive random access memory structures
US11903220B2 (en) 2020-06-12 2024-02-13 SK Hynix Inc. Electronic device and method for fabricating the same
US11793003B2 (en) * 2020-07-10 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with embedded memory device
US11805711B2 (en) 2020-09-28 2023-10-31 International Business Machines Corporation Phase-change memory (PCM) including liner reducing resistance drift
CN113611796A (zh) * 2021-04-16 2021-11-05 联芯集成电路制造(厦门)有限公司 电阻式随机存取存储器及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040026731A1 (en) * 2002-08-08 2004-02-12 Fournier Jeffrey P. Programmable resistance memory element with titanium rich adhesion layer
US20110049458A1 (en) * 2009-08-27 2011-03-03 Samsung Electronics Co., Ltd. Non-volatile memory device including phase-change material
US9508927B1 (en) * 2015-09-09 2016-11-29 Ningbo Advanced Memory Technology Corporation Phase change memory having a funnel-shaped heater and method of manufacturing the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI300971B (en) * 2002-04-12 2008-09-11 Hitachi Ltd Semiconductor device
US6937507B2 (en) * 2003-12-05 2005-08-30 Silicon Storage Technology, Inc. Memory device and method of operating same
US7671355B2 (en) * 2008-03-24 2010-03-02 United Microelectronics Corp. Method of fabricating a phase change memory and phase change memory
KR101052875B1 (ko) * 2008-12-30 2011-07-29 주식회사 하이닉스반도체 저항성 램 소자의 제조방법
KR20100086853A (ko) * 2009-01-23 2010-08-02 삼성전자주식회사 ＴｉＣ 막을 갖는 상변화 메모리소자의 제조방법
US8481396B2 (en) 2009-10-23 2013-07-09 Sandisk 3D Llc Memory cell that includes a carbon-based reversible resistance switching element compatible with a steering element, and methods of forming the same
US8551850B2 (en) * 2009-12-07 2013-10-08 Sandisk 3D Llc Methods of forming a reversible resistance-switching metal-insulator-metal structure
KR101617381B1 (ko) * 2009-12-21 2016-05-02 삼성전자주식회사 가변 저항 메모리 장치 및 그 형성 방법
KR20110090583A (ko) * 2010-02-04 2011-08-10 삼성전자주식회사 상변화 메모리 장치 및 그 형성 방법
WO2012014447A1 (ja) * 2010-07-27 2012-02-02 パナソニック株式会社 不揮発性記憶装置の製造方法
JP2013084850A (ja) * 2011-10-12 2013-05-09 Elpida Memory Inc 半導体装置及びその製造方法
US8536561B2 (en) * 2011-10-17 2013-09-17 Micron Technology, Inc. Memory cells and memory cell arrays
US9012880B2 (en) * 2013-02-21 2015-04-21 Winbond Electronics Corp. Resistance memory device
US9040951B2 (en) * 2013-08-30 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Resistance variable memory structure and method of forming the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040026731A1 (en) * 2002-08-08 2004-02-12 Fournier Jeffrey P. Programmable resistance memory element with titanium rich adhesion layer
US20110049458A1 (en) * 2009-08-27 2011-03-03 Samsung Electronics Co., Ltd. Non-volatile memory device including phase-change material
US9508927B1 (en) * 2015-09-09 2016-11-29 Ningbo Advanced Memory Technology Corporation Phase change memory having a funnel-shaped heater and method of manufacturing the same

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