TWI567737B - 半導體記憶裝置 - Google Patents

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Description

半導體記憶裝置
本發明係關於一種半導體記憶裝置。尤其是，本發明係關於一種即使關掉電源，所儲存的邏輯狀態也不消失的信號處理裝置中的半導體記憶裝置。
中央處理器(CPU：Central Processing Unit)等信號處理裝置根據其用途具有多種多樣的結構。一般來說，在信號處理裝置中，除了用來儲存資料或程式的主記憶體以外，還設置有暫存器和高速緩衝記憶體等各種記憶裝置。暫存器具有為了進行運算處理或保持程式的執行狀態等而暫時保持資料信號的功能。另外，高速緩衝記憶體介於運算裝置與主記憶體之間，並為了減少對主記憶體進行存取的次數來實現運算處理的高速化而設置。
在信號處理裝置中，暫存器或高速緩衝記憶體等記憶裝置需要比主記憶體更高速地寫入資料信號。因此，通常，作為暫存器或高速緩衝記憶體，使用正反器或SRAM(Static Random Access Memory：靜態隨機存取記憶體)等。就是說，作為這些暫存器或高速緩衝記憶體等，使用如果停止電源電壓的供應則資料信號消失的揮發性記憶裝置。
為了抑制耗電量，已提出了如下方法：在不進行資料信號的輸入及輸出的期間中，暫時停止對信號處理裝置的 電源電壓的供應(例如，參照專利文獻1)。在專利文獻1的方法中，在揮發性記憶裝置的周圍配置非揮發性記憶裝置，而將上述資料信號暫時儲存在該非揮發性記憶裝置。
[專利文獻1]日本專利申請公開第2010-124290號公報
在專利文獻1所記載的結構中，在信號處理裝置中停止電源電壓的供應的期間中，將揮發性記憶裝置的資料移動到配置在揮發性記憶裝置的周圍的非揮發性記憶裝置而使該非揮發性記憶裝置儲存資料。
但是，因為以分割揮發性記憶裝置和非揮發性記憶裝置的方式使它們工作，所以需要在停止電源電壓的供應之前及恢復電源電壓的供應之後，輸入用來對非揮發性記憶裝置寫入資料及從非揮發性記憶裝置讀出資料的不同的控制信號。因此，需要產生用來對非揮發性記憶裝置寫入資料及從非揮發性記憶裝置讀出資料的控制信號，並且需要設置用來供應該信號的佈線。
鑒於上述問題，本發明的一個實施例的目的之一是提供一種在進行電源電壓的停止及恢復的結構中，能夠減少來自外部電路的用來控制半導體記憶裝置的信號的數量的半導體記憶裝置。
在本發明的一個實施例中，當採用非揮發性記憶裝置時，不以分離揮發性記憶裝置和非揮發性記憶裝置的方式 構成它們。明確地說，半導體記憶裝置包括：具有在半導體層中具有氧化物半導體的電晶體的記憶電路；積蓄用來讀出保持在記憶電路的資料的電荷的電容器；用來控制電容器中的電荷的積蓄的電荷積蓄電路；控制資料的讀出狀態的資料檢測電路；用來產生控制所述電容器中的電荷的積蓄的第一信號的時序控制電路(藉由所述電荷積蓄電路進行積蓄，且在剛供應電源電壓之後的期間中，由電源電壓的第二信號和延遲所述電源電壓的第二信號的第三信號產生第一信號)；以及使電容器的一個電極的電位反轉而將其輸出的反相器電路。並且，該半導體記憶裝置即使藉由資料和時脈信號進行電源電壓的停止及恢復，也能夠在其內部儲存資料而再次工作。
本發明的一個實施例是一種半導體記憶裝置，包括記憶電路、第二電容器、電荷積蓄電路、資料檢測電路、時序控制電路以及反相器電路。記憶電路包括：第一端子與資料輸入線電連接，閘極與時脈信號線電連接，在半導體層中具有氧化物半導體的第一電晶體；一個電極與所述第一電晶體的第二端子電連接的第一電容器；以及閘極與所述第一電晶體的第二端子及所述第一電容器的一個電極電連接的第二電晶體。第二電容器積蓄用來讀出保持在所述記憶電路的資料的電荷。電荷積蓄電路與電源電位線電連接，且控制所述第二電容器的電荷的積蓄。資料檢測電路控制所述第二電容器的一個電極與所述第二電晶體的第一端子之間的導通狀態或非導通狀態。時序控制電路在將所 述時脈信號供應到所述時脈信號線的第一期間中，根據所述時脈信號的切換工作使所述電荷積蓄電路和所述資料檢測電路交替成為導通狀態，且在所述電荷積蓄電路中產生控制所述第二電容器的電荷的積蓄的第一信號。在剛將所述電源電壓供應到所述電源電位線之後的第二期間中，由電源電壓的第二信號及延遲所述電源電壓的所述第二信號的第三信號產生所述第一信號。反相器電路使所述第二電容器的一個電極的電位反轉而將其輸出。
本發明的一個實施例是一種半導體記憶裝置，包括記憶電路、第二電容器、電荷積蓄電路、資料檢測電路、時序控制電路以及反相器電路。記憶電路包括：第一端子與資料輸入線電連接，閘極與時脈信號線電連接，在半導體層中具有氧化物半導體的第一電晶體；一個電極與所述第一電晶體的第二端子電連接的第一電容器；以及閘極與所述第一電晶體的第二端子及所述第一電容器的一個電極電連接的第二電晶體。第二電容器積蓄用來讀出保持在所述記憶電路的資料的電荷。電荷積蓄電路包括第一端子與電源電位線電連接，且第二端子與所述第二電容器的一個電極電連接的第三電晶體。資料檢測電路包括第一端子與所述第二電容器的一個電極電連接，第二端子與所述第二電晶體的第一端子電連接的第四電晶體。時序控制電路在將時脈信號供應到所述時脈信號線的第一期間中，根據所述時脈信號的切換工作使所述第三電晶體和所述第四電晶體交替成為導通狀態，且產生使所述第三電晶體成為導通狀 態的第一信號。在剛將電源電壓供應到所述電源電位線之後的第二期間中，由電源電壓的第二信號及延遲所述電源電壓的第二信號的第三信號產生所述第一信號。反相器電路使所述第二電容器的一個電極的電位反轉而將其輸出。
在本發明的一個實施例中，較佳所述第二電晶體在半導體層中具有矽。
在本發明的一個實施例中，較佳所述第一電晶體和所述第二電晶體層疊而設置。
在本發明的一個實施例中，較佳所述資料檢測電路是如下電路，即根據有沒有積蓄在所述第二電容器的所述電荷的釋放，將所述第二電容器的一個電極的電位轉換為使所述資料反轉的反轉資料信號，根據所述第二電晶體的導通狀態決定是否釋放所述電荷。
在本發明的一個實施例中，較佳延遲所述電源電壓的信號的電路由延遲電路和緩衝電路構成。
在本發明的一個實施例中，較佳所述時序控制電路由所述電源電壓的信號和延遲所述電源電壓的信號被輸入的所述非與電路以及所述非與電路的輸出信號和所述時脈信號被輸入的或電路構成。
根據本發明的一個實施例，在進行電源電壓的停止及恢復的結構中，可以藉由時脈信號實現資料的儲存及輸出。另外，藉由當停止電源電壓時能夠保持資料而不從外部電路供應另一控制信號，可以減少用來控制半導體記憶裝置的信號的數量。
以下，參照圖式說明本發明的實施例。注意，本發明的結構可以藉由多種不同的方式來實施，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式和詳細內容可以被變換為各種各樣的形式，而不脫離本發明的宗旨及其範圍。因此，本發明不應該被解釋為僅限於本實施例所記載的內容中。另外，在以下說明的本發明的結構中，在不同的圖式中共同使用相同的元件符號來表示相同的部分。
另外，有時為了明確起見，誇大表示各實施例的圖式等所示的各結構的大小、層的厚度、信號波形或區域。因此，不一定侷限於其尺度。
另外，當明確地描述“A與B連接”時包括如下情況：A與B電連接的情況；A與B功能性地連接的情況；以及A與B直接連接的情況。
另外，在本說明書中使用的“第一”、“第二”、“第三”至“第N(N是自然數)”的序數是為了避免構成要素的混淆而附記的，而不是用於在數目方面上進行限制。
實施例1
信號處理裝置包括半導體記憶裝置。信號處理裝置能夠藉由利用設置一個或多個的半導體記憶裝置來儲存一位元或多位元的資料信號。在本實施例中，對信號處理裝置 中的半導體記憶裝置的結構進行說明。
另外，CPU、微處理器、影像處理電路、DSP(Digital Signal Processor：數位信號處理器)和FPGA(Field Programmable Gate Array：現場可編程閘陣列)等LSI(Large Scale Integrated Circuit：大型積體電路)等都包括在信號處理裝置的範疇內。
圖1A示出半導體記憶裝置的方塊圖的一個例子。圖1A所示的本實施例的半導體記憶裝置100是能夠藉由時脈信號CLK的切換工作進行所輸入的資料D的保持及輸出的電路。在本實施例的結構中，在時脈信號為H位準(高電源電位VDD的位準)的時序提取資料D，在時脈信號為L位準(低電源電位VSS的位準)的時序將所提取的資料D作為輸出信號Q輸出。並且，在本實施例的結構中，即使在保持資料的時序停止高電源電位VDD和低電源電位VSS(GND)的電源電壓，在半導體記憶裝置的內部也可以保持所提取的資料D，當再次恢復電源電壓時，可以從所保持的資料D的輸出恢復工作。
另外，在本說明書中，“停止信號或電源電壓的供應”是指“對用來供應信號或電源電壓的佈線不供應信號或電源電壓”。此外，在本說明書中，“恢復信號或電源電壓的供應”是指“在停止信號或電源電壓的供應之後，再次開始對用來供應信號或電源電壓的佈線供應信號或電源電壓”。另外，在本說明書中，“固定信號”例如是指“將以規定的頻率振盪的交流信號轉換為具有固定電位諸如高電源電位 VDD或低電源電位VSS的直流信號”。
接著，圖1B示出具體半導體記憶裝置100的電路結構。圖1B所示的半導體記憶裝置100包括：具有第一電容器113的記憶電路101；第二電容器102；電荷積蓄電路103(也稱為預充電電路)；資料檢測電路104；時序控制電路105；以及反相器電路106。
另外，圖1B示出對半導體記憶裝置100輸入及輸出的信號。在圖1B中，設置有：供應高電源電位VDD的第一電源電位線VDD；供應低電源電位VSS的第二電源電位線VSS；供應資料D的資料輸入線D；供應時脈信號CLK的時脈信號線CLK；以及輸出輸出信號Q的輸出信號線Q。此外，在圖1B中，設置有用來當恢復高電源電位VDD的供應時供應藉由延遲基於高電源電位VDD的電位的上升而得到的信號VDD_delay的延遲高電源電位線VDD_delay。
圖1B所示的記憶電路101包括第一電晶體111、第二電晶體112以及第一電容器113。第一電晶體111的源極和汲極中的一個電極(第一端子)連接到資料信號線D。第一電晶體111的源極和汲極中的另一個電極(第二端子)連接到第二電晶體112的閘極及第一電容器113的一個電極。第一電晶體111的閘極連接到時脈信號線CLK。第一電容器113的另一個電極連接到第二電源電位線VSS。另外，在以下說明中，將第一電晶體111、第二電晶體112和第一電容器113連接的節點稱為“記憶節點 D_HOLD”。
第一電晶體111根據供應到閘極的時脈信號CLK的切換工作將資料D提取到記憶節點D_HOLD。例如，在第一電晶體111是n通道型電晶體的情況下，當時脈信號CLK為H位準時，第一電晶體111成為導通狀態而資料D被提取到記憶節點D_HOLD。另外，當時脈信號CLK為L位準時，第一電晶體111成為非導通狀態而在記憶節點D_HOLD中保持前面被提取的資料D。
圖1B所示的第一電晶體111是在氧化物半導體層中形成通道的電晶體。另外，在圖式中，為了表示第一電晶體111是在氧化物半導體層中形成通道的電晶體，加上OS的符號。
氧化物半導體至少含有選自In、Ga、Sn和Zn中的一種以上的元素。例如，可以使用：四元金屬氧化物的In-Sn-Ga-Zn-O類氧化物半導體；三元金屬氧化物的In-Ga-Zn-O類氧化物半導體、In-Sn-Zn-O類氧化物半導體、In-Al-Zn-O類氧化物半導體、Sn-Ga-Zn-O類氧化物半導體、Al-Ga-Zn-O類氧化物半導體及Sn-Al-Zn-O類氧化物半導體；二元金屬氧化物的In-Zn-O類氧化物半導體、Sn-Zn-O類氧化物半導體、Al-Zn-O類氧化物半導體、Zn-Mg-O類氧化物半導體、Sn-Mg-O類氧化物半導體、In-Mg-O類氧化物半導體及In-Ga-O類氧化物半導體；以及單元金屬氧化物的In-O類氧化物半導體、Sn-O類氧化物半導體及Zn-O類氧化物半導體等。另外，也可以使上述氧化物半 導體包含In、Ga、Sn及Zn以外的元素如SiO2。
例如，In-Ga-Zn-O類氧化物半導體是指包含銦(In)、鎵(Ga)和鋅(Zn)的氧化物半導體，並且對其組成比沒有限制。
另外，作為氧化物半導體，可以使用由化學式InMO3(ZnO)m(m>0)表示的薄膜。在此，M表示選自Zn、Ga、Al、Mn和Co中的一種或多種金屬元素。例如，作為M，有Ga、Ga及Al、Ga及Mn或Ga及Co等。
另外，當作為氧化物半導體使用In-Zn-O類材料時，將所使用的靶材的組成比以原子數比設定為In：Zn=50：1至1：2(換算為莫耳數比則為In2O3：ZnO=25：1至1：4)，較佳為In：Zn=20：1至1：1(換算為莫耳數比則為In2O3：ZnO=10：1至1：2)，更佳地為In：Zn=1.5：1至15：1(換算為莫耳數比則為In2O3：ZnO=3：4至15：2)。例如，作為用於形成In-Zn-O類氧化物半導體的靶材，當原子數比為In：Zn：O=X：Y：Z時，滿足Z>1.5X+Y的關係。
在藉由徹底排除氧化物半導體層內的氫而得到高純度化的氧化物半導體層中形成通道的電晶體的截止電流密度可以為100zA/μm以下，較佳為10zA/μm以下，更佳地為1zA/μm以下。因此，該截止電流比使用具有結晶性的矽的電晶體的截止電流顯著低。其結果，當第一電晶體111處於非導通狀態時，可以長期保持記憶節點D_HOLD的電位，即第二電晶體112的閘極的電位。
另外，在本說明書中，截止電流是指當電晶體處於非導通狀態時流過源極與汲極之間的電流。在n通道型電晶體(例如，臨界電壓為0V至2V左右)中，截止電流是指當施加到閘極與源極之間的電壓為負電壓時流過源極與汲極之間的電流。
另外，在上述中，也可以使用能夠實現與氧化物半導體材料同等的截止電流特性的材料代替氧化物半導體材料。例如，可以應用碳化矽等寬能隙材料(更明確地說，例如，能隙Eg大於3eV的半導體材料)等。此外，也可以採用如下結構：藉由使用MEMS開關等代替電晶體來切斷佈線之間的連接，由此實現記憶節點D_HOLD的電荷的長期保持。
圖1B所示的第二電晶體112是用作開關的元件。圖1B示出第二電晶體112使用一導電型(例如，n通道型)的電晶體構成的例子。在此，作為開關，開關的一個端子對應於電晶體的源極和汲極中的一個，開關的另一個端子對應於電晶體的源極和汲極中的另一個。另外，根據基於保持在電晶體的閘極的資料D的電位，選擇開關的導通狀態或非導通狀態。當作為n通道型電晶體的第二電晶體112用作開關時，根據H位準選擇導通狀態(ON狀態)，根據L位準選擇非導通狀態(OFF狀態)。
在圖1B中，作為第二電晶體112，可以採用在由氧化物半導體以外的半導體構成的層或基板中形成通道的電晶體。例如，可以採用在矽層或矽基板中形成通道的電晶 體。
另外，藉由利用由第二電晶體112的閘極及第一電晶體111的源極和汲極中的一個形成的電容等，也可以省略第一電容器113。
接著，根據資料D選擇積蓄在圖1B所示的第二電容器102的一個電極的電荷是否被放電。與根據是否被放電而變化的電荷對應的電位藉由反相器電路106作為輸出信號Q輸出。因此，第二電容器可以處於儲存有電荷的第一狀態和根據保持在記憶電路101中的記憶節點D_HOLD的資料D選擇電荷的放電的狀態的第二狀態。另外，在以下說明中，將第二電容器102的一個電極的節點稱為“積蓄節點N_PRE”。
圖1B所示的電荷積蓄電路103是用來藉由將電荷積蓄在第二電容器102的積蓄節點N_PRE，使第二電容器102成為第一狀態的電路。電荷積蓄電路103包括作為n通道型電晶體的第三電晶體114。第三電晶體114的第一端子連接到供應高電源電位VDD的第一電源電位線VDD。第三電晶體114的第二端子連接到第二電容器的一個電極。第三電晶體114的閘極連接到時序控制電路105，而根據來自時序控制電路105的信號控制第三電晶體114的導通狀態或非導通狀態。
圖1B所示的資料檢測電路104是控制第二電容器102的積蓄節點N_PRE與記憶電路101中的第二電晶體112的第一端子之間的導通狀態或非導通狀態的電路。資 料檢測電路104包括作為p通道型電晶體的第四電晶體115。第四電晶體115的第一端子連接到第二電容器102的一個電極。第四電晶體115的第二端子連接到第二電晶體112的第一端子。第四電晶體115的閘極連接到時序控制電路105，而根據來自時序控制電路105的信號控制第四電晶體115的導通狀態或非導通狀態。
圖1B所示的時序控制電路105是以在時脈信號CLK供應到時脈信號線CLK的期間(第一期間)中，根據時脈信號CLK的切換工作使電荷積蓄電路103和資料檢測電路104交替成為導通狀態的電路。另外，圖1B所示的時序控制電路105是在剛高電源電位VDD供應到第一電源電位線VDD之後的期間(也稱為第二期間)中，產生控制由電荷積蓄電路103對於第二電容器的積蓄節點N_PRE的電荷的積蓄的信號。該信號是由高電源電位VDD的信號和延遲該高電源電位VDD的信號的信號VDD_delay所產生的時序信號產生的。
另外，將所述電荷積蓄電路103中的第三電晶體114及資料檢測電路104中的第四電晶體115的導電型以使它們交替成為導通狀態的方式設定。另外，作為第三電晶體114採用n通道型電晶體是因為如下緣故：由高電源電位VDD的信號和延遲該高電源電位VDD的信號的信號VDD_delay所產生的時序信號，使它成為導通狀態。
另外，圖2示出用來延遲高電源電位VDD的電路的一個例子。圖2所示的電路包括延遲電路部201及緩衝電 路部202。延遲電路部201可以由利用電阻器203及電容器204的RC延遲電路構成。另外，作為緩衝電路部202，可以採用在供應高電源電位VDD的佈線一側設置n通道型電晶體205，且在供應低電源電位VSS的佈線一側設置p通道型電晶體206的結構。由此，可以將延遲電路部201中的信號的延遲轉換為對緩衝電路部202的輸入的從L位準到H位準的切換的時序。
在此，圖1B示出時序控制電路105的具體電路結構的例子。在圖1B中，時序控制電路105包括NAND電路116(非與電路)和OR電路117(或電路)。對NAND電路116輸入高電源電位VDD的信號和延遲該高電源電位VDD的信號的信號VDD_delay，輸出NAND電路輸出信號NAND_OUT。另外，對OR電路117輸入NAND電路輸出信號NAND_OUT和時脈信號CLK，輸出OR電路輸出信號OR_OUT。
圖1B所示的反相器電路106是用來將第二電容器102的積蓄節點N_PRE的信號轉換為所反轉的信號而將其作為輸出信號Q輸出的電路。作為反相器電路106，例如可以使用組合p通道型電晶體和n通道型電晶體的電路結構。
接著，對如下情況下的作為本實施例的結構的半導體記憶裝置100的工作進行說明，即在反復資料D的保持及輸出的工作中，停止電源電壓的供應且再次恢復電源電壓的供應的情況。圖3示出圖1B所示的半導體記憶裝置的 時序圖，而參照該時序圖進行說明。在圖3的時序圖中，VDD、VDD_delay、VSS、NAND_OUT、OR_OUT、D_HOLD、N_PRE及Q對應於圖1B所說明的輸入/輸出信號及節點的電位。另外，因為在圖3所示的時序圖中，對半導體記憶裝置100可能處於的多個狀態進行說明，所以使用圖4A至圖6B示出期間t1至期間t6的多個期間。
另外，在圖3至圖6B的說明中，資料D由D1至DN(N是自然數)表示。這是為了說明提取在半導體記憶裝置100中的資料D被輸出的時序而示出的。此外，使資料D1至DN反轉的信號的積蓄節點N_PRE的信號表示為反轉資料D1_B至DN_B。另外，使反轉資料D1_B至DN_B反轉的信號為資料D1至DN。
此外，在以下所示的圖3的工作的說明中，各電晶體的導電型及邏輯電路與圖1B所示的各電晶體的導電型及邏輯電路相同。另外，對以下所示的工作的說明不侷限於此，只要各電晶體成為如圖3所示那樣的導通狀態，可以適當地設定各電晶體的導電性、邏輯電路的組合及各控制信號的電位。另外，可以將各信號表示為H位準(高電源電位VDD)及L位準(低電源電位VSS)。
首先，對反復資料D的保持及輸出的圖3中的第一工作期間T_ON1中的工作進行說明。第一工作期間T_ON1可以分為：將資料D1從資料輸入線D提取到記憶節點D_HOLD的藉由時脈信號CLK的切換工作時脈信號CLK成為H位準的期間(在圖3中，期間t1)；以及保持在期 間t1中提取到記憶節點D_HOLD的資料D1且將該資料D1作為輸出信號Q從輸出信號線輸出的期間(在圖3中，期間t2)。
圖4A示出使用虛線箭頭使在第一工作期間T_ON1的期間t1中半導體記憶裝置100可能處於的電晶體的導通狀態及電流的流過可見化的圖。
在期間t1中，時脈信號CLK為H位準，而記憶電路101的第一電晶體111成為導通狀態。由此，將資料D1從資料輸入線D供應到記憶節點D_HOLD。此時，第二電晶體112的導通狀態根據資料D1的邏輯狀態而決定，在圖中表示為“ON/OFF”。
另外，在期間t1中，第一電源電位線VDD及延遲電源電位線VDD_delay為H位準。由此，NAND_OUT成為L位準，OR_OUT成為H位準。當OR_OUT成為H位準時，電荷積蓄電路103中的第三電晶體114成為導通狀態，資料檢測電路104中的第四電晶體115成為非導通狀態。其結果，伴隨由於電荷積蓄電路103的電荷積蓄而積蓄節點N_PRE的電位上升到H位準。並且，藉由反相器電路106輸出的輸出信號成為L位準。
圖4B示出使用虛線箭頭使在第一工作期間T_ON1的期間t2中半導體記憶裝置100可能處於的電晶體的導通狀態及電流的流過可見化的圖。
在期間t2中，時脈信號CLK為L位準，而記憶電路101的第一電晶體111成為非導通狀態。由此，即使資料 輸入線D具有資料D2，在記憶節點D_HOLD中也保持在前面期間中被寫入的資料D1。此時，第二電晶體112的導通狀態根據資料D1的邏輯狀態而決定，在圖中表示為“ON/OFF”。
另外，在期間t2中，第一電源電位線VDD及延遲電源電位線VDD_delay為H位準。由此，NAND_OUT成為L位準，OR_OUT成為L位準。當OR_OUT成為L位準時，電荷積蓄電路103中的第三電晶體114成為非導通狀態，資料檢測電路104中的第四電晶體115成為導通狀態。 其結果，在期間t1中上升到H位準的積蓄節點N_PRE的電位根據第二電晶體112的導通狀態變動。明確地說，當資料D1為H位準時，第二電晶體112成為導通狀態，上升到H位準的積蓄節點N_PRE的電位降低到使資料D1反轉的L位準。另外，當資料D1為L位準時，第二電晶體112成為非導通狀態，保持上升到H位準的積蓄節點N_PRE的電位，成為使資料D1反轉的H位準。就是說，積蓄節點N_PRE成為使資料D1反轉的反轉資料D1_B。並且，藉由反相器電路106輸出的輸出信號成為使反轉資料D1_B反轉的D1。
接著，對圖3中的電源電壓停止期間T_OFF中的如下工作進行說明，即進行停止電源電壓時的工作及停止電源電壓時的資料D的保持。電源電壓停止期間T_OFF可以分為：將資料D及時脈信號CLK設定為L位準而儲存保持在記憶節點D_HOLD的資料D4的期間(在圖3中， 期間t3)；以及在繼續保持在期間t3中儲存在記憶節點D_HOLD的資料D4的狀態下停止電源電壓，而使輸入/輸出信號成為不定狀態的期間(在圖3中，期間t4)。
另外，在圖3至圖6B的說明中，加上陰影的“X”的期間是輸入/輸出信號及電源電壓的停止期間中的不進行基於H位準或L位準的電源電位的信號的供應的不定狀態的期間。
圖5A示出使用虛線箭頭使在電源電壓停止期間T_OFF的期間t3中半導體記憶裝置100可能處於的電晶體的導通狀態及電流的流過可見化的圖。
在期間t3中，時脈信號CLK及資料D為L位準，而記憶電路101的第一電晶體111成為非導通狀態。由此，即使資料輸入線D具有L位準，在記憶節點D_HOLD中也保持在前面期間中被寫入的資料D4。此時，第二電晶體112的導通狀態根據資料D4的邏輯狀態而決定，在圖中表示為“ON/OFF”。
另外，在期間t3中，第一電源電位線VDD及延遲電源電位線VDD_delay為H位準。由此，NAND_OUT成為L位準，OR_OUT成為L位準。當OR_OUT成為L位準時，電荷積蓄電路103中的第三電晶體114成為非導通狀態，資料檢測電路104中的第四電晶體115成為導通狀態。其結果，在前面期間中上升到H位準的積蓄節點N_PRE的電位根據第二電晶體112的導通狀態變動。明確地說，當資料D4為H位準時，第二電晶體112成為導通狀態， 上升到H位準的積蓄節點N_PRE的電位降低到使資料D4反轉的L位準。另外，當資料D4為L位準時，第二電晶體112成為非導通狀態，保持上升到H位準的積蓄節點N_PRE的電位，成為使資料D4反轉的H位準。就是說，積蓄節點N_PRE成為使資料D4反轉的反轉資料D4_B。並且，藉由反相器電路106輸出的輸出信號成為使反轉資料D4_B反轉的資料D4。
圖5B示出使用虛線箭頭使在電源電壓停止期間T_OFF的期間t4中半導體記憶裝置100可能處於的電晶體的導通狀態及電流的流過可見化的圖。
在期間t4中，時脈信號CLK為L位準，而資料D為不定狀態，記憶電路101的第一電晶體111成為非導通狀態。由此，在記憶節點D_HOLD中繼續保持在前面期間中被寫入的資料D4。此時，第二電晶體112的導通狀態根據資料D4的邏輯狀態而決定，在圖中表示為“ON/OFF”。
另外，在期間t4中，第一電源電位線VDD及延遲電源電位線VDD_delay為不定狀態。因此，NAND電路116及OR電路117的輸出成為不定狀態。由此，NAND_OUT及OR_OUT成為不定狀態。當OR_OUT成為不定狀態時，電荷積蓄電路103中的第三電晶體114及資料檢測電路104中的第四電晶體115的導通狀態成為不定狀態。從而，積蓄節點N_PRE的電位也成為不定狀態，並且，藉由反相器電路106輸出的輸出信號也成為不定狀態。
接著，對圖3中的第二工作期間T_ON2中的如下工 作進行說明，即恢復電源電壓且讀出當停止電源電壓時保持的資料D。第二工作期間T_ON2可以分為：藉由將時脈信號CLK設定為L位準，將第一電源電位線VDD設定為H位準，將延遲電源電位線VDD_delay設定為L位準而將積蓄節點N_PRE的電位設定為H位準的期間(在圖3中，期間t5)；以及將當停止電源電壓時保持在記憶節點D_HOLD的資料D4作為輸出信號Q從輸出信號線輸出的期間(在圖3中，期間t6)。
圖6A示出使用虛線箭頭使在第二工作期間T_ON2的期間t5中半導體記憶裝置100可能處於的電晶體的導通狀態及電流的流過可見化的圖。
在期間t5中，時脈信號CLK及資料D為L位準，而記憶電路101的第一電晶體111成為非導通狀態。由此，即使資料輸入線D具有L位準，在記憶節點D_HOLD中也保持有即將停止電源電壓之前被寫入的資料D4。此時，第二電晶體112的導通狀態根據資料D4的邏輯狀態而決定，在圖中表示為“ON/OFF”。
另外，在期間t5中，第一電源電位線VDD為H位準，延遲電源電位線VDD_delay為L位準。由此，NAND_OUT成為H位準，OR_OUT成為H位準。當OR_OUT成為H位準時，電荷積蓄電路103中的第三電晶體114成為導通狀態，資料檢測電路104中的第四電晶體115成為非導通狀態。其結果，伴隨由於電荷積蓄電路103的電荷積蓄而積蓄節點N_PRE的電位上升到H位準。 並且，藉由反相器電路106輸出的輸出信號成為L位準。
圖6B示出使用虛線箭頭使在第二工作期間T_ON2的期間t6中半導體記憶裝置100可能處於的電晶體的導通狀態及電流的流過可見化的圖。
在期間t6中，時脈信號CLK為L位準，而記憶電路101的第一電晶體111成為非導通狀態。由此，即使資料輸入線D具有資料D5，在記憶節點D_HOLD中也保持有即將停止電源電壓之前被寫入的資料D4。此時，第二電晶體112的導通狀態根據資料D4的邏輯狀態而決定，在圖中表示為“ON/OFF”。
另外，在期間t6中，第一電源電位線VDD及延遲電源電位線VDD_delay為H位準。由此，NAND_OUT成為L位準，OR_OUT成為L位準。當OR_OUT成為L位準時，電荷積蓄電路103中的第三電晶體114成為非導通狀態，資料檢測電路104中的第四電晶體115成為導通狀態。其結果，在期間t5中上升到H位準的積蓄節點N_PRE的電位根據第二電晶體112的導通狀態變動。明確地說，當資料D4為H位準時，第二電晶體112成為導通狀態，上升到H位準的積蓄節點N_PRE的電位降低到使資料D4反轉的L位準。另外，當資料D4為L位準時，第二電晶體112成為非導通狀態，保持上升到H位準的積蓄節點N_PRE的電位，成為使資料D4反轉的H位準。就是說，積蓄節點N_PRE成為使資料D4反轉的反轉資料D4_B。並且，藉由反相器電路106輸出的輸出信號成為使反轉資 料D4_B反轉的資料D4。
以上所述是半導體記憶裝置100的工作的說明。
本發明的一個實施例的半導體記憶裝置可以在停止電源電壓的供應之前及恢復電源電壓的供應之後進行資料的保持及讀出，而不以分割揮發性記憶裝置和非揮發性記憶裝置的方式使它們工作。另外，可以進行所述資料的保持及讀出，而不需要用來寫入資料及讀出資料的控制信號，由此可以減少用來控制半導體記憶裝置的信號的數量。
本實施例可以與其他實施例適當地組合而實施。
實施例2
在本實施例中，對使用多個實施例1所示的半導體記憶裝置100的結構。
圖7示出本實施例中的半導體記憶裝置的結構的一個例子。圖7所示的半導體記憶裝置具有與高電源電位VDD及低電源電位VSS連接的反相器電路401、具有多個半導體記憶裝置402的半導體記憶裝置群403和延遲高電源電位產生電路404。
作為各半導體記憶裝置402，可以使用具有實施例1所述的結構的半導體記憶裝置100。
由於選擇信號SigA切換高電源電位VDD和低電源電位VSS，而藉由反相器電路401將其施加到半導體記憶裝置群403所具有的各半導體記憶裝置402。
另外，半導體記憶裝置群403所具有的各半導體記憶 裝置402分別連接有用來產生圖2所示的信號VDD_delay的延遲高電源電位產生電路404。
再者，將信號IN的電位和低電源電位VSS施加到半導體記憶裝置群403所具有的各半導體記憶裝置402。
藉由採用上述結構，可以將高電源電位VDD及延遲該高電源電位VDD的信號的信號VDD_delay供應到多個半導體記憶裝置100。
本實施例可以與上述實施例適當地組合而實施。
實施例3
在本實施例中，對使用實施例1所示的半導體記憶裝置的信號處理裝置的結構進行說明。
圖8示出關於本發明的一個實施例的信號處理裝置的一個例子。信號處理裝置至少具有一個或多個運算裝置和一個或多個半導體記憶裝置。明確地說，圖8所示的信號處理裝置150具有運算裝置151、運算裝置152、半導體記憶裝置153、半導體記憶裝置154、半導體記憶裝置155、控制裝置156及電源控制電路157。
運算裝置151及運算裝置152包括進行簡單的邏輯運算的邏輯電路、加法器、乘法器以及各種運算裝置等。另外，半導體記憶裝置153用作當在運算裝置151中進行運算處理時暫時保持資料信號的暫存器。半導體記憶裝置154用作當在運算裝置152中進行運算處理時暫時保持資料信號的暫存器。
另外，半導體記憶裝置155可以用作主記憶體，而可以將控制裝置156所執行的程式以資料信號的形式儲存，或者，可以儲存來自運算裝置151和運算裝置152的資料信號。
控制裝置156是對信號處理裝置150所具有的運算裝置151、運算裝置152、半導體記憶裝置153、半導體記憶裝置154及半導體記憶裝置155的工作進行總括控制的電路。另外，在圖8中示出控制裝置156為信號處理裝置150的一部分的結構，但是也可以將控制裝置156設置在信號處理裝置150的外部。
藉由將實施例1所示的半導體記憶裝置用於半導體記憶裝置153、半導體記憶裝置154及半導體記憶裝置155，即使停止對半導體記憶裝置153、半導體記憶裝置154及半導體記憶裝置155進行電源電壓的供應，也可以保持資料信號而不增加所控制的信號的數量。因此，可以停止對信號處理裝置150整體進行電源電壓的供應，以抑制耗電量。或者，可以停止對半導體記憶裝置153、半導體記憶裝置154及半導體記憶裝置155中的任何一個或多個進行電源電壓的供應，以抑制信號處理裝置150的耗電量。另外，在再次開始電源電壓的供應之後，可以在短時間內恢復到電源供應停止之前的狀態。
另外，也可以在停止對半導體記憶裝置進行電源電壓的供應的同時，停止對在與該半導體記憶裝置之間進行資料信號的交換的運算裝置或控制電路進行電源電壓的供應 。例如，也可以在運算裝置151和半導體記憶裝置153不進行工作時，停止對運算裝置151及半導體記憶裝置153進行電源電壓的供應。
另外，電源控制電路157控制被供應到信號處理裝置150所具有的運算裝置151、運算裝置152、半導體記憶裝置153、半導體記憶裝置154、半導體記憶裝置155以及控制裝置156的電源電壓的大小。另外，在停止電源電壓的供應時，既可以在電源控制電路157中停止電源電壓的供應，又可以在運算裝置151、運算裝置152、半導體記憶裝置153、半導體記憶裝置154、半導體記憶裝置155以及控制裝置156中分別停止電源的供應。
另外，也可以在作為主記憶體的半導體記憶裝置155與運算裝置151、運算裝置152以及控制裝置156之間設置用作高速緩衝記憶體的半導體記憶裝置。藉由設置高速緩衝記憶體，可以減少主記憶體被存取的次數，以實現運算處理等的信號處理的高速化。藉由還在用作高速緩衝記憶體的半導體記憶裝置中使用上述半導體記憶裝置，可以抑制信號處理裝置150的耗電量，而不增加所控制的信號的數量。
本實施例可以與上述實施例適當地組合而實施。
實施例4
在本實施例中，對關於本發明的一個實施例的信號處理裝置之一的CPU的結構進行說明。
圖9示出本實施例的CPU的結構。圖9所示的CPU在基板9900上主要包括：ALU 9901；ALU控制器9902；指令解碼器9903；中斷控制器9904；時序控制器9905；暫存器9906；暫存器控制器9907；Bus．I/F 9908；可重寫的ROM 9909；以及ROM．I/F 9920。注意，ALU是指Arithmetic logic unit，即算術邏輯單元，Bus．I/F是指匯流排界面，並且ROM．I/F是指ROM介面。ROM 9909和ROM．I/F 9920可以設置在另一晶片上。當然，圖9只是示出將其結構簡化的一例，並且實際上的CPU根據其用途具有多種結構。
藉由Bus．I/F 9908輸入到CPU的指令輸入到指令解碼器9903且在進行解碼之後，輸入到ALU控制器9902、中斷控制器9904、暫存器控制器9907和時序控制器9905。
根據被解碼的指令，ALU控制器9902、中斷控制器9904、暫存器控制器9907、時序控制器9905進行各種控制。明確地說，ALU控制器9902產生用來控制ALU 9901的工作的信號。另外，當CPU在執行程式時，中斷控制器9904根據其優先度或掩模狀態而判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求，並處理所述要求。暫存器控制器9907產生暫存器9906的位址，並根據CPU的狀態進行從暫存器9906的讀出或對暫存器9906的寫入。
另外，時序控制器9905產生控制ALU 9901、ALU控制器9902、指令解碼器9903、中斷控制器9904、暫存器控制器9907的工作時序的信號。例如，時序控制器9905 具備根據基準時脈信號CLK1產生內部時脈信號CLK2的內部時脈產生部，將時脈信號CLK2輸入到上述各種電路。
在本實施例的CPU中，在暫存器9906中設置有具有上述實施例所示的結構的半導體記憶裝置。暫存器控制器9907根據來自ALU 9901的指令可以在暫存器9906所具有的半導體記憶裝置中停止電源電壓的供應，而不增加所控制的信號的數量。
如此，當暫時停止CPU的工作，停止電源電壓的供應時也可以保持資料信號，且可以降低耗電量。明確地說，例如，在個人電腦的使用者停止對鍵盤等輸入裝置的資訊輸入的期間中也可以停止CPU，由其可以降低耗電量。
在本實施例中，將CPU舉例說明，但是本發明的信號處理裝置不侷限於CPU，也可以應用於微處理器、影像處理電路、DSP、FPGA(Field Programmable Gate Array：現場可編程閘陣列)等的LSI。
本實施例可以與上述實施例組合而實施。
實施例5
在圖1B所示的記憶電路101中，舉出在矽中形成通道的第二電晶體112、在氧化物半導體層中形成通道的第一電晶體111及第一電容器113的例子來說明半導體記憶裝置100的製造方法。
如圖10A所示，在基板700上形成絕緣膜701和從單晶半導體基板分離的半導體膜702。
對可以用作基板700的材料沒有大的限制，但是需要至少具有能夠承受後面的加熱處理的程度的耐熱性。例如，作為基板700，可以使用藉由熔融法或浮法而製造的玻璃基板、石英基板、半導體基板、陶瓷基板等。另外，當後面的加熱處理的溫度較高時，較佳為使用應變點為730℃以上的玻璃基板。
在本實施例中，以下，以半導體膜702為單晶矽的情況為例子來說明第二電晶體112的製造方法。另外，簡單說明具體的單晶半導體膜702的製造方法的一個例子。首先，將由利用電場進行加速的離子構成的離子束注入到單晶半導體基板的接合基板，以在離接合基板的表面有規定深度的區域中形成因使結晶結構錯亂而局部性地脆弱化的脆化層。可以根據離子束的加速能和離子束的入射角調節形成脆化層的區域的深度。然後，貼合接合基板與形成有絕緣膜701的基板700，其中間夾有該絕緣膜701。至於貼合，在使接合基板與基板700重疊之後，對接合基板和基板700的一部分施加大約1N/cm2以上500N/cm2以下的壓力，較佳為施加大約11N/cm2以上20N/cm2以下的壓力。當施加壓力時，從該部分起開始接合基板和絕緣膜701的接合，該接合最終擴展於貼緊的面整體。接著，藉由進行加熱處理，存在於脆化層中的極小空隙彼此結合起來，使得極小空隙的體積增大。其結果，在脆化層中，接合基板的一部分的單晶半導體膜從接合基板分離。上述加熱處理的溫度為不超過基板700的應變點的溫度。然後，藉由 利用蝕刻等將上述單晶半導體膜加工為所希望的形狀，可以形成半導體膜702。
為了控制臨界電壓，也可以對半導體膜702添加賦予p型導電性的雜質元素諸如硼、鋁、鎵等或賦予n型導電性的雜質元素諸如磷、砷等。用來控制臨界電壓的雜質元素添加，既可以對被進行構圖之前的半導體膜進行，又可以對被進行構圖之後的半導體膜702進行。另外，也可以將用於控制臨界電壓的雜質元素添加到接合基板。或者，也可以首先將雜質元素添加到接合基板，以便粗略地調節臨界電壓，然後，再添加到被進行構圖之前的半導體膜或被進行構圖之後的半導體膜702，以便精細地調節臨界電壓。
另外，雖然在本實施例中說明使用單晶半導體膜的例子，但是本發明不侷限於該結構。例如，既可以利用在絕緣膜701上利用氣相沉積法而形成的多晶、微晶或非晶半導體膜，又可以利用已知的技術使上述半導體膜結晶化。作為已知的晶化法，有利用雷射的雷射晶化法、使用催化元素的晶化法。或者，也可以採用組合了使用催化元素的晶化法和雷射晶化法的方法。另外，在使用石英等具有優良的耐熱性的基板時，也可以採用組合如下方法的晶化法：使用電熱爐的熱晶化法；利用紅外光的燈退火晶化法；使用催化元素的晶化法；以及950℃左右的高溫退火法。
接著，如圖10B所示，在半導體膜702上形成閘極絕緣膜703，然後在閘極絕緣膜703上形成掩模705，對半 導體膜702的一部分添加賦予導電性的雜質元素，由此形成雜質區704。
閘極絕緣膜703可以藉由進行高密度電漿處理、熱處理等使半導體膜702的表面氧化或氮化來形成。高密度電漿處理例如使用He、Ar、Kr、Xe等的稀有氣體與氧、氧化氮、氨、氮、氫等的混合氣體來進行。在此情況下，藉由引入微波來激發電漿，可以產生低電子溫度且高密度的電漿。藉由使用由這種高密度的電漿產生的氧自由基(也有包括OH自由基的情況)或氮自由基(也有包括NH自由基的情況)使半導體膜的表面氧化或氮化，可以以與半導體膜接觸的方式形成1nm至20nm，較佳為5nm至10nm的絕緣膜。例如，利用使用Ar稀釋為1倍至3倍(流量比)的一氧化二氮(N2O)並以10Pa至30Pa的壓力施加3kW至5kW的微波(2.45GHz)電力，來使半導體膜702的表面氧化或氮化。藉由該處理形成厚度為1nm至10nm(較佳為2nm至6nm)的絕緣膜。此外，引入一氧化二氮(N2O)和矽烷(SiH4)並以10Pa至30Pa的壓力施加3kW至5kW的微波(2.45GHz)電力，藉由氣相生長法形成氧氮化矽膜，從而形成閘極絕緣膜。藉由組合固相反應和氣相生長法所引起的反應，可以形成介面態密度低且絕緣耐壓優異的閘極絕緣膜。
由於上述利用高密度電漿處理的半導體膜的氧化或氮化以固相反應進行，所以可以使閘極絕緣膜703與半導體膜702的介面態密度極低。另外，藉由利用高密度電漿處 理直接使半導體膜702氧化或氮化，可以抑制所形成的絕緣膜的厚度的不均勻。另外，在半導體膜具有結晶性時，藉由利用高密度電漿處理以固相反應來使半導體膜的表面氧化，可以抑制氧化只在晶粒介面中進展得快，從而可以形成均勻性良好且介面態密度低的閘極絕緣膜。如此，將利用高密度電漿處理形成的絕緣膜包括在閘極絕緣膜的一部分或整個閘極絕緣膜內的電晶體可以抑制特性的不均勻。
另外，也可以使用電漿CVD法或濺射法等形成包含如下材料的膜的單層或疊層的閘極絕緣膜703：氧化矽、氮氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的鋁酸鉿(HfAlxOy(x>0、y>0))等。
另外，在本說明書中，氧氮化物是指在其組成中含氧量多於含氮量的物質。另外，氮氧化物是指在其組成中含氮量多於含氧量的物質。
例如，可以將閘極絕緣膜703的厚度設定為1nm以上100nm以下，較佳為10nm以上50nm以下。在本實施例中，作為閘極絕緣膜703，使用電漿CVD法形成包含氧化矽的單層的絕緣膜。
接著，在去除掩模705之後，如圖10C所示，去除閘極絕緣膜703的一部分，藉由蝕刻等在與雜質區704重疊的區域中形成開口部706，之後形成閘極電極707及導電 膜708。
閘極電極707及導電膜708可以藉由在以覆蓋開口部706的方式形成導電膜之後將該導電膜加工(構圖)為規定的形狀而形成。導電膜708在開口部706中與雜質區704接觸。在形成上述導電膜時，可以使用CVD法、濺射法、蒸鍍法、旋塗法等。另外，作為導電膜，可以使用鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鋁(Al)、銅(Cu)、鉻(Cr)、釹(Nb)等。既可以使用含上述金屬作為其主要成分的合金，又可以使用含上述金屬的化合物。或者，也可以使用對半導體膜摻雜了賦予導電性的雜質元素如磷等而成的多晶矽等半導體來形成。
另外，雖然在本實施例中由單層導電膜形成閘極電極707及導電膜708，但是本實施例不侷限於該結構。閘極電極707及導電膜708也可以由層疊的多個導電膜形成。
作為兩個導電膜的組合，可以使用氮化鉭或鉭作為第一層，並且使用鎢作為第二層。另外，除了上述以外，還可以舉出：氮化鎢和鎢、氮化鉬和鉬、鋁和鉭、鋁和鈦等。因為鎢和氮化鉭具有高耐熱性，所以在形成兩層導電膜之後可以進行用於熱活化的加熱處理。另外，作為兩層導電膜的搭配，例如可以使用摻雜有賦予n型導電性的雜質元素的矽和鎳矽化物以及摻雜有賦予n型導電性的雜質元素的矽和鎢矽化物等。
在採用層疊三層的導電膜的三層結構的情況下，較佳為採用鉬膜、鋁膜和鉬膜的疊層結構。
另外，作為閘極電極707及導電膜708，也可以使用氧化銦、氧化銦氧化錫、氧化銦氧化鋅、氧化鋅、氧化鋅鋁、氧氮化鋅鋁或氧化鋅鎵等的具有透光性的氧化物導電膜。
另外，也可以使用液滴噴射法選擇性地形成閘極電極707及導電膜708，而不使用掩模。液滴噴射法是指從細孔噴射或噴出包含規定組分的液滴來形成規定圖案的方法，噴墨法等包括在其範疇內。
另外，藉由在形成導電膜之後使用ICP(Inductively Coupled Plasma：感應耦合電漿)蝕刻法並對蝕刻條件(施加到線圈型電極層的電力量、施加到基板側電極層的電力量和基板側的電極溫度等)進行適當調整，可以將閘極電極707及導電膜708蝕刻為具有所希望的錐形形狀。另外，還可以根據掩模的形狀控制錐形形狀的角度等。另外，作為蝕刻氣體，可以適當地使用：氯類氣體如氯、氯化硼、氯化矽、四氯化碳等；氟類氣體如四氟化碳、氟化硫或氟化氮；或氧。
在利用濺射法製造氧化物半導體層716的情況下，儘量減少存在於成膜處理室內的水和氫。明確地說，較佳在成膜之前對成膜處理室內進行加熱，降低導入到成膜處理室內的氣體中的水及/或氫濃度以及防止從成膜處理室排氣的氣體的倒流等。
接著，如圖10D所示，藉由以閘極電極707及導電膜708為掩模將賦予一導電性的雜質元素添加到半導體膜 702，在半導體膜702中形成與閘極電極707重疊的通道形成區710、夾有通道形成區710的一對雜質區709以及對雜質區704的一部分還添加雜質元素的雜質區711。
在本實施例中，以將賦予p型的雜質元素(如硼)添加到半導體膜702的情況為例子。
接著，如圖11A所示，以覆蓋閘極絕緣膜703、閘極電極707和導電膜708的方式形成絕緣膜712和絕緣膜713。明確地說，絕緣膜712和絕緣膜713可以使用氧化矽、氮化矽、氮氧化矽、氧氮化矽、氮化鋁、氮氧化鋁等的無機絕緣膜。特別是，藉由作為絕緣膜712和絕緣膜713使用介電常數低(low-k)材料，可以充分地減少起因於各種電極或佈線的重疊的電容，所以較佳為使用介電常數低(low-k)材料。另外，作為絕緣膜712和絕緣膜713，也可以應用使用上述材料的多孔絕緣膜。在多孔絕緣膜中，因為與密度高的絕緣膜相比，其介電常數降低，所以可以進一步減少起因於電極或佈線的寄生電容。
在本實施例中，以使用氧氮化矽作為絕緣膜712並使用氮氧化矽作為絕緣膜713的情況為例子。另外，雖然在本實施例中以在閘極電極707及導電膜708上形成絕緣膜712和絕緣膜713的情況為例子，但是在本發明中，既可以在閘極電極707及導電膜708上只形成一層的絕緣膜，又可以在閘極電極707及導電膜708上形成三層以上的多個絕緣膜的疊層。
接著，如圖11B所示，藉由對絕緣膜712及絕緣膜 713進行CMP(化學機械拋光)處理或蝕刻處理，使閘極電極707及導電膜708的表面露出。另外，為了提高之後形成的第一電晶體111的特性，較佳為使絕緣膜712和絕緣膜713的表面盡可能地為平坦。
藉由上述製程，可以形成第二電晶體112。
接著，說明第一電晶體111的製造方法。首先，如圖11C所示，在絕緣膜712或絕緣膜713上形成氧化物半導體層716。
藉由將形成在絕緣膜712及絕緣膜713上的氧化物半導體膜加工為所希望的形狀，可以形成氧化物半導體層716。上述氧化物半導體膜的厚度為2nm以上200nm以下，較佳為3nm以上50nm以下，更佳地為3nm以上20nm以下。藉由使用氧化物半導體作為靶材，利用濺射法形成氧化物半導體膜。另外，氧化物半導體膜可以藉由在稀有氣體(如氬)氛圍下、在氧氛圍下或在稀有氣體(如氬)和氧的混合氛圍下利用濺射法而形成。
另外，較佳在使用濺射法形成氧化物半導體膜之前，進行引入氬氣體並產生電漿的反濺射，而去除附著在絕緣膜712及絕緣膜713的表面上的灰塵。反濺射是指不對靶材一側施加電壓而使用RF電源在氬氛圍中對基板一側施加電壓來在基板附近形成電漿以進行表面修改的方法。另外，也可以使用氮、氦等代替氬氛圍。另外，也可以在對氬氛圍添加氧、一氧化二氮等的氛圍下進行反濺射。另外，也可以在對氬氛圍添加氯、四氟化碳等的氛圍下進行反 濺射。
如上所述，作為氧化物半導體膜，可以使用：四元金屬氧化物的In-Sn-Ga-Zn-O類氧化物半導體；三元金屬氧化物的In-Ga-Zn-O類氧化物半導體、In-Sn-Zn-O類氧化物半導體、In-Al-Zn-O類氧化物半導體、Sn-Ga-Zn-O類氧化物半導體、Al-Ga-Zn-O類氧化物半導體、Sn-Al-Zn-O類氧化物半導體和Hf-In-Zn-O類氧化物半導體；二元金屬氧化物的In-Zn-O類氧化物半導體、Sn-Zn-O類氧化物半導體、Al-Zn-O類氧化物半導體、Zn-Mg-O類氧化物半導體、Sn-Mg-O類氧化物半導體、In-Mg-O類氧化物半導體和In-Ga-O類氧化物半導體；以及單元金屬氧化物的In-O類氧化物半導體、Sn-O類氧化物半導體和Zn-O類氧化物半導體等。
另外，當作為氧化物半導體膜尤其使用In-Sn-Zn-O類氧化物半導體時，可以提高電晶體的遷移率。此外，當使用In-Sn-Zn-O類氧化物半導體時，可以穩定地控制電晶體的臨界電壓。另外，在使用In-Sn-Zn-O類氧化物半導體時，可以將所使用的靶材的組成比設定為其原子數比為In：Sn：Zn=1：2：2、In：Sn：Zn=2：1：3或In：Sn：Zn=1：1：1等。
在本實施例中，將藉由使用包含In(銦)、Ga(鎵)及Zn(鋅)的靶材的濺射法而得到的厚度為30nm的In-Ga-Zn-O類氧化物半導體的薄膜用作氧化物半導體膜。作為上述靶材，例如可以使用各金屬的組成比為In：Ga： Zn=1：1：0.5、In：Ga：Zn=1：1：1或In：Ga：Zn=1：1：2的靶材。另外，包含In、Ga及Zn的靶材的填充率為90%以上100%以下，較佳為95%以上且低於100%。藉由採用填充率高的靶材，可以形成緻密的氧化物半導體膜。
在本實施例中，將基板放置在保持為減壓狀態的處理室內，去除處理室內的殘留水分並引入被去除了氫及水分的濺射氣體，使用上述靶材形成氧化物半導體膜。在進行成膜時，也可以將基板溫度設定為100℃以上600℃以下，較佳為200℃以上400℃以下。藉由邊加熱基板邊進行成膜，可以降低形成的氧化物半導體膜中含有的雜質濃度。另外，可以減輕由於濺射帶來的損傷。為了去除殘留在處理室中的水分，較佳為使用吸附型真空泵。例如，較佳為使用低溫泵、離子泵、鈦昇華泵。另外，作為排氣單元，也可以使用配備有冷阱的渦輪泵。在使用低溫泵對處理室進行排氣時，例如排出氫原子、水(H2O)等的包含氫原子的化合物(更佳地，還有包含碳原子的化合物)等，由此可降低該處理室中形成的氧化物半導體膜所包含的雜質濃度。
作為成膜條件的一例，可以應用如下條件：基板與靶材之間的距離為100mm，壓力為0.6Pa，直流(DC)電源功率為0.5kW，採用氧(氧流量比率為100%)氛圍。另外，脈衝直流(DC)電源是較佳的，因為可以減少在成膜時發生的灰塵並可以實現均勻的膜厚度分佈。
另外，藉由將濺射裝置的處理室的洩漏率設定為 1×10-10Pa．m3/秒以下，可以減少當藉由濺射法形成膜時混入到氧化物半導體膜中的鹼金屬、氫化物等雜質。另外，藉由作為排氣系統使用上述吸附型真空泵，可以減少鹼金屬、氫原子、氫分子、水、羥基或氫化物等雜質從排氣系統倒流。
另外，藉由將靶材的純度設定為99.99%以上，可以減少混入到氧化物半導體膜中的鹼金屬、氫原子、氫分子、水、羥基或氫化物等。另外，藉由使用該靶材，在氧化物半導體膜中可以降低鋰、鈉、鉀等的鹼金屬的濃度。
另外，為了使氧化物半導體膜中儘量不包含氫、羥基及水分，作為成膜的預處理，較佳在濺射裝置的預熱室中對形成了絕緣膜712及絕緣膜713的基板700進行預熱，使吸附到基板700的水分或氫等雜質脫離且進行排氣。注意，預熱的溫度是100℃以上400℃以下，較佳為是150℃以上300℃以下。另外，設置在預熱室中的排氣單元較佳為是低溫泵。另外，還可以省略該預熱處理。另外，該預熱也可以在後面進行的閘極絕緣膜721的成膜之前，對形成了導電膜719及導電膜720的基板700同樣地進行。
另外，作為用來形成氧化物半導體層716的蝕刻，可以採用乾蝕刻及濕蝕刻中的一者或兩者。作為用於乾蝕刻的蝕刻氣體，較佳為使用含有氯的氣體(氯類氣體，例如，氯(Cl2)、三氯化硼(BCl3)、四氯化矽(SiCl4)、四氯化碳(CCl4)等)。另外，還可以使用含有氟的氣體(氟類氣體，例如四氟化碳(CF4)、六氟化硫(SF6)、 三氟化氮(NF3)、三氟甲烷(CHF3)等)、溴化氫(HBr)、氧(O2)、或對上述氣體添加了氦(He)或氬(Ar)等的稀有氣體的氣體等。
作為乾蝕刻法，可以使用平行平板型RIE(Reactive Ion Etching：反應離子蝕刻)法或ICP(Inductively Coupled Plasma：感應耦合電漿)蝕刻法。為了能夠蝕刻為所希望的形狀，適當地調節蝕刻條件(施加到線圈形電極的電力量、施加到基板一側的電極的電力量、基板一側的電極溫度等)。
作為用於濕蝕刻的蝕刻液，可以使用將磷酸、醋酸及硝酸混合而成的溶液、檸檬酸或草酸等的有機酸。在本實施例中，使用ITO-07N(日本關東化學株式會社製造)。
另外，也可以利用噴墨法形成用來形成氧化物半導體層716的抗蝕劑掩模。當利用噴墨法形成抗蝕劑掩模時不需要光掩模，由此可以降低製造成本。
另外，較佳在下一個製程中形成導電膜之前進行反濺射，以去除附著在氧化物半導體層716、絕緣膜712以及絕緣膜713的表面的抗蝕劑殘渣等。
另外，有時在藉由濺射等形成的氧化物半導體膜中包含多量的作為雜質的水分或氫(包括羥基)。因為水分或氫容易形成施體能階，所以它們對於氧化物半導體來說是雜質。因此，在本發明的一個實施例中，為了減少氧化物半導體膜中的水分或氫等雜質(實現脫水化或脫氫化)，在減壓氛圍、氮或稀有氣體等惰性氣體氛圍、氧氣體氛圍 或超乾燥空氣(使用CRDS(cavity ring-down laser spectroscopy：光腔衰蕩光譜法)方式的露點計進行測定時的水分量是20ppm(露點換算，-55℃)以下，較佳的是1ppm以下，更佳的是10ppb以下的空氣)氛圍下對氧化物半導體層716進行加熱處理。
藉由對氧化物半導體層716進行加熱處理，可以使氧化物半導體層716中的水分或氫脫離。明確地說，可以在250℃以上750℃以下的溫度下，較佳在400℃以上且低於基板的應變點的溫度下進行加熱處理。例如，以500℃進行3分鐘以上且6分鐘以下左右的加熱處理即可。藉由使用RTA法作為加熱處理，可以在短時間內進行脫水化或脫氫化，由此即使在超過玻璃基板的應變點的溫度下也可以進行處理。
在本實施例中，使用加熱處理裝置之一的電爐。
另外，加熱處理裝置不侷限於電爐，也可以具備利用來自電阻發熱體等發熱體的熱傳導或熱輻射加熱被處理物的裝置。例如，可以使用GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置、LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是利用從燈如鹵素燈、金鹵燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈等發出的光(電磁波)的輻射加熱被處理物的裝置。GRTA裝置是使用高溫的氣體進行加熱處理的裝置。作為氣體，使用即使進行加熱處理也不與被處理物產生反應 的惰性氣體如氬等的稀有氣體或者氮等。
另外，在加熱處理中，較佳在氮或氦、氖、氬等的稀有氣體中不包含水分或氫等。或者，較佳的是，引入到加熱處理裝置的氮或稀有氣體如氦、氖或氬的純度為6N(99.9999%)以上，較佳為7N(99.99999%)以上(即，雜質濃度為1ppm以下，較佳為0.1ppm以下)。
另外，有人指出：氧化物半導體對雜質不敏感，即使在膜中包含大量金屬雜質也沒有問題，因此，也可以使用包含大量的如鈉等鹼金屬的廉價的鹼石灰玻璃(神谷、野村、細野“非晶氧化物半導體的物性及裝置開發的現狀”、日本固體物理、2009年9月號、第44卷、第621-633頁。但是，這種指出是不適當的。鹼金屬由於不是構成氧化物半導體的元素，所以是雜質。鹼土金屬在它不是構成氧化物半導體的元素時也是雜質。尤其是，鹼金屬中的Na在與氧化物半導體層接觸的絕緣膜為氧化物時擴散到該絕緣膜中而成為Na+。另外，在氧化物半導體層中，Na將構成氧化物半導體的金屬與氧的接合斷開或擠進該接合之中。其結果，例如，發生因臨界電壓向負一側漂移而導致的常導通化、遷移率的降低等電晶體特性的劣化，而且，也發生特性的不均勻。在氧化物半導體層中的氫濃度十分低時顯著地出現上述雜質所引起的電晶體的上述特性劣化及特性不均勻。因此，在氧化物半導體層中的氫濃度為1×1018atoms/cm3以下，較佳為1×1017atoms/cm3以下時，較佳為減少上述雜質的濃度。明確地說，利用二次離子質 譜分析法測量的Na濃度的測定值較佳為5×1016atoms/cm3以下，更佳地為1×1016atoms/cm3以下，進一步較佳為1×1015atoms/cm3以下。與此同樣，Li濃度的測定值較佳為5×1015atoms/cm3以下，更佳地為1×1015atoms/cm3以下。與此同樣，K濃度的測定值較佳為5x1015atoms/cm3以下，更佳地為1×1015atoms/cm3以下。
藉由上述製程可以降低氧化物半導體層716中的氫濃度，從而實現高純度化。由此，可以實現氧化物半導體層的穩定化。另外，藉由進行玻璃轉變溫度以下的加熱處理，可以形成能隙寬的氧化物半導體層。由此，可以使用大面積基板製造電晶體，而可以提高量產性。只要在形成氧化物半導體層之後，就可以進行上述加熱處理。
另外，氧化物半導體層也可以為非晶，但是也可以具有結晶性。作為具有結晶性的氧化物半導體層，也較佳為使用具有c軸配向的結晶氧化物半導體(C Axis Aligned Crystalline Oxide Semiconductor：也稱為CAAC-OS)，因為可以獲取電晶體的可靠性得到提高的效果。
CAAC-OS膜不是完全的單晶，也不是完全的非晶。CAAC-OS膜是在非晶相中具有結晶部及非晶部的結晶-非晶混合相結構的氧化物半導體膜。另外，在很多情況下，該結晶部的尺寸為能夠容納在一邊短於100nm的立方體內的尺寸。另外，在使用透射電子顯微鏡(TEM：Transmission Electron Microscope)觀察時的影像中，包括在CAAC-OS膜中的非晶部與結晶部的邊界不明確。另 外，不能利用TEM在CAAC-OS膜中觀察到晶界(grain boundary)。因此，在CAAC-OS膜中，起因於晶界的電子遷移率的降低得到抑制。
包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，在從垂直於ab面的方向看時具有三角形或六角形的原子排列，且在從垂直於c軸的方向看時，金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。另外，不同結晶部的a軸及b軸的方向也可以彼此不同。在本說明書中，在只記載“垂直”時，也包括85°以上且95°以下的範圍。另外，在只記載“平行”時，也包括-5°以上且5°以下的範圍。
另外，在CAAC-OS膜中，結晶部的分佈也可以不均勻。例如，在CAAC-OS膜的形成過程中，在從氧化物半導體膜的表面一側進行結晶生長時，與被形成面近旁相比，有時在表面近旁結晶部所占的比例高。另外，藉由對CAAC-OS膜添加雜質，有時在該雜質添加區中結晶部產生非晶化。
因為包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，所以有時根據CAAC-OS膜的形狀(被形成面的剖面形狀或表面的剖面形狀)朝向彼此不同的方向。另外，結晶部的c軸方向是平行於形成CAAC-OS膜時的被形成面的法線向量或表面的法線向量的方向。藉由進行 成膜或在成膜之後進行加熱處理等的晶化處理來形成結晶部。
因此，使用由CAAC-OS構成的氧化物半導體膜的電晶體可以降低照射可見光或紫外光導致的電特性的變動。由此，可以形成具有穩定的電特性的電晶體。
CAAC-OS也可以藉由濺射法形成。重要的是，藉由濺射法在CAAC-OS膜的沉積初期步驟中形成六方晶的結晶且以該結晶為晶種使結晶生長。為此，較佳將靶材與基板之間的距離設定為長(例如，150mm至200mm左右)，並且將加熱基板的溫度設定為100℃至500℃，更佳地設定為200℃至400℃，進一步較佳為設定為250℃至300℃。
另外，較佳的是，在利用濺射法形成CAAC-OS時，氛圍中的氧氣比較高。例如，當在氬和氧的混合氣體氛圍中使用濺射法時，氧氣比較佳為30%以上，更佳地為40%以上。這是因為從氛圍中補充氧來促進CAAC-OS的結晶化的緣故。
另外，較佳的是，在利用濺射法形成CAAC-OS時，將在其上形成CAAC-OS的基板被加熱到150℃以上，更佳地被加熱到170℃以上。這是因為隨著基板溫度的上升CAAC-OS的結晶化被促進的緣故。
另外，較佳的是，在對CAAC-OS進行氮氣氛中或真空中的熱處理之後，在氧氣氛中或在氧和其他氣體的混合氛圍中進行熱處理。這是因為如下緣故：藉由從後一者的 熱處理的氛圍中供應氧，可以補償在前一者的熱處理中發生的氧缺損。
另外，CAAC-OS將形成在其上的膜表面(被形成面)較佳為平坦。這是因為如下緣故：因為CAAC-OS具有大致垂直於該被形成面的c軸，所以存在於該被形成面的凹凸會引發CAAC-OS中的晶界的發生。因此，較佳在形成CAAC-OS之前對上述被形成面進行化學機械拋光(CMP，即Chemical Mechanical Polishing)等平坦化處理。另外，上述被形成面的平均粗糙度較佳為0.5nm以下，更佳地為0.3nm以下。
在此，參照圖14A至圖16C詳細說明CAAC-OS。另外，在沒有特別說明時，在圖14A至圖16C中，以垂直方向為c軸方向，並以與c軸方向正交的面為ab面。另外，在簡單地描述為“上一半”或“下一半”時，其是指以ab面為邊界時的上一半或下一半。另外，在圖14A至14E中，使用圓圈圍繞的O示出四配位O，而使用雙重圓圈圍繞的O示出三配位O。
圖14A示出具有一個六配位In以及靠近In的六個四配位氧原子(以下稱為四配位O)的結構。在此，將對於一個In只示出靠近其的氧原子的結構稱為子單元。雖然圖14A所示的結構採用八面體結構，但是為了容易理解示出平面結構。另外，在圖14A的上一半及下一半分別具有三個四配位O。圖14A所示的子單元的電荷為0。
圖14B示出具有一個五配位Ga、靠近Ga的三個三配 位氧原子(以下稱為三配位O)以及靠近Ga的兩個四配位O的結構。三配位O都存在於ab面上。在圖14B的上一半及下一半分別具有一個四配位O。另外，因為In也採用五配位，所以也有可能採用圖14B所示的結構。圖14B所示的子單元的電荷為0。
圖14C示出具有一個四配位Zn以及靠近Zn的四個四配位O的結構。在圖14C的上一半具有一個四配位O，並且在下一半具有三個四配位O。圖14C所示的子單元的電荷為0。
圖14D示出具有一個六配位Sn以及靠近Sn的六個四配位O的結構。在圖14D的上一半具有三個四配位O，並且在下一半具有三個四配位O。圖14D所示的子單元的電荷為+1。
圖14E示出包括兩個Zn的子單元。在圖14E的上一半具有一個四配位O，並且在下一半具有一個四配位O。圖14E所示的子單元的電荷為-1。
在此，將多個子單元的集合體稱為一組，並將多個組的集合體稱為一單元。
在此，對這些子單元彼此接合的規則進行說明。六配位In的上一半的三個O在下方向上分別具有三個靠近的In，而In的下一半的三個O在上方向上分別具有三個靠近的In。五配位Ga的上一半的一個O在下方向上具有一個靠近的Ga，而Ga的下一半的一個O在上方向上具有一個靠近的Ga。四配位Zn的上一半的一個O在下方向上具 有一個靠近的Zn，而Zn的下一半的三個O在上方向上分別具有三個靠近的Zn。像這樣，金屬原子的上方向上的四配位O的個數與位於該O的下方向上的靠近的金屬原子的個數相等。與此同樣，金屬原子的下方向上的四配位O的個數與位於該O的上方向上的靠近的金屬原子的個數相等。因為O為四配位，所以位於下方向上的靠近的金屬原子的個數和位於上方向上的靠近的金屬原子的個數的總和成為4。因此，在位於金屬原子的上方向上的四配位O的個數和位於另一金屬原子的下方向上的四配位O的個數的總和為4時，具有金屬原子的兩種子單元可以彼此接合。例如，在六配位金屬原子(In或Sn)藉由下一半的四配位O接合時，因為四配位O的個數為3，所以其與五配位金屬原子(Ga或In)和四配位金屬原子(Zn)中的任何一個接合。
具有這些配位數的金屬原子在c軸方向上藉由四配位O接合。另外，除此以外，以使層結構的總和電荷成為0的方式使子單元彼此接合而構成一組。
圖15A示出構成In-Sn-Zn-O類的層結構的一組的模型圖。圖15B示出由三個組構成的單元。另外，圖15C示出從c軸方向上觀察圖15B的層結構時的原子排列。
在圖15A中，為了容易理解，省略三配位O，關於四配位O只示出其個數，例如，以③表示Sn原子的上一半及下一半分別具有三個四配位O。與此同樣，在圖15A中，以①表示In原子的上一半及下一半分別具有一個四配 位O。與此同樣，在圖15A中示出：下一半具有一個四配位O而上一半具有三個四配位O的Zn原子；以及上一半具有一個四配位O而下一半具有三個四配位O的Zn原子。
在圖15A中，構成In-Sn-Zn-O類的層結構的組具有如下結構：在從上面按順序說明時，上一半及下一半分別具有三個四配位O的Sn原子與上一半及下一半分別具有一個四配位O的In原子接合；該In原子與上一半具有三個四配位O的Zn原子接合；藉由該Zn原子的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In原子接合；該In原子與上一半具有一個四配位O的由兩個Zn構成的子單元接合；以及藉由該子單元的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的Sn原子接合。多個上述組彼此接合而構成單元。
在此，三配位O及四配位O的一個接合的電荷分別可以被認為是-0.667及-0.5。例如，In(六配位或五配位)、Zn(四配位)以及Sn(五配位或六配位)的電荷分別為+3、+2以及+4。因此，包含Sn的子單元的電荷為+1。因此，為了形成包含Sn的層結構，需要消除電荷+1的電荷-1。作為具有電荷-1的結構，可以舉出圖14E所示的包含兩個Zn的子單元。例如，因為如果對於一個包含Sn的子單元有一個包含兩個Zn的子單元則電荷被消除，而可以使層結構的總電荷為0。
明確地說，藉由反復圖15B所示的單元，來可以得到In-Sn-Zn-O類的結晶(In2SnZn3O8)。注意，可以得到的 In-Sn-Zn-O類的層結構可以由組成式In2SnZn2O7(ZnO)m(m是0或自然數)表示。
此外，使用如下材料時也與上述相同：四元金屬氧化物的In-Sn-Ga-Zn-O類氧化物；三元金屬氧化物的In-Ga-Zn-O類氧化物(也表示為IGZO)、In-Al-Zn-O類氧化物、Sn-Ga-Zn-O類氧化物、Al-Ga-Zn-O類氧化物和Sn-Al-Zn-O類氧化物；以及二元金屬氧化物的In-Zn-O類氧化物、Sn-Zn-O類氧化物、Al-Zn-O類氧化物、Zn-Mg-O類氧化物、Sn-Mg-O類氧化物、In-Mg-O類氧化物和In-Ga-O類氧化物等。
例如，圖16A示出構成In-Ga-Zn-O類的層結構的一組的模型圖。
在圖16A中，構成In-Ga-Zn-O類的層結構的組具有如下結構：在從上面按順序說明時，上一半和下一半分別有三個四配位O的In原子與上一半具有一個四配位的O的Zn原子接合；藉由該Zn原子的下一半的三個四配位O與上一半及下一半分別具有一個四配位O的Ga原子接合；以及藉由該Ga原子的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In原子接合。多個上述組彼此接合而構成單元。
圖16B示出由三個組構成的單元。另外，圖16C示出從c軸方向上觀察圖16B的層結構時的原子排列。
在此，因為In(六配位或五配位)、Zn(四配位)、Ga(五配位)的電荷分別為+3、+2、+3，所以包含In、 Zn和Ga中的任一種的子單元的電荷為0。因此，組合這些子單元而成的組的總電荷一直為0。
此外，構成In-Ga-Zn-O類的層結構的組不侷限於圖16A所示的組，而有可能是組合In、Ga、Zn的排列不同的組而成的單元。
接著，如圖12A所示，形成與閘極電極707接觸且與氧化物半導體層716接觸的導電膜719及與導電膜708接觸且與氧化物半導體層716接觸的導電膜720。導電膜719及導電膜720用作源極電極或汲極電極。
明確地說，藉由濺射法或真空蒸鍍法以覆蓋閘極電極707及導電膜708的方式形成導電膜，然後將該導電膜加工(構圖)為所希望的形狀，來可以形成導電膜719及導電膜720。
作為成為導電膜719及導電膜720的導電膜，可以舉出選自鋁、鉻、銅、組、鈦、鉬和鎢中的元素、以上述元素為成分的合金或組合上述元素而成的合金膜等。此外，還可以採用在鋁、銅等的金屬膜的下側或上側層疊鉻、鉭、鈦、鉬、鎢等的高熔點金屬膜的結構。另外，作為鋁或銅，為了避免耐熱性或腐蝕性的問題，較佳將鋁或銅與高熔點金屬材料組合而使用。作為高熔點金屬材料，可以使用鉬、鈦、鉻、鉭、鎢、釹、鈧、釔等。
另外，成為導電膜719及導電膜720的導電膜可以採用單層結構或兩層以上的疊層結構。例如，可以舉出：包含矽的鋁膜的單層結構；在鋁膜上層疊鈦膜的兩層結構； 以及鈦膜、層疊在該鈦膜上的鋁膜、還在其上層疊的鈦膜的三層結構等。另外，Cu-Mg-Al合金、Mo-Ti合金、Ti、Mo具有與氧化膜的高密接性。因此，藉由作為下層層疊包括Cu-Mg-Al合金、Mo-Ti合金、Ti或Mo的導電膜，作為上層層疊包括Cu的導電膜，且將該層疊的導電膜用於導電膜719及導電膜720，可以提高作為氧化膜的絕緣膜與導電膜719及導電膜720的密接性。
此外，也可以使用導電金屬氧化物形成成為導電膜719及導電膜720的導電膜。作為導電金屬氧化物，可以使用氧化銦、氧化錫、氧化鋅、氧化銦氧化錫、氧化銦氧化鋅或使上述金屬氧化物材料包含矽或氧化矽的材料。
在形成導電膜之後進行加熱處理的情況下，較佳為使導電膜具有承受該加熱處理的耐熱性。
另外，在對導電膜進行蝕刻時，以儘量不去除氧化物半導體層716的方式適當地調節各個材料及蝕刻條件。根據蝕刻條件，有時由於氧化物半導體層716的露出的部分被部分地蝕刻，形成槽部(凹部)。
在本實施例中，作為導電膜，使用鈦膜。因此，可以使用包含氨和過氧化氫水的溶液(過氧化氫氨水)對導電膜選擇性地進行濕蝕刻。明確地說，使用以5：2：2的體積比混合有31wt.%的過氧化氫水、28wt.%的氨水和水的水溶液。或者，也可以使用氯(Cl2)、氯化硼(BCl3)等的氣體對導電膜進行乾蝕刻。
另外，為了縮減在光刻製程中使用的光掩模數及製程 數，還可以使用藉由多色調掩模形成的抗蝕劑掩模進行蝕刻製程，該多色調掩模是使透過光具有多種強度的掩模。由於使用多色調掩模形成的抗蝕劑掩模成為具有多種厚度的形狀，且藉由進行蝕刻可以進一步改變其形狀，因此可以將使用多色調掩模形成的抗蝕劑掩模用於加工為不同圖案的多個蝕刻製程。由此，可以使用一個多色調掩模形成至少對應於兩種以上的不同圖案的抗蝕劑掩模。因此，可以縮減曝光掩模數，還可以縮減所對應的光刻製程，從而可以簡化製程。
另外，也可以在氧化物半導體層716與用作源極電極或汲極電極的導電膜719及導電膜720之間設置用作源極區或汲極區的氧化物導電膜。作為氧化物導電膜的材料，較佳為使用以氧化鋅為成分的材料，且較佳為使用不含有氧化銦的材料。作為這種氧化物導電膜，可以使用氧化鋅、氧化鋅鋁、氧氮化鋅鋁、氧化鋅鎵等。
例如，在形成氧化物導電膜時，也可以一同進行用來形成氧化物導電膜的構圖和用來形成導電膜719及導電膜720的構圖。
藉由設置用作源極區及汲極區的氧化物導電膜，可以降低氧化物半導體層716與導電膜719及導電膜720之間的電阻，所以可以實現電晶體的高速工作。另外，藉由設置用作源極區及汲極區的氧化物導電膜，可以提高電晶體的耐壓。
接著，也可以進行使用N2O、N2或Ar等的氣體的電 漿處理。藉由該電漿處理去除附著到露出的氧化物半導體層表面的水等。另外，也可以使用氧和氬的混合氣體進行電漿處理。
另外，在進行電漿處理之後，如圖12B所示，以覆蓋導電膜719、導電膜720以及氧化物半導體層716的方式形成閘極絕緣膜721。並且，在閘極絕緣膜721上，在與氧化物半導體層716重疊的位置形成閘極電極722，而在與導電膜719重疊的位置形成導電膜723。
閘極絕緣膜721可以使用與閘極絕緣膜703相同的材料、相同的疊層結構形成。並且，閘極絕緣膜721較佳儘量不包含水分、氫等的雜質，並可以為單層的絕緣膜或多個絕緣膜的疊層。當在閘極絕緣膜721中包含氫時，該氫侵入到氧化物半導體層716，或氫抽出氧化物半導體層716中的氧，而使氧化物半導體層716低電阻化(n型化)，因此有可能形成寄生通道。因此，為了使閘極絕緣膜721儘量不含有氫，當形成膜時不使用氫是重要的。上述閘極絕緣膜721較佳為使用阻擋性高的材料。例如，作為阻擋性高的絕緣膜，可以使用氮化矽膜、氮氧化矽膜、氮化鋁膜或氮氧化鋁膜等。當使用多個層疊的絕緣膜時，將氮的含有比率低的氧化矽膜、氧氮化矽膜等的絕緣膜形成在與上述阻擋性高的絕緣膜相比接近於氧化物半導體層716的一側。然後，以在其間夾著氮含有比率低的絕緣膜且與導電膜719、導電膜720以及氧化物半導體層716重疊的方式形成阻擋性高的絕緣膜。藉由使用阻擋性高的絕 緣膜，可以防止水分或氫等雜質侵入到氧化物半導體層716內、閘極絕緣膜721內或者氧化物半導體層716與其他絕緣膜的介面及其近旁。另外，藉由以與氧化物半導體層716接觸的方式形成氮比率低的氧化矽膜、氧氮化矽膜等的絕緣膜，可以防止使用阻擋性高的材料的絕緣膜直接接觸於氧化物半導體層716。
在本實施例中，形成如下閘極絕緣膜721，該閘極絕緣膜721在藉由濺射法形成的厚度為200nm的氧化矽膜上層疊有藉由濺射法形成的厚度為100nm的氮化矽膜。將進行成膜時的基板溫度設定為室溫以上300℃以下即可，在本實施例中採用100℃。
另外，也可以在形成閘極絕緣膜721之後進行加熱處理。該加熱處理在氮、超乾燥空氣或稀有氣體(氬、氦等)的氛圍下較佳以200℃以上400℃以下，例如250℃以上350℃以下的溫度進行。上述氣體的含水量為20ppm以下，較佳為1ppm以下，更佳地為10ppb以下。在本實施例中，例如在氮氛圍下以250℃進行1小時的加熱處理。或者，與在形成導電膜719及導電膜720之前為了減少水分或氫對氧化物半導體層進行的上述加熱處理同樣，也可以在短時間進行高溫的RTA處理。藉由在設置包含氧的閘極絕緣膜721之後進行加熱處理，即使因對氧化物半導體層716進行的上述加熱處理而在氧化物半導體層716中產生氧缺陷，氧也從閘極絕緣膜721供應到氧化物半導體層716。並且，藉由將氧供應到氧化物半導體層716，可以在 氧化物半導體層716中降低成為施體的氧缺陷，並滿足化學計量組成比。氧化物半導體層716較佳為包含超過化學計量組成比的氧。其結果，可以使氧化物半導體層716趨近於i型，降低因氧缺陷而導致的電晶體的電特性的偏差，從而實現電特性的提高。進行該加熱處理的時序只要是形成閘極絕緣膜721之後就沒有特別的限制，並且藉由將該加熱處理兼作其他製程例如形成樹脂膜時的加熱處理、用來使透明導電膜低電阻化的加熱處理，可以在不增加製程數的條件下使氧化物半導體層716趨近於i型。
另外，也可以藉由在氧氛圍下對氧化物半導體層716進行加熱處理，對氧化物半導體添加氧，而減少在氧化物半導體層716中成為施體的氧缺陷。加熱處理的溫度例如是100℃以上且低於350℃，較佳為是150℃以上且低於250℃。上述用於氧氛圍下的加熱處理的氧氣體較佳不包含水、氫等。或者，較佳將引入到加熱處理裝置中的氧氣體的純度設定為6N(99.9999%)以上，更佳地設定為7N(99.99999%)以上(也就是說，氧中的雜質濃度為1ppm以下，較佳為0.1ppm以下)。
或者，也可以藉由採用離子植入法或離子摻雜法等對氧化物半導體層716添加氧，來減少成為施體的氧缺陷。例如，將以2.45GHz的微波電漿化了的氧添加到氧化物半導體層716中，即可。
另外，藉由在閘極絕緣膜721上形成導電膜之後，對該導電膜進行構圖，來可以形成閘極電極722及導電膜 723。閘極電極722及導電膜723可以使用與閘極電極707或導電膜719及導電膜720相同的材料來形成。
閘極電極722及導電膜723的厚度為10nm至400nm，較佳為100nm至200nm。在本實施例中，在藉由使用鎢靶材的濺射法形成150nm的用於閘極電極的導電膜之後，藉由蝕刻將該導電膜加工(構圖)為所希望的形狀，來形成閘極電極722及導電膜723。另外，也可以使用噴墨法形成抗蝕劑掩模。當藉由噴墨法形成抗蝕劑掩模時不使用光掩模，因此可以縮減製造成本。
藉由上述製程，形成第一電晶體111。
另外，導電膜719與導電膜723隔著閘極絕緣膜721重疊的部分相當於第一電容器113。
另外，雖然使用單閘結構的電晶體說明第一電晶體111，但是也可以根據需要形成藉由具有電連接的多個閘極電極來具有多個通道形成區的雙閘結構或多閘結構的電晶體。
接觸於氧化物半導體層716的絕緣膜(在本實施例中，相當於閘極絕緣膜721)也可以使用包含第13族元素及氧的絕緣材料。較多氧化物半導體材料包含第13族元素，包含第13族元素的絕緣材料與氧化物半導體的搭配良好，因此藉由將包含第13族元素的絕緣材料用於與氧化物半導體層接觸的絕緣膜，可以保持與氧化物半導體層的良好的介面狀態。
包含第13族元素的絕緣材料是指包含一種或多種第 13族元素的絕緣材料。作為包含第13族元素的絕緣材料，例如有氧化鎵、氧化鋁、氧化鋁鎵、氧化鎵鋁等。在此，氧化鋁鎵是指含鋁量(at.%)多於含鎵量(at.%)的物質，並且氧化鎵鋁是指含鎵量(at.%)等於或多於含鋁量(at.%)的物質。
例如，當以接觸於包含鎵的氧化物半導體層的方式形成絕緣膜時，藉由將包含氧化鎵的材料用於絕緣膜，可以保持氧化物半導體層和絕緣膜之間的良好的介面特性。例如，藉由以彼此接觸的方式設置氧化物半導體層和包含氧化鎵的絕緣膜，可以減少產生在氧化物半導體層和絕緣膜之間的氫的沉積(pileup)。另外，在作為絕緣膜使用屬於與氧化物半導體的成分元素相同的族的元素時，可以獲得同樣的效果。例如，使用包含氧化鋁的材料形成絕緣膜也是有效的。另外，由於氧化鋁具有不容易透過水的特性，因此從防止水侵入到氧化物半導體層中的角度來看，使用該材料是較佳的。
此外，作為與氧化物半導體層716接觸的絕緣膜，較佳為採用藉由進行氧氛圍下的熱處理或氧摻雜等包含多於化學計量組成比的氧的絕緣材料。氧摻雜是指對塊體(bulk)添加氧的處理。為了明確表示不僅對薄膜表面添加氧，而且對薄膜內部添加氧，使用該術語“塊體”。此外，氧摻雜包括將電漿化了的氧添加到塊體中的氧電漿摻雜。另外，也可以使用離子植入法或離子摻雜法進行氧摻雜。
例如，當作為與氧化物半導體層716接觸的絕緣膜使 用氧化鎵時，藉由進行氧氛圍下的熱處理或氧摻雜，可以將氧化鎵的組成設定為Ga2Ox(X=3+α，0<α<1)。
此外，作為與氧化物半導體層716接觸的絕緣膜使用氧化鋁時，藉由進行氧氛圍下的熱處理或氧摻雜，可以將氧化鋁的組成設定為Al2Ox(X=3+α，0<α<1)。
此外，作為與氧化物半導體層716接觸的絕緣膜使用氧化鎵鋁(氧化鋁鎵)時，藉由進行氧氛圍下的熱處理或氧摻雜，可以將氧化鎵鋁(氧化鋁鎵)的組成設定為GaxAl2-xO3+α(0<X<2，0<α<1)。
藉由進行氧摻雜處理，可以形成具有包含多於化學計量組成比的氧的區域的絕緣膜。藉由使具備這種區域的絕緣膜與氧化物半導體層接觸，絕緣膜中的過剩的氧被供應到氧化物半導體層中，可以減少氧化物半導體層中或氧化物半導體層與絕緣膜的介面中的氧缺陷，來可以使氧化物半導體層成為i型化或無限趨近於i型。
藉由供應絕緣膜中的過剩的氧而使其氧缺陷減少的氧化物半導體層可以為氫濃度被充分降低而被高純度化，並藉由被供應充分的氧來降低起因於氧缺損的能隙中的缺陷能階的氧化物半導體層。因此，可以得到載子濃度極小的氧化物半導體層，而可以得到截止電流顯著低的電晶體。藉由將該截止電流顯著低的電晶體應用於上述實施例的第一電晶體，在使第一電晶體成為非導通狀態時可以將該電晶體幾乎看作絕緣體。因此，藉由將該電晶體用作第一電晶體，可以將保持在記憶節點D叙HOLD的電位的降低抑 制為極小的水準。其結果，可以實現即使在電源電壓的供應停止時，也能夠減小記憶節點D叙HOLD的電位的變動，而能夠防止所儲存的資料的消失的非揮發性記憶裝置。
也可以將具有包含多於化學計量組成比的氧的區域的絕緣膜僅用於與氧化物半導體層716接觸的絕緣膜中的位於上層的絕緣膜和位於下層的絕緣膜中的一個，但是較佳為用於兩者的絕緣膜。藉由將具有包含多於化學計量組成比的氧的區域的絕緣膜用於與氧化物半導體層716接觸的絕緣膜中的位於上層及下層的絕緣膜，而實現夾著氧化物半導體層716的結構，來可以進一步提高上述效果。
此外，用於氧化物半導體層716的上層或下層的絕緣膜既可以是使用具有相同的構成元素的絕緣膜，又可以是使用具有不同的構成元素的絕緣膜。例如，既可以採用上層和下層都是其組成為Ga2Ox(X=3+α，0<α<1)的氧化鎵的結構，又可以採用上方和下方中的一個是其組成為Ga2Ox(X=3+α，0<α<1)的氧化鎵，另一個是其組成為Al2Ox(X=3+α，0<α<1)的氧化鋁的結構。
另外，與氧化物半導體層716接觸的絕緣膜也可以是具有包含多於化學計量組成比的氧的區域的絕緣膜的疊層。例如，也可以作為氧化物半導體層716的上層形成組成為Ga2Ox(X=3+α，0<α<1)的氧化鎵，且在其上形成組成為GaxAl2-xO3+α(0<X<2，0<α<1)的氧化鎵鋁(氧化鋁鎵)。此外，既可以採用作為氧化物半導體層716的下層形成具有包含多於化學計量組成比的氧的區域的絕緣膜的疊 層的結構，又可以採用作為氧化物半導體層716的上層及下層形成具有包含多於化學計量組成比的氧的區域的絕緣膜的疊層。
接著，如圖12C所示，以覆蓋閘極絕緣膜721、導電膜723和閘極電極722的方式形成絕緣膜724。絕緣膜724可以利用PVD法或CVD法等形成。另外，還可以使用含有如氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鎵、氧化鋁等的無機絕緣材料的材料形成。另外，作為絕緣膜724較佳為使用介電常數低的材料或介電常數低的結構(多孔結構等)。這是因為藉由使絕緣膜724的介電常數降低，可以降低產生在佈線、電極等之間的寄生電容，從而實現工作的高速化的緣故。另外，在本實施例中，採用單層結構的絕緣膜724，但是，本發明的一個實施例不侷限於此，也可以採用兩層以上的疊層結構。
接著，在閘極絕緣膜721和絕緣膜724中形成開口部725，使導電膜720的一部分露出。然後，在絕緣膜724上形成在上述開口部725中與導電膜720接觸的佈線726。
在使用PVD法或CVD法形成導電膜之後，對該導電膜進行構圖來形成佈線726。另外，作為導電膜的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬和鎢中的元素或以上述元素為成分的合金等。也可以使用選自錳、鎂、鋯、鈹、釹和鈧中的一種或多種材料。
更明確地說，例如，可以使用如下方法：在包括絕緣膜724的開口的區域中，藉由PVD法形成薄(5nm左右) 的鈦膜之後，以埋入開口部725的方式形成鋁膜。在此，藉由PVD法形成的鈦膜具有還原被形成面的氧化膜(自然氧化膜等)並降低與下部電極等(在此，導電膜720)的接觸電阻的功能。另外，可以防止在鋁膜上產生小丘。另外，也可以在使用鈦或氮化鈦等形成障壁膜之後藉由鍍敷法形成銅膜。
形成在絕緣膜724中的開口部725較佳為形成在與導電膜708重疊的區域中。藉由在這種區域中形成開口部725，可以抑制起因於接觸區域的元件面積的增大。
在此，對不使用導電膜708而使雜質區704與導電膜720的連接及導電膜720與佈線726的連接重疊的情況進行說明。此時，在形成在雜質區704上的絕緣膜712和絕緣膜713中形成開口部(稱為下部的開口部)，在以覆蓋下部的開口部的方式形成導電膜720之後，在閘極絕緣膜721及絕緣膜724中，在與下部的開口部重疊的區域中形成開口部(稱為上部的開口部)，並且形成佈線726。當在與下部的開口部重疊的區域中形成上部的開口部時，有如下憂慮：即，由於蝕刻，形成在下部的開口部中的導電膜720斷開。當為了避免該斷開，以不使下部的開口部與上部的開口部重疊的方式形成結構時，發生元件面積的增大的問題。
如本實施例所示那樣，藉由使用導電膜708，可以形成上部的開口部而不使導電膜720斷開。由此，可以使下部的開口部與上部的開口部重疊地設置，從而可以抑制起 因於開口部的元件面積的增大。換言之，可以提高半導體裝置的積體度。
接著，以覆蓋佈線726的方式形成絕緣膜727。藉由上述一系列的製程可以製造半導體記憶裝置。
另外，在上述製造方法中，在形成氧化物半導體層716之後形成用作源極電極及汲極電極的導電膜719及導電膜720。因此，如圖12B所示，在藉由上述製造方法得到的第一電晶體111中，導電膜719及導電膜720形成在氧化物半導體層716上。但是，在第一電晶體111中，用作源極電極及汲極電極的導電膜也可以設置在氧化物半導體層716的下面，即氧化物半導體層716和絕緣膜712及絕緣膜713之間。
圖13是示出第一電晶體111的剖面圖，其中用作源極電極及汲極電極的導電膜719及導電膜720設置在氧化物半導體層716與絕緣膜712及絕緣膜713之間。在形成絕緣膜713之後形成導電膜719及導電膜720，然後形成氧化物半導體層716，來可以得到圖13所示的第一電晶體111。
另外，作為用於非揮發性半導體記憶裝置的電晶體，已知磁隧道結元件(MTJ元件)。如果隔著絕緣膜配置在其上下的膜中的自旋方向為平行，則MTJ元件成為低電阻狀態，來儲存資訊。如果隔著絕緣膜配置在其上下的膜中的自旋方向為反平行，則MTJ元件成為高電阻狀態，來儲存資訊。因此，MTJ元件的原理與本實施例所示的使用氧 化物半導體的半導體記憶裝置的原理完全不同。表1示出MTJ元件與關於本實施例的半導體記憶裝置的對比。
MTJ元件有如下缺點：由於使用磁性材料，所以在居裏溫度(Curie Temperature)以上的溫度下，失掉磁性。另外，MTJ元件由於利用電流而驅動，所以與使用矽的雙極性裝置搭配良好，但是雙極性裝置不適於積體化。而且，有如下問題：雖然MTJ元件的寫入電流微少，但是因記憶體的大電容化使耗電量增大。
在原理上MTJ元件的磁場耐受性脆弱，所以在暴露於 強磁場時，自旋方向容揮發常。另外，需要控制用於MTJ元件的磁性體的奈米尺寸化導致的磁漲落(magnetic fluctuation)。
再者，由於MTJ元件使用稀土元素，所以在將形成MTJ元件的製程合併到形成對金屬污染敏感的矽半導體的製程時，需要相當注意。MTJ元件從每位的材料成本的觀點來看也被認為昂貴。
另一方面，除了形成通道的半導體材料為金屬氧化物之外，本實施例所示的使用氧化物半導體的半導體記憶裝置的元件結構或工作原理與矽MOSFET同樣。另外，使用氧化物半導體的半導體記憶裝置具有如下特徵：不受到磁場的影響，且軟差錯也不會發生。從此可知，其通道形成在氧化物半導體層中的電晶體與矽積體電路的匹配性非常好。
本實施例可以與上述實施例適當地組合而實施。
100‧‧‧半導體記憶裝置
101‧‧‧記憶電路
102‧‧‧第二電容器
103‧‧‧電荷積蓄電路
104‧‧‧資料檢測電路
105‧‧‧時序控制電路
106‧‧‧反相器電路
111‧‧‧第一電晶體
112‧‧‧第二電晶體
113‧‧‧第一電容器
114‧‧‧第三電晶體
115‧‧‧第四電晶體
116‧‧‧NAND電路
117‧‧‧OR電路
150‧‧‧信號處理裝置
151‧‧‧運算裝置
152‧‧‧運算裝置
153‧‧‧半導體記憶裝置
154‧‧‧半導體記憶裝置
155‧‧‧半導體記憶裝置
156‧‧‧控制裝置
157‧‧‧電源控制電路
201‧‧‧延遲電路部
202‧‧‧緩衝電路部
203‧‧‧電阻器
204‧‧‧電容器
205‧‧‧n通道型電晶體
206‧‧‧p通道型電晶體
401‧‧‧反相器電路
402‧‧‧半導體記憶裝置
403‧‧‧半導體記憶裝置群
404‧‧‧延遲高電源電位產生電路
700‧‧‧基板
701‧‧‧絕緣膜
702‧‧‧半導體膜
703‧‧‧閘極絕緣膜
704‧‧‧雜質區
705‧‧‧掩模
706‧‧‧開口部
707‧‧‧閘極電極
708‧‧‧導電膜
709‧‧‧雜質區
710‧‧‧通道形成區
711‧‧‧雜質區
712‧‧‧絕緣膜
713‧‧‧絕緣膜
716‧‧‧氧化物半導體層
719‧‧‧導電膜
720‧‧‧導電膜
721‧‧‧閘極絕緣膜
722‧‧‧閘極電極
723‧‧‧導電膜
724‧‧‧絕緣膜
725‧‧‧開口部
726‧‧‧佈線
727‧‧‧絕緣膜
9900‧‧‧基板
9901‧‧‧ALU
9902‧‧‧ALU控制器
9903‧‧‧指令解碼器
9904‧‧‧中斷控制器
9905‧‧‧時序控制器
9906‧‧‧暫存器
9907‧‧‧暫存器控制器
9908‧‧‧Bus．I/F
9909‧‧‧ROM
9920‧‧‧ROM．I/F
在圖式中：圖1A和圖1B是半導體記憶裝置的電路圖；圖2是用來說明半導體記憶裝置的電路圖；圖3是半導體記憶裝置的時序圖；圖4A和圖4B是說明半導體記憶裝置的工作的圖；圖5A和圖5B是說明半導體記憶裝置的工作的圖；圖6A和圖6B是說明半導體記憶裝置的工作的圖； 圖7是示出半導體記憶裝置的結構的圖；圖8是信號處理裝置的方塊圖；圖9是使用半導體記憶裝置的CPU的方塊圖；圖10A至圖10D是示出半導體記憶裝置的製造製程的圖；圖11A至圖11C是示出半導體記憶裝置的製造製程的圖；圖12A至圖12C是示出半導體記憶裝置的製造製程的圖；圖13是示出半導體記憶裝置的結構的剖面圖；圖14A至圖14E是說明關於本發明的一個實施例的氧化物材料的結晶結構的圖；圖15A至圖15C是說明關於本發明的一個實施例的氧化物材料的結晶結構的圖；圖16A至圖16C是說明關於本發明的一個實施例的氧化物材料的結晶結構的圖。
100‧‧‧半導體記憶裝置
101‧‧‧記憶電路
102‧‧‧第二電容器
103‧‧‧電荷積蓄電路
104‧‧‧資料檢測電路
105‧‧‧時序控制電路
106‧‧‧反相器電路
111‧‧‧第一電晶體
112‧‧‧第二電晶體
113‧‧‧第一電容器
114‧‧‧第三電晶體
115‧‧‧第四電晶體
116‧‧‧NAND電路
117‧‧‧OR電路

Claims (12)

  1. 一種半導體記憶裝置，包括：記憶電路，該記憶電路包括：第一電晶體，該第一電晶體包括：電連接到資料輸入線的第一端子；第二端子；電連接到時脈信號線的閘極；以及包括氧化物半導體的半導體層，包括電連接到該第一電晶體的該第二端子的電極的第一電容器；以及包括與該第一電晶體的該第二端子及該第一電容器的該電極電連接的閘極的第二電晶體，積蓄用來讀出保持在該記憶電路中的資料的電荷的第二電容器；電連接到電源電位線的電荷積蓄電路，該電荷積蓄電路控制該第二電容器中的電荷的積蓄；控制該第二電容器的電極與該第二電晶體的第一端子之間的導通或非導通的資料檢測電路；時序控制電路，其中在該時脈信號供應到該時脈信號線的第一期間中，根據時脈信號的切換工作使該電荷積蓄電路和該資料檢測電路交替成為導通狀態，且在該電源電壓剛供應到該電源電位線之後的第二期間中，產生控制該第二電容器中的電荷的積蓄的第一信號，藉由該電荷積蓄電路來進行該積蓄，該第一信號由電源電壓的第二信號及 延遲該電源電壓的該第二信號的第三信號來產生；以及輸出藉由使該第二電容器的該電極的電位反轉而得到的電位的反相器電路。
  2. 一種半導體記憶裝置，包括：記憶電路，該記憶電路包括：第一電晶體，該第一電晶體包括：電連接到資料輸入線的第一端子；第二端子；電連接到時脈信號線的閘極；以及包括氧化物半導體的半導體層，包括電連接到該第一電晶體的該第二端子的電極的第一電容器；以及包括與該第一電晶體的該第二端子及該第一電容器的該電極電連接的閘極的第二電晶體，積蓄用來讀出保持在該記憶電路中的資料的電荷的第二電容器；包括包含電連接到電源電位線的第一端子和電連接到該第二電容器的電極的第二端子的第三電晶體的電荷積蓄電路；包括包含電連接到該第二電容器的該電極的第一端子和電連接到該第二電晶體的第一端子的第二端子的第四電晶體的資料檢測電路；時序控制電路，其中在該時脈信號供應到該時脈信號線的第一期間中，根據該時脈信號的切換工作使該第三電 晶體和該第四電晶體交替成為導通狀態，且在該電源電壓剛供應到該電源電位線之後的第二期間中，產生用來使該第三電晶體成為導通狀態的第一信號，該第一信號由電源電壓的第二信號及延遲該電源電壓的該第二信號的第三信號來產生；以及輸出藉由使該第二電容器的該電極的電位反轉而得到的電位的反相器電路。
  3. 根據申請專利範圍第1或2項之半導體記憶裝置，其中該第二電晶體在半導體層中包含矽。
  4. 根據申請專利範圍第3項之半導體記憶裝置，其中該第一電晶體及該第二電晶體彼此層疊。
  5. 根據申請專利範圍第1或2項之半導體記憶裝置，其中該資料檢測電路是如下電路，即根據有沒有積蓄在該第二電容器中的該電荷的釋放，將該第二電容器的該電極的電位轉換為具有反轉的資料的反轉資料信號，根據該第二電晶體的導通狀態決定是否進行該釋放。
  6. 根據申請專利範圍第1或2項之半導體記憶裝置，其中用來延遲該電源電位的該信號的電路包括延遲電路及緩衝電路。
  7. 根據申請專利範圍第1或2項之半導體記憶裝置，其中該時序控制電路包括接收該電源電位的信號和延遲該電源電位的該信號的非與電路以及接收該非與電路的輸出信號和該時脈信號的或電路。
  8. 一種半導體記憶裝置，包括： 記憶電路，該記憶電路包括：第一電晶體，該第一電晶體包括：電連接到資料輸入線的第一端子；第二端子；電連接到時脈信號線的閘極；以及包括氧化物半導體的半導體層，包括電連接到該第一電晶體的該第二端子的電極的第一電容器；以及包括與該第一電晶體的該第二端子電連接的閘極的第二電晶體；第二電容器，包括電連接到電源電位線的第一端子和電連接到該第二電容器的電極的第二端子的第三電晶體；包括電連接到該第二電容器的該電極的第一端子和電連接到該第二電晶體的第一端子的第二端子的第四電晶體；電連接到該第一電晶體的該閘極、該第三電晶體的閘極、該第四電晶體的閘極、該電源電位線以及延遲電源電位線的時序控制電路；以及電連接到該第二電容器的該電極的反相器電路。
  9. 根據申請專利範圍第8項之半導體記憶裝置，其中，該時脈信號線供應時脈信號，其中，該電源電位線供應電源電壓，其中，該延遲電源電位線供應延遲電源電位信號，並 且其中，該時序控制電路根據該時脈信號、該電源電壓及該延遲電源電位信號來控制該第三電晶體和該第四電晶體。
  10. 根據申請專利範圍第8項之半導體記憶裝置，其中該第二電晶體在半導體層中包含矽。
  11. 根據申請專利範圍第9項之半導體記憶裝置，其中該第一電晶體及該第二電晶體彼此層疊。
  12. 根據申請專利範圍第8項之半導體記憶裝置，還包括包含延遲電路及緩衝器電路的電路，其中該電路電連接到該延遲電源電位線。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI621121B (zh) * 2011-01-05 2018-04-11 半導體能源研究所股份有限公司 儲存元件、儲存裝置、及信號處理電路
TWI536502B (zh) * 2011-05-13 2016-06-01 半導體能源研究所股份有限公司 記憶體電路及電子裝置
US8981815B2 (en) * 2013-04-01 2015-03-17 Mediatek Singapore Pte. Ltd. Low power clock gating circuit
JP6329843B2 (ja) * 2013-08-19 2018-05-23 株式会社半導体エネルギー研究所 半導体装置
JP6780927B2 (ja) * 2014-10-31 2020-11-04 株式会社半導体エネルギー研究所 半導体装置
US9634097B2 (en) 2014-11-25 2017-04-25 Sandisk Technologies Llc 3D NAND with oxide semiconductor channel

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007119727A1 (ja) * 2006-04-13 2007-10-25 Idemitsu Kosan Co., Ltd. 電気光学装置、並びに、電流制御用ｔｆｔ基板及びその製造方法
US20110024754A1 (en) * 2009-07-28 2011-02-03 Seiko Epson Corporation Active matrix substrate, electro-optical device, and electronic apparatus
US20110037068A1 (en) * 2009-07-31 2011-02-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20110089419A1 (en) * 2009-10-21 2011-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20110090184A1 (en) * 2009-10-16 2011-04-21 Semiconductor Energy Laboratory Co., Ltd. Logic circuit and semiconductor device

Family Cites Families (151)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3775693A (en) 1971-11-29 1973-11-27 Moskek Co Mosfet logic inverter for integrated circuits
JPS61179680A (ja) * 1985-02-04 1986-08-12 Shoichi Tanaka 固体撮像素子
US4800303A (en) 1987-05-19 1989-01-24 Gazelle Microcircuits, Inc. TTL compatible output buffer
US5039883A (en) 1990-02-21 1991-08-13 Nec Electronics Inc. Dual input universal logic structure
JPH04273759A (ja) * 1991-02-28 1992-09-29 Kyocera Corp シフトレジスタ回路
JPH07220493A (ja) * 1994-02-01 1995-08-18 Toshiba Corp 半導体装置
US6242289B1 (en) 1995-09-08 2001-06-05 Semiconductor Energy Laboratories Co., Ltd. Method for producing semiconductor device
JPH08279299A (ja) * 1995-04-04 1996-10-22 Toshiba Microelectron Corp 半導体集積回路および半導体メモリ
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3153447B2 (ja) * 1995-09-08 2001-04-09 シャープ株式会社 半導体記憶装置
US6078194A (en) 1995-11-13 2000-06-20 Vitesse Semiconductor Corporation Logic gates for reducing power consumption of gallium arsenide integrated circuits
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH09232942A (ja) * 1996-02-22 1997-09-05 Hitachi Ltd 半導体論理回路
US5980092A (en) 1996-11-19 1999-11-09 Unisys Corporation Method and apparatus for optimizing a gated clock structure using a standard optimization tool
US5859547A (en) * 1996-12-20 1999-01-12 Translogic Technology, Inc. Dynamic logic circuit
CA2305703A1 (en) 1997-10-10 1999-04-22 David W. Christianson Compositions and methods for inhibiting arginase activity
JPH11238380A (ja) * 1998-02-19 1999-08-31 Ricoh Co Ltd 半導体メモリ回路
US6049883A (en) 1998-04-01 2000-04-11 Tjandrasuwita; Ignatius B. Data path clock skew management in a dynamic power management environment
JP2000036190A (ja) * 1998-07-17 2000-02-02 Toshiba Corp 半導体装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6266800B1 (en) * 1999-01-29 2001-07-24 International Business Machines Corporation System and method for eliminating effects of parasitic bipolar transistor action in dynamic logic using setup time determination
US6204695B1 (en) 1999-06-18 2001-03-20 Xilinx, Inc. Clock-gating circuit for reducing power consumption
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6281710B1 (en) 1999-12-17 2001-08-28 Hewlett-Packard Company Selective latch for a domino logic gate
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP3727838B2 (ja) 2000-09-27 2005-12-21 株式会社東芝 半導体集積回路
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
TW465188B (en) 2001-01-02 2001-11-21 Faraday Tech Corp Clock gate buffer circuit
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
DE10119051B4 (de) 2001-04-18 2006-12-28 Infineon Technologies Ag Schaltungsanordnung zur Freigabe eines Taktsignals in Abhängigkeit von einem Freigabesignal
US6822478B2 (en) 2001-07-03 2004-11-23 Texas Instruments Incorporated Data-driven clock gating for a sequential data-capture device
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
DE60325860D1 (de) 2002-06-21 2009-03-05 Koninkl Philips Electronics Nv Schaltung mit asynchron arbeitenden komponenten
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
TWI272641B (en) 2002-07-16 2007-02-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7076748B2 (en) 2003-08-01 2006-07-11 Atrenta Inc. Identification and implementation of clock gating in the design of integrated circuits
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
WO2005088726A1 (ja) 2004-03-12 2005-09-22 Japan Science And Technology Agency アモルファス酸化物及び薄膜トランジスタ
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP2455975B1 (en) 2004-11-10 2015-10-28 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
JP5118812B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7256622B2 (en) 2004-12-08 2007-08-14 Naveen Dronavalli AND, OR, NAND, and NOR logical gates
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
JP4890078B2 (ja) * 2005-04-19 2012-03-07 株式会社半導体エネルギー研究所 シフトレジスタ、表示装置、電子機器
US7688107B2 (en) 2005-04-19 2010-03-30 Semiconductor Energy Laboratory Co., Ltd. Shift register, display device, and electronic device
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
US7323909B2 (en) 2005-07-29 2008-01-29 Sequence Design, Inc. Automatic extension of clock gating technique to fine-grained power gating
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101397571B1 (ko) 2005-11-15 2014-05-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제조방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
US20070161165A1 (en) 2006-01-12 2007-07-12 Toppoly Optoelectronics Corp. Systems and methods involving thin film transistors
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
US7443202B2 (en) 2006-06-02 2008-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic apparatus having the same
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US7576582B2 (en) 2006-12-05 2009-08-18 Electronics And Telecommunications Research Institute Low-power clock gating circuit
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
JP5508662B2 (ja) 2007-01-12 2014-06-04 株式会社半導体エネルギー研究所 表示装置
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP4910779B2 (ja) * 2007-03-02 2012-04-04 凸版印刷株式会社 有機ｅｌディスプレイおよびその製造方法
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5013074B2 (ja) 2007-03-28 2012-08-29 ミツミ電機株式会社 半導体集積回路装置
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5414161B2 (ja) * 2007-08-10 2014-02-12 キヤノン株式会社 薄膜トランジスタ回路、発光表示装置と及びそれらの駆動方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR100941843B1 (ko) 2008-04-14 2010-02-11 삼성모바일디스플레이주식회사 인버터 및 이를 구비한 표시장치
US8314765B2 (en) 2008-06-17 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5209445B2 (ja) 2008-11-20 2013-06-12 ローム株式会社 データ保持装置
KR101700470B1 (ko) 2009-09-16 2017-01-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 구동 회로, 구동 회로를 포함하는 표시 장치 및 표시 장치를 포함하는 전자 기기
WO2011034012A1 (en) 2009-09-16 2011-03-24 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, light emitting device, semiconductor device, and electronic device
KR101740943B1 (ko) 2009-09-24 2017-06-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
WO2011043175A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Logic circuit and display device having the same
MY158956A (en) 2009-10-16 2016-11-30 Semiconductor Energy Lab Logic circuit and semiconductor device
KR101930682B1 (ko) 2009-10-29 2018-12-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
MY180559A (en) 2009-10-30 2020-12-02 Semiconductor Energy Lab Logic circuit and semiconductor device
MY166309A (en) 2009-11-20 2018-06-25 Semiconductor Energy Lab Nonvolatile latch circuit and logic circuit, and semiconductor device using the same
CN104716139B (zh) 2009-12-25 2018-03-30 株式会社半导体能源研究所 半导体装置
WO2011145707A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
JP5714973B2 (ja) 2010-05-21 2015-05-07 株式会社半導体エネルギー研究所 半導体装置
KR101872188B1 (ko) 2010-05-21 2018-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 표시 장치
US8928466B2 (en) 2010-08-04 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2012029638A1 (en) 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012142562A (ja) 2010-12-17 2012-07-26 Semiconductor Energy Lab Co Ltd 半導体記憶装置
TWI621121B (zh) * 2011-01-05 2018-04-11 半導體能源研究所股份有限公司 儲存元件、儲存裝置、及信號處理電路
KR101899880B1 (ko) 2011-02-17 2018-09-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그래머블 ｌｓｉ
JP5883699B2 (ja) 2011-04-13 2016-03-15 株式会社半導体エネルギー研究所 プログラマブルｌｓｉ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007119727A1 (ja) * 2006-04-13 2007-10-25 Idemitsu Kosan Co., Ltd. 電気光学装置、並びに、電流制御用ｔｆｔ基板及びその製造方法
US20110024754A1 (en) * 2009-07-28 2011-02-03 Seiko Epson Corporation Active matrix substrate, electro-optical device, and electronic apparatus
US20110037068A1 (en) * 2009-07-31 2011-02-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20110090184A1 (en) * 2009-10-16 2011-04-21 Semiconductor Energy Laboratory Co., Ltd. Logic circuit and semiconductor device
US20110089419A1 (en) * 2009-10-21 2011-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Also Published As

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