JP6028117B2 - 記憶装置 - Google Patents

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Description

本発明は半導体記憶装置に関する。特に本発明は、電源を切っても記憶している論理状
態が消えない信号処理装置の半導体記憶装置に関する。
中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）など
の信号処理装置は、その用途によって多種多様な構成を有している。信号処理装置は、一
般的に、データやプログラムを記憶するためのメインメモリの他に、レジスタ、キャッシ
ュメモリなど、各種の記憶装置が設けられている。レジスタは、演算処理やプログラムの
実行状態の保持などのために一時的にデータ信号を保持する役割を担っている。また、キ
ャッシュメモリは、演算装置とメインメモリの間に介在し、メインメモリへのアクセスを
減らして演算処理を高速化させることを目的として設けられている。
信号処理装置においてレジスタやキャッシュメモリ等の記憶装置は、メインメモリより
も高速でデータ信号の書き込みを行う必要がある。よって、通常は、レジスタまたはキャ
ッシュメモリとしてフリップフロップまたはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａ
ｃｃｅｓｓ Ｍｅｍｏｒｙ）等が用いられる。つまり、これらのレジスタ、キャッシュメ
モリ等には、電源電圧の供給が途絶えるとデータ信号を消失してしまう揮発性の記憶装置
が用いられている。
消費電力を抑えるため、データ信号の入出力が行われない期間において信号処理装置へ
の電源電圧の供給を一時的に停止するという方法が提案されている（例えば、特許文献１
参照）。特許文献１の方法では、揮発性の記憶装置の周辺に不揮発性の記憶装置を配置し
、上記データ信号をその不揮発性の記憶装置に一時的に記憶させる。
特開２０１０−１２４２９０号公報
特許文献１に記載の構成では、信号処理装置において電源電圧の供給を停止する間、揮
発性の記憶装置の周辺に配置した不揮発性の記憶装置へ揮発性の記憶装置のデータを移し
て記憶させることができる。
しかしながら揮発性の記憶装置と不揮発性の記憶装置とを分割して動作させるため、電
源電圧の供給を停止する前及び電源電圧の供給を復帰した後での、不揮発性の記憶装置へ
のデータの書き込み及び不揮発性の記憶装置からのデータの読み出しをするための、別の
制御信号の入力が必要になる。したがって不揮発性の記憶装置へのデータの書き込み、及
び不揮発性の記憶装置からのデータの読み出しをするための制御信号の生成及び当該信号
を供給するための配線が必要となる。
上述の課題に鑑み、本発明の一態様は、電源電圧の停止及び復帰を行う構成において、
外部回路より半導体記憶装置を制御するための信号数を削減することのできる半導体記憶
装置を提供することを課題の一とする。
本発明の一態様は、不揮発性の半導体記憶装置とする際、揮発性の記憶装置と不揮発性の
記憶装置を分離することなく構成する。具体的に半導体記憶装置には、酸化物半導体を半
導体層に有するトランジスタを有する記憶回路と、記憶回路に保持されたデータを読み出
すための電荷を蓄積する容量素子と、容量素子への電荷の蓄積を制御するための電荷蓄積
回路と、データの読み出し状態を制御するデータ検出回路と、電源電圧が供給された直後
の期間において、電源電圧の信号と電源電圧の信号を遅延させた信号とにより、電荷蓄積
回路による容量素子への電荷の蓄積を制御するための信号を生成するタイミング制御回路
と、容量素子の一方の電極の電位を反転して出力するインバータ回路と、を有する構成と
するものである。そしてデータとクロック信号により電源電圧の停止及び復帰があっても
内部にデータを記憶し、再度動作が可能な半導体記憶装置とするものである。
本発明の一態様は、第１端子がデータ入力線に電気的に接続され、ゲートがクロック信
号線に電気的に接続され、酸化物半導体を半導体層に有する第１のトランジスタと、一方
の電極が前記第１のトランジスタの第２端子に電気的に接続された第１の容量素子と、ゲ
ートが前記第１のトランジスタの第２端子及び前記第１の容量素子の一方の電極に電気的
に接続された第２のトランジスタとを、有する記憶回路と、前記記憶回路に保持されたデ
ータを読み出すための電荷を蓄積する第２の容量素子と、電源電位線に電気的に接続され
、前記第２の容量素子への電荷の蓄積を制御するための電荷蓄積回路と、前記第２の容量
素子の一方の電極と前記第２のトランジスタの第１端子との導通状態または非導通状態を
制御するデータ検出回路と、前記クロック信号線にクロック信号が供給される第１の期間
において、前記クロック信号のトグル動作に応じて前記電荷蓄積回路と前記データ検出回
路とが交互に導通状態となるような制御をし、且つ前記電源電位線に電源電圧が供給され
た直後の第２の期間において、前記電源電圧の信号と前記電源電圧による信号を遅延させ
た信号とにより、前記電荷蓄積回路による前記第２の容量素子への電荷の蓄積を制御する
ための信号を生成する、タイミング制御回路と、前記第２の容量素子の一方の電極の電位
を反転して出力するインバータ回路と、を有する半導体記憶装置である。
本発明の一態様は、第１端子がデータ入力線に電気的に接続され、ゲートがクロック信
号線に電気的に接続され、酸化物半導体を半導体層に有する第１のトランジスタと、一方
の電極が前記第１のトランジスタの第２端子に電気的に接続された第１の容量素子と、ゲ
ートが前記第１のトランジスタの第２端子及び前記第１の容量素子の一方の電極に電気的
に接続された第２のトランジスタとを、有する記憶回路と、前記記憶回路に保持されたデ
ータを読み出すための電荷を蓄積する第２の容量素子と、第１端子が電源電位線に電気的
に接続され、第２端子が前記第２の容量素子の一方の電極に電気的に接続された第３のト
ランジスタを有する電荷蓄積回路と、第１端子が前記第２の容量素子の一方の電極に電気
的に接続され、第２端子が前記第２のトランジスタの第１端子に電気的に接続された第４
のトランジスタを有するデータ検出回路と、前記クロック信号線にクロック信号が供給さ
れる第１の期間において前記クロック信号のトグル動作に応じて前記第３のトランジスタ
と前記第４のトランジスタとが交互に導通状態となるような制御をし、且つ前記電源電位
線に電源電圧が供給された直後の第２の期間において、前記電源電圧の信号と前記電源電
圧による信号を遅延させた信号とにより、前記第３のトランジスタを導通状態とするため
の信号を生成する、タイミング制御回路と、前記第２の容量素子の一方の電極の電位を反
転して出力するインバータ回路と、を有する半導体記憶装置である。
本発明の一態様において、前記第２のトランジスタはシリコンを半導体層に有する半導体
記憶装置が好ましい。
本発明の一態様において、前記第１のトランジスタと前記第２のトランジスタとが積層し
て設けられている半導体記憶装置が好ましい。
本発明の一態様において、前記データ検出回路は、前記第２のトランジスタの導通状態に
基づいた前記第２の容量素子に蓄積された前記電荷の放出の有無により、前記第２の容量
素子の一方の電極の電位を前記データが反転した反転データ信号に変換する回路である半
導体記憶装置が好ましい。
本発明の一態様において、前記電源電圧の信号を遅延させた回路は、遅延回路とバッファ
回路とで構成される半導体記憶装置が好ましい。
本発明の一態様において、前記タイミング制御回路は、前記電源電圧の信号と前記電源電
圧を遅延させた信号とが入力される前記否定論理積回路と、前記否定論理積回路の出力信
号と前記クロック信号とが入力される論理和回路で構成される半導体記憶装置が好ましい
。
本発明の一態様により、電源電圧の停止及び復帰を行う構成において、クロック信号に
よりデータの記憶及び出力を可能とすることができる。また電源電圧が停止した際のデー
タの保持を別の制御信号を外部回路より供給することなく可能とすることで、半導体記憶
装置を制御するための信号数を削減することができる。
半導体記憶装置の回路図。 半導体記憶装置を説明するための回路図。 半導体記憶装置のタイミングチャート図。 半導体記憶装置の動作を説明する図。 半導体記憶装置の動作を説明する図。 半導体記憶装置の動作を説明する図。 半導体記憶装置の構成を示す図。 信号処理装置のブロック図。 半導体記憶装置を用いたＣＰＵのブロック図。 半導体記憶装置の作製工程を示す図。 半導体記憶装置の作製工程を示す図。 半導体記憶装置の作製工程を示す図。 半導体記憶装置の構成を示す断面図。 本発明の一態様に係る酸化物材料の結晶構造を説明する図。 本発明の一態様に係る酸化物材料の結晶構造を説明する図。 本発明の一態様に係る酸化物材料の結晶構造を説明する図。
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明の構成
は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱す
ることなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される
。したがって本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に
説明する本発明の構成において、同じ物を指し示す符号は異なる図面間において共通とす
る。
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、信号波形、ま
たは領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもその
スケールに限定されない。
なお、ＡとＢとが接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接続
されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続され
ている場合とを含むものとする。
なお本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構
成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記
する。
（実施の形態１）
信号処理装置は半導体記憶装置を有する。信号処理装置は、単数または複数設けられる
半導体記憶装置によって１ビットまたは複数ビットのデータ信号を記憶することができる
。本実施の形態では、信号処理装置における半導体記憶装置の構成について説明する。
なお、ＣＰＵ、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇ
ｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇ
ａｔｅ Ａｒｒａｙ）等のＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃ
ｉｒｃｕｉｔ）等が、信号処理装置の範疇に含まれる。
図１（Ａ）に半導体記憶装置のブロック図の一例を示す。図１（Ａ）に示す本実施の形
態の半導体記憶装置１００は、クロック信号ＣＬＫのトグル動作により、入力されるデー
タＤの保持及び出力が可能な回路である。本実施の形態の構成では、クロック信号がＨレ
ベル（高電源電位ＶＤＤのレベル）のタイミングでデータＤを取り込み、クロック信号が
Ｌレベル（低電源電位ＶＳＳのレベル）のタイミングで取り込んだデータＤを出力信号Ｑ
として出力する。加えて本実施の形態の構成では、データを保持しているタイミングで高
電源電位ＶＤＤと低電源電位ＶＳＳ（ＧＮＤ）による電源電圧が停止しても、半導体記憶
装置の内部では取り込んだデータＤの保持が可能であり、再度電源電圧が復帰した場合に
保持していたデータＤの出力から動作を再開可能とするものである。
なお本明細書における信号または電源電圧の停止とは、信号または電源電圧を供給する配
線に供給する、信号または電源電圧の供給を行わないことをいう。また本明細書における
信号または電源電圧の復帰とは、信号または電源電圧を供給する配線に供給する、信号ま
たは電源電圧の供給を停止していた状態から再度供給を再開することをいう。また本明細
書における信号の固定とは、例えば所定の周波数によって発振される交流信号を、高電源
電位ＶＤＤまたは低電源電位ＶＳＳの固定電位の直流信号にすることをいう。
次いで具体的な半導体記憶装置１００の回路構成について図１（Ｂ）に示す。図１（Ｂ
）に示す半導体記憶装置１００は、第１の容量素子１１３を有する記憶回路１０１、第２
の容量素子１０２、電荷蓄積回路１０３（プリチャージ回路ともいう）、データ検出回路
１０４、タイミング制御回路１０５及びインバータ回路１０６を有する。
また図１（Ｂ）では半導体記憶装置１００に入出力される信号を示している。図１（Ｂ
）では、高電源電位ＶＤＤを供給する第１の電源電位線ＶＤＤ、低電源電位ＶＳＳを供給
する第２の電源電位線ＶＳＳ、データＤを供給するデータ入力線Ｄ、クロック信号ＣＬＫ
を供給するクロック信号線ＣＬＫ、出力信号Ｑを出力する出力信号線Ｑが設けられている
。また図１（Ｂ）では、高電源電位ＶＤＤの供給が復帰する際に当該高電源電位ＶＤＤが
供給されることによる電位の上昇を遅延させた信号ＶＤＤ＿ｄｅｌａｙを供給する遅延高
電源電位線ＶＤＤ＿ｄｅｌａｙが設けられている。
図１（Ｂ）に示す記憶回路１０１は、第１のトランジスタ１１１、第２のトランジスタ
１１２及び第１の容量素子１１３と、を有する。第１のトランジスタ１１１のソース及び
ドレインの一方の電極（第１端子）は、データ信号線Ｄに接続されている。第１のトラン
ジスタ１１１のソース及びドレインの他方の電極（第２端子）は、第２のトランジスタ１
１２のゲート及び第１の容量素子１１３の一方の電極に接続されている。第１のトランジ
スタ１１１のゲートは、クロック信号線ＣＬＫに接続されている。第１の容量素子１１３
の他方の電極は第２の電源電位線ＶＳＳに接続されている。なお第１のトランジスタ１１
１、第２のトランジスタ１１２及び第１の容量素子１１３が接続されたノードは、以下の
説明において「記憶ノードＤ＿ＨＯＬＤ」と呼ぶ。
第１のトランジスタ１１１はゲートに供給されるクロック信号ＣＬＫのトグル動作に応
じてデータＤを記憶ノードＤ＿ＨＯＬＤに取り込む。例えば第１のトランジスタ１１１が
ｎチャネル型のトランジスタであれば、クロック信号ＣＬＫがＨレベルのとき、第１のト
ランジスタ１１１が導通状態となりデータＤが記憶ノードＤ＿ＨＯＬＤに取り込まれる。
またクロック信号ＣＬＫがＬレベルのとき、第１のトランジスタ１１１が非導通状態とな
り、記憶ノードＤ＿ＨＯＬＤにおいて直前に取り込まれたデータＤが保持される状態とな
る。
図１（Ｂ）に示す第１のトランジスタ１１１は、酸化物半導体層にチャネルが形成され
るトランジスタである。なお図面において、第１のトランジスタ１１１は酸化物半導体層
にチャネルが形成されるトランジスタであることを示すために、ＯＳの符号を付している
。
酸化物半導体としては、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の
元素を含有する。例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化
物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓ
ｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ
−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸
化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−
Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓ
ｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｏ系酸化物
半導体や、一元系金属の酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体
、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。また、上記酸化物半導体にＩｎと
ＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ２を含ませてもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（
Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない
。
また、酸化物半導体は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を
用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一ま
たは複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、また
はＧａ及びＣｏなどがある。
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの
組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ
３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比
に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、更に好ましくはＩｎ：Ｚｎ＝１
．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５：２）と
する。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比が
Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
酸化物半導体層内の水素を徹底的に排除することで高純度化された酸化物半導体層にチ
ャネルが形成されるトランジスタは、そのオフ電流密度を１００ｚＡ／μｍ以下、好まし
くは１０ｚＡ／μｍ以下、更に好ましくは１ｚＡ／μｍ以下にすることができる。よって
、このオフ電流が、結晶性を有するシリコンを用いたトランジスタのオフ電流に比べて著
しく低い。その結果、第１のトランジスタ１１１が非導通状態である時、記憶ノードＤ＿
ＨＯＬＤの電位、即ち第２のトランジスタ１１２のゲートの電位を長期間にわたり保持す
ることができる。
なお本明細書で説明するオフ電流とは、トランジスタが非導通状態のときに、ソースと
ドレインの間に流れる電流をいう。ｎチャネル型のトランジスタ（例えば、閾値電圧が０
乃至２Ｖ程度）では、ゲートとソースとの間に印加される電圧が負の電圧の場合に、ソー
スとドレインとの間を流れる電流のことをいう。
なお、上記において、酸化物半導体材料の代わりに酸化物半導体材料と同等のオフ電流
特性が実現できる材料を用いても良い。例えば、炭化シリコンをはじめとするワイドギャ
ップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体
材料）などを適用することができる。また、トランジスタの代わりにＭＥＭＳスイッチ等
を用いて配線間の接続を切り離すことにより、記憶ノードＤ＿ＨＯＬＤの電荷の長期間の
保持を実現する構成としてもよい。
図１（Ｂ）に示す第２のトランジスタ１１２は、スイッチとして機能する素子である。
図１（Ｂ）では、一導電型（例えば、ｎチャネル型）のトランジスタを用いて構成された
例を示す。ここでいうスイッチとは、スイッチの一方の端子がトランジスタのソース及び
ドレインの一方に対応し、スイッチの他方の端子がトランジスタのソース及びドレインの
他方に対応する。またスイッチの導通状態または非導通状態は、トランジスタのゲートに
保持されるデータＤに基づく電位によって選択される。ｎチャネル型のトランジスタであ
る第２のトランジスタ１１２がスイッチとして機能する場合、Ｈレベルによって導通状態
（ＯＮ状態）、Ｌレベルによって非導通状態（ＯＦＦ状態）が選択される。
図１（Ｂ）において、第２のトランジスタ１１２は、酸化物半導体以外の半導体でなる
層または基板にチャネルが形成されるトランジスタとすることができる。例えば、シリコ
ン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。
なお、第１の容量素子１１３は、第２のトランジスタ１１２のゲートと第１のトランジ
スタ１１１のソース及びドレインの一方の電極とで形成される容量等を利用することによ
って、省略することも可能である。
次いで図１（Ｂ）に示す第２の容量素子１０２は、一方の電極に予め蓄積した電荷をデー
タＤに応じて放電の有無を選択し、放電の有無によって変化した電荷に応じた電位をイン
バータ回路１０６を介して出力信号Ｑとして出力するものである。したがって第２の容量
素子は、電荷が蓄積された第１の状態と、記憶回路１０１の記憶ノードＤ＿ＨＯＬＤに保
持されたデータＤに応じて電荷の放電が選択された状態である第２の状態と、をとること
ができる。なお第２の容量素子１０２の一方の電極のノードは、以下の説明において「蓄
積ノードＮ＿ＰＲＥ」と呼ぶ。
図１（Ｂ）に示す電荷蓄積回路１０３は、第２の容量素子１０２の蓄積ノードＮ＿ＰＲ
Ｅに電荷を蓄積することで第１の状態とするための回路である。電荷蓄積回路１０３は、
ｎチャネル型のトランジスタである第３のトランジスタ１１４を有する。第３のトランジ
スタ１１４の第１端子は、高電源電位ＶＤＤを供給する第１の電源電位線ＶＤＤに接続さ
れている。第３のトランジスタ１１４の第２端子は、第２の容量素子の一方の電極に接続
されている。第３のトランジスタ１１４のゲートは、タイミング制御回路１０５に接続さ
れており、タイミング制御回路１０５からの信号に応じて導通状態または非導通状態が制
御される。
図１（Ｂ）に示すデータ検出回路１０４は、第２の容量素子１０２の蓄積ノードＮ＿Ｐ
ＲＥと記憶回路１０１における第２のトランジスタ１１２の第１端子との導通状態または
非導通状態を制御する回路である。データ検出回路１０４は、ｐチャネル型のトランジス
タである第４のトランジスタ１１５を有する。第４のトランジスタ１１５の第１端子は、
第２の容量素子１０２の一方の電極に接続されている。第４のトランジスタ１１５の第２
端子は、第２のトランジスタ１１２の第１端子に接続されている。第４のトランジスタ１
１５のゲートは、タイミング制御回路１０５に接続されており、タイミング制御回路１０
５からの信号に応じて導通状態または非導通状態が制御される。
図１（Ｂ）に示すタイミング制御回路１０５は、クロック信号ＣＬＫがクロック信号線
ＣＬＫに供給される期間（第１の期間ともいう）において、クロック信号ＣＬＫのトグル
動作に応じて電荷蓄積回路１０３とデータ検出回路１０４とが交互に導通状態となるよう
に制御する回路である。また図１（Ｂ）に示すタイミング制御回路１０５は、第１の電源
電位線ＶＤＤに高電源電位ＶＤＤが供給された直後の期間（第２の期間ともいう）におい
て、高電源電位ＶＤＤによる信号と当該高電源電位ＶＤＤによる信号を遅延させた信号Ｖ
ＤＤ＿ｄｅｌａｙとにより生成されるタイミング信号により、電荷蓄積回路１０３による
第２の容量素子の蓄積ノードＮ＿ＰＲＥへの電荷の蓄積を制御する信号を生成する回路で
ある。
なお前述の電荷蓄積回路１０３における第３のトランジスタ１１４、及びデータ検出回路
１０４における第４のトランジスタ１１５の導電型は交互に導通するように動作させるた
めに設定するものである。また第３のトランジスタ１１４をｎチャネル型のトランジスタ
とするのは、高電源電位ＶＤＤによる信号と当該高電源電位ＶＤＤによる信号を遅延させ
た信号ＶＤＤ＿ｄｅｌａｙとで生成されるタイミング信号によって、導通状態となるよう
制御するためである。
なお、高電源電位ＶＤＤによる信号を遅延させるための回路について、図２に一例を示す
。図２に示す回路は、遅延回路部２０１及びバッファ回路部２０２を有する。遅延回路部
２０１としては、抵抗素子２０３及び容量素子２０４を利用したＲＣ遅延回路で構成すれ
ばよい。またバッファ回路部２０２としては、高電源電位ＶＤＤが供給される配線側にｎ
チャネル型トランジスタ２０５を設け、低電源電位ＶＳＳが供給される配線側にｐチャネ
ル型トランジスタ２０６を設ける構成とすればよい。こうして遅延回路部２０１での信号
の遅延を、バッファ回路部２０２への入力のＬレベルからＨレベルへの切り替わりのタイ
ミングに変換することができる。
ここで図１（Ｂ）では、タイミング制御回路１０５の具体的な回路構成の例を示す。図１
（Ｂ）でタイミング制御回路１０５は、ＮＡＮＤ回路１１６（否定論理積回路）、ＯＲ回
路１１７（論理和回路）を有する。ＮＡＮＤ回路１１６には、高電源電位ＶＤＤによる信
号と当該高電源電位ＶＤＤによる信号を遅延させた信号ＶＤＤ＿ｄｅｌａｙとが入力され
、ＮＡＮＤ回路出力信号ＮＡＮＤ＿ＯＵＴを出力する。またＯＲ回路１１７には、ＮＡＮ
Ｄ回路出力信号ＮＡＮＤ＿ＯＵＴとクロック信号ＣＬＫとが入力され、ＯＲ回路出力信号
ＯＲ＿ＯＵＴを出力する。
図１（Ｂ）に示すインバータ回路１０６は、第２の容量素子１０２の蓄積ノードＮ＿Ｐ
ＲＥの信号を反転した信号にして出力信号Ｑとして出力するための回路である。インバー
タ回路１０６は、例えば、ｐチャネル型トランジスタとｎチャネル型トランジスタとを組
み合わせた回路構成を用いればよい。
次いで、データＤの保持及び出力を繰り返す動作時において、電源電圧の供給を停止し、
再び電源電圧の供給を復帰する場合の、本実施の形態の構成である半導体記憶装置１００
の動作について説明する。図３には図１（Ｂ）に示す半導体記憶装置のタイミングチャー
ト図を示し、当該タイミングチャート図を参照して説明する。図３のタイミングチャート
図において、ＶＤＤ、ＶＤＤ＿ｄｅｌａｙ、ＶＳＳ、ＮＡＮＤ＿ＯＵＴ、ＯＲ＿ＯＵＴ、
Ｄ＿ＨＯＬＤ、Ｎ＿ＰＲＥ及びＱは、図１（Ｂ）で説明した入出力信号及びノードの電位
に対応する。また図３に示すタイミングチャート図では、半導体記憶装置１００が取り得
る複数の状態について説明するため、図４乃至図６を用いて期間ｔ１乃至期間ｔ６の複数
の期間を示している。
なお図３乃至図６での説明において、データＤはデータ毎にＤ１乃至ＤＮ（Ｎは自然数）
と番号を付して示している。これは半導体記憶装置１００内に取り込まれたデータＤがど
のタイミングで出力されるかを説明するために示すものである。またデータＤ１乃至ＤＮ
が反転した信号があらわれる蓄積ノードＮ＿ＰＲＥの信号は、反転データＤ１＿Ｂ乃至Ｄ
Ｎ＿Ｂとして示している。なお反転データＤ１＿Ｂ乃至ＤＮ＿Ｂが反転した信号は、デー
タＤ１乃至ＤＮとなる。
なお、以下に示す図３の動作の説明では、各トランジスタの導電型及び論理回路を、図１
（Ｂ）に示した構成として説明する。なお以下に示す動作の説明はこれに限定されず、各
トランジスタの導通状態が図３と同じようになれば、適宜各トランジスタの導電性、論理
回路の組み合わせ及び各制御信号の電位を設定することができる。また各信号は、Ｈレベ
ル（高電源電位ＶＤＤ）及びＬレベル（低電源電位ＶＳＳ）で表すことができる。
まずデータＤの保持及び出力を繰り返す動作を行う、図３中の第１の動作期間Ｔ＿ＯＮ
１の動作について説明する。第１の動作期間Ｔ＿ＯＮ１では、データＤ１をデータ入力線
Ｄから記憶ノードＤ＿ＨＯＬＤに取り込む、クロック信号ＣＬＫのトグル動作によってク
ロック信号ＣＬＫがＨレベルとなる期間（図３中、期間ｔ１）と、期間ｔ１で記憶ノード
Ｄ＿ＨＯＬＤに取り込まれたデータＤ１を保持し、且つ当該データＤ１を出力信号Ｑとし
て出力信号線より出力する期間（図３中、期間ｔ２）に分けることができる。
第１の動作期間Ｔ＿ＯＮ１の期間ｔ１での半導体記憶装置１００が取り得るトランジスタ
の導通状態、及び電流の流れを点線矢印で可視化した図を図４（Ａ）に示す。
期間ｔ１ではクロック信号ＣＬＫはＨレベルであり、記憶回路１０１の第１のトランジス
タ１１１が導通状態となる。そのためデータ入力線ＤからデータＤ１が記憶ノードＤ＿Ｈ
ＯＬＤに供給される。このとき第２のトランジスタ１１２の導通状態はデータＤ１の論理
状態によるものとなり、図中では「ＯＮ／ＯＦＦ」を示している。
また期間ｔ１では第１の電源電位線ＶＤＤ及び遅延電源電位線ＶＤＤ＿ｄｅｌａｙがＨレ
ベルである。したがって、ＮＡＮＤ＿ＯＵＴはＬレベルとなり、ＯＲ＿ＯＵＴはＨレベル
となる。ＯＲ＿ＯＵＴがＨレベルになると、電荷蓄積回路１０３における第３のトランジ
スタ１１４が導通状態となり、データ検出回路１０４における第４のトランジスタ１１５
が非導通状態となる。その結果、蓄積ノードＮ＿ＰＲＥの電位が電荷蓄積回路１０３によ
る電荷蓄積に伴いＨレベルに上昇する。そしてインバータ回路１０６を介して出力される
出力信号はＬレベルとなる。
第１の動作期間Ｔ＿ＯＮ１の期間ｔ２での半導体記憶装置１００が取り得るトランジスタ
の導通状態、及び電流の流れを点線矢印で可視化した図を図４（Ｂ）に示す。
期間ｔ２ではクロック信号ＣＬＫはＬレベルであり、記憶回路１０１の第１のトランジス
タ１１１が非導通状態となる。そのためデータ入力線ＤがデータＤ２であっても、記憶ノ
ードＤ＿ＨＯＬＤには前の期間に書き込まれたデータＤ１が保持される。このとき第２の
トランジスタ１１２の導通状態はデータＤ１の論理状態によるものとなり、図中では「Ｏ
Ｎ／ＯＦＦ」を示している。
また期間ｔ２では第１の電源電位線ＶＤＤ及び遅延電源電位線ＶＤＤ＿ｄｅｌａｙがＨレ
ベルである。したがって、ＮＡＮＤ＿ＯＵＴはＬレベルとなり、ＯＲ＿ＯＵＴはＬレベル
となる。ＯＲ＿ＯＵＴがＬレベルになると、電荷蓄積回路１０３における第３のトランジ
スタ１１４が非導通状態となり、データ検出回路１０４における第４のトランジスタ１１
５が導通状態となる。その結果、期間ｔ１でＨレベルに上昇した蓄積ノードＮ＿ＰＲＥの
電位が、第２のトランジスタ１１２の導通状態に応じて変動することとなる。具体的には
データＤ１がＨレベルであれば第２のトランジスタ１１２が導通状態となり、Ｈレベルに
上昇した蓄積ノードＮ＿ＰＲＥの電位が下降し、データＤ１が反転したＬレベルとなる。
またデータＤ１がＬレベルであれば第２のトランジスタ１１２が非導通状態となり、Ｈレ
ベルに上昇した蓄積ノードＮ＿ＰＲＥの電位が保持され、データＤ１が反転したＨレベル
となる。すなわち蓄積ノードＮ＿ＰＲＥは、データＤ１が反転した反転データＤ１＿Ｂと
なる。そしてインバータ回路１０６を介して出力される出力信号は、反転データＤ１＿Ｂ
を反転したＤ１となる。
次いで電源電圧を停止する際の動作及び電源電圧停止時のデータＤの保持を行う、図３
中の電源電圧停止期間Ｔ＿ＯＦＦの動作について説明する。電源停止期間Ｔ＿ＯＦＦでは
、データＤ及びクロック信号ＣＬＫをＬレベルにして記憶ノードＤ＿ＨＯＬＤに保持され
たデータＤ４を記憶する期間（図３中、期間ｔ３）と、期間ｔ３で記憶ノードＤ＿ＨＯＬ
Ｄに記憶されたデータＤ４を保持したままで電源電圧を停止し、入出力信号を不定状態に
した期間（図３中、期間ｔ４）に分けることができる。
なお図３乃至図６での説明において、ハッチングを付した’Ｘ’の期間は入出力信号及び
電源電圧の停止期間における、ＨレベルまたはＬレベルの電源電位に基づく信号の供給は
行わない不定状態の期間である。
電源電圧停止期間Ｔ＿ＯＦＦの期間ｔ３での半導体記憶装置１００が取り得るトランジス
タの導通状態、及び電流の流れを点線矢印で可視化した図を図５（Ａ）に示す。
期間ｔ３ではクロック信号ＣＬＫ及びデータＤはＬレベルであり、記憶回路１０１の第１
のトランジスタ１１１が非導通状態となる。そのためデータ入力線ＤがＬレベルであって
も、記憶ノードＤ＿ＨＯＬＤには前の期間に書き込まれたデータＤ４が保持される。この
とき第２のトランジスタ１１２の導通状態はデータＤ４の論理状態によるものとなり、図
中では「ＯＮ／ＯＦＦ」を示している。
また期間ｔ３では第１の電源電位線ＶＤＤ及び遅延電源電位線ＶＤＤ＿ｄｅｌａｙがＨレ
ベルである。したがって、ＮＡＮＤ＿ＯＵＴはＬレベルとなり、ＯＲ＿ＯＵＴはＬレベル
となる。ＯＲ＿ＯＵＴがＬレベルになると、電荷蓄積回路１０３における第３のトランジ
スタ１１４が非導通状態となり、データ検出回路１０４における第４のトランジスタ１１
５が導通状態となる。その結果、直前の期間でＨレベルに上昇した蓄積ノードＮ＿ＰＲＥ
の電位が、第２のトランジスタ１１２の導通状態に応じて変動することとなる。具体的に
はデータＤ４がＨレベルであれば第２のトランジスタ１１２が導通状態となり、Ｈレベル
に上昇した蓄積ノードＮ＿ＰＲＥの電位が下降し、データＤ４が反転したＬレベルとなる
。またデータＤ４がＬレベルであれば第２のトランジスタ１１２が非導通状態となり、Ｈ
レベルに上昇した蓄積ノードＮ＿ＰＲＥの電位が保持され、データＤ４が反転したＨレベ
ルとなる。すなわち蓄積ノードＮ＿ＰＲＥは、データＤ４が反転した反転データＤ４＿Ｂ
となる。そしてインバータ回路１０６を介して出力される出力信号は、反転データＤ４＿
Ｂを反転したデータＤ４となる。
電源電圧停止期間Ｔ＿ＯＦＦの期間ｔ４での半導体記憶装置１００が取り得るトランジス
タの導通状態、及び電流の流れを点線矢印で可視化した図を図５（Ｂ）に示す。
期間ｔ４ではクロック信号ＣＬＫはＬレベル、データＤは不定状態であり、記憶回路１０
１の第１のトランジスタ１１１が非導通状態となる。そのため、記憶ノードＤ＿ＨＯＬＤ
には前の期間に書き込まれたデータＤ４が保持し続ける。このとき第２のトランジスタ１
１２の導通状態はデータＤ４の論理状態によるものとなり、図中では「ＯＮ／ＯＦＦ」を
示している。
また期間ｔ４では第１の電源電位線ＶＤＤ及び遅延電源電位線ＶＤＤ＿ｄｅｌａｙが不定
状態である。したがってＮＡＮＤ回路１１６及びＯＲ回路１１７の出力が不定状態となる
。そのため、ＮＡＮＤ＿ＯＵＴ及びＯＲ＿ＯＵＴは不定状態となる。ＯＲ＿ＯＵＴが不定
状態になると、電荷蓄積回路１０３における第３のトランジスタ１１４及びデータ検出回
路１０４における第４のトランジスタ１１５の導通状態が不定状態となる。そのため、蓄
積ノードＮ＿ＰＲＥの電位も不定状態となり、そしてインバータ回路１０６を介して出力
される出力信号も、不定状態となる。
次いで電源電圧を復帰し、電源電圧停止時に保持したデータＤを読み出す、図３中の第
２の動作期間Ｔ＿ＯＮ２の動作について説明する。第２の動作期間Ｔ＿ＯＮ２では、クロ
ック信号ＣＬＫをＬレベル、第１の電源電位線ＶＤＤをＨレベル及び遅延電源電位線ＶＤ
Ｄ＿ｄｅｌａｙをＬレベルにして蓄積ノードＮ＿ＰＲＥの電位をＨレベルにする期間（図
３中、期間ｔ５）と、電源電圧停止時に記憶ノードＤ＿ＨＯＬＤに保持されたデータＤ４
を出力信号Ｑとして出力信号線より出力する期間（図３中、期間ｔ６）に分けることがで
きる。
第２の動作期間Ｔ＿ＯＮ２の期間ｔ５での半導体記憶装置１００が取り得るトランジスタ
の導通状態、及び電流の流れを点線矢印で可視化した図を図６（Ａ）に示す。
期間ｔ５ではクロック信号ＣＬＫ及びデータＤはＬレベルであり、記憶回路１０１の第１
のトランジスタ１１１が非導通状態となる。そのためデータ入力線ＤがＬレベルであって
も、記憶ノードＤ＿ＨＯＬＤには電源電圧停止時の直前に書き込まれたデータＤ４が保持
されている。このとき第２のトランジスタ１１２の導通状態はデータＤ４の論理状態によ
るものとなり、図中では「ＯＮ／ＯＦＦ」を示している。
また期間ｔ５では第１の電源電位線ＶＤＤがＨレベル、及び遅延電源電位線ＶＤＤ＿ｄｅ
ｌａｙがＬレベルである。したがって、ＮＡＮＤ＿ＯＵＴはＨレベルとなり、ＯＲ＿ＯＵ
ＴはＨレベルとなる。ＯＲ＿ＯＵＴがＨレベルになると、電荷蓄積回路１０３における第
３のトランジスタ１１４が導通状態となり、データ検出回路１０４における第４のトラン
ジスタ１１５が非導通状態となる。その結果、蓄積ノードＮ＿ＰＲＥの電位が電荷蓄積回
路１０３による電荷蓄積に伴いＨレベルに上昇する。そしてインバータ回路１０６を介し
て出力される出力信号はＬレベルとなる。
第２の動作期間Ｔ＿ＯＮ２の期間ｔ６での半導体記憶装置１００が取り得るトランジスタ
の導通状態、及び電流の流れを点線矢印で可視化した図を図６（Ｂ）に示す。
期間ｔ６ではクロック信号ＣＬＫはＬレベルであり、記憶回路１０１の第１のトランジス
タ１１１が非導通状態となる。そのためデータ入力線ＤがデータＤ５であっても、記憶ノ
ードＤ＿ＨＯＬＤには電源電圧停止時の直前に書き込まれたデータＤ４が保持されている
。このとき第２のトランジスタ１１２の導通状態はデータＤ４の論理状態によるものとな
り、図中では「ＯＮ／ＯＦＦ」を示している。
また期間ｔ６では第１の電源電位線ＶＤＤ及び遅延電源電位線ＶＤＤ＿ｄｅｌａｙがＨレ
ベルである。したがって、ＮＡＮＤ＿ＯＵＴはＬレベルとなり、ＯＲ＿ＯＵＴはＬレベル
となる。ＯＲ＿ＯＵＴがＬレベルになると、電荷蓄積回路１０３における第３のトランジ
スタ１１４が非導通状態となり、データ検出回路１０４における第４のトランジスタ１１
５が導通状態となる。その結果、期間ｔ５でＨレベルに上昇した蓄積ノードＮ＿ＰＲＥの
電位が、第２のトランジスタ１１２の導通状態に応じて変動することとなる。具体的には
データＤ４がＨレベルであれば第２のトランジスタ１１２が導通状態となり、Ｈレベルに
上昇した蓄積ノードＮ＿ＰＲＥの電位が下降し、データＤ４が反転したＬレベルとなる。
またデータＤ４がＬレベルであれば第２のトランジスタ１１２が非導通状態となり、Ｈレ
ベルに上昇した蓄積ノードＮ＿ＰＲＥの電位が保持され、データＤ４が反転したＨレベル
となる。すなわち蓄積ノードＮ＿ＰＲＥは、データＤ４が反転した反転データＤ４＿Ｂと
なる。そしてインバータ回路１０６を介して出力される出力信号は、反転データＤ４＿Ｂ
を反転したデータＤ４となる。
以上が、半導体記憶装置１００の動作の説明である。
本発明の一形態である半導体記憶装置では、揮発性の記憶装置と不揮発性の記憶装置と
を分割して動作することなく、電源電圧の供給を停止する前及び電源電圧の供給を復帰し
た後での、データの保持及び読み出しをすることができる。またデータの書き込み及びデ
ータの読み出しのための制御信号を必要とすることなく前述のデータの保持及び読み出し
ができ、半導体記憶装置を制御するための信号数を削減することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、実施の形態１で示した半導体記憶装置１００を複数用いる構成につ
いて説明する。
図７に、本実施の形態における半導体記憶装置の構成を一例として示す。図７に示す半
導体記憶装置は、高電源電位ＶＤＤ及び低電源電位ＶＳＳに接続されたインバータ回路４
０１と、半導体記憶装置４０２を複数有する半導体記憶装置群４０３と、遅延高電源電位
生成回路４０４とを有している。
各半導体記憶装置４０２には、実施の形態１に記載されている構成を有する半導体記憶装
置１００を用いることができる。
半導体記憶装置群４０３が有する各半導体記憶装置４０２には、インバータ回路４０１を
介して、高電源電位ＶＤＤと低電源電位ＶＳＳとを選択信号ＳｉｇＡにより切り替えて印
加する。
また半導体記憶装置群４０３が有する各半導体記憶装置４０２には、図２で示した信号Ｖ
ＤＤ＿ｄｅｌａｙを生成するための遅延高電源電位生成回路４０４にそれぞれ接続されて
いる。
更に、半導体記憶装置群４０３が有する各半導体記憶装置４０２には、信号ＩＮの電位と
、低電源電位ＶＳＳが与えられている。
以上のような構成により、複数の半導体記憶装置１００に高電源電位ＶＤＤ及び当該高電
源電位ＶＤＤが遅延した信号である信号ＶＤＤ＿ｄｅｌａｙを供給することができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、実施の形態１で示した半導体記憶装置を用いた信号処理装置の構成
について説明する。
図８に、本発明の一態様に係る信号処理装置の一例を示す。信号処理装置は、一または
複数の演算装置と、一または複数の半導体記憶装置とを少なくとも有する。具体的に、図
８に示す信号処理装置１５０は、演算装置１５１、演算装置１５２、半導体記憶装置１５
３、半導体記憶装置１５４、半導体記憶装置１５５、制御装置１５６、電源制御回路１５
７を有する。
演算装置１５１、演算装置１５２は、単純な論理演算を行う論理回路をはじめ、加算器
、乗算器、更には各種演算装置などを含む。そして、半導体記憶装置１５３は、演算装置
１５１における演算処理の際に、データ信号を一時的に保持するレジスタとして機能する
。半導体記憶装置１５４は、演算装置１５２における演算処理の際に、データ信号を一時
的に保持するレジスタとして機能する。
また、半導体記憶装置１５５はメインメモリとして用いることができ、制御装置１５６
が実行するプログラムをデータ信号として記憶する、或いは演算装置１５１、演算装置１
５２からのデータ信号を記憶することができる。
制御装置１５６は、信号処理装置１５０が有する演算装置１５１、演算装置１５２、半
導体記憶装置１５３、半導体記憶装置１５４、半導体記憶装置１５５の動作を統括的に制
御する回路である。なお、図８では、制御装置１５６が信号処理装置１５０の一部である
構成を示しているが、制御装置１５６は信号処理装置１５０の外部に設けられていても良
い。
実施の形態１で示した半導体記憶装置を半導体記憶装置１５３、半導体記憶装置１５４
、半導体記憶装置１５５に用いることで、半導体記憶装置１５３、半導体記憶装置１５４
、半導体記憶装置１５５への電源電圧の供給を停止しても、制御する信号数を増加させる
ことなく、データ信号を保持することができる。よって、信号処理装置１５０全体への電
源電圧の供給を停止し、消費電力を抑えることができる。或いは、半導体記憶装置１５３
、半導体記憶装置１５４、または半導体記憶装置１５５のいずれか一つまたは複数への電
源電圧の供給を停止し、信号処理装置１５０の消費電力を抑えることができる。また、電
源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。
また、半導体記憶装置への電源電圧の供給が停止されるのに合わせて、当該半導体記憶
装置とデータ信号のやり取りを行う演算装置または制御回路への、電源電圧の供給を停止
するようにしても良い。例えば、演算装置１５１と半導体記憶装置１５３において、動作
が行われない場合、演算装置１５１及び半導体記憶装置１５３への電源電圧の供給を停止
するようにしても良い。
また、電源制御回路１５７は、信号処理装置１５０が有する演算装置１５１、演算装置
１５２、半導体記憶装置１５３、半導体記憶装置１５４、半導体記憶装置１５５、制御装
置１５６へ供給する電源電圧の大きさを制御する。そして、電源電圧の供給を停止する場
合、電源電圧の供給の停止は、電源制御回路１５７で行われる構成でも良いし、演算装置
１５１、演算装置１５２、半導体記憶装置１５３、半導体記憶装置１５４、半導体記憶装
置１５５、制御装置１５６のそれぞれで行われる構成でも良い。
なお、メインメモリである半導体記憶装置１５５と、演算装置１５１、演算装置１５２
、制御装置１５６の間に、キャッシュメモリとして機能する半導体記憶装置を設けても良
い。キャッシュメモリを設けることで、メインメモリへのアクセスを減らして演算処理な
どの信号処理を高速化させることができる。キャッシュメモリとして機能する半導体記憶
装置にも、上述した半導体記憶装置を用いることで、制御する信号数を増加させることな
く、信号処理装置１５０の消費電力を抑えることができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、本発明の一態様に係る信号処理装置の一つである、ＣＰＵの構成に
ついて説明する。
図９に、本実施の形態のＣＰＵの構成を示す。図９に示すＣＰＵは、基板９９００上に
、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・
Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｔｉｍ
ｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５、Ｒｅｇｉｓｔｅｒ９９０６、Ｒｅｇｉｓｔｅｒ
・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｂｕｓ・Ｉ／Ｆ９９０８、書き換え可能なＲＯＭ９９
０９、ＲＯＭ・Ｉ／Ｆ９９２０と、を主に有している。なお、ＡＬＵはＡｒｉｔｈｍｅｔ
ｉｃ ｌｏｇｉｃ ｕｎｉｔであり、Ｂｕｓ・Ｉ／Ｆはバスインターフェースであり、Ｒ
ＯＭ・Ｉ／ＦはＲＯＭインターフェースである。ＲＯＭ９９０９及びＲＯＭ・Ｉ／Ｆ９９
２０は、別チップに設けても良い。勿論、図９に示すＣＰＵは、その構成を簡略化して示
した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
Ｂｕｓ・Ｉ／Ｆ９９０８を介してＣＰＵに入力された命令は、Ｉｎｓｔｒｕｃｔｉｏｎ
・Ｄｅｃｏｄｅｒ９９０３に入力され、デコードされた後、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅ
ｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・
Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５に入力さ
れる。
ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ
９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔ
ｒｏｌｌｅｒ９９０５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡ
ＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２は、ＡＬＵ９９０１の動作を制御するための信号を
生成する。また、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４は、ＣＰＵのプロ
グラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマ
スク状態から判断し、処理する。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、
Ｒｅｇｉｓｔｅｒ９９０６のアドレスを生成し、ＣＰＵの状態に応じてＲｅｇｉｓｔｅｒ
９９０６の読み出しや書き込みを行なう。
またＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、ＡＬＵ９９０１、ＡＬＵ・Ｃｏ
ｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔ
ｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅ
ｒ９９０７の動作のタイミングを制御する信号を生成する。例えばＴｉｍｉｎｇ・Ｃｏｎ
ｔｒｏｌｌｅｒ９９０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ
２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に
入力する。
本実施の形態のＣＰＵでは、Ｒｅｇｉｓｔｅｒ９９０６に、上記実施の形態で示した構
成を有する半導体記憶装置が設けられている。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ
９９０７は、ＡＬＵ９９０１からの指示に従い、Ｒｅｇｉｓｔｅｒ９９０６が有する半導
体記憶装置において、制御する信号数を増加させることなく、電源電圧の供給を停止する
ことができる。
この様にして、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合におい
てもデータ信号を保持することが可能であり、消費電力の低減を行うことができる。具体
的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への
情報の入力を停止している間でも、ＣＰＵを停止することができ、それにより消費電力を
低減することができる。
本実施の形態では、ＣＰＵを例に挙げて説明したが、本発明の信号処理装置はＣＰＵに
限定されず、マイクロプロセッサ、画像処理回路、ＤＳＰ、ＦＰＧＡ等のＬＳＩにも応用
可能である。
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
（実施の形態５）
図１（Ｂ）に示した記憶回路１０１において、チャネルがシリコンに形成される場合に
おける第２のトランジスタ１１２と、チャネルが酸化物半導体層に形成される第１のトラ
ンジスタ１１１と、第１の容量素子１１３とを例に挙げて、半導体記憶装置１００の作製
方法について説明する。
図１０（Ａ）に示すように、基板７００上に絶縁膜７０１と、単結晶の半導体基板から
分離された半導体膜７０２とを形成する。
基板７００として使用することができる素材に大きな制限はないが、少なくとも、後の
加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板７００に
は、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラ
ミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場
合には、歪み点が７３０℃以上のものを用いると良い。
また、本実施の形態では、半導体膜７０２が単結晶のシリコンである場合を例に挙げて
、以下、第２のトランジスタ１１２の作製方法について説明する。なお、具体的な単結晶
の半導体膜７０２の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基
板であるボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基
板の表面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化
層を形成する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオ
ンビームの入射角によって調節することができる。そして、ボンド基板と、絶縁膜７０１
が形成された基板７００とを、間に当該絶縁膜７０１が挟まるように貼り合わせる。貼り
合わせは、ボンド基板と基板７００とを重ね合わせた後、ボンド基板と基板７００の一部
に、１Ｎ／ｃｍ２以上５００Ｎ／ｃｍ２以下、好ましくは１１Ｎ／ｃｍ２以上２０Ｎ／ｃ
ｍ２以下程度の圧力を加える。圧力を加えると、その部分からボンド基板と絶縁膜７０１
とが接合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行う
ことで、脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。
その結果、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から分
離する。上記加熱処理の温度は、基板７００の歪み点を越えない温度とする。そして、上
記単結晶半導体膜をエッチング等により所望の形状に加工することで、半導体膜７０２を
形成することができる。
半導体膜７０２には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなど
のｐ型の導電性を付与する不純物元素、若しくはリン、砒素などのｎ型の導電性を付与す
る不純物元素を添加しても良い。閾値電圧を制御するための不純物元素の添加は、パター
ニングする前の半導体膜に対して行っても良いし、パターニング後に形成された半導体膜
７０２に対して行っても良い。また、閾値電圧を制御するための不純物元素の添加を、ボ
ンド基板に対して行っても良い。若しくは、不純物元素の添加を、閾値電圧を大まかに調
整するためにボンド基板に対して行った上で、閾値電圧を微調整するために、パターニン
グ前の半導体膜に対して、またはパターニングにより形成された半導体膜７０２に対して
も行っても良い。
なお、本実施の形態では、単結晶の半導体膜を用いる例について説明しているが、本発
明はこの構成に限定されない。例えば、絶縁膜７０１上に気相成長法を用いて形成された
多結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により
結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒
元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを
組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる
場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元
素を用いる結晶化法、９５０℃程度の高温アニール法を組み合わせた結晶化法を用いても
良い。
次に、図１０（Ｂ）に示すように、半導体膜７０２上にゲート絶縁膜７０３を形成した
後、ゲート絶縁膜７０３上にマスク７０５を形成し、導電性を付与する不純物元素を半導
体膜７０２の一部に添加することで、不純物領域７０４を形成する。
ゲート絶縁膜７０３は、高密度プラズマ処理、熱処理などを行うことにより半導体膜７
０２の表面を酸化または窒化することで形成することができる。高密度プラズマ処理は、
例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素
などの混合ガスとを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行
うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度の
プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（
ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化または窒化することに
より、１〜２０ｎｍ、望ましくは５〜１０ｎｍの絶縁膜が半導体膜に接するように形成で
きる。例えば、亜酸化窒素（Ｎ２Ｏ）をＡｒで１〜３倍（流量比）に希釈して、１０〜３
０Ｐａの圧力にて３〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して半導体膜７
０２の表面を酸化若しくは窒化させる。この処理により１ｎｍ〜１０ｎｍ（好ましくは２
ｎｍ〜６ｎｍ）の絶縁膜を形成する。更に亜酸化窒素（Ｎ２Ｏ）とシラン（ＳｉＨ４）を
導入し、１０〜３０Ｐａの圧力にて３〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印
加して気相成長法により酸化窒化珪素膜を形成してゲート絶縁膜を形成する。固相反応と
気相成長法による反応を組み合わせることにより界面準位密度が低く絶縁耐圧の優れたゲ
ート絶縁膜を形成することができる。
上述した高密度プラズマ処理による半導体膜の酸化または窒化は固相反応で進むため、
ゲート絶縁膜７０３と半導体膜７０２との界面準位密度を極めて低くすることができる。
また高密度プラズマ処理により半導体膜７０２を直接酸化または窒化することで、形成さ
れる絶縁膜の厚さのばらつきを抑えることができる。また半導体膜が結晶性を有する場合
、高密度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶
粒界においてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低い
ゲート絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、
ゲート絶縁膜の一部または全部に含んで形成されるトランジスタは、特性のばらつきを抑
えることができる。
また、プラズマＣＶＤ法またはスパッタリング法などを用い、酸化珪素、窒化酸化珪素
、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウムまたは酸化タンタル、酸
化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が
添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加さ
れたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む膜を、単層
で、または積層させることで、ゲート絶縁膜７０３を形成しても良い。
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が
多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多
い物質を意味する。
ゲート絶縁膜７０３の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎ
ｍ以上５０ｎｍ以下とすることができる。本実施の形態では、プラズマＣＶＤ法を用いて
、酸化珪素を含む単層の絶縁膜を、ゲート絶縁膜７０３として用いる。
次いで、マスク７０５を除去した後、図１０（Ｃ）に示すように、ゲート絶縁膜７０３
の一部を除去して、不純物領域７０４と重畳する領域にエッチング等により開口部７０６
を形成した後、ゲート電極７０７及び導電膜７０８を形成する。
ゲート電極７０７及び導電膜７０８は、開口部７０６を覆うように導電膜を形成した後
、該導電膜を所定の形状に加工（パターニング）することで、形成することができる。導
電膜７０８は、開口部７０６において不純物領域７０４と接している。上記導電膜の形成
にはＣＶＤ法、スパッタリング法、蒸着法、スピンコート法等を用いることができる。ま
た、導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（
Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用い
ることができる。上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物
を用いても良い。または、半導体膜に導電性を付与するリン等の不純物元素をドーピング
した、多結晶珪素などの半導体を用いて形成しても良い。
なお、本実施の形態ではゲート電極７０７及び導電膜７０８を単層の導電膜で形成して
いるが、本実施の形態はこの構成に限定されない。ゲート電極７０７及び導電膜７０８は
積層された複数の導電膜で形成されていても良い。
２つの導電膜の組み合わせとして、１層目に窒化タンタルまたはタンタルを、２層目に
タングステンを用いることができる。上記例の他に、窒化タングステンとタングステン、
窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げ
られる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後
の工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電
膜の組み合わせとして、例えば、ｎ型の導電性を付与する不純物元素がドーピングされた
珪素とニッケルシリサイド、ｎ型の導電性を付与する不純物元素がドーピングされた珪素
とタングステンシリサイド等も用いることができる。
３つの導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデ
ン膜の積層構造を採用するとよい。
また、ゲート電極７０７及び導電膜７０８に酸化インジウム、酸化インジウム酸化スズ
、酸化インジウム酸化亜鉛、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム
、または酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもできる。
なお、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極７０７及び導電膜７
０８を形成しても良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出または
噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範
疇に含まれる。
また、ゲート電極７０７及び導電膜７０８は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔ
ｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い
、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される
電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有する
ようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角
度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化
珪素若しくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄若しくは弗化窒素など
のフッ素系ガスまたは酸素を適宜用いることができる。
スパッタ法を用いて酸化物半導体層７１６を作製する場合には、成膜処理室内に存在する
水、水素を極力低減しておく。具体的には、成膜前に成膜処理室内を加熱する、成膜処理
室内に導入されるガス中の水及び／又は水素濃度を低減する、及び成膜処理室から排気さ
れるガスの逆流を防止するなどを行うことが好適である。
次に、図１０（Ｄ）に示すように、ゲート電極７０７及び導電膜７０８をマスクとして
一導電性を付与する不純物元素を半導体膜７０２に添加することで、ゲート電極７０７と
重なるチャネル形成領域７１０と、チャネル形成領域７１０を間に挟む一対の不純物領域
７０９と、不純物領域７０４の一部に更に不純物元素が添加された不純物領域７１１とが
、半導体膜７０２に形成される。
本実施の形態では、半導体膜７０２にｐ型を付与する不純物元素（例えばボロン）を添
加する場合を例に挙げる。
次いで、図１１（Ａ）に示すように、ゲート絶縁膜７０３、ゲート電極７０７、導電膜
７０８を覆うように、絶縁膜７１２、絶縁膜７１３を形成する。具体的に、絶縁膜７１２
、絶縁膜７１３は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウ
ム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、絶縁膜７１
２、絶縁膜７１３に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の
重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜７
１２、絶縁膜７１３に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶
縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄
生容量を更に低減することが可能である。
本実施の形態では、絶縁膜７１２として酸化窒化珪素、絶縁膜７１３として窒化酸化珪
素を用いる場合を例に挙げる。また、本実施の形態では、ゲート電極７０７及び導電膜７
０８上に絶縁膜７１２、絶縁膜７１３を形成している場合を例示しているが、本発明はゲ
ート電極７０７及び導電膜７０８上に絶縁膜を１層だけ形成していても良いし、３層以上
の複数の絶縁膜を積層するように形成していても良い。
次いで、図１１（Ｂ）に示すように、絶縁膜７１２及び絶縁膜７１３にＣＭＰ（化学的
機械研磨）処理やエッチング処理を行うことにより、ゲート電極７０７及び導電膜７０８
の表面を露出させる。なお、後に形成される第１のトランジスタ１１１の特性を向上させ
るために、絶縁膜７１２、絶縁膜７１３の表面は可能な限り平坦にしておくことが好まし
い。
以上の工程により、第２のトランジスタ１１２を形成することができる。
次いで、第１のトランジスタ１１１の作製方法について説明する。まず、図１１（Ｃ）
に示すように、絶縁膜７１２または絶縁膜７１３上に酸化物半導体層７１６を形成する。
酸化物半導体層７１６は、絶縁膜７１２及び絶縁膜７１３上に形成した酸化物半導体膜
を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、
２ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ
以上２０ｎｍ以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、ス
パッタ法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下
、酸素雰囲気下、または希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッ
タ法により形成することができる。
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラ
ズマを発生させる逆スパッタを行い、絶縁膜７１２及び絶縁膜７１３の表面に付着してい
る塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、
アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成
して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用
いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよ
い。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
酸化物半導体膜には、上述したような、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚ
ｎ−Ｏ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体
、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−
Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚ
ｎ−Ｏ系酸化物半導体、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属酸化物であ
るＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸
化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍ
ｇ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｏ系酸化物半導体や、一元系金属酸化物であるＩｎ
−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いるこ
とができる。
なお酸化物半導体膜として特にＩｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体を用いる場合、トラ
ンジスタの移動度を高くすることができる。またＩｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体を
用いる場合、トランジスタのしきい値電圧を安定して制御することが可能である。なおＩ
ｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体を用いる場合、用いるターゲットの組成比は、原子数
比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ：Ｚ
ｎ＝１：１：１などとすればよい。
本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含む
ターゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系酸
化物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、各
金属の組成比がＩｎ：Ｇａ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、ま
たはＩｎ：Ｇａ：Ｚｎ＝１：１：２であるターゲットを用いることができる。また、Ｉｎ
、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５
％以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化
物半導体膜は緻密な膜となる。
本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水
分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用い
て酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好まし
くは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、
成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタ
リングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空
ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリ
メーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコ
ールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気する
と、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原
子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれ
る不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐ
ａ、直流（ＤＣ）電源電力０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が
適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減で
き、膜厚分布も均一となるために好ましい。
また、スパッタリング装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以
下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカ
リ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述し
た吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子
、水、水酸基、または水素化物等の不純物の逆流を低減することができる。
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入す
るアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することが
できる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナ
トリウム、カリウム等のアルカリ金属の濃度を低減することができる。
なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために
、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜７１２及び絶縁膜７１
３までが形成された基板７００を予備加熱し、基板７００に吸着した水分または水素など
の不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４０
０℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気
手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。
また、この予備加熱は、後に行われるゲート絶縁膜７２１の成膜前に、導電膜７１９、導
電膜７２０まで形成した基板７００にも同様に行ってもよい。
なお、酸化物半導体層７１６を形成するためのエッチングは、ドライエッチングでもウ
ェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチング
ガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣ
ｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、
フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）
、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）
、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添
加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃ
ｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘
導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできる
ように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加され
る電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、ク
エン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７
Ｎ（関東化学社製）を用いる。
酸化物半導体層７１６を形成するためのレジストマスクをインクジェット法で形成して
もよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため
、製造コストを低減できる。
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体層７１６及び絶
縁膜７１２及び絶縁膜７１３の表面に付着しているレジスト残渣などを除去することが好
ましい。
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分または水素
（水酸基を含む）が多量に含まれていることがある。水分または水素はドナー準位を形成
しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸
化物半導体膜中の水分または水素などの不純物を低減（脱水化または脱水素化）するため
に、酸化物半導体層７１６に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲
気下、酸素ガス雰囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザ
ー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５
℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸
化物半導体層７１６に加熱処理を施す。
酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体層７１６中の水分または
水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４
００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間
以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化また
は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
本実施の形態では、加熱処理装置の一つである電気炉を用いる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または
熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａ
ｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉ
ｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａ
ｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハラ
イドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高
圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装
置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、
アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不
活性気体が用いられる。
加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水分ま
たは水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、また
はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好
ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましく
は０．１ｐｐｍ以下）とすることが好ましい。
なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含ま
れていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ
石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体
の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６
２１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体
を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成
する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化
物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。
また、Ｎａは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を
分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向
にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化
が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジス
タの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い場合に
おいて顕著に現れる。したがって、酸化物半導体層中の水素濃度が１×１０１８ａｔｏｍ
ｓ／ｃｍ３以下、より好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下である場合には、
上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるＮ
ａ濃度の測定値は、５×１０１６ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔ
ｏｍｓ／ｃｍ３以下、更に好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とするとよい
。同様に、Ｌｉ濃度の測定値は、５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×
１０１５ａｔｏｍｓ／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１
５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とするとよ
い。
以上の工程により、酸化物半導体層７１６中の水素の濃度を低減し、高純度化すること
ができる。それにより酸化物半導体層の安定化を図ることができる。また、ガラス転移温
度以下の加熱処理で、バンドギャップの広い酸化物半導体層を形成することができる。こ
のため、大面積基板を用いてトランジスタを作製することができ、量産性を高めることが
できる。上記加熱処理は、酸化物半導体層の成膜以降であれば、いつでも行うことができ
る。
なお、酸化物半導体層は非晶質であっても良いが、結晶性を有していても良い。結晶性
を有する酸化物半導体層としては、ｃ軸配向を有した結晶性酸化物半導体（Ｃ Ａｘｉｓ
Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
：ＣＡＡＣ−ＯＳとも呼ぶ）であっても、トランジスタの信頼性を高めるという効果を得
ることができるので、好ましい。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜
は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜で
ある。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであること
が多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏ
ｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と
結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレ
インバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に
起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸お
よびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８
５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５
°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
したがって、ＣＡＡＣ−ＯＳで構成された酸化物半導体膜を用いたトランジスタは、可
視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、安定し
た電気的特性を有するトランジスタを作製することができる。
ＣＡＡＣ−ＯＳは、スパッタ法によっても作製することができる。スパッタ法によって
ＣＡＡＣ−ＯＳ膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、
当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、ター
ゲットと基板の距離を広くとり（例えば、１５０ｍｍ〜２００ｍｍ程度）、基板加熱温度
を１００℃〜５００℃、好適には２００℃〜４００℃、更に好適には２５０℃〜３００℃
にすると好ましい。
また、ＣＡＡＣ−ＯＳをスパッタ法を用いて成膜する場合には、雰囲気中の酸素ガス比が
高い方が好ましい。例えば、アルゴン及び酸素の混合ガス雰囲気中でスパッタ法を行う場
合には、酸素ガス比を３０％以上とすることが好ましく、４０％以上とすることがより好
ましい。雰囲気中からの酸素の補充によって、ＣＡＡＣ−ＯＳの結晶化が促進されるから
である。
また、スパッタ法を用いてＣＡＡＣ−ＯＳを成膜する場合には、ＣＡＡＣ−ＯＳが成膜さ
れる基板を１５０℃以上に加熱しておくことが好ましく、１７０℃以上に加熱しておくこ
とがより好ましい。基板温度の上昇に伴って、ＣＡＡＣ−ＯＳの結晶化が促進されるから
である。
また、ＣＡＡＣ−ＯＳに対して、窒素雰囲気中又は真空中において熱処理を行った後には
、酸素雰囲気中又は酸素と他のガスとの混合雰囲気中において熱処理を行うことが好まし
い。先の熱処理で生じる酸素欠損を後の熱処理における雰囲気中からの酸素供給によって
復元することができるからである。
また、ＣＡＡＣ−ＯＳが成膜される膜表面（被成膜面）は平坦であることが好ましい。Ｃ
ＡＡＣ−ＯＳは、当該被成膜面に概略垂直となるｃ軸を有するため、当該被成膜面に存在
する凹凸は、ＣＡＡＣ−ＯＳにおける結晶粒界の発生を誘発することになるからである。
よって、ＣＡＡＣ−ＯＳが成膜される前に当該被成膜表面に対して化学機械研磨（Ｃｈｅ
ｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）などの平坦化処理を
行うことが好ましい。また、当該被成膜面の平均ラフネスは、０．５ｎｍ以下であること
が好ましく、０．３ｎｍ以下であることがより好ましい。
ここで、ＣＡＡＣ−ＯＳについて図１４乃至図１６を用いて詳細に説明する。なお、特に
断りがない限り、図１４乃至図１６は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａ
ｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下
半分をいう。また、図１４において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲ま
れたＯは３配位のＯを示す。
図１４（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４
配位のＯ）と、を有する構造を示す。Ｉｎが１個に対して、近接の酸素原子のみ示した構
造を、ここではサブユニットと呼ぶ。図１４（Ａ）の構造は、八面体構造をとるが、簡単
のため平面構造で示している。なお、図１４（Ａ）の上半分および下半分にはそれぞれ３
個ずつ４配位のＯがある。図１４（Ａ）に示すサブユニットは電荷が０である。
図１４（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３
配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、
いずれもａｂ面に存在する。図１４（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４
配位のＯがある。また、Ｉｎも５配位をとるため、図１４（Ｂ）に示す構造をとりうる。
図１４（Ｂ）に示すサブユニットは電荷が０である。
図１４（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、による構造
を示す。図１４（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位の
Ｏがある。図１４（Ｃ）に示すサブユニットは電荷が０である。
図１４（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構
造を示す。図１４（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位
のＯがある。図１４（Ｄ）に示すサブユニットは電荷が＋１となる。
図１４（Ｅ）に、２個のＺｎを含むサブユニットを示す。図１４（Ｅ）の上半分には１個
の４配位のＯがあり、下半分には１個の４配位のＯがある。図１４（Ｅ）に示すサブユニ
ットは電荷が−１となる。
ここでは、サブユニットのいくつかの集合体を１グループと呼び、複数のグループの集合
体を１ユニットと呼ぶ。
ここで、これらのサブユニット同士が結合する規則について説明する。６配位のＩｎの上
半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方
向にそれぞれ３個の近接Ｉｎを有する。５配位のＧａの上半分の１個のＯは、下方向に１
個の近接Ｇａを有し、下半分の１個のＯは、上方向に１個の近接Ｇａを有する。４配位の
Ｚｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方
向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と
、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位の
Ｏの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向
にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金
属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数と
の和が４個のとき、金属原子を有する二種のサブユニット同士は結合することができる。
例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場
合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、４配位の金属
原子（Ｚｎ）のいずれかと結合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。
また、このほかにも、層構造の合計の電荷が０となるようにサブユニット同士が結合して
１グループを構成する。
図１５（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する１グループのモデル図を示
す。図１５（Ｂ）に、３つのグループで構成されるユニットを示す。なお、図１５（Ｃ）
は、図１５（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図１５（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し
、例えば、Ｓｎ原子の上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを
丸枠の３として示している。同様に、図１５（Ａ）において、Ｉｎ原子の上半分および下
半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に
、図１５（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位
のＯがあるＺｎ原子と、上半分には１個の４配位のＯがあり、下半分には３個の４配位の
ＯがあるＺｎ原子とを示している。
図１５（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成するグループは、上から
順に４配位のＯが３個ずつ上半分および下半分にあるＳｎ原子が、４配位のＯが１個ずつ
上半分および下半分にあるＩｎ原子と結合し、そのＩｎ原子が、上半分に３個の４配位の
ＯがあるＺｎ原子と結合し、そのＺｎ原子の下半分の１個の４配位のＯを介して４配位の
Ｏが３個ずつ上半分および下半分にあるＩｎ原子と結合し、そのＩｎ原子が、上半分に１
個の４配位のＯがあるＺｎ２個からなるサブユニットと結合し、このサブユニットの下半
分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎ原子
と結合している構成である。このグループを複数結合してユニットを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６
６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４
配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従っ
て、Ｓｎを含むサブユニットは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成す
るためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図
１４（Ｅ）に示すように、２個のＺｎを含むサブユニットが挙げられる。例えば、Ｓｎを
含むサブユニットが１個に対し、２個のＺｎを含むサブユニットが１個あれば、電荷が打
ち消されるため、層構造の合計の電荷を０とすることができる。
具体的には、図１５（Ｂ）に示したユニットが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−
Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−
Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）と
する組成式で表すことができる。
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物や
、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物（ＩＧＺＯとも表記する。）
、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｇａ−Ｚｎ−
Ｏ系酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ−
Ｏ系酸化物、Ｓｎ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｚｎ−Ｏ系酸化物、Ｚｎ−Ｍｇ−Ｏ系酸化
物、Ｓｎ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｍｇ−Ｏ系酸化物や、Ｉｎ−Ｇａ−Ｏ系酸化物など
を用いた場合も同様である。
例えば、図１６（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する１グループのモデ
ル図を示す。
図１６（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成するグループは、上から
順に４配位のＯが３個ずつ上半分および下半分にあるＩｎ原子が、４配位のＯが１個上半
分にあるＺｎ原子と結合し、そのＺｎ原子の下半分の３個の４配位のＯを介して、４配位
のＯが１個ずつ上半分および下半分にあるＧａ原子と結合し、そのＧａ原子の下半分の１
個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎ原子と結
合している構成である。このグループを複数結合してユニットを構成する。
図１６（Ｂ）に３つのグループで構成されるユニットを示す。なお、図１６（Ｃ）は、図
１６（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それ
ぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含むサブユニット
は、電荷が０となる。そのため、これらのサブユニットの組み合わせであればグループの
合計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成するグループは、図１６（Ａ）に示したグ
ループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なるグループを組み合わせたユニット
も取りうる。
次いで、図１２（Ａ）に示すように、ゲート電極７０７と接し、なおかつ酸化物半導体
層７１６とも接する導電膜７１９と、導電膜７０８と接し、なおかつ酸化物半導体層７１
６とも接する導電膜７２０とを形成する。導電膜７１９及び導電膜７２０は、ソース電極
またはドレイン電極として機能する。
具体的に、導電膜７１９及び導電膜７２０は、ゲート電極７０７及び導電膜７０８を覆
うようにスパッタ法や真空蒸着法で導電膜を形成した後、該導電膜を所定の形状に加工（
パターニング）することで、形成することができる。
導電膜７１９及び導電膜７２０となる導電膜は、アルミニウム、クロム、銅、タンタル
、チタン、モリブデン、タングステンから選ばれた元素、または上述した元素を成分とす
る合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅
などの金属膜の下側若しくは上側にクロム、タンタル、チタン、モリブデン、タングステ
ンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウムまたは銅は、
耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。
高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオ
ジム、スカンジウム、イットリウム等を用いることができる。
また、導電膜７１９及び導電膜７２０となる導電膜は、単層構造でも、２層以上の積層
構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜
上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜
を積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。また、Ｃｕ−Ｍ
ｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、Ｍｏ、は、酸化膜との密着性が高い。よって、下
層にＣｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、或いはＭｏで構成される導電膜、上
層にＣｕで構成される導電膜を積層し、上記積層された導電膜を導電膜７１９及び導電膜
７２０に用いることで、酸化膜である絶縁膜と、導電膜７１９及び導電膜７２０との密着
性を高めることができる。
また、導電膜７１９及び導電膜７２０となる導電膜としては、導電性の金属酸化物で形
成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化
インジウム酸化スズ、酸化インジウム酸化亜鉛または前記金属酸化物材料にシリコン若し
くは酸化シリコンを含ませたものを用いることができる。
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持た
せることが好ましい。
なお、導電膜のエッチングの際に、酸化物半導体層７１６がなるべく除去されないよう
にそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化
物半導体層７１６の露出した部分が一部エッチングされることで、溝部（凹部）が形成さ
れることもある。
本実施の形態では、導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水
を含む溶液（アンモニア過水）を用いて、選択的に導電膜をウェットエッチングすること
ができる。具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と水と
を、体積比５：２：２で混合したアンモニア過水を用いる。或いは、塩素（Ｃｌ２）、塩
化硼素（ＢＣｌ３）などを含むガスを用いて、導電膜をドライエッチングしても良い。
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透
過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用
いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複
数の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができる
ため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、
一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジス
トマスクを形成することができる。よって露光マスク数を削減することができ、対応する
フォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
また、酸化物半導体層７１６と、ソース電極またはドレイン電極として機能する導電膜
７１９及び導電膜７２０との間に、ソース領域及びドレイン領域として機能する酸化物導
電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含
むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸
化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜
鉛ガリウムなどを適用することができる。
例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのパターニングと
、導電膜７１９及び導電膜７２０を形成するためのパターニングとを一括で行うようにし
ても良い。
ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導
体層７１６と導電膜７１９及び導電膜７２０の間の抵抗を下げることができるので、トラ
ンジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域とし
て機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。
次いで、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行うようにして
も良い。このプラズマ処理によって露出している酸化物半導体層の表面に付着した水など
を除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
なお、プラズマ処理を行った後、図１２（Ｂ）に示すように、導電膜７１９及び導電膜
７２０と、酸化物半導体層７１６とを覆うように、ゲート絶縁膜７２１を形成する。そし
て、ゲート絶縁膜７２１上において、酸化物半導体層７１６と重なる位置にゲート電極７
２２を形成し、導電膜７１９と重なる位置に導電膜７２３を形成する。
ゲート絶縁膜７２１は、ゲート絶縁膜７０３と同様の材料、同様の積層構造を用いて形
成することが可能である。なお、ゲート絶縁膜７２１は、水分や、水素などの不純物を極
力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で
構成されていても良い。ゲート絶縁膜７２１に水素が含まれると、その水素が酸化物半導
体層７１６へ侵入し、または水素が酸化物半導体層７１６中の酸素を引き抜き、酸化物半
導体層７１６が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある
。よって、ゲート絶縁膜７２１はできるだけ水素を含まない膜になるように、成膜方法に
水素を用いないことが重要である。上記ゲート絶縁膜７２１には、バリア性の高い材料を
用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素
膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などを用いることができる。複
数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜
などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体層７１６に近い側に形
成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電膜７１９及び導電膜７
２０及び酸化物半導体層７１６と重なるように、バリア性の高い絶縁膜を形成する。バリ
ア性の高い絶縁膜を用いることで、酸化物半導体層７１６内、ゲート絶縁膜７２１内、或
いは、酸化物半導体層７１６と他の絶縁膜の界面とその近傍に、水分または水素などの不
純物が入り込むのを防ぐことができる。また、酸化物半導体層７１６に接するように窒素
の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高
い材料を用いた絶縁膜が直接酸化物半導体層７１６に接するのを防ぐことができる。
本実施の形態では、スパッタ法で形成された膜厚２００ｎｍの酸化珪素膜上に、スパッ
タ法で形成された膜厚１００ｎｍの窒化珪素膜を積層させた構造を有する、ゲート絶縁膜
７２１を形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の
形態では１００℃とする。
なお、ゲート絶縁膜７２１を形成した後に、加熱処理を施しても良い。加熱処理は、窒
素、超乾燥空気、または希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好まし
くは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、
水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下
であることが望ましい。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の
加熱処理を行う。或いは、導電膜７１９及び導電膜７２０を形成する前に、水分または水
素を低減させるための酸化物半導体層に対して行った先の加熱処理と同様に、高温短時間
のＲＴＡ処理を行っても良い。酸素を含むゲート絶縁膜７２１が設けられた後に、加熱処
理が施されることによって、酸化物半導体層７１６に対して行った先の加熱処理により、
酸化物半導体層７１６に酸素欠損が発生していたとしても、ゲート絶縁膜７２１から酸化
物半導体層７１６に酸素が供与される。そして、酸化物半導体層７１６に酸素が供与され
ることで、酸化物半導体層７１６において、ドナーとなる酸素欠損を低減し、化学量論的
組成比を満たすことが可能である。酸化物半導体層７１６には、化学量論的組成比を超え
る量の酸素が含まれていることが好ましい。その結果、酸化物半導体層７１６をｉ型に近
づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特
性の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜７２
１の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明
導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化
物半導体層７１６をｉ型に近づけることができる。
また、酸素雰囲気下で酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体に
酸素を添加し、酸化物半導体層７１６中においてドナーとなる酸素欠損を低減させても良
い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５
０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素など
が含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスの純度を、６Ｎ
（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中
の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
或いは、イオン注入法またはイオンドーピング法などを用いて、酸化物半導体層７１６
に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５
ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体層７１６に添加すれば良い。
また、ゲート電極７２２及び導電膜７２３は、ゲート絶縁膜７２１上に導電膜を形成し
た後、該導電膜をパターニングすることで形成することができる。ゲート電極７２２及び
導電膜７２３は、ゲート電極７０７、或いは導電膜７１９及び導電膜７２０と同様の材料
を用いて形成することが可能である。
ゲート電極７２２及び導電膜７２３の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１０
０ｎｍ〜２００ｎｍとする。本実施の形態では、タングステンターゲットを用いたスパッ
タ法により１５０ｎｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングによ
り所望の形状に加工（パターニング）することで、ゲート電極７２２及び導電膜７２３を
形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスク
をインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減でき
る。
以上の工程により、第１のトランジスタ１１１が形成される。
なお、ゲート絶縁膜７２１を間に挟んで導電膜７１９と導電膜７２３とが重なる部分が
、第１の容量素子１１３に相当する。
また、第１のトランジスタ１１１はシングルゲート構造のトランジスタを用いて説明し
たが、必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形
成領域を複数有する、デュアルゲート構造またはマルチゲート構造のトランジスタも形成
することができる。
なお、酸化物半導体層７１６に接する絶縁膜（本実施の形態においては、ゲート絶縁膜
７２１が該当する。）は、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良
い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料
は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁膜に用いることで、
酸化物半導体層との界面の状態を良好に保つことができる。
第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを
意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニ
ウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化
アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原
子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）
がアルミニウムの含有量（原子％）以上のものを示す。
例えば、ガリウムを含有する酸化物半導体層に接して絶縁膜を形成する場合に、絶縁膜
に酸化ガリウムを含む材料を用いることで酸化物半導体層と絶縁膜の界面特性を良好に保
つことができる。例えば、酸化物半導体層と酸化ガリウムを含む絶縁膜とを接して設ける
ことにより、酸化物半導体層と絶縁膜の界面における水素のパイルアップを低減すること
ができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同
様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜
を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特
性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という
点においても好ましい。
また、酸化物半導体層７１６に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ド
ープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい
。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸
素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、
酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる
。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。
例えば、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムを用いた場合、酸素
雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２Ｏ
Ｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。
また、酸化物半導体層７１６に接する絶縁膜として酸化アルミニウムを用いた場合、酸
素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡ
ｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
また、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムアルミニウム（酸化ア
ルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うこ
とにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ
２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
酸素ドープ処理を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁
膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体層が接するこ
とにより、絶縁膜中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、また
は酸化物半導体層と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体層をｉ型化ま
たはｉ型に限りなく近くすることができる。
絶縁膜中の過剰な酸素が酸化物半導体層に供給されることで酸素欠陥が低減された酸化物
半導体層は、水素濃度が十分に低減されて高純度化され、且つ十分な酸素の供給により酸
素欠損に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層とするこ
とができる。そのため、キャリア濃度が極めて小さい酸化物半導体層とすることができ、
オフ電流が著しく低いトランジスタとすることができる。このようなオフ電流が著しく低
いトランジスタを、上記実施の形態の第１のトランジスタに適用することで、非導通状態
とした際に、ほぼ絶縁体とみなすことができる。従って第１のトランジスタに用いること
で、記憶ノードＤ＿ＨＯＬＤに保持された電位の低下を極めて小さいレベルに抑制できる
。その結果、電源電圧の供給が停止した場合でも、記憶ノードＤ＿ＨＯＬＤの電位の変動
を小さくでき、記憶されたデータの消失を防ぐことができる不揮発性記憶装置とすること
ができる。
なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、酸化物半導体層７１６
に接する絶縁膜のうち、上層に位置する絶縁膜または下層に位置する絶縁膜のうち、どち
らか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比
より酸素が多い領域を有する絶縁膜を、酸化物半導体層７１６に接する絶縁膜の、上層及
び下層に位置する絶縁膜に用い、酸化物半導体層７１６を挟む構成とすることで、上記効
果をより高めることができる。
また、酸化物半導体層７１６の上層または下層に用いる絶縁膜は、上層と下層で同じ構
成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例
えば、上層と下層とも、組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムと
しても良いし、上層と下層の一方を組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化
ガリウムとし、他方を組成がＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化アルミニウム
としても良い。
また、酸化物半導体層７１６に接する絶縁膜は、化学量論的組成比より酸素が多い領域
を有する絶縁膜の積層としても良い。例えば、酸化物半導体層７１６の上層に組成がＧａ
２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムを形成し、その上に組成がＧａＸＡｌ
２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）の酸化ガリウムアルミニウム（酸化アルミニ
ウムガリウム）を形成してもよい。なお、酸化物半導体層７１６の下層を、化学量論的組
成比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体層７１６の
上層及び下層の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層とし
ても良い。
次に、図１２（Ｃ）に示すように、ゲート絶縁膜７２１、導電膜７２３、ゲート電極７
２２を覆うように、絶縁膜７２４を形成する。絶縁膜７２４は、ＰＶＤ法やＣＶＤ法など
を用いて形成することができる。また、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニ
ウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成するこ
とができる。なお、絶縁膜７２４には、誘電率の低い材料や、誘電率の低い構造（多孔性
の構造など）を用いることが望ましい。絶縁膜７２４の誘電率を低くすることにより、配
線や電極などの間に生じる寄生容量を低減し、動作の高速化を図ることができるためであ
る。なお、本実施の形態では、絶縁膜７２４を単層構造としているが、本発明の一態様は
これに限定されず、２層以上の積層構造としても良い。
次に、ゲート絶縁膜７２１、絶縁膜７２４に開口部７２５を形成し、導電膜７２０の一
部を露出させる。その後、絶縁膜７２４上に、上記開口部７２５において導電膜７２０と
接する配線７２６を形成する。
配線７２６は、ＰＶＤ法や、ＣＶＤ法を用いて導電膜を形成した後、当該導電膜をパタ
ーニングすることによって形成される。また、導電膜の材料としては、アルミニウム、ク
ロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した
元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム
、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材
料を用いてもよい。
より具体的には、例えば、絶縁膜７２４の開口を含む領域にＰＶＤ法によりチタン膜を
薄く（５ｎｍ程度）形成した後に、開口部７２５に埋め込むようにアルミニウム膜を形成
する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形
成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは導電膜７２０）との
接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することが
できる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により
銅膜を形成してもよい。
絶縁膜７２４に形成する開口部７２５は、導電膜７０８と重畳する領域に形成すること
が望ましい。このような領域に開口部７２５を形成することで、コンタクト領域に起因す
る素子面積の増大を抑制することができる。
ここで、導電膜７０８を用いずに、不純物領域７０４と導電膜７２０との接続と、導電
膜７２０と配線７２６との接続とを重畳させる場合について説明する。この場合、不純物
領域７０４上に形成された絶縁膜７１２、絶縁膜７１３に開口部（下部の開口部と呼ぶ）
を形成し、下部の開口部を覆うように導電膜７２０を形成した後、ゲート絶縁膜７２１及
び絶縁膜７２４において、下部の開口部と重畳する領域に開口部（上部の開口部と呼ぶ）
を形成し、配線７２６を形成することになる。下部の開口部と重畳する領域に上部の開口
部を形成する際に、エッチングにより下部の開口部に形成された導電膜７２０が断線して
しまうおそれがある。これを避けるために、下部の開口部と上部の開口部が重畳しないよ
うに形成することにより、素子面積が増大するという問題がおこる。
本実施の形態に示すように、導電膜７０８を用いることにより、導電膜７２０を断線さ
せずに上部の開口部を形成することが可能となる。これにより、下部の開口部と上部の開
口部を重畳させて設けることができるため、開口部に起因する素子面積の増大を抑制する
ことができる。つまり、半導体装置の集積度を高めることができる。
次に、配線７２６を覆うように絶縁膜７２７を形成する。上述した一連の工程により、
半導体記憶装置を作製することができる。
なお、上記作製方法では、ソース電極及びドレイン電極として機能する導電膜７１９及
び導電膜７２０が、酸化物半導体層７１６の後に形成されている。よって、図１２（Ｂ）
に示すように、上記作製方法によって得られる第１のトランジスタ１１１は、導電膜７１
９及び導電膜７２０が、酸化物半導体層７１６の上に形成されている。しかし、第１のト
ランジスタ１１１は、ソース電極及びドレイン電極として機能する導電膜が、酸化物半導
体層７１６の下、すなわち、酸化物半導体層７１６と絶縁膜７１２及び絶縁膜７１３の間
に設けられていても良い。
図１３に、ソース電極及びドレイン電極として機能する導電膜７１９及び導電膜７２０
が、酸化物半導体層７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられている場合の
、第１のトランジスタ１１１の断面図を示す。図１３に示す第１のトランジスタ１１１は
、絶縁膜７１３を形成した後に導電膜７１９及び導電膜７２０の形成を行い、次いで酸化
物半導体層７１６の形成を行うことで、得ることができる。
ところで、不揮発性の半導体記憶装置に用いるトランジスタとして磁気トンネル接合素子
（ＭＴＪ素子）が知られている。ＭＴＪ素子は、絶縁膜を介して上下に配置している膜中
のスピンの向きが平行であれば低抵抗状態、反平行であれば高抵抗状態となることで情報
を記憶する素子である。したがって、本実施の形態で示す酸化物半導体を用いた半導体記
憶装置とは原理が全く異なっている。表１はＭＴＪ素子と、本実施の形態に係る半導体記
憶装置との対比を示す。
ＭＴＪ素子は磁性材料を使用するためキュリー温度以上にすると磁性が失われてしまうと
いう欠点がある。また、ＭＴＪ素子は電流駆動であるため、シリコンのバイポーラデバイ
スと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、ＭＴＪ素子は
書き込み電流が微少とはいえメモリの大容量化によって消費電力が増大してしまうといっ
た問題がある。
原理的にＭＴＪ素子は磁界耐性に弱く強磁界にさらされるとスピンの向きが狂いやすい。
また、ＭＴＪ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する
必要がある。
さらに、ＭＴＪ素子は希土類元素を使用するため、金属汚染を嫌うシリコン半導体のプロ
セスに組み入れるには相当の注意を要する。ＭＴＪ素子はビット当たりの材料コストから
見ても高価であると考えられる。
一方、本実施の形態で示す酸化物半導体を用いた半導体記憶装置は、チャネルを形成する
半導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンＭＯＳＦＥＴ
と同様である。また、酸化物半導体を用いた半導体記憶装置は磁界の影響を受けず、ソフ
トエラーも生じ得ないといった特質を有する。このことからシリコン集積回路と非常に整
合性が良いといえる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
１００ 半導体記憶装置
１０１ 記憶回路
１０２ 第２の容量素子
１０３ 電荷蓄積回路
１０４ データ検出回路
１０５ タイミング制御回路
１０６ インバータ回路
１１１ 第１のトランジスタ
１１２ 第２のトランジスタ
１１３ 第１の容量素子
１１４ 第３のトランジスタ
１１５ 第４のトランジスタ
１１６ ＮＡＮＤ回路
１１７ ＯＲ回路
１５０ 信号処理装置
１５１ 演算装置
１５２ 演算装置
１５３ 半導体記憶装置
１５４ 半導体記憶装置
１５５ 半導体記憶装置
１５６ 制御装置
１５７ 電源制御回路
２０１ 遅延回路部
２０２ バッファ回路部
２０３ 抵抗素子
２０４ 容量素子
２０５ ｎチャネル型トランジスタ
２０６ ｐチャネル型トランジスタ
４０１ インバータ回路
４０２ 半導体記憶装置
４０３ 半導体記憶装置群
４０４ 遅延高電源電位生成回路
７００ 基板
７０１ 絶縁膜
７０２ 半導体膜
７０３ ゲート絶縁膜
７０４ 不純物領域
７０５ マスク
７０６ 開口部
７０７ ゲート電極
７０８ 導電膜
７０９ 不純物領域
７１０ チャネル形成領域
７１１ 不純物領域
７１２ 絶縁膜
７１３ 絶縁膜
７１６ 酸化物半導体層
７１９ 導電膜
７２０ 導電膜
７２１ ゲート絶縁膜
７２２ ゲート電極
７２３ 導電膜
７２４ 絶縁膜
７２５ 開口部
７２６ 配線
７２７ 絶縁膜
９９００ 基板
９９０１ ＡＬＵ
９９０２ ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ
９９０３ Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ
９９０４ Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ
９９０５ Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ
９９０６ Ｒｅｇｉｓｔｅｒ
９９０７ Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ
９９０８ Ｂｕｓ・Ｉ／Ｆ
９９０９ ＲＯＭ
９９２０ ＲＯＭ・Ｉ／Ｆ

Claims (2)

  1. ＮＡＮＤ回路と、ＯＲ回路と、第１乃至第４のトランジスタと、第１及び第２の容量素子と、インバータ回路と、を有し、
    前記ＮＡＮＤ回路には、高電源電位による信号と、前記高電源電位による信号を遅延させた信号とが入力され、
    前記ＯＲ回路には、前記ＮＡＮＤ回路の出力信号と、クロック信号とが入力され、
    前記第１のトランジスタのゲートと、前記第２のトランジスタのゲートとには、前記ＯＲ回路の出力信号が入力され、
    前記第１のトランジスタの第１端子は、前記第１の容量素子の第１の電極に電気的に接続され、
    前記第２のトランジスタの第１端子は、前記第１の容量素子の第１の電極に電気的に接続され、
    前記第１のトランジスタの第１端子は、前記インバータの入力端子に電気的に接続され、
    前記第２のトランジスタの第１端子は、前記インバータの入力端子に電気的に接続され、
    前記第３のトランジスタ、前記第２の容量素子、及び前記第４のトランジスタは、記憶回路に含まれ、
    前記第３のトランジスタの第１端子は、前記第２の容量素子の第１の電極に電気的に接続され、
    前記第３のトランジスタの第１端子は、前記第４のトランジスタのゲートに電気的に接続され、
    前記第３のトランジスタの第２端子にはデータが供給され、
    前記第３のトランジスタのゲートには前記クロック信号が入力され、
    前記第２のトランジスタの第２端子は、前記第４のトランジスタの第１端子と電気的に接続され、
    前記第１のトランジスタと前記第２のトランジスタとは、導電型が異なることを特徴とする記憶装置。
  2. 請求項１において、
    前記第３のトランジスタは、酸化物半導体層にチャネルを有することを特徴とする記憶装置。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI621121B (zh) * 2011-01-05 2018-04-11 半導體能源研究所股份有限公司 儲存元件、儲存裝置、及信號處理電路
TWI536502B (zh) * 2011-05-13 2016-06-01 半導體能源研究所股份有限公司 記憶體電路及電子裝置
US8981815B2 (en) * 2013-04-01 2015-03-17 Mediatek Singapore Pte. Ltd. Low power clock gating circuit
JP6329843B2 (ja) * 2013-08-19 2018-05-23 株式会社半導体エネルギー研究所 半導体装置
JP6780927B2 (ja) * 2014-10-31 2020-11-04 株式会社半導体エネルギー研究所 半導体装置
US9634097B2 (en) 2014-11-25 2017-04-25 Sandisk Technologies Llc 3D NAND with oxide semiconductor channel

Family Cites Families (156)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3775693A (en) 1971-11-29 1973-11-27 Moskek Co Mosfet logic inverter for integrated circuits
JPS61179680A (ja) * 1985-02-04 1986-08-12 Shoichi Tanaka 固体撮像素子
US4800303A (en) 1987-05-19 1989-01-24 Gazelle Microcircuits, Inc. TTL compatible output buffer
US5039883A (en) 1990-02-21 1991-08-13 Nec Electronics Inc. Dual input universal logic structure
JPH04273759A (ja) * 1991-02-28 1992-09-29 Kyocera Corp シフトレジスタ回路
JPH07220493A (ja) * 1994-02-01 1995-08-18 Toshiba Corp 半導体装置
US6242289B1 (en) 1995-09-08 2001-06-05 Semiconductor Energy Laboratories Co., Ltd. Method for producing semiconductor device
JPH08279299A (ja) * 1995-04-04 1996-10-22 Toshiba Microelectron Corp 半導体集積回路および半導体メモリ
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3153447B2 (ja) * 1995-09-08 2001-04-09 シャープ株式会社 半導体記憶装置
US6078194A (en) 1995-11-13 2000-06-20 Vitesse Semiconductor Corporation Logic gates for reducing power consumption of gallium arsenide integrated circuits
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH09232942A (ja) * 1996-02-22 1997-09-05 Hitachi Ltd 半導体論理回路
US5980092A (en) 1996-11-19 1999-11-09 Unisys Corporation Method and apparatus for optimizing a gated clock structure using a standard optimization tool
US5859547A (en) * 1996-12-20 1999-01-12 Translogic Technology, Inc. Dynamic logic circuit
CA2305703A1 (en) 1997-10-10 1999-04-22 David W. Christianson Compositions and methods for inhibiting arginase activity
JPH11238380A (ja) * 1998-02-19 1999-08-31 Ricoh Co Ltd 半導体メモリ回路
US6049883A (en) 1998-04-01 2000-04-11 Tjandrasuwita; Ignatius B. Data path clock skew management in a dynamic power management environment
JP2000036190A (ja) * 1998-07-17 2000-02-02 Toshiba Corp 半導体装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6266800B1 (en) * 1999-01-29 2001-07-24 International Business Machines Corporation System and method for eliminating effects of parasitic bipolar transistor action in dynamic logic using setup time determination
US6204695B1 (en) 1999-06-18 2001-03-20 Xilinx, Inc. Clock-gating circuit for reducing power consumption
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6281710B1 (en) 1999-12-17 2001-08-28 Hewlett-Packard Company Selective latch for a domino logic gate
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP3727838B2 (ja) 2000-09-27 2005-12-21 株式会社東芝 半導体集積回路
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
TW465188B (en) 2001-01-02 2001-11-21 Faraday Tech Corp Clock gate buffer circuit
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
DE10119051B4 (de) 2001-04-18 2006-12-28 Infineon Technologies Ag Schaltungsanordnung zur Freigabe eines Taktsignals in Abhängigkeit von einem Freigabesignal
US6822478B2 (en) 2001-07-03 2004-11-23 Texas Instruments Incorporated Data-driven clock gating for a sequential data-capture device
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
DE60325860D1 (de) 2002-06-21 2009-03-05 Koninkl Philips Electronics Nv Schaltung mit asynchron arbeitenden komponenten
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
TWI272641B (en) 2002-07-16 2007-02-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7076748B2 (en) 2003-08-01 2006-07-11 Atrenta Inc. Identification and implementation of clock gating in the design of integrated circuits
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
WO2005088726A1 (ja) 2004-03-12 2005-09-22 Japan Science And Technology Agency アモルファス酸化物及び薄膜トランジスタ
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP2455975B1 (en) 2004-11-10 2015-10-28 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
JP5118812B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7256622B2 (en) 2004-12-08 2007-08-14 Naveen Dronavalli AND, OR, NAND, and NOR logical gates
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
JP4890078B2 (ja) * 2005-04-19 2012-03-07 株式会社半導体エネルギー研究所 シフトレジスタ、表示装置、電子機器
US7688107B2 (en) 2005-04-19 2010-03-30 Semiconductor Energy Laboratory Co., Ltd. Shift register, display device, and electronic device
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
US7323909B2 (en) 2005-07-29 2008-01-29 Sequence Design, Inc. Automatic extension of clock gating technique to fine-grained power gating
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101397571B1 (ko) 2005-11-15 2014-05-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제조방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
US20070161165A1 (en) 2006-01-12 2007-07-12 Toppoly Optoelectronics Corp. Systems and methods involving thin film transistors
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP2007286150A (ja) * 2006-04-13 2007-11-01 Idemitsu Kosan Co Ltd 電気光学装置、並びに、電流制御用ｔｆｔ基板及びその製造方法
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
US7443202B2 (en) 2006-06-02 2008-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic apparatus having the same
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US7576582B2 (en) 2006-12-05 2009-08-18 Electronics And Telecommunications Research Institute Low-power clock gating circuit
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
JP5508662B2 (ja) 2007-01-12 2014-06-04 株式会社半導体エネルギー研究所 表示装置
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP4910779B2 (ja) * 2007-03-02 2012-04-04 凸版印刷株式会社 有機ｅｌディスプレイおよびその製造方法
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5013074B2 (ja) 2007-03-28 2012-08-29 ミツミ電機株式会社 半導体集積回路装置
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5414161B2 (ja) * 2007-08-10 2014-02-12 キヤノン株式会社 薄膜トランジスタ回路、発光表示装置と及びそれらの駆動方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR100941843B1 (ko) 2008-04-14 2010-02-11 삼성모바일디스플레이주식회사 인버터 및 이를 구비한 표시장치
US8314765B2 (en) 2008-06-17 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5209445B2 (ja) 2008-11-20 2013-06-12 ローム株式会社 データ保持装置
JP5407638B2 (ja) * 2009-07-28 2014-02-05 セイコーエプソン株式会社 アクティブマトリクス基板、電気光学装置、及び電子機器
WO2011013523A1 (en) * 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101700470B1 (ko) 2009-09-16 2017-01-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 구동 회로, 구동 회로를 포함하는 표시 장치 및 표시 장치를 포함하는 전자 기기
WO2011034012A1 (en) 2009-09-16 2011-03-24 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, light emitting device, semiconductor device, and electronic device
KR101740943B1 (ko) 2009-09-24 2017-06-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
WO2011043175A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Logic circuit and display device having the same
KR102462043B1 (ko) * 2009-10-16 2022-11-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
MY158956A (en) 2009-10-16 2016-11-30 Semiconductor Energy Lab Logic circuit and semiconductor device
KR101892430B1 (ko) * 2009-10-21 2018-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101930682B1 (ko) 2009-10-29 2018-12-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
MY180559A (en) 2009-10-30 2020-12-02 Semiconductor Energy Lab Logic circuit and semiconductor device
MY166309A (en) 2009-11-20 2018-06-25 Semiconductor Energy Lab Nonvolatile latch circuit and logic circuit, and semiconductor device using the same
CN104716139B (zh) 2009-12-25 2018-03-30 株式会社半导体能源研究所 半导体装置
WO2011145707A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
JP5714973B2 (ja) 2010-05-21 2015-05-07 株式会社半導体エネルギー研究所 半導体装置
KR101872188B1 (ko) 2010-05-21 2018-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 표시 장치
US8928466B2 (en) 2010-08-04 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
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JP2012142562A (ja) 2010-12-17 2012-07-26 Semiconductor Energy Lab Co Ltd 半導体記憶装置
TWI621121B (zh) * 2011-01-05 2018-04-11 半導體能源研究所股份有限公司 儲存元件、儲存裝置、及信號處理電路
KR101899880B1 (ko) 2011-02-17 2018-09-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그래머블 ｌｓｉ
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