JPH09232942A - 半導体論理回路 - Google Patents
半導体論理回路Info
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- JPH09232942A JPH09232942A JP8034578A JP3457896A JPH09232942A JP H09232942 A JPH09232942 A JP H09232942A JP 8034578 A JP8034578 A JP 8034578A JP 3457896 A JP3457896 A JP 3457896A JP H09232942 A JPH09232942 A JP H09232942A
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- logic
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Abstract
(57)【要約】
【課題】半導体論理回路の１種であるドミノ回路の高速
化を図る。 【解決手段】従来のドミノ回路で、クロック信号ＣＫ２
により駆動させるトランジスタＭＮ２を設ける。動作時
の直前に、トランジスタＭＮ２を導通させ、ＭＰ１とＭ
Ｎ２のコンダクタンスの比によりノードＶｐの電位を、
出力バッファの論理しきい値電位とほぼ同じ値に設計す
る。
化を図る。 【解決手段】従来のドミノ回路で、クロック信号ＣＫ２
により駆動させるトランジスタＭＮ２を設ける。動作時
の直前に、トランジスタＭＮ２を導通させ、ＭＰ１とＭ
Ｎ２のコンダクタンスの比によりノードＶｐの電位を、
出力バッファの論理しきい値電位とほぼ同じ値に設計す
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体論理回路に関
する。
する。
【０００２】
【従来の技術】従来から用いられている半導体論理回路
の一例として、ダイナミック回路の１種である、ドミノ
回路がある。この回路構成を図２に示す。また、その動
作波形を図３に示す。このドミノ回路の回路構成、及び
その動作は、例えば、“CMOSVLSI設計の原理”（富沢・
松山監訳，丸善）の１４１頁〜１４４頁に記載されてい
る。
の一例として、ダイナミック回路の１種である、ドミノ
回路がある。この回路構成を図２に示す。また、その動
作波形を図３に示す。このドミノ回路の回路構成、及び
その動作は、例えば、“CMOSVLSI設計の原理”（富沢・
松山監訳，丸善）の１４１頁〜１４４頁に記載されてい
る。
【０００３】この回路は、ゲートにクロック信号ＣＫ１
が入力され、ソースはＶＤＤに、ドレインはノードＶｐ
に接続されているｐＭＯＳトランジスタＭＰ１と、ゲー
トにクロック信号ＣＫ１が入力され、ドレインにノード
Ｖｐが、ソースにノードＶｎを介してｎ形論理部ブロッ
クＮＬＢが接続されているｎＭＯＳトランジスタMN1が
設けられている。また、出力バッファであるインバータ
ＩＮＶ１は、ノードＶｐが入力され、出力ＯＵＴに信号
を出力している。
が入力され、ソースはＶＤＤに、ドレインはノードＶｐ
に接続されているｐＭＯＳトランジスタＭＰ１と、ゲー
トにクロック信号ＣＫ１が入力され、ドレインにノード
Ｖｐが、ソースにノードＶｎを介してｎ形論理部ブロッ
クＮＬＢが接続されているｎＭＯＳトランジスタMN1が
設けられている。また、出力バッファであるインバータ
ＩＮＶ１は、ノードＶｐが入力され、出力ＯＵＴに信号
を出力している。
【０００４】ｎ形論理ブロックＮＬＢは、複数のｎＭＯ
Ｓトランジスタにより構成されており、ｎＭＯＳトラン
ジスタのドレインとソースがお互いに接続されて論理を
構成している。また、ｎ形論理ブロックＮＬＢの最下層
のトランジスタのソースにはグランドが、最上層のトラ
ンジスタのドレインにはノードＶｎが接続され、それぞ
れのｎＭＯＳトランジスタのゲートには入力ＩＮ１〜Ｉ
Ｎｎが接続されている。
Ｓトランジスタにより構成されており、ｎＭＯＳトラン
ジスタのドレインとソースがお互いに接続されて論理を
構成している。また、ｎ形論理ブロックＮＬＢの最下層
のトランジスタのソースにはグランドが、最上層のトラ
ンジスタのドレインにはノードＶｎが接続され、それぞ
れのｎＭＯＳトランジスタのゲートには入力ＩＮ１〜Ｉ
Ｎｎが接続されている。
【０００５】クロックＣＫ１がＬレベルの時、ｎＭＯＳ
トランジスタＭＮ１は非導通になり、ｎ形論理ブロック
ＮＬＢは、ノードＶｐから切り離される。また、ｐＭＯ
ＳトランジスタＭＰ１が導通し、ノードＶｐはＶＤＤに
プリチャージされている。この時、出力ＯＵＴはＬレベ
ルが出力される。この状態は、一般にプリチャージ状態
と呼ばれる。
トランジスタＭＮ１は非導通になり、ｎ形論理ブロック
ＮＬＢは、ノードＶｐから切り離される。また、ｐＭＯ
ＳトランジスタＭＰ１が導通し、ノードＶｐはＶＤＤに
プリチャージされている。この時、出力ＯＵＴはＬレベ
ルが出力される。この状態は、一般にプリチャージ状態
と呼ばれる。
【０００６】ドミノ回路の入力には、ドミノ回路の出力
が接続されるため、プリチャージ状態の時、入力ＩＮ１
〜ＩＮｎには、Ｌレベルが入力され、ｎ形論理ブロック
NLBの全てのトランジスタは非導通になっている。
が接続されるため、プリチャージ状態の時、入力ＩＮ１
〜ＩＮｎには、Ｌレベルが入力され、ｎ形論理ブロック
NLBの全てのトランジスタは非導通になっている。
【０００７】動作時には、ＣＫ１がＨレベルに切り換わ
り、ｐＭＯＳトランジスタＭＰ１が非導通になり、ｎＭ
ＯＳトランジスタＭＮ１が導通し、ノードＶｐがｎ形論
理ブロックＮＬＢと接続される。この時、入力ＩＮ１〜
ＩＮｎはまだＬレベルであり、ノードＶｐは電位ＶＤＤ
を保ちつつ、フローティング状態になっている。ここ
で、前段のドミノ回路が動作し、その出力信号がＬレベ
ルからＨレベルに切り換わる。この時、その出力信号が
入力されているｎ形論理ブロックＮＬＢ内のnMOSトラン
ジスタが導通し、その論理によりｎ形論理ブロックＮＬ
Ｂが導通状態か非導通状態になる。
り、ｐＭＯＳトランジスタＭＰ１が非導通になり、ｎＭ
ＯＳトランジスタＭＮ１が導通し、ノードＶｐがｎ形論
理ブロックＮＬＢと接続される。この時、入力ＩＮ１〜
ＩＮｎはまだＬレベルであり、ノードＶｐは電位ＶＤＤ
を保ちつつ、フローティング状態になっている。ここ
で、前段のドミノ回路が動作し、その出力信号がＬレベ
ルからＨレベルに切り換わる。この時、その出力信号が
入力されているｎ形論理ブロックＮＬＢ内のnMOSトラン
ジスタが導通し、その論理によりｎ形論理ブロックＮＬ
Ｂが導通状態か非導通状態になる。
【０００８】ｎ形論理ブロックＮＬＢが導通する場合、
ノードＶｐの電位が論理ブロックＮＬＢにより引き下げ
られ、出力バッファＩＮＶ１の論理しきい値電位Ｖthよ
り下がると、出力ＯＵＴがＬレベルからＨレベルに切り
換わる。逆に、ｎ形論理ブロックＮＬＢが非導通の場合
には、ノードＶｐはＶＤＤのままフローティング状態に
なり、出力ＯＵＴはＬレベルのままになる。
ノードＶｐの電位が論理ブロックＮＬＢにより引き下げ
られ、出力バッファＩＮＶ１の論理しきい値電位Ｖthよ
り下がると、出力ＯＵＴがＬレベルからＨレベルに切り
換わる。逆に、ｎ形論理ブロックＮＬＢが非導通の場合
には、ノードＶｐはＶＤＤのままフローティング状態に
なり、出力ＯＵＴはＬレベルのままになる。
【０００９】
【発明が解決しようとする課題】ドミノ回路では、動作
時にノードＶｐの電位がＶＤＤから下がり始め、出力バ
ッファのインバータＩＮＶの論理しきい値電位Ｖthより
下がった時に、出力OUTがＬレベルからＨレベルに切り
換わる。このため、プリチャージ時にノードＶｐの電位
が論理しきい値電位Ｖthよりも少し高電位ＶＤＤ２にな
っていれば、動作時には、すぐにノードＶｐの電位が論
理しきい値電位Ｖthより下がることができる。つまり、
動作時の出力ＯＵＴの信号の切り換わりを速くできる。
時にノードＶｐの電位がＶＤＤから下がり始め、出力バ
ッファのインバータＩＮＶの論理しきい値電位Ｖthより
下がった時に、出力OUTがＬレベルからＨレベルに切り
換わる。このため、プリチャージ時にノードＶｐの電位
が論理しきい値電位Ｖthよりも少し高電位ＶＤＤ２にな
っていれば、動作時には、すぐにノードＶｐの電位が論
理しきい値電位Ｖthより下がることができる。つまり、
動作時の出力ＯＵＴの信号の切り換わりを速くできる。
【００１０】しかし、ノードＶｐが電位ＶＤＤ２になっ
ているとインバータＩＮＶ１に貫通電流が流れるため、
常にノードＶｐの電位がＶＤＤ２になっているのは望ま
しくない。このため、動作時の直前にノードＶｐをＶＤ
Ｄ２にする回路が必要である。また、温度，電源電圧，
プロセス等がばらついた場合でも、ＶＤＤ２が論理しき
い値電位Ｖthより下がらないようにする必要がある。
ているとインバータＩＮＶ１に貫通電流が流れるため、
常にノードＶｐの電位がＶＤＤ２になっているのは望ま
しくない。このため、動作時の直前にノードＶｐをＶＤ
Ｄ２にする回路が必要である。また、温度，電源電圧，
プロセス等がばらついた場合でも、ＶＤＤ２が論理しき
い値電位Ｖthより下がらないようにする必要がある。
【００１１】本発明の第１の目的は、動作時の直前に、
出力バッファのゲート電位を論理しきい値電位Ｖthより
も少し高電位ＶＤＤ２にすることにより、高速化を図る
回路形式を提供することにある。
出力バッファのゲート電位を論理しきい値電位Ｖthより
も少し高電位ＶＤＤ２にすることにより、高速化を図る
回路形式を提供することにある。
【００１２】また、本発明の第２の目的は、上記目的１
のＶＤＤ２を、出力バッファの論理しきい値電位の変動
に追従するように補償した回路形式を提供することにあ
る。
のＶＤＤ２を、出力バッファの論理しきい値電位の変動
に追従するように補償した回路形式を提供することにあ
る。
【００１３】
【課題を解決するための手段】上記目的を達成する手段
として、本発明が明示している代表的なものを以下に示
す。
として、本発明が明示している代表的なものを以下に示
す。
【００１４】（１）第１の論理回路と、第１の論理回路
の出力に接続された第２の論理回路とからなる半導体論
理回路で、第１の論理回路にクロック信号を入力し、こ
のクロック信号に基づいて、第１の論理回路の出力を、
ほぼ第２の論理回路の論理しきい値電位になるように制
御する。
の出力に接続された第２の論理回路とからなる半導体論
理回路で、第１の論理回路にクロック信号を入力し、こ
のクロック信号に基づいて、第１の論理回路の出力を、
ほぼ第２の論理回路の論理しきい値電位になるように制
御する。
【００１５】（２）上記手段（１）で、第１の論理回路
が、複数のトランジスタによって構成される論理ブロッ
クＮＬＢ、及び第１のクロック信号ＣＫ１により第１の
論理回路の出力ノードＶｐを電源電圧にプリチャージす
る第１のトランジスタＭＰ１と、第２のクロック信号Ｃ
Ｋ３によりノードＶｐと論理ブロックＮＬＢを接続する
第２のトランジスタＭＮ１と、ノードＶｐに接続され、
第３のクロック信号CK2によりノードＶｐをほぼ第２の
論理回路の論理しきい値電位ＶＤＤ２に引き下げる第３
のトランジスタＭＮ２により構成され、ＭＮ２のソース
電位をグランドに接続し、ＭＮ２とＭＰ１のコンダクタ
ンス比をほぼ１にすることにより上記電位ＶＤＤ２を発
生させる。
が、複数のトランジスタによって構成される論理ブロッ
クＮＬＢ、及び第１のクロック信号ＣＫ１により第１の
論理回路の出力ノードＶｐを電源電圧にプリチャージす
る第１のトランジスタＭＰ１と、第２のクロック信号Ｃ
Ｋ３によりノードＶｐと論理ブロックＮＬＢを接続する
第２のトランジスタＭＮ１と、ノードＶｐに接続され、
第３のクロック信号CK2によりノードＶｐをほぼ第２の
論理回路の論理しきい値電位ＶＤＤ２に引き下げる第３
のトランジスタＭＮ２により構成され、ＭＮ２のソース
電位をグランドに接続し、ＭＮ２とＭＰ１のコンダクタ
ンス比をほぼ１にすることにより上記電位ＶＤＤ２を発
生させる。
【００１６】（３）上記手段（１）で、第１の論理回路
が、複数のトランジスタによって構成される論理ブロッ
クＮＬＢ、及び第１のクロック信号ＣＫ１により第１の
論理回路の出力ノードＶｐを電源電圧にプリチャージす
る第１のトランジスタＭＰ１と、第２のクロック信号Ｃ
Ｋ３によりノードＶｐと論理ブロックＮＬＢを接続する
第２のトランジスタＭＮ１と、第３のクロック信号ＣＫ
２によりノードＶｐをほぼ第２の論理回路の論理しきい
値電位ＶＤＤ２に引き下げる第３のトランジスタＭＮ２
により構成され、ＭＮ２のソース電位に、上記第２の論
理回路と同じ構成，同じサイズ比のダミー論理回路を接
続し、このダミー論理回路を用いて上記電位ＶＤＤ２を
発生させる。
が、複数のトランジスタによって構成される論理ブロッ
クＮＬＢ、及び第１のクロック信号ＣＫ１により第１の
論理回路の出力ノードＶｐを電源電圧にプリチャージす
る第１のトランジスタＭＰ１と、第２のクロック信号Ｃ
Ｋ３によりノードＶｐと論理ブロックＮＬＢを接続する
第２のトランジスタＭＮ１と、第３のクロック信号ＣＫ
２によりノードＶｐをほぼ第２の論理回路の論理しきい
値電位ＶＤＤ２に引き下げる第３のトランジスタＭＮ２
により構成され、ＭＮ２のソース電位に、上記第２の論
理回路と同じ構成，同じサイズ比のダミー論理回路を接
続し、このダミー論理回路を用いて上記電位ＶＤＤ２を
発生させる。
【００１７】上記手段（２）で、動作時の直前に上記ク
ロック信号ＣＫ２を駆動して、上記第３のトランジスタ
ＭＮ２を導通させ、ノードＶｐをほぼ第２の論理回路の
論理しきい値電位ＶＤＤ２に引き下げる。動作時には、
ノードＶｐの電位がすぐに第２の論理回路の論理しきい
値電位を超えるため、第２の論理回路の出力が高速に切
り換わる。
ロック信号ＣＫ２を駆動して、上記第３のトランジスタ
ＭＮ２を導通させ、ノードＶｐをほぼ第２の論理回路の
論理しきい値電位ＶＤＤ２に引き下げる。動作時には、
ノードＶｐの電位がすぐに第２の論理回路の論理しきい
値電位を超えるため、第２の論理回路の出力が高速に切
り換わる。
【００１８】上記手段（３）で、ＶＤＤ２を第２の論理
回路と同じ構成，同じサイズ比のダミー論理回路の入力
と出力を接続して発生させる。この時、上記電位ＶＤＤ
２は、ダミー論理回路の論理しきい値電圧、つまり第２
の論理回路の論理しきい値電圧と同じ値になり、ＶＤＤ
２が第２の論理回路の論理しきい値の変動を追従するよ
うに補償できる。
回路と同じ構成，同じサイズ比のダミー論理回路の入力
と出力を接続して発生させる。この時、上記電位ＶＤＤ
２は、ダミー論理回路の論理しきい値電圧、つまり第２
の論理回路の論理しきい値電圧と同じ値になり、ＶＤＤ
２が第２の論理回路の論理しきい値の変動を追従するよ
うに補償できる。
【００１９】
【発明の実施の形態】図１は本発明の第１の実施例であ
り、動作時の直前に、出力バッファのゲート電位をほぼ
出力バッファの論理しきい値電位にして動作時の遅延時
間を低減したドミノ回路図である。また、図４にこの第
１の実施例の動作波形図を示す。
り、動作時の直前に、出力バッファのゲート電位をほぼ
出力バッファの論理しきい値電位にして動作時の遅延時
間を低減したドミノ回路図である。また、図４にこの第
１の実施例の動作波形図を示す。
【００２０】この回路は、図２の従来のドミノ回路に於
いて、ゲートにクロック信号ＣＫ２が接続され、ソース
にグランド，ドレインにノードＶｐを接続したｎＭＯＳ
トランジスタＭＮ２を新たに設けた回路構成になってい
る。最初、ＣＫ１とＣＫ２を供にＬレベルにすると、Ｍ
Ｎ２が非導通となり、ノードＶｐがＶＤＤにプリチャー
ジされ、出力がＬレベルとなって、従来のドミノ回路の
プリチャージ状態と同じ状態になる。
いて、ゲートにクロック信号ＣＫ２が接続され、ソース
にグランド，ドレインにノードＶｐを接続したｎＭＯＳ
トランジスタＭＮ２を新たに設けた回路構成になってい
る。最初、ＣＫ１とＣＫ２を供にＬレベルにすると、Ｍ
Ｎ２が非導通となり、ノードＶｐがＶＤＤにプリチャー
ジされ、出力がＬレベルとなって、従来のドミノ回路の
プリチャージ状態と同じ状態になる。
【００２１】次に、ＣＫ１をＨレベルに切り換えて動作
状態にする直前に、ＣＫ２をＨレベルに切り換え、ＭＮ
２を導通させる。この時、ＭＮ２によりノードＶｐがグ
ランドに引き下げられる。しかし、この時にはＭＰ１が
導通しており、ＭＰ１とMN2のコンダクタンスの比によ
り、ノードＶｐの電位が決定される。
状態にする直前に、ＣＫ２をＨレベルに切り換え、ＭＮ
２を導通させる。この時、ＭＮ２によりノードＶｐがグ
ランドに引き下げられる。しかし、この時にはＭＰ１が
導通しており、ＭＰ１とMN2のコンダクタンスの比によ
り、ノードＶｐの電位が決定される。
【００２２】今、ＭＰ１とＭＮ２のコンダクタンスの比
を１にすると、ノードＶｐの電位は、ＶＤＤのほぼ半分
の電位になる。電位ＶＤＤ２を、インバータＩＮＶ１の
論理しきい値電位Ｖthよりも少し高電位に設定し、出力
をＬレベルのままに保持しておく。以下、このノードＶ
ｐがインバータＩＮＶ１の論理しきい値電位Ｖthよりも
少し高電位ＶＤＤ２にプリチャージされている状態をHa
lf−ＶＤＤプリチャージ状態と呼ぶ。
を１にすると、ノードＶｐの電位は、ＶＤＤのほぼ半分
の電位になる。電位ＶＤＤ２を、インバータＩＮＶ１の
論理しきい値電位Ｖthよりも少し高電位に設定し、出力
をＬレベルのままに保持しておく。以下、このノードＶ
ｐがインバータＩＮＶ１の論理しきい値電位Ｖthよりも
少し高電位ＶＤＤ２にプリチャージされている状態をHa
lf−ＶＤＤプリチャージ状態と呼ぶ。
【００２３】動作時は、ＣＫ２をＬレベルに切り換えて
ＭＮ２を非導通にし、ＣＫ１をＨレベルに切り換えてＭ
Ｐ１を非導通に、ＭＮ１を導通状態にする。従来のドミ
ノ回路と同様に、入力信号ＩＮ１〜ＩＮｎがＨレベルに
なり、ｎ形論理ブロックNLBが導通して、ノードＶｐの
電位が引き下げられ、ＩＮＶ１の論理しきい値電位Ｖth
より下がると出力が切り換わる。だだし、その直前にノ
ードＶｐがインバータＩＮＶ１の論理しきい値電位Ｖth
より少し高電位ＶＤＤ２にプリチャージされているた
め、ノードＶｐの電位はすぐにＩＮＶ１の論理しきい値
電位Ｖthより下がり、出力ＯＵＴはＬからＨレベルに切
り換わる。このように、クロック信号ＣＫ２により駆動
するトランジスタＭＮ２により、動作時直前にノードＶ
ｐをＩＮＶ１の論理しきい値電位Ｖthよりも少し高電位
ＶＤＤ２にすることにより、動作時の遅延時間を低減す
ることができる。
ＭＮ２を非導通にし、ＣＫ１をＨレベルに切り換えてＭ
Ｐ１を非導通に、ＭＮ１を導通状態にする。従来のドミ
ノ回路と同様に、入力信号ＩＮ１〜ＩＮｎがＨレベルに
なり、ｎ形論理ブロックNLBが導通して、ノードＶｐの
電位が引き下げられ、ＩＮＶ１の論理しきい値電位Ｖth
より下がると出力が切り換わる。だだし、その直前にノ
ードＶｐがインバータＩＮＶ１の論理しきい値電位Ｖth
より少し高電位ＶＤＤ２にプリチャージされているた
め、ノードＶｐの電位はすぐにＩＮＶ１の論理しきい値
電位Ｖthより下がり、出力ＯＵＴはＬからＨレベルに切
り換わる。このように、クロック信号ＣＫ２により駆動
するトランジスタＭＮ２により、動作時直前にノードＶ
ｐをＩＮＶ１の論理しきい値電位Ｖthよりも少し高電位
ＶＤＤ２にすることにより、動作時の遅延時間を低減す
ることができる。
【００２４】図５は本発明の第２の実施例を示した回路
図である。この回路は、第１の実施例のクロック信号Ｃ
Ｋ１を、ノードＶｐをプリチャージするｐＭＯＳトラン
ジスタＭＰ１を駆動するクロック信号ＣＫ３と、ｎ形論
理ブロックＮＬＢとノードＶｐを接続するＭＮ１を駆動
するクロック信号ＣＫ１とに分離した回路構成になって
いる。
図である。この回路は、第１の実施例のクロック信号Ｃ
Ｋ１を、ノードＶｐをプリチャージするｐＭＯＳトラン
ジスタＭＰ１を駆動するクロック信号ＣＫ３と、ｎ形論
理ブロックＮＬＢとノードＶｐを接続するＭＮ１を駆動
するクロック信号ＣＫ１とに分離した回路構成になって
いる。
【００２５】第１の実施例の回路では、Half−ＶＤＤプ
リチャージ状態時に、ＭＰ１とMN2のコンダクタンスの
比により、ノードＶｐの電位をＶＤＤ２（インバータIN
V1の論理しきい値電位Ｖthよりも少し高電位）にしてい
る。この時、ＶＤＤからMP1，ＭＮ２を通ってグランド
に貫通電流が流れている。
リチャージ状態時に、ＭＰ１とMN2のコンダクタンスの
比により、ノードＶｐの電位をＶＤＤ２（インバータIN
V1の論理しきい値電位Ｖthよりも少し高電位）にしてい
る。この時、ＶＤＤからMP1，ＭＮ２を通ってグランド
に貫通電流が流れている。
【００２６】本実施例の回路では、Half−ＶＤＤプリチ
ャージ状態時に、クロックＣＫ３をＨレベルにすること
により、ＭＰ１を非導通に制御して、貫通電流を流さな
いようにできる。この時、ノードＶｐはトランジスタＭ
Ｎ２のみによって、徐々にグランドに引き下げられる。
だだし、ＣＫ２をＨレベルのままにしておくと、ノード
Ｖｐはグランドまで引き下げられるので、ノードＶｐが
ＶＤＤ２になった時点で、ＣＫ２をＬレベルに制御する
必要がある。
ャージ状態時に、クロックＣＫ３をＨレベルにすること
により、ＭＰ１を非導通に制御して、貫通電流を流さな
いようにできる。この時、ノードＶｐはトランジスタＭ
Ｎ２のみによって、徐々にグランドに引き下げられる。
だだし、ＣＫ２をＨレベルのままにしておくと、ノード
Ｖｐはグランドまで引き下げられるので、ノードＶｐが
ＶＤＤ２になった時点で、ＣＫ２をＬレベルに制御する
必要がある。
【００２７】なお、以下で述べる実施例３，４，５，
６，１６で、本実施例のようにクロック信号を分離する
ことにより、貫通電流を流さないという同様の効果が得
られる。
６，１６で、本実施例のようにクロック信号を分離する
ことにより、貫通電流を流さないという同様の効果が得
られる。
【００２８】図６は本発明の第３の実施例を示した回路
図である。この回路は、第１の実施例で、ソースをグラ
ンドに接続し、ドレインとゲートを接続したｎＭＯＳト
ランジスタＭＮ３を設け、そのドレインをＭＮ２のソー
スに接続した回路構成になっている。この回路では、Ｍ
Ｎ２のソース電位は、必ずＭＮ３のしきい値電圧以上の
電位になる。これより、Half−ＶＤＤプリチャージ状態
時に、ノードＶｐがＭＮ３のしきい値電圧以下に低下す
るのを防止することができる。また、ＭＮ３を複数設け
て縦積みにすることにより、この効果を縦積み個数倍に
上げることができる。
図である。この回路は、第１の実施例で、ソースをグラ
ンドに接続し、ドレインとゲートを接続したｎＭＯＳト
ランジスタＭＮ３を設け、そのドレインをＭＮ２のソー
スに接続した回路構成になっている。この回路では、Ｍ
Ｎ２のソース電位は、必ずＭＮ３のしきい値電圧以上の
電位になる。これより、Half−ＶＤＤプリチャージ状態
時に、ノードＶｐがＭＮ３のしきい値電圧以下に低下す
るのを防止することができる。また、ＭＮ３を複数設け
て縦積みにすることにより、この効果を縦積み個数倍に
上げることができる。
【００２９】なお、以下で述べる実施例４，５，６，１
６で、本実施例のようにMN3 を追加することにより同様
の効果が得られる。
６で、本実施例のようにMN3 を追加することにより同様
の効果が得られる。
【００３０】図７は本発明の第４の実施例を示した回路
図である。この回路は、第１の実施例で、ゲートをグラ
ンドに接続し、ソースをＶＤＤに、ドレインをノードＶ
ｐに接続したｐＭＯＳトランジスタＭＰ２を新たに設け
た回路構成になっている。このＭＰ２のコンダクタンス
は、論理ブロックＮＬＢやトランジスタＭＮ２のコンダ
クタンスに比べて十分小さい値にする。
図である。この回路は、第１の実施例で、ゲートをグラ
ンドに接続し、ソースをＶＤＤに、ドレインをノードＶ
ｐに接続したｐＭＯＳトランジスタＭＰ２を新たに設け
た回路構成になっている。このＭＰ２のコンダクタンス
は、論理ブロックＮＬＢやトランジスタＭＮ２のコンダ
クタンスに比べて十分小さい値にする。
【００３１】実施例の１で、動作時に出力がＬレベルを
出力する場合は、ノードＶｐはINV1の論理しきい値電位
Ｖthより少し高電位ＶＤＤ２のまま、フローティング状
態になっている。この時、ノイズによりノードＶｐの電
位が変動しても、電位VDD2に戻らない。この電位が、Ｉ
ＮＶ１の論理しきい値電位よりも下がってしまうと、出
力にＨレベル、つまり間違ったデータが出力されてしま
う。
出力する場合は、ノードＶｐはINV1の論理しきい値電位
Ｖthより少し高電位ＶＤＤ２のまま、フローティング状
態になっている。この時、ノイズによりノードＶｐの電
位が変動しても、電位VDD2に戻らない。この電位が、Ｉ
ＮＶ１の論理しきい値電位よりも下がってしまうと、出
力にＨレベル、つまり間違ったデータが出力されてしま
う。
【００３２】これを防止するため本実施例では、ＭＰ２
によりノードＶｐをＶＤＤに引き上げ、フローティング
状態をなくしている。また、ＭＰ２のコンダクタンス
は、論理ブロックＮＬＢやトランジスタＭＮ２のコンダ
クタンスに比べて十分小さい値に設定するため、ノード
Ｖｐをグランドや電位ＶＤＤ２に引き下げる時の妨げに
はならない。だだし、クロック信号ＣＫ１をＨレベルに
切り換えたあとに入力ＩＮ１〜ＩＮｎが切り換わるまで
のフローティング状態に、ＭＰ２によりノードＶｐがＶ
ＤＤに引き上げられるため、実施例１で述べた、動作時
の直前にノードＶｐをＶＤＤ２にすることによる高速化
の効果がなくなってしまう。このため、入力ＩＮ１〜Ｉ
Ｎｎは、クロック信号ＣＫ１を切り換える前にデータが
確定しているのが望ましい。
によりノードＶｐをＶＤＤに引き上げ、フローティング
状態をなくしている。また、ＭＰ２のコンダクタンス
は、論理ブロックＮＬＢやトランジスタＭＮ２のコンダ
クタンスに比べて十分小さい値に設定するため、ノード
Ｖｐをグランドや電位ＶＤＤ２に引き下げる時の妨げに
はならない。だだし、クロック信号ＣＫ１をＨレベルに
切り換えたあとに入力ＩＮ１〜ＩＮｎが切り換わるまで
のフローティング状態に、ＭＰ２によりノードＶｐがＶ
ＤＤに引き上げられるため、実施例１で述べた、動作時
の直前にノードＶｐをＶＤＤ２にすることによる高速化
の効果がなくなってしまう。このため、入力ＩＮ１〜Ｉ
Ｎｎは、クロック信号ＣＫ１を切り換える前にデータが
確定しているのが望ましい。
【００３３】なお、以下で述べる実施例６，７，８，
９，１２，１３，１６で、本実施例のようにＭＰ２を追
加することにより同様の効果が得られる。
９，１２，１３，１６で、本実施例のようにＭＰ２を追
加することにより同様の効果が得られる。
【００３４】図８は本発明の第５の実施例を示した回路
図である。この回路は、第１の実施例で、ｎ形論理ブロ
ックＮＬＢをＣＭＯＳで構成されたＣＭＯＳ形論理ブロ
ックＣＬＢに置き換え、ＣＬＢとノードＶｐの間に、ゲ
ートにクロック信号ＣＫ１の相補信号を接続したｐＭＯ
ＳトランジスタＭＰ２を追加した回路構成になってい
る。この回路では、動作時には、ＣＬＢ内のｐＭＯＳト
ランジスタにより、ノードＶｐのフローティング状態を
ＶＤＤに引き上げる。これにより、第４の実施例と同様
の効果が得られる。
図である。この回路は、第１の実施例で、ｎ形論理ブロ
ックＮＬＢをＣＭＯＳで構成されたＣＭＯＳ形論理ブロ
ックＣＬＢに置き換え、ＣＬＢとノードＶｐの間に、ゲ
ートにクロック信号ＣＫ１の相補信号を接続したｐＭＯ
ＳトランジスタＭＰ２を追加した回路構成になってい
る。この回路では、動作時には、ＣＬＢ内のｐＭＯＳト
ランジスタにより、ノードＶｐのフローティング状態を
ＶＤＤに引き上げる。これにより、第４の実施例と同様
の効果が得られる。
【００３５】ノードＶｐをＶＤＤまで引き上げる必要が
ないならば、ｐＭＯＳトランジスタＭＰ２は省いても良
い。この場合、ノードＶｐはＶＤＤからＭＮ１のしきい
値電圧だけ下がった電位まで引き上げられる。
ないならば、ｐＭＯＳトランジスタＭＰ２は省いても良
い。この場合、ノードＶｐはＶＤＤからＭＮ１のしきい
値電圧だけ下がった電位まで引き上げられる。
【００３６】なお、以下で述べる実施例６，７，８，
９，１２，１３，１６で、本実施例のようにｎ形論理ブ
ロックＮＬＢをＣＭＯＳ形論理ブロックＣＬＢに置き換
えることにより同様の効果が得られる。
９，１２，１３，１６で、本実施例のようにｎ形論理ブ
ロックＮＬＢをＣＭＯＳ形論理ブロックＣＬＢに置き換
えることにより同様の効果が得られる。
【００３７】図９は第４と第５の実施例の動作波形図を
示す。
示す。
【００３８】図１０は本発明の第６の実施例を示す回路
図である。この回路は、第１の実施例で、ゲートにクロ
ック信号ＣＫ２を接続し、ドレインをＶＤＤに接続した
nMOSトランジスタＭＮ３と、ゲートを出力ＯＵＴに接続
し、ドレインをＭＮ３のソースに接続し、ソースにノー
ドＶｐを接続したｎＭＯＳトランジスタＭＮ４を新たに
設けた回路構成になっている。
図である。この回路は、第１の実施例で、ゲートにクロ
ック信号ＣＫ２を接続し、ドレインをＶＤＤに接続した
nMOSトランジスタＭＮ３と、ゲートを出力ＯＵＴに接続
し、ドレインをＭＮ３のソースに接続し、ソースにノー
ドＶｐを接続したｎＭＯＳトランジスタＭＮ４を新たに
設けた回路構成になっている。
【００３９】Half−ＶＤＤプリチャージ状態の時、ＣＫ
２がＨレベル、ノードＶｐがVDD2（ＩＮＶ１の論理しき
い値Ｖthよりも少し高電位）に、出力ＯＵＴがＬレベル
になっており、ＭＮ３は導通、ＭＮ４は非導通になって
いる。今、温度，電源電圧，プロセスのばらつきなどに
より、ＶＤＤ２がＩＮＶ１の論理しきい値電位Ｖthより
下がってしまった場合、出力がＨレベルに切り換わって
しまう。この時、出力ＯＵＴを入力しているＭＮ３が導
通し、ノードＶｐを高電位側に引き上げ，出力をＬレベ
ル側に引き下げる働きをする。このように、ＭＮ３とＭ
Ｎ４によって出力ＯＵＴからの帰還をかけて、ＶＤＤ２
の変動を小さくするようにしている。なお、Half−ＶＤ
Ｄプリチャージ状態以外のときは、ＣＫ２がＬレベルで
あり、ＭＮ３が非導通になって、この帰還回路は動作し
ない。
２がＨレベル、ノードＶｐがVDD2（ＩＮＶ１の論理しき
い値Ｖthよりも少し高電位）に、出力ＯＵＴがＬレベル
になっており、ＭＮ３は導通、ＭＮ４は非導通になって
いる。今、温度，電源電圧，プロセスのばらつきなどに
より、ＶＤＤ２がＩＮＶ１の論理しきい値電位Ｖthより
下がってしまった場合、出力がＨレベルに切り換わって
しまう。この時、出力ＯＵＴを入力しているＭＮ３が導
通し、ノードＶｐを高電位側に引き上げ，出力をＬレベ
ル側に引き下げる働きをする。このように、ＭＮ３とＭ
Ｎ４によって出力ＯＵＴからの帰還をかけて、ＶＤＤ２
の変動を小さくするようにしている。なお、Half−ＶＤ
Ｄプリチャージ状態以外のときは、ＣＫ２がＬレベルで
あり、ＭＮ３が非導通になって、この帰還回路は動作し
ない。
【００４０】図１１は本発明の第７の実施例を示す回路
図である。この回路は、図２の従来のドミノ回路で、Ｍ
Ｐ１とノードＶｐの間に、ゲートにクロック信号ＣＫ２
を接続したｐＭＯＳトランジスタＭＰ３を挿入してい
る。また、入力にノードＶｐを接続した、ＩＮＶ１と同
じ回路構成，サイズ比のインバータＩＮＶ２を設け、ソ
ースにノードＶｐを接続し、ゲートにクロック信号ＣＫ
２を接続したｎＭＯＳトランジスタＭＮ２のドレイン
と、ソースにノードＶｐを接続し、ゲートにＣＫ２の相
補信号を接続したｐＭＯＳトランジスタＭＰ２のドレイ
ンを、ＩＮＶ２の出力に接続した回路構成になってい
る。
図である。この回路は、図２の従来のドミノ回路で、Ｍ
Ｐ１とノードＶｐの間に、ゲートにクロック信号ＣＫ２
を接続したｐＭＯＳトランジスタＭＰ３を挿入してい
る。また、入力にノードＶｐを接続した、ＩＮＶ１と同
じ回路構成，サイズ比のインバータＩＮＶ２を設け、ソ
ースにノードＶｐを接続し、ゲートにクロック信号ＣＫ
２を接続したｎＭＯＳトランジスタＭＮ２のドレイン
と、ソースにノードＶｐを接続し、ゲートにＣＫ２の相
補信号を接続したｐＭＯＳトランジスタＭＰ２のドレイ
ンを、ＩＮＶ２の出力に接続した回路構成になってい
る。
【００４１】この回路は、Half−ＶＤＤプリチャージ状
態以外のときは、ＣＫ２はＬレベルであり、ＭＰ３が導
通、ＭＰ２，ＭＮ２が非導通状態になっており、従来の
ドミノ回路と同じ動作をする。Half−ＶＤＤプリチャー
ジ状態時は、ＣＫ２がＨレベル，ＣＫ２の相補信号がＬ
レベルになり、ＭＰ３は非導通になって、プリチャージ
を行うＭＰ１がノードＶｐから切り離される。また、Ｍ
Ｎ２とＭＰ２が導通し、ノードＶｐはＩＮＶ２の出力に
接続される。つまり、インバータＩＮＶ２の入力と出力
が共通にノードＶｐに接続された状態になり、ノードＶ
ｐの電位VDD2は、ＩＮＶ２の論理しきい値電位になる。
態以外のときは、ＣＫ２はＬレベルであり、ＭＰ３が導
通、ＭＰ２，ＭＮ２が非導通状態になっており、従来の
ドミノ回路と同じ動作をする。Half−ＶＤＤプリチャー
ジ状態時は、ＣＫ２がＨレベル，ＣＫ２の相補信号がＬ
レベルになり、ＭＰ３は非導通になって、プリチャージ
を行うＭＰ１がノードＶｐから切り離される。また、Ｍ
Ｎ２とＭＰ２が導通し、ノードＶｐはＩＮＶ２の出力に
接続される。つまり、インバータＩＮＶ２の入力と出力
が共通にノードＶｐに接続された状態になり、ノードＶ
ｐの電位VDD2は、ＩＮＶ２の論理しきい値電位になる。
【００４２】ＩＮＶ２の回路構成，サイズ比はＩＮＶ１
と同じであるため、ＩＮＶ２の論理しきい値電位はＩＮ
Ｖ１の論理しきい値電位とほぼ同じ値である。これよ
り、Half−ＶＤＤプリチャージ状態の電位ＶＤＤ２は、
ＩＮＶ１の論理しきい値電位とほぼ同じ値になる。よっ
て、ＶＤＤ２がＩＮＶ１の論理しきい値の変動に追従す
るように補償できる。
と同じであるため、ＩＮＶ２の論理しきい値電位はＩＮ
Ｖ１の論理しきい値電位とほぼ同じ値である。これよ
り、Half−ＶＤＤプリチャージ状態の電位ＶＤＤ２は、
ＩＮＶ１の論理しきい値電位とほぼ同じ値になる。よっ
て、ＶＤＤ２がＩＮＶ１の論理しきい値の変動に追従す
るように補償できる。
【００４３】図１２は本発明の第８の実施例を示す回路
図である。この回路は、図１１の第７の実施例で、イン
バータＩＮＶ２の入力をノードＶｐから切り離し、出力
と入力を接続した構成になっている。この回路は、常に
インバータＩＮＶ２の入力と出力を接続してＩＮＶ２の
論理しきい値電位を発生させ、Half−ＶＤＤプリチャー
ジ時に、ＭＰ２とＭＮ２を導通させて、ノードＶｐをＩ
ＮＶ１の論理しきい値電位にしている。
図である。この回路は、図１１の第７の実施例で、イン
バータＩＮＶ２の入力をノードＶｐから切り離し、出力
と入力を接続した構成になっている。この回路は、常に
インバータＩＮＶ２の入力と出力を接続してＩＮＶ２の
論理しきい値電位を発生させ、Half−ＶＤＤプリチャー
ジ時に、ＭＰ２とＭＮ２を導通させて、ノードＶｐをＩ
ＮＶ１の論理しきい値電位にしている。
【００４４】この回路は、第７の実施例に比べてノード
Ｖｐの寄生容量がＩＮＶ２のゲート容量の分だけ小さ
い。よって、第７の実施例に比べて高速化できる。ただ
し、ＩＮＶ２には、常に貫通電流が流れており、第７の
実施例に比べて、消費電力は大きい。
Ｖｐの寄生容量がＩＮＶ２のゲート容量の分だけ小さ
い。よって、第７の実施例に比べて高速化できる。ただ
し、ＩＮＶ２には、常に貫通電流が流れており、第７の
実施例に比べて、消費電力は大きい。
【００４５】図１３は本発明の第９の実施例を示す回路
図である。この回路は、第８の実施例の論理回路を複数
個配置し、それぞれのＩＮＶ２を共通化した回路構成に
なっている。この回路は、第８の実施例で、常に貫通電
流が流れているＩＮＶ２の個数を共通化して１個にした
ため、第８の実施例に比べて消費電力が小さい利点があ
る。また、レイアウト面積も低減できる利点がある。
図である。この回路は、第８の実施例の論理回路を複数
個配置し、それぞれのＩＮＶ２を共通化した回路構成に
なっている。この回路は、第８の実施例で、常に貫通電
流が流れているＩＮＶ２の個数を共通化して１個にした
ため、第８の実施例に比べて消費電力が小さい利点があ
る。また、レイアウト面積も低減できる利点がある。
【００４６】図１４は本発明の第１０の実施例を示す回
路図であり、一般のＣＭＯＳゲートにHalf−ＶＤＤプリ
チャージの機能を適用した回路構成を示した図である。
この回路は、ゲートにクロック信号ＣＫ２が接続されて
いるｐＭＯＳトランジスタＭＰ１と、ゲートにＣＫ２の
相補信号が接続されているｎＭＯＳトランジスタＭＮ１
を介してＣＭＯＳの論理ブロックＣＬＢの出力が、ノー
ドＶｐに接続されている。また、入力にノードＶｐを接
続したインバータＩＮＶ２を設け、その出力を、ゲート
にクロック信号ＣＫ２が接続されているｎＭＯＳトラン
ジスタMN2と、ゲートにＣＫ２の相補信号が接続されて
いるｐＭＯＳトランジスタＭＰ２を介してノードＶｐに
接続している回路構成になっている。
路図であり、一般のＣＭＯＳゲートにHalf−ＶＤＤプリ
チャージの機能を適用した回路構成を示した図である。
この回路は、ゲートにクロック信号ＣＫ２が接続されて
いるｐＭＯＳトランジスタＭＰ１と、ゲートにＣＫ２の
相補信号が接続されているｎＭＯＳトランジスタＭＮ１
を介してＣＭＯＳの論理ブロックＣＬＢの出力が、ノー
ドＶｐに接続されている。また、入力にノードＶｐを接
続したインバータＩＮＶ２を設け、その出力を、ゲート
にクロック信号ＣＫ２が接続されているｎＭＯＳトラン
ジスタMN2と、ゲートにＣＫ２の相補信号が接続されて
いるｐＭＯＳトランジスタＭＰ２を介してノードＶｐに
接続している回路構成になっている。
【００４７】この回路は、クロック信号ＣＫ２がＬレベ
ルのときは、ＭＰ１とＭＮ１が導通，ＭＰ２とＭＮ２が
非導通であり、ＣＬＢとＩＮＶ１によって構成されたス
タティック動作のＣＭＯＳ論理ゲートと等価である。Ｃ
Ｋ２がＨレベルになると、ＭＰ１，ＭＮ１が非導通にな
り、論理ブロックＣＬＢはノードＶｐと切り離される。
また、ＭＰ２とＭＮ２が導通し、ノードＶｐにインバー
タＩＮＶ２の入力と出力が共通に接続された状態にな
る。この時、ノードＶｐは、第７の実施例と同様に、イ
ンバータＩＮＶ１の論理しきい値電位を補償した電位に
なる。このように、通常はＣＭＯＳ論理ゲートとして動
作し、切り換え動作の直前にHalf−VDDプリチャージ状
態になる。
ルのときは、ＭＰ１とＭＮ１が導通，ＭＰ２とＭＮ２が
非導通であり、ＣＬＢとＩＮＶ１によって構成されたス
タティック動作のＣＭＯＳ論理ゲートと等価である。Ｃ
Ｋ２がＨレベルになると、ＭＰ１，ＭＮ１が非導通にな
り、論理ブロックＣＬＢはノードＶｐと切り離される。
また、ＭＰ２とＭＮ２が導通し、ノードＶｐにインバー
タＩＮＶ２の入力と出力が共通に接続された状態にな
る。この時、ノードＶｐは、第７の実施例と同様に、イ
ンバータＩＮＶ１の論理しきい値電位を補償した電位に
なる。このように、通常はＣＭＯＳ論理ゲートとして動
作し、切り換え動作の直前にHalf−VDDプリチャージ状
態になる。
【００４８】図１５は本発明の第１１の実施例を示す回
路図である。この回路は、第１０の実施例で、インバー
タＩＮＶ２を除き、ＭＰ２とＭＮ２のソースに電位ＶＤ
Ｄ２を発生する電源を接続した回路構成になっている。
この回路は、実施例１０で、ＶＤＤ２の発生回路である
ＩＮＶ２を電源ＶＤＤ２に置き換えることにより、ゲー
ト内のトランジスタ数を低減している。
路図である。この回路は、第１０の実施例で、インバー
タＩＮＶ２を除き、ＭＰ２とＭＮ２のソースに電位ＶＤ
Ｄ２を発生する電源を接続した回路構成になっている。
この回路は、実施例１０で、ＶＤＤ２の発生回路である
ＩＮＶ２を電源ＶＤＤ２に置き換えることにより、ゲー
ト内のトランジスタ数を低減している。
【００４９】図１６は本発明の第１２の実施例を示す回
路図である。この回路は、第６の実施例のノードＶｐの
下がりすぎを防止する帰還回路を第７の実施例に付加し
た回路構成になっている。だだし、実施例６のｎＭＯＳ
トランジスタＭＮ３を、ゲートにクロック信号ＣＫ２の
相補信号を接続したｐＭＯＳトランジスタＭＰ４に置き
換えている。ｎＭＯＳトランジスタを使用した場合は、
そのトランジスタのしきい値電圧以上に、ノードＶｐが
上昇しない。しかし、これを上記のようにpMOSトランジ
スタに置き換えると、ノードＶｐをＶＤＤまで変化させ
ることができる。
路図である。この回路は、第６の実施例のノードＶｐの
下がりすぎを防止する帰還回路を第７の実施例に付加し
た回路構成になっている。だだし、実施例６のｎＭＯＳ
トランジスタＭＮ３を、ゲートにクロック信号ＣＫ２の
相補信号を接続したｐＭＯＳトランジスタＭＰ４に置き
換えている。ｎＭＯＳトランジスタを使用した場合は、
そのトランジスタのしきい値電圧以上に、ノードＶｐが
上昇しない。しかし、これを上記のようにpMOSトランジ
スタに置き換えると、ノードＶｐをＶＤＤまで変化させ
ることができる。
【００５０】図１７は本発明の第１３の実施例を示す回
路図である。この回路は、第１２の実施例で、ＩＮＶ２
の出力とノードＶｐの接続／切り離しを行うトランジス
タＭＰ２と、ノードＶｐの下がりすぎ防止用帰還回路の
オン／オフを行うトランジスタＭＰ４を、図１７のＭＰ
２によって共通化している。また、ＭＮ３のドレインを
ＶＤＤに、ソースをＩＮＶ２の出力に接続している。こ
れより、この回路は、第１２の実施例に比べて、トラン
ジスタ数を削減できる利点がある。
路図である。この回路は、第１２の実施例で、ＩＮＶ２
の出力とノードＶｐの接続／切り離しを行うトランジス
タＭＰ２と、ノードＶｐの下がりすぎ防止用帰還回路の
オン／オフを行うトランジスタＭＰ４を、図１７のＭＰ
２によって共通化している。また、ＭＮ３のドレインを
ＶＤＤに、ソースをＩＮＶ２の出力に接続している。こ
れより、この回路は、第１２の実施例に比べて、トラン
ジスタ数を削減できる利点がある。
【００５１】図１８は本発明の第１４の実施例を示す回
路図であり、実施例１のクロック信号ＣＫ１，ＣＫ２を
発生する回路の構成例を示している。この回路は、ある
クロック信号ＣＫと、ＣＫが遅延段ＩＮＶＡ1 〜ＩＮＶ
Ａ2nを通過した信号ＣＫＤ１を入力し、クロック信号Ｃ
Ｋ２を出力するＮＯＲゲートＮＯＲ１と、ＣＫが遅延段
ＩＮＶＢを通過した信号ＣＫＤ２と、ＣＫＤ２が遅延段
INVC1〜INVC2m+1 を通過した信号ＣＫＤ３を入力し、ク
ロック信号ＣＫ１を出力するＮＯＲゲートNOR2により構
成されている。
路図であり、実施例１のクロック信号ＣＫ１，ＣＫ２を
発生する回路の構成例を示している。この回路は、ある
クロック信号ＣＫと、ＣＫが遅延段ＩＮＶＡ1 〜ＩＮＶ
Ａ2nを通過した信号ＣＫＤ１を入力し、クロック信号Ｃ
Ｋ２を出力するＮＯＲゲートＮＯＲ１と、ＣＫが遅延段
ＩＮＶＢを通過した信号ＣＫＤ２と、ＣＫＤ２が遅延段
INVC1〜INVC2m+1 を通過した信号ＣＫＤ３を入力し、ク
ロック信号ＣＫ１を出力するＮＯＲゲートNOR2により構
成されている。
【００５２】図１９にこの回路の動作波形を示す。この
回路で、クロック信号ＣＫ１は、ＣＫＤ２がＨからＬレ
ベルに切り換わるタイミングにＬからＨレベルに切り換
わり、ＣＫＤ３がＬからＨレベルに切り換わるタイミン
グにＨからＬに切り換わる。このＣＫ１のパルス幅は、
遅延段ＩＮＶＣ1〜ＩＮＶＣ2m+1 の遅延時間の和とな
る。また、クロック信号ＣＫ２は、ＣＫＤ１がＨからＬ
レベルに切り換わるタイミングにＬからＨレベルに切り
換わり、ＣＫがＬからＨレベルに切り換わるタイミング
にＨからＬに切り換わる。
回路で、クロック信号ＣＫ１は、ＣＫＤ２がＨからＬレ
ベルに切り換わるタイミングにＬからＨレベルに切り換
わり、ＣＫＤ３がＬからＨレベルに切り換わるタイミン
グにＨからＬに切り換わる。このＣＫ１のパルス幅は、
遅延段ＩＮＶＣ1〜ＩＮＶＣ2m+1 の遅延時間の和とな
る。また、クロック信号ＣＫ２は、ＣＫＤ１がＨからＬ
レベルに切り換わるタイミングにＬからＨレベルに切り
換わり、ＣＫがＬからＨレベルに切り換わるタイミング
にＨからＬに切り換わる。
【００５３】ここで、ＣＫＤ２は、ＣＫが遅延段ＩＮＶ
Ｂを通過した信号であるため、CK1がＬからＨに切り換
わるタイミングは、ＣＫ２がＨからＬに切り換わるタイ
ミングから遅延段ＩＮＶＢの遅延時間だけ遅れたタイミ
ングとなる。よって、ＣＫ１により実施例１のトランジ
スタＭＰ１をオフするタイミングと、ＣＫ２により実施
例１のトランジスタＭＮ２をオフするタイミングをほぼ
同じにできる。
Ｂを通過した信号であるため、CK1がＬからＨに切り換
わるタイミングは、ＣＫ２がＨからＬに切り換わるタイ
ミングから遅延段ＩＮＶＢの遅延時間だけ遅れたタイミ
ングとなる。よって、ＣＫ１により実施例１のトランジ
スタＭＰ１をオフするタイミングと、ＣＫ２により実施
例１のトランジスタＭＮ２をオフするタイミングをほぼ
同じにできる。
【００５４】図２０は本発明の第１５の実施例を示す回
路図であり、実施例１のクロック信号ＣＫ１，ＣＫ２を
発生する回路の他の構成例を示している。この回路は、
あるクロック信号ＣＫが遅延段ＩＮＶＡ1 〜ＩＮＶＡ2n
を通過した信号ＣＫＤ１と、ＣＫが遅延段ＩＮＶＢ1と
ＩＮＶＢ2を通過した信号ＣＫＤ３を入力し、クロック
信号ＣＫ２を出力するＮＯＲゲートＮＯＲ１と、ＣＫが
遅延段ＩＮＶＢ１を通過した信号ＣＫＤ２と、ＣＫＤ２
が遅延段ＩＮＶＣ1〜ＩＮＶＣ2m+1 を通過した信号ＣＫ
Ｄ４を入力し、クロック信号ＣＫ１を出力するＮＯＲゲ
ートＮＯＲ２により構成されている。
路図であり、実施例１のクロック信号ＣＫ１，ＣＫ２を
発生する回路の他の構成例を示している。この回路は、
あるクロック信号ＣＫが遅延段ＩＮＶＡ1 〜ＩＮＶＡ2n
を通過した信号ＣＫＤ１と、ＣＫが遅延段ＩＮＶＢ1と
ＩＮＶＢ2を通過した信号ＣＫＤ３を入力し、クロック
信号ＣＫ２を出力するＮＯＲゲートＮＯＲ１と、ＣＫが
遅延段ＩＮＶＢ１を通過した信号ＣＫＤ２と、ＣＫＤ２
が遅延段ＩＮＶＣ1〜ＩＮＶＣ2m+1 を通過した信号ＣＫ
Ｄ４を入力し、クロック信号ＣＫ１を出力するＮＯＲゲ
ートＮＯＲ２により構成されている。
【００５５】図２１にこの回路の動作波形図を示す。こ
の回路は、第１４の実施例と同様に、ＣＫ１により実施
例１のトランジスタＭＰ１をオフするタイミングと、Ｃ
Ｋ２により実施例１のトランジスタＭＮ２をオフするタ
イミングをほぼ同じにできる。だだし、この回路は、第
１４の実施例で、ＮＯＲ１に入力するクロック信号ＣＫ
をＩＮＶＢ1とＩＮＶＢ2の遅延時間だけ遅らせた構成に
なっている。これより、第１４の実施例とは逆に、ＣＫ
１がＬからＨに切り換わってから遅延段ＩＮＶＢ2 の遅
延時間だけ遅れたタイミングに、ＣＫ２がＨからＬに切
り換わる。
の回路は、第１４の実施例と同様に、ＣＫ１により実施
例１のトランジスタＭＰ１をオフするタイミングと、Ｃ
Ｋ２により実施例１のトランジスタＭＮ２をオフするタ
イミングをほぼ同じにできる。だだし、この回路は、第
１４の実施例で、ＮＯＲ１に入力するクロック信号ＣＫ
をＩＮＶＢ1とＩＮＶＢ2の遅延時間だけ遅らせた構成に
なっている。これより、第１４の実施例とは逆に、ＣＫ
１がＬからＨに切り換わってから遅延段ＩＮＶＢ2 の遅
延時間だけ遅れたタイミングに、ＣＫ２がＨからＬに切
り換わる。
【００５６】図２２は本発明の第１６の実施例を示す回
路図である。この回路は、第１の実施例で、出力バッフ
ァのインバータＩＮＶ１を他の論理ゲートにした場合の
回路構成例を示している。この実施例では、２入力のＮ
ＡＮＤゲートの場合を示している。なお、本発明の実施
例２〜１３でも、同様に、出力バッファのインバータＩ
ＮＶ１を他の論理ゲートにした回路構成にできる。
路図である。この回路は、第１の実施例で、出力バッフ
ァのインバータＩＮＶ１を他の論理ゲートにした場合の
回路構成例を示している。この実施例では、２入力のＮ
ＡＮＤゲートの場合を示している。なお、本発明の実施
例２〜１３でも、同様に、出力バッファのインバータＩ
ＮＶ１を他の論理ゲートにした回路構成にできる。
【００５７】
【発明の効果】本発明によれば、動作直前に出力バッフ
ァのゲート電位をほぼ出力バッファの論理しきい値にで
きるので、動作時の出力信号の切り換わりを高速化でき
る。
ァのゲート電位をほぼ出力バッファの論理しきい値にで
きるので、動作時の出力信号の切り換わりを高速化でき
る。
【図１】本発明の第１の実施例のドミノ回路の回路図。
【図２】従来のドミノ回路図。
【図３】図２の従来例の動作波形図。
【図４】本発明の第１の実施例の動作波形図。
【図５】本発明の第２の実施例であり、第１の実施例の
ＭＰ１に貫通電流が流れるのを防止した回路図。
ＭＰ１に貫通電流が流れるのを防止した回路図。
【図６】本発明の第３の実施例であり、第１の実施例に
電位ＶＤＤ２の下がりすぎを防止するトランジスタを付
加した回路図。
電位ＶＤＤ２の下がりすぎを防止するトランジスタを付
加した回路図。
【図７】本発明の第４の実施例であり、第１の実施例に
フローティング防止用のpMOSを付加した回路図。
フローティング防止用のpMOSを付加した回路図。
【図８】本発明の第５の実施例であり、第１の実施例の
ｎ形論理ブロックをＣＭＯＳ形論理ブロックに置き換え
ることにより、フローティングを防止した回路図。
ｎ形論理ブロックをＣＭＯＳ形論理ブロックに置き換え
ることにより、フローティングを防止した回路図。
【図９】本発明の第４，５の実施例の動作波形図。
【図１０】本発明の第６の実施例であり、第１の実施例
にＶＤＤ２の下がりすぎを防止する帰還回路を付加した
回路図。
にＶＤＤ２の下がりすぎを防止する帰還回路を付加した
回路図。
【図１１】本発明の第７の実施例であり、第１の実施例
で、電位ＶＤＤ２が出力バッファの論理しきい値を補償
するようにした回路図。
で、電位ＶＤＤ２が出力バッファの論理しきい値を補償
するようにした回路図。
【図１２】本発明の第８の実施例であり、第７の実施例
のＶＤＤ２発生回路をノードＶｐから分離した回路図。
のＶＤＤ２発生回路をノードＶｐから分離した回路図。
【図１３】本発明の第９の実施例であり、第８の実施例
で、複数のゲートのVDD2発生回路を共通化した回路図。
で、複数のゲートのVDD2発生回路を共通化した回路図。
【図１４】本発明の第１０の実施例であり、ＣＭＯＳ論
理ゲートにHalf−ＶＤＤプリチャージ機能を適用した回
路図。
理ゲートにHalf−ＶＤＤプリチャージ機能を適用した回
路図。
【図１５】本発明の第１１の実施例であり、第１０の実
施例で、ＶＤＤ２発生回路を電源に置き換えた場合の回
路図。
施例で、ＶＤＤ２発生回路を電源に置き換えた場合の回
路図。
【図１６】本発明の第１２の実施例であり、第７の実施
例にＶＤＤ２の下がりすぎを防止する帰還回路を付加し
た回路図。
例にＶＤＤ２の下がりすぎを防止する帰還回路を付加し
た回路図。
【図１７】本発明の第１３の実施例であり、第１２の実
施例で、帰還回路のオン／オフを制御するトランジスタ
を削除した回路図。
施例で、帰還回路のオン／オフを制御するトランジスタ
を削除した回路図。
【図１８】本発明の第１４の実施例であり、実施例１の
ＣＫ１，ＣＫ２の発生回路図。
ＣＫ１，ＣＫ２の発生回路図。
【図１９】本発明の第１４の実施例の動作波形図。
【図２０】本発明の第１５の実施例であり、実施例１の
ＣＫ１，ＣＫ２の発生回路図。
ＣＫ１，ＣＫ２の発生回路図。
【図２１】本発明の第１５の実施例の動作波形図。
【図２２】本発明の第１６の実施例であり、第１の実施
例の出力バッファＩＮＶ１をNANDゲートにした場合の回
路図。
例の出力バッファＩＮＶ１をNANDゲートにした場合の回
路図。
ＮＬＢ…ｎ形論理ブロック、ＣＬＢ…ＣＭＯＳ形論理ブ
ロック、ＩＮＶ１，ＩＮＶ２…インバータ、ＮＯＲ１，
ＮＯＲ２…ＮＯＲ形論理ゲート、ＮＡＮＤ…ＮＡＮＤ形
論理ゲート。
ロック、ＩＮＶ１，ＩＮＶ２…インバータ、ＮＯＲ１，
ＮＯＲ２…ＮＯＲ形論理ゲート、ＮＡＮＤ…ＮＡＮＤ形
論理ゲート。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山崎 枢 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 金子 憲二 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (7)
- 【請求項１】第１の論理回路と、上記第１の論理回路の
出力に接続された第２の論理回路からなる半導体論理回
路において、上記第１の論理回路にクロック信号を入力
し、上記クロック信号に基づいて、上記第１の論理回路
の出力を、ほぼ上記第２の論理回路の論理しきい値電位
になるように制御したことを特徴とする半導体論理回
路。 - 【請求項２】上記第１の論理回路が、複数のトランジス
タによって構成される論理ブロック、及び第１のクロッ
ク信号により上記第１の論理回路のノードを電源電圧に
プリチャージする第１のトランジスタと、第２のクロッ
ク信号によりノードと論理ブロックを接続する第２のト
ランジスタと、ノードに接続され、第３のクロック信号
によりノードをほぼ上記第２の論理回路の論理しきい値
電位に引き下げる第３のトランジスタにより構成される
請求項１に記載の半導体論理回路。 - 【請求項３】上記第１の論理回路が、複数のトランジス
タによって構成される論理ブロック、及び第１のクロッ
ク信号により上記第１の論理回路のノードを電源電圧に
プリチャージする第１のトランジスタと、第２のクロッ
ク信号によりノードと論理ブロックを接続する第２のト
ランジスタと、ノードに接続され、第３のクロック信号
によりノードをほぼ第２の論理回路の論理しきい値電位
に引き下げる第３のトランジスタにより構成され、上記
第３のトランジスタのソース電位をグランドに接続し、
上記第３のトランジスタと上記第１のトランジスタのコ
ンダクタンス比をほぼ１にすることにより上記論理しき
い値電位を発生させる請求項１に記載の半導体論理回
路。 - 【請求項４】上記第１の論理回路が、複数のトランジス
タによって構成される論理ブロック、及び第１のクロッ
ク信号により上記第１の論理回路のノードＶｐを電源電
圧にプリチャージする第１のトランジスタＭＰ１と、第
２のクロック信号によりノードと論理ブロックを接続す
る第２のトランジスタと、第３のクロック信号によりノ
ードをほぼ第２の論理回路の論理しきい値電位に引き下
げる第３のトランジスタにより構成され、上記第３のト
ランジスタのソースに、上記第２の論理回路と同じ構
成，同じサイズ比のダミー論理回路を接続し、上記ダミ
ー論理回路を用いて上記論理しきい値電位を発生させる
請求項１に記載の半導体論理回路。 - 【請求項５】上記第１の論理回路が、複数のトランジス
タによって構成される論理ブロック、及び第１のクロッ
ク信号により上記第１の論理回路のノードと上記論理ブ
ロックを接続する第１のトランジスタと、ノードに接続
され、上記第１のクロック信号によりノードをほぼ第２
の論理回路の論理しきい値電位に引き下げる第２のトラ
ンジスタにより構成される請求項１に記載の半導体論理
回路。 - 【請求項６】上記第１の論理回路が、複数のトランジス
タによって構成される論理ブロック、及び第１のクロッ
ク信号により上記第１の論理回路のノードと論理ブロッ
クを接続する第１のトランジスタと、ノードに接続さ
れ、上記第１のクロック信号によりノードをほぼ第２の
論理回路の論理しきい値電位に引き下げる第２のトラン
ジスタにより構成され、上記第２のトランジスタのソー
スに、上記第２の論理回路と同じ構成，同じサイズ比の
ダミー論理回路を接続し、このダミー論理回路を用いて
上記論理しきい値電位を発生させる請求項１に記載の半
導体論理回路。 - 【請求項７】請求項２に記載の上記第１のクロック信号
と、上記第３のクロック信号を同一のクロック信号から
発生し、上記第１のクロック信号で上記第１のトランジ
スタをオフするタイミングと、上記第３のクロック信号
で上記第３のトランジスタをオフするタイミングをほぼ
同じにした半導体論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8034578A JPH09232942A (ja) | 1996-02-22 | 1996-02-22 | 半導体論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8034578A JPH09232942A (ja) | 1996-02-22 | 1996-02-22 | 半導体論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232942A true JPH09232942A (ja) | 1997-09-05 |
Family
ID=12418216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8034578A Pending JPH09232942A (ja) | 1996-02-22 | 1996-02-22 | 半導体論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09232942A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19854994B4 (de) * | 1998-11-23 | 2004-03-11 | Gustat, Hans, Dr. | Getaktete Logigschaltung |
| JP2013009368A (ja) * | 2011-05-26 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 分周回路、及び分周回路を用いた半導体装置 |
| JP2016131373A (ja) * | 2011-05-06 | 2016-07-21 | 株式会社半導体エネルギー研究所 | 記憶装置 |
| JP2016226045A (ja) * | 2011-05-19 | 2016-12-28 | 株式会社半導体エネルギー研究所 | 演算回路 |
| JP2018107815A (ja) * | 2011-05-19 | 2018-07-05 | 株式会社半導体エネルギー研究所 | 集積回路 |
-
1996
- 1996-02-22 JP JP8034578A patent/JPH09232942A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19854994B4 (de) * | 1998-11-23 | 2004-03-11 | Gustat, Hans, Dr. | Getaktete Logigschaltung |
| JP2016131373A (ja) * | 2011-05-06 | 2016-07-21 | 株式会社半導体エネルギー研究所 | 記憶装置 |
| JP2016226045A (ja) * | 2011-05-19 | 2016-12-28 | 株式会社半導体エネルギー研究所 | 演算回路 |
| JP2018107815A (ja) * | 2011-05-19 | 2018-07-05 | 株式会社半導体エネルギー研究所 | 集積回路 |
| US10090333B2 (en) | 2011-05-19 | 2018-10-02 | Semiconductor Energy Laboratory Co., Ltd. | Arithmetic circuit and method of driving the same |
| JP2013009368A (ja) * | 2011-05-26 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 分周回路、及び分周回路を用いた半導体装置 |
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