JP5013074B2 - 半導体集積回路装置 - Google Patents

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Description

本発明は、トリミング情報を記憶し、データ線プリチャージ完了後にトリミング情報の読出し動作をする不揮発性メモリ回路を含む半導体集積回路装置に関する。
不揮発性メモリ回路は、ＲＯＭ（read only memory）として知られている。
この技術分野において周知のように、ＲＯＭ（read only memory）は、内容の書込みが半導体メーカでの製造工程で行われるマスクＲＯＭと、ユーザが電気的にプログラムを書き込むことができるプログラマブルＲＯＭ（ＰＲＯＭ）とに大別される。
マスクＲＯＭは、原理的には半導体メモリのなかで最も安価に製造できる。このため、マスクＲＯＭとしてメモリ容量が大きな品種が製品化されている。これに対して、プログラマブルＲＯＭは、プログラムの書込みがユーザの手元でできるという特徴がある。プログラマブルＲＯＭは、ユーザが一度だけプログラムのできる狭義のＰＲＯＭと、電気的にプログラムし、紫外線等で消去が可能なＥＰＲＯＭ（erasable and programmable ＲＯＭ）と、電気的に消去可能なＥＥＰＲＯＭ（electrically erasable programmable ＲＯＭ）とに分類される。
ＥＰＲＯＭでは、ユーザがプログラムできる上、紫外線を照射してデータを全て消去し再書込みができる。紫外線消去用のガラス窓を必要とするため、ＥＰＲＯＭは、通常、セラミック・パッケージに入っている。狭義のＰＲＯＭとしてＯＴＰ（one time programmable ＲＯＭ）がある。ＯＴＰは、それに内蔵されている半導体チップがＥＰＲＯＭと同じだが、パッケージに窓がないため紫外線で消去できない。ユーザは通常のＥＰＲＯＭプログラマを使って、ＯＴＰの各メモリ・セルに一度だけ情報を書き込むことができる。ＯＴＰのコストはマスクＲＯＭより高くＥＰＲＯＭよりは安い。ＥＥＰＲＯＭの一種にフラッシュＥＥＰＲＯＭがある。フラッシュＥＥＰＲＯＭは、フラッシュメモリとも呼ばれ、書き換え可能な読出し専用メモリであるＰＲＯＭのうち、電気的に全ビット内容（ブロック単位も可能）を消して、内容を書き直せるものをいう。
ＥＥＰＲＯＭでは、データの書込み時に高い電圧（例えば、１８Ｖ）を発生させる必要がある。そのため、チャージポンプ回路、電圧昇圧回路が必要になる。一方、この技術分野において周知のように、不揮発性メモリ（ＲＯＭ）からデータを読み出すには、実際にデータを読み出す前に、不揮発性メモリのデータ線をプリチャージすることが必要である。
また、ＥＥＰＲＯＭの構造にはいくつかのタイプがあり、フローティングゲート型ＥＥＰＲＯＭとＭＯＮＯＳ型ＥＥＰＲＯＭとに大別される。フローティングゲート型ＥＥＰＲＯＭでは、フローティング（浮遊）ゲートの上に制御ゲートを重ねた２重構造のゲート電極を備えたトランジスタを使う。制御ゲートに高電圧を印加することで基板から電荷をフローティングゲートに注入し、保持する。これに対して、ＭＯＮＯＳ型ＥＥＰＲＯＭでは、ＭＯＮＯＳ（金属／酸化膜／窒化膜／酸化膜／シリコン）構造のゲートを備えたトランジスタを使う。酸化膜／窒化膜／酸化膜（トンネル酸化膜）構造に存在している捕獲準位に電荷を注入し、保持する。ＭＯＮＯＳ型ＥＥＰＲＯＭは、フローティング型ＥＥＰＲＯＭに比べ、製造プロセスが簡単で書き換え電圧が低い。尚、ＭＯＮＯＳとは、金属（Metal）−酸化膜（Oxide）−窒化膜（Nitride）−酸化膜（Oxide）−半導体（Semiconductor）の頭文字を取った名称である（例えば、特許文献１参照）。
以下、図１（Ａ）、（Ｂ）を参照して、特許文献１に記載されているＭＯＮＯＳ型ＥＥＰＲＯＭについて説明する。主要な構成要素であるＭＯＮＯＳトランジスタはｎ型半導体であるシリコン基板の表面の一部に作られたｐウェル上に形成されている。ドレインとソースに相当する電極領域はｎ＋型半導体でｐウェルの中に設けられている。ＭＯＮＯＳトランジスタのゲートの構造は普通のトランジスタのそれと異なっており、ｐウェルの表面に設けられたトンネル酸化膜Ｏ１、その上に設けられたシリコン窒化膜Ｎ、更にその上のトップ酸化膜Ｏ２の三層で構成されたゲート絶縁膜構造を持っている。このような構造のゲート絶縁膜の上に、ポリシリコンのゲート電極Ｍが設けられている。また、ＭＯＮＯＳトランジスタのｐウェルとドレインとソースにはそれぞれ第一電極Ｐ１、第二電極Ｐ２及び第三電極Ｐ３が設けられており、これらの電極が周辺の回路に接続されてＥＥＰＲＯＭを構成している。
このような構造を持つＭＯＮＯＳ型のＥＥＰＲＯＭにデータを書込むときは、ゲート電極Ｍを基準電位にして第一電極Ｐ１に−８ボルトないし−１１ボルトの書換え電圧を供給する。これにより、電子がｐウェルからトンネル酸化膜Ｏ１を貫通してシリコン窒化膜Ｎに移動し、窒化膜Ｎ中および窒化膜Ｎとトップ酸化膜Ｏ２の界面に滞留する。この結果、ＭＯＮＯＳトランジスタのしきい値電圧が大きくなりトランジスタは不導通性向になる。この書込み時にはその他の電極Ｐ２、Ｐ３の電位は重要ではないが、普通は基準電位に保つようにするのが適当である。
一方、データを消去するときは第一電極Ｐ１を基準電位にしてゲート電極Ｍに−８ボルトないし−１１ボルトの書換え電圧を供給する。これによりゲート絶縁膜中に滞留していた電子がｐウェルに移動してＭＯＮＯＳトランジスタのしきい値電圧が小さくなり、トランジスタはディプレッション特性を示して導通性向になる。この時にもその他の電極の電位は基準電位に保つようにするのが普通である。
ＭＯＮＯＳ型のＥＥＰＲＯＭからのデータの読出しは、図１（Ｂ）の回路図に示されるように、ＭＯＮＯＳトランジスタに普通のエンハンスメント型のＭＯＳトランジスタを直列接続し、二つのトランジスタを同時にオンにして電源電圧を分割することによって行われる。この時、ＭＯＮＯＳトランジスタのゲート電極Ｍと第二電極Ｐ２およびＭＯＮＯＳトランジスタの第一電極Ｐ１は基準電位に接続され、ＭＯＳトランジスタのゲートＧとＭＯＳトランジスタのソース電極Ｐ４には２．５ボルトないし６．５ボルトの電源電圧が供給される。ＭＯＮＯＳトランジスタの第三電極Ｐ３とＭＯＳトランジスタのドレインとは接続されて電圧分割点をなし、ＭＯＮＯＳトランジスタにデータが書込まれているときには出力信号レベルはＨレベルとなり、データが書込まれていないときはＬレベルとなる。
半導体集積回路チップとして、ＥＥＰＲＯＭとアナログ部とを含むものが知られている。半導体集積回路チップは、例えば、水晶発振器の発振周波数を温度に依存せずに安定させるための温度補償用回路として使用される。すなわち、水晶振動子は、温度依存性のある発振周波数を持つので、水晶振動子を上記アナログ部に接続して、アナログ部によって水晶振動子の発振周波数を温度補償する。この場合、ＥＥＰＲＯＭからアナログ部へトリミング情報（調整情報）が供給され、アナログ部は、このトリミング情報で表されるトリミング値に基づいて、水晶振動子の発振周波数を温度補償する。この例の場合、ＥＥＰＲＯＭはトリミング情報を記憶しているので、トリミングメモリと呼ばれる。半導体集積回路チップは、単に、チップとも呼ばれる。また、この例の場合、水晶発振器が製品であり、チップ内のアナログ部がトリミング情報に基づいてトリミングされる回路である。このような温度補償を必要とする製品は、水晶発振器にのみ限定される訳ではなく、他には、例えば、発振器を内蔵したＡ／Ｄ変換器やＤ／Ａ変換器、内部電源回路などが挙げられる。
図２を参照して、従来のＥＥＰＲＯＭモジュール（不揮発性メモリ回路）１０について説明する。ＥＥＰＲＯＭモジュール１０は、メモリマット１２を有する。メモリマット１２は、メモリセルが２次元に行列配置されたメモリセル・アレイである。メモリマット１２にはセンスラッチプリチャージＭＯＳ１４が接続されている。
ＥＥＰＲＯＭモジュール１０は、アドレスバス１６とデータバス１８とを有する。アドレスバス１６はＸデコーダ２０およびワードドライバ２２を介してメモリマット１２に接続されている。データバス１８はＹスイッチ２４を介してセンスラッチプリチャージＭＯＳ１４に接続されている。アドレスバス１６は、Ｙデコーダ２６を介してＹスイッチ２４に接続されている。
ＥＥＰＲＯＭモジュール１０は、昇圧回路２８とパワーオンリセット回路３０と制御回路３２とを更に有する。パワーオンリセット回路３０は制御回路３２に接続されている。制御回路３２はアドレスバス１６とデータバス１８に接続されている。制御回路３２は、入出力インターフェース制御とアドレスバス／データバスレジスタ制御とリード／ライト制御とを行う。
このような構成のＥＥＰＲＯＭモジュール１０は、大容量タイプが主流であるので、モジュール面積に占める割合はメモリマット１２が最も高く、その周辺回路部（メモリマット１２を除く部分）はモジュールサイズに余り影響しない。例えば、ＥＥＰＲＯＭモジュール１０の記憶容量が６４ｋビットの場合、メモリマット１２の占有率は８０％であるのに対して、周辺回路部の占有率は２０％である。
一方、上述した温度補償を必要とする製品は、電源投入後直ちに動作を開始する。このような製品（すなわち、チップ内のアナログ部）に対してトリミング情報を設定する場合、製品が動作を開始する前にトリミングメモリからトリミング情報の読出しを完了させ、トリミング情報で表されるトリミング値を有効にしなければならない。
そのため従来においては、パワーオンリセット回路３０が動作した後、チップのリセットを完了する前に内蔵発振器（外部発振器）からのクロック入力及び専用の制御回路３２により、内蔵メモリ（トリミングメモリ）に保持されたトリミング情報の読出し処理を行い、トリミング情報が有効になった後、チップのリセットを解除している。換言すれば、チップのリセット期間を延ばして対応している。
図３に従来のＥＥＰＲＯＭモジュール（半導体集積回路装置）１０を示す。図３に示すＥＥＰＲＯＭモジュール１０では、図２に示すＥＥＰＲＯＭモジュール１０においてパワーオンリードに必要な部分のみを抜粋してある。
ＥＥＰＲＯＭモジュール１０は、トリミング情報を記憶するトリミングメモリ３４と、パワーオンリセット回路３０と、内蔵発振器３６と、カウンタ３８と、制御回路３２とを有する。
図３に示すトリミングメモリ３４は、図２におけるメモリマット１２、センスラッチプリチャージＭＯＳ１４、Ｙスイッチ２４、Ｘデコーダ２０、およびワードドライバ２２の組み合わせに相当する。トリミングメモリ３４には、トリミング情報に基づいてトリミングされる回路４０が接続されている。
パワーオンリセット回路３０は、電源投入に応答して動作を開始して、パワーオンリセット信号を出力し、制御回路３２（チップ内のフリップフロップ、ラッチ）をリセットする。内蔵発振器３６は内部クロック信号を発振する。カウンタ３８は内部クロック信号に同期してカウント動作を行い、カウント値を出力する。制御回路３２は、パワーオンリセット信号に基づき、内部クロック信号に同期して、内部カウント値を参照して、チップのリセット制御、メモリのセレクト制御、およびデータ線プリチャージ制御を行う。
図４は、図３に示した従来のＥＥＰＲＯＭモジュール（半導体集積回路装置）１０におけるデータ読出しの動作を説明するためのタイムチャート（波形図）である。図４において、第１行目は電源電圧（Ｖcc）の波形を示し、第２行目はチップのリセット信号の波形を示し、第３行目はパワーオンリセット信号の波形を示し、第４行目は内部クロック信号の波形を示し、第５行目はメモリセレクト信号の波形を示し、第６行目はデータ線プリチャージ信号の波形を示す。
先ず、時刻ｔ１で電源が投入されたとする。これにより、この時刻ｔ１から電源電圧(Vcc)は徐々に上昇すると共に、チップのリセット信号も徐々に上昇する。
時刻ｔ１から所定時間経過した時刻ｔ２になると、パワーオンリセット回路３０が動作を開始して、パワーオンリセット信号の電圧レベルが徐々に上昇していく。
時刻ｔ１から所定時間が経過した時点ｔ３(或いは、パワーオンリセット信号の電圧レベルが所定の電圧に達した時点ｔ３)で、パワーオンリセット回路３０は、パワーオンリセット信号を零電圧にする。換言すれば、時刻ｔ３で、パワーオンリセット信号がハイレベルからロウレベルに遷移する。すなわち、パワーオンリセットが解除される。このパワーオンリセット信号の立下りに応答して、制御回路３２はトリミングメモリ３４に対してメモリセレクト信号をロウレベルからハイレベルに遷移すると同時に、内蔵発振器３６から内蔵クロック信号を受ける。
時刻ｔ４で、制御回路３２は、データ線プリチャージ信号をハイレベルからロウレベルに遷移する。これにより、トリミングメモリ３４のデータ線プリチャージが行われる。
データ線プリチャージ信号がロウレベルからハイレベルに遷移した時点ｔ５から、制御回路３２は内部クロックに同期してトリミングメモリ３４からのトリミング情報の読出しを開始する。トリミング情報の読出しが終了した時点ｔ６で、制御回路３２はメモリセレクト信号をハイレベルからロウレベルに遷移する。
そして、時刻ｔ７で、制御回路３２は、チップのリセット信号をハイレベルからロウレベルに遷移して、チップのリセットを解除する。これにより、トリミング情報で表されるトリミング値が有効となる。
次に、図２に加えて図５をも参照して、従来のＥＥＰＲＯＭモジュール（不揮発性メモリ回路）１０の動作について説明する。図５は、図２に示した従来のＥＥＰＲＯＭモジュール１０のメモリマット１２に使用されるメモリセルを示す回路図である。
最初に、ＥＥＰＲＯＭモジュール１０からデータを読出しロードする場合の動作（電源投入時のトリミングメモリ３４の読出し動作）について説明する。
先ず、制御回路３２は、ＭＯＮＯＳゲートを０Ｖにすると共に、メモリセルウェル、ソース線を０Ｖにする。次に、制御回路３２は、データ線をＶccレベルにプリチャージする。一定時間経過後（プリチャージが完了後）、制御回路３２は、データ線をフローティングにする。制御回路３２は、メモリ選択ゲートをＶcc（オン）にする。
ここで、ＭＯＮＯＳゲートが０Ｖのとき、消去後のＭＯＮＯＳトランジスタがオン状態であるため、データ線のレベルがＶccから０Ｖに変化する。すなわち、メモリデータが“０”である。一方、ＭＯＮＯＳゲートが０Ｖのとき、書込み後のＭＯＮＯＳトランジスタはオフ状態であるため、データ線のレベル（Ｖcc）を維持する。すなわち、メモリデータが“１”である。
一定時間経過後（メモリデータの読出し完了後）、制御回路３２は、データ線の情報をラッチに取り込む。制御回路３２は、メモリ選択ゲートを０Ｖ（オフ）にする。
次に、ＥＥＰＲＯＭモジュール１０の書換え動作（消去／書込み）について説明する。従来のＥＥＰＲＯＭモジュール１０の場合、全メモリのメモリウェルが共通なため、メモリデータの書換え処理はワード線単位となる。すなわち、同一ワード線上の全メモリを消去し（“０”を書き込み）、“１”データを書き込むメモリの“１”の書込み（“０”データを書き込むメモリは状態を保持）の一連の処理が必要となる。
先ず、制御回路３２は、メモリデータのラッチを行う。すなわち、バイト単位での書き換えを可能とするため、制御回路３２は、同一ワード線上の全メモリデータをラッチに取り込む（消去処理により同一ワード線上の全メモリに“０”データが書き込まれてしまうため、書き込む前にメモリデータを取っておく）必要がある。
次に、制御回路３２は、データ入出力端子より供給される、メモリを書き換えるデータをバイト単位でラッチに書き込む。この時、上記メモリデータのラッチで書き込まれたラッチデータの一部が書き換えられる（上書きされる）。
次に、制御回路３２は、同一ワード線上の全メモリを消去する（“０”を書き込む）。詳述すると、制御回路３２は、メモリ選択ゲートをＶccレベルにする（オンする）。制御回路３２は、ＭＯＮＯＳゲートをＶcc−１３Ｖにする。制御回路３２は、ソース線をＶcc−１．５Ｖにする。制御回路３２はメモリセルウェルをＶcc−１．５Ｖにする。制御回路３２は上記の状態を４ｍ秒維持する。これにより、同一ワード線上の全メモリが消去される。
次に、制御回路３２は消去処理を終了する。詳述すると、制御回路３２はメモリ選択ゲートを０Ｖにする（オフする）。制御回路３２はＭＯＮＯＳゲートを０Ｖにする。制御回路３２はソース線を０Ｖにする。制御回路３２はメモリセルウェルを０Ｖにする。制御回路３２は上記の状態を１ｍ秒維持する。これにより、同一ワード線上の全メモリセルがスタンバイ状態に戻される。
次に、制御回路３２は、“１”データを書き込むべきメモリセルに“１”データを書き込む。
制御回路３２が“１”データをメモリセルに書込むとする。この場合、制御回路３２はメモリ選択ゲートをＶccレベルにする（オンする）。制御回路３２はＭＯＮＯＳゲートをＶccレベルにする。データラッチのデータにより“１”データを書き込むべきメモリセルのデータ線、ソース線をＶcc−１３Ｖにする。制御回路３２は上記の状態を４ｍ秒維持する。これにより、“１”を書き込むべきメモリセルに“１”データが書き込まれる。
制御回路３２が“１”データをメモリセルに書き込まないとする。換言すれば、制御回路３２が“０”データをメモリセルに保持するとする。この場合、制御回路３２はメモリ選択ゲートをＶccレベルにする（オンする）。制御回路３２はＭＯＮＯＳゲートをＶccレベルにする。データラッチのデータにより“０”データを保持するメモリセルのデータ線をＶcc−１．５Ｖ、ソース線をフローティングにする。制御回路３２は上記の状態を４ｍ秒維持する。これにより、“１”を書き込まないメモリセルに“０”データが保持される。
そして、制御回路３２は消去処理を終了する。すなわち、制御回路３２はメモリ選択ゲートを０Ｖにする（オフする）。制御回路３２はＭＯＮＯＳゲートを０Ｖにする。制御回路３２はソース線を０Ｖにする。制御回路３２はメモリセルウェルを０Ｖにする。制御回路３２は上記の状態を１ｍ秒維持する。これにより、同一ワード線上の全メモリセルがスタンバイ状態に戻される。
ＷＯ９３／１１５０９
しかしながら、図３に示す従来のＥＥＰＲＯＭモジュール（半導体集積回路装置）１０は、パワーオンリセットが解除されてからトリミングメモリ３４の読出し処理を行うため、チップのリセット期間が長くなってしまう。その結果、電源投入後、直ちにトリミング値を有効にしなければならない製品に対して従来のＥＥＰＲＯＭモジュール１０を適用することは困難である。
また、従来のＥＥＰＲＯＭモジュール（半導体集積回路装置）１０は、トリミングメモリ３４の読出し処理のために、内蔵発振器３６(または外部クロックを入力するための外部入力端子)、カウンタ３８、制御回路３２が必要である。その結果、チップ面積が増加するため、チップサイズに余裕がない製品に対して従来のＥＥＰＲＯＭモジュール１０を適用することは困難である。
さらに、パワーオンリセット回路３０は過渡時の電源電圧の傾きに依存して特性がバラツクという問題もある。
したがって、本発明の課題は、チップのリセット期間(時間)を短縮することができる半導体集積回路装置を提供することにある。
本発明の他の課題は、モジュールサイズを小さくすることができる半導体集積回路装置を提供することにある。
本発明のもっと他の課題は、過渡時の電源電圧の傾きに対する特性バラツキを低減することができる半導体集積回路装置を提供することにある。
本発明によれば、トリミング情報を記憶し、データ線プリチャージ完了後に前記トリミング情報の読出し動作をする不揮発性メモリ（７６）と、電源投入に応答して動作を開始して前記不揮発性メモリの制御回路をリセットするパワーオンリセット回路（６４；６４Ａ）とを有する半導体集積回路装置であって、前記電源投入に応答して動作を開始し、データ線プリチャージ動作を行うパワーオンプリチャージ回路（６６；６６Ａ）を有し、前記パワーオンリセット回路（６４；６４Ａ）は、前記電源投入から第１の所定時間（Ｔ１）が経過した時点で電圧レベルの切換りを示すリセット解除信号を出力する第１のＣＲ動作回路（６４２）を有し、前記パワーオンプリチャージ回路（６６；６６Ａ）は、前記電源投入から第２の所定時間（Ｔ２）が経過した時点で電圧レベルの切換りを示すプリチャージ完了信号を出力する第２のＣＲ動作回路（６６２）を有し、前記第１の所定時間（Ｔ１）は前記第２の所定時間（Ｔ２）よりも長く、前記パワーオンリセット回路（６４）は、前記電源投入に応答して、過渡時の電源電圧が第１の所定の電圧に達した段階で別のリセット解除信号を出力する第１のＤＣ動作回路（６４４）と、前記第１のＣＲ動作回路（６４２）の出力信号と前記第１のＤＣ動作回路（６４４）の出力信号とを論理演算して、リセット信号を出力する第１の論理回路（６４６）とを更に有し、前記パワーオンプリチャージ回路（６６）は、前記電源投入に応答して、前記過渡時の電源電圧が第２の所定の電圧に達した段階で別のプリチャージ完了信号を出力する第２のＤＣ動作回路（６６４）と、前記第２のＣＲ動作回路（６６２）の出力信号と前記第２のＤＣ動作回路（６６４）の出力信号とを論理演算して、データ線プリチャージ信号を出力する第２の論理回路（６６６）とを更に有し、前記第１の所定の電圧は前記第２の所定の電圧よりも高いことを特徴とする半導体集積回路装置（５０）が得られる。
上記本発明に係る半導体集積回路装置（５０）において、前記第１のＣＲ動作回路（６４２）の時定数は、前記第２のＣＲ動作回路（６６２）の時定数よりも大きい。前記第１のＣＲ動作回路（６４２）および前記第２のＣＲ動作回路（６６２）は同種の回路素子で構成されていることが好ましい。
尚、上記括弧内の符号は、本発明の理解を容易にするために付したものであり、一例にすぎず、これらに限定されないのは勿論である。
本発明では、電源投入に応答して動作を開始して不揮発性メモリのデータ線をプリチャージするパワーオンプリチャージ回路を備えているので、電源投入後、直ちに不揮発性メモリからトリミング情報の読出しが可能となり、チップのリセット期間(時間)を短縮することができ、モジュールサイズを低減することができる。
本発明では、１ビットのＥＥＰＲＯＭメモリセルブロック内に、メモリモジュールの動作に最低限必要なシリアル転送、データラッチ、リード／消去／書込みの切替機能と、メモリセルとを備える。本発明では、メモリ機能が１ビット単位で完全に独立しているため、共通で使用する周辺回路部は、パワーオンリセット回路とパワーオンプリチャージ回路とのみとなる。
図６を参照して、本発明の第１の実施の形態に係る不揮発性メモリ回路５０について説明する。図示の不揮発性メモリ回路５０は、第１乃至第Ｎのメモリセルブロック５０−１、５０−２、・・・、５０−Ｎ（Ｎは２以上の整数）を有する。図示の例では、Ｎは５２である。
不揮発性メモリ回路５０は、電源オン時に第１乃至第５２のメモリセルブロック５０−１〜５０−５２をリセットするパワーオンリセット回路６４と、電源オン時に第１乃至第５２のメモリセルブロック５０−１〜５０−５２のデータ線をプリチャージするパワーオンプリチャージ回路６６とを有する。
第１乃至第５２のメモリセルブロック５０−１〜５０−５２は、それぞれ、１ビットのデータを記憶するための第１乃至第５２のメモリセル５１−１、５１−２、・・・、５１−５２を有する。第１乃至第５２のメモリセルブロック５０−１〜５０−５２は、それぞれ、第１乃至第５２のメモリセル５１−１〜５１−５２に対応する第１乃至第５２のデータラッチ回路５２−１、５２−２、・・・、５２−５２を有する。不揮発性メモリ回路５０のライト（消去／書込み）時には、第１乃至第５２のデータラッチ回路５２−１〜５２−５２は、それぞれ、第１乃至第５２のメモリセル５１−１〜５１−５２に対する動作モード情報を保持する。一方、不揮発性メモリ回路５０のロード（読出し）時には、第１乃至第５２のデータラッチ回路５２−１〜５２−５２は、それぞれ、第１乃至第５２のメモリセル５１−１〜５２−５２から読み出されたデータを保持する。
第１乃至第５２のメモリセルブロック５０−１〜５０−５２は、第１乃至第５２のメモリセル５１−１〜５１−５２にそれぞれ対応する第１乃至第５２の消去／書込み制御回路５３−１、５３−２、・・・、５３−５２を有する。不揮発性メモリ回路５０のライト（消去／書込み）時、第１乃至第５２の消去／書込み制御回路５３−１〜５３−５２は、第１乃至第５２のデータラッチ回路５２−１〜５２−５２にそれぞれ保持された動作モード情報に基づいて、後述するように、第１乃至第５２のメモリセル５１−１〜５１−５２に対して各々１ビットのデータの消去・書込みの動作切替を行う。
第１乃至第５２のメモリセルブロック５０−１〜５０−５２は、第１乃至第５２のメモリセル５１−１〜５１−５２にそれぞれ対応する第１乃至第５２の入出力制御回路５４−１、５４−２、・・・、５４−５２を有する。第１乃至第５２の入出力制御回路５４−１〜５４−５２は、それぞれ、第１乃至第５２のメモリセル５１−１〜５１−５２に対する入出力を制御する。詳述すると、不揮発性メモリ回路５０のロード（読出し）時には、第１乃至第５２の入出力制御回路５４−１〜５４−５２は、それぞれ、第１乃至第５２のメモリセル５１−１〜５１−５２から読み出されたデータを第１乃至第５２のデータラッチ回路５２−１〜５２−５２に出力するように制御する。
従って、第１乃至第５２の消去/書込み制御回路５３−１〜５３−５２と第１乃至第５２の入出力制御回路５４−１〜５４−５２の組み合わせは、ロード時には第１乃至第５２のメモリセル５１−１〜５１−５２に対して各々１ビットのデータの読出しを行い、ライト時には上記動作モード情報に基づいて消去・書込みの動作切替を行う第１乃至第５２の切替回路として働く。
不揮発性メモリ回路５０はシリアルインタフェース制御回路６８を有する。シリアルインタフェース制御回路６８は、シリアルクロック入力端子ＳＣＬＫから供給されるシリアルクロック信号に同期して、第１乃至第５２の入出力制御回路５４−１〜５４−５２を制御する。
すなわち、第１乃至第５２の入出力制御回路５４−１〜５４−５２は、シリアルインタフェース制御回路６８と協働して、第１乃至第５２のメモリセル５１−１〜５１−５２に入力すべきデータをシリアル転送する第１乃至第５２のシリアル転送手段として働く。
また、不揮発性メモリ回路５０は、データ消去および書込みのための電圧を印加する電圧印加端子Ｖppを持つ。この電圧印加端子Ｖppに印加された電圧は、第１乃至第５２の消去／書込み制御回路５３−１〜５３−５２に供給される。
このように、本実施の形態に係る不揮発性メモリ回路５０では、１ビットのメモリセルブロック５０−１〜５０−５２内に周辺回路機能を収めている。これにより、不揮発性メモリ回路５０のモジュール面積をメモリ容量に比例して増減することができる。また、不揮発性メモリ回路５０は、全メモリ一括選択方式を採用しているので、メモリアドレスの指定が不要である。その結果、図２に示す従来の不揮発性メモリ回路１０において必要であった、アドレスバス１６、アドレスレジスタ、ＸＹデコーダ２０、２６、ワードドライバ２２、Ｙスイッチ２４及びそれに係わる制御論理を削除することができる。また、不揮発性メモリ回路５０は、全メモリ一括選択方式により、全メモリデータをリードする時間も短くすることができる。その結果、電源投入後、パワーオンリセット回路６４が動作してから解除されるまでの短い時間で、全メモリデータのロード（メモリリード→レジスタへ転送→データ出力）が可能となる。
また、本実施の形態に係る不揮発性メモリ回路５０では、複数のメモリセルを一箇所に纏める従来のメモリマット方式を廃止し、メモリセル５１−１〜５１−５２を１ビット単位で別々に配置しているので、全メモリ一括で消去および書込みが可能である。このように、全メモリ一括で消去及び書込みを可能にしたことと、メモリセルブロック５０−１〜５０−５２内のデータラッチ回路５２−１〜５２−５２に保持されたデータラッチ情報により消去／書込みの切替を可能にしている。その結果、不揮発性メモリ回路５０では、消去／書込み処理は消去／書込み電圧印加端子Ｖppへの電圧印加のみで可能となる。これにより、ライトタイミングを生成する制御論理及び内蔵発振器３６を削除することができる。
さらに、本実施の形態に係る不揮発性メモリ回路５０においては、メモリセルブロック５０−１〜５０−５２がビット単位でメモリ機能が独立しているため、レイアウト設計は、必要なビット数分メモリセルブロックを組み合わせ、パワーオンリセット回路６４とパワーオンプリチャージ回路６６とを付加するだけで設計することができる。即ち、容易に且つ短期にレイアウト設計が可能である。例えば、メモリセルブロック５０−１〜５０−５２をビット単位でバラバラに配置することも可能である。
図７に、図６の不揮発性メモリ回路５０で使用される、第１及び第２のメモリセル５１−１および５１−２を示す。第１及び第２のメモリセル５１−１および５１−２の各々は、ＭＯＮＯＳトランジスタで構成されている。
図６に加えて図７をも参照して、不揮発性メモリ回路５０の動作について説明する。最初に、電源投入時のトリミングメモリの読出し時の動作について説明する。
制御回路（図示せず）は、ＭＯＮＯＳゲートを０Ｖにする。と同時に、制御回路は、メモリセルウェル、ソース線を０Ｖにする。パワーオンプリチャージ回路６６は、データ線をＶccレベルにプリチャージする。一定時間経過後（プリチャージが完了後）、制御回路はデータ線をフローティングにする。
ここで、ＭＯＮＯＳゲートが０Ｖの時、消去後のＭＯＮＯＳトランジスタはオン状態である。その為、消去後のＭＯＮＯＳトランジスタのデータ線のレベルがＶccから０Ｖに変化する。すなわち、消去後のＭＯＮＯＳトランジスタのデータは“０”である。一方、ＭＯＮＯＳゲートが０Ｖの時、書込後のＭＯＮＯＳトランジスタはオフ状態である。その為、書込後のＭＯＮＯＳトランジスタは、そのデータ線のレベル（Ｖcc）を維持する。すなわち、書込後のＭＯＮＯＳトランジスタのデータの“１”である。
一定時間経過後（メモリデータの読出し完了後）、第１乃至第５２の入出力制御回路５４−１〜５４−５２は、第１乃至第５２のメモリセル５１−１〜５１−５２のデータ線の情報をそれぞれ第１乃至第５２のデータラッチ回路５２−１〜５２−５２に取り込む。
次に、トリミングメモリの書換え（消去／書込み）動作について説明する。本発明の不揮発性メモリ回路（ＥＥＰＲＯＭモジュール）５０の場合、図７に示されるように、メモリセルウェルが１ビット単位で分割している。その為、メモリデータの書換え処理については、“０”データの書込み（消去）／“１”データの書込みが一括して処理することが可能である。
データ入出力端子ＤＩＯより供給されたデータに基づいて、第１乃至第５２の入出力制御回路５４−１〜５４−５２は、第１乃至第５２のメモリセル５１−１〜５１−５２に書き込むべきデータ（書換データ、動作モード情報）をそれぞれ第１乃至第５２のデータラッチ回路５２−１〜５２−５２に書き込む。このデータラッチ回路へのデータラッチは、本例（第１の実施の形態）では全ビット単位で行われるが、後述する変形例（第２の実施の形態、第３の実施の形態）ではバイト単位で行われる。この時、上記ロード動作（電源投入時のトリミングメモリの読出し）で書き込まれたラッチデータの一部が書き換えられる（上書きされる）。
次に、消去／書込みについて説明する。先ず、“０”データを書き込むべきメモリセルを消去する（“０”を書き込む）場合について説明する。この場合、データラッチのデータにより、ＭＯＮＯＳゲートをＶcc−１３Ｖにすると共にソース線をＶccにする。これにより、“０”を書き込むべきメモリセルが消去される。外部よりＶｐｐレベルを４ｍ秒印加しこの状態を維持する。次に、“１”データを書き込むべきメモリセルに“１”を書き込む場合について説明する。この場合、データラッチのデータにより、ＭＯＮＯＳゲートをＶccにすると共にソース線をＶcc−１３Ｖにする。これにより、“１”を書き込むべきメモリセルに“１”データが書き込まれる。外部よりＶｐｐレベルを４ｍ秒印加しこの状態を維持する。
そして、消去／書込み処理を終了する。詳述すると、外部よりＶｐｐレベルを０Ｖにする（書込み／消去以外の状態）。
図８を参照して、本発明の第２の実施の形態に係る不揮発性メモリ回路５０Ａについて説明する。図示の不揮発性メモリ回路５０Ａは、シリアルインタフェース回路６８の代わりにコントロールロジック回路７０とアドレス発生器及びＹデコーダ７２を備えると共に、第１乃至第５２のメモリセルブロックが後述するように変更されている点を除いて、図６に示した不揮発性メモリ回路５０と同様の構成を有する。したがって、第１乃至第５２のメモリセルブロックに５０Ａ−１〜５０Ａ−５２の参照符号を付してある。図６に示したものと同様の機能を有するものには同一の参照符号を付して、説明の簡略化のためにそれらの説明については省略する。
第１乃至第５２のメモリセルブロック５０Ａ−１〜５０Ａ−５２は、第１乃至第５２の入出力制御回路５４−１〜５４−５２の代わりに、アドレス発生器及びＹデコーダ７２に接続された第１乃至第５２のＹスイッチ５５−１〜５５−５２を有する点を除いて、図６に示した第１乃至第５２のメモリセルブロック５０−１〜５０−５２と同様の構成を有する。
本不揮発性メモリ回路５０Ａは、アドレス発生器及びＹデコーダ７２と第１乃至第５２のＹスイッチ５５−１〜５５−５２を備えているので、第１乃至第５２のデータラッチ回路５２−１〜５２−５２への書換データ（動作モード情報）のラッチをバイト単位（本例の場合、７ビット単位）で行うことができる。
尚、本例に係る不揮発性メモリ回路５０Ａは、図６に図示した不揮発性メモリ回路５０と同様に、データ消去および書込みのための電圧は外部から電圧印加端子ＣＳ／ＶＰＰによって印加される。
不揮発性メモリ回路５０Ａは、全メモリ一括選択方式を採用しているので、メモリアドレスの指定が不要である。その結果、図２に示す従来の不揮発性メモリ回路１０において必要であった、アドレスバス１６、アドレスレジスタ、Ｘデコーダ２０、ワードドライバ２２、及びそれに係わる制御論理を削除することができる。また、不揮発性メモリ回路５０Ａは、全メモリ一括選択方式により、全メモリデータをリードする時間も短くすることができる。その結果、電源投入後、パワーオンリセット回路６４が動作してから解除されるまでの短い時間で、全メモリデータのロード（メモリリード→レジスタへ転送→データ出力）が可能となる。
また、本実施の形態に係る不揮発性メモリ回路５０Ａでは、複数のメモリセルを一箇所に纏める従来のメモリマット方式を廃止し、メモリセル５１−１〜５１−５２を１ビット単位で別々に配置しているので、全メモリ一括で消去および書込みが可能である。このように、全メモリ一括で消去及び書込みを可能にしたことと、メモリセルブロック５０Ａ−１〜５０Ａ−５２内のデータラッチ回路５２−１〜５２−５２に保持されたデータラッチ情報により消去／書込みの切替を可能にしている。その結果、不揮発性メモリ回路５０Ａでは、消去／書込み処理は消去／書込み電圧印加端子ＣＳ／ＶＰＰへの電圧印加のみで可能となる。これにより、内蔵発振器３６を削除することができる。
図９を参照して、本発明の第３の実施の形態に係る不揮発性メモリ回路５０Ｂについて説明する。図示の不揮発性メモリ回路５０Ｂは、チャージポンプ及びレベル制御回路７４が付加されている点を除いて、図８に示した不揮発性メモリ回路５０Ａと同様の構成を有する。図８に示したものと同様の機能を有するものには同一の参照符号を付して、説明の簡略化のためにそれらの説明については省略する。
チャージポンプ及びレベル制御回路７４は、データ消去および書込みのための昇圧電圧を発生する。
不揮発性メモリ回路５０Ｂは、全メモリ一括選択方式を採用しているので、メモリアドレスの指定が不要である。その結果、図２に示す従来の不揮発性メモリ回路１０において必要であった、アドレスバス１６、アドレスレジスタ、Ｘデコーダ２０、ワードドライバ２２、及びそれに係わる制御論理を削除することができる。また、不揮発性メモリ回路５０Ｂは、全メモリ一括選択方式により、全メモリデータをリードする時間も短くすることができる。その結果、電源投入後、パワーオンリセット回路６４が動作してから解除されるまでの短い時間で、全メモリデータのロード（メモリリード→レジスタへ転送→データ出力）が可能となる。
また、本実施の形態に係る不揮発性メモリ回路５０Ｂでは、複数のメモリセルを一箇所に纏める従来のメモリマット方式を廃止し、メモリセル５１−１〜５１−５２を１ビット単位で別々に配置しているので、全メモリ一括で消去および書込みが可能である。このように、全メモリ一括で消去及び書込みを可能にしたことと、メモリセルブロック５０Ａ−１〜５０Ａ−５２内のデータラッチ回路５２−１〜５２−５２に保持されたデータラッチ情報により消去／書込みの切替を可能にしている。その結果、不揮発性メモリ回路５０Ｂでは、消去／書込み処理はチャージポンプ及びレベル制御回路７４によって生成された昇圧電圧によって可能となる。これにより、内蔵発振器３６を削除することができる。
図１０を参照して、図６に示した不揮発性メモリ回路５０のレイアウトおよび縦構造について説明する。
第ｎ（１≦ｎ≦５２）のメモリセルブロック５０−ｎのうち第ｎのデータラッチ回路５２−ｎと第ｎの切替回路（５３−ｎ、５４−ｎ）とを含む周辺回路領域８１は、略長方形状の第一導電型の第１のウェル領域（Ｎ−ｗｅｌｌ）８１−１と略長方形状の第二導電型の第２のウェル領域（Ｐ−ｗｅｌｌ）８１−２とが互いに隣接した領域に形成されている。
第ｎのメモリセル５１−ｎは、周辺回路領域８１とは独立した第一または第二導電型の第３のウェル領域（Ｐ−ｗｅｌｌ）８３に形成されている。第ｎのメモリセル５１−ｎが設けられた第３のウェル領域８３は、周辺回路領域８１の長辺方向に併設されている。第ｎのメモリセル５１−ｎが設けられた第３のウェル領域８３は、周辺回路領域８１の短辺の長さＬ１よりも幅Ｌ２が小さい。
また、互いに隣接している周辺回路領域８１は長辺に対して線対称に配置されている。互いに隣接している周辺回路領域８１の隣接領域８５は、共通のウェル領域である。
このように、メモリセルブロック５０−１〜５０−５２は、ビット単位でメモリ機能が独立していることが分かる。
図１１に本発明に係る不揮発性メモリ回路（半導体集積回路装置）５０を示す。図１１に示す不揮発性メモリ回路５０では、図６に示す不揮発性メモリ回路５０においてパワーオンリードに必要な部分のみを抜粋してある。
図示の不揮発性メモリ回路（半導体集積回路装置）５０は、トリミングメモリ７６と、パワーオンリセット回路６４と、パワーオンプリチャージ回路６４とから構成されている。トリミングメモリ７６は、図６における第１乃至第５２のメモリセルブロック５０−１〜５０−５２に相当する。すなわち、不揮発性メモリ回路５０は、従来のＥＥＰＲＯＭモジュール１０（図３）から内蔵発振器３６、カウンタ３８および制御回路３２を省き、その代わりにパワーオンプリチャージ回路６６を備えた回路である。
トリミングメモリ７６は、トリミング情報を記憶し、データ線プリチャージ完了後にトリミング情報の読出し動作をする不揮発性メモリである。パワーオンリセット回路６４とパワーオンプリチャージ回路６６とはともに電源投入に応答して動作を開始する。トリミングメモリ７６からのトリミング情報の読出し動作は、データ線プリチャージ動作完了後からパワーオンリセット解除までの間に完了する。
トリミングメモリ７６とパワーオンリセット回路６４とパワーオンプリチャージ回路６６は、同一の半導体基板８７（図１０参照）上に形成されている。パワーオンリセット回路１４とパワーオンプリチャージ回路２４は、後述するように、半導体基板８７上で互いに実質的に同一の回路構成を有する。
図１２を参照して、図１１に図示した不揮発性メモリ回路（半導体集積回路装置）５０のリード動作について説明する。図１２において、第１行目は電源電圧（Ｖcc）の波形を示し、第２行目はパワーオンリセット回路６４の出力信号の波形を示し、第３行目はパワーオンプリチャージ回路６６の出力信号（データ線プリチャージ信号）の波形を示す。尚、本実施の形態では、パワーオンリセット回路６４の出力信号は、チップのリセット信号、パワーオンリセット信号、およびメモリセレクト信号を兼ねている。
後述するように、パワーオンリセット回路６４は第１の所定時間Ｔ１を持ち、パワーオンプリチャージ回路６６は第２の所定時間Ｔ２を持つ。第１の所定時間Ｔ１は第２の所定時間Ｔ２よりも長い。
先ず、時刻ｔ１１で、電源が投入されたとする。この結果、時刻ｔ１１から電源電圧(Vcc)が徐々に上昇する。電源が投入された時刻ｔ１１から、パワーオンリセット回路６４とパワーオンプリチャージ回路６６が動作を開始する。そのため、この時刻ｔ１１からパワーオンプリチャージ回路６６の出力信号であるデータ線プリチャージ信号が徐々に上昇する。
時刻ｔ１１から所定時間経過した時刻ｔ１２で、パワーオンリセット回路６４の出力信号は徐々に上昇し始めると共に、パワーオンプリチャージ回路６６から出力される出力信号(データ線プリチャージ信号)がロウレベルに遷移する。その結果、この時刻ｔ１２からトリミングメモリ７６のデータ線のプリチャージが行われる。
時刻ｔ１１から第２の所定時間Ｔ２経過した時点ｔ１３で、パワーオンプリチャージ回路６６は、データ線プリチャージ信号をロウレベルからハイレベルに遷移する。この時点ｔ１３で、データ線のプリチャージが完了する。このデータ線プリチャージ信号の立上りに応答して、トリミングメモリ７６からのトリミング情報の読出し処理が開始される。
時刻ｔ１１から第１の所定時間Ｔ１経過した時点ｔ１４で、パワーオンリセット回路６４の出力信号はハイレベルからロウレベルに遷移する。この時点ｔ１４までには、トリミングメモリ７６からのトリミング情報の読出し処理が完了している。従って、この時刻ｔ１４でチップのリセット、パワーオンリセット、およびメモリセレクトが解除され、トリミング情報で表されるトリミング値が有効となる。
このように、本実施の形態では、パワーオンリセット回路６４に対しパワーオン判定電圧が低く、且つ、パワーオン信号のアクティブ期間（時間）が短いパワーオンプリチャージ回路６６をパワーオンリセット回路６４と組み合わせて、パワーオンリード制御回路を構成している。
このような構成を有する不揮発性メモリ回路（半導体集積回路装置）５０では、電源投入後、直ちにトリミングメモリ７６からトリミング情報の読出しが可能となるため、チップのリセット期間（時間）を短縮することができる。また、パワーオンリセット回路６４とほぼ同サイズのパワーオンプリチャージ回路６６を追加することで、従来のＥＥＰＲＯＭモジュール１０において必要であった、内蔵発振器３６（または外部クロック入力端子）、カウンタ３８、および制御回路３２が不要となる。このため、本不揮発性メモリ回路（半導体集積回路装置）５０は、従来のＥＥＰＲＯＭモジュール１０に比べて、モジュールサイズを５０％以上も低減することができる。
図１３に図１１に図示した不揮発性メモリ回路（半導体集積回路装置）５０に使用されるパワーオンリセット回路６４とパワーオンプリチャージ回路６６の回路例を示す。
図示のパワーオンリセット回路６４は、第１のＣＲ動作回路６４２と、第１のＤＣ動作回路６４４と、第１の論理回路６４６とから構成される。同様に、図示のパワーオンプリチャージ回路６６は、第２のＣＲ動作回路６６２と、第２のＤＣ動作回路６６４と、第２の論理回路６６６とから構成される。
図１３に示されるように、第１のＣＲ動作回路６４２、第１のＤＣ動作回路６４４、第２のＣＲ動作回路６６２、および第２のＤＣ動作回路６６４は、ＰＭＯＳトランジスタ、ＰＤＭＯＳトランジスタ、ＮＭＯＳトランジスタ、ＮＤＭＯＳトランジスタから構成されている。
最初に、パワーオンリセット回路６４について説明する。電源投入時の電源電圧の傾きは顧客の使用条件により、急峻になったり、緩やかになったりする。どのような使用条件下においても、パワーオンリセット回路６４からパワーオンリセット信号が出力されるようにするため、パワーオンリセット回路６４は、図１３に示されるように、第１のＣＲ動作回路６４２と第１のＤＣ動作回路６４４とから構成されている。すなわち、第１のＣＲ動作回路６４２と第１のＤＣ動作回路６４４とのどちらか一方が動作することで、後述するように、パワーオンリセット回路６４からはパワーオンリセット信号が出力されるようになっている。
図１４はパワーオンリセット回路６４の動作を説明するための波形図である。図１４において、（Ａ）は過渡時の電源電圧Ｖccの傾きが急峻な場合の波形を示し、（Ｂ）は過渡時の電源電圧Ｖccの傾きが緩やかな場合の波形を示している。尚、第１のＤＣ動作回路６４４の出力信号を信号Ａで表し、第１のＣＲ動作回路６４２の出力信号を信号Ｂで表している。
第１のＤＣ動作回路６４４は、過渡時の電源電圧Ｖccの傾きが緩やかな場合に有効となる回路である。図１４（Ａ）に示されるように、過渡時の電源電圧Ｖccの傾きが急峻な場合、第１のＤＣ動作回路６４４は正常に動作しない可能性がある。過渡時の電源電圧Ｖccが０Ｖから定常時のＶccレベルに到る途中（定常時の電源電圧Ｖccより少し低い電圧）で、図１４（Ｂ）に示されるように、第１のＤＣ動作回路６４４の出力信号ＡがＬレベルからＨレベルに遷移する。これにより、図１４（Ｂ）に示されるように、パワーオンリセット回路６４から出力されるパワーオンリセット信号がＨレベルからＬレベルに遷移し、パワーオンリセットが解除される。
これに対して、第１のＣＲ動作回路６４２は、過渡時の電源電圧Ｖccの傾きが急峻な場合に有効となる回路である。図１４（Ｂ）に示されるように、過渡時の電源電圧Ｖccの傾きが極端に緩やかな場合、第１のＣＲ動作回路６４２は正常に動作しない可能性がある。過渡時の電源電圧Ｖccが０Ｖから定常時のＶccレベルに到る途中（第１のＣＲ動作回路６４２を構成するＣＲで規定される時定数分時間が経過した後）で、図１４（Ａ）に示されるように、第１のＣＲ動作回路６４２の出力信号ＢがＨレベルからＬレベルに遷移する。これにより、図１４（Ａ）に示されるように、パワーオンリセット回路６４から出力されるパワーオンリセット信号がＨレベルからＬレベルに遷移し、パワーオンリセットが解除される。
したがって、第１のＣＲ動作回路６４２と第１のＤＣ動作回路６４４とを組み合わせることで、如何なる過渡時の電源電圧Ｖccの傾きに対しても、パワーオンリセット回路６４は正常にパワーオンリセット信号を出力することが可能である。
次に、パワーオンプリチャージ回路６６について説明する。図１３に示されるように、パワーオンプリチャージ回路６６は、パワーオンリセット回路６４に比べて、第２の論理回路６６６が第１の論理回路６４６よりインバータが１個不足している点を除いて、パワーオンリセット回路６４と全く同じ回路構成をしている。従って、パワーオンプリチャージ回路６６の動作自体は、パワーオンリセット回路６４と実質的に同じである。換言すれば、パワーオンプリチャージ回路６６から出力されるデータ線プリチャージ信号は、パワーオンリセット回路６４から出力されるパワーオンリセット信号に対して論理（Ｈレベル／Ｌレベル）が反転した信号である。
次に、図１３を参照して、パワーオンリセット回路６４と比較しながらパワーオンプリチャージ回路６６について詳細に説明する。
図１３から明らかなように、第１のＣＲ動作回路６４２と第２のＣＲ動作回路６６２とは、実質的に回路構成が同一である。すなわち、第１のＣＲ動作回路６４２および第２のＣＲ動作回路６６２は同種の回路素子で構成されている。第１のＣＲ動作回路６４２と第２のＣＲ動作回路６６２との間の相違点は、第１のＣＲ動作回路６４２を構成するコンデンサＣｒの容量値が、第２のＣＲ動作回路６６２を構成するコンデンサＣｐの容量値よりも大きい（Ｃｒ＞Ｃｐ）ことである。
図１２に示されるように、第１のＣＲ動作回路６４２は、電源投入した時点ｔ１１から第１の所定時間Ｔ１経過した時点ｔ１４で、電圧レベルの切換りを示す第１のリセット解除信号を出力する。第２のＣＲ動作回路６６２は、電源投入した時点ｔ１１から第２の所定時間Ｔ２経過した時点ｔ１３で、電圧レベルの切換りを示す第１のプリチャージ完了信号を出力する。前述したように、第１の所定時間Ｔ１は第２の所定時間Ｔ２よりも長い。換言すれば、第１のＣＲ動作回路６４２の時定数は、第２のＣＲ動作回路６６２の時定数よりも大きい。
これら第１および第２のＣＲ動作回路６４２および６６２は、過渡時の電源電圧Ｖccの立上りが比較的急峻な場合に有効な回路である。
図１３から明らかなように、同様に、第１のＤＣ動作回路６４４と第２のＤＣ動作回路６６４とは、実質的に回路構成が同一である。すなわち、第１のＤＣ動作回路６４４及び第２のＤＣ動作回路６６４は同種の回路素子で構成されている。第１のＤＣ動作回路６４４と第２のＤＣ動作回路６６４との間の相違点は、第１のＤＣ動作回路６４４を構成するＮＭＯＳトランジスタのチャネル幅／チャネル長（Ｗｒ／Ｌｒ）が、第２のＤＣ動作回路６６４を構成するＮＭＯＳトランジスタのチャネル幅／チャネル長（Ｗｐ／Ｌｐ）よりも小さいことである。換言すれば、第１のＤＣ動作回路６４４を構成するＮＭＯＳトランジスタのチャネル長Ｌｒが、第２のＤＣ動作回路６６４を構成するＮＭＯＳトランジスタのチャネル長Ｌｐよりも長い（Ｌｒ＞Ｌｐ）ことである。
第１のＤＣ動作回路６４４は、電源投入に応答して、過渡時の電源電圧Ｖccが第１の所定の電圧に達した段階で、第２のリセット解除信号を出力する。第２のＤＣ動作回路６６４は、電源投入に応答して、過渡時の電源電圧Ｖccが第２の所定電圧に達した段階で、第２のプリチャージ完了信号を出力する。第１の所定電圧は第２の所定電圧よりも高い。
これら第１および第２のＤＣ動作回路６４４および６６４は、過渡時の電源電圧Ｖccの立上りが比較的緩やかな場合に有効な回路である。
第１の論理回路６４６は、第１のＣＲ動作回路６４２の出力信号Ｂと第１のＤＣ動作回路６４４の出力信号Ａとを論理演算して、パワーオンリセット信号を出力する。図示の第１の論理回路６４６は、３つのインバータゲートと１つのナンドゲートとから構成されている。尚、本例では、このパワーオンリセット信号は、チップのリセット信号やメモリセレクト信号としても使用される。
第２の論理回路６６６は、第２のＣＲ動作回路６６２の出力信号と第２のＤＣ動作回路６６４の出力信号とを論理演算して、データ線プリチャージ信号を出力する。図示の第２の論理回路６６６は、２つのインバータゲートと１つのナンドゲートから構成されている。
パワーオンリセット回路６４およびパワーオンプリチャージ回路６６は、電源電圧、周囲の温度、製造プロセスに依存して特性にバラツキが生じるだけでなく、過渡時の電源電圧Ｖccが立上る時の傾きによっても特性にバラツキが生じる。そこで、本実施の形態では、パワーオン時の判定電圧及びパワーオン信号のアクティブ期間（時間）のみが異なる同じ回路構成のパワーオン動作回路を２組組み合わせることにより、過渡時の電源電圧Ｖccの立上り時の傾きに対する特性バラツキを低減している。
図１５を参照して、図１１に図示した不揮発性メモリ回路（半導体集積回路装置）５０に使用されるパワーオンリセット回路６４Ａとパワーオンプリチャージ回路６６Ａの別の回路例を示す。
図示のパワーオンリセット回路６４Ａは、第１のＤＣ動作回路６４４と、第１の論理回路６４６Ａとから構成される。同様に、図示のパワーオンプリチャージ回路６６Ａは、第２のＤＣ動作回路６６４と第２の論理回路６６６Ａとから構成される。
すなわち、パワーオンリセット回路６４Ａは、図１３に示したパワーオンリセット回路６４から第１のＣＲ動作回路６４２を省いた回路に実質的に相当し、パワーオンプリチャージ回路６６Ａは、図１３に示したパワーオンプリチャージ回路６６から第２のＣＲ動作回路６６２を省いた回路に実質的に相当する。
第１の論理回路６４６Ａは１つのインバータゲートから構成され、第２の論理回路６６６Ａは２つのインバータゲートから構成される。
本例のパワーオンリセット回路６４Ａとパワーオンプリチャージ回路６６Ａは、過渡時の電源電圧が立上る傾き区間が１０μ秒以上あって特定できる場合に、有用である。
以上、本発明について好ましい実施の形態によって説明してきたが、本発明は上述した実施の形態に限定しないのは勿論である。例えば、メモリの仕様がＯＴＰでも可の場合、メモリ素子（メモリセル）をＥＥＰＲＯＭから電気ヒューズ形のＲＯＭに書き換えても良い。本電気ヒューズ形のＲＯＭはポリシリコンで形成するため、標準的なプロセスで製作可能であり、ＥＥＰＲＯＭに比べてウェハ単価を安くすることができる。尚、電気ヒューズを溶断（切断）する場合は、外部より８〜９Ｖ程度の溶断電圧を電気ヒューズに印加する。メモリ素子を電気ヒューズ形のＲＯＭに置き換える場合、ＥＥＰＲＯＭではメモリ素子の消去／書込みの切替に使用していた切替スイッチを電気ヒューズの切断有り／無しの切替スイッチに変更することで対応可能である。さらに、メモリ素子（メモリセル）をＥＥＰＲＯＭからダイオード短絡形のＲＯＭに書き換えても良い。
本発明に係る不揮発性メモリ回路のメモリセルとして使用されるＭＯＮＯＳ型のＥＥＰＲＯＭを示す断面図と回路図である。 従来のＥＥＰＲＯＭモジュールの構成を示すブロック図である。 図２に示したＥＥＰＲＯＭモジュールにおいてパワーオンリードに必要な部分のみを抜粋した、ＥＥＰＲＯＭモジュール（半導体集積回路装置）をトリミングされる回路と共に示すブロック図である。 図３に示したＥＥＰＲＯＭモジュール（半導体集積回路装置）の動作を説明するためのタイムチャート（波形図）である。 図２に示した従来のＥＥＰＲＯＭモジュールのメモリマットに使用されるメモリセルを示す回路図である。 本発明の第１の実施の形態に係る不揮発性メモリ回路を示すブロック図である。 図６に図示した不揮発性メモリ回路に使用されるメモリセルを示す回路図である。 本発明の第２の実施の形態に係る不揮発性メモリ回路を示すブロック図である。 本発明の第３の実施の形態に係る不揮発性メモリ回路を示すブロック図である。 図６に示した不揮発性メモリ回路のレイアウトおよび縦構造を示す図である。 図６に示す不揮発性メモリ回路においてパワーオンリードに必要な部分のみを抜粋した、本発明に係る不揮発性メモリ回路（半導体集積回路装置）を示すブロック図である。 図１１に示した不揮発性メモリ回路（半導体集積回路装置）の動作を説明するためのタイムチャート（波形図）である。 図１１に示した不揮発性メモリ回路（半導体集積回路装置）に使用される、パワーオンリセット回路およびパワーオンプリチャージ回路の一回路例を示す回路図である。 図１３に示したパワーオンリセット回路の動作を説明するための波形図である。 図１１に示した不揮発性メモリ回路（半導体集積回路装置）に使用される、パワーオンリセット回路およびパワーオンプリチャージ回路の別の回路例を示す回路図である。
符号の説明
５０、５０Ａ、５０Ｂ 不揮発性メモリ回路（半導体集積回路装置）
５０−１〜５０−５２ メモリセルブロック
５０Ａ−１〜５０Ａ−５２ メモリセルブロック
５１−１〜５１−５２ メモリセル
５２−１〜５２−５２ データラッチ回路
５３−１〜５３−５２ 消去／書込み制御回路
５４−１〜５４−５２ 入出力制御回路
５５−１〜５５−５２ Ｙスイッチ
６４、６４Ａ パワーオンリセット回路
６４２ 第１のＣＲ動作回路
６４４ 第１のＤＣ動作回路
６４６、６４６Ａ 第１の論理回路
６６、６６Ａ パワーオンプリチャージ回路
６６２ 第２のＣＲ動作回路
６６４ 第２のＤＣ動作回路
６６６、６６６Ａ 第２の論理回路
６８ シリアルインタフェース回路
７０ コントロールロジック回路
７２ アドレス発生器及びＹデコーダ
７４ チャージポンプ及びレベル制御回路
７６ トリミングメモリ
８１ 周辺回路領域
８１−１ 第１のウェル領域
８１−２ 第２のウェル領域
８３ 第３のウェル領域
８５ 共通のウェル領域
８７ 半導体基板

Claims (3)

  1. トリミング情報を記憶し、データ線プリチャージ完了後に前記トリミング情報の読出し動作をする不揮発性メモリと、電源投入に応答して動作を開始して前記不揮発性メモリの制御回路をリセットするパワーオンリセット回路とを有する半導体集積回路装置であって、
    前記電源投入に応答して動作を開始し、データ線プリチャージ動作を行うパワーオンプリチャージ回路を有し、
    前記パワーオンリセット回路は、前記電源投入から第１の所定時間が経過した時点で電圧レベルの切換りを示すリセット解除信号を出力する第１のＣＲ動作回路を有し、
    前記パワーオンプリチャージ回路は、前記電源投入から第２の所定時間が経過した時点で電圧レベルの切換りを示すプリチャージ完了信号を出力する第２のＣＲ動作回路を有し、
    前記第１の所定時間は前記第２の所定時間よりも長く、
    前記パワーオンリセット回路は、前記電源投入に応答して、過渡時の電源電圧が第１の所定の電圧に達した段階で別のリセット解除信号を出力する第１のＤＣ動作回路と、前記第１のＣＲ動作回路の出力信号と前記第１のＤＣ動作回路の出力信号とを論理演算して、リセット信号を出力する第１の論理回路とを更に有し、
    前記パワーオンプリチャージ回路は、前記電源投入に応答して、前記過渡時の電源電圧が第２の所定の電圧に達した段階で別のプリチャージ完了信号を出力する第２のＤＣ動作回路と、前記第２のＣＲ動作回路の出力信号と前記第２のＤＣ動作回路の出力信号とを論理演算して、データ線プリチャージ信号を出力する第２の論理回路とを更に有し、
    前記第１の所定の電圧は前記第２の所定の電圧よりも高いことを特徴とする半導体集積回路装置。
  2. 前記第１のＣＲ動作回路の時定数は、前記第２のＣＲ動作回路の時定数よりも大きいことを特徴とする請求項１に記載の半導体集積回路装置。
  3. 前記第１のＣＲ動作回路および前記第２のＣＲ動作回路は同種の回路素子で構成されていることを特徴とする請求項１または２記載の半導体集積回路装置。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8134856B2 (en) * 2008-11-05 2012-03-13 Qualcomm Incorporated Data protection scheme during power-up in spin transfer torque magnetoresistive random access memory
US8881085B1 (en) 2010-06-03 2014-11-04 Xilinx, Inc. Cell-level electrostatic discharge protection for an integrated circuit
WO2012153697A1 (en) * 2011-05-06 2012-11-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US8842482B1 (en) 2012-06-29 2014-09-23 Cypress Semiconductor Corporation Programmable memory with skewed replica and redundant bits for reset control
US9058853B2 (en) * 2012-08-16 2015-06-16 Xilinx, Inc. Integrated circuit having improved radiation immunity
US9462674B1 (en) 2013-08-26 2016-10-04 Xilinx, Inc. Circuits for and methods of providing a charge device model ground path using substrate taps in an integrated circuit device
US20180137927A1 (en) * 2016-04-16 2018-05-17 Chengdu Haicun Ip Technology Llc Three-Dimensional Vertical One-Time-Programmable Memory Comprising No Separate Diode Layer
CN113872580A (zh) * 2021-10-11 2021-12-31 烽火通信科技股份有限公司 一种上电复位和掉电复位产生电路与电子设备

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3456303B2 (ja) * 1995-05-19 2003-10-14 富士通株式会社 半導体集積回路
JP2002150789A (ja) * 2000-11-09 2002-05-24 Hitachi Ltd 不揮発性半導体記憶装置
KR100420125B1 (ko) 2002-02-02 2004-03-02 삼성전자주식회사 비휘발성 반도체 메모리 장치와 그것의 파워-업 독출 방법
KR100463201B1 (ko) * 2002-05-28 2004-12-23 삼성전자주식회사 파워 검출 회로, 이를 이용한 플래시 메모리 장치, 그 플래시 메모리 장치의 파워-온 독출 신호 발생 방법 및 플래시 메모리 장치의 안정적인 파워-온 독출 방법
JP2005293659A (ja) * 2004-03-31 2005-10-20 Nec Electronics Corp メモリ装置とリファレンス電流設定方法

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