JP3153447B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、例えばマスクＲＯ
ＭやスタティクＲＡＭなど、各ビット線を介してデータ
の読み出しを行う半導体記憶装置に関する。
ＭやスタティクＲＡＭなど、各ビット線を介してデータ
の読み出しを行う半導体記憶装置に関する。
【０００２】
【従来の技術】従来の半導体記憶装置の中でもマスクＲ
ＯＭやスタティクＲＡＭの処理動作は、入力されたアド
レスに対応するワード線の立ち上げ動作と平行して、入
力アドレスに対応するビット線のプリチャージ、イコラ
イズ動作を実行している。この方式では、電源電圧が低
くなるにつれて、ワード線の立ち上げ動作に要する時間
よりも、ビット線のプリチャージ動作に要する時間の方
が長くなり、ビット線のプリチャージ動作時間の遅延が
アクセスタイム遅延の大きな要因になっていた。また、
近年、通常のプリチャージ動作（プリチャージ回路によ
るビット線プリチャージ動作）と並行してビット線の反
対側（プリチャージ回路にてレベルがビット線に供拾さ
れる側と反対例）からプリチャージレベルを供給し、プ
リチャージ時間の短縮化を図るメモリも見られるように
なった。これは、特開平２−１２６９４号公報に示され
ている。
ＯＭやスタティクＲＡＭの処理動作は、入力されたアド
レスに対応するワード線の立ち上げ動作と平行して、入
力アドレスに対応するビット線のプリチャージ、イコラ
イズ動作を実行している。この方式では、電源電圧が低
くなるにつれて、ワード線の立ち上げ動作に要する時間
よりも、ビット線のプリチャージ動作に要する時間の方
が長くなり、ビット線のプリチャージ動作時間の遅延が
アクセスタイム遅延の大きな要因になっていた。また、
近年、通常のプリチャージ動作（プリチャージ回路によ
るビット線プリチャージ動作）と並行してビット線の反
対側（プリチャージ回路にてレベルがビット線に供拾さ
れる側と反対例）からプリチャージレベルを供給し、プ
リチャージ時間の短縮化を図るメモリも見られるように
なった。これは、特開平２−１２６９４号公報に示され
ている。
【０００３】
【発明が解決しようとする課題】上記のように、従来の
マスクＲＯＭやスタティクＲＡＭなどの半導体記憶装置
では、ワード線の立ち上げ動作と平行して、ビット線の
プリチャージ、イコライズ動作を実行しているために、
電源電圧が低くなるにつれて、ビット線のプリチャージ
動作時間の遅延がアクセスタイム遅延の大きな要因にな
っていた。
マスクＲＯＭやスタティクＲＡＭなどの半導体記憶装置
では、ワード線の立ち上げ動作と平行して、ビット線の
プリチャージ、イコライズ動作を実行しているために、
電源電圧が低くなるにつれて、ビット線のプリチャージ
動作時間の遅延がアクセスタイム遅延の大きな要因にな
っていた。
【０００４】また、上記したように、ビット線の反対側
から全てのビット線をプリチャージしておき、そのプリ
チャージ時間の短縮を図る手法があるが、この手法で
は、例えばマスクＲＯＭの場合には、アドレスがインク
リメントされた場合など、前のサイクルにて近傍のＲＯ
Ｍセルがアクセスされており、近傍のＲＯＭデータがＯ
ＮＴｒの場合には、前のサイクルのバーチャルＧＮＤ線
によってアクセスすべきビット線が引かれアクセス遅延
を起こす場合が存在する。この場合に最もメモリセルの
アクセスが遅くなる。
から全てのビット線をプリチャージしておき、そのプリ
チャージ時間の短縮を図る手法があるが、この手法で
は、例えばマスクＲＯＭの場合には、アドレスがインク
リメントされた場合など、前のサイクルにて近傍のＲＯ
Ｍセルがアクセスされており、近傍のＲＯＭデータがＯ
ＮＴｒの場合には、前のサイクルのバーチャルＧＮＤ線
によってアクセスすべきビット線が引かれアクセス遅延
を起こす場合が存在する。この場合に最もメモリセルの
アクセスが遅くなる。
【０００５】本発明は、上記従来の問題を解決するもの
で、電源立ち上げ時、記憶保持状態時および通常読み出
し動作時に、ビット線のプリチャージ動作をすること
で、プリチャージ動作の時間短縮を図って、読み出し動
作時間の短縮化を図ることができる半導体記憶装置を提
供することを目的とする。
で、電源立ち上げ時、記憶保持状態時および通常読み出
し動作時に、ビット線のプリチャージ動作をすること
で、プリチャージ動作の時間短縮を図って、読み出し動
作時間の短縮化を図ることができる半導体記憶装置を提
供することを目的とする。
【０００６】
【課題を解決するための手段】本発明の半導体記憶装置
は、メモリセルアレイに接続される各ビット線を介して
該メモリセルアレイに保持された任意アドレスのデータ
の読み出しを行う半導体記憶装置において、電源の立ち
上がり後直ちに、該各ビット線をスキャンして、全ての
該各ビット線のプリチャージ動作を実行するように制御
する第１プリチャージ動作制御回路と、あるアドレスに
対応するコラム列が選択され、アクセスされている期間
に、その他の全てのコラム列に対応するビット線のプリ
チャージ動作を行い、また、該メモリセルアレイが記憶
保持状態にあるときに、全ての該各ビット線のプリチャ
ージ動作を行い、さらに、該アクセスすべきバーチャル
ＧＮＤ線以外のバーチャルＧＮＤ線にプリチャージレベ
ルの供給を行うように制御する第２プリチャージ動作制
御回路とを備えたものであり、そのことにより上記目的
が達成される。
は、メモリセルアレイに接続される各ビット線を介して
該メモリセルアレイに保持された任意アドレスのデータ
の読み出しを行う半導体記憶装置において、電源の立ち
上がり後直ちに、該各ビット線をスキャンして、全ての
該各ビット線のプリチャージ動作を実行するように制御
する第１プリチャージ動作制御回路と、あるアドレスに
対応するコラム列が選択され、アクセスされている期間
に、その他の全てのコラム列に対応するビット線のプリ
チャージ動作を行い、また、該メモリセルアレイが記憶
保持状態にあるときに、全ての該各ビット線のプリチャ
ージ動作を行い、さらに、該アクセスすべきバーチャル
ＧＮＤ線以外のバーチャルＧＮＤ線にプリチャージレベ
ルの供給を行うように制御する第２プリチャージ動作制
御回路とを備えたものであり、そのことにより上記目的
が達成される。
【０００７】また、好ましくは、本発明の半導体記憶装
置における第１プリチャージ動作制御回路に、電源の立
ち上がり後直ちに、発振信号を出力するリングオシレー
タなどの発振手段と、該発振信号を分周する分周手段
と、該分周されたクロックに基づいてプリチャージ用ア
ドレス信号を作成する５ビットアップカウンタなどのプ
リチャージ用アドレス信号作成手段と、該プリチャージ
用アドレス信号をデコードしてコラム列を選択するプリ
チャージ用コラムアドレス信号を作成するセレクタ群よ
りなるセレクタ手段と、該プリチャージ用コラムアドレ
ス信号に基づいて前記各ビット線をプリチャージするプ
リチャージ手段とを設ける。さらに、好ましくは、これ
に加えて、電源の立ち上がり時から、全ビット線のプリ
チャージが完了するまでの期間を検出して該プリチャー
ジ手段による全ビット線のプリチャージ動作を終了させ
るように制御する検出制御手段を設ける。
置における第１プリチャージ動作制御回路に、電源の立
ち上がり後直ちに、発振信号を出力するリングオシレー
タなどの発振手段と、該発振信号を分周する分周手段
と、該分周されたクロックに基づいてプリチャージ用ア
ドレス信号を作成する５ビットアップカウンタなどのプ
リチャージ用アドレス信号作成手段と、該プリチャージ
用アドレス信号をデコードしてコラム列を選択するプリ
チャージ用コラムアドレス信号を作成するセレクタ群よ
りなるセレクタ手段と、該プリチャージ用コラムアドレ
ス信号に基づいて前記各ビット線をプリチャージするプ
リチャージ手段とを設ける。さらに、好ましくは、これ
に加えて、電源の立ち上がり時から、全ビット線のプリ
チャージが完了するまでの期間を検出して該プリチャー
ジ手段による全ビット線のプリチャージ動作を終了させ
るように制御する検出制御手段を設ける。
【０００８】さらに、好ましくは、本発明の半導体記憶
装置における第２プリチャージ動作制御回路に、あるア
ドレスに対応するコラム列が選択され、アクセスされて
いる期間に、その他の全てのコラム列を選択するセレク
タ手段と、該その他の全てのコラム列に対応した、選択
される全ての各ビット線をプリチャージするプリチャー
ジ手段とを設ける。
装置における第２プリチャージ動作制御回路に、あるア
ドレスに対応するコラム列が選択され、アクセスされて
いる期間に、その他の全てのコラム列を選択するセレク
タ手段と、該その他の全てのコラム列に対応した、選択
される全ての各ビット線をプリチャージするプリチャー
ジ手段とを設ける。
【０００９】さらに、好ましくは、本発明の半導体記憶
装置における第２プリチャージ動作制御回路に、メモリ
セルアレイが記憶保持状態にあるときに、該記憶保持状
態を示す信号に基づいて全てのコラム列を選択するセレ
クタ手段と、選択された該全コラム列に対応した全ビッ
ト線のプリチャージを行うプリチャージ手段とを設け
る。
装置における第２プリチャージ動作制御回路に、メモリ
セルアレイが記憶保持状態にあるときに、該記憶保持状
態を示す信号に基づいて全てのコラム列を選択するセレ
クタ手段と、選択された該全コラム列に対応した全ビッ
ト線のプリチャージを行うプリチャージ手段とを設け
る。
【００１０】さらに、好ましくは、本発明の半導体記憶
装置における第２プリチャージ動作制御回路に、メモリ
セルアレイのアクセスされるバーチャルＧＮＤ線以外の
バーチャルＧＮＤ線に対してはプリチャージレベルを供
給し、アクセスすべきバーチャルＧＮＤ線に対してはプ
リチャージレベルの供給を止めるバーチャルＧＮＤ線選
択回路を設ける。
装置における第２プリチャージ動作制御回路に、メモリ
セルアレイのアクセスされるバーチャルＧＮＤ線以外の
バーチャルＧＮＤ線に対してはプリチャージレベルを供
給し、アクセスすべきバーチャルＧＮＤ線に対してはプ
リチャージレベルの供給を止めるバーチャルＧＮＤ線選
択回路を設ける。
【００１１】上記構成により、以下、その作用について
説明する。
説明する。
【００１２】まず、第１プリチャージ動作制御回路によ
って、電源の立ち上がり時に、各ビット線をスキャンさ
せることによって、全てのビット線をプリチャージさ
せ、電源立ち上がり時の１回目のアクセス時において
も、ビット線のプリチャージが完了して、ビット線がプ
リチャージレベルにあるために、入力アドレスに対応す
るワード線立ち上がり動作完了時に、直ちにビット線セ
ンス動作が実行できるため、大幅な読み出し動作時間
（アクセスタイム）の短縮化が図られる。
って、電源の立ち上がり時に、各ビット線をスキャンさ
せることによって、全てのビット線をプリチャージさ
せ、電源立ち上がり時の１回目のアクセス時において
も、ビット線のプリチャージが完了して、ビット線がプ
リチャージレベルにあるために、入力アドレスに対応す
るワード線立ち上がり動作完了時に、直ちにビット線セ
ンス動作が実行できるため、大幅な読み出し動作時間
（アクセスタイム）の短縮化が図られる。
【００１３】また、あるアドレスに対応するコラム列が
選択され、アクセスされる期間に、その他の全てのコラ
ム列に対応するビット線をプリチャージする第２プリチ
ャージ動作制御回路を、データを格納しているメモリセ
ルアレイの反対側に配置することにより、常時ビット線
がプリチャージレベルを保持することができるために、
入力アドレスに対応するワード線立ち上がり動作完了時
に、直ちにビット線センス動作が実行できるため、大幅
なアクセスタイムの短縮化が図られる。
選択され、アクセスされる期間に、その他の全てのコラ
ム列に対応するビット線をプリチャージする第２プリチ
ャージ動作制御回路を、データを格納しているメモリセ
ルアレイの反対側に配置することにより、常時ビット線
がプリチャージレベルを保持することができるために、
入力アドレスに対応するワード線立ち上がり動作完了時
に、直ちにビット線センス動作が実行できるため、大幅
なアクセスタイムの短縮化が図られる。
【００１４】さらに、この記憶保持状態（スタンバイ
時）にあるときにも、第２プリチャージ動作制御回路に
より全ビット線のプリチャージを行うことによって、全
ビット線のプリチャージレベルを保持しているために、
保持状態が終了した後の、最初のアクセス時において
も、入力アドレスに対応するワード線立ち上がり動作完
了時に、直ちにビット線センス動作が実行できるため、
大幅なアクセスタイムの短縮化が図られる。
時）にあるときにも、第２プリチャージ動作制御回路に
より全ビット線のプリチャージを行うことによって、全
ビット線のプリチャージレベルを保持しているために、
保持状態が終了した後の、最初のアクセス時において
も、入力アドレスに対応するワード線立ち上がり動作完
了時に、直ちにビット線センス動作が実行できるため、
大幅なアクセスタイムの短縮化が図られる。
【００１５】さらには、従来、アドレスがインクリメン
トされた場合など、前のサイクルにて近傍のＲＯＭセル
がアクセスされており、近傍のＲＯＭデータがＯＮＴｒ
の場合には、前のサイクルのバーチャルＧＮＤ線によっ
てアクセスすべきビット線が引かれアクセス遅延が発生
していたが、アクセスされるバーチャルＧＮＤ線以外の
バーチャルＧＮＤ線に対してプリチャージレベルを供給
し、アクセスすべきバーチャルＧＮＤ線に対してはプリ
チャージレベルの供給を止めるように制御することによ
り、上記のようなアクセス遅延は防止されて大幅なアク
セスタイムの改善が図られる。
トされた場合など、前のサイクルにて近傍のＲＯＭセル
がアクセスされており、近傍のＲＯＭデータがＯＮＴｒ
の場合には、前のサイクルのバーチャルＧＮＤ線によっ
てアクセスすべきビット線が引かれアクセス遅延が発生
していたが、アクセスされるバーチャルＧＮＤ線以外の
バーチャルＧＮＤ線に対してプリチャージレベルを供給
し、アクセスすべきバーチャルＧＮＤ線に対してはプリ
チャージレベルの供給を止めるように制御することによ
り、上記のようなアクセス遅延は防止されて大幅なアク
セスタイムの改善が図られる。
【００１６】
【発明の実施の形態】以下、本発明の実施形態について
説明する。
説明する。
【００１７】図１は本発明の一実施形態における半導体
記憶装置の構成を示すブロック図である。
記憶装置の構成を示すブロック図である。
【００１８】図１において、アドレスバッファ１はアド
レスデコーダ２を介してコラム列セレクタ３と周辺コラ
ム列セレクタ４に接続されている。また、アドレスバッ
ファ１が接続されるアドレス遷移検出回路５はタイミン
グジェネレータ６に接続されており、このタイミングジ
ェネレータ６はプリチャージ回路７とセンスアンプ８に
接続されている。
レスデコーダ２を介してコラム列セレクタ３と周辺コラ
ム列セレクタ４に接続されている。また、アドレスバッ
ファ１が接続されるアドレス遷移検出回路５はタイミン
グジェネレータ６に接続されており、このタイミングジ
ェネレータ６はプリチャージ回路７とセンスアンプ８に
接続されている。
【００１９】また、発振手段としてのリングオシレータ
９は、電源の立ち上がり後直ちに、発振信号を出力す
る。このリングオシレータ９が接続される分周器１０
は、リングオシレータ９からの発振信号を分周する。こ
の分周器１０が接続されるプリチャージ用アドレス信号
作成手段としての５ビットアップカウンタ１１は、分周
器１０で分周されたクロックに基づいてプリチャージ用
アドレス信号を作成する。この５ビットアップカウンタ
１１が接続されるセレクタ手段としてのコラム列セレク
タ３は、このプリチャージ用アドレス信号をデコードし
てコラム列を選択するプリチャージ用コラムアドレス信
号を作成する。また、プリチャージ回路７はメモリセル
アレイ１２に接続されており、コラム列セレクタ３で作
成されたプリチャージ用コラムアドレス信号に基づいて
各ビット線をプリチャージする。さらに、パワーオンプ
リチャージ（ＰＯＰ）検出回路１３は分周器１０および
５ビットアップカウンタ１１に接続されており、分周器
１０および５ビットアップカウンタ１１にパワーオンプ
リチャージ信号（ＰＯＰ信号）を出力する。また、パワ
ーオンプリチャージ（ＰＯＰ）検出回路１３はコラム列
セレクタ３に接続されており、コラム列セレクタ３にパ
ワーオンプリチャージバー信号（／ＰＯＰ信号）を出力
する。以上のリングオシレータ９、分周器１０、５ビッ
トアップカウンタ１１、コラム列セレクタ３、プリチャ
ージ回路７およびパワーオンプリチャージ（ＰＯＰ）検
出回路１３により第１プリチャージ動作制御回路が構成
され、電源の立ち上がり後直ちに、各ビット線をスキャ
ンして、全ての各ビット線のプリチャージ動作を実行す
るように制御する。
９は、電源の立ち上がり後直ちに、発振信号を出力す
る。このリングオシレータ９が接続される分周器１０
は、リングオシレータ９からの発振信号を分周する。こ
の分周器１０が接続されるプリチャージ用アドレス信号
作成手段としての５ビットアップカウンタ１１は、分周
器１０で分周されたクロックに基づいてプリチャージ用
アドレス信号を作成する。この５ビットアップカウンタ
１１が接続されるセレクタ手段としてのコラム列セレク
タ３は、このプリチャージ用アドレス信号をデコードし
てコラム列を選択するプリチャージ用コラムアドレス信
号を作成する。また、プリチャージ回路７はメモリセル
アレイ１２に接続されており、コラム列セレクタ３で作
成されたプリチャージ用コラムアドレス信号に基づいて
各ビット線をプリチャージする。さらに、パワーオンプ
リチャージ（ＰＯＰ）検出回路１３は分周器１０および
５ビットアップカウンタ１１に接続されており、分周器
１０および５ビットアップカウンタ１１にパワーオンプ
リチャージ信号（ＰＯＰ信号）を出力する。また、パワ
ーオンプリチャージ（ＰＯＰ）検出回路１３はコラム列
セレクタ３に接続されており、コラム列セレクタ３にパ
ワーオンプリチャージバー信号（／ＰＯＰ信号）を出力
する。以上のリングオシレータ９、分周器１０、５ビッ
トアップカウンタ１１、コラム列セレクタ３、プリチャ
ージ回路７およびパワーオンプリチャージ（ＰＯＰ）検
出回路１３により第１プリチャージ動作制御回路が構成
され、電源の立ち上がり後直ちに、各ビット線をスキャ
ンして、全ての各ビット線のプリチャージ動作を実行す
るように制御する。
【００２０】さらに、周辺プリチャージ回路列１４はメ
モリセルアレイ１２に接続されており、周辺コラム列セ
レクタ４で作成されたプリチャージ用コラムアドレス信
号に基づいて反対側の各ビット線をプリチャージする。
また、パワーオンプリチャージ（ＰＯＰ）検出回路１３
は周辺コラム列セレクタ４に接続されており、周辺コラ
ム列セレクタ４にパワーオンプリチャージバー信号（／
ＰＯＰ信号）を出力する。以上の周辺プリチャージ回路
列１４および周辺コラム列セレクタ４により第２プリチ
ャージ動作制御回路が構成され、あるアドレスに対応す
るコラム列が選択され、アクセスされている期間に、そ
の他の全てのコラム列に対応するビット線のプリチャー
ジ動作を行い、また、メモリセルアレイ１２が記憶保持
状態にあるときに、全ての各ビット線のプリチャージ動
作を行い、さらに、アクセスすべきバーチャルＧＮＤ線
以外のバーチャルＧＮＤ線にプリチャージレベルの供給
を行うように制御する。
モリセルアレイ１２に接続されており、周辺コラム列セ
レクタ４で作成されたプリチャージ用コラムアドレス信
号に基づいて反対側の各ビット線をプリチャージする。
また、パワーオンプリチャージ（ＰＯＰ）検出回路１３
は周辺コラム列セレクタ４に接続されており、周辺コラ
ム列セレクタ４にパワーオンプリチャージバー信号（／
ＰＯＰ信号）を出力する。以上の周辺プリチャージ回路
列１４および周辺コラム列セレクタ４により第２プリチ
ャージ動作制御回路が構成され、あるアドレスに対応す
るコラム列が選択され、アクセスされている期間に、そ
の他の全てのコラム列に対応するビット線のプリチャー
ジ動作を行い、また、メモリセルアレイ１２が記憶保持
状態にあるときに、全ての各ビット線のプリチャージ動
作を行い、さらに、アクセスすべきバーチャルＧＮＤ線
以外のバーチャルＧＮＤ線にプリチャージレベルの供給
を行うように制御する。
【００２１】さらには、このメモリセルアレイ１２に
は、センスアンプ８が接続されており、このセンスアン
プ８の出力端には出力バッファ１５さらに出力パッド１
６が接続され、メモリセルアレイ１２に接続される各ビ
ット線、センスアンプ８、出力バッファ１５さらに出力
パッド１６を介して、メモリセルアレイ１２に保持され
た任意アドレスのデータが読み出される。以上により、
本実施形態の半導体記憶装置としてのマスクＲＯＭが構
成される。
は、センスアンプ８が接続されており、このセンスアン
プ８の出力端には出力バッファ１５さらに出力パッド１
６が接続され、メモリセルアレイ１２に接続される各ビ
ット線、センスアンプ８、出力バッファ１５さらに出力
パッド１６を介して、メモリセルアレイ１２に保持され
た任意アドレスのデータが読み出される。以上により、
本実施形態の半導体記憶装置としてのマスクＲＯＭが構
成される。
【００２２】ここで、以上のコラム列セレクタ３、パワ
ーオンプリチャージ（ＰＯＰ）検出回路１３、周辺コラ
ム列セレクタ４および周辺プリチャージ回路１４につい
て、以下にさらに詳しく説明する。
ーオンプリチャージ（ＰＯＰ）検出回路１３、周辺コラ
ム列セレクタ４および周辺プリチャージ回路１４につい
て、以下にさらに詳しく説明する。
【００２３】図２は、図１のコラム列セレクタ３から出
力されるコラム列選択信号Ｃｓｅｌ−０〜１５と周辺コ
ラム列セレクタ４から出力される周辺コラム列選択信号
ＰＣｓｅｌ−０〜１５との関係を示すブロック図であ
り、図３は、図１のコラム列セレクタ３の回路図であ
る。
力されるコラム列選択信号Ｃｓｅｌ−０〜１５と周辺コ
ラム列セレクタ４から出力される周辺コラム列選択信号
ＰＣｓｅｌ−０〜１５との関係を示すブロック図であ
り、図３は、図１のコラム列セレクタ３の回路図であ
る。
【００２４】このコラム列セレクタ３は、５ビットアッ
プカウンタ１１によって作成された電源投入時のプリチ
ャージ用アドレス信号におけるコラム列選択用アドレス
Ａ４ａ’〜Ａ８ａ’をデコードしてＣＡ０’〜３’、Ｃ
Ｂ０’〜３’信号を作成する。また、通常のノーマルア
クセス時のアドレスＡ４ａ〜Ａ７ａをデコードしてＣＡ
０’〜３，ＣＢ０’〜３の信号を作成する。次に、パワ
ーオンプリチャージバー信号（／ＰＯＰ信号）を基にし
て、電源立ち上げ時のプリチャージか否かを識別して、
アドレスの選択を行い、コラム列選択信号Ｃｓｅｌ−０
〜１５を作成する。つまり、電源投入時は、ＣＡ０’〜
３’、ＣＢ０’〜３’の信号を選択してプリチャージ用
コラムアドレス信号であるコラム列選択信号Ｃｓｅｌ−
０〜１５を作成し、通常のノーマルアクセス時にはＣＡ
０〜３，ＣＢ０〜３の信号を選択してコラム列選択信号
Ｃｓｅｌ−０〜１５を作成する。
プカウンタ１１によって作成された電源投入時のプリチ
ャージ用アドレス信号におけるコラム列選択用アドレス
Ａ４ａ’〜Ａ８ａ’をデコードしてＣＡ０’〜３’、Ｃ
Ｂ０’〜３’信号を作成する。また、通常のノーマルア
クセス時のアドレスＡ４ａ〜Ａ７ａをデコードしてＣＡ
０’〜３，ＣＢ０’〜３の信号を作成する。次に、パワ
ーオンプリチャージバー信号（／ＰＯＰ信号）を基にし
て、電源立ち上げ時のプリチャージか否かを識別して、
アドレスの選択を行い、コラム列選択信号Ｃｓｅｌ−０
〜１５を作成する。つまり、電源投入時は、ＣＡ０’〜
３’、ＣＢ０’〜３’の信号を選択してプリチャージ用
コラムアドレス信号であるコラム列選択信号Ｃｓｅｌ−
０〜１５を作成し、通常のノーマルアクセス時にはＣＡ
０〜３，ＣＢ０〜３の信号を選択してコラム列選択信号
Ｃｓｅｌ−０〜１５を作成する。
【００２５】図４は図１のパワーオンプリチャージ（Ｐ
ＯＰ）検出回路１３の回路図である。
ＯＰ）検出回路１３の回路図である。
【００２６】このパワーオンプリチャージ（ＰＯＰ）検
出回路１３は、まず、電源電圧立ち上がり検出回路１３
ａにて、電源の立ち上がりを検出して、その検出信号
（ＡＣＬ信号）を出力する。このＡＣＬ信号にて、パワ
ーオンプリチャージ信号（ＰＯＰ）をＨレベルにする。
このＰＯＰ信号がＨレベルとなることにより、分周器１
０および５ビットアップカウンタ１１のリセット信号が
解除されて、分周器１０および５ビットアップカウンタ
１１が動作する。すると、５ビットアップカウンタ１１
により、電源投入時のコラム列選択用アドレスＡ４ａ’
〜Ａ８ａ’が作成されて、パワーオンプリチャージ（Ｐ
ＯＰ）検出回路１３のオアゲート１３ｂに入力されるこ
とにより、ＰＯＰ信号はＨレベルを保持し続ける。全て
のコラム列が選択され、全ビット線がプリチャージされ
ると、アドレスＡ４ａ’およびアドレスＡ８ａ’がＨレ
ベルとなり、この両アドレス信号のＡＮＤ信号にてアン
ドゲート１３ｃを介してＰＯＰ信号をリセットする。
出回路１３は、まず、電源電圧立ち上がり検出回路１３
ａにて、電源の立ち上がりを検出して、その検出信号
（ＡＣＬ信号）を出力する。このＡＣＬ信号にて、パワ
ーオンプリチャージ信号（ＰＯＰ）をＨレベルにする。
このＰＯＰ信号がＨレベルとなることにより、分周器１
０および５ビットアップカウンタ１１のリセット信号が
解除されて、分周器１０および５ビットアップカウンタ
１１が動作する。すると、５ビットアップカウンタ１１
により、電源投入時のコラム列選択用アドレスＡ４ａ’
〜Ａ８ａ’が作成されて、パワーオンプリチャージ（Ｐ
ＯＰ）検出回路１３のオアゲート１３ｂに入力されるこ
とにより、ＰＯＰ信号はＨレベルを保持し続ける。全て
のコラム列が選択され、全ビット線がプリチャージされ
ると、アドレスＡ４ａ’およびアドレスＡ８ａ’がＨレ
ベルとなり、この両アドレス信号のＡＮＤ信号にてアン
ドゲート１３ｃを介してＰＯＰ信号をリセットする。
【００２７】このように、パワーオンプリチャージ（Ｐ
ＯＰ）検出回路１３には、電源の立ち上がり時から、全
ビット線のプリチャージが完了するまでの期間を検出し
てプリチャージ回路７による全ビット線のプリチャージ
動作を終了させるように制御する検出制御手段が設けら
れている。
ＯＰ）検出回路１３には、電源の立ち上がり時から、全
ビット線のプリチャージが完了するまでの期間を検出し
てプリチャージ回路７による全ビット線のプリチャージ
動作を終了させるように制御する検出制御手段が設けら
れている。
【００２８】図５は図１の周辺コラム列セレクタ４の回
路図であり、この回路が１６回路必要である。
路図であり、この回路が１６回路必要である。
【００２９】この周辺コラム列セレクタ４は、パワーオ
ンプリチャージ時には、パワーオンプリチャージ信号
（ＰＯＰ信号）のＬレベルを入力するために、全ての周
辺コラム列選択信号ＰＣｓｅｌ−０〜１５をＨレベルに
する。したがって、周辺プリチャージ回路１４による全
ビット線プリチャージを実行する。
ンプリチャージ時には、パワーオンプリチャージ信号
（ＰＯＰ信号）のＬレベルを入力するために、全ての周
辺コラム列選択信号ＰＣｓｅｌ−０〜１５をＨレベルに
する。したがって、周辺プリチャージ回路１４による全
ビット線プリチャージを実行する。
【００３０】また、周辺コラム列セレクタ４は、ノーマ
ルアクセス時のアドレスＡ４ａ〜Ａ７ａを入力して、ノ
ーマルアクセス時における周辺コラム列選択信号ＰＣｓ
ｅｌ−０〜１５を制御する。例えば、コラム列セレクタ
３により出力されたコラム列選択信号Ｃｓｅｌ−ｊがＨ
レベルであるときには、周辺コラム列選択信号ＰＣｓｅ
ｌ−ｊをＬレベルにして、周辺プリチャージ回路１４か
らのビット線プリチャージを禁止している。しかし、そ
の他全ての周辺コラム列選択信号ＰＣｓｅｌをＨレベル
にして、周辺からのビット線のプリチャージを可能にし
ている。
ルアクセス時のアドレスＡ４ａ〜Ａ７ａを入力して、ノ
ーマルアクセス時における周辺コラム列選択信号ＰＣｓ
ｅｌ−０〜１５を制御する。例えば、コラム列セレクタ
３により出力されたコラム列選択信号Ｃｓｅｌ−ｊがＨ
レベルであるときには、周辺コラム列選択信号ＰＣｓｅ
ｌ−ｊをＬレベルにして、周辺プリチャージ回路１４か
らのビット線プリチャージを禁止している。しかし、そ
の他全ての周辺コラム列選択信号ＰＣｓｅｌをＨレベル
にして、周辺からのビット線のプリチャージを可能にし
ている。
【００３１】図６は図１の周辺プリチャージ回路１４の
回路図である。
回路図である。
【００３２】この周辺プリチャージ回路１４は、周辺コ
ラム列セレクタ４により出力された周辺コラム列選択信
号ＰＣｓｅｌ−０〜１５に基づいて周辺からのビット線
のプリチャージ、またはプリチャージ禁止を実行する。
ラム列セレクタ４により出力された周辺コラム列選択信
号ＰＣｓｅｌ−０〜１５に基づいて周辺からのビット線
のプリチャージ、またはプリチャージ禁止を実行する。
【００３３】また、アドレスインクリメントによってア
クセスされるメモリセルＴｒがＴｒに移動する場合
には、アクセスされるバーチャルＧＮＤ線もからに
移動する。このときのメモリブロック図を図７に示して
いる。
クセスされるメモリセルＴｒがＴｒに移動する場合
には、アクセスされるバーチャルＧＮＤ線もからに
移動する。このときのメモリブロック図を図７に示して
いる。
【００３４】図７において、前のサイクルにてＧＮＤレ
ベルにあるバーチャルＧＮＤ線の立ち上がり（プリチ
ャージレベルに戻す動作）が遅い場合には、ＲＯＭＴｒ
、、がＯＮＴｒである場合には、アクセスされる
ビット線がＲＯＭＴｒ、、を介してバーチャル
ＧＮＤ線に引かれる。ここで、アクセスＴｒがＯＦ
Ｆ‐Ｔｒである場合にはアクセスすべきビット線のレ
ベルが低下してアクセスタイムに大きな影響を与えるこ
とになる。
ベルにあるバーチャルＧＮＤ線の立ち上がり（プリチ
ャージレベルに戻す動作）が遅い場合には、ＲＯＭＴｒ
、、がＯＮＴｒである場合には、アクセスされる
ビット線がＲＯＭＴｒ、、を介してバーチャル
ＧＮＤ線に引かれる。ここで、アクセスＴｒがＯＦ
Ｆ‐Ｔｒである場合にはアクセスすべきビット線のレ
ベルが低下してアクセスタイムに大きな影響を与えるこ
とになる。
【００３５】したがって、バーチャルＧＮＤ線の反対側
よりバーチャルＧＮＤ線にプリチャージレベルを供給
し、アクセスされるべきバーチャルＧＮＤ線に対して
はプリチャージレベルの供給を止めることによって、ア
クセスタイムの改善を図ることができる。このように、
バーチャルＧＮＤ線選択回路が設けられており、メモリ
セルアレイ１２のアクセスされるバーチャルＧＮＤ線以
外のバーチャルＧＮＤ線に対してはプリチャージレベル
を供給し、アクセスすべきバーチャルＧＮＤ線に対して
はプリチャージレベルの供給を止めるように制御する。
なお、このプリチャージレベルは、中間電位にプリチャ
ージされ、好ましくは（１／２）Ｖｃｃである。
よりバーチャルＧＮＤ線にプリチャージレベルを供給
し、アクセスされるべきバーチャルＧＮＤ線に対して
はプリチャージレベルの供給を止めることによって、ア
クセスタイムの改善を図ることができる。このように、
バーチャルＧＮＤ線選択回路が設けられており、メモリ
セルアレイ１２のアクセスされるバーチャルＧＮＤ線以
外のバーチャルＧＮＤ線に対してはプリチャージレベル
を供給し、アクセスすべきバーチャルＧＮＤ線に対して
はプリチャージレベルの供給を止めるように制御する。
なお、このプリチャージレベルは、中間電位にプリチャ
ージされ、好ましくは（１／２）Ｖｃｃである。
【００３６】図８は、図１の半導体記憶装置の電源立ち
上がり時におけるプリチャージ用コラムアドレス信号の
作成手順を示すタイミング図である。
上がり時におけるプリチャージ用コラムアドレス信号の
作成手順を示すタイミング図である。
【００３７】図８に示すように、まず、電源電圧（POWE
R）が立ち上がると、リングオシレータ９が発振を開始
して源振クロックを分周器１０に出力するとともに、パ
ワーオンプリチャージ（ＰＯＰ）検出回路１３の電源電
圧立ち上がり検出回路１３ａが電源電圧（POWER）の立
ち上がりを検出して出力される立ち上がり検出信号ＡＣ
Ｌによりパワーオンプリチャージ信号（ＰＯＰ信号）を
Ｈレベルにする。
R）が立ち上がると、リングオシレータ９が発振を開始
して源振クロックを分周器１０に出力するとともに、パ
ワーオンプリチャージ（ＰＯＰ）検出回路１３の電源電
圧立ち上がり検出回路１３ａが電源電圧（POWER）の立
ち上がりを検出して出力される立ち上がり検出信号ＡＣ
Ｌによりパワーオンプリチャージ信号（ＰＯＰ信号）を
Ｈレベルにする。
【００３８】このリングオシレータ９からの源振クロッ
クが入力される分周器１０は、その源振クロックを分周
した基本クロック（ＣＫ）を作成して、５ビットアップ
カウンタ１１に出力する。この基本クロック（ＣＫ）が
入力される５ビットアップカウンタ１１では、その基本
クロックをカウントして電源立ち上げ時のコラム列選択
用アドレスＡ４ａ’〜Ａ８ａ’を作成する。このアドレ
スＡ４ａ’〜Ａ８ａ’はコラム列セレクタ３に入力され
てデコードされる。
クが入力される分周器１０は、その源振クロックを分周
した基本クロック（ＣＫ）を作成して、５ビットアップ
カウンタ１１に出力する。この基本クロック（ＣＫ）が
入力される５ビットアップカウンタ１１では、その基本
クロックをカウントして電源立ち上げ時のコラム列選択
用アドレスＡ４ａ’〜Ａ８ａ’を作成する。このアドレ
スＡ４ａ’〜Ａ８ａ’はコラム列セレクタ３に入力され
てデコードされる。
【００３９】このとき、ＰＯＰ信号がＨレベルにあるた
めに、電源立ち上げ時のアドレスＡ４ａ’〜Ａ８ａ’に
基づくデコード信号が選択されてコラム列選択信号Ｃｓ
ｅｌ−０〜１５が作成される。このコラム列選択信号Ｃ
ｓｅｌ−０〜１５は分周器１０から出力された基本クロ
ック（ＣＫ）に基づいてＣｓｅｌ−１、Ｃｓｅｌ−２、
Ｃｓｅｌ−３、・・・、Ｃｓｅｌ−１５、Ｃｓｅｌ−０
の順に順次コラム列セレクタ３より出力される。
めに、電源立ち上げ時のアドレスＡ４ａ’〜Ａ８ａ’に
基づくデコード信号が選択されてコラム列選択信号Ｃｓ
ｅｌ−０〜１５が作成される。このコラム列選択信号Ｃ
ｓｅｌ−０〜１５は分周器１０から出力された基本クロ
ック（ＣＫ）に基づいてＣｓｅｌ−１、Ｃｓｅｌ−２、
Ｃｓｅｌ−３、・・・、Ｃｓｅｌ−１５、Ｃｓｅｌ−０
の順に順次コラム列セレクタ３より出力される。
【００４０】一方、アドレス遷移検出回路５は、電源立
ち上げ時のアドレスＡ４ａ’〜Ａ８ａ’と通常アクセス
時のアドレスＡ４ａ〜Ａ７ａをＰＯＰ信号に基づき選択
してアドレス遷移検出信号ＡＴＤをタイミングジェネレ
ータ６に出力する。このタイミングジェネレータ６で
は、このＡＴＤ信号に基づいてプリチャージ信号（Ｃ
Ｐ）をＨレベルにする。ところが、パワーオンプリチャ
ージ信号（ＰＯＰ）がＨレベルのときには、ビット線イ
コライズ信号（ＥＱ）、センスアンプイネーブル信号
（ＳＥ）はＬレベル状態を保持している。したがって、
電源立ち上げ時は、パワーオンプリチャージ信号（ＰＯ
Ｐ信号）がＨレベルになり、コラム列セレクタ３により
選択された各ビット線をプリチャージ回路７によってプ
リチャージする。
ち上げ時のアドレスＡ４ａ’〜Ａ８ａ’と通常アクセス
時のアドレスＡ４ａ〜Ａ７ａをＰＯＰ信号に基づき選択
してアドレス遷移検出信号ＡＴＤをタイミングジェネレ
ータ６に出力する。このタイミングジェネレータ６で
は、このＡＴＤ信号に基づいてプリチャージ信号（Ｃ
Ｐ）をＨレベルにする。ところが、パワーオンプリチャ
ージ信号（ＰＯＰ）がＨレベルのときには、ビット線イ
コライズ信号（ＥＱ）、センスアンプイネーブル信号
（ＳＥ）はＬレベル状態を保持している。したがって、
電源立ち上げ時は、パワーオンプリチャージ信号（ＰＯ
Ｐ信号）がＨレベルになり、コラム列セレクタ３により
選択された各ビット線をプリチャージ回路７によってプ
リチャージする。
【００４１】また、コラム列セレクタ３は、分周器１０
から出力された基本クロック（ＣＫ）に基づいて、コラ
ム列選択信号Ｃｓｅｌ−０〜１５をインクリメントさせ
ることによって、順次、コラム列選択信号Ｃｓｅｌ−０
〜１５により選択されたビット線をプリチャージ回路７
によってプリチャージする。このプリチャージ動作を分
周器１０から出力された基本クロック（ＣＫ）に基づい
て繰り返すことによって、全ビット線のプリチャージを
行う。全てのＣｓｅｌ信号を出力すると、つまり、全て
のビット線のプリチャージが完了すると、パワーオンプ
リチャージ（ＰＯＰ）検出回路１３はパワーオンプリチ
ャージ信号（ＰＯＰ信号）をＬレベルにして、電源立ち
上げ時におけるビット線プリチャージ動作を終了する。
から出力された基本クロック（ＣＫ）に基づいて、コラ
ム列選択信号Ｃｓｅｌ−０〜１５をインクリメントさせ
ることによって、順次、コラム列選択信号Ｃｓｅｌ−０
〜１５により選択されたビット線をプリチャージ回路７
によってプリチャージする。このプリチャージ動作を分
周器１０から出力された基本クロック（ＣＫ）に基づい
て繰り返すことによって、全ビット線のプリチャージを
行う。全てのＣｓｅｌ信号を出力すると、つまり、全て
のビット線のプリチャージが完了すると、パワーオンプ
リチャージ（ＰＯＰ）検出回路１３はパワーオンプリチ
ャージ信号（ＰＯＰ信号）をＬレベルにして、電源立ち
上げ時におけるビット線プリチャージ動作を終了する。
【００４２】次に、メモリセルアレイ１２の末端、つま
り、プリチャージ回路７の配置箇所の反対側に周辺コラ
ム列セレクタ４および周辺プリチャージ回路１４を配置
している。これは、通常時のノーマルアクセス時にプリ
チャージ回路７によってアクセスされているコラム列以
外の全コラム列中の全ビット線をプリチャージレベルに
保持する機能を持つ。つまり、例えば、コラム列セレク
タ３により例えばコラム列選択信号Ｃｓｅｌ−３がＨレ
ベルになり、それに対応するコラム列がアクセスされる
サイクル中には、周辺コラム列セレクタ４の出力信号で
ある周辺コラム列選択信号ＰＣｓｅｌ−３信号のみがＬ
レベルになり、このコラム列選択信号Ｃｓｅｌ−３を除
く他の出力である周辺コラム列選択信号ＰＣｓｅｌ−０
〜１５はＨレベルになる。よって、周辺コラム列選択信
号ＰＣｓｅｌ−３信号により、周辺プリチャージ回路１
４がビット線と分離されて、それに対応するビット線の
周辺プリチャージは行われない。しかし、その他のコラ
ム列中の各ビット線は周辺プリチャージ回路１４により
プリチャージが実行されており、各ビット線のプリチャ
ージレベルが保持されている。このように、周辺コラム
列セレクタ４および周辺プリチャージ回路１４によっ
て、あるアドレスに対応するコラム列が選択され、アク
セスされている期間に、その他の全てのコラム列に対応
するビット線のプリチャージ動作が行われる。
り、プリチャージ回路７の配置箇所の反対側に周辺コラ
ム列セレクタ４および周辺プリチャージ回路１４を配置
している。これは、通常時のノーマルアクセス時にプリ
チャージ回路７によってアクセスされているコラム列以
外の全コラム列中の全ビット線をプリチャージレベルに
保持する機能を持つ。つまり、例えば、コラム列セレク
タ３により例えばコラム列選択信号Ｃｓｅｌ−３がＨレ
ベルになり、それに対応するコラム列がアクセスされる
サイクル中には、周辺コラム列セレクタ４の出力信号で
ある周辺コラム列選択信号ＰＣｓｅｌ−３信号のみがＬ
レベルになり、このコラム列選択信号Ｃｓｅｌ−３を除
く他の出力である周辺コラム列選択信号ＰＣｓｅｌ−０
〜１５はＨレベルになる。よって、周辺コラム列選択信
号ＰＣｓｅｌ−３信号により、周辺プリチャージ回路１
４がビット線と分離されて、それに対応するビット線の
周辺プリチャージは行われない。しかし、その他のコラ
ム列中の各ビット線は周辺プリチャージ回路１４により
プリチャージが実行されており、各ビット線のプリチャ
ージレベルが保持されている。このように、周辺コラム
列セレクタ４および周辺プリチャージ回路１４によっ
て、あるアドレスに対応するコラム列が選択され、アク
セスされている期間に、その他の全てのコラム列に対応
するビット線のプリチャージ動作が行われる。
【００４３】また、この記憶装置の記憶保持状態（スタ
ンバイ）時には、周辺コラム列セレクタ４からの出力で
ある周辺コラム列選択信号ＰＣｓｅｌー０〜１５の全て
をＨレベルにすることによって、周辺プリチャージ回路
列１４を使用して全ビット線のプリチャージを実行し
て、プリチャージレベルの保持を図る。
ンバイ）時には、周辺コラム列セレクタ４からの出力で
ある周辺コラム列選択信号ＰＣｓｅｌー０〜１５の全て
をＨレベルにすることによって、周辺プリチャージ回路
列１４を使用して全ビット線のプリチャージを実行し
て、プリチャージレベルの保持を図る。
【００４４】さらに、プリチャージ回路７がアクティブ
になるのは、／ＰＲＥ＝“Ｌ”の時であり、本発明では
周辺プリチャージ回路列１４により、予めビット線をプ
リチャージしていることから、メインのプリチャージ回
路７をアクティブにする時間を短くできる。周辺プリチ
ャージ回路１４はプリチャージ回路７の補助として用い
ている。この時間短縮を示すタイミング図を図９に示し
ており、図９において従来の回路によるタイミングと、
本発明を使用した場合のタイミングとを比較している。
になるのは、／ＰＲＥ＝“Ｌ”の時であり、本発明では
周辺プリチャージ回路列１４により、予めビット線をプ
リチャージしていることから、メインのプリチャージ回
路７をアクティブにする時間を短くできる。周辺プリチ
ャージ回路１４はプリチャージ回路７の補助として用い
ている。この時間短縮を示すタイミング図を図９に示し
ており、図９において従来の回路によるタイミングと、
本発明を使用した場合のタイミングとを比較している。
【００４５】例えば、４メガマスクＲＯＭのビット線プ
リチャージに要する時間は約３０ｎｓ（Ｖｃｃ＝４．５
Ｖ，Ｔａ＝８０Ｃ）あるが、ワード線の立ち上がり時間
は約１５ｎｓである。したがって、本発明を採用するこ
とにより、約１５ｎｓのアクセスタイムの短縮を図るこ
とが可能となる。
リチャージに要する時間は約３０ｎｓ（Ｖｃｃ＝４．５
Ｖ，Ｔａ＝８０Ｃ）あるが、ワード線の立ち上がり時間
は約１５ｎｓである。したがって、本発明を採用するこ
とにより、約１５ｎｓのアクセスタイムの短縮を図るこ
とが可能となる。
【００４６】以上により本実施形態においては、ビット
線プリチャージ動作時間の短縮化を図るために、電源の
立ち上がり後直ちに、コラムセレクタ３を介してビット
線プリチャージ回路７をスキャンさせることによって、
全てのビット線をプリチャージするように制御するリン
グオシレータ９、分周器１０、５ビットアップカウンタ
１１およびパワーオンプリチャージ（ＰＯＰ）検出回路
１３よりなる回路と、あるアドレスに対応するコラム列
がコラムセレクタ３で選択され、アクセスされている期
間に、その他の全てのコラム列に対応するビット線をプ
リチャージし、また、この記憶装置が記憶保持状態にあ
るときにも、全ビット線のプリチャージを行う周辺コラ
ムセレクタ４および周辺プリチャージ回路１４よりなる
回路とを有している。また、アドレスインクリメントな
どにより、近傍のメモリセルがアクセスされる場合に、
アクセスタイムに遅延が発生するが、バーチャルＧＮＤ
線の切り替え回路をバーチャルＧＮＤ線の反対側（プリ
チャージ回路７にてプリチャージレベルを供給する側と
反対側）に設置することによって、任意の入力アドレス
に対応するビット線のプリチャージ時間の短縮を実現す
ることによって、アクセスタイムの短縮化を図り得る。
線プリチャージ動作時間の短縮化を図るために、電源の
立ち上がり後直ちに、コラムセレクタ３を介してビット
線プリチャージ回路７をスキャンさせることによって、
全てのビット線をプリチャージするように制御するリン
グオシレータ９、分周器１０、５ビットアップカウンタ
１１およびパワーオンプリチャージ（ＰＯＰ）検出回路
１３よりなる回路と、あるアドレスに対応するコラム列
がコラムセレクタ３で選択され、アクセスされている期
間に、その他の全てのコラム列に対応するビット線をプ
リチャージし、また、この記憶装置が記憶保持状態にあ
るときにも、全ビット線のプリチャージを行う周辺コラ
ムセレクタ４および周辺プリチャージ回路１４よりなる
回路とを有している。また、アドレスインクリメントな
どにより、近傍のメモリセルがアクセスされる場合に、
アクセスタイムに遅延が発生するが、バーチャルＧＮＤ
線の切り替え回路をバーチャルＧＮＤ線の反対側（プリ
チャージ回路７にてプリチャージレベルを供給する側と
反対側）に設置することによって、任意の入力アドレス
に対応するビット線のプリチャージ時間の短縮を実現す
ることによって、アクセスタイムの短縮化を図り得る。
【００４７】
【発明の効果】以上のように本発明によれば、電源の立
ち上がり時に各ビット線をスキャンさせることによっ
て、全てのビット線をプリチャージすることにより、電
源立ち上がり時の１回目のアクセス時においても、ビッ
ト線のプリチャージが早急に完了して、ビット線がプリ
チャージレベルにあるために、入力アドレスに対応する
ワード線立ち上がり動作完了時に直ちに、ビット線セン
ス動作が実行できるため、大幅なアクセスタイムの改善
（減少）を図ることができる。
ち上がり時に各ビット線をスキャンさせることによっ
て、全てのビット線をプリチャージすることにより、電
源立ち上がり時の１回目のアクセス時においても、ビッ
ト線のプリチャージが早急に完了して、ビット線がプリ
チャージレベルにあるために、入力アドレスに対応する
ワード線立ち上がり動作完了時に直ちに、ビット線セン
ス動作が実行できるため、大幅なアクセスタイムの改善
（減少）を図ることができる。
【００４８】また、あるアドレスに対応するコラム列が
選択され、アクセスされる期間に、その他の全てのコラ
ム列に対応するビット線をプリチャージする回路をメモ
リセルアレイの反対側に配置することにより、常時ビッ
ト線がプリチャージレベルを保持することができるため
に、入力アドレスに対応するワード線立ち上がり動作完
了時に直ちに、ビット線センス動作が実行できるため、
大幅なアクセスタイムの改善を図ることができる。
選択され、アクセスされる期間に、その他の全てのコラ
ム列に対応するビット線をプリチャージする回路をメモ
リセルアレイの反対側に配置することにより、常時ビッ
ト線がプリチャージレベルを保持することができるため
に、入力アドレスに対応するワード線立ち上がり動作完
了時に直ちに、ビット線センス動作が実行できるため、
大幅なアクセスタイムの改善を図ることができる。
【００４９】さらに、この記憶保持状態にあるときに
も、全ビット線のプリチャージレベルの保持を行うこと
により、保持状態が終了した後の最初のアクセス時にお
いても、入力アドレスに対応するワード線立ち上がり動
作完了時に直ちに、ビット線センス動作を実行できるた
め、大幅なアクセスタイムの改善を図ることができる。
さらには、アクセスされるバーチャルＧＮＤ線以外のバ
ーチャルＧＮＤ線に対してプリチャージレベルを供給
し、アクセスすべきバーチャルＧＮＤ線に対してはプリ
チャージレベルの供給を止めるように制御することによ
り、大幅なアクセスタイムの改善を図ることができる。
も、全ビット線のプリチャージレベルの保持を行うこと
により、保持状態が終了した後の最初のアクセス時にお
いても、入力アドレスに対応するワード線立ち上がり動
作完了時に直ちに、ビット線センス動作を実行できるた
め、大幅なアクセスタイムの改善を図ることができる。
さらには、アクセスされるバーチャルＧＮＤ線以外のバ
ーチャルＧＮＤ線に対してプリチャージレベルを供給
し、アクセスすべきバーチャルＧＮＤ線に対してはプリ
チャージレベルの供給を止めるように制御することによ
り、大幅なアクセスタイムの改善を図ることができる。
【図１】本発明の一実施形態における半導体記憶装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】図１のコラム列セレクタ３から出力されるコラ
ム列選択信号Ｃｓｅｌ−０〜１５と周辺コラム列セレク
タ４から出力される周辺コラム列選択信号ＰＣｓｅｌ−
０〜１５との関係を示すブロック図である。
ム列選択信号Ｃｓｅｌ−０〜１５と周辺コラム列セレク
タ４から出力される周辺コラム列選択信号ＰＣｓｅｌ−
０〜１５との関係を示すブロック図である。
【図３】図１のコラム列セレクタ３の回路図である。
【図４】図１のパワーオンプリチャージ検出回路１３の
回路図である。
回路図である。
【図５】図１の周辺コラム列セレクタ４の回路図であ
る。
る。
【図６】図１の周辺プリチャージ回路１４の回路図であ
る。
る。
【図７】図１のメモリセルアレイ１２の一部メモリブロ
ック図である。
ック図である。
【図８】図１の半導体記憶装置の電源立ち上がり時にお
けるプリチャージ用コラムアドレス信号の作成手順を示
すタイミング図である。
けるプリチャージ用コラムアドレス信号の作成手順を示
すタイミング図である。
【図９】本発明によるアクセスタイムの時間短縮を、従
来例のものと比較して示したタイミング図である。
来例のものと比較して示したタイミング図である。
３ コラム列セレクタ ４ 周辺コラム列セレクタ ５ アドレス遷移検出回路 ６ タイミングジェネレータ ７ プリチャージ回路 ８ センスアンプ ９ リングオシレータ １０ 分周器 １１ ５ビットアップカウンタ １２ メモリセルアレイ １３ パワーオンプリチャージ（ＰＯＰ）検出回路 １４ 周辺プリチャージ回路列
Claims (5)
- 【請求項１】 メモリセルアレイに接続される各ビット
線を介して該メモリセルアレイに保持された任意アドレ
スのデータの読み出しを行う半導体記憶装置において、 電源の立ち上がり後直ちに、該各ビット線をスキャンし
て、全ての該各ビット線のプリチャージ動作を実行する
ように制御する第１プリチャージ動作制御回路と、 あるアドレスに対応するコラム列が選択され、アクセス
されている期間に、その他の全てのコラム列に対応する
ビット線のプリチャージ動作を行い、また、該メモリセ
ルアレイが記憶保持状態にあるときに、全ての該各ビッ
ト線のプリチャージ動作を行い、さらに、該アクセスす
べきバーチャルＧＮＤ線以外のバーチャルＧＮＤ線にプ
リチャージレベルの供給を行うように制御する第２プリ
チャージ動作制御回路とを備えた半導体記憶装置。 - 【請求項２】 前記第１プリチャージ動作制御回路に、
電源の立ち上がり後直ちに、発振信号を出力する発振手
段と、該発振信号を分周する分周手段と、該分周された
クロックに基づいてプリチャージ用アドレス信号を作成
するプリチャージ用アドレス信号作成手段と、該プリチ
ャージ用アドレス信号をデコードしてコラム列を選択す
るプリチャージ用コラムアドレス信号を作成するセレク
タ手段と、該プリチャージ用コラムアドレス信号に基づ
いて前記各ビット線をプリチャージするプリチャージ手
段とを設けた請求項１記載の半導体記憶装置。 - 【請求項３】 前記第２プリチャージ動作制御回路に、
あるアドレスに対応するコラム列が選択され、アクセス
されている期間に、その他の全てのコラム列を選択する
セレクタ手段と、該その他の全てのコラム列に対応し
た、選択される全ての各ビット線をプリチャージするプ
リチャージ手段とを設けた請求項１記載の半導体記憶装
置。 - 【請求項４】 前記第２プリチャージ動作制御回路に、
前記メモリセルアレイが記憶保持状態にあるときに、該
記憶保持状態を示す信号に基づいて全てのコラム列を選
択するセレクタ手段と、選択された該全コラム列に対応
した全ビット線のプリチャージを行うプリチャージ手段
とを設けた請求項１記載の半導体記憶装置。 - 【請求項５】 前記第２プリチャージ動作制御回路に、
前記メモリセルアレイのアクセスされるバーチャルＧＮ
Ｄ線以外のバーチャルＧＮＤ線に対してはプリチャージ
レベルを供給し、アクセスすべきバーチャルＧＮＤ線に
対してはプリチャージレベルの供給を止めるバーチャル
ＧＮＤ線選択回路を設けた請求項１記載の半導体記憶装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23177595A JP3153447B2 (ja) | 1995-09-08 | 1995-09-08 | 半導体記憶装置 |
| US08/709,013 US5768199A (en) | 1995-09-08 | 1996-09-06 | Semiconductor memory device with dual precharge operations |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23177595A JP3153447B2 (ja) | 1995-09-08 | 1995-09-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0982090A JPH0982090A (ja) | 1997-03-28 |
| JP3153447B2 true JP3153447B2 (ja) | 2001-04-09 |
Family
ID=16928845
Family Applications (1)
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|---|---|---|---|
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