JP2016131373A - 記憶装置 - Google Patents
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Abstract
御するための信号数を削減する。
【解決手段】酸化物半導体を半導体層に有するトランジスタを有する記憶回路と、記憶回
路に保持されたデータを読み出すための電荷を蓄積する容量素子と、容量素子への電荷の
蓄積を制御するための電荷蓄積回路と、データの読み出し状態を制御するデータ検出回路
と、電源電圧が供給された直後の期間において、電源電圧の信号と電源電圧を遅延させた
信号とにより、電荷蓄積回路による容量素子への電荷の蓄積をさせるための信号を生成す
るタイミング制御回路と、容量素子の一方の電極の電位を反転して出力するインバータ回
路と、を有する構成とする。
【選択図】図1
Description
態が消えない信号処理装置の半導体記憶装置に関する。
の信号処理装置は、その用途によって多種多様な構成を有している。信号処理装置は、一
般的に、データやプログラムを記憶するためのメインメモリの他に、レジスタ、キャッシ
ュメモリなど、各種の記憶装置が設けられている。レジスタは、演算処理やプログラムの
実行状態の保持などのために一時的にデータ信号を保持する役割を担っている。また、キ
ャッシュメモリは、演算装置とメインメモリの間に介在し、メインメモリへのアクセスを
減らして演算処理を高速化させることを目的として設けられている。
も高速でデータ信号の書き込みを行う必要がある。よって、通常は、レジスタまたはキャ
ッシュメモリとしてフリップフロップまたはSRAM(Static Random A
ccess Memory)等が用いられる。つまり、これらのレジスタ、キャッシュメ
モリ等には、電源電圧の供給が途絶えるとデータ信号を消失してしまう揮発性の記憶装置
が用いられている。
の電源電圧の供給を一時的に停止するという方法が提案されている(例えば、特許文献1
参照)。特許文献1の方法では、揮発性の記憶装置の周辺に不揮発性の記憶装置を配置し
、上記データ信号をその不揮発性の記憶装置に一時的に記憶させる。
発性の記憶装置の周辺に配置した不揮発性の記憶装置へ揮発性の記憶装置のデータを移し
て記憶させることができる。
源電圧の供給を停止する前及び電源電圧の供給を復帰した後での、不揮発性の記憶装置へ
のデータの書き込み及び不揮発性の記憶装置からのデータの読み出しをするための、別の
制御信号の入力が必要になる。したがって不揮発性の記憶装置へのデータの書き込み、及
び不揮発性の記憶装置からのデータの読み出しをするための制御信号の生成及び当該信号
を供給するための配線が必要となる。
外部回路より半導体記憶装置を制御するための信号数を削減することのできる半導体記憶
装置を提供することを課題の一とする。
記憶装置を分離することなく構成する。具体的に半導体記憶装置には、酸化物半導体を半
導体層に有するトランジスタを有する記憶回路と、記憶回路に保持されたデータを読み出
すための電荷を蓄積する容量素子と、容量素子への電荷の蓄積を制御するための電荷蓄積
回路と、データの読み出し状態を制御するデータ検出回路と、電源電圧が供給された直後
の期間において、電源電圧の信号と電源電圧の信号を遅延させた信号とにより、電荷蓄積
回路による容量素子への電荷の蓄積を制御するための信号を生成するタイミング制御回路
と、容量素子の一方の電極の電位を反転して出力するインバータ回路と、を有する構成と
するものである。そしてデータとクロック信号により電源電圧の停止及び復帰があっても
内部にデータを記憶し、再度動作が可能な半導体記憶装置とするものである。
号線に電気的に接続され、酸化物半導体を半導体層に有する第1のトランジスタと、一方
の電極が前記第1のトランジスタの第2端子に電気的に接続された第1の容量素子と、ゲ
ートが前記第1のトランジスタの第2端子及び前記第1の容量素子の一方の電極に電気的
に接続された第2のトランジスタとを、有する記憶回路と、前記記憶回路に保持されたデ
ータを読み出すための電荷を蓄積する第2の容量素子と、電源電位線に電気的に接続され
、前記第2の容量素子への電荷の蓄積を制御するための電荷蓄積回路と、前記第2の容量
素子の一方の電極と前記第2のトランジスタの第1端子との導通状態または非導通状態を
制御するデータ検出回路と、前記クロック信号線にクロック信号が供給される第1の期間
において、前記クロック信号のトグル動作に応じて前記電荷蓄積回路と前記データ検出回
路とが交互に導通状態となるような制御をし、且つ前記電源電位線に電源電圧が供給され
た直後の第2の期間において、前記電源電圧の信号と前記電源電圧による信号を遅延させ
た信号とにより、前記電荷蓄積回路による前記第2の容量素子への電荷の蓄積を制御する
ための信号を生成する、タイミング制御回路と、前記第2の容量素子の一方の電極の電位
を反転して出力するインバータ回路と、を有する半導体記憶装置である。
号線に電気的に接続され、酸化物半導体を半導体層に有する第1のトランジスタと、一方
の電極が前記第1のトランジスタの第2端子に電気的に接続された第1の容量素子と、ゲ
ートが前記第1のトランジスタの第2端子及び前記第1の容量素子の一方の電極に電気的
に接続された第2のトランジスタとを、有する記憶回路と、前記記憶回路に保持されたデ
ータを読み出すための電荷を蓄積する第2の容量素子と、第1端子が電源電位線に電気的
に接続され、第2端子が前記第2の容量素子の一方の電極に電気的に接続された第3のト
ランジスタを有する電荷蓄積回路と、第1端子が前記第2の容量素子の一方の電極に電気
的に接続され、第2端子が前記第2のトランジスタの第1端子に電気的に接続された第4
のトランジスタを有するデータ検出回路と、前記クロック信号線にクロック信号が供給さ
れる第1の期間において前記クロック信号のトグル動作に応じて前記第3のトランジスタ
と前記第4のトランジスタとが交互に導通状態となるような制御をし、且つ前記電源電位
線に電源電圧が供給された直後の第2の期間において、前記電源電圧の信号と前記電源電
圧による信号を遅延させた信号とにより、前記第3のトランジスタを導通状態とするため
の信号を生成する、タイミング制御回路と、前記第2の容量素子の一方の電極の電位を反
転して出力するインバータ回路と、を有する半導体記憶装置である。
記憶装置が好ましい。
て設けられている半導体記憶装置が好ましい。
基づいた前記第2の容量素子に蓄積された前記電荷の放出の有無により、前記第2の容量
素子の一方の電極の電位を前記データが反転した反転データ信号に変換する回路である半
導体記憶装置が好ましい。
回路とで構成される半導体記憶装置が好ましい。
圧を遅延させた信号とが入力される前記否定論理積回路と、前記否定論理積回路の出力信
号と前記クロック信号とが入力される論理和回路で構成される半導体記憶装置が好ましい
。
よりデータの記憶及び出力を可能とすることができる。また電源電圧が停止した際のデー
タの保持を別の制御信号を外部回路より供給することなく可能とすることで、半導体記憶
装置を制御するための信号数を削減することができる。
は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱す
ることなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される
。したがって本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に
説明する本発明の構成において、同じ物を指し示す符号は異なる図面間において共通とす
る。
たは領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもその
スケールに限定されない。
されている場合と、AとBとが機能的に接続されている場合と、AとBとが直接接続され
ている場合とを含むものとする。
成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記
する。
信号処理装置は半導体記憶装置を有する。信号処理装置は、単数または複数設けられる
半導体記憶装置によって1ビットまたは複数ビットのデータ信号を記憶することができる
。本実施の形態では、信号処理装置における半導体記憶装置の構成について説明する。
nal Processor)、FPGA(Field Programmable G
ate Array)等のLSI(Large Scale Integrated C
ircuit)等が、信号処理装置の範疇に含まれる。
態の半導体記憶装置100は、クロック信号CLKのトグル動作により、入力されるデー
タDの保持及び出力が可能な回路である。本実施の形態の構成では、クロック信号がHレ
ベル(高電源電位VDDのレベル)のタイミングでデータDを取り込み、クロック信号が
Lレベル(低電源電位VSSのレベル)のタイミングで取り込んだデータDを出力信号Q
として出力する。加えて本実施の形態の構成では、データを保持しているタイミングで高
電源電位VDDと低電源電位VSS(GND)による電源電圧が停止しても、半導体記憶
装置の内部では取り込んだデータDの保持が可能であり、再度電源電圧が復帰した場合に
保持していたデータDの出力から動作を再開可能とするものである。
線に供給する、信号または電源電圧の供給を行わないことをいう。また本明細書における
信号または電源電圧の復帰とは、信号または電源電圧を供給する配線に供給する、信号ま
たは電源電圧の供給を停止していた状態から再度供給を再開することをいう。また本明細
書における信号の固定とは、例えば所定の周波数によって発振される交流信号を、高電源
電位VDDまたは低電源電位VSSの固定電位の直流信号にすることをいう。
)に示す半導体記憶装置100は、第1の容量素子113を有する記憶回路101、第2
の容量素子102、電荷蓄積回路103(プリチャージ回路ともいう)、データ検出回路
104、タイミング制御回路105及びインバータ回路106を有する。
)では、高電源電位VDDを供給する第1の電源電位線VDD、低電源電位VSSを供給
する第2の電源電位線VSS、データDを供給するデータ入力線D、クロック信号CLK
を供給するクロック信号線CLK、出力信号Qを出力する出力信号線Qが設けられている
。また図1(B)では、高電源電位VDDの供給が復帰する際に当該高電源電位VDDが
供給されることによる電位の上昇を遅延させた信号VDD_delayを供給する遅延高
電源電位線VDD_delayが設けられている。
112及び第1の容量素子113と、を有する。第1のトランジスタ111のソース及び
ドレインの一方の電極(第1端子)は、データ信号線Dに接続されている。第1のトラン
ジスタ111のソース及びドレインの他方の電極(第2端子)は、第2のトランジスタ1
12のゲート及び第1の容量素子113の一方の電極に接続されている。第1のトランジ
スタ111のゲートは、クロック信号線CLKに接続されている。第1の容量素子113
の他方の電極は第2の電源電位線VSSに接続されている。なお第1のトランジスタ11
1、第2のトランジスタ112及び第1の容量素子113が接続されたノードは、以下の
説明において「記憶ノードD_HOLD」と呼ぶ。
じてデータDを記憶ノードD_HOLDに取り込む。例えば第1のトランジスタ111が
nチャネル型のトランジスタであれば、クロック信号CLKがHレベルのとき、第1のト
ランジスタ111が導通状態となりデータDが記憶ノードD_HOLDに取り込まれる。
またクロック信号CLKがLレベルのとき、第1のトランジスタ111が非導通状態とな
り、記憶ノードD_HOLDにおいて直前に取り込まれたデータDが保持される状態とな
る。
るトランジスタである。なお図面において、第1のトランジスタ111は酸化物半導体層
にチャネルが形成されるトランジスタであることを示すために、OSの符号を付している
。
元素を含有する。例えば、四元系金属の酸化物であるIn−Sn−Ga−Zn−O系酸化
物半導体や、三元系金属の酸化物であるIn−Ga−Zn−O系酸化物半導体、In−S
n−Zn−O系酸化物半導体、In−Al−Zn−O系酸化物半導体、Sn−Ga−Zn
−O系酸化物半導体、Al−Ga−Zn−O系酸化物半導体、Sn−Al−Zn−O系酸
化物半導体や、二元系金属の酸化物であるIn−Zn−O系酸化物半導体、Sn−Zn−
O系酸化物半導体、Al−Zn−O系酸化物半導体、Zn−Mg−O系酸化物半導体、S
n−Mg−O系酸化物半導体、In−Mg−O系酸化物半導体、In−Ga−O系酸化物
半導体や、一元系金属の酸化物であるIn−O系酸化物半導体、Sn−O系酸化物半導体
、Zn−O系酸化物半導体などを用いることができる。また、上記酸化物半導体にInと
GaとSnとZn以外の元素、例えばSiO2を含ませてもよい。
Ga)、亜鉛(Zn)を有する酸化物半導体、という意味であり、その組成比は問わない
。
用いることができる。ここで、Mは、Zn、Ga、Al、Mn及びCoから選ばれた一ま
たは複数の金属元素を示す。例えばMとして、Ga、Ga及びAl、Ga及びMn、また
はGa及びCoなどがある。
組成比は、原子数比で、In:Zn=50:1〜1:2(モル数比に換算するとIn2O
3:ZnO=25:1〜1:4)、好ましくはIn:Zn=20:1〜1:1(モル数比
に換算するとIn2O3:ZnO=10:1〜1:2)、更に好ましくはIn:Zn=1
.5:1〜15:1(モル数比に換算するとIn2O3:ZnO=3:4〜15:2)と
する。例えば、In−Zn−O系酸化物半導体の形成に用いるターゲットは、原子数比が
In:Zn:O=X:Y:Zのとき、Z>1.5X+Yとする。
ャネルが形成されるトランジスタは、そのオフ電流密度を100zA/μm以下、好まし
くは10zA/μm以下、更に好ましくは1zA/μm以下にすることができる。よって
、このオフ電流が、結晶性を有するシリコンを用いたトランジスタのオフ電流に比べて著
しく低い。その結果、第1のトランジスタ111が非導通状態である時、記憶ノードD_
HOLDの電位、即ち第2のトランジスタ112のゲートの電位を長期間にわたり保持す
ることができる。
ドレインの間に流れる電流をいう。nチャネル型のトランジスタ(例えば、閾値電圧が0
乃至2V程度)では、ゲートとソースとの間に印加される電圧が負の電圧の場合に、ソー
スとドレインとの間を流れる電流のことをいう。
特性が実現できる材料を用いても良い。例えば、炭化シリコンをはじめとするワイドギャ
ップ材料(より具体的には、例えば、エネルギーギャップEgが3eVより大きい半導体
材料)などを適用することができる。また、トランジスタの代わりにMEMSスイッチ等
を用いて配線間の接続を切り離すことにより、記憶ノードD_HOLDの電荷の長期間の
保持を実現する構成としてもよい。
図1(B)では、一導電型(例えば、nチャネル型)のトランジスタを用いて構成された
例を示す。ここでいうスイッチとは、スイッチの一方の端子がトランジスタのソース及び
ドレインの一方に対応し、スイッチの他方の端子がトランジスタのソース及びドレインの
他方に対応する。またスイッチの導通状態または非導通状態は、トランジスタのゲートに
保持されるデータDに基づく電位によって選択される。nチャネル型のトランジスタであ
る第2のトランジスタ112がスイッチとして機能する場合、Hレベルによって導通状態
(ON状態)、Lレベルによって非導通状態(OFF状態)が選択される。
層または基板にチャネルが形成されるトランジスタとすることができる。例えば、シリコ
ン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。
スタ111のソース及びドレインの一方の電極とで形成される容量等を利用することによ
って、省略することも可能である。
タDに応じて放電の有無を選択し、放電の有無によって変化した電荷に応じた電位をイン
バータ回路106を介して出力信号Qとして出力するものである。したがって第2の容量
素子は、電荷が蓄積された第1の状態と、記憶回路101の記憶ノードD_HOLDに保
持されたデータDに応じて電荷の放電が選択された状態である第2の状態と、をとること
ができる。なお第2の容量素子102の一方の電極のノードは、以下の説明において「蓄
積ノードN_PRE」と呼ぶ。
Eに電荷を蓄積することで第1の状態とするための回路である。電荷蓄積回路103は、
nチャネル型のトランジスタである第3のトランジスタ114を有する。第3のトランジ
スタ114の第1端子は、高電源電位VDDを供給する第1の電源電位線VDDに接続さ
れている。第3のトランジスタ114の第2端子は、第2の容量素子の一方の電極に接続
されている。第3のトランジスタ114のゲートは、タイミング制御回路105に接続さ
れており、タイミング制御回路105からの信号に応じて導通状態または非導通状態が制
御される。
REと記憶回路101における第2のトランジスタ112の第1端子との導通状態または
非導通状態を制御する回路である。データ検出回路104は、pチャネル型のトランジス
タである第4のトランジスタ115を有する。第4のトランジスタ115の第1端子は、
第2の容量素子102の一方の電極に接続されている。第4のトランジスタ115の第2
端子は、第2のトランジスタ112の第1端子に接続されている。第4のトランジスタ1
15のゲートは、タイミング制御回路105に接続されており、タイミング制御回路10
5からの信号に応じて導通状態または非導通状態が制御される。
CLKに供給される期間(第1の期間ともいう)において、クロック信号CLKのトグル
動作に応じて電荷蓄積回路103とデータ検出回路104とが交互に導通状態となるよう
に制御する回路である。また図1(B)に示すタイミング制御回路105は、第1の電源
電位線VDDに高電源電位VDDが供給された直後の期間(第2の期間ともいう)におい
て、高電源電位VDDによる信号と当該高電源電位VDDによる信号を遅延させた信号V
DD_delayとにより生成されるタイミング信号により、電荷蓄積回路103による
第2の容量素子の蓄積ノードN_PREへの電荷の蓄積を制御する信号を生成する回路で
ある。
104における第4のトランジスタ115の導電型は交互に導通するように動作させるた
めに設定するものである。また第3のトランジスタ114をnチャネル型のトランジスタ
とするのは、高電源電位VDDによる信号と当該高電源電位VDDによる信号を遅延させ
た信号VDD_delayとで生成されるタイミング信号によって、導通状態となるよう
制御するためである。
。図2に示す回路は、遅延回路部201及びバッファ回路部202を有する。遅延回路部
201としては、抵抗素子203及び容量素子204を利用したRC遅延回路で構成すれ
ばよい。またバッファ回路部202としては、高電源電位VDDが供給される配線側にn
チャネル型トランジスタ205を設け、低電源電位VSSが供給される配線側にpチャネ
ル型トランジスタ206を設ける構成とすればよい。こうして遅延回路部201での信号
の遅延を、バッファ回路部202への入力のLレベルからHレベルへの切り替わりのタイ
ミングに変換することができる。
(B)でタイミング制御回路105は、NAND回路116(否定論理積回路)、OR回
路117(論理和回路)を有する。NAND回路116には、高電源電位VDDによる信
号と当該高電源電位VDDによる信号を遅延させた信号VDD_delayとが入力され
、NAND回路出力信号NAND_OUTを出力する。またOR回路117には、NAN
D回路出力信号NAND_OUTとクロック信号CLKとが入力され、OR回路出力信号
OR_OUTを出力する。
REの信号を反転した信号にして出力信号Qとして出力するための回路である。インバー
タ回路106は、例えば、pチャネル型トランジスタとnチャネル型トランジスタとを組
み合わせた回路構成を用いればよい。
再び電源電圧の供給を復帰する場合の、本実施の形態の構成である半導体記憶装置100
の動作について説明する。図3には図1(B)に示す半導体記憶装置のタイミングチャー
ト図を示し、当該タイミングチャート図を参照して説明する。図3のタイミングチャート
図において、VDD、VDD_delay、VSS、NAND_OUT、OR_OUT、
D_HOLD、N_PRE及びQは、図1(B)で説明した入出力信号及びノードの電位
に対応する。また図3に示すタイミングチャート図では、半導体記憶装置100が取り得
る複数の状態について説明するため、図4乃至図6を用いて期間t1乃至期間t6の複数
の期間を示している。
と番号を付して示している。これは半導体記憶装置100内に取り込まれたデータDがど
のタイミングで出力されるかを説明するために示すものである。またデータD1乃至DN
が反転した信号があらわれる蓄積ノードN_PREの信号は、反転データD1_B乃至D
N_Bとして示している。なお反転データD1_B乃至DN_Bが反転した信号は、デー
タD1乃至DNとなる。
(B)に示した構成として説明する。なお以下に示す動作の説明はこれに限定されず、各
トランジスタの導通状態が図3と同じようになれば、適宜各トランジスタの導電性、論理
回路の組み合わせ及び各制御信号の電位を設定することができる。また各信号は、Hレベ
ル(高電源電位VDD)及びLレベル(低電源電位VSS)で表すことができる。
1の動作について説明する。第1の動作期間T_ON1では、データD1をデータ入力線
Dから記憶ノードD_HOLDに取り込む、クロック信号CLKのトグル動作によってク
ロック信号CLKがHレベルとなる期間(図3中、期間t1)と、期間t1で記憶ノード
D_HOLDに取り込まれたデータD1を保持し、且つ当該データD1を出力信号Qとし
て出力信号線より出力する期間(図3中、期間t2)に分けることができる。
の導通状態、及び電流の流れを点線矢印で可視化した図を図4(A)に示す。
タ111が導通状態となる。そのためデータ入力線DからデータD1が記憶ノードD_H
OLDに供給される。このとき第2のトランジスタ112の導通状態はデータD1の論理
状態によるものとなり、図中では「ON/OFF」を示している。
ベルである。したがって、NAND_OUTはLレベルとなり、OR_OUTはHレベル
となる。OR_OUTがHレベルになると、電荷蓄積回路103における第3のトランジ
スタ114が導通状態となり、データ検出回路104における第4のトランジスタ115
が非導通状態となる。その結果、蓄積ノードN_PREの電位が電荷蓄積回路103によ
る電荷蓄積に伴いHレベルに上昇する。そしてインバータ回路106を介して出力される
出力信号はLレベルとなる。
の導通状態、及び電流の流れを点線矢印で可視化した図を図4(B)に示す。
タ111が非導通状態となる。そのためデータ入力線DがデータD2であっても、記憶ノ
ードD_HOLDには前の期間に書き込まれたデータD1が保持される。このとき第2の
トランジスタ112の導通状態はデータD1の論理状態によるものとなり、図中では「O
N/OFF」を示している。
ベルである。したがって、NAND_OUTはLレベルとなり、OR_OUTはLレベル
となる。OR_OUTがLレベルになると、電荷蓄積回路103における第3のトランジ
スタ114が非導通状態となり、データ検出回路104における第4のトランジスタ11
5が導通状態となる。その結果、期間t1でHレベルに上昇した蓄積ノードN_PREの
電位が、第2のトランジスタ112の導通状態に応じて変動することとなる。具体的には
データD1がHレベルであれば第2のトランジスタ112が導通状態となり、Hレベルに
上昇した蓄積ノードN_PREの電位が下降し、データD1が反転したLレベルとなる。
またデータD1がLレベルであれば第2のトランジスタ112が非導通状態となり、Hレ
ベルに上昇した蓄積ノードN_PREの電位が保持され、データD1が反転したHレベル
となる。すなわち蓄積ノードN_PREは、データD1が反転した反転データD1_Bと
なる。そしてインバータ回路106を介して出力される出力信号は、反転データD1_B
を反転したD1となる。
中の電源電圧停止期間T_OFFの動作について説明する。電源停止期間T_OFFでは
、データD及びクロック信号CLKをLレベルにして記憶ノードD_HOLDに保持され
たデータD4を記憶する期間(図3中、期間t3)と、期間t3で記憶ノードD_HOL
Dに記憶されたデータD4を保持したままで電源電圧を停止し、入出力信号を不定状態に
した期間(図3中、期間t4)に分けることができる。
電源電圧の停止期間における、HレベルまたはLレベルの電源電位に基づく信号の供給は
行わない不定状態の期間である。
タの導通状態、及び電流の流れを点線矢印で可視化した図を図5(A)に示す。
のトランジスタ111が非導通状態となる。そのためデータ入力線DがLレベルであって
も、記憶ノードD_HOLDには前の期間に書き込まれたデータD4が保持される。この
とき第2のトランジスタ112の導通状態はデータD4の論理状態によるものとなり、図
中では「ON/OFF」を示している。
ベルである。したがって、NAND_OUTはLレベルとなり、OR_OUTはLレベル
となる。OR_OUTがLレベルになると、電荷蓄積回路103における第3のトランジ
スタ114が非導通状態となり、データ検出回路104における第4のトランジスタ11
5が導通状態となる。その結果、直前の期間でHレベルに上昇した蓄積ノードN_PRE
の電位が、第2のトランジスタ112の導通状態に応じて変動することとなる。具体的に
はデータD4がHレベルであれば第2のトランジスタ112が導通状態となり、Hレベル
に上昇した蓄積ノードN_PREの電位が下降し、データD4が反転したLレベルとなる
。またデータD4がLレベルであれば第2のトランジスタ112が非導通状態となり、H
レベルに上昇した蓄積ノードN_PREの電位が保持され、データD4が反転したHレベ
ルとなる。すなわち蓄積ノードN_PREは、データD4が反転した反転データD4_B
となる。そしてインバータ回路106を介して出力される出力信号は、反転データD4_
Bを反転したデータD4となる。
タの導通状態、及び電流の流れを点線矢印で可視化した図を図5(B)に示す。
1の第1のトランジスタ111が非導通状態となる。そのため、記憶ノードD_HOLD
には前の期間に書き込まれたデータD4が保持し続ける。このとき第2のトランジスタ1
12の導通状態はデータD4の論理状態によるものとなり、図中では「ON/OFF」を
示している。
状態である。したがってNAND回路116及びOR回路117の出力が不定状態となる
。そのため、NAND_OUT及びOR_OUTは不定状態となる。OR_OUTが不定
状態になると、電荷蓄積回路103における第3のトランジスタ114及びデータ検出回
路104における第4のトランジスタ115の導通状態が不定状態となる。そのため、蓄
積ノードN_PREの電位も不定状態となり、そしてインバータ回路106を介して出力
される出力信号も、不定状態となる。
2の動作期間T_ON2の動作について説明する。第2の動作期間T_ON2では、クロ
ック信号CLKをLレベル、第1の電源電位線VDDをHレベル及び遅延電源電位線VD
D_delayをLレベルにして蓄積ノードN_PREの電位をHレベルにする期間(図
3中、期間t5)と、電源電圧停止時に記憶ノードD_HOLDに保持されたデータD4
を出力信号Qとして出力信号線より出力する期間(図3中、期間t6)に分けることがで
きる。
の導通状態、及び電流の流れを点線矢印で可視化した図を図6(A)に示す。
のトランジスタ111が非導通状態となる。そのためデータ入力線DがLレベルであって
も、記憶ノードD_HOLDには電源電圧停止時の直前に書き込まれたデータD4が保持
されている。このとき第2のトランジスタ112の導通状態はデータD4の論理状態によ
るものとなり、図中では「ON/OFF」を示している。
layがLレベルである。したがって、NAND_OUTはHレベルとなり、OR_OU
TはHレベルとなる。OR_OUTがHレベルになると、電荷蓄積回路103における第
3のトランジスタ114が導通状態となり、データ検出回路104における第4のトラン
ジスタ115が非導通状態となる。その結果、蓄積ノードN_PREの電位が電荷蓄積回
路103による電荷蓄積に伴いHレベルに上昇する。そしてインバータ回路106を介し
て出力される出力信号はLレベルとなる。
の導通状態、及び電流の流れを点線矢印で可視化した図を図6(B)に示す。
タ111が非導通状態となる。そのためデータ入力線DがデータD5であっても、記憶ノ
ードD_HOLDには電源電圧停止時の直前に書き込まれたデータD4が保持されている
。このとき第2のトランジスタ112の導通状態はデータD4の論理状態によるものとな
り、図中では「ON/OFF」を示している。
ベルである。したがって、NAND_OUTはLレベルとなり、OR_OUTはLレベル
となる。OR_OUTがLレベルになると、電荷蓄積回路103における第3のトランジ
スタ114が非導通状態となり、データ検出回路104における第4のトランジスタ11
5が導通状態となる。その結果、期間t5でHレベルに上昇した蓄積ノードN_PREの
電位が、第2のトランジスタ112の導通状態に応じて変動することとなる。具体的には
データD4がHレベルであれば第2のトランジスタ112が導通状態となり、Hレベルに
上昇した蓄積ノードN_PREの電位が下降し、データD4が反転したLレベルとなる。
またデータD4がLレベルであれば第2のトランジスタ112が非導通状態となり、Hレ
ベルに上昇した蓄積ノードN_PREの電位が保持され、データD4が反転したHレベル
となる。すなわち蓄積ノードN_PREは、データD4が反転した反転データD4_Bと
なる。そしてインバータ回路106を介して出力される出力信号は、反転データD4_B
を反転したデータD4となる。
を分割して動作することなく、電源電圧の供給を停止する前及び電源電圧の供給を復帰し
た後での、データの保持及び読み出しをすることができる。またデータの書き込み及びデ
ータの読み出しのための制御信号を必要とすることなく前述のデータの保持及び読み出し
ができ、半導体記憶装置を制御するための信号数を削減することができる。
本実施の形態では、実施の形態1で示した半導体記憶装置100を複数用いる構成につ
いて説明する。
導体記憶装置は、高電源電位VDD及び低電源電位VSSに接続されたインバータ回路4
01と、半導体記憶装置402を複数有する半導体記憶装置群403と、遅延高電源電位
生成回路404とを有している。
置100を用いることができる。
介して、高電源電位VDDと低電源電位VSSとを選択信号SigAにより切り替えて印
加する。
DD_delayを生成するための遅延高電源電位生成回路404にそれぞれ接続されて
いる。
、低電源電位VSSが与えられている。
源電位VDDが遅延した信号である信号VDD_delayを供給することができる。
本実施の形態では、実施の形態1で示した半導体記憶装置を用いた信号処理装置の構成
について説明する。
複数の演算装置と、一または複数の半導体記憶装置とを少なくとも有する。具体的に、図
8に示す信号処理装置150は、演算装置151、演算装置152、半導体記憶装置15
3、半導体記憶装置154、半導体記憶装置155、制御装置156、電源制御回路15
7を有する。
、乗算器、更には各種演算装置などを含む。そして、半導体記憶装置153は、演算装置
151における演算処理の際に、データ信号を一時的に保持するレジスタとして機能する
。半導体記憶装置154は、演算装置152における演算処理の際に、データ信号を一時
的に保持するレジスタとして機能する。
が実行するプログラムをデータ信号として記憶する、或いは演算装置151、演算装置1
52からのデータ信号を記憶することができる。
導体記憶装置153、半導体記憶装置154、半導体記憶装置155の動作を統括的に制
御する回路である。なお、図8では、制御装置156が信号処理装置150の一部である
構成を示しているが、制御装置156は信号処理装置150の外部に設けられていても良
い。
、半導体記憶装置155に用いることで、半導体記憶装置153、半導体記憶装置154
、半導体記憶装置155への電源電圧の供給を停止しても、制御する信号数を増加させる
ことなく、データ信号を保持することができる。よって、信号処理装置150全体への電
源電圧の供給を停止し、消費電力を抑えることができる。或いは、半導体記憶装置153
、半導体記憶装置154、または半導体記憶装置155のいずれか一つまたは複数への電
源電圧の供給を停止し、信号処理装置150の消費電力を抑えることができる。また、電
源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。
装置とデータ信号のやり取りを行う演算装置または制御回路への、電源電圧の供給を停止
するようにしても良い。例えば、演算装置151と半導体記憶装置153において、動作
が行われない場合、演算装置151及び半導体記憶装置153への電源電圧の供給を停止
するようにしても良い。
152、半導体記憶装置153、半導体記憶装置154、半導体記憶装置155、制御装
置156へ供給する電源電圧の大きさを制御する。そして、電源電圧の供給を停止する場
合、電源電圧の供給の停止は、電源制御回路157で行われる構成でも良いし、演算装置
151、演算装置152、半導体記憶装置153、半導体記憶装置154、半導体記憶装
置155、制御装置156のそれぞれで行われる構成でも良い。
、制御装置156の間に、キャッシュメモリとして機能する半導体記憶装置を設けても良
い。キャッシュメモリを設けることで、メインメモリへのアクセスを減らして演算処理な
どの信号処理を高速化させることができる。キャッシュメモリとして機能する半導体記憶
装置にも、上述した半導体記憶装置を用いることで、制御する信号数を増加させることな
く、信号処理装置150の消費電力を抑えることができる。
本実施の形態では、本発明の一態様に係る信号処理装置の一つである、CPUの構成に
ついて説明する。
、ALU9901、ALU・Controller9902、Instruction・
Decoder9903、Interrupt・Controller9904、Tim
ing・Controller9905、Register9906、Register
・Controller9907、Bus・I/F9908、書き換え可能なROM99
09、ROM・I/F9920と、を主に有している。なお、ALUはArithmet
ic logic unitであり、Bus・I/Fはバスインターフェースであり、R
OM・I/FはROMインターフェースである。ROM9909及びROM・I/F99
20は、別チップに設けても良い。勿論、図9に示すCPUは、その構成を簡略化して示
した一例にすぎず、実際のCPUはその用途によって多種多様な構成を有している。
・Decoder9903に入力され、デコードされた後、ALU・Controlle
r9902、Interrupt・Controller9904、Register・
Controller9907、Timing・Controller9905に入力さ
れる。
9904、Register・Controller9907、Timing・Cont
roller9905は、デコードされた命令に基づき、各種制御を行なう。具体的にA
LU・Controller9902は、ALU9901の動作を制御するための信号を
生成する。また、Interrupt・Controller9904は、CPUのプロ
グラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマ
スク状態から判断し、処理する。Register・Controller9907は、
Register9906のアドレスを生成し、CPUの状態に応じてRegister
9906の読み出しや書き込みを行なう。
ntroller9902、Instruction・Decoder9903、Int
errupt・Controller9904、Register・Controlle
r9907の動作のタイミングを制御する信号を生成する。例えばTiming・Con
troller9905は、基準クロック信号CLK1を元に、内部クロック信号CLK
2を生成する内部クロック生成部を備えており、クロック信号CLK2を上記各種回路に
入力する。
成を有する半導体記憶装置が設けられている。Register・Controller
9907は、ALU9901からの指示に従い、Register9906が有する半導
体記憶装置において、制御する信号数を増加させることなく、電源電圧の供給を停止する
ことができる。
てもデータ信号を保持することが可能であり、消費電力の低減を行うことができる。具体
的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への
情報の入力を停止している間でも、CPUを停止することができ、それにより消費電力を
低減することができる。
限定されず、マイクロプロセッサ、画像処理回路、DSP、FPGA等のLSIにも応用
可能である。
図1(B)に示した記憶回路101において、チャネルがシリコンに形成される場合に
おける第2のトランジスタ112と、チャネルが酸化物半導体層に形成される第1のトラ
ンジスタ111と、第1の容量素子113とを例に挙げて、半導体記憶装置100の作製
方法について説明する。
分離された半導体膜702とを形成する。
加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板700に
は、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラ
ミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場
合には、歪み点が730℃以上のものを用いると良い。
、以下、第2のトランジスタ112の作製方法について説明する。なお、具体的な単結晶
の半導体膜702の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基
板であるボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基
板の表面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化
層を形成する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオ
ンビームの入射角によって調節することができる。そして、ボンド基板と、絶縁膜701
が形成された基板700とを、間に当該絶縁膜701が挟まるように貼り合わせる。貼り
合わせは、ボンド基板と基板700とを重ね合わせた後、ボンド基板と基板700の一部
に、1N/cm2以上500N/cm2以下、好ましくは11N/cm2以上20N/c
m2以下程度の圧力を加える。圧力を加えると、その部分からボンド基板と絶縁膜701
とが接合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行う
ことで、脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。
その結果、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から分
離する。上記加熱処理の温度は、基板700の歪み点を越えない温度とする。そして、上
記単結晶半導体膜をエッチング等により所望の形状に加工することで、半導体膜702を
形成することができる。
のp型の導電性を付与する不純物元素、若しくはリン、砒素などのn型の導電性を付与す
る不純物元素を添加しても良い。閾値電圧を制御するための不純物元素の添加は、パター
ニングする前の半導体膜に対して行っても良いし、パターニング後に形成された半導体膜
702に対して行っても良い。また、閾値電圧を制御するための不純物元素の添加を、ボ
ンド基板に対して行っても良い。若しくは、不純物元素の添加を、閾値電圧を大まかに調
整するためにボンド基板に対して行った上で、閾値電圧を微調整するために、パターニン
グ前の半導体膜に対して、またはパターニングにより形成された半導体膜702に対して
も行っても良い。
明はこの構成に限定されない。例えば、絶縁膜701上に気相成長法を用いて形成された
多結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により
結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒
元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを
組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる
場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元
素を用いる結晶化法、950℃程度の高温アニール法を組み合わせた結晶化法を用いても
良い。
後、ゲート絶縁膜703上にマスク705を形成し、導電性を付与する不純物元素を半導
体膜702の一部に添加することで、不純物領域704を形成する。
02の表面を酸化または窒化することで形成することができる。高密度プラズマ処理は、
例えばHe、Ar、Kr、Xeなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素
などの混合ガスとを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行
うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度の
プラズマで生成された酸素ラジカル(OHラジカルを含む場合もある)や窒素ラジカル(
NHラジカルを含む場合もある)によって、半導体膜の表面を酸化または窒化することに
より、1〜20nm、望ましくは5〜10nmの絶縁膜が半導体膜に接するように形成で
きる。例えば、亜酸化窒素(N2O)をArで1〜3倍(流量比)に希釈して、10〜3
0Paの圧力にて3〜5kWのマイクロ波(2.45GHz)電力を印加して半導体膜7
02の表面を酸化若しくは窒化させる。この処理により1nm〜10nm(好ましくは2
nm〜6nm)の絶縁膜を形成する。更に亜酸化窒素(N2O)とシラン(SiH4)を
導入し、10〜30Paの圧力にて3〜5kWのマイクロ波(2.45GHz)電力を印
加して気相成長法により酸化窒化珪素膜を形成してゲート絶縁膜を形成する。固相反応と
気相成長法による反応を組み合わせることにより界面準位密度が低く絶縁耐圧の優れたゲ
ート絶縁膜を形成することができる。
ゲート絶縁膜703と半導体膜702との界面準位密度を極めて低くすることができる。
また高密度プラズマ処理により半導体膜702を直接酸化または窒化することで、形成さ
れる絶縁膜の厚さのばらつきを抑えることができる。また半導体膜が結晶性を有する場合
、高密度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶
粒界においてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低い
ゲート絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、
ゲート絶縁膜の一部または全部に含んで形成されるトランジスタは、特性のばらつきを抑
えることができる。
、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウムまたは酸化タンタル、酸
化イットリウム、ハフニウムシリケート(HfSixOy(x>0、y>0))、窒素が
添加されたハフニウムシリケート(HfSixOy(x>0、y>0))、窒素が添加さ
れたハフニウムアルミネート(HfAlxOy(x>0、y>0))等を含む膜を、単層
で、または積層させることで、ゲート絶縁膜703を形成しても良い。
多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多
い物質を意味する。
m以上50nm以下とすることができる。本実施の形態では、プラズマCVD法を用いて
、酸化珪素を含む単層の絶縁膜を、ゲート絶縁膜703として用いる。
の一部を除去して、不純物領域704と重畳する領域にエッチング等により開口部706
を形成した後、ゲート電極707及び導電膜708を形成する。
、該導電膜を所定の形状に加工(パターニング)することで、形成することができる。導
電膜708は、開口部706において不純物領域704と接している。上記導電膜の形成
にはCVD法、スパッタリング法、蒸着法、スピンコート法等を用いることができる。ま
た、導電膜は、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(
Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ニオブ(Nb)等を用い
ることができる。上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物
を用いても良い。または、半導体膜に導電性を付与するリン等の不純物元素をドーピング
した、多結晶珪素などの半導体を用いて形成しても良い。
いるが、本実施の形態はこの構成に限定されない。ゲート電極707及び導電膜708は
積層された複数の導電膜で形成されていても良い。
タングステンを用いることができる。上記例の他に、窒化タングステンとタングステン、
窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げ
られる。タングステンや窒化タンタルは、耐熱性が高いため、2層の導電膜を形成した後
の工程において、熱活性化を目的とした加熱処理を行うことができる。また、2層の導電
膜の組み合わせとして、例えば、n型の導電性を付与する不純物元素がドーピングされた
珪素とニッケルシリサイド、n型の導電性を付与する不純物元素がドーピングされた珪素
とタングステンシリサイド等も用いることができる。
ン膜の積層構造を採用するとよい。
、酸化インジウム酸化亜鉛、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム
、または酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもできる。
08を形成しても良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出または
噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範
疇に含まれる。
ively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い
、エッチング条件(コイル型の電極層に印加される電力量、基板側の電極層に印加される
電力量、基板側の電極温度等)を適宜調節することにより、所望のテーパー形状を有する
ようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角
度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化
珪素若しくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄若しくは弗化窒素など
のフッ素系ガスまたは酸素を適宜用いることができる。
水、水素を極力低減しておく。具体的には、成膜前に成膜処理室内を加熱する、成膜処理
室内に導入されるガス中の水及び/又は水素濃度を低減する、及び成膜処理室から排気さ
れるガスの逆流を防止するなどを行うことが好適である。
一導電性を付与する不純物元素を半導体膜702に添加することで、ゲート電極707と
重なるチャネル形成領域710と、チャネル形成領域710を間に挟む一対の不純物領域
709と、不純物領域704の一部に更に不純物元素が添加された不純物領域711とが
、半導体膜702に形成される。
加する場合を例に挙げる。
708を覆うように、絶縁膜712、絶縁膜713を形成する。具体的に、絶縁膜712
、絶縁膜713は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウ
ム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、絶縁膜71
2、絶縁膜713に誘電率の低い(low−k)材料を用いることで、各種電極や配線の
重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜7
12、絶縁膜713に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶
縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄
生容量を更に低減することが可能である。
素を用いる場合を例に挙げる。また、本実施の形態では、ゲート電極707及び導電膜7
08上に絶縁膜712、絶縁膜713を形成している場合を例示しているが、本発明はゲ
ート電極707及び導電膜708上に絶縁膜を1層だけ形成していても良いし、3層以上
の複数の絶縁膜を積層するように形成していても良い。
機械研磨)処理やエッチング処理を行うことにより、ゲート電極707及び導電膜708
の表面を露出させる。なお、後に形成される第1のトランジスタ111の特性を向上させ
るために、絶縁膜712、絶縁膜713の表面は可能な限り平坦にしておくことが好まし
い。
に示すように、絶縁膜712または絶縁膜713上に酸化物半導体層716を形成する。
を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、
2nm以上200nm以下、好ましくは3nm以上50nm以下、更に好ましくは3nm
以上20nm以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、ス
パッタ法により成膜する。また、酸化物半導体膜は、希ガス(例えばアルゴン)雰囲気下
、酸素雰囲気下、または希ガス(例えばアルゴン)及び酸素混合雰囲気下においてスパッ
タ法により形成することができる。
ズマを発生させる逆スパッタを行い、絶縁膜712及び絶縁膜713の表面に付着してい
る塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、
アルゴン雰囲気下で基板側にRF電源を用いて電圧を印加して基板近傍にプラズマを形成
して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用
いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよ
い。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
n−O系酸化物半導体や、三元系金属酸化物であるIn−Ga−Zn−O系酸化物半導体
、In−Sn−Zn−O系酸化物半導体、In−Al−Zn−O系酸化物半導体、Sn−
Ga−Zn−O系酸化物半導体、Al−Ga−Zn−O系酸化物半導体、Sn−Al−Z
n−O系酸化物半導体、Hf−In−Zn−O系酸化物半導体や、二元系金属酸化物であ
るIn−Zn−O系酸化物半導体、Sn−Zn−O系酸化物半導体、Al−Zn−O系酸
化物半導体、Zn−Mg−O系酸化物半導体、Sn−Mg−O系酸化物半導体、In−M
g−O系酸化物半導体、In−Ga−O系酸化物半導体や、一元系金属酸化物であるIn
−O系酸化物半導体、Sn−O系酸化物半導体、Zn−O系酸化物半導体などを用いるこ
とができる。
ンジスタの移動度を高くすることができる。またIn−Sn−Zn−O系酸化物半導体を
用いる場合、トランジスタのしきい値電圧を安定して制御することが可能である。なおI
n−Sn−Zn−O系酸化物半導体を用いる場合、用いるターゲットの組成比は、原子数
比で、In:Sn:Zn=1:2:2、In:Sn:Zn=2:1:3、In:Sn:Z
n=1:1:1などとすればよい。
ターゲットを用いたスパッタ法により得られる膜厚30nmのIn−Ga−Zn−O系酸
化物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、各
金属の組成比がIn:Ga:Zn=1:1:0.5、In:Ga:Zn=1:1:1、ま
たはIn:Ga:Zn=1:1:2であるターゲットを用いることができる。また、In
、Ga、及びZnを含むターゲットの充填率は90%以上100%以下、好ましくは95
%以上100%未満である。充填率の高いターゲットを用いることにより、成膜した酸化
物半導体膜は緻密な膜となる。
分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用い
て酸化物半導体膜を成膜する。成膜時に、基板温度を100℃以上600℃以下、好まし
くは200℃以上400℃以下としても良い。基板を加熱しながら成膜することにより、
成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタ
リングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空
ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリ
メーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコ
ールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気する
と、例えば、水素原子、水(H2O)など水素原子を含む化合物(より好ましくは炭素原
子を含む化合物も)等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれ
る不純物の濃度を低減できる。
a、直流(DC)電源電力0.5kW、酸素(酸素流量比率100%)雰囲気下の条件が
適用される。なお、パルス直流(DC)電源を用いると、成膜時に発生する塵埃が軽減で
き、膜厚分布も均一となるために好ましい。
下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカ
リ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述し
た吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子
、水、水酸基、または水素化物等の不純物の逆流を低減することができる。
るアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することが
できる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナ
トリウム、カリウム等のアルカリ金属の濃度を低減することができる。
、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜712及び絶縁膜71
3までが形成された基板700を予備加熱し、基板700に吸着した水分または水素など
の不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、100℃以上40
0℃以下、好ましくは150℃以上300℃以下である。また、予備加熱室に設ける排気
手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。
また、この予備加熱は、後に行われるゲート絶縁膜721の成膜前に、導電膜719、導
電膜720まで形成した基板700にも同様に行ってもよい。
ェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチング
ガスとしては、塩素を含むガス(塩素系ガス、例えば塩素(Cl2)、三塩化硼素(BC
l3)、四塩化珪素(SiCl4)、四塩化炭素(CCl4)など)が好ましい。また、
フッ素を含むガス(フッ素系ガス、例えば四弗化炭素(CF4)、六弗化硫黄(SF6)
、三弗化窒素(NF3)、トリフルオロメタン(CHF3)など)、臭化水素(HBr)
、酸素(O2)、これらのガスにヘリウム(He)やアルゴン(Ar)などの希ガスを添
加したガス、などを用いることができる。
hing)法や、ICP(Inductively Coupled Plasma:誘
導結合型プラズマ)エッチング法を用いることができる。所望の形状にエッチングできる
ように、エッチング条件(コイル型の電極に印加される電力量、基板側の電極に印加され
る電力量、基板側の電極温度等)を適宜調節する。
エン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ITO−07
N(関東化学社製)を用いる。
もよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため
、製造コストを低減できる。
縁膜712及び絶縁膜713の表面に付着しているレジスト残渣などを除去することが好
ましい。
(水酸基を含む)が多量に含まれていることがある。水分または水素はドナー準位を形成
しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸
化物半導体膜中の水分または水素などの不純物を低減(脱水化または脱水素化)するため
に、酸化物半導体層716に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲
気下、酸素ガス雰囲気下、または超乾燥エア(CRDS(キャビティリングダウンレーザ
ー分光法)方式の露点計を用いて測定した場合の水分量が20ppm(露点換算で−55
℃)以下、好ましくは1ppm以下、好ましくは10ppb以下の空気)雰囲気下で、酸
化物半導体層716に加熱処理を施す。
水素を脱離させることができる。具体的には、250℃以上750℃以下、好ましくは4
00℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、500℃、3分間
以上6分間以下程度で行えばよい。加熱処理にRTA法を用いれば、短時間に脱水化また
は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、GRTA(Ga
s Rapid Thermal Anneal)装置、LRTA(Lamp Rapi
d Thermal Anneal)装置等のRTA(Rapid Thermal A
nneal)装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハラ
イドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高
圧水銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装
置である。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。気体には、
アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不
活性気体が用いられる。
たは水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、また
はヘリウム、ネオン、アルゴン等の希ガスの純度を、6N(99.9999%)以上、好
ましくは7N(99.99999%)以上、(即ち不純物濃度を1ppm以下、好ましく
は0.1ppm以下)とすることが好ましい。
れていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ
石灰ガラスも使えると指摘されている(神谷、野村、細野、「アモルファス酸化物半導体
の物性とデバイス開発の現状」、固体物理、2009年9月号、Vol.44、pp.6
21−633.)。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体
を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成
する元素ではない場合において、不純物となる。特に、アルカリ金属のうちNaは、酸化
物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してNa+となる。
また、Naは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を
分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向
にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化
が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジス
タの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い場合に
おいて顕著に現れる。したがって、酸化物半導体層中の水素濃度が1×1018atom
s/cm3以下、より好ましくは1×1017atoms/cm3以下である場合には、
上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるN
a濃度の測定値は、5×1016atoms/cm3以下、好ましくは1×1016at
oms/cm3以下、更に好ましくは1×1015atoms/cm3以下とするとよい
。同様に、Li濃度の測定値は、5×1015atoms/cm3以下、好ましくは1×
1015atoms/cm3以下とするとよい。同様に、K濃度の測定値は、5×101
5atoms/cm3以下、好ましくは1×1015atoms/cm3以下とするとよ
い。
ができる。それにより酸化物半導体層の安定化を図ることができる。また、ガラス転移温
度以下の加熱処理で、バンドギャップの広い酸化物半導体層を形成することができる。こ
のため、大面積基板を用いてトランジスタを作製することができ、量産性を高めることが
できる。上記加熱処理は、酸化物半導体層の成膜以降であれば、いつでも行うことができ
る。
を有する酸化物半導体層としては、c軸配向を有した結晶性酸化物半導体(C Axis
Aligned Crystalline Oxide Semiconductor
:CAAC−OSとも呼ぶ)であっても、トランジスタの信頼性を高めるという効果を得
ることができるので、好ましい。
は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜で
ある。なお、当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであること
が多い。また、透過型電子顕微鏡(TEM:Transmission Electro
n Microscope)による観察像では、CAAC−OS膜に含まれる非晶質部と
結晶部との境界は明確ではない。また、TEMによってCAAC−OS膜には粒界(グレ
インバウンダリーともいう。)は確認できない。そのため、CAAC−OS膜は、粒界に
起因する電子移動度の低下が抑制される。
ルまたは表面の法線ベクトルに平行な方向に揃い、かつab面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸お
よびb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、8
5°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、−5
°以上5°以下の範囲も含まれることとする。
C−OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CA
AC−OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
ルまたは表面の法線ベクトルに平行な方向に揃うため、CAAC−OS膜の形状(被形成
面の断面形状または表面の断面形状)によっては互いに異なる方向を向くことがある。な
お、結晶部のc軸の方向は、CAAC−OS膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、安定し
た電気的特性を有するトランジスタを作製することができる。
CAAC−OS膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、
当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、ター
ゲットと基板の距離を広くとり(例えば、150mm〜200mm程度)、基板加熱温度
を100℃〜500℃、好適には200℃〜400℃、更に好適には250℃〜300℃
にすると好ましい。
高い方が好ましい。例えば、アルゴン及び酸素の混合ガス雰囲気中でスパッタ法を行う場
合には、酸素ガス比を30%以上とすることが好ましく、40%以上とすることがより好
ましい。雰囲気中からの酸素の補充によって、CAAC−OSの結晶化が促進されるから
である。
れる基板を150℃以上に加熱しておくことが好ましく、170℃以上に加熱しておくこ
とがより好ましい。基板温度の上昇に伴って、CAAC−OSの結晶化が促進されるから
である。
、酸素雰囲気中又は酸素と他のガスとの混合雰囲気中において熱処理を行うことが好まし
い。先の熱処理で生じる酸素欠損を後の熱処理における雰囲気中からの酸素供給によって
復元することができるからである。
AAC−OSは、当該被成膜面に概略垂直となるc軸を有するため、当該被成膜面に存在
する凹凸は、CAAC−OSにおける結晶粒界の発生を誘発することになるからである。
よって、CAAC−OSが成膜される前に当該被成膜表面に対して化学機械研磨(Che
mical Mechanical Polishing:CMP)などの平坦化処理を
行うことが好ましい。また、当該被成膜面の平均ラフネスは、0.5nm以下であること
が好ましく、0.3nm以下であることがより好ましい。
断りがない限り、図14乃至図16は上方向をc軸方向とし、c軸方向と直交する面をa
b面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の上半分、下
半分をいう。また、図14において、丸で囲まれたOは4配位のOを示し、二重丸で囲ま
れたOは3配位のOを示す。
配位のO)と、を有する構造を示す。Inが1個に対して、近接の酸素原子のみ示した構
造を、ここではサブユニットと呼ぶ。図14(A)の構造は、八面体構造をとるが、簡単
のため平面構造で示している。なお、図14(A)の上半分および下半分にはそれぞれ3
個ずつ4配位のOがある。図14(A)に示すサブユニットは電荷が0である。
配位のO)と、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、
いずれもab面に存在する。図14(B)の上半分および下半分にはそれぞれ1個ずつ4
配位のOがある。また、Inも5配位をとるため、図14(B)に示す構造をとりうる。
図14(B)に示すサブユニットは電荷が0である。
を示す。図14(C)の上半分には1個の4配位のOがあり、下半分には3個の4配位の
Oがある。図14(C)に示すサブユニットは電荷が0である。
造を示す。図14(D)の上半分には3個の4配位のOがあり、下半分には3個の4配位
のOがある。図14(D)に示すサブユニットは電荷が+1となる。
の4配位のOがあり、下半分には1個の4配位のOがある。図14(E)に示すサブユニ
ットは電荷が−1となる。
体を1ユニットと呼ぶ。
半分の3個のOは、下方向にそれぞれ3個の近接Inを有し、下半分の3個のOは、上方
向にそれぞれ3個の近接Inを有する。5配位のGaの上半分の1個のOは、下方向に1
個の近接Gaを有し、下半分の1個のOは、上方向に1個の近接Gaを有する。4配位の
Znの上半分の1個のOは、下方向に1個の近接Znを有し、下半分の3個のOは、上方
向にそれぞれ3個の近接Znを有する。この様に、金属原子の上方向の4配位のOの数と
、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4配位の
Oの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、下方向
にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。従って、金
属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数と
の和が4個のとき、金属原子を有する二種のサブユニット同士は結合することができる。
例えば、6配位の金属原子(InまたはSn)が下半分の4配位のOを介して結合する場
合、4配位のOが3個であるため、5配位の金属原子(GaまたはIn)、4配位の金属
原子(Zn)のいずれかと結合することになる。
また、このほかにも、層構造の合計の電荷が0となるようにサブユニット同士が結合して
1グループを構成する。
す。図15(B)に、3つのグループで構成されるユニットを示す。なお、図15(C)
は、図15(B)の層構造をc軸方向から観察した場合の原子配列を示す。
、例えば、Sn原子の上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを
丸枠の3として示している。同様に、図15(A)において、In原子の上半分および下
半分にはそれぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に
、図15(A)において、下半分には1個の4配位のOがあり、上半分には3個の4配位
のOがあるZn原子と、上半分には1個の4配位のOがあり、下半分には3個の4配位の
OがあるZn原子とを示している。
順に4配位のOが3個ずつ上半分および下半分にあるSn原子が、4配位のOが1個ずつ
上半分および下半分にあるIn原子と結合し、そのIn原子が、上半分に3個の4配位の
OがあるZn原子と結合し、そのZn原子の下半分の1個の4配位のOを介して4配位の
Oが3個ずつ上半分および下半分にあるIn原子と結合し、そのIn原子が、上半分に1
個の4配位のOがあるZn2個からなるサブユニットと結合し、このサブユニットの下半
分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるSn原子
と結合している構成である。このグループを複数結合してユニットを構成する。
67、−0.5と考えることができる。例えば、In(6配位または5配位)、Zn(4
配位)、Sn(5配位または6配位)の電荷は、それぞれ+3、+2、+4である。従っ
て、Snを含むサブユニットは電荷が+1となる。そのため、Snを含む層構造を形成す
るためには、電荷+1を打ち消す電荷−1が必要となる。電荷−1をとる構造として、図
14(E)に示すように、2個のZnを含むサブユニットが挙げられる。例えば、Snを
含むサブユニットが1個に対し、2個のZnを含むサブユニットが1個あれば、電荷が打
ち消されるため、層構造の合計の電荷を0とすることができる。
O系の結晶(In2SnZn3O8)を得ることができる。なお、得られるIn−Sn−
Zn−O系の層構造は、In2SnZn2O7(ZnO)m(mは0または自然数。)と
する組成式で表すことができる。
、三元系金属の酸化物であるIn−Ga−Zn−O系酸化物(IGZOとも表記する。)
、In−Al−Zn−O系酸化物、Sn−Ga−Zn−O系酸化物、Al−Ga−Zn−
O系酸化物、Sn−Al−Zn−O系酸化物や、二元系金属の酸化物であるIn−Zn−
O系酸化物、Sn−Zn−O系酸化物、Al−Zn−O系酸化物、Zn−Mg−O系酸化
物、Sn−Mg−O系酸化物、In−Mg−O系酸化物や、In−Ga−O系酸化物など
を用いた場合も同様である。
ル図を示す。
順に4配位のOが3個ずつ上半分および下半分にあるIn原子が、4配位のOが1個上半
分にあるZn原子と結合し、そのZn原子の下半分の3個の4配位のOを介して、4配位
のOが1個ずつ上半分および下半分にあるGa原子と結合し、そのGa原子の下半分の1
個の4配位のOを介して、4配位のOが3個ずつ上半分および下半分にあるIn原子と結
合している構成である。このグループを複数結合してユニットを構成する。
16(B)の層構造をc軸方向から観察した場合の原子配列を示している。
ぞれ+3、+2、+3であるため、In、ZnおよびGaのいずれかを含むサブユニット
は、電荷が0となる。そのため、これらのサブユニットの組み合わせであればグループの
合計の電荷は常に0となる。
ループに限定されず、In、Ga、Znの配列が異なるグループを組み合わせたユニット
も取りうる。
層716とも接する導電膜719と、導電膜708と接し、なおかつ酸化物半導体層71
6とも接する導電膜720とを形成する。導電膜719及び導電膜720は、ソース電極
またはドレイン電極として機能する。
うようにスパッタ法や真空蒸着法で導電膜を形成した後、該導電膜を所定の形状に加工(
パターニング)することで、形成することができる。
、チタン、モリブデン、タングステンから選ばれた元素、または上述した元素を成分とす
る合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅
などの金属膜の下側若しくは上側にクロム、タンタル、チタン、モリブデン、タングステ
ンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウムまたは銅は、
耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。
高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオ
ジム、スカンジウム、イットリウム等を用いることができる。
構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜
上にチタン膜を積層する2層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜
を積層し、更にその上にチタン膜を成膜する3層構造などが挙げられる。また、Cu−M
g−Al合金、Mo−Ti合金、Ti、Mo、は、酸化膜との密着性が高い。よって、下
層にCu−Mg−Al合金、Mo−Ti合金、Ti、或いはMoで構成される導電膜、上
層にCuで構成される導電膜を積層し、上記積層された導電膜を導電膜719及び導電膜
720に用いることで、酸化膜である絶縁膜と、導電膜719及び導電膜720との密着
性を高めることができる。
成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化
インジウム酸化スズ、酸化インジウム酸化亜鉛または前記金属酸化物材料にシリコン若し
くは酸化シリコンを含ませたものを用いることができる。
せることが好ましい。
にそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化
物半導体層716の露出した部分が一部エッチングされることで、溝部(凹部)が形成さ
れることもある。
を含む溶液(アンモニア過水)を用いて、選択的に導電膜をウェットエッチングすること
ができる。具体的には、31重量%の過酸化水素水と、28重量%のアンモニア水と水と
を、体積比5:2:2で混合したアンモニア過水を用いる。或いは、塩素(Cl2)、塩
化硼素(BCl3)などを含むガスを用いて、導電膜をドライエッチングしても良い。
過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用
いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複
数の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができる
ため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、
一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジス
トマスクを形成することができる。よって露光マスク数を削減することができ、対応する
フォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
719及び導電膜720との間に、ソース領域及びドレイン領域として機能する酸化物導
電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含
むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸
化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜
鉛ガリウムなどを適用することができる。
、導電膜719及び導電膜720を形成するためのパターニングとを一括で行うようにし
ても良い。
体層716と導電膜719及び導電膜720の間の抵抗を下げることができるので、トラ
ンジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域とし
て機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。
も良い。このプラズマ処理によって露出している酸化物半導体層の表面に付着した水など
を除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
720と、酸化物半導体層716とを覆うように、ゲート絶縁膜721を形成する。そし
て、ゲート絶縁膜721上において、酸化物半導体層716と重なる位置にゲート電極7
22を形成し、導電膜719と重なる位置に導電膜723を形成する。
成することが可能である。なお、ゲート絶縁膜721は、水分や、水素などの不純物を極
力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で
構成されていても良い。ゲート絶縁膜721に水素が含まれると、その水素が酸化物半導
体層716へ侵入し、または水素が酸化物半導体層716中の酸素を引き抜き、酸化物半
導体層716が低抵抗化(n型化)してしまい、寄生チャネルが形成されるおそれがある
。よって、ゲート絶縁膜721はできるだけ水素を含まない膜になるように、成膜方法に
水素を用いないことが重要である。上記ゲート絶縁膜721には、バリア性の高い材料を
用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素
膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などを用いることができる。複
数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜
などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体層716に近い側に形
成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電膜719及び導電膜7
20及び酸化物半導体層716と重なるように、バリア性の高い絶縁膜を形成する。バリ
ア性の高い絶縁膜を用いることで、酸化物半導体層716内、ゲート絶縁膜721内、或
いは、酸化物半導体層716と他の絶縁膜の界面とその近傍に、水分または水素などの不
純物が入り込むのを防ぐことができる。また、酸化物半導体層716に接するように窒素
の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高
い材料を用いた絶縁膜が直接酸化物半導体層716に接するのを防ぐことができる。
タ法で形成された膜厚100nmの窒化珪素膜を積層させた構造を有する、ゲート絶縁膜
721を形成する。成膜時の基板温度は、室温以上300℃以下とすればよく、本実施の
形態では100℃とする。
素、超乾燥空気、または希ガス(アルゴン、ヘリウムなど)の雰囲気下において、好まし
くは200℃以上400℃以下、例えば250℃以上350℃以下で行う。上記ガスは、
水の含有量が20ppm以下、好ましくは1ppm以下、より好ましくは10ppb以下
であることが望ましい。本実施の形態では、例えば、窒素雰囲気下で250℃、1時間の
加熱処理を行う。或いは、導電膜719及び導電膜720を形成する前に、水分または水
素を低減させるための酸化物半導体層に対して行った先の加熱処理と同様に、高温短時間
のRTA処理を行っても良い。酸素を含むゲート絶縁膜721が設けられた後に、加熱処
理が施されることによって、酸化物半導体層716に対して行った先の加熱処理により、
酸化物半導体層716に酸素欠損が発生していたとしても、ゲート絶縁膜721から酸化
物半導体層716に酸素が供与される。そして、酸化物半導体層716に酸素が供与され
ることで、酸化物半導体層716において、ドナーとなる酸素欠損を低減し、化学量論的
組成比を満たすことが可能である。酸化物半導体層716には、化学量論的組成比を超え
る量の酸素が含まれていることが好ましい。その結果、酸化物半導体層716をi型に近
づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特
性の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜72
1の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明
導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化
物半導体層716をi型に近づけることができる。
酸素を添加し、酸化物半導体層716中においてドナーとなる酸素欠損を低減させても良
い。加熱処理の温度は、例えば100℃以上350℃未満、好ましくは150℃以上25
0℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素など
が含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスの純度を、6N
(99.9999%)以上、好ましくは7N(99.99999%)以上、(即ち酸素中
の不純物濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好ましい。
に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、2.45
GHzのマイクロ波でプラズマ化した酸素を酸化物半導体層716に添加すれば良い。
た後、該導電膜をパターニングすることで形成することができる。ゲート電極722及び
導電膜723は、ゲート電極707、或いは導電膜719及び導電膜720と同様の材料
を用いて形成することが可能である。
0nm〜200nmとする。本実施の形態では、タングステンターゲットを用いたスパッ
タ法により150nmのゲート電極用の導電膜を形成した後、該導電膜をエッチングによ
り所望の形状に加工(パターニング)することで、ゲート電極722及び導電膜723を
形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスク
をインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減でき
る。
、第1の容量素子113に相当する。
たが、必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形
成領域を複数有する、デュアルゲート構造またはマルチゲート構造のトランジスタも形成
することができる。
721が該当する。)は、第13族元素及び酸素を含む絶縁材料を用いるようにしても良
い。酸化物半導体材料には第13族元素を含むものが多く、第13族元素を含む絶縁材料
は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁膜に用いることで、
酸化物半導体層との界面の状態を良好に保つことができる。
意味する。第13族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニ
ウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化
アルミニウムガリウムとは、ガリウムの含有量(原子%)よりアルミニウムの含有量(原
子%)が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量(原子%)
がアルミニウムの含有量(原子%)以上のものを示す。
に酸化ガリウムを含む材料を用いることで酸化物半導体層と絶縁膜の界面特性を良好に保
つことができる。例えば、酸化物半導体層と酸化ガリウムを含む絶縁膜とを接して設ける
ことにより、酸化物半導体層と絶縁膜の界面における水素のパイルアップを低減すること
ができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同
様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜
を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特
性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という
点においても好ましい。
ープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい
。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸
素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、
酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる
。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。
雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をGa2O
X(X=3+α、0<α<1)とすることができる。
素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をA
l2OX(X=3+α、0<α<1)とすることができる。
ルミニウムガリウム)を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うこ
とにより、酸化ガリウムアルミニウム(酸化アルミニウムガリウム)の組成をGaXAl
2−XO3+α(0<X<2、0<α<1)とすることができる。
膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体層が接するこ
とにより、絶縁膜中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、また
は酸化物半導体層と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体層をi型化ま
たはi型に限りなく近くすることができる。
半導体層は、水素濃度が十分に低減されて高純度化され、且つ十分な酸素の供給により酸
素欠損に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層とするこ
とができる。そのため、キャリア濃度が極めて小さい酸化物半導体層とすることができ、
オフ電流が著しく低いトランジスタとすることができる。このようなオフ電流が著しく低
いトランジスタを、上記実施の形態の第1のトランジスタに適用することで、非導通状態
とした際に、ほぼ絶縁体とみなすことができる。従って第1のトランジスタに用いること
で、記憶ノードD_HOLDに保持された電位の低下を極めて小さいレベルに抑制できる
。その結果、電源電圧の供給が停止した場合でも、記憶ノードD_HOLDの電位の変動
を小さくでき、記憶されたデータの消失を防ぐことができる不揮発性記憶装置とすること
ができる。
に接する絶縁膜のうち、上層に位置する絶縁膜または下層に位置する絶縁膜のうち、どち
らか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比
より酸素が多い領域を有する絶縁膜を、酸化物半導体層716に接する絶縁膜の、上層及
び下層に位置する絶縁膜に用い、酸化物半導体層716を挟む構成とすることで、上記効
果をより高めることができる。
成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例
えば、上層と下層とも、組成がGa2OX(X=3+α、0<α<1)の酸化ガリウムと
しても良いし、上層と下層の一方を組成がGa2OX(X=3+α、0<α<1)の酸化
ガリウムとし、他方を組成がAl2OX(X=3+α、0<α<1)の酸化アルミニウム
としても良い。
を有する絶縁膜の積層としても良い。例えば、酸化物半導体層716の上層に組成がGa
2OX(X=3+α、0<α<1)の酸化ガリウムを形成し、その上に組成がGaXAl
2−XO3+α(0<X<2、0<α<1)の酸化ガリウムアルミニウム(酸化アルミニ
ウムガリウム)を形成してもよい。なお、酸化物半導体層716の下層を、化学量論的組
成比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体層716の
上層及び下層の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層とし
ても良い。
22を覆うように、絶縁膜724を形成する。絶縁膜724は、PVD法やCVD法など
を用いて形成することができる。また、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニ
ウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成するこ
とができる。なお、絶縁膜724には、誘電率の低い材料や、誘電率の低い構造(多孔性
の構造など)を用いることが望ましい。絶縁膜724の誘電率を低くすることにより、配
線や電極などの間に生じる寄生容量を低減し、動作の高速化を図ることができるためであ
る。なお、本実施の形態では、絶縁膜724を単層構造としているが、本発明の一態様は
これに限定されず、2層以上の積層構造としても良い。
部を露出させる。その後、絶縁膜724上に、上記開口部725において導電膜720と
接する配線726を形成する。
ーニングすることによって形成される。また、導電膜の材料としては、アルミニウム、ク
ロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した
元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム
、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材
料を用いてもよい。
薄く(5nm程度)形成した後に、開口部725に埋め込むようにアルミニウム膜を形成
する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被形
成面の酸化膜(自然酸化膜など)を還元し、下部電極など(ここでは導電膜720)との
接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することが
できる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により
銅膜を形成してもよい。
が望ましい。このような領域に開口部725を形成することで、コンタクト領域に起因す
る素子面積の増大を抑制することができる。
膜720と配線726との接続とを重畳させる場合について説明する。この場合、不純物
領域704上に形成された絶縁膜712、絶縁膜713に開口部(下部の開口部と呼ぶ)
を形成し、下部の開口部を覆うように導電膜720を形成した後、ゲート絶縁膜721及
び絶縁膜724において、下部の開口部と重畳する領域に開口部(上部の開口部と呼ぶ)
を形成し、配線726を形成することになる。下部の開口部と重畳する領域に上部の開口
部を形成する際に、エッチングにより下部の開口部に形成された導電膜720が断線して
しまうおそれがある。これを避けるために、下部の開口部と上部の開口部が重畳しないよ
うに形成することにより、素子面積が増大するという問題がおこる。
せずに上部の開口部を形成することが可能となる。これにより、下部の開口部と上部の開
口部を重畳させて設けることができるため、開口部に起因する素子面積の増大を抑制する
ことができる。つまり、半導体装置の集積度を高めることができる。
半導体記憶装置を作製することができる。
び導電膜720が、酸化物半導体層716の後に形成されている。よって、図12(B)
に示すように、上記作製方法によって得られる第1のトランジスタ111は、導電膜71
9及び導電膜720が、酸化物半導体層716の上に形成されている。しかし、第1のト
ランジスタ111は、ソース電極及びドレイン電極として機能する導電膜が、酸化物半導
体層716の下、すなわち、酸化物半導体層716と絶縁膜712及び絶縁膜713の間
に設けられていても良い。
が、酸化物半導体層716と絶縁膜712及び絶縁膜713の間に設けられている場合の
、第1のトランジスタ111の断面図を示す。図13に示す第1のトランジスタ111は
、絶縁膜713を形成した後に導電膜719及び導電膜720の形成を行い、次いで酸化
物半導体層716の形成を行うことで、得ることができる。
(MTJ素子)が知られている。MTJ素子は、絶縁膜を介して上下に配置している膜中
のスピンの向きが平行であれば低抵抗状態、反平行であれば高抵抗状態となることで情報
を記憶する素子である。したがって、本実施の形態で示す酸化物半導体を用いた半導体記
憶装置とは原理が全く異なっている。表1はMTJ素子と、本実施の形態に係る半導体記
憶装置との対比を示す。
いう欠点がある。また、MTJ素子は電流駆動であるため、シリコンのバイポーラデバイ
スと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、MTJ素子は
書き込み電流が微少とはいえメモリの大容量化によって消費電力が増大してしまうといっ
た問題がある。
また、MTJ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する
必要がある。
セスに組み入れるには相当の注意を要する。MTJ素子はビット当たりの材料コストから
見ても高価であると考えられる。
半導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンMOSFET
と同様である。また、酸化物半導体を用いた半導体記憶装置は磁界の影響を受けず、ソフ
トエラーも生じ得ないといった特質を有する。このことからシリコン集積回路と非常に整
合性が良いといえる。
101 記憶回路
102 第2の容量素子
103 電荷蓄積回路
104 データ検出回路
105 タイミング制御回路
106 インバータ回路
111 第1のトランジスタ
112 第2のトランジスタ
113 第1の容量素子
114 第3のトランジスタ
115 第4のトランジスタ
116 NAND回路
117 OR回路
150 信号処理装置
151 演算装置
152 演算装置
153 半導体記憶装置
154 半導体記憶装置
155 半導体記憶装置
156 制御装置
157 電源制御回路
201 遅延回路部
202 バッファ回路部
203 抵抗素子
204 容量素子
205 nチャネル型トランジスタ
206 pチャネル型トランジスタ
401 インバータ回路
402 半導体記憶装置
403 半導体記憶装置群
404 遅延高電源電位生成回路
700 基板
701 絶縁膜
702 半導体膜
703 ゲート絶縁膜
704 不純物領域
705 マスク
706 開口部
707 ゲート電極
708 導電膜
709 不純物領域
710 チャネル形成領域
711 不純物領域
712 絶縁膜
713 絶縁膜
716 酸化物半導体層
719 導電膜
720 導電膜
721 ゲート絶縁膜
722 ゲート電極
723 導電膜
724 絶縁膜
725 開口部
726 配線
727 絶縁膜
9900 基板
9901 ALU
9902 ALU・Controller
9903 Instruction・Decoder
9904 Interrupt・Controller
9905 Timing・Controller
9906 Register
9907 Register・Controller
9908 Bus・I/F
9909 ROM
9920 ROM・I/F
Claims (2)
- NAND回路と、OR回路と、第1乃至第4のトランジスタと、第1及び第2の容量素子と、インバータ回路と、を有し、
前記NAND回路には、高電源電位による信号と、前記高電源電位による信号を遅延させた信号とが入力され、
前記OR回路には、前記NAND回路の出力信号と、クロック信号とが入力され、
前記第1のトランジスタのゲートと、前記第2のトランジスタのゲートとには、前記OR回路の出力信号が入力され、
前記第1のトランジスタの第1端子は、前記第1の容量素子の第1の電極に電気的に接続され、
前記第2のトランジスタの第1端子は、前記第1の容量素子の第1の電極に電気的に接続され、
前記第1のトランジスタの第1端子は、前記インバータの入力端子に電気的に接続され、
前記第2のトランジスタの第1端子は、前記インバータの入力端子に電気的に接続され、
前記第3のトランジスタ、前記第2の容量素子、及び前記第4のトランジスタは、記憶回路に含まれ、
前記第3のトランジスタの第1端子は、前記第2の容量素子の第1の電極に電気的に接続され、
前記第3のトランジスタの第1端子は、前記第4のトランジスタのゲートに電気的に接続され、
前記第3のトランジスタの第2端子にはデータが供給され、
前記第3のトランジスタのゲートには前記クロック信号が入力され、
前記第2のトランジスタの第2端子は、前記第4のトランジスタの第1端子と電気的に接続され、
前記第1のトランジスタと前記第2のトランジスタとは、導電型が異なることを特徴とする記憶装置。 - 請求項1において、
前記第3のトランジスタは、酸化物半導体層にチャネルを有することを特徴とする記憶装置。
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