JPH11238380A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
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- JPH11238380A JPH11238380A JP10037399A JP3739998A JPH11238380A JP H11238380 A JPH11238380 A JP H11238380A JP 10037399 A JP10037399 A JP 10037399A JP 3739998 A JP3739998 A JP 3739998A JP H11238380 A JPH11238380 A JP H11238380A
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Abstract
として機能する半導体メモリ回路を提供する。 【解決手段】 半導体メモリ回路を非同期型/同期型の
メモリとして機能させる第1/第2モードの設定手段
と、アドレス信号の変化を検出してATD信号を出力す
るATD回路と、第1モードの設定時には上記ATD回
路を活性化すると共に上記アドレス信号をATD回路へ
出力し、第2モードの設定時には上記ATD回路を非活
性化する制御回路と、上記ATD回路より出力されるA
TD信号又は外部より入力されるクロック信号に基づい
てビットラインのプリチャージを行うプリチャージ回路
と、第1モードの設定時には、上記ATD回路より出力
されるATD信号を上記プリチャージ回路に出力し、第
2モードの設定時には外部より入力されるクロック信号
を上記プリチャージ回路に出力するゲート回路とを備え
る。
Description
M等の半導体メモリ回路に関する。
メモリ回路が知られている。同期型の半導体メモリ回路
は、アドレスの変化後に外部より入力されるクロック信
号の所定電位への遷移タイミング、例えば立ち上がりタ
イミングに同期してデータの読み出しが行われる。
アドレスの変化を検出してアドレス遷移検出信号(以
下、ATD信号という)を発生するATD回路を備え、
該回路より発生されるATD信号を用いてビットライン
のプリチャージを開始し、該プリチャージの完了後にデ
ータの読み出しを行う。上記のように、非同期型の半導
体メモリ回路では、アドレスの変化の検出後にビットラ
インのプリチャージを開始するため、例えばクロック信
号が”L”の期間にプリチャージを行っておき、次のク
ロック信号の立ち上がりタイミングに同期してデータの
読み出しを行う同期型の半導体メモリ回路に比べてデー
タの読み出し速度が遅い。
単な回路を追加することで、同期型の半導体メモリ回路
に変更することができる。従来より、同期型のシステム
において、非同期型の半導体メモリ回路を利用した同期
型の半導体メモリ回路が知られている。図5は、非同期
型の半導体メモリ回路に簡単な回路を追加して構成した
同期型の半導体メモリ回路の従来例を示す図である。本
回路は、非同期型の半導体メモリ回路を構成するATD
回路204,…,205、ORゲート203、デコーダ
206、プリチャージ回路207及びメモリセル208
に、クロック入力端子の接続されたインバータ201、
及び、ORゲート202を追加したものである。図示す
るように、2入力ORゲート202の入力端子には、イ
ンバータ201を介して外部クロック信号、及び、OR
ゲート203より出力されるSAT信号が入力される。
ORゲート202の出力端子は、プリチャージ回路20
7に出力される。
り入力されるアドレス信号A0,…,Anをそのままデ
コーダ206に出力すると共に、これらの信号の変化を
検出して”H”のATD信号を出力する。ATD回路2
04,…,205より出力されるATD信号は、全てO
Rゲート203に入力される。ORゲート203は、ア
ドレス信号A0,…,Anの何れかが変化した場合に”
H”のSAT信号を出力する。
クロック信号CKが立ち上がる前にアドレス信号の変更
が行われる。従ってクロック信号CKが”H”の期間中
にはアドレス信号が変化することはなく、SAT信号
は”L”の状態を維持する。このため、クロック信号C
Kが”H”の期間、ORゲート202は”L”の信号を
出力する。一方、外部より入力されるクロック信号CK
が”L”の期間、ORゲート202はORゲート203
の出力によらず”H”の信号を出力する。
が”L”の期間中にビットラインのプリチャージが行わ
れ、アドレス信号の変化後におけるクロック信号の立ち
上がりタイミングに同期して、データの読み出しが開始
される。
示す。図示するように、2入力NANDゲート215及
びNORゲート216には、それぞれアドレス信号A
0、及び、該信号を遅延部214により所定の時間だけ
遅延した反転信号が入力される。ORゲート217に
は、NANDゲート215の出力をインバータ218に
より反転した信号及びNORゲート216の出力が入力
される。このような構成を採用することで、アドレス信
号A0が変化に応じてORゲート217は”H”のAT
D信号を出力する。
モリ回路は、元々非同期型の半導体メモリ回路であるた
め、内部で同期用のクロック信号を生成するATD回路
204,…,205を備える。このため、専用に設計さ
れた同期型の半導体メモリ回路に比べて消費電力が大き
くなるといった問題を有する。
体メモリ回路の欠点を解消して、消費電力の少ない同期
型のメモリとして使用可能な非同期型の半導体メモリ回
路を提供することを目的とする。
路は、ビットラインのプリチャージ完了後、外部より入
力されるアドレス信号により指定されたアドレスのデー
タをメモリセルから読み出す半導体メモリ回路であっ
て、上記半導体メモリ回路を非同期型のメモリとして機
能させる第1モード及び同期型のメモリとして機能させ
る第2モードの設定手段と、上記アドレス信号の変化を
検出してアドレス遷移検出信号を出力するATD回路
と、上記設定手段による第1モードの設定時には上記A
TD回路を活性化すると共に上記アドレス信号を上記A
TD回路へ出力し、第2モードの設定時には上記ATD
回路を非活性化する制御回路と、上記ATD回路より出
力されるアドレス遷移検出信号又は外部より入力される
クロック信号に基づいて、ビットラインのプリチャージ
を行うプリチャージ回路と、上記設定手段による第1モ
ードの設定時には、上記ATD回路より出力されるアド
レス遷移検出信号を上記プリチャージ回路に出力し、第
2モードの設定時には外部より入力されるクロック信号
を上記プリチャージ回路に出力するゲート回路とを備え
る。
記ATD回路は、外部より入力される制御信号のレベル
により活性状態又は非活性状態に切り換わり、上記制御
回路は、上記設定手段による第1モードの設定時には上
記ATD回路を活性化するレベルの制御信号を該ATD
回路に出力し、第2モードの設定時には、外部より入力
されるクロック信号を所定の時間だけ遅延させた後に、
制御信号として上記ATD回路に出力することとしても
良い。
の半導体メモリ回路の実施の形態について説明する。 (1)全体構成 図1は、実施の形態にかかる半導体メモリ回路100の
全体構成を示す図である。半導体メモリ回路100は、
レジスタ1より”H”の信号が出力されている場合に非
同期型の半導体メモリとして機能し、レジスタ1より”
L”の信号が出力されている場合には、同期型の半導体
メモリとして機能する。レジスタ1の保持する値は、例
えば、内部電源や内部接地端子を利用して一定の値に固
定される。以下、半導体メモリ回路100を非同期型の
メモリとして動作させる場合及び同期型のメモリとして
動作させる場合におけるデータの読み出し動作について
説明を行う。
のメモリとして使用する場合には、ORゲート2からは
クロック信号CKの値によらず”H”のクロック信号C
K’が出力される。ラッチ6,…,7は、”H”の信号
CK’の入力に対してA0,…,Anの信号をATD回
路8,…,9及びデコーダ12に出力する。ATD回路
8,…,9には、それぞれA0,…,Anの信号及び遅
延回路5により遅延されたクロック信号CK’が入力さ
れる。後に説明するが、ATD回路8,…,9は、”
H”のクロック信号CK’の入力により活性化し、入力
されるアドレス信号の遷移に応じて”H”のATD信号
を出力する。
TD信号は、ORゲート10に入力される。ORゲート
10は、A0,…,Anの何れかのアドレス信号が遷移
した場合に”H”のSAT信号を出力する。非同期型の
メモリでは当該SAT信号をプリチャージを開始するた
めのトリガ信号として取り扱う。
は、クロック信号CK’のインバータ3による反転信
号、即ち”L”が入力される。この場合、ORゲート4
からは、SAT信号と同じ値の信号が出力される。従っ
て、プリチャージ回路11には、アドレス信号A0,
…,Anの何れかが変化した際に”H”の信号(SAT
信号と同じ信号)が入力される。プリチャージ回路11
は、”H”の信号の入力に応じてビットラインのプリチ
ャージを行う。
ス信号A0,…,Anにより指定されたアドレスデータ
をデコードし、プリチャージの完了を待ってから該当す
るワードラインWLを立ち上げる。メモリセル13は、
ワードラインWLの立ち上がりに同期して、ワードライ
ンWL及びプリチャージされたビットラインの交差する
アドレスに書き込まれているデータを出力する。
半導体メモリ回路10を同期型の半導体メモリ回路とし
て機能させる場合、ORゲート2は、クロック信号CK
をそのままクロック信号CK’として出力する。
K’が”H”の期間中、入力されるアドレス信号A0,
…,AnをそのままATD回路8及びデコーダ12に出
力する一方で、クロック信号CK’が”L”の期間中、
該クロック信号CK’が”H”から”L”に変化した直
前に入力されていたアドレス信号A0,…,Anを保持
すると共にそのアドレス信号をATD回路8及びデコー
ダ12に出力する。
A0,…,Anの他、それぞれ遅延回路5により所定の
時間だけ遅延されたクロック信号CK’が入力される。
後に詳しく説明するが、ATD回路8,…,9は、”
H”のクロック信号CK’の入力により活性化し、入力
されるアドレス信号の遷移に応じて”H”のATD信号
を出力すると共に、”L”のクロック信号CK’の入力
により非活性化し、入力されるアドレス信号の値によら
ず、”L”のATD信号を出力する。
モリとして用いる場合、クロック信号CK’の値が”
H”となる前にアドレスは変化する。このため、クロッ
ク信号CK’が”H”の場合でもATD回路8,…,9
は、”L”の信号のみを出力する。この結果、ORゲー
ト10より出力されるSAT信号は、常に”L”にな
る。このため、ORゲート4からは、インバータ3より
出力されるクロック信号CK’の反転信号がそのままプ
リチャージ回路11へ出力される。プリチャージ回路1
1は、クロック信号CK’が”L”、即ち”H”の信号
が入力されている期間中、ビットラインのプリチャージ
を行う。
路8,…,9に入力される信号は、クロック信号CK’
が”H”に切り換わってから、所定の時間(遅延回路5
による遅延時間)経過した後に”H”に切り換わる。こ
のため、クロック信号CK’が”H”に切り換わって
も、上記所定の時間は、引き続きATD回路8,…,9
を非活性化しておくことができる。これにより、同期型
のメモリとして使用している場合にはアドレススキュー
を受け付けずにATD回路8,…,9で無駄な電力が消
費されることを抑制する。
K’が”H”の期間に入力されるアドレス信号A0,
…,Anにより指定されたアドレスデータをデコード
し、該当するワードラインWLを直ちに立ち上げる。メ
モリセル13は、ワードラインWLの立ち上がりに同期
して、ワードラインWLとプリチャージされたビットラ
インとの交差するアドレスに書き込まれているデータを
出力する。
を示す図である。ラッチ回路6は、2つのトランスファ
ーゲート20,21、3つのインバータ22,23,2
4で構成される。”H”のクロック信号CK’が入力さ
れた場合、トランスファーゲート20が開くと共に、ト
ランスファーゲート21が閉じる。この場合、ラッチ回
路6は、外部より入力されたアドレス信号A0をそのま
まATD回路8及びデコーダ12に出力する。入力され
るクロック信号CK’が”H”から”L”に切り換わる
と、トランスファーゲート20が閉じると共にトランス
ファーゲート21が開き、クロック信号CK’が”H”
から”L”に切り換わる直前のアドレス信号A0を保持
する。ラッチ回路6は、入力されるクロック信号CK’
が”L”の期間中、上記ラッチしたアドレス信号A0を
ATD回路8及びデコーダ12に出力する。
個のインバータが接続されてなる遅延部26、インバー
タ27,30、NANDゲート28、ORゲート29よ
り構成される。3入力のNANDゲート28には、遅延
回路5により所定の時間だけ遅延されたクロック信号C
K’が入力される。また、3入力NORゲート25に
は、遅延回路5により所定の時間だけ遅延されたクロッ
ク信号CK’のインバータ27による反転信号が入力さ
れる。遅延回路5より出力される信号が”H”の場合、
ATD回路8は活性化され、ラッチ回路6を介して入力
されるアドレス信号A0の変化を検出して”H”のAT
D信号を出力する。一方、遅延回路5より出力される信
号が”L”の場合、ATD回路8は非活性化され、ラッ
チ回路6より入力される信号によらず”L”のATD信
号を出力する。
のメモリとして使用する場合の動作について説明する。
ラッチ回路6は、”H”のクロック信号CK’の入力に
対して、外部より入力されるアドレス信号A0をATD
回路8及びデコーダ12に出力する。ATD回路8
は、”H”のクロック信号CK’の入力に応じて活性化
してアドレス信号A0の変化を検出し、所定の期間(遅
延部26における遅延時間)だけ”H”のATD信号を
出力する。
回路8には、所定のタイミングで”H”及び”L”に切
り換わるクロック信号CK’が入力される。既に説明し
たように、ラッチ回路6は、”H”のクロック信号C
K’の入力時にはアドレス信号A0をそのままATD回
路8及びデコーダ12に出力する。一方、”L”のクロ
ック信号の入力時には、該クロック信号CK’が”H”
から”L”に切り換わる直前に入力されていたアドレス
信号A0を保持すると共に、該信号をATD回路8及び
デコーダ12出力する。
時、ATD回路8は非活性化し、常に”L”のATD信
号を出力する。半導体メモリ回路100を同期型のメモ
リとして使用する場合、外部より入力されるアドレス信
号A0は、同じく外部より入力されるクロック信号C
K’の立ち上がり前、即ちクロック信号CK’が”L”
の期間に変化する。即ち、クロック信号CK’が”H”
に切り換わりATD回路8が活性化しても、アドレス信
号は既に変化済みであり、変化しない。このためATD
回路8は、クロック信号CK’が”H”の間も引き続
き”L”のATD信号を出力する。
比べて遅延回路5による遅延時間の分だけ遅れてクロッ
ク信号CK’が入力される。このため、クロック信号C
K’が”L”から”H”に切り換わっても、遅延回路5
による上記遅延時間の間はATD回路8は非活性化され
た状態を維持する。これにより半導体メモリ100を同
期型のメモリとして使用する場合にはアドレススキュー
を受け付けないようにし、ATD回路において無駄な電
力が消費されることを抑制できる。
プリチャージ回路11を構成する各トランジスタ31、
32、33のゲート電極には、ORゲート4の出力が印
加される。当該プリチャージ回路11は、”H”の信号
の入力に応じて、ビットラインのプリチャージを行う。
させる場合、既に述べたように、クロック信号CK’の
値は常に”H”に設定される。この場合、ORゲート4
からは、SAT信号と同じ値の信号が出力される。従っ
て、プリチャージ回路11は、入力されるSAT信号の
値が”H”の期間、即ち入力されるアドレス信号A0,
…,Anの何れかの値が変化した場合にプリチャージを
行う。
せる場合には、SAT信号の値は常に”L”となる。こ
の場合、ORゲート4からは、インバータ3によるクロ
ック信号CKの反転信号と同じ値の信号が出力される。
プリチャージ回路11は、入力されるクロック信号C
K’の値が”L”の期間、プリチャージを行う。
回路として機能させた場合及び同期型の半導体メモリ回
路として機能させた場合におけるデータの読み出しに関
するタイムチャートである。本チャートは、アドレス信
号Addを中心として、上側に非同期型の半導体メモリ
回路として機能させた場合の各信号を示し、下側に同期
型の半導体メモリ回路として機能させた場合の各信号を
示す。
合、アドレス信号Addの入力に対してプリチャージ回
路11によるビットラインBLのプリチャージPRCが
開始される。プリチャージPRCの終了に伴い、ワード
ラインWLが立ち上がる。ワードラインWLの立ち上が
りに伴い、メモリセル13よりデータDが読み出され
る。図示するように、半導体メモリ回路を非同期型の回
路として用いた場合、アドレス信号Addが変化してか
らデータDの読み出しが行われるまでにTNSだけの時間
を要する。
能させる場合、アドレス信号Addが入力される前のク
ロック信号CK’が”L”の期間中に、プリチャージ回
路11によるビットラインBLのプリチャージPRCが
行われる。アドレス信号Addの入力後、クロック信号
CK’の立ち上がりタイミングに同期してワードライン
WLが立ち上がり、メモリセル13よりデータDが読み
出される。図示するように、半導体メモリ回路を同期型
の回路として用いた場合、アドレス信号Addが変化し
てからデータDの読み出しが行われるまでにTSだけの
時間を要する。
導体メモリ回路として使用する際には、専用の同期型の
半導体メモリ回路と同じ時間TS(TS<TNS)でデータ
の読み出しを行うことができる。更に、半導体メモリ回
路100では、同期型の半導体メモリ回路として使用す
る際にはATD回路8,…,9を非活性化することで無
駄な電力の消費を抑えることができる。
100は、同期型の半導体メモリ回路として使用する際
に、従来の同期型の半導体メモリ回路と同等の読み出し
速度及び消費電力を実現することができる。
同期型及び同期型の両方で使用可能な半導体メモリであ
って、同期型の半導体メモリ回路として使用する際には
クロック発生回路を非活性化して無駄な電力の消費を抑
えると共に、プリチャージ回路を外部より入力されるク
ロックに同期して動作させることで、専用の同期型の半
導体メモリ回路と同等の読み出し速度及び消費電力を実
現することができる。
は、同期型の半導体メモリ回路として使用する際には、
外部より入力されるクロック信号によりクロック発生回
路が活性化されるタイミングを遅延させることでアドレ
ススキューを受け付けないようにして無駄な電力の消費
を抑えることができる。また、第2の半導体メモリ回路
では、プリチャージ回路を外部より入力されるクロック
に同期して動作させることで、専用の同期型の半導体メ
モリ回路と同等の読み出し速度及び消費電力を実現する
ことができる。
を示す図である。
る。
た場合及び同期型として機能させた場合における各信号
のタイムチャートである。
示す図である。
ORゲート、3,22,23,24,27,201,2
10,211,212,213 インバータ、5 遅延
回路、6,7 ラッチ回路、8,9,204,205A
TD回路、11,207 プリチャージ回路、12,2
06 デコーダ、13,208 メモリセル、25,2
16 NANDゲート、28,215 ANDゲート、
26,214 遅延部、29,217 NORゲート
Claims (2)
- 【請求項1】 ビットラインのプリチャージ完了後、外
部より入力されるアドレス信号により指定されたアドレ
スのデータをメモリセルから読み出す半導体メモリ回路
であって、 上記半導体メモリ回路を非同期型のメモリとして機能さ
せる第1モード及び同期型のメモリとして機能させる第
2モードの設定手段と、 上記アドレス信号の変化を検出してアドレス遷移検出信
号を出力するATD回路と、 上記設定手段による第1モードの設定時には上記ATD
回路を活性化すると共に上記アドレス信号を上記ATD
回路へ出力し、第2モードの設定時には上記ATD回路
を非活性化する制御回路と、 上記ATD回路より出力されるアドレス遷移検出信号又
は外部より入力されるクロック信号に基づいて、ビット
ラインのプリチャージを行うプリチャージ回路と、 上記設定手段による第1モードの設定時には、上記AT
D回路より出力されるアドレス遷移検出信号を上記プリ
チャージ回路に出力し、第2モードの設定時には外部よ
り入力されるクロック信号を上記プリチャージ回路に出
力するゲート回路とを備えることを特徴とする半導体メ
モリ回路。 - 【請求項2】 請求項1に記載の半導体メモリ回路であ
って、 上記ATD回路は、外部より入力される制御信号のレベ
ルにより活性状態又は非活性状態に切り換わり、 上記制御回路は、上記設定手段による第1モードの設定
時には上記ATD回路を活性化するレベルの制御信号を
該ATD回路に出力し、第2モードの設定時には、外部
より入力されるクロック信号を所定の時間だけ遅延させ
た後に、制御信号として上記ATD回路に出力すること
を特徴とする半導体メモリ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10037399A JPH11238380A (ja) | 1998-02-19 | 1998-02-19 | 半導体メモリ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10037399A JPH11238380A (ja) | 1998-02-19 | 1998-02-19 | 半導体メモリ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11238380A true JPH11238380A (ja) | 1999-08-31 |
Family
ID=12496462
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10037399A Pending JPH11238380A (ja) | 1998-02-19 | 1998-02-19 | 半導体メモリ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11238380A (ja) |
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- 1998-02-19 JP JP10037399A patent/JPH11238380A/ja active Pending
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