JPH07220493A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 消費電力を低減した半導体装置を提供する。 【構成】 現在のサイクルで入力されたアドレス信号と
前回のサイクルで入力されたアドレス信号との一致を検
出するアドレス一致検出回路２１と、このアドレス一致
検出回路により不一致が検出されたとき現在のサイクル
のアドレス信号に基づくデータを読み出して出力し、一
致が検出されたとき読み出し動作を停止するＲＯＭ１１
ａと、アドレス一致検出回路２１により不一致が検出さ
れたとき現在のサイクルでＲＯＭ１１ａから出力された
データを保持し、一致が検出されたとき前回のサイクル
でＲＯＭ１１ａから出力されたデータを引き続き保持す
るレジスタ１２ａとを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に関し、特に
プリチャージを行ってデータを読み出すダイナミック装
置に関する。

【０００２】

【従来の技術】プリチャージを行いＲＯＭ(Read Only M
emory)に書き込まれたデータを読み出す回路として、図
６に示されたものがある。この回路における各信号の波
形を図７に示す。

【０００３】ＲＯＭ１１にクロック信号とアドレス信号
Ａとが入力される。クロック信号の立上がりエッジによ
り、ＲＯＭ１１においてプリチャージが開始され、この
クロック信号の前半の１／２サイクルでプリチャージが
終了する。

【０００４】この後、クロック信号の後半の１／２サイ
クルでＲＯＭ１１からアドレス信号Ａに応じたデータＤ
の出力が行われる。例えば、アドレス信号Ａ２がＲＯＭ
１１に入力されたときは、データＤ２が出力される。

【０００５】ＲＯＭ１１から出力されたデータＤは、イ
ンストラクション・レジスタＩＲ１２に入力される。イ
ンストラクション・レジスタＩＲ１２は、クロック信号
の立上がりでデータＤを保持する。保持されたデータＤ
は、次のサイクルでインストラクション・レジスタ１２
から外部へ出力される。

【０００６】また、プリチャージ方式によりデータを読
み出す他の回路として、図８に示されるように加算器４
１及びレジスタ４３を有するものがある。この場合のク
ロック信号、データ信号Ｄ、加算器４１の出力データ
Ｏ、レジスタ４３の出力データＯの波形は図９に示され
るようである。

【０００７】加算器４１にクロック信号と加算すべきデ
ータＤとが入力される。クロック信号の立上がりエッジ
に同期して、クロック信号の前半の１／２サイクルでプ
リチャージが行われる。クロック信号の後半の１／２サ
イクルで加算器４１が加算を行い、その結果をデータＯ
として出力する。このデータＯをレジスタ４３が保持
し、次のサイクルで外部へ出力する。

【０００８】

【発明が解決しようとする課題】しかし、従来の半導体
装置には次のような問題があった。

【０００９】図６に示された回路では、図７のタイムチ
ャートに示されたように、ＲＯＭ１１に同じアドレス信
号Ａ２が第１サイクルと第２サイクルで連続して入力さ
れた場合にも、従来は各サイクル毎にプリチャージを行
い、同じデータＤ２を読み出して出力していた。

【００１０】図８に示された回路においても同様に、同
じデータＤ２が加算器４１に入力された場合にもその都
度プリチャージを行い、同じ加算結果Ｏ２を出力してい
た。

【００１１】このように、従来は同じアドレス又はデー
タを入力され同じ結果を出力する場合にもその都度プリ
チャージを繰り返し、無駄に電力を消費していた。この
問題は、年々回路が大規模になるにつれて顕著なものと
なってきた。

【００１２】本発明は上記事情に鑑みてなされたもの
で、消費電力の低減が可能な半導体装置を提供すること
を目的とする。

【００１３】

【課題を解決するための手段】本発明の半導体装置は、
外部から周期的に信号を与えられ、プリチャージ動作を
行い前記信号に対応するデータを生成し出力する半導体
装置であって、外部から周期的に前記信号を与えられ、
連続した二つの信号の一致を検出する信号一致検出回路
と、前記信号一致検出回路が不一致を検出したときは前
記信号に対応するデータを生成して出力し、前記信号一
致検出回路が一致を検出したときはプリチャージ動作を
維持してデータを生成する動作を停止するデータ出力部
とを備えたことを特徴としている。

【００１４】

【作用】信号一致検出回路が周期的に信号を入力され連
続した二つの信号が不一致であることを検出したとき
は、データ出力部はこの信号に対応するデータを生成し
て出力し、信号一致検出回路が一致であることを検出し
たときはプリチャージ動作を維持してデータを生成する
動作を停止することで、消費電力が低減される。

【００１５】

【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１に本発明の第１の実施例による半導
体装置の構成を示し、各信号の波形を図２のタイムチャ
ートに示す。図６に示された従来の装置と異なり、アド
レス一致検出回路２１が新たに設けられ、またＲＯＭ１
１ａはアドレス一致検出回路２１の出力する検出信号に
よりプリチャージ動作を制御するプリチャージ制御回路
を備えている。さらに、インストラクションレジスタ１
２ａは、入力イネーブル付きフリップフロップで構成さ
れクロック信号に同期するマスタースレーブ型となって
いる。

【００１６】アドレス一致検出回路２１は、Ｄフリップ
フロップ２２とＥＸ−ＮＯＲゲート２３を有している。
Ｄフリップフロップ２２のデータ端子Ｄにアドレス信号
Ａｉ（ｉは整数）が入力され、クロック端子ＣＫにクロ
ック信号が入力される。アドレス信号Ａi は、クロック
信号の立上がりエッジに同期し、遅延時間だけ遅延した
後変化する。

【００１７】Ｄフリップフロップ２２のデータ端子Ｄに
アドレス信号Ａi が入力され、クロック端子ＣＫにクロ
ック信号が入力される。このクロック信号の次のサイク
ルの立上がりエッジに同期して、Ｄフリップフロップ２
２からアドレス信号Ａi が出力され、ＥＸ−ＮＯＲゲー
ト２３の一方の入力端子に入力される。ＥＸ−ＮＯＲゲ
ートの他方の入力端子には、このクロック信号の現在の
サイクルの立上りに同期して、次のアドレス信号Ａi+1
が入力されている。ＥＸ−ＮＯＲゲート２３により、現
在のアドレス信号Ａi+1 と１サイクル前のアドレス信号
Ａi とが比較され、不一致の場合には論理「０」の検出
信号がＲＯＭ１１ａに出力され、一致した場合には論理
「１」の検出信号が出力される。

【００１８】ＲＯＭ１１ａには、クロック信号、現在の
アドレス信号Ａi+1 ，及びアドレス一致検出回路２１か
ら出力された検出信号が入力される。ＲＯＭ１１ａで
は、クロック信号がハイレベルにある前半の１／２サイ
クルにおいてプリチャージが行われる。

【００１９】クロック信号がロウレベルになる後半の１
／２サイクルでは、検出信号が論理「１」のとき、即ち
現在のアドレス信号Ａi+1 と１サイクル前のアドレス信
号Ａi とが一致していない場合には、プリチャージが終
了し、現在のアドレス信号Ａi+1 で示されるセルに記憶
されたデータＤi+1 が出力される。検出信号が論理
「１」のとき、即ち現在のアドレス信号Ａi+1 と１サイ
クル前のアドレス信号Ａiとが一致している場合は、読
み出し動作が停止され現在のプリチャージ動作が維持さ
れる。このときのＲＯＭ１１ａの出力レベルは、論理
「１」又は「０」のいずれかのレベルに固定される。

【００２０】出力されたデータＤi+1 は、インストラク
ションレジスタ１２ａに出力される。インストラクショ
ンレジスタ１２ａには、クロック信号と、ＲＯＭ１１ａ
から出力されたデータＤi+1 と、アドレス一致検出回路
２１から出力された検出信号とが入力される。検出信号
は入力イネーブル信号として作用する。即ち、検出信号
が論理「０」でアドレスの不一致を示すときは、次のサ
イクルのクロック信号の立上がりに同期して、ＲＯ１１
ａから出力されたデータＤi+1 を入力し、このデータＤ
i+1 をこのサイクルの間保持し、外部へ出力する。逆
に、検出信号が論理「１」でアドレス信号の一致を示す
ときは、次のサイクルでクロック信号が立上がっても前
のサイクルと同じデータＤi を保持し、その出力を維持
する。

【００２１】例えば、図２に示された第１サイクルにお
いて、クロック信号が立上がるとアドレス信号がＡ１か
らＡ２へと変化し、このアドレス信号Ａ２がＲＯＭ１１
ａとアドレス一致検出回路２１に与えられる。アドレス
一致検出回路２１において、クロック信号の前半の１／
２サイクルの間、前サイクルのアドレス信号Ａ１と現在
のアドレス信号Ａ２とが比較され、一致していないため
論理「０」の検出信号がＲＯＭ１１ａに出力される。Ｒ
ＯＭ１１ａでは、このクロック信号が前半の１／２サイ
クルの間、プリチャージが行われている。

【００２２】クロック信号の後半の１／２サイクルにな
ると、アドレス信号が不一致であったため現在のアドレ
ス信号Ａ２に対応するデータＤ２がＲＯＭ１１ａから出
力される。このデータＤ２と、クロック信号と、検出信
号とがインストラクションレジスタ１２ａに出力され
る。データＤ２がインストラクションレジスタ１２ａに
取り込まれて保持され、次の第２サイクルのクロック信
号の立上がりエッジに同期してデータＤ２が出力され
る。

【００２３】第２サイクルでクロック信号が立上がる
と、アドレス信号が変化する。しかし、このサイクルの
アドレス信号Ａ２は第１サイクルのアドレス信号Ａ２と
同じである。第２サイクルのアドレス信号Ａ２と第１サ
イクルのアドレス信号Ａ２とがアドレス一致検出回路２
１で比較され、一致を示す論理「１」の検出信号がＲＯ
Ｍ１１ａとインストラクションレジスタ１２ａに出力さ
れる。ＲＯＭ１１ａではデータの読み出しが停止され、
プリチャージ動作がクロック信号の後半の１／２サイク
ルまで維持される。インストラクションレジスタ１２ａ
は、論理「１」の検出信号に基づいて、第２サイクルで
保持したデータＤ２を引き続き保持して外部へ出力す
る。

【００２４】このように、本実施例によればアドレス信
号Ａi が複数サイクルに渡って連続して一致している場
合には、サイクル毎にプリチャージを行わずに読み出し
動作を停止する。そして、このアドレス信号Ａi に対応
したデータＤi をインストラクションレジスタ１２ａに
より保持して出力することで、消費電力を低減すること
ができる。

【００２５】ここで、アドレス一致検出回路２１から出
力された検出信号がＲＯＭ１１ａに与えられるが、上述
したようにＲＯＭ１１ａはこの検出信号に基づいてプリ
チャージ動作の制御を行う。このプリチャージ制御回路
は、例えば図３に示されるような構成とすることができ
る。ＯＲゲート３１にクロック信号と検出信号とが入力
される。

【００２６】各々のサイクルにおいて、前半の１／２サ
イクルではクロック信号はハイレベルである。よって、
検出信号のレベルとは無関係にＯＲゲート３１からは論
理「１」のプリチャージ信号が出力され、プリチャージ
動作が行われる。

【００２７】後半の１／２サイクルになると、クロック
信号はロウレベルになる。この期間中のプリチャージ信
号は、検出信号のレベルにより決定される。前サイクル
のアドレス信号Ａi と現在のサイクルのアドレス信号Ａ
i+1 とが不一致のときは論理「０」の検出信号がＯＲゲ
ート３１に入力され、論理「０」のプリチャージ信号が
出力される。この結果、プリチャージ動作は後半の１／
２サイクルになると終了する。

【００２８】逆に、前サイクルのアドレス信号Ａi と現
在のサイクルのアドレス信号Ａi+1とが一致したときは
論理「１」の検出信号がＯＲゲート３１に入力され、論
理「１」のプリチャージ信号が出力される。この結果、
プリチャージ信号は論理「１」となり、プリチャージ動
作は後半の１／２サイクルにおいても引き続き維持され
る。

【００２９】本発明の第２の実施例による半導体装置
は、図４に示されるように加算器４１ａ及びレジスタ４
３ａにデータ一致検出回路４２を新たに付加した構成と
なっている。この場合の各信号の波形は、図５に示され
たタイムチャートのように変化する。

【００３０】この第２の実施例においても、第１の実施
例の場合と同様に動作する。即ち、クロック信号の前半
の１／２サイクルにおいて、データ一致検出回路４２に
より前サイクルのデータＤi と現在のサイクルのデータ
Ｄi+1 とが一致したか否かが検出される。例えば、第２
サイクルのデータＤ２のように第１サイクルのデータＤ
１と一致した場合には、論理「１」の検出信号が加算器
４１ａとレジスタ４３ａとに与えられる。データが不一
致の場合には論理「０」の検出信号が出力される。加算
器４１ａでは、このクロック信号の前半の１／２サイク
ルの期間中プリチャージが行われる。

【００３１】クロック信号の後半の１／２サイクルにお
いて、データＤi とＤi+1 とが不一致の場合は従来と同
様に加算器４１ａにおいてプリチャージが終了し、加算
が行われてその結果がデータＯi+1 として出力される。
このデータＯi+1 は、レジスタ４３ａにおいて次のサイ
クルのクロック信号の立上がりに同期して保持され外部
へ出力される。

【００３２】データが一致した場合は、論理「１」の検
出信号が加算器４１ａに与えられて加算動作が停止し、
プリチャージ動作が維持される。レジスタ４３ａは、論
理「１」の検出信号を与えられて、前サイクルのデータ
Ｏi を引き続き保持し、外部へ出力する。

【００３３】このように、外部から入力されたデータが
前サイクルと同じ場合には、加算器４１ａにおいて加算
動作を停止してプリチャージ動作を維持するため、消費
電力を低減することができる。

【００３４】上述した実施例は一例であり、本発明を限
定するものではない。例えば、実施例ではＲＯＭ又は加
算器を備えているがこれには限定されず、本発明はプリ
チャージ動作を行うダイナミック回路に幅広く適用する
ことができる。外部から入力された信号が複数サイクル
で連続的に同じであった場合、本発明を適用することに
よりプリチャージ動作を維持し無駄な電力の消費を削減
することができる。

【００３５】また、図３に示されたプリチャージ制御回
路も一例に過ぎない。即ち、外部から入力された信号が
複数サイクルで連続的に一致している場合にはプリチャ
ージ動作を引き続き維持するように制御し得るものであ
ればよい。

【００３６】

【発明の効果】以上説明したように本発明の半導体装置
によれば、入力された二つの連続する信号が一致したと
きは、プリチャージ動作を維持してデータを生成する動
作を停止することにより、消費電力を低減することが可
能である。

【図面の簡単な説明】

【図１】本発明の第１の実施例による半導体装置の構成
を示した回路図。

【図２】同半導体装置における各信号の波形を示したタ
イムチャート。

【図３】同半導体装置におけるプリチャージ制御回路の
構成を示した回路図。

【図４】本発明の第２の実施例による半導体装置の構成
を示した回路図。

【図５】同半導体装置における各信号の波形を示したタ
イムチャート。

【図６】従来の半導体装置の構成を示した回路図。

【図７】同半導体装置における各信号の波形を示したタ
イムチャート。

【図８】従来の他の半導体装置の構成を示した回路図。

【図９】同半導体装置における各信号の波形を示したタ
イムチャート。

【符号の説明】

１１ａ ＲＯＭ １２ａ インストラクションレジスタ ２１ アドレス一致検出回路 ２２，４３ Ｄフリップフロップ ２３，４４ ＥＸ−ＮＯＲゲート ３１ ＯＲゲート ４１ａ 加算器 ４２ データ一致検出回路 ４３ａ レジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】外部から周期的に信号を与えられ、プリチ
   ャージ動作を行い前記信号に対応するデータを生成し出
   力する半導体装置において、 外部から周期的に前記信号を与えられ、連続した二つの
   信号の一致を検出する信号一致検出回路と、 前記信号一致検出回路が不一致を検出したときは前記信
   号に対応するデータを生成して出力し、前記信号一致検
   出回路が一致を検出したときはプリチャージ動作を維持
   してデータを生成する動作を停止するデータ出力部とを
   備えたことを特徴とする半導体装置。
2. 【請求項２】クロック信号とアドレス信号とを入力さ
   れ、前記アドレス信号に対応したデータを読み出して出
   力する半導体装置において、 現在のサイクルで入力された前記アドレス信号と前回の
   サイクルで入力された前記アドレス信号との一致を検出
   するアドレス一致検出回路と、 前記アドレス一致検出回路により不一致が検出されたと
   き現在のサイクルのアドレス信号に基づくデータを読み
   出して出力し、前記アドレス一致検出回路により一致が
   検出されたとき読み出し動作を停止する記憶部と、 前記アドレス一致検出回路により不一致が検出されたと
   き現在のサイクルで前記記憶部から出力された前記デー
   タを保持し、前記アドレス一致検出回路により一致が検
   出されたとき前回のサイクルで前記記憶部から出力され
   た前記データを引き続き保持するレジスタとを備えたこ
   とを特徴とする半導体装置。
3. 【請求項３】クロック信号とデータ信号とを入力され、
   前記データ信号を用いて所定の演算を行い演算結果を出
   力する半導体装置において、 現在のサイクルで入力されたデータ信号と前回のサイク
   ルで入力されたデータ信号との一致を検出するデータ一
   致検出回路と、 前記データ一致検出回路により不一致が検出されたとき
   現在のサイクルのデータ信号を用いて所定の演算を行い
   演算結果を出力し、前記アドレス一致検出回路により一
   致が検出されたとき演算動作を停止する演算部と、 前記データ一致検出回路により不一致が検出されたとき
   現在のサイクルで前記記憶部から出力された前記データ
   を保持し、前記データ一致検出回路により一致が検出さ
   れたとき前回のサイクルで前記演算部から出力された前
   記演算結果を引き続き保持するレジスタとを備えたこと
   を特徴とする半導体装置。