TWI483290B - 描畫方法和製造物品的方法 - Google Patents

描畫方法和製造物品的方法 Download PDF

Info

Publication number
TWI483290B
TWI483290B TW101150553A TW101150553A TWI483290B TW I483290 B TWI483290 B TW I483290B TW 101150553 A TW101150553 A TW 101150553A TW 101150553 A TW101150553 A TW 101150553A TW I483290 B TWI483290 B TW I483290B
Authority
TW
Taiwan
Prior art keywords
patterns
pattern
pair
cutting
pitch
Prior art date
Application number
TW101150553A
Other languages
English (en)
Other versions
TW201331986A (zh
Inventor
Kouichirou Tsujita
Masato Muraki
Original Assignee
Canon Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Kk filed Critical Canon Kk
Publication of TW201331986A publication Critical patent/TW201331986A/zh
Application granted granted Critical
Publication of TWI483290B publication Critical patent/TWI483290B/zh

Links

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G03F7/2022—Multi-step exposure, e.g. hybrid; backside exposure; blanket exposure, e.g. for image reversal; edge exposure, e.g. for edge bead removal; corrective exposure
    • G03F7/203—Multi-step exposure, e.g. hybrid; backside exposure; blanket exposure, e.g. for image reversal; edge exposure, e.g. for edge bead removal; corrective exposure comprising an imagewise exposure to electromagnetic radiation or corpuscular radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/30—Electron-beam or ion-beam tubes for localised treatment of objects
    • H01J37/317—Electron-beam or ion-beam tubes for localised treatment of objects for changing properties of the objects or for applying thin layers thereon, e.g. for ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Electromagnetism (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Optics & Photonics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Electron Beam Exposure (AREA)

Description

描畫方法和製造物品的方法
本發明涉及利用帶電粒子束的描畫方法，和製造物品的方法。
隨著半導體積體電路的封裝密度的增大，和半導體裝置的小型化，期望加速光刻技術的發展。當隨著光刻技術的進步，最小圖案尺寸接近於用於曝光的光源的波長時，在相鄰圖案之間發生非有意的光的相互作用。不過，雖然光刻製程中使用的光源的波長保持在193 nm，但是最小圖案尺寸目前已接近22 nm。隨著最小圖案尺寸和用於光刻製程的光的波長之間的差異的增大，光刻製程的可靠性降低。
當相互作用時，來自用於光刻法的光罩上的各個圖案的光束產生干涉條紋。歸因於與由相鄰圖案產生的干涉條紋相關的各種因素，可能意外地在晶片上形成非有意的圖案，或者可能偶然除去所需的圖案。在任一情況下，會透過曝光形成與所期望圖案不同的圖案，從而導致裝置損壞。諸如光學鄰近效應校正(OPC)之類的校正方法用來預測相鄰圖案對彼此的影響，並校正光罩，以便透過曝光形成所期望圖案。不過，隨著最小圖案變得更加細微，光相互作用變得更複雜，從而伴隨這種趨勢，在光學鄰近效應校正中，光相互作用的預測品質降低。
作為解決上述問題的一種方法，在Proc.of SPIE,Vol.7641,764109-1中提出一種規定具有恒定的寬度並且沿著限定方向延伸的圖案的裝置設計規則(下面稱為1D佈局)。下面將參考圖10描述一種實際的製造方法。圖10示出利用配備波長193 nm的光源和浸漬光學系統的曝光設備的22 nm代SRAM閘極單元的光刻製程。下面將描述該製程中的步驟。
[步驟1]利用曝光設備，曝光形成具有44 nm的半節距的線條和空間圖案。
[步驟2]在直接處理曝光形成的圖案，或者處理底層之後，在整個表面上各向同性地形成膜，然後進行各向異性蝕刻，以形成具有半節距為22nm的線條和空間圖案，並且使側壁，即，圖案的輪廓完好的硬光罩。在步驟2中，採用利用側壁的雙重圖案化技術。
[步驟3]在硬光罩上塗覆抗蝕劑，透過曝光，在抗蝕劑上形成切孔圖案。
[步驟4]化學處理曝光形成的切孔圖案，使之縮小。
[步驟5]再次進行各向異性蝕刻，從而形成具有所期望的閘極單元圖案的硬光罩。
下面將參考圖9C描述1D佈局的形狀。圖9C示出隔離區和閘極區。閘極區是在隔離區上形成的。在每個隔離區中，形成一維(1D)線條和空間圖案(L/S)以沿著X方向延伸，同時每個閘極區中，形成一維(1D)線條和空間圖案(L/S)以沿著Y方向延伸。在這種情況下，將在 把隔離區定義為底層時，描述閘極區。為了形成各種電晶體，必須利用切割圖案，切割閘極區。這需要其中按照尺寸精確度和重疊精確度，防止利用切割圖案切割的閘極區的Y向端部進入主動區域的條件。當發生對主動區的這種進入時，左右閘極之間的待隔離的源極/汲極(S/D)區短路，如圖9A中所示。在X方向，切割圖案必須整個覆蓋閘極區的切割部分，並且必須不接觸相鄰的閘極區，如圖9B中所示。注意，可以相互連接相鄰的切割圖案。按照這種方式，切割圖案既不需要相對於在底層中形成的圖案被對稱佈置，也不需要相互具有對稱性。只要上述條件被滿足，佈置就具有給定的自由度，不需要具有給定的規則性。
即使當採用包括波長193 nm的光源和浸漬光學系統的曝光設備時，也必須使用雙重圖案化技術來形成半節距為22 nm的線條和空間圖案，從而也難以透過曝光形成切孔圖案。這使得必須增加如步驟4中那樣，縮小形成的圖案的步驟。結果，光罩和步驟的數目增大，因而光刻製程的生產能力降低，導致成本升高和可靠性降低。
本發明提供一種提高生產能力的描畫方法。
在其第一態樣，本發明提供一種利用帶電粒子束描畫設備，在多個第一線狀圖案上描畫多個切割圖案的方法，該多個第一線狀圖案被佈置成沿著第一方向延伸，並且該 多個第一線狀圖案在垂直於第一方向的第二方向按預先確定的節距P對準，其中這樣描畫該多個切割圖案，以致在第二方向彼此相鄰的每對切割圖案的中心之間在第二方向的間隔Ai(i是指定切割圖案對的編號)滿足以下關係：Ai=m1 X (m1 =1,2,3,...)其中X是透過節距P定義的尺寸。
參考圖式，根據示例性實施例的以下描述，本發明的其他特徵將變得清楚。
下面將參考圖式，詳細描述本發明的實施例。原則上，在用於解釋這些實施例的各個圖式中，相同的圖式元件符號表示相同的元件，其重復描述將被省略。
[第一實施例]
圖1是示出按照本發明的帶電粒子束描畫設備的主要部分的示意圖。作為電子源1，使用所謂的熱電子源，比如LaB6 或BaO/W(擴散式陰極(dispenser cathode))。準直透鏡2是利用電場，會聚電子束的靜電透鏡。電子源1發出的電子束被準直透鏡2轉換成幾乎準直的電子束。孔徑陣列3包括按二維佈置形成的孔徑。透過二維佈置具有相同屈光力的靜電聚光透鏡，形成聚光透鏡陣列4。透過與聚光透鏡對應地佈置子陣列，形成圖案孔徑陣列5，在所述子陣列中佈置有定義電子束的形狀的圖案孔徑。5a 是從上游側看時的子陣列的放大視圖。
來自準直透鏡2的幾乎準直的電子束被孔徑陣列3分成多個電子束。每個分離的電子束經由聚光透鏡陣列4的對應聚光透鏡，照射圖案孔徑陣列5的對應子陣列。孔徑陣列3用於定義照射範圍。透過對應於聚光透鏡，佈置能夠被單獨驅動的靜電抑制器，形成抑制器陣列6。透過對應於聚光透鏡，佈置各自具有一個開口的抑制孔徑，形成抑制孔徑陣列7。透過對應於聚光透鏡，佈置沿任意方向偏轉電子束的偏轉器，形成偏轉器陣列8。透過對應於聚光透鏡，佈置靜電物鏡，形成物鏡陣列9。
來自被電子束照射的圖案孔徑陣列5的子陣列的電子束被減小到1/100，並經由對應的抑制器、抑制孔徑、偏轉器和物鏡，投射到晶片(基板)10上。換句話說，子陣列上的圖案孔徑設置在物面，晶片10設置在像面。透過開啟或關閉對應的抑制器，控制來自被電子束照射的圖案孔徑陣列5的子陣列的電子束透過抑制孔徑，還根據抑制器開/關定時控制所述電子束撞擊晶片10。同時，透過利用偏轉器陣列8，使這些電子束偏轉相同的量，在晶片10上掃描這些電子束。
經由準直透鏡2和聚光透鏡，電子源1在抑制孔徑上形成圖像，以致這些圖像的尺寸大於抑制孔徑的開口的尺寸。從而，透過抑制孔徑的開口定義晶片10上的電子束的半形。抑制孔徑的開口被設置在對應物鏡的前焦點位置處。於是，來自子陣列的多個圖案孔徑的電子束的主射線 垂直撞擊晶片10。因此，即使當晶片10上升或下降時，每個電子束的位置的變化也很小。
當晶片10被安裝在台架11上時，台架11能夠沿著與光軸垂直的X方向和Y方向移動。靜電卡盤和半導體檢測器(圖中都未示出)被設置在台架11上。靜電卡盤緊緊地固定晶片10。在電子束入射側，半導體檢測器具有孔徑圖案，以便測量每個電子束的位置。機器人傳送裝置12傳送晶片10，並把晶片10載入到台架11上。
抑制控制電路13單獨地控制構成抑制器陣列6的多個抑制器。偏轉器控制電路14根據共用信號控制構成偏轉器陣列8的多個偏轉器。台架控制電路15與雷射干涉儀(未示出)協同地控制臺架11的驅動，所述雷射干涉儀檢測台架11的位置。主控制系統16控制多個控制電路13-15，從而控制整個的多帶電粒子束描畫設備。
圖2是示出抑制器陣列6的內部電路的詳細視圖。控制信號從抑制控制電路13經由光通信用光纖被提供給抑制器陣列6。所述控制信號對於每條光纖控制與抑制器陣列6的一個物鏡對應的抑制器。即，控制信號對於每條光纖控制抑制器，所述抑制器控制來自一個子陣列中的多個圖案孔徑的電子束的開/關。控制信號由光電二極體61以光學信號的形式從光通信用光纖接收，由傳輸阻抗放大器62從電流信號轉換成電壓信號，並由限幅放大器63進行幅度調整。信號被輸入移位暫存器64，並從串列信號轉換成平行信號。
FET 67被佈置在水平延伸的閘電極佈線和垂直延伸的源電極佈線之間的交點處，兩條匯流排分別連接到各FET 67的閘極和源極。各FET 67使其汲極側連接到兩個電容性元件：抑制器電極69和電容器68，其各自的對側充當共用電極。施加於閘電極佈線的電壓接通在與之相連的一列上的所有FET 67，從而電流在它們的源極和汲極之間流動。此時施加於每個源電極佈線的電壓被施加到抑制器電極69，對應於該電壓的電荷被保存在電容器68中。在經由閘電極佈線的一行的充電操作結束之後，電壓施加序列轉移到下一列，當失去其閘極電壓時，第一列上的FET 67被斷開。當第一列上的抑制器電極69失去其來自源電極佈線的電壓的時候，透過利用保存在電容器68中的電荷，它們實際上能夠在與一幀對應的時段內保持需要的電壓，直到選擇了下一個閘電極佈線為止。在按照這種方式，利用FET 67作為開關的主動矩陣驅動方案中，能夠透過閘電極佈線同時對大量的FET 67施加電壓，從而少量的線路足以應付抑制器電極數目的增大。
參見圖2，抑制器被佈置成4×4陣列。來自移位暫存器64的平行信號被輸入資料驅動器65，以對FET 67的源極施加電壓，並經由閘極驅動器66接通一列上的所有FET 67。依據這種操作，控制一列上的抑制器，來自移位暫存器64的平行信號被順序輸入資料驅動器65。隨後，經由閘極驅動器66接通下一列上的所有FET 67，從而控制4×4陣列上的抑制器。
將參考圖3描述按照本發明的基本描畫方法。當在由偏轉器陣列8和台架11決定的晶片10上的掃描柵格上掃描電子束時，按照描畫圖案P，控制對晶片10的電子束照射的開/關，從而在晶片10上描畫圖案。掃描柵格這裡意指被形成為在X方向具有節距GX和在Y方向具有節距GY的柵格，並且在垂直線和水平線的交點處經歷利用電子束的照射的開/關控制，如圖3中所示。這種描畫方法採用所謂的光柵掃描方案。
子陣列的圖案孔徑在X方向按節距BX，在Y方向按節距BY被投影到晶片10上，如圖4中所示。圖案孔徑在晶片10上，在X方向的尺寸為PX，在Y方向的尺寸為PY。由於圖案孔徑被縮小到1/100地投影到晶片10上，因此，實際的圖案孔徑的尺寸是其投影圖像的尺寸的100倍。偏轉器陣列8沿著X方向偏轉和掃描圖案孔徑圖像(電子束)。此時，台架11持續不斷地沿著Y方向移動。從而，偏轉器陣列8沿著Y方向偏轉每個電子束，以跟隨台架11的移動，以致在晶片10上，該電子束在Y方向靜止不動。
圖5示出每個電子束的掃描軌跡。圖5的左部示出子陣列的每個電子束在X方向的掃描軌跡。每個電子束的照射是按柵格節距GX控制的。注意為了簡單起見，最上面的電子束的軌跡用實線示出。圖5的右部示出在沿著X方向掃描各電子束之後，當如虛線箭頭所示以偏轉寬度DP回掃時，該電子束的順序掃描的軌跡。當順序回掃時，在 圖5中所示的粗線框內，以柵格節距GY填充具有條帶寬度SW的條帶描畫區域SA。即，透過持續不斷地恒速移動台架11，能夠進行描畫。令N×N是子陣列的電子束的數目，上述操作必須滿足以下條件： N2 =K×L+1 (K和L是自然數)
BY=GY×K
DP=N2 ×GY
在本實施例中，N=4，K=5，GY=5 nm，BY=25 nm，DP=80 nm，而SW=2 μm。注意，條帶寬度SW總是小於每個電子束的偏轉寬度，從而設定N×BY>BX，只要抑制電極之間的節距落在製造公差之內。圖6是用於解釋各子陣列(或者各物鏡)的描畫條帶描畫區域SA之間的位置關係的視圖。
透過一維地把物鏡佈置在72列上，即，如圖6中所示，在X方向以144μm的節距一維地佈置物鏡，同時使下一列的物鏡在X方向偏移2μm，以致描畫條帶描畫區域SA彼此相鄰，形成物鏡陣列9。結果，透過持續不斷地沿著Y方向移動台架11，能夠在晶片10上的曝光區域EA中進行描畫。在這個實施例中，設備的X軸和Y軸必須與要在晶片10上描畫的圖案的X軸和Y軸一致。因此，機器人傳送裝置12把晶片10載入到台架11上，以致要在晶片10上形成的圖案的X方向和Y方向與帶電粒子束描畫設備的X方向和Y方向一致。
下面將參考圖7描述透過本發明實現的1D佈局。參 見圖7，多個線狀圖案(線圖形)作為閘極區被佈置成沿著Y方向延伸，並且該多個線狀圖案(線圖形)在X方向按預先確定的節距P對準。充當閘極區的線狀圖案是在佈置成沿著X方向延伸，並且在Y方向按預先確定的節距Q對準它們自己的多個隔離區(和主動區)中的線狀圖案上形成的。描畫設備在閘極區中的多個線狀圖案上描畫切割圖案(方形圖形)。在第一實施例中，Y方向充當第一方向，X方向充當與第一方向垂直的第二方向，隔離區(和主動區)中的線狀圖案充當第二線狀圖案。
在第一實施例中，如下限定閘極區中的切割圖案的佈局的規則性。令Ai是在X方向彼此相鄰的每對切割圖案的中心之間在X方向的間隔(i是指定切割圖案對的編號)。另外，令Bi是在Y方向彼此相鄰的每對切割圖案的中心之間在Y方向的間隔(i是指定切割圖案對的編號)。在第一實施例中，每對切割圖案的中心之間分別在X方向和Y方向的間隔Ai和Bi，閘極區之間的節距P，和隔離區(和主動區)之間的節距Q具有關係：X方向；Ai=m1 P (m1 =1,2,3,...)...(1)
Y方向；Bi=m2 (Q/2) (m2 =1,2,3,...)...(2)
雖然在第一實施例中，每對切割圖案的中心之間分別在X方向和Y方向的間隔Ai和Bi被設定成滿足等式(1)和(2)，不過可以分別設定它們，以滿足： X方向；Ai=m1 X (m1 =1,2,3,...)...(3)
Y方向；Bi=m2 Y (m2 =1,2,3,...)...(4)其中X是透過閘極區之間的節距P定義的尺寸，例如用P/n1 (n1 是自然數)表示。當X為P/n1 (n1 =1)時，等式(3)等於等式(1)。另外，Y是透過隔離區(和主動區)之間的節距Q定義的尺寸，例如用(Q/2)/n2 (n2 是自然數)表示。當Y為(Q/2)/n2 (n2 =1)時，等式(4)等於等式(2)。
如在先前技術中所述，只要裝置製造中所要求的條件被滿足，切割圖案就可被佈置在任意位置，從而在等式(1)-(4)中給出的條件不是裝置製造中必不可少的特殊條件。可按照和閘極區相同的方式切割隔離區。不過，隔離區在切割閘極區的位置處位於具有節距Q的柵格上。
如果m2 =3，那麽形成包括接觸區的最小數目的電晶體。接觸區被連接到金屬區，以選擇這些電晶體中的任意電晶體。如果m2 =4，那麽在每個接觸區的兩側形成電晶體。如果m2 =5，那麽在每個接觸區的一側形成兩個電晶體。如果m2 =6，那麽在每個接觸區的兩側中的一側形成一個電晶體，而在另一側形成兩個電晶體。這使得能夠形成各種複合電晶體。如果m2 =2，那麽無處形成接觸區，從而不能形成電晶體，不過它可以被設定為形成浮置電容。
當切割圖案的佈置被局限於圖7中所示的佈置時，每 對切割圖案的中心之間分別在X方向和Y方向的間隔Ai和Bi的最大公約數X和Y是X=P和Y=Q/2，這些值可用於定義描畫柵格。在半導體製造中，決定裝置佈局的公司部門通常不同於使用帶電粒子束描畫設備的部門。如果這兩個部門不相互交流所需的資訊，那麽使用帶電粒子束描畫設備的部門根據獲得的佈局資料測量相應圖案之間的節距，從而獲得滿足上述關係的X和Y。為了獲得相應圖案之間的節距，可從市場獲得稱為設計規則檢查程式的軟體。如果這兩個部門相互交流所需的資訊，那麽決定佈局的部門最好向使用帶電粒子束描畫設備的部門提供一組上述資訊和佈局資料，以便節約人工。
在20nm節點裝置中，P和Q約為60nm，從而x=P=60nm，Y=Q/2=30nm。和習知情況下一樣，當切割圖案的佈置沒有規則性時，利用小到1-2nm的值定義描畫柵格，以應付所有佈置。當利用X和Y定義描畫柵格時，與當切割圖案的佈置沒有規則性時相比，它們具有10倍以上的值，從而提高描畫設備的處理能力。如果使用X和Y定義描畫柵格，那麽雖然能夠產生最大效果，不過在實際描畫中，必須校正帶電粒子束描畫。從而，需要細微到一定程度的柵格，並且可以使用自然數的分數值來定義上述柵格。例如，如果n1 =n2 =10，那麽X=6nm和Y=3nm，獲得尺寸數倍於當切割圖案的佈置沒有規則性時具有1-2nm的X值和Y值的柵格的尺寸的柵格。
切割圖案具有不構成裝置的形狀，用來在滿足在先前 技術中描述的條件的同時切割線條和空間圖案。從而，轉印位置精確度可以比習知技術中要求的精確度低幾倍，從而不必過於細微地設定描畫柵格。雖然切割圖案的尺寸並不直接影響處理能力，不過為了實現這種技術，必須確定切割圖案的尺寸，下面將參考圖11對此進行描述。
首先將描述Y方向的特徵。如果一直到隔離區，必須留下(Q/2)/4的邊緣，那麽切割圖案在Y方向的尺寸為(Q/2)/2。考慮到重疊精確度和尺寸精確度之間的和△，切割圖案在Y方向的尺寸(Q/2)/2-2△。由於轉印特性隨著切割圖案的尺寸的變大而變得更好，因此利用該不等式的上限。接下來將描述X方向的特徵。如果一直到閘極端，必須留下(P/2)/4的邊緣，那麽切割圖案在X方向的尺寸為“閘極寬度”+(P/2)/2。考慮到重疊精確度和尺寸精確度之間的和△，切割圖案在X方向的尺寸為“閘極寬度”+(P/2)/2+2△。雖然相鄰的切割圖案可以被相互連接，不過，每個切割圖案必須不接觸相鄰的閘極區，如果切割圖案不彼此相鄰的話，從而，切割圖案在X方向的尺寸3(P/2)-2△。雖然各個切割圖案可以具有不同的尺寸，不過就減少描畫資料和簡化描畫設備的孔徑來說，它們可以具有相同的尺寸。
圖8示出在用於如上所述的1D佈局的切割圖案的多帶電粒子束描畫設備中，利用習知描畫柵格和利用基於根據本發明的切割圖案間的間隔的粗略描畫柵格之間在生產能力方面的比較結果。使用其中例如電子源的所要求的亮 度為2.5E5[A/sr/cm2 ]，抗蝕劑靈敏度為20μC/cm2 的條件。當電子束的數目保持相同，並且一個柵格的尺寸被增大到2倍時，生產能力變成2倍或者更高。當減少電子束的數目，以降低設備負荷，而生產能力保持不變時，所要求的傳送速度減半。按照這種方式，僅僅透過使用為習知網路的兩倍粗的柵格，就能夠產生極大的改善效果。
[第二實施例]
下面將參考圖12描述其中在利用本發明實現的1D佈局中確定金屬區的第二實施例。金屬區的佈局由下層的接觸區和在下一步中形成的通孔區決定，不過，微細部分由接觸區決定。另外，雖然接觸區被連接到包括隔離區和閘極區的下部區域，不過這裡作為代表，將描述在閘極區上的那些接觸區。在閘極區中形成沿著Y方向延伸並且在X方向按節距Q對準它們自己的線條和空間圖案，而在金屬區中形成沿著X方向延伸並且在Y方向按節距P對準它們自己的線條和空間圖案。在第二實施例中，金屬區具有被佈置成沿著作為第一方向的X方向延伸，並且在Y方向(第二方向)按節距P對準它們自己的線狀圖案，切割圖案將被描畫在所述線狀圖案上。另外，閘極區具有佈置成沿著作為第二方向的X方向延伸，並且在X方向(第一方向)按節距Q對準它們自己的第二線狀圖案。
在第二實施例中，如下限定形成金屬區的切割圖案的中心之間分別在X方向和Y方向的間隔Ai和Bi： Y方向；Ai=m1 (P)(圖12圖解說明m1 =1的例子)
X方向；Bi=m2 (Q/2)(圖12圖解說明m2 =2,3,4和5的例子)
在裝置製造中，金屬區必須滿足其中切割金屬區的圖案在邊緣的範圍內覆蓋下層的接觸區、並且在邊緣的範圍內在金屬區的圖案上形成從上方連接的通孔的條件。只要滿足上述條件，間隔Ai和Bi的限制就是在裝置製造中並非必不可少的特殊條件。
當切割圖案的佈置局限於圖12中所示的佈置時，切割圖案的中心之間分別在X方向和Y方向的間隔Ai和Bi的最大公約數為X=Q/2和Y=P，這些值可被用於定義描畫柵格。利用更粗柵格的效果和第一實施例中一樣。
[製造物品的方法]
按照本發明的實施例的製造物品的方法適於製造各種物品，包括諸如半導體裝置之類的微型裝置，和具有微結構的元件。這種方法可包括利用上述描畫設備(在基板上進行描畫的步驟)在塗覆在基板上的感光劑上形成潛像圖案的步驟，和使具有在形成步驟中在其上形成的潛像圖案的基板顯影的步驟。這種方法還可包括後續的已知步驟(例如，氧化、成膜、氣相沈積、摻雜、平面化、蝕刻、抗蝕劑去除、切割、接合和封裝)。按照本實施例的製造物品的方法在物品的性能、品質、生產率和製造成本至少之一方面，比習知方法更有利。
雖然上面描述了發明人做出的本發明的實施例，不過本發明並不局限於這些實施例，當然可以作出各種改變，而不脫離本發明的範圍。例如，雖然在上面提及的實施例中使用了電子束，不過本發明並不局限於此，例如，本發明適用於其他帶電粒子束。
雖然參考示例性實施例描述了本發明，不過應理解，本發明並不限於所公開的示例性實施例。所附申請專利範圍的範圍應被給予最寬廣的解釋，以包含所有這樣的修改以及等同的結構和功能。
1‧‧‧電子源
2‧‧‧準直透鏡
3‧‧‧孔徑陣列
4‧‧‧聚光透鏡陣列
5‧‧‧圖案孔徑陣列
5a‧‧‧子陣列的放大視圖
6‧‧‧抑制器陣列
7‧‧‧抑制孔徑陣列
8‧‧‧轉器陣列
9‧‧‧物鏡陣列
10‧‧‧晶片
11‧‧‧台架
12‧‧‧機器人傳送裝置
13‧‧‧抑制控制電路
14‧‧‧偏轉器控制電路
15‧‧‧台架控制電路
16‧‧‧主控制系統
61‧‧‧光電二極體
62‧‧‧傳輸阻抗放大器
63‧‧‧限幅放大器
64‧‧‧移位暫存器
65‧‧‧資料驅動器
66‧‧‧閘極驅動器
67‧‧‧FET
68‧‧‧電容器
69‧‧‧抑制器電極
P‧‧‧描畫圖案，節距
GX‧‧‧節距
GY‧‧‧節距
BX‧‧‧節距
BY‧‧‧節距
DP‧‧‧偏轉寬度
SA‧‧‧條帶掃瞄區域
SW‧‧‧條帶寬度
EA‧‧‧曝光區域
Q‧‧‧節距
圖1是示出帶電粒子束描畫設備的視圖；圖2是示出抑制器陣列的內部電路的電路圖；圖3是示出描畫圖案的視圖；圖4是用於解釋每個電子束的掃描軌跡的視圖；圖5是示出每個電子束的掃描軌跡的視圖；圖6是用於解釋描畫條帶描畫區域之間的位置關係的視圖；圖7是用於解釋1D佈局中的閘極區中的切割圖案的佈局的視圖；圖8是示出本實施例和習知技術的描畫性能的表格；圖9A-9C是示出按照習知技術的1D佈局和切割圖案的佈局的視圖；圖10示出製造1D佈局的方法的視圖； 圖11是用於解釋按照本發明的1D佈局中的切割圖案的尺寸的視圖；及圖12是用於解釋按照本發明的1D佈局中的金屬區中的切割圖案的佈局的視圖。
Q、P‧‧‧節距

Claims (8)

  1. 一種利用帶電粒子束描畫設備在多個第一線狀圖案上描畫多個切割圖案的方法，該多個第一線狀圖案被佈置成沿著第一方向延伸，並且該多個第一線狀圖案在垂直於第一方向的第二方向按預先確定的節距P對準，其中，該多個切割圖案包含多個對，該對具有在該第二方向彼此相鄰的切割圖案，其中，該多個切割圖案被描畫為使得：在第二方向彼此相鄰的每對切割圖案的中心之間在第二方向的間隔Ai滿足以下關係，其中i是指定切割圖案對的編號：Ai=m1 X，其中m1 =1,2,3,...其中，X是透過節距P定義的尺寸，其中，在該第二方向該多個對中的一對之間隔不同於在該第二方向該多個對中的另一對之間隔。
  2. 如申請專利範圍第1項所述的方法，其中尺寸X用P/n1 表示，n1 是自然數。
  3. 如申請專利範圍第2項所述的方法，其中，該尺寸X係為該節距P。
  4. 如申請專利範圍第1項所述的方法，其中在多個第二線狀圖案上形成該多個第一線狀圖案，該多個第二線狀圖案被佈置成沿著第二方向延伸，並且該多個第二線狀圖案在第一方向按預先確定的節距Q對準，和該多個切割圖案被描畫為使得：在第一方向彼此相鄰的每對i切割圖案的中心之間在第一方向的間隔Bi滿足 以下關係，其中i是指定切割圖案對的編號：Bi=m2 Y，其中m2 =1,2,3,...其中，Y是透過節距Q定義的尺寸，其中，在該第一方向該多個對中的一對之間隔不同於在該第一方向該多個對中的另一對之間隔。
  5. 如申請專利範圍第4項所述的方法，其中尺寸Y用(Q/2)/n2 表示，n2 是自然數。
  6. 如申請專利範圍第4項所述的方法，其中該多個第一線狀圖案形成閘極區，該多個第二線狀圖案形成隔離區和主動區之一。
  7. 如申請專利範圍第4項所述的方法，其中該多個第一線狀圖案形成金屬區，該多個第二線狀圖案形成閘極區。
  8. 一種製造物品的方法，該方法包括：利用帶電粒子束描畫設備在多個第一線狀圖案上描畫多個切割圖案，該多個第一線狀圖案被佈置成沿著第一方向延伸，並且該多個第一線狀圖案在垂直於第一方向的第二方向按預先確定的節距P對準；使上面描畫有該多個切割圖案的基板顯影；和處理顯影的基板，以製造該物品，其中，該多個切割圖案包含多個對，該對具有在該第二方向彼此相鄰的切割圖案，其中，該描畫被執行為使得：在第二方向彼此相鄰的每對切割圖案的中心之間在第二方向的間隔Ai滿足以下 關係，其中i是指定切割圖案對的編號：Ai=m1 X，其中m1 =1,2,3,...其中，X是透過節距P定義的尺寸，其中，在該第二方向該多個對中的一對之間隔不同於在該第二方向該多個對中的另一對之間隔。
TW101150553A 2012-01-31 2012-12-27 描畫方法和製造物品的方法 TWI483290B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012018634A JP6087506B2 (ja) 2012-01-31 2012-01-31 描画方法及び物品の製造方法

Publications (2)

Publication Number Publication Date
TW201331986A TW201331986A (zh) 2013-08-01
TWI483290B true TWI483290B (zh) 2015-05-01

Family

ID=48836788

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101150553A TWI483290B (zh) 2012-01-31 2012-12-27 描畫方法和製造物品的方法

Country Status (5)

Country Link
US (1) US9690201B2 (zh)
JP (1) JP6087506B2 (zh)
KR (1) KR101597869B1 (zh)
CN (1) CN103226292B (zh)
TW (1) TWI483290B (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11246951B2 (en) 2005-01-31 2022-02-15 S. Edward Neister Method and apparatus for sterilizing and disinfecting air and surfaces and protecting a zone from external microbial contamination
US9501601B2 (en) * 2013-03-14 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Layout optimization of a main pattern and a cut pattern
JP6215061B2 (ja) * 2014-01-14 2017-10-18 株式会社アドバンテスト 電子ビーム露光装置
JP6211435B2 (ja) * 2014-02-26 2017-10-11 株式会社アドバンテスト 半導体装置の製造方法
US9318564B2 (en) 2014-05-19 2016-04-19 Qualcomm Incorporated High density static random access memory array having advanced metal patterning
WO2015191107A1 (en) 2014-06-13 2015-12-17 Intel Corporation Ebeam universal cutter
EP3155645A4 (en) * 2014-06-13 2018-02-14 Intel Corporation Ebeam three beam aperture array
JP6555620B2 (ja) * 2014-06-13 2019-08-07 インテル・コーポレーション 電子ビームスタッガードビームアパーチャアレイ
WO2015199682A1 (en) * 2014-06-25 2015-12-30 Intel Corporation Techniques for forming a compacted array of functional cells
US10191376B2 (en) 2014-08-19 2019-01-29 Intel Corporation Cross scan proximity correction with ebeam universal cutter
JP2016122676A (ja) * 2014-12-24 2016-07-07 株式会社アドバンテスト 露光装置および露光方法
JP2016207925A (ja) 2015-04-27 2016-12-08 株式会社アドバンテスト 素子、製造方法、および露光装置
JP2016207926A (ja) 2015-04-27 2016-12-08 株式会社アドバンテスト 露光装置および露光方法
JP2017063101A (ja) 2015-09-24 2017-03-30 株式会社アドバンテスト 露光装置および露光方法
US9818623B2 (en) 2016-03-22 2017-11-14 Globalfoundries Inc. Method of forming a pattern for interconnection lines and associated continuity blocks in an integrated circuit
JP2018041790A (ja) 2016-09-06 2018-03-15 株式会社アドバンテスト 露光装置および露光データ構造
US9818641B1 (en) 2016-09-21 2017-11-14 Globalfoundries Inc. Apparatus and method of forming self-aligned cuts in mandrel and a non-mandrel lines of an array of metal lines
US9786545B1 (en) 2016-09-21 2017-10-10 Globalfoundries Inc. Method of forming ANA regions in an integrated circuit
US9818640B1 (en) 2016-09-21 2017-11-14 Globalfoundries Inc. Apparatus and method of forming self-aligned cuts in a non-mandrel line of an array of metal lines
US9852986B1 (en) 2016-11-28 2017-12-26 Globalfoundries Inc. Method of patterning pillars to form variable continuity cuts in interconnection lines of an integrated circuit
US10002786B1 (en) 2016-12-15 2018-06-19 Globalfoundries Inc. Interconnection cells having variable width metal lines and fully-self aligned variable length continuity cuts
US9887127B1 (en) 2016-12-15 2018-02-06 Globalfoundries Inc. Interconnection lines having variable widths and partially self-aligned continuity cuts
US9812351B1 (en) 2016-12-15 2017-11-07 Globalfoundries Inc. Interconnection cells having variable width metal lines and fully-self aligned continuity cuts
US10043703B2 (en) 2016-12-15 2018-08-07 Globalfoundries Inc. Apparatus and method for forming interconnection lines having variable pitch and variable widths
JP7474151B2 (ja) * 2020-08-21 2024-04-24 株式会社ニューフレアテクノロジー マルチ電子ビーム描画装置及びマルチ電子ビーム描画方法
JP7455720B2 (ja) * 2020-09-29 2024-03-26 株式会社ニューフレアテクノロジー マルチ荷電粒子ビーム照射装置およびマルチ荷電粒子ビーム照射方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110112723A (ko) * 2010-04-07 2011-10-13 주식회사 하이닉스반도체 사선 구조의 액티브 형성을 위한 컷팅 마스크
JP2011258842A (ja) * 2010-06-10 2011-12-22 Nikon Corp 荷電粒子線露光装置及びデバイス製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GR871029B (en) * 1986-07-14 1987-11-02 Genetics Inst Novel osteoinductive factors
JPH07142352A (ja) * 1993-11-17 1995-06-02 Nec Corp 電子ビーム描画装置および電子ビーム描画方法
JP3512945B2 (ja) 1996-04-26 2004-03-31 株式会社東芝 パターン形成方法及びパターン形成装置
JPH10284377A (ja) * 1997-04-07 1998-10-23 Nikon Corp 露光方法及び該方法を用いたデバイスの製造方法
US6014200A (en) * 1998-02-24 2000-01-11 Nikon Corporation High throughput electron beam lithography system
US20040026634A1 (en) * 2002-08-08 2004-02-12 Takao Utsumi Electron beam proximity exposure apparatus
JP2004286914A (ja) * 2003-03-20 2004-10-14 Konica Minolta Holdings Inc 電子ビーム描画方法、母型の製造方法、母型、金型の製造方法、金型及び光学素子
US7446352B2 (en) * 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US7691549B1 (en) * 2007-02-15 2010-04-06 Kla-Tencor Technologies Corporation Multiple exposure lithography technique and method
EP2297766B1 (en) * 2008-06-04 2016-09-07 Mapper Lithography IP B.V. Writing strategy
JP2009295893A (ja) 2008-06-09 2009-12-17 Dainippon Printing Co Ltd 近接効果補正方法及びその方法を用いた電子線描画装置
KR20100076317A (ko) 2008-12-26 2010-07-06 주식회사 하이닉스반도체 반도체 소자의 패턴 형성방법
JP2010283220A (ja) * 2009-06-05 2010-12-16 Sumco Corp 固体撮像素子用エピタキシャル基板の製造方法、固体撮像素子の製造方法
KR101154004B1 (ko) 2010-04-30 2012-06-07 에스케이하이닉스 주식회사 스페이서 패터닝 공정의 패턴 레이아웃 검증 방법
JP2012023316A (ja) * 2010-07-16 2012-02-02 Canon Inc 荷電粒子線描画装置および物品の製造方法
JP2012033923A (ja) * 2010-07-29 2012-02-16 Nikon Corp 露光方法及び露光装置、並びにデバイス製造方法
JP5744564B2 (ja) * 2011-02-25 2015-07-08 キヤノン株式会社 描画装置、描画方法、および、物品の製造方法
JP6215061B2 (ja) * 2014-01-14 2017-10-18 株式会社アドバンテスト 電子ビーム露光装置
JP6211435B2 (ja) * 2014-02-26 2017-10-11 株式会社アドバンテスト 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110112723A (ko) * 2010-04-07 2011-10-13 주식회사 하이닉스반도체 사선 구조의 액티브 형성을 위한 컷팅 마스크
JP2011258842A (ja) * 2010-06-10 2011-12-22 Nikon Corp 荷電粒子線露光装置及びデバイス製造方法

Also Published As

Publication number Publication date
US9690201B2 (en) 2017-06-27
CN103226292B (zh) 2015-04-22
JP2013157547A (ja) 2013-08-15
KR20130088772A (ko) 2013-08-08
TW201331986A (zh) 2013-08-01
US20130196517A1 (en) 2013-08-01
CN103226292A (zh) 2013-07-31
KR101597869B1 (ko) 2016-02-25
JP6087506B2 (ja) 2017-03-01

Similar Documents

Publication Publication Date Title
TWI483290B (zh) 描畫方法和製造物品的方法
KR102258509B1 (ko) 양방향 더블 패스 멀티빔 기록
JP5744564B2 (ja) 描画装置、描画方法、および、物品の製造方法
JP6195349B2 (ja) 描画装置、描画方法、および物品の製造方法
US20090278569A1 (en) Semiconductor Device and its Manufacturing Method, Semiconductor Manufacturing Mask, and Optical Proximity Processing Method
US8759797B2 (en) Drawing apparatus, drawing method, and method of manufacturing article
NL2010795C2 (en) Method for determining a beamlet position and method for determining a distance between two beamlets in a multi-beamlet exposure apparatus.
JPH02114512A (ja) 荷電粒子ビーム露光を用いた半導体装置の製造方法
WO2008064155A2 (en) Stencil design and method for cell projection particle beam lithography
KR20080104981A (ko) 묘화 방법 및 하전 입자 빔 묘화 장치
TW538323B (en) Electron beam exposure apparatus
CN103257528A (zh) 电子束描绘装置及电子束描绘方法
JP3310400B2 (ja) 電子ビーム露光方法および露光装置
JP2014216630A (ja) 描画装置、及び物品の製造方法
KR20020079530A (ko) 마스터 마스크를 이용하여 레티클에 ｉｃ 칩의 패턴을형성하기 위한 노광 방법
JP2001015428A (ja) 電子ビーム露光装置
CN106019821A (zh) 具有多个柱的电子束光刻工艺
JP2006303541A (ja) 半導体集積回路装置の製造方法
JP2006319369A (ja) 半導体集積回路装置の製造方法
JPH11283906A (ja) 半導体集積回路装置又は集積回路製造用板状物の製造方法
KR102327865B1 (ko) 경사진 노출 스트라이프를 사용한 멀티빔 기록
CN115291475A (zh) 一种电子束光刻的聚焦方法
JPH10303120A (ja) 半導体装置製造方法
KR100582932B1 (ko) 전자선 묘화장치 및 패턴형성방법
TWI507905B (zh) 圖案化基板的方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees