KR101154004B1 - 스페이서 패터닝 공정의 패턴 레이아웃 검증 방법 - Google Patents

스페이서 패터닝 공정의 패턴 레이아웃 검증 방법 Download PDF

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Abstract

스페이서 패터닝(spacer patterning) 공정에서 웨이퍼 상에 전사할 패턴 레이아웃(pattern layout)을 얻고, 패턴 레이아웃을 시뮬레이션(simulation)하여 웨이퍼 상에 형성될 포토레지스트(PR) 패턴의 시뮬레이션 레이아웃을 얻은 후, 시뮬레이션 레이아웃에 포토레지스트 패턴을 이용하는 파티션(partition) 식각 과정에 수반될 식각 바이어스(etch bias)를 차감하여 식각 후 파티션 레이아웃을 추출한다. 파티션 레이아웃에 파티션에 부착될 스페이서 두께를 부가하고 파티션 레이아웃을 차감하여 스페이서 레이아웃을 추출한다. 스페이서 패터닝 공정에 적용할 컷팅 패턴 레이아웃(cutting pattern layout)을 얻은 후, 컷팅 패턴 레이아웃과 스페이서 레이아웃을 중첩시켜 컷팅 패턴과 스페이서 레이아웃이 접촉하지 않은 불량 지점을 검출하는 검증 단계를 포함하는 스페이서 패터닝 공정의 패턴 레이아웃 검증 방법을 제시한다.

Description

스페이서 패터닝 공정의 패턴 레이아웃 검증 방법{Method for verificating pattern layout in SPT process}
본 발명은 반도체 기술에 관한 것으로, 특히, 스페이서 패터닝 공정(SPT: Spacer Patterning Technology)의 패턴 레이아웃(pattern layout) 검증 방법에 관한 것이다.
반도체 소자가 고밀도(high density) 및 작은 크기(size)의 패턴들을 요구함에 따라, 웨이퍼(wafer) 상에 보다 작은 크기의 패턴들을 구현하기 위해서 스페이서 패터닝 공정(SPT)이 도입되고 있다. SPT 기술은 포토리소그래피(photolithogrphy) 노광 과정으로 웨이퍼 상에 형성되는 포토레지스트 패턴(photoresist pattern)을 식각 마스크(etch mask)로 제1웨이퍼 패턴으로서의 파티션(partition) 패턴을 식각하고, 파티션 패턴의 측벽에 스페이서(spacer)를 부착한 후, 마주보는 스페이서들 사이를 채우게 층을 증착한 후 평탄화하여 제2웨이퍼 패턴을 형성함으로써, 제1및 제2웨이퍼 패턴들의 피치(pitch)가 PR 패턴의 피치의 절반(1/2 pitch)으로 구현되도록 하고 있다. 따라서, PR 패턴과 식각 후 형성되는 파티션 패턴들의 형상은 상이하게 된다.
PR 패턴을 노광으로 패턴 전사하기 위해서 포토마스크(photomask) 상에 형성된 마스크 패턴 레이아웃이, 웨이퍼 상에 실제 형성된 웨이퍼 패턴 레이아웃과 다르게 설계되고 있으므로, 마스크 패턴 레이아웃 자체나 또는 이러한 마스크 패턴 레이아웃에 대해 광근접 효과 보정(OPC)과 같은 보정을 수행한 후 보정된 레이아웃을 검증하더라도, 웨이퍼 패턴에 발생되는 불량을 예측하기가 어렵다. 즉, 포토마스크 상에 형성된 마스크 패턴의 레이아웃 상 불량이 유발되지 않은 것으로 검증되더라도, 식각 후 형성되는 웨이퍼 패턴의 레이아웃은 이러한 마스크 패턴 레이아웃과 다르므로, 마스크 패턴 레이아웃에 대한 검증만으로 웨이퍼 패턴들에 야기될 수 있는 불량을 예측하기가 어렵다. 따라서, 웨이퍼 패턴에 유발될 수 있는 불량을 미연에 예측하여 검출할 수 있는 패턴 레이아웃 검증 방법의 개발이 요구되고 있다.
본 발명은 스페이서 패터닝 공정의 패턴 레이아웃을 검증할 수 있는 방법을 제시하고자 한다.
본 발명의 일 관점은, 스페이서 패터닝(spacer patterning) 공정에서 웨이퍼 상에 전사할 패턴 레이아웃(pattern layout)을 얻는 단계; 상기 패턴 레이아웃을 시뮬레이션(simulation)하여 웨이퍼 상에 형성될 포토레지스트(PR) 패턴의 시뮬레이션 레이아웃을 얻는 단계; 상기 시뮬레이션 레이아웃에 상기 포토레지스트 패턴을 이용하는 파티션(partition) 식각 과정에 수반될 식각 바이어스(etch bias)를 차감하여 식각 후 파티션 레이아웃을 추출하는 단계; 상기 파티션 레이아웃에 상기 파티션에 부착될 스페이서 두께를 부가하고 상기 파티션 레이아웃을 차감하여 스페이서 레이아웃을 추출하는 단계; 상기 스페이서 패터닝 공정에 적용할 컷팅 패턴 레이아웃(cutting pattern layout)을 얻는 단계; 및 상기 컷팅 패턴 레이아웃과 상기 스페이서 레이아웃을 중첩시켜 상기 컷팅 패턴과 상기 스페이서 레이아웃이 접촉하지 않은 불량 지점을 검출하는 검증 단계를 포함하는 스페이서 패터닝 공정의 패턴 레이아웃 검증 방법을 제시한다.
상기 파티션 레이아웃은 상기 스페이서 패터닝 공정으로 상기 웨이퍼 상에 형성될 제1웨이퍼 패턴의 레이아웃이고, 상기 파티션 레이아웃 및 상기 스페이서 레이이아웃의 사이 부분의 레이아웃은 제2웨이퍼 패턴의 레이아웃이고, 상기 컷팅 패턴은 상기 제1 및 제2웨이퍼 패턴의 레이아웃 중간 중간을 열어주는 홀(hole) 패턴을 포함할 수 있다.
상기 불량 지점은 브리지(bridge) 불량으로 검출될 수 있다.
본 발명의 실시예들은 스페이서 패터닝 공정에서 웨이퍼 패턴에 유발될 수 있는 불량을 패턴 레이아웃 상에서 예측하여 검출함으로써 패턴 레이아웃을 검증할 수 있는 방법을 제시할 수 있다.
도 1은 본 발명의 실시예에 따른 스페이서 패터닝 공정의 패턴 레이아웃 검증 방법을 보여주는 공정 흐름도이다.
도 2 내지 도 6은 본 발명의 실시예에 따른 스페이서 패터닝 공정의 패턴 레이아웃 검증 방법을 보여주는 도면들이다.
도 7은 본 발명의 실시예에 따른 스페이서 패터닝 공정의 패턴 레이아웃 검증 결과를 보여주는 주사전자현미경(SEM) 사진이다.
도 8 내지 도 13은 본 발명의 실시예에 따른 스페이서 패터닝 공정을 보여주는 단면도들이다.
본 발명의 실시예는 포토마스크에 형성될 마스크 패턴 레이아웃을 설계한 후 또는 OPC 보정한 후에, 설계 이상 또는 OPC 이상 여부를 확인하는 검증 과정에서, SPT 공정에서 최종 식각되어 형성되는 웨이퍼 패턴을 예측한 후, 예측된 웨이퍼 패턴의 레이아웃을 검증함으로써, 포토마스크 공정에서 이상이 없었지만 최종 식각 후에 이상 또는 불량이 발생할 수 있는 문제를 해결할 수 있는 패턴 레이아웃 검증 방법을 제시한다.
도 1을 참조하면, 본 발명의 실시예에 따른 패턴 레이아웃 검증방법은, 스페이서 패터닝 공정(SPT)에 의해 형성되는 웨이퍼 패턴에 대한 불량 발생 유무 또는 불량이 발생될 수 있는 취약 지점(weak point)를 레이아웃 상에서 검출하여 레이아웃을 검증한다. 웨이퍼 상으로 노광 과정에 의해서 전사될 마스크 패턴의 레이아웃(mask pattern layout)을 설계 및 OPC 보정 과정 등을 수행하여 얻는다(101). 도 2에 제시된 바와 같이, 이러한 마스크 패턴의 레이아웃(201)은 포토마스크 상에 형성될 마스크 패턴의 레이아웃으로, 도 8에 제시된 바와 같이 SPT 과정을 진행할 때 웨이퍼(300) 상에 포토레지스트 패턴(360)으로 노광 전사된다.
도 8에 제시된 바와 같이, 포토레지스트 패턴(360)은 웨이퍼(300) 상에 형성된 제1식각마스크층(etch mask layer: 310)인 플라즈마개선-테오스층(PE-TEOS), 파티션층(partition layer: 320)인 폴리실리콘(polysilicon)층, 파티션층(320)의 식각을 위한 제2식각마스크층(330)인 비정질카본층(a-carbon layer), 계면의 장벽을 위한 버퍼층(buffer layer: 340)인 실리콘산질화물층(SiON layer), 바닥반사방지층(BARC: 350)의 적층(stack) 상에 형성된다. 이러한 적층 구조는 SPT 과정을 수행하여 웨이퍼(300)를 식각하여 소자분리 트렌치(isolation trench)를 형성하는 데 식각 마스크로 사용될 웨이퍼 패턴들을 형성하기 위해 도입된다.
도 2에 제시된 바와 같은 마스크 패턴 레이아웃(201)을 얻은 후, 마스크 패턴 레이아웃(201)을 시뮬레이션(simulation)하여, 포토레지스트 패턴(도 8의 360)의 시뮬레이션 레이아웃(203)을 얻는다(도 1의 102). 이때, 시뮬레이션 과정은 마스크 패턴 레이아웃(201)이 마스크 패턴으로 형성된 포토마스크를 노광하는 노광 과정을 시뮬레이션한 것으로, 시뮬레이션 레이아웃(203)은 실제 웨이퍼(300) 상에 형성될 포토레지스트 패턴(360)을 대변하게 된다.
도 3 및 도 9를 참조하면, 시뮬레이션 레이아웃(203)에 포토레지스트 패턴(도 8의 360)을 이용하는 파티션(partition: 도 9의 321)을 형성하는 파티션 식각 과정에 수반될 식각 바이어스(etch bias)를 차감하여, 식각 후의 파티션(321)의 실제 형상을 대변하는 파티션 레이아웃(도 3의 205)을 추출한다(도 1의 103). 실제 웨이퍼(300) 상에서는 포토레지스트 패턴(360)을 식각 마스크로 이용한 식각 과정으로 제2식각마스크층(330)을 식각하여 비정질카본 하드 마스크(hard mask)를 형성하고, 이를 이용하여 하부의 폴리실리콘층의 파티션층(320)을 식각하여 파티션(321)을 형성한다. 이러한 식각 과정에서 포토레지스트 패턴(360)과 파티션(321) 간에는 선폭 차이가 식각 바이어스로 유발되며, 이러한 식각 바이어스를 미리 측정하여, 측정된 식각 바이어스를 시뮬레이션 레이아웃(203)에 인가한다. 식각 바이어스는 시뮬레이션 레이아웃(203)을 차감하여 그 선폭을 줄이는 효과를 유도하므로, 추출되는 파티션 레이아웃(205)은 시뮬레이션 레이아웃(203)에 비해 줄어든 형태가 된다. 파티션(321)은 후속 과정에서 웨이퍼(300) 상에 수행될 트렌치 식각 과정에서 식각 마스크로 이용될 제1웨이퍼 패턴으로 형성된다.
도 4 및 도 10를 참조하면, 파티션 레이아웃(205)에 파티션(도 321)의 측벽에 부착할 스페이서(370)의 층 두께를 부가하여, 스페이서 레이아웃(207)을 추출한다(도 1의 104). 스페이서(370)의 두께만큼 파티션 레이아웃(205)을 키운 후, 파티션 레이아웃(205)을 차감시켜면, 스페이서 레이아웃(207)이 도 4에 제시된 바와 같이 얻어진다. SPT 과정은 도 11에 제시된 바와 같이, 스페이서츠(370)의 층 상에 마주보는 스페이서(370)들 사이 부분, 즉, 스페이서 레이아웃(207)에서의 사이 부분을 채우는 하드 마스크층(hard mask layer: 300)를 형성하게 수행된다. 이때, 하드 마스크층(380)은 파티션(321)과 동일한 물질층, 예컨대, 폴리실리콘층을 포함하여 형성된다.
이러한 과정은 네거티브 SPT 과정을 따라 수행된다. 이후에, 하드 마스크층(380)은 CMP 연마 또는 평탄화하여 도 12에 제시된 바와 같이 하드 마스크(381)을 제2웨이퍼 패턴으로 형성한다. 이후에, 도 16에 제시된 바와 같이, 하드 마스크(381)에 의해 노출되는 스페이서(370) 부분을 제거하여, 하드 마스크(381)와 파티션(321)이 교번적으로 배열되게 하고, 이들을 식각 마스크로 이용하여 하부의 제1식각마스크층(310)을 식각하여 제1식각마스크(311)을 형성한다. 이에 따라, 웨이퍼(300) 상에 트렌치 식각을 수행할 때 식각마스크로 사용될 제1웨이퍼 패턴(301)이 제1식각마스크(311) 및 파티션(321)의 적층으로 패터닝되고, 제2웨이퍼 패턴(302)이 제1식각마스크(311) 및 스페이서 잔류 패턴(371), 하드 마스크(381)을 포함하는 적층으로 패터닝된다. 이러한 제1 및 제2웨이퍼 패턴(301, 302)의 피치는 포토레지스트 패턴(도 8의 360)의 피치의 절반이 된다. 또한, 제1 및 제2웨이퍼 패턴(301, 302)의 레이아웃은 실질적으로 스페이서(270)의 식각된 부분의 레이아웃과 연관된다. 한편, 제1 및 제2웨이퍼 패턴(301, 302)들은 여러 보다 작은 패턴들로 분리되어야 하며, 이를 위해서 분리될 부분을 제거하기 위한 컷팅 마스크(cuuting mask)가 도입되고, 이를 이용한 컷팅 식각 과정이 도입된다.
도 5를 참조하면, 제1 및 제2웨이퍼 패턴(301, 302)들을 보다 작은 패턴들로 분리할 컷팅 마스크의 컷팅 패턴 레이아웃(208)을 얻는다(도 1의 105). 이러한 컷팅 패턴 레이아웃(208)은 식각하여 제거될 부분을 홀 패턴(hole pattern) 형상의 컷팅 패턴(209)으로 구비하게 설계될 수 있다. 컷팅 패턴 레이아웃(208)을 따르는 마스크 패턴이 구비된 컷팅용 포토마스크를 마련하고, 이를 이용하는 노광 및 식각 과정을 수행하여, 제1 및 제2웨이퍼 패턴(301, 302)들은 여러 보다 작은 패턴들로 분리한다. 이러한 분리된 패턴들은 트렌치 식각 시 식각마스크로 사용되므로, 활성 영역(active region)의 레이아웃과 연관된 레이아웃을 가지게 된다.
컷팅 패턴 레이아웃(도 5의 208)과 스페이서 레이아웃(207)을 중첩하여, 취약 지점인 불량 지점(A)를 검출한다(도 1의 106). 불량 지점(A)은 컷팅 패턴(209)와 스페이서 레이아웃(207)이 완전히 중첩되지 않는 부분, 즉, 접촉하지 않는 부분으로 검출될 수 있다. 이러한 불량 지점(A)은 도 5의 "B" 부분을 확대한 도 6에 제시된 바와 같이, 컷팅 식각 과정 이후에, 최종 형성되는 제1 및 제2웨이퍼 패턴(301, 302)들의 분리된 패턴들의 형상을 보여주는 최종 패턴의 컨투어(contour: 210)에서 브리지(bridge) 불량으로 확인된다. 이는 "B" 부분에 대한 실제 웨이퍼 상에 형서된 결과물의 SEM 사진인 도 7에서도 확인된다. 이러한 결과는 본 발명의 실시예에 따른 패턴 레이아웃 검증 방법이 실제 웨이퍼 상에서 유발될 수 있는 불량(A)을, 레이아웃 상에서 미연에 예측하는 것이 가능함을 입증한다.
상술한 본 발명의 실시예에 따른 패턴 레이아웃 검증 방법은, 최근 빈번하게 적용되어 그 중요성이 점증되고 있는 SPT 공정에서, 최종 식각 후에 발생할 수 있는 웨이퍼 패턴 불량을 사전에 미리 예측하고 해결함으로써, 포토마스크의 재개발 및 양산 시간의 지연을 줄일 수 있어, 반도체 소자의 생산성 증대를 구현할 수 있다. 또한, 상술한 본 발명의 실시예는 네거티브 SPT 과정을 예시하여 설명하지만, 포지티브(positive) SPT 과정에는, 컷팅 패턴 레이아웃(209)의 컷팅 패턴(208)이 스페이서 레이아웃(207) 부분에 중첩되게 배치되므로, 컷팅 패턴(208)과 스페이서 레이아웃(207)의 중첩 불량 여부를 확인하는 것으로 변경함으로써, 패턴 불량 지점을 검출하는 것이 가능하다.
201: 마스크 패턴 레이아웃,
203: 포토레지스트 패턴 시뮬레이션 레이아웃,
205: 파티션 레이아웃, 207: 스페이서 레이아웃,
209: 컷팅 패턴 레이아웃 .

Claims (3)

  1. 스페이서 패터닝(spacer patterning) 공정에서 웨이퍼 상에 전사할 패턴 레이아웃(pattern layout)을 얻는 단계;
    상기 패턴 레이아웃을 시뮬레이션(simulation)하여 웨이퍼 상에 형성될 포토레지스트(PR) 패턴의 시뮬레이션 레이아웃을 얻는 단계;
    상기 포토레지스트 패턴의 시뮬레이션 레이아웃을 따르는 포토레지스트 패턴을 상기 웨이퍼의 파티션(partition)층 상에 형성하고, 상기 포토레지스트 패턴을 이용하여 상기 파티션(partition)층을 식각하여 파티션을 형성하는 파티션 식각 과정을 수행하고, 상기 파티션 식각 과정에 수반되는 식각 바이어스(etch bias)를 얻는 단계;
    상기 시뮬레이션 레이아웃에 상기 식각 바이어스(etch bias)를 차감하여, 상기 파티션의 식각 후의 상기 파티션의 레이아웃을 상기 시뮬레이션 레이아웃으로부터 추출하는 단계;
    상기 파티션 레이아웃에 상기 파티션에 부착될 스페이서 두께를 부가하고 상기 파티션 레이아웃을 차감하여 스페이서 레이아웃을 추출하는 단계;
    상기 스페이서 패터닝 공정에 적용할 컷팅 패턴 레이아웃(cutting pattern layout)을 홀(hole) 패턴을 포함하는 레이아웃으로 얻는 단계; 및
    상기 컷팅 패턴 레이아웃과 상기 스페이서 레이아웃을 중첩시켜 상기 컷팅 패턴과 상기 스페이서 레이아웃이 접촉하지 않은 불량 지점을 검출하는 검증 단계를 포함하는 스페이서 패터닝 공정의 패턴 레이아웃 검증 방법.
  2. 삭제
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 불량 지점은 브리지(bridge) 불량으로 검출되는 스페이서 패터닝 공정의 패턴 레이아웃 검증 방법.



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