TWI507905B - 圖案化基板的方法 - Google Patents

Description

圖案化基板的方法

本發明係關於一種圖案化一基板的方法，特別係關於一種利用電子束微影系統圖案化一基板的方法。

半導體積體電路(IC)產業已歷經卓越成長。隨著半導體積體電路在材料及設計的技術層面的演進，已發展出多個半導體積體電路的世代，其中每一世代皆較上一世代的體積更小，且電路複雜度更高。在半導體積體電路的發展過程中，當幾何大小(亦即生產製程所能製造之最小之元件或線路)減少時，功能密度(亦即在一晶片區域上相互連結的裝置的數量)即普遍性成長。上述尺度減少的過程通常伴隨著生產效率增加以及相關成本減少的好處，尺度的減少也使半導體積體電路在製造上的複雜度增加。因此，半導體積體電路在製程以及製造方法上的發展也需要同時進步。

舉例而言，光顯影系統中所產生的光繞射現象使得下個世代更小尺度的半導體積體電路的發展遭遇阻礙。為了減少繞射現象所產生的影響，普遍採取的技術包括光學鄰近校正(optical proximity correction)、相位移光罩(phase shift mask)以及浸沒光顯影系統(immersion optical lithography system)。電子束顯影系統為另一選擇，用以降低未來半導體積體電路的尺度。然而，利用電子束顯影系統對於製造積體電 路的產量而言是一種挑戰。

因此需要一種方法以提高電子束顯影系統的產量。

有鑑於習知技術之缺點，本發明提供多種不同實施例。

目前揭露中描述一種藉由電子束微影系統形成一圖案的方法。此方法包括：接收一積體電路(IC)設計佈局數據，包括具有一多邊形以及一禁止圖形之複數個圖案層；利用電子鄰近校正技術(EPC)分解多邊形至多個子域；轉換已分解之該多邊形至一電子束寫入格式資料；以及藉由一電子束寫入機寫入該電子束寫入格式資料於一基板。分解多邊形的步驟包括：尋找一已修改之禁止圖形作為一參考層，並且經由避免分解該禁止圖形，分解已修改之該多邊形。利用電子鄰近校正技術修改該多邊形以及該禁止圖形之步驟包括在一水平方向、一垂直方向上或該水平方向及該垂直方向上，加入或減少一偏移至該多邊形以及該禁止圖形。偏移包括的範圍介於0 nm至1000 nm之間。該分解已修改之該多邊形之步驟包括由已修改之該多邊形以及已修改之該禁止圖形形成一OR層，並且經由避免分解該OR層的該禁止圖形分解已修改之該多邊形。該分解已修改之該多邊形之步驟包括由已修改之該多邊形以及已修改之該禁止圖形形成一NOT層，並且經由避免分解該NOT層的該禁止圖形分解已修改之該多邊形。該分解已修改之該多邊形之步驟包括經由沿著一條帶邊界線觀察該禁止圖形設定 一分解線，並移動該分解線遠離該條帶邊界線，若該條帶邊界線跨越已修改之該禁止圖形。該分解已修改之該多邊形之步驟包括沿著一條帶間隔分界線分解已修改之該多邊形，並且沿遠離該條帶間隔分界線移動，若一分解點落在已修改之該禁止圖形。該避免分解該禁止圖形之步驟包括設定一遠離該禁止圖形0 nm至200 nm之分解線。此方法更包括結合已分解之該多邊形至原先之多邊形，若已分解之該多邊形小於200 nm。

目前揭露中更描述一種藉由電子束微影系統形成一圖案的方法。此方法包括：接收一積體電路(IC)設計佈局數據，包括具有一多邊形以及一禁止圖形之複數個圖案層；利用電子鄰近校正技術(EPC)分解多邊形至多個子域；轉換已分解之該多邊形至一電子束寫入格式資料；以及藉由一電子束寫入機寫入該電子束寫入格式資料於一基板。分解多邊形的步驟包括：尋找一禁止圖形作為一參考層；與該參考層形成一OR層或一NOT層；以及經由避免分解該OR層或該NOT層之該禁止圖形，分解已修改之該多邊形。該避免分解該參考層之該禁止圖形之步驟包括移動一分解線遠離該禁止圖形0 nm至200 nm。此方法更包括結合已分解之該多邊形至原先之多邊形，若已分解之該多邊形小於200 nm。

目前揭露中更描述一種藉由電子束微影系統形成一圖案的方法。此方法包括：接收一積體電路(IC)設計佈局數據，包括具有一多邊形以及一禁止圖形之複數個圖案層；利用電子鄰近校正技術(EPC)分解多邊形至多個子域；轉換已分解之該多邊形至一電子束寫入格式資料；以及藉由一電子束寫 入機寫入該電子束寫入格式資料於一基板。分解多邊形的步驟包括：尋找一禁止圖形作為一參考層；以及經由避免分解該參考層之該禁止圖形，分解已修改之該多邊形，其中該避免分解該參考層之該禁止圖形之步驟移動一分解線遠離一條帶邊界線。此方法更包括經由沿著一條帶邊界線觀察該禁止圖形設定一分解線。該分解線重疊於該條帶邊界線，若該條帶邊界線未碰觸該禁止圖形，或移動該分解線遠離該條帶邊界線0 nm至200 nm，若該條帶邊界線碰觸該禁止圖形。此方法更包括沿該條帶邊界線分解已修改之該多邊形，並移動一分解點遠離該條帶邊界線0 nm至200 nm，若該分解點落在該參考層之已修改之該禁止圖形。此方法也包括結合已分解之該多邊形至原先之多邊形，若已分解之該多邊形小於200 nm。

100‧‧‧電子束寫入系統

102‧‧‧電子粒子來源

104‧‧‧電子光學柱

106‧‧‧電子束

108‧‧‧腔體

110‧‧‧幫浦單元

112‧‧‧載台

114‧‧‧基板

116‧‧‧阻劑膜

200‧‧‧方法

202、204、206、208、210‧‧‧步驟

300‧‧‧裝置

302‧‧‧場域

304‧‧‧條帶

400‧‧‧抗圖案錯誤

402‧‧‧圖案

404‧‧‧條帶邊界線

406‧‧‧圖案

500‧‧‧裝置

502a、502b‧‧‧多邊形

504a、504b、504c‧‧‧禁止圖形

506‧‧‧條帶邊界線

508‧‧‧條帶緩衝邊界線

510‧‧‧分解線

600‧‧‧方法

602、604、606、608、610、612、614、616‧‧‧步驟

650‧‧‧裝置

652‧‧‧多邊形

654、656、658‧‧‧禁止圖形

670‧‧‧OR層

652a、652b‧‧‧已偏移之多邊形

654a、656a、658a‧‧‧禁止圖形

662‧‧‧多邊形

662a‧‧‧已分解之多邊形

672a、672b、672c‧‧‧分解點

700‧‧‧方法

702、704、706、708、710、712、714、716‧‧‧步驟

750‧‧‧裝置

652b‧‧‧多邊形

654b、656b、658b‧‧‧NOT圖案

752a、752b、752c‧‧‧分解點

800‧‧‧方法

802、804、806、808、810、812‧‧‧步驟

850‧‧‧裝置

852a、852b、852c‧‧‧多邊形

854a-i‧‧‧禁止圖形

900‧‧‧方法

902、904、906、909、910、912‧‧‧步驟

第1圖顯示本發明一或多個實施例之電子束微影系統之示意圖。

第2圖顯示本發明一或多個實施例之電子束寫入系統中積體電路(IC)設計資料流程之流程圖。

第3圖顯示本發明一或多個實施例中分解一裝置之場域之示意圖。

第4圖顯示本發明一或多個實施例之電子束寫入系統中二個場域之邊界之邊界錯誤的示範。

第5圖顯示本發明一或多個實施例中分解一裝置之示範。

第6圖顯示本發明一或多個實施例中分解一裝置之多邊形 之流程圖。

第7圖顯示本發明一或多個實施例中分解一裝置之多邊形之示範。

第8圖顯示本發明一或多個實施例中分解一裝置之多邊形之示範。

第9圖顯示本發明一或多個實施例中結合一裝置之多邊形之示範。

第10圖顯示本發明一或多個實施例中分解一裝置之多邊形之流程圖。

第11圖顯示本發明一或多個實施例中分解一裝置之多邊形之示範。

第12圖顯示本發明一或多個實施例中分解一裝置之多邊形之流程圖。

第13圖顯示本發明一或多個實施例中分解一裝置之多邊形之示範。

第14圖顯示本發明一或多個實施例中分解一裝置之多邊形之流程圖。

以下詳細描述本發明較佳實施例的製造以及使用。然而，應該理解的是本發明提供了許多可以在具體內文的廣泛變化下實現的可應用的發明概念。所討論的具體實施例僅僅顯示製造和使用本發明的具體方式，並不限制本發明的範圍。

請參照第1圖，一電子束寫入系統100為本發明之 一示範性系統，其可應用於本發明多個實施例中。本發明一些實施例中，電子束寫入系統100包括一電子粒子來源102、一電子光學柱104、一電子束106、一腔體108、一幫浦單元110、一載台112、一基板114以及一形成在基板114上的阻劑膜116，但亦可調整為其他配置並增減元件的數量。在此實施例中，電子束寫入系統又稱為電子束寫入機(electron beam writer or e-beam writer)。藉由加熱導電材料至一非常高的溫度，電子粒子來源102提供複數個由導電材料發出之電子，其中電子具有充足的能量以抵抗功函數阻礙(work function barrier)並自導電材料釋放，或者藉由施加一相當大的電場使電子穿越功函數阻礙(場發射源)。電子光學柱104包括複數個電磁孔、靜電透鏡、電磁透鏡、形狀偏向器(shaping deflector)以及單元選擇偏向器(cell selection deflector)。電子光學柱104提供電子束106給系統，像是複數個高斯點狀(Gaussian spot)電子束、複數個可變動形狀的電子束、以及複數個單元投影電子束。腔體108包括一晶圓乘載座以及一卸載單元，且腔體108提供一種在不中斷電子束寫入系統100的運作下裝載晶圓至系統且卸載離開系統的晶圓運送機制。幫浦單元110包括複數個幫浦以及過濾器，且幫浦單元110提供電子束寫入系統100一高真空環境。載台112包括複數個馬達、滾子導件、以及檯面。基板114藉由真空吸力固定於載台112上，其中在電子束寫入系統100之基板114進行均化、對焦以及曝光操作時，載台112提供基板114在X、Y、Z方向上精確的定位以及移動。

沈積有阻劑膜116的基板114裝設於載台112上接 收電子束106曝光。在目前實施例中，阻劑也又稱為光阻劑、電子束阻劑、阻劑膜以及光阻劑膜。基板114包括一晶圓基板或一空白遮罩基板。晶圓基板包括一矽晶圓。或者(或是額外地)，晶圓可包括：額外的半導體元素，例如：鍺；半導體的化合物，包括：矽碳化物、砷化鎵、磷化鎵、磷化銦、砷化銦以及/或者銻化銦；半導體合金，包括：矽化鍺、磷砷化鎵、砷化銦鋁、砷化鋁鎵、砷化銦鎵、磷化銦鎵鋁以及/或者砷磷化銦鎵。在另一實施例中，晶圓為一絕緣體半導體(SOI)。複數個導電或非導電的薄膜沈積於晶圓上，舉例而言，導電薄膜包括一金屬例如：鋁、銅、鎢、鎳、鈦、金、鉑及其合金。絕緣薄膜包括矽氧化物以及矽氮化物。空白遮罩基板包括一具有低熱膨脹係數的材料例如：石英、矽、矽碳化物或矽氧化物鈦氧化物之化合物。

請參照第2圖，根據本發明多個實施例之方法200包括使用電子束寫入系統以曝光沈積於基板上的阻劑膜。首先，方法200自步驟202開始，自設計者接收積體電路(以下簡稱IC)設計佈局數據。設計者可為分離的設計單位或者可為半導體製造工廠中根據IC設計佈局數據製作IC產品的一個部分。在目前揭露中，IC設計佈局數據亦稱為IC設計佈局圖案或者IC設計佈局。IC設計佈局包括各式IC特徵(也稱為主要特徵)，像是主動區域、隔離區域、閘極電極、源極或汲極、金屬線或中間層相連的開孔以及用於接合多個墊(pad)的開口以形成於基板內。IC設計佈局圖案包括複數個圖案層。一典型的IC設計佈局數據由GDS檔案格式所呈現。在目前揭露中，特 徵亦稱為一多邊形(polygon)。方法200繼續至步驟204以執行電子鄰近校正(electron proximity correction,EPC)。電子束微影系統100中的鄰近現象(proximity effect)由於入射光束所提供的均勻曝光在一圖案區域會產生增加至實際接收曝光的不均勻分布。電子束的不均勻係由自基板分散的電子束所造成。由於自基板分散的電子束，電子鄰近校正即為針對臨界尺度(critical dimension)的補償製程。電子鄰近校正製程包括尺寸偏差修正、形狀修正、劑量修正以及背景劑量均等(background dose equalization,GHOST)修正。在執行步驟204之電子鄰近校正後，方法200繼續至步驟206之分解製程。在步驟206之分解製程中，電子鄰近校正修正設計佈局資料分為複數個條帶或複數個子域。子域可更進一步分為複數個次子域。在目前揭露中，為簡化內容，子域亦可稱為複數個次子域。步驟206也包括指定一電子束至每一條帶或子域。在步驟206之分解製程之後，方法200繼續至步驟208，執行一電子束資料製程。步驟208包括查驗條帶IC設計佈局資料錯誤，並轉換條帶IC設計佈局資料為一電子束寫入格式資料。步驟208也包括最小化指定至條帶或子域之電子束之間的差異，像是電子束劑量修正、電子束偏移修正、電子束尺度修正以及電子束旋轉修正。在步驟208之後，方法200繼續至步驟210，藉由電子束微影系統100寫入IC設計佈局圖案至基板。在目前揭露中，寫入圖案至基板亦稱作為曝光基板或以圖案化電子束掃描基板。其餘步驟可在方法200之前、當中或之後提供，且一些所述之步驟可被取代、刪除或移動以作為方法200的其餘實施例中。

如第1圖所示之電子束微影系統100，電子束106可偏向大約2um。為了寫入一場域或基板，多種電子束被採用，並在寫入圖案於基板的過程中移動電子束微影系統100的載台112。在目前實施例中，載台112移動於y方向，且電子束106同時在x方向上偏移。每一電子束106覆蓋一條帶或一子域。舉例而言，在一實施例中，使用13,000個電子束以寫入具有26×33mm大小的場域的IC電路。

請參照第3圖，第3圖顯示根據本發明之一或多個實施例之裝置300之分解的示範。裝置300包括一場域302以及複數個條帶304。然而，裝置可能為其餘配置。在目前實施例中，場域302包括一光罩的安排，或者一在晶圓基板上的IC電路場域。如第3圖所示，場域302分為複數個條帶304或者子域。每一條帶304指定有一圖案化電子束。於是，場域302受複數個圖案化電子束所掃描。藉由電子束微影系統100內之複數個圖案化電子束掃描基板條帶，IC設計佈局圖案直寫在沈積於基板上的阻劑膜。掃描持續至所有基板圖案化。由於一些圖案延伸跨越條帶邊界或子域邊界，在子域邊界上可能發生邊界錯誤(butting error)。

請參照第4圖，第4圖顯示根據本發明之一或多個實施例之在條帶邊界或在子域邊界一種抗圖案錯誤400的示範。圖案402為一預期的圖案。圖案402跨越二個條帶。一條帶邊界線404分離二個條帶。圖案402由掃描於二個相鄰子域的電子束所形成。圖案406為二個電子束掃描的實際最終圖案。如第4圖所示，需注意的是圖案406包括臨界尺度(CD)以及覆 蓋的問題。

請參照第5圖，第5圖顯示根據本發明之一或多個實施例之分解一裝置500之示範。裝置500包括多個多邊形502a-b以及禁止圖形504a-c。然而，其餘配置可以被增加或減少。在目前揭露中，分解一裝置亦稱作條帶化一裝置。在目前實施例中，多邊形502a-b包括一金屬線，且禁止圖形504a-c包括一開口或一連結於轉換層金屬線的接點。在一實施例中，禁止圖形504a-c在多邊形502a-b之前形成，或禁止圖形504a-c在多邊形502a-b之後形成。在另一實施例中，禁止圖形504a-c與多邊形502a-b形成於相同層。如第5圖所示，多邊形502a以及多邊形502b跨越條帶邊界線506。條帶緩衝邊界線508分別位於條帶邊界線506的兩側。條帶邊界線506與條帶緩衝邊界線508之距離約為條帶寬度之10%，舉例而言大約0.2um。於是條帶緩衝區帶約為0.4um。如第5圖所示，若沿條帶邊界線506分解裝置500，禁止圖形504b將分割為二個不同條帶。分割的禁止圖形504b將產生臨界尺度以及覆蓋的問題，如第4圖所示。於是，分解線510朝遠離禁止圖形504c的方向移動，以避免分解禁止圖形504c(在一例子中，分解線510與條帶邊界線相距0-200nm)。在目前揭露中，條帶的寬度以及相關連的緩衝區帶的寬度並非固定，並變動IC設計佈局資料以及處理最佳化。在一例子中，條帶的寬度大約2um，且緩衝區帶的寬度大約為條帶寬度的10%。

請參照第6圖，第6圖顯示根據本發明之一或多個實施例之裝置650之分解一多邊形之方法600。如第7圖所示之 裝置650包括一多邊形652以及一個參考層的複數個禁止圖形654、656、658。然而，其餘配置可以被增加或減少。方法600開始於步驟602，尋找如第7圖所示之裝置650的多邊形652以及參考層的複數個禁止圖形654、656、658。方法600繼續至步驟604，於多邊形652或禁止圖形654、656、658加入或減少偏移。在目前實施例中，偏移大約介於0-1000 nm。偏移可在x(水平)方向或y(垂直)方向，或在x以及y方向。步驟604可在如方法200之步驟204之電子鄰近校正製程中進行。方法600繼續至步驟606，藉由加入已偏移之多邊形652a以及已偏移之禁止圖形654a、656a、658a形成一如第8圖所示的OR層670。方法600繼續至步驟608，在OR層670上設定分解點。在一目前實施例中，分解點可設定於分解點672a、分解點672b或分解點672c，如第8圖所示，只要分解點672a-c未設定於禁止圖形654a、656a、658a上。在一實施例中，分解點672a-c設定於遠離條帶邊界線0-200 nm。方法600繼續至步驟610，在分解點672a、分解點672b或分解點672c分解已偏移之多邊形652a。

如第9圖所示，裝置650的已偏移之多邊形662未重疊於任何禁止圖形。然而，多邊形662的一端係靠近條帶邊界線506。舉例而言，多邊形662在條帶邊界線506受到分解，且產生一小型已分解之多邊形662a。如第4圖所示之邊界錯誤將因小型已分解之多邊形662a而產生。於是，方法600繼續至步驟612，計算已分解之多邊形662a的尺寸。若已分解之多邊形662a的尺寸X小於或等於200 nm，方法繼續至步驟614，合併已分解之多邊形662a以形成原先之多邊形662。若已分解之多邊 形662a的尺寸X大於200 nm，方法繼續至步驟616，完成多邊形662的分解。其餘步驟可在方法600之前、當中或之後提供，且一些所述之步驟可被取代、刪除或移動以作為方法600的其餘實施例中。

請參照第10圖，第10圖顯示根據本發明之一或多個實施例之裝置650之分解一多邊形之方法700。方法700開始於步驟702，尋找如第7圖所示之裝置650的多邊形652以及參考層的複數個禁止圖形654、656、658。方法700繼續至步驟704，於裝置650的多邊形652加入或減少偏移，以形成已偏移之多邊形652b。步驟704也包括藉由減少來自裝置650的參考層的禁止圖形654、656、658的偏移，形成NOT圖案654b、656b、658b。在目前實施例中，偏移大約介於0-1000 nm。偏移可在x(水平)方向或y(垂直)方向，或在x以及y方向。方法700繼續至步驟706，藉由如第11圖所示之已偏移之多邊形652b以及NOT圖案654b、656b、658b形成一OR層750。OR層750包括已偏移之多邊形652b以及NOT圖案654b、656b、658b。方法700繼續至步驟708，在OR層750上設定分解點752a-c。在目前實施例中，分解點可設定於分解點752a、分解點752b或分解點752c，如第11圖所示，只要分解點752a-c未設定於NOT圖案654b、656b或658b上。分解點752a-c設定於遠離條帶邊界線0-200 nm。方法700繼續至步驟710，分解已偏移之多邊形652b。在步驟710之後，方法700繼續至步驟712，計算已分解之多邊形662a的尺寸，如第9圖所示。若已分解之多邊形662a的尺寸X小於或等於200 nm，方法700繼續至步驟714，合併已分解之多邊形662a以形成 原先之多邊形662。若已分解之多邊形662a的尺寸X大於200 nm，方法繼續至步驟716，完成多邊形662的分解。其餘步驟可在方法700之前、當中或之後提供，且一些所述之步驟可被取代、刪除或移動以作為為方法700的其餘實施例中。

請參照第12圖，第12圖顯示根據本發明之一或多個實施例之裝置850之分解一多邊形之方法800。如第13圖所示之裝置850包括來自參考層之複數個多邊形852a-c以及來自參考層的複數個禁止圖形854a-i。然而，裝置亦可具有其餘配置的可能。方法800開始於步驟802，尋找如第13圖所示之多邊形852a-c以及參考層的禁止圖形854a-i。方法800繼續至步驟804，形成一分解線860以分解多邊形852a、852b以及852c。步驟804包括沿條帶邊界線506形成分解線860。若條帶邊界線506未跨越禁止圖形，分解線860重疊條帶邊界線506。然而，若條帶邊界線506跨越禁止圖形，分解線860遠離條帶邊界線506，以避免分解禁止圖形。舉例而言，條帶邊界線506跨越禁止圖形854b，分解線860遠離條帶邊界線506，例如0 nm至大約200 nm的距離，以避免分解如第12圖所示之禁止圖形854a。在一例子中，當分解如第12圖所示之禁止圖形854b時，條帶邊界線506未跨越禁止圖形，分解線860重疊條帶邊界線506。在另一例子中，條帶邊界線506跨越禁止圖形854i，分解線860遠離條帶邊界線506，以避免分解如第12圖所示之禁止圖形854i。

如第12圖所示，在步驟804之後，方法800繼續至步驟806，藉由如第13圖所示之分解線860分解多邊形852a-c。方法800繼續至步驟808，計算分解如第9圖所示之已分解之多 邊形的尺寸。若分解多邊形662a的尺寸X小於或等於200 nm，方法800繼續至步驟810，合併已分解之多邊形662a以形成原先之多邊形662。若已分解之多邊形662a的尺寸X大於200 nm，方法繼續至步驟812，完成分解多邊形662。其餘步驟可在方法800之前、當中或之後提供，且一些所述之步驟可被取代、刪除或移動以作為方法800的其餘實施例中。

請參照第14圖，第14圖顯示根據本發明之一或多個實施例之裝置850之分解一多邊形之方法900。方法900開始於步驟902，尋找如第13圖所示之多邊形852a-c以及參考層的禁止圖形854a-i。步驟902也包括藉由增加偏移以調整多邊形852a-c以及參考層的禁止圖形854a-i。偏移可增加於x方向、y方向或其餘方向。偏移大約介於0 nm至1000 nm之間。方法900繼續至方法904，沿如第13圖所示之條帶邊界線506分解多邊形。同時，方法900繼續至步驟906，檢查分解點是否落在參考層的禁止圖形。若分解點落在參考層的禁止圖形，方法繼續至步驟908，沿遠離條帶邊界線506尋找其餘分解點，並繼續至步驟904，分解多邊形。分解點遠離條帶邊界線506之距離大約介於0-200 nm。若分解點未落在參考層的禁止圖形，方法繼續至步驟910，計算如第9圖所示之已分解之多邊形。若已分解之多邊形662a的尺寸X小於或約等於200 nm，方法900繼續至步驟912，合併已分解之多邊形662a以形成原先之多邊形662。若已分解之多邊形662a的尺寸X大於200 nm(此數值隨緩衝區帶的寬度而變動)，方法900繼續至步驟914，完成多邊形662的分解。其餘步驟可在方法900之前、當中或之後提供，且一些所 述之步驟可被取代、刪除或移動以作為方法900的其餘實施例中。

以上描述用於分解IC電路場域以曝光一沈積於一基板上的阻劑膜的多個實施例。不同實施例可具備不同的優點，且沒有一個特定的優點為任何一個實施例所必要的。

雖然本發明已以較佳實施例揭露於上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

200‧‧‧方法

202、204、206、208、210‧‧‧步驟

Claims (9)

1. 一種圖案化一基板的方法，該方法包括：接收一積體電路設計佈局數據，包括具有一多邊形以及一禁止圖形之複數個圖案層；利用電子鄰近校正技術修改該多邊形以及該禁止圖形；以及分解已修改之該多邊形至多個子域，其中該分解已修改之該多邊形之步驟包括：利用已修改之禁止圖形作為一參考層；經由沿著一條帶邊界線觀察該禁止圖形設定一分解線；移動該分解線遠離該條帶邊界線，若該條帶邊界線跨越已修改之該禁止圖形；經由避免分解該禁止圖形，分解已修改之該多邊形；轉換已分解之該多邊形至一電子束寫入格式資料；以及藉由一電子束寫入機寫入該電子束寫入格式資料於一基板。
2. 如申請專利範圍第1項所述之方法，其中該利用電子鄰近校正技術修改該多邊形以及該禁止圖形之步驟包括在一水平方向、一垂直方向上或該水平方向及該垂直方向上，於該多邊形以及該禁止圖形加入或減少一偏移，該偏移介於0nm至1000nm之間。
3. 如申請專利範圍第1項所述之方法，其中該分解已修改之該多邊形之步驟包括由已修改之該多邊形以及已修改之該禁止圖形形成一OR層，且更包括分解已修改之該多邊形以 及避免分解該OR層的該禁止圖形。
4. 如申請專利範圍第1項所述之方法，其中該分解已修改之該多邊形之步驟包括由已修改之該多邊形以及已修改之該禁止圖形形成一NOT層，且更包括分解已修改之該多邊形以及避免分解該NOT層的該禁止圖形。
5. 一種圖案化一基板的方法，該方法包括：接收一積體電路設計佈局數據，包括具有一多邊形以及一禁止圖形之複數個圖案層；利用電子鄰近校正技術修改該多邊形以及該禁止圖形；以及分解已修改之該多邊形至多個子域，其中該分解已修改之該多邊形之步驟包括：尋找一禁止圖形作為一參考層；與該參考層形成一OR層或一NOT層；經由避免分解該OR層或該NOT層之該禁止圖形，分解已修改之該多邊形；轉換已分解之該多邊形至一電子束寫入格式資料；以及藉由一電子束寫入機寫入該電子束寫入格式資料於一基板。
6. 如申請專利範圍第5項所述之方法，其中該避免分解該參考層之該禁止圖形之步驟包括移動一分解線遠離該禁止圖形0nm至200nm。
7. 一種圖案化一基板的方法，該方法包括：接收一積體電路設計佈局數據，包括具有一多邊形以及一 禁止圖形之複數個圖案層；利用電子鄰近校正技術修改該多邊形以及該禁止圖形；以及分解已修改之該多邊形至多個子域，其中該分解已修改之該多邊形之步驟包括：尋找一禁止圖形作為一參考層；經由避免分解該參考層之該禁止圖形，分解已修改之該多邊形，其中該避免分解該參考層之該禁止圖形之步驟移動一分解線遠離一條帶邊界線；轉換已分解之該多邊形至一電子束寫入格式資料；以及藉由一電子束寫入機寫入該電子束寫入格式資料於一基板。
8. 如申請專利範圍第7項所述之方法，更包括經由沿著一條帶邊界線觀察該禁止圖形設定一分解線，其中該分解線重疊於該條帶邊界線，若該條帶邊界線未碰觸該禁止圖形，或移動該分解線遠離該條帶邊界線0nm至200nm，若該條帶邊界線碰觸該禁止圖形。
9. 如申請專利範圍第7項所述之方法，更包括沿該條帶邊界線分解已修改之該多邊形，並移動一分解點遠離該條帶邊界線0nm至200nm，若該分解點落在該參考層之已修改之該禁止圖形。