TWI403235B - 埋藏式電路結構之製作方法 - Google Patents

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Description

埋藏式電路結構之製作方法
本發明關於一種埋藏式電路結構之製作方法，尤指一種利用選擇性金屬化學氣相沈積法(selective metal chemical vapor deposition)之埋藏式電路結構之製作方法。
隨著積體電路微型化與複雜化的發展，為了能在有限的晶片表面上製作足夠的元件以及建構有效的電路，半導體業者一直致力於降低元件的尺寸，並且利用埋藏式位元線(buried bit line)、埋藏式字元線(buried word line)與多層內連線等立體架構方式完成積體電路的建構。
請參閱第1圖至第3圖，第1圖至第3圖係一習知埋藏式字元線之製作方法的剖面示意圖。習知埋藏式字元線之製作，係於一基底100中完成元件(圖未示)的製作後，於基底100內形成複數個溝渠(trench) 104，並且於溝渠104內分別形成一接觸窗(圖未示)。隨後於溝渠104內形成一第一金屬層108，作為一埋藏式位元線，並於金屬層108上形成一填滿溝渠104的絕緣層。接下來，於基底100上形成一圖案化硬遮罩102，用以定義複數個溝渠106，且溝渠106的延伸方向係垂直於溝渠104的延伸方向。在形成溝渠106之後，係於溝渠106內先形成一絕緣層110，以覆蓋暴露於溝渠106底部的第一金屬層108；再於溝渠106內形成一第二金屬層112，例如一鎢層。隨後於基底100與溝渠106內形成一氧化矽層114，如第1圖所示，氧化矽層114係覆蓋第二金屬層112。
請參閱第2圖與第3圖。形成氧化矽層114之後，係進行一回蝕刻製程，移除溝渠106底部之部分氧化矽層114，而使殘餘之氧化矽層114於溝渠106之側壁形成一氧化矽側壁子116，且氧化矽側壁子116至少覆蓋部分的第二金屬層112，用以定義後續形成的埋藏式字元線的位置與厚度。而在形成氧化矽側壁子116之後，更利用一蝕刻製程蝕刻未被氧化矽側壁子116覆蓋的第二金屬層112，而於溝渠106兩側的側壁分別形成一金屬層118，此金屬層118即分別作為一埋藏式字元線。最後，於溝渠106內再形成一保護層(圖未示)，填滿溝渠106並完成埋藏式位元線、埋藏式字元線之製作。
請繼續參閱第3圖。值得注意的是，第二金屬層112為一具有相當厚度的膜層，因此用以蝕刻第二金屬層112的蝕刻製程控制具有相當的難度：若發生蝕刻不完全的狀況，將造成最終獲得的金屬層118底部相連，換句話說即導致埋藏式字元線的短路。若發生過度蝕刻的狀況，將使得最終獲得的金屬層118過薄，導致電阻升高，影響整體電路的電性表現。
由此可知，習知技術中利用氧化矽側壁子116定義埋藏式字元線位置與厚度，並利用蝕刻製程形成埋藏式字元線等方法不僅過於複雜，且更有製程控制困難度較高之缺點。故目前仍需要一種可準確控制埋藏式電路結構的形成位置，且可簡化製程、降低製程控制難度的製作方法。
因此，本發明之一目的係在於提供一種可簡化製程，並可降低製程控制難度之埋藏式電路結構製作方法。
根據本發明所提供之申請專利範圍，提供一種埋藏式電路結構之製作方法，該方法首先提供一具有至少一溝渠之基底、於該溝渠內形成一頂部低於該溝渠之開口的導電層、進行一選擇性金屬化學氣相沈積製程，於該溝渠內形成一表面係低於該基底表面之金屬層、以及於該金屬層上形成一覆蓋該金屬層之保護層。
根據本發明所提供之埋藏式電路結構之製作方法，係利用選擇性金屬氣相沈積製程可選擇性地形成於某些特定材料上，但避免形成於絕緣材料上此一特質，用以製作不需習知蝕刻製程等破壞性方法之埋藏式電路結構，故可根本性地避免蝕刻製程之製程控制等問題。
請參閱第4圖至第6圖，第4圖至第6圖係本發明所提供之埋藏式電路結構之製作方法之第一較佳實施例之示意圖。如第4圖所示，本較佳實施例所提供之埋藏式電路結構之製作方法首先提供一基底200，例如一矽基底，且基底200內係包含有至少一半導體元件(圖未示)。接下來於基底200上形成一圖案化硬遮罩202，圖案化硬遮罩202可包含絕緣材料，其選自於氧化矽、電漿增強氧化物(plasma enhanced oxide，PEOX)、氮化矽、氮氧化矽、及碳化矽所組成之群組；此外圖案化硬遮罩202可為一單層結構或一複合層結構。接下來對基底200進行一蝕刻製程，透過圖案化硬遮罩202蝕刻基底200，而形成如第4圖所示之第一溝渠210。接下來，於基底200上形成一第二硬遮罩204，第二硬遮罩204係覆蓋第一溝渠210之側壁與底部以及圖案化第一硬遮罩202，其亦可包含絕緣材料如氧化矽、電漿增強氧化物、氮化矽、氮氧化矽、碳化矽等。此外第二硬遮罩204亦可為一單層結構或一複合層結構。
請參閱第5圖。接下來蝕刻並移除第一溝渠210底部之部分第二硬遮罩204，而使殘餘之第二硬遮罩204於第一溝渠210之側壁形成一硬遮罩側壁子206。隨後，利用圖案化第一硬遮罩202與硬遮罩側壁子206作為蝕刻遮罩再進行一蝕刻製程，蝕刻第一溝渠210底部之基底200，直至埋藏式電路結構之預定深度，而於第一溝渠210之底部分別形成一向下延伸之第二溝渠212。在形成第二溝渠212之後，係於第二溝渠212之底部與側壁形成一介電層216，例如利用一熱氧化製程而形成的一氧化矽層。
請繼續參閱第5圖。隨後，移除第二溝渠212內部分的介電層216，並於第二溝渠212之一側壁上選擇性地形成一接觸窗214，用以電性連接基底200內之半導體元件與後續形成之埋藏式電路結構。在形成接觸窗214之後，更於第一溝渠210與第二溝渠212內形成一形成覆蓋介電層216與接觸窗214的導電層218。在本較佳實施例中，導電層218係為一氮化鈦(titanium nitride，TiN)，但不限於此。而在形成導電層218之後，更於第二溝渠212內形成一圖案化光阻220。如第5圖所示，圖案化光阻220係覆蓋第二溝溝渠212底部與側壁上的導電層218。此外，圖案化光阻220之高度較佳為高於接觸窗214。
請參閱第5圖與第6圖。接下來進行一蝕刻製程，移除未被圖案化光阻220覆蓋的導電層218，隨後移除圖案化光阻220，使得導電層218如第6圖所示，其頂部低於第一溝渠210之開口而僅存留於第二溝渠212內，且覆蓋接觸窗214。
請參閱第7圖。接下來對基底200進行一選擇性金屬化學氣相沈積(selective metal chemical vapor deposition)製程。在本較佳實施例中，該選擇性金屬化學氣相沈積製程係為一選擇性鎢化學氣相沈積(以下簡稱為W-CVD)製程230。選擇性W-CVD製程230之製程溫度係為20℃～300℃之間，且於一操作壓力下進行，該操作壓力之範圍係為30～50帕(Pa)。另外在選擇性W-CVD製程230中係通入六氟化鎢(tungsten hexafluoride，WF6 )、矽甲烷(silicon hydride，SiH4 )以及氮氣(N2 )。其中六氟化鎢之氣體流量為45～50每分鐘標準毫升(standard cubic centimeter per minute，以下簡稱為sccm)、矽甲烷之氣體流量為20～25 sccm、而氮氣之氣體流量則為340～425 sccm。
如熟習該項技藝之人士所知，鎢可沈積於某些材料如矽、鋁、鎢、氮化鈦，以及其他金屬或導體的表面。而在本較佳實施例所提供之選擇性W-CVD製程230中，六氟化鎢首先即與第二溝渠212側壁與底部的導電層218材料如氮化鈦進行還原反應。換句話說氮化鈦可還原六氟化鎢，而於第二溝渠212之側壁與底部形成一鎢層(圖未示)，由於鎢層成長時的自限成膜(self-limiting growth)特性，鎢層在完全覆蓋第二溝渠212之側壁與底部後即停止成膜。但接下來，同時通入的矽甲烷會分解(dissociate)成SiHx 以及H，其中X為1～3。SiHx 以及H兩者皆吸附(adsorb)於導電層表面，即本較佳實施例中的鎢層表面上。隨後，SiHx 以及H即與六氟化鎢反應，形成鎢與SiHF3 ，前者即沈積成膜，最後形成一鎢層232。另外值得注意的是，六氟化鎢無法與絕緣或介電材料如氧化矽等進行還原反應；此外矽甲烷在絕緣或介電材料表面也無法分解，當然也無從與六氟化鎢反應形成所欲獲得的鎢層，因此被絕緣或介電材料覆蓋之處不會形成任何鎢層。在本較佳實施例中，基底200之表面被圖案化第一硬遮罩202以及第一溝渠210之側壁被硬遮罩側壁子206所覆蓋，因此基底200表面與第一溝渠210之側壁的矽材料無法參與反應，故上述位置不會形成任何鎢層232。換句話說，在本較佳實施例中，僅有第二溝渠212側壁與底部的導電層218之材料可參與反應，因此更可確保鎢層232成長之位置。也就是說，導電層218之高度即定義了鎢層232之位置，故本較佳實施例形成之鎢層232係如第7圖所示，其表面係低於第一溝渠210之開口，即低於基底200。
請參閱第8圖。隨後，係於鎢層232上形成一填滿第一溝渠210之保護層234，例如一包含氧化矽、氮化矽、或氮氧化矽之膜層，而完成一埋藏式電路結構，如一埋藏式位元線之製作。由於本較佳實施例係採用選擇性金屬氣相沈積製程，因此基底200表面由圖案化第一硬遮罩202所覆蓋之處以及第一溝渠210中由硬遮罩側壁子206所覆蓋之處，將不會有任何鎢層232的產生，此外更藉由導電層218的設置確保鎢層232的形成位置為所預定之處。且根據本較佳實施例所提供之製作方法，無須使用CMP製程與回蝕刻製程即可獲得一確實與接觸窗214電性連接之埋藏式電路結構，因此可避免習知CMP製程中，常因導致高低密度圖案區域發生研磨率不一致的問題，即所謂的微負載效應(micro-loading effect)，同時亦可避免蝕刻製程無法精準控制等問題。
請參閱第9圖至第14圖，第9圖至第14圖係本發明所提供之埋藏式電路結構之製作方法之一第二較佳實施例之示意圖，其中第9圖為埋藏式電路的簡單上視圖；第10圖至第14圖為第9圖中沿A-A’切線之剖面圖。由於第二較佳實施例中埋藏式位元線之製作步驟係與第一較佳實施例所述相同，因此該等步驟係可參閱上述說明以及第4圖至第8圖，與此係不再贅述。此外，第二較佳實施例中與第一較佳實施例相同之元件係援用相同之圖號說明。
請參閱第9圖。熟習該項技藝之人士應知半導體積體電路中，字元線與位元線係如第9圖所為相互垂直的電路結構。因此，在於第二溝渠212內完成鎢層232(即埋藏式位元線)之製作，並利用保護層234填滿第一溝渠210之後，更利用一微影暨蝕刻製程於基底200上形成複數個第三溝渠222，且第三溝渠222之延伸方向係如第9圖所示垂直於埋藏式位元線232之延伸方向。
接下來請參閱第10圖。由於鎢層232係暴露於第三溝渠222之底部，因此接下來係於第三溝渠222之側壁與底部形成一不填滿第三溝渠222之保護層236，保護層236可包含氧化矽、氮化矽或氮氧化矽等絕緣材料，用以電性隔離埋藏式位元線232與後續形成的埋藏式字元線。接下來於基底200上全面性地形成一導電層240，例如一摻雜矽層或氮化鈦層。如第10圖所示，導電層240係形成於第三溝渠222內，且覆蓋第三溝渠222之側壁與底部。待形成導電層240後，係於第三溝渠222內形成一圖案化光阻242。值得注意的是，本較佳實施例中圖案化光阻242之高度係低於第三溝渠222之開口。
請參閱第11圖。接下來對導電層240進行一蝕刻製程，移除未被圖案化光阻242覆蓋的導電層240。並且在移除圖案化光阻242後，更利用一乾蝕刻製程移除第三溝渠222底部、保護層236上的部分導電層240，使得導電層240僅存留於第三溝渠222之側壁，且導電層240之頂部係低於第三溝渠222之開口。
此外，亦可參閱第12圖，第12圖係本較佳實施例之一變化型之示意圖。如第12圖所示，在形成導電層240之後，係可先進行一乾蝕刻製程，用以移除第三溝渠222底部、保護層236上的部分導電層240，使得導電層240僅存於第三溝渠222側壁。之後，係於第三溝渠222內形成高度低於第三溝渠222開口的圖案化光阻層242。隨後進行一蝕刻製程，移除未被圖案化光阻242覆蓋的導電層240，使得導電層240僅存留於第三溝渠222之側壁，且導電層240之頂部係低於第三溝渠222之開口(示於第11圖)，最後移除圖案化光阻242。
請參閱第13圖。接下來對基底200進行一選擇性金屬化學氣相沈積製程。在本較佳實施例中，該選擇性金屬化學氣相沈積製程亦為一選擇性W-CVD製程250。選擇性W-CVD製程250之製程溫度、操作壓力與通入氣體及氣體流量等範圍係可參考第一較佳實施例，故於此係不再贅述。如第13圖所示，選擇性W-CVD製程250係於第三溝渠222內的導電層240上形成一鎢層252。如前所述，選擇性W-CVD製程250無法與絕緣材料表面形成所欲獲得的鎢層，因此第三溝渠222內被保護層236覆蓋之處不會形成任何鎢層。而在本較佳實施例中，更藉由導電層240提供選擇性W-CVD製程250反應的場所，確保最終形成的鎢層252形成在所預定的位置，此外藉由調整選擇性W-CVD製程250的製程時間，更可直接獲得具有理想厚度的鎢層252。鎢層252係可作為一埋藏式字元線/閘極，另外，導電層240亦可作為字元線/閘極的一部份，而保護層236可作為一閘極介電層。
請參閱第14圖。最後，係於鎢層252上形成一填滿第三溝渠222之保護層254，完成埋藏式電路結構之製作。由於本較佳實施例係採用選擇性金屬氣相沈積製程，因此基底200表面與第三溝渠222內由圖案化第一硬遮罩202、保護層236所覆蓋之處，將不會有任何鎢層232、252的產生。更甚者，本較佳實施例係於第二溝渠212與第三溝渠222內分別提供了導電層218、240確保最終形成的鎢層232、252形成在所預定的位置。換句話說，根據本較佳實施例所提供之製作方法，無須使用蝕刻製程即可所欲形成埋藏式電路之處確實形成所需的埋藏式位元線232與埋藏式字元線252。
綜上所述，本發明所提供之埋藏式電路結構之製作方法係利用選擇性金屬氣相沈積製程可選擇性地形成於特定導電材料上，但不會形成於絕緣材料上此一特質，用以製作不需習知平坦化製程或回蝕刻製程等破壞性方法之埋藏式電路結構，根本性地避免了平坦化製程可能遭遇的微負載效應，與回蝕刻製程無法精確控制埋藏式電路結構高度、甚至影響電路建構等問題。此外，藉由調整選擇性金屬氣相沈積製程之參數或兩階段形成溝渠之方法，更可確保埋藏式電路結構之高度。
另外，雖然在本發明中係以埋藏式位元線與埋藏式字元線作為例示之說明，但於本領域中具通常知識者應知本發明所提供之埋藏式電路結構之製作方法亦不限於製作雙鑲嵌或單鑲嵌內連線結構等立體架構之電路結構。舉例來說，係可於介電材料中形成雙鑲嵌或單鑲嵌內連線所需的溝渠或/及介層洞圖案後，於該等圖案內再形成一導電層或矽層，作為選擇性金屬氣相沈積製程所需的膜層，以利後續金屬層的成長。甚或可在矽層中直接形成溝渠或/及介層洞圖案，並藉由選擇性金屬氣相沈積製程形成雙鑲嵌或單鑲嵌內連線，再將矽層移除而獲得具有空氣間隙(air gap)的雙鑲嵌或單鑲嵌內連線。此外，本發明所教導之方法更不限於用以製作溝渠電容之電容電極或直通矽穿孔電極(through-silicon via)等。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100．．．基底
102．．．圖案化硬遮罩
104．．．溝渠
106．．．溝渠
108．．．第一金屬層
110．．．絕緣層
112．．．第二金屬層
114．．．氧化矽層
116．．．氧化矽側壁子
118．．．金屬層
200．．．基底
202．．．圖案化硬遮罩
204．．．第二硬遮罩
206．．．硬遮罩側壁子
210．．．第一溝渠
212．．．第二溝渠
214．．．接觸窗
216．．．介電層
218．．．導電層
220．．．圖案化光阻
222．．．第三溝渠
230．．．選擇性鎢化學氣相沈積製程
232．．．鎢層
234．．．保護層
236．．．保護層
240．．．導電層
242．．．圖案化光阻
250．．．選擇性鎢化學氣相沈積製程
252．．．鎢層
254．．．保護層
第1圖至第3圖係一習知埋藏式位元線之製作方法的剖面示意圖。
第4圖至第8圖係本發明所提供之埋藏式電路結構之製作方法之第一較佳實施例之示意圖。
第9圖至第14圖係本發明所提供之埋藏式電路結構之製作方法之第二較佳實施例之示意圖。
200．．．基底
212．．．第二溝渠
216．．．氧化矽層
218．．．導電層
222．．．第三溝渠
232．．．鎢層
234．．．保護層
236．．．保護層
240．．．導電層
250．．．鎢化學氣相沈積製程
252．．．鎢層

Claims (16)

  1. 一種埋藏式電路結構之製作方法，包含有：提供一基底，該基底內形成有至少一溝渠；於該溝渠內形成一導電層，且該導電層之頂部低於該溝渠之開口；進行一選擇性金屬化學氣相沈積製程，於該溝渠內形成一金屬層，且該金屬層之一表面係低於該基底表面；以及於該金屬層上形成一覆蓋該金屬層之保護層。
  2. 如申請專利範圍第1項所述之製作方法，其中形成該溝渠之步驟更包含：於該基底上形成一圖案化第一硬遮罩；進行一第一蝕刻製程，透過該圖案化第一硬遮罩蝕刻該基底，於該基底內形成一第一溝渠；於該基底上形成一第二硬遮罩，該第二硬遮罩係覆蓋該第一溝渠之側壁與底部及該圖案化第一硬遮罩；移除該第一溝渠底部之部分該第二硬遮罩，而於該第一溝渠之側壁形成一硬遮罩側壁子；以及進行一第二蝕刻製程，於該第一溝渠底部形成一第二溝渠。
  3. 如申請專利範圍第2項所述之製作方法，更包含以下步驟：於該第二溝渠之側壁與底部形成一介電層，且該介電層暴露出部分該第二溝渠之側壁；以及於該第二溝渠內之該介電層上形成該導電層。
  4. 如申請專利範圍第3項所述之製作方法，更包含一於該第二溝渠之一側壁形成一接觸窗之步驟，進行於形成該介電層之後，與形成該導電層之前。
  5. 如申請專利範圍第4項所述之方法，其中形成該導電層之步驟更包含：於該第一溝渠與該第二溝渠內形成一形成覆蓋該介電層與該接觸窗的第一導電層；於該第二溝渠內形成一第一圖案化光阻，該第一圖案化光阻係覆蓋該第二溝溝渠之底部與側壁上之該第一導電層；移除未被該第一圖案化光阻覆蓋之部分該第一導電層，而形成該導電層。
  6. 如申請專利範圍第2項所述之製作方法，其中該圖案化第一硬遮罩與該第二硬遮罩包含絕緣材料。
  7. 如申請專利範圍第6項所述之製作方法，其中該絕緣材料選自於氧化矽、電漿增強氧化物、氮化矽、氮氧化矽、及碳化矽所組成之群組。
  8. 如申請專利範圍第1項所述之製作方法，其中於該溝渠內形成該導電層之步驟更包含：於該基底上全面性地形成一第二導電層；於該溝渠內形成一第二圖案化光阻，且該第二圖案化光阻之高度係低於該溝渠之開口；移除未被該第二圖案化光阻覆蓋之部分該第二導電層；移除該第二圖案化光阻；以及進行一乾蝕刻製程，用以移除該溝渠底部之該第二導電層，而於該溝渠之側壁形成該導電層。
  9. 如申請專利範圍第1項所述之製作方法，其中於該溝渠內形成該導電層之步驟更包含：於該基底上全面性地形成一第二導電層；進行一乾蝕刻製程，用以移除該溝渠底部之該第二導電層；於該溝渠內形成一第二圖案化光阻，且該第二圖案化光阻之高度係低於該溝渠之開口；移除未被該第二圖案化光阻覆蓋之部分該第二導電層；以及移除該第二圖案化光阻。
  10. 如申請專利範圍第1項所述之製作方法，其中該導電層包含摻雜矽層或氮化鈦層。
  11. 如申請專利範圍第1項所述之製作方法，其中該選擇性金屬化學氣相沈積製程包含一選擇性鎢化學氣相沈積製程。
  12. 如申請專利範圍第11項所述之製作方法，其中該選擇性鎢化學氣相沈積製程包含一製程溫度，且該製程溫度係介於20℃～300℃之間。
  13. 如申請專利範圍第11項所述之製作方法，其中該選擇性鎢化學氣相沈積製程包含一操作壓力，且該操作壓力係介於30～50帕(Pa)。
  14. 如申請專利範圍第11項所述之製作方法，其中該選擇性鎢化學氣相沈積製程更包含六氟化鎢(tungsten hexafluoride，WF6 )、矽甲烷(silicon hydride，SiH4 )以及氮氣(N2 )。
  15. 如申請專利範圍第14項所述之製作方法，其中該六氟化鎢之一氣體流量為45～50每分鐘標準毫升(standard cubic centimeter per minute，sccm)、該矽甲烷之一氣體流量為20～25 sccm、該氮氣之一氣體流量則為340～425 sccm。
  16. 如申請專利範圍第1項所述之製作方法，其中該保護層包含氧化矽、氮化矽、或氮氧化矽。
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