TWI402972B - 埋藏位元線及其製造方法 - Google Patents

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TWI402972B
TWI402972B TW098137532A TW98137532A TWI402972B TW I402972 B TWI402972 B TW I402972B TW 098137532 A TW098137532 A TW 098137532A TW 98137532 A TW98137532 A TW 98137532A TW I402972 B TWI402972 B TW I402972B
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Yung Chang Lin
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Description

埋藏位元線及其製造方法
本發明係有關於一種動態隨機存取記憶體晶胞及其製作方法，特別是有關於一種動態隨機存取記憶體晶胞的位元線及其製作方法。
動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)屬於一種揮發性記憶體(volatile memory)，主要的作用原理是利用電容內儲存電荷的多寡來代表一個二進位位元(bit)是1還是0，以儲存資料。為達到高密度的要求，目前最有效的方法是透過縮小製造製程和採用單元設計技術來減小晶片的尺寸。減小晶片尺寸的另一種方法是實現更為有效的陣列架構，在連續幾代發展後，儲存技術通常會變成某種單元佈局的限制，單元尺寸的每一次改善都需要進行大量的工作來減少蝕刻的最小尺寸。
因此，亟需一種具有新穎結構的動態隨機存取記憶體及其製造方法。
有鑑於此，本發明之一實施例係提供一種埋藏位元線，設置於一基板的一溝槽中，包括一擴散區，形成於鄰接上述溝槽的部分上述基板中；一遮蔽層，形成於上述溝槽的部分側壁上；一導電物，形成於上述溝槽中，且覆蓋上述擴散區和上述遮蔽層的側壁。
本發明之另一實施例係提供一種埋藏位元線的製造方法，包括提供一基板；於上述基板中形成一溝槽；於上述溝槽的部分側壁上形成一遮蔽層；於鄰接上述溝槽的部分上述基板中形成一擴散區；於上述溝槽中形成一導電物，且覆蓋上述擴散區的側壁。
以下以各實施例詳細說明並伴隨著圖式說明之範例，做為本發明之參考依據。在圖式或說明書描述中，相似或相同之部分皆使用相同之圖號。且在圖式中，實施例之形狀或是厚度可擴大，並以簡化或是方便標示。再者，圖式中各元件之部分將以分別描述說明之，值得注意的是，圖中未繪示或描述之元件，為所屬技術領域中具有通常知識者所知的形式，另外，特定之實施例僅為揭示本發明使用之特定方式，其並非用以限定本發明。
第1a圖係顯示本發明一實施例之動態隨機存取記憶體晶胞(以下簡稱DRAM晶胞)600a的透視圖。在本發明一實施例中，DRAM晶胞600a的晶胞尺寸為4F2 (其中F為最小微影製程尺寸，或稱單元尺寸)的一DRAM晶胞(DRAM cell)600。如第1a圖所示，上述DRAM晶胞600的一垂直電晶體300、一埋藏位元線(buried bit line,BL)500a和一字元線(word line,WL)308皆設於一基板200中。如第1a圖所示，DRAM晶胞600包括一基板200。一垂直電晶體300，形成於基板200中。垂直電晶體300係具有垂直堆疊的一下層汲極區314、一中間層通道區316和一上層之源極區318。另外，垂直電晶體300係具有至少一垂直側壁302。一字元線308，沿一第一方向322形成於基板200中，其中字元線308係設於垂直電晶體300的垂直側壁302上，並做為垂直電晶體300的閘極。字元線308與垂直電晶體300之間係設有一絕緣層306，以做為垂直電晶體300的閘極絕緣層。如第1a圖所示，DRAM晶胞600更包括一埋藏位元線500a，沿不同於第一方向322的一第二方向320形成於基板200中的一溝槽210中，且位於垂直電晶體300的下方，並電性接觸該對垂直電晶體300的汲極區314。另外，DRAM晶胞600更包括一電容312，電性接觸垂直電晶體300的源極區318。第1b圖為沿第1a圖的A-A’切線的剖面圖，其顯示本發明一實施例之DRAM晶胞的一埋藏位元線500a的剖面圖。如第1b圖所示，其中埋藏位元線500a包括一遮蔽層208和鄰接之一擴散源層228，形成於溝槽210的部分側壁上；以及一導電物240，形成於溝槽210中，且覆蓋擴散源層228和遮蔽層208的側壁。
第2~11圖係顯示本發明一實施例之DRAM晶胞600a的埋藏位元線500a的製造方法的剖面示意圖。如第2圖所示，首先，提供一基板200。在本發明一實施例中，基板200可為矽基板。在其他實施例中，可利用鍺化矽(SiGe)、塊狀半導體(bulk semiconductor)、應變半導體(strained semiconductor)、化合物半導體(compound semiconductor)、絕緣層上覆矽(silicon on insulator,SOI)，或其他常用之半導體基板做為基板200。基板200可植入p型或n型摻質，以針對設計需要改變其導電類型。在本發明一實施例中，基板200可植入p型摻質。在本發明一實施例中，可於基板200上形成一圖案化硬遮罩層(圖未顯示)，並定義出子溝槽202的形成位置。在本發明一實施例中，圖案化硬遮罩層的材質可包括氧化矽、氮化矽或其組合。接著，可利用上述圖案化硬遮罩層做為蝕刻硬遮罩層(etch hard mask layer)，進行一非等向性蝕刻製程，於基板200中形成一子溝槽202。之後，可利用化學氣相沉積法(CVD)或物理氣相沉積法(PVD)，順應性於該子溝槽202的側壁206和底面204上形成遮蔽層208。在本發明一實施例中，子溝槽202係用以定義後續形成之遮蔽層以及擴散源層底面的位置。在本發明一實施例中，遮蔽層208可包括一氧化層、一氮化物層或其組合。舉例來說，遮蔽層208可為覆蓋子溝槽202的側壁206之一氧化層和覆蓋上述氧化層之一氮化層所形成的疊層結構。
之後，請參考第3圖，可再利用蝕刻製程，從子溝槽202的底面204移除部分遮蔽層208以及其下的部分基板200，以形成一溝槽210，並暴露出其底面212和部分側壁214。然後，可利用例如熱氧化法(thermal oxidation)，順應性於溝槽210的底面212和未被遮蔽層208覆蓋的側壁214上形成底部絕緣墊層216。在本發明一實施例中，底部絕緣墊層216可包括氧化層、氮化物層或其組合。在本實施例中，底部絕緣墊層216可為氧化層。
接著，請參考第4圖，可利用塗佈(coating)方式，全面性形成一光阻，並填入溝槽210中。之後，可利用回蝕刻(etching back)方式，移除位於基板200上及部分位於溝槽210中的一部分光阻，以分別於溝槽210中形成光阻218，其分別覆蓋底部絕緣墊層216和部分遮蔽層208。如第4圖所示，光阻218的頂面220係低於溝槽210的頂面，且高於底部絕緣墊層216。在本發明一實施例中，光阻218的頂面220係用以定義後續形成之遮蔽層以及擴散源層頂面的位置。
然後，請參考第5圖，可利用蝕刻方式，移除未被光阻218覆蓋的遮蔽層208，以暴露出第二溝槽210的上部側壁221，並定義出遮蔽層208之頂面209。
之後，請參考第6圖，移除光阻218。接著，再利用例如熱氧化法(thermal oxidation)，於溝槽210的暴露的上部側壁221上形成之頂部絕緣墊層222。在本發明實施例中，頂部絕緣墊層222可包括氧化層、氮化物層或其組合。在本實施例中，頂部絕緣墊層222可為氧化層。如第6圖所示，位於溝槽210中的底部絕緣墊層216與頂部絕緣墊層222藉由遮蔽層208彼此隔開。
接著，可利用第7或8圖所示之方式，定義出欲移除遮蔽層228的部分。第7圖顯示本發明一實施例之移除一部分遮蔽層208的方式，請參考第7圖，可利用光阻塗佈(coating)方式，全面性形成一光阻，並填入溝槽210中。之後，再利用圖案化製程，以於溝槽210中形成一圖案化光阻224，圖案化光阻224覆蓋部分遮蔽層208，且暴露出溝槽210的部分側面225和底面212上的部分頂部絕緣墊層222和底部絕緣墊層216，且暴露出例如位於溝槽210右側的遮蔽層208。
在本發明另一實施例中，特別是在高深寬比的溝槽中，可利用絕緣層搭配圖案化光阻來定義出欲移除遮蔽層228的部分。第8圖顯示本發明另一實施例之移除一部分遮蔽層208的方式，請參考第8圖，全面性形成一絕緣材料(圖未顯示)，並填入溝槽210。在本例中，絕緣材料可包括多晶矽或例如硼磷矽玻璃之氧化物。然後，進行例如化學機械研磨(CMP)之一平坦化步驟，以移除位於基板200表面上的絕緣材料。之後，利用微影製程，形成一圖案化光阻224a，覆蓋溝槽210中的部分絕緣材料，其中圖案化光阻224a鄰接位於溝槽210一側的部分頂部絕緣墊層222，如第8圖所示，圖案化光阻224a鄰接位於溝槽210左側的部分頂部絕緣墊層222。接著，進行一非等向性蝕刻步驟，移除未被圖案化光阻224a覆蓋的絕緣材料，以形成絕緣層227。如第8圖所示，絕緣層227覆蓋部分遮蔽層208，且暴露出溝槽210的部分側面225和底面212上的部分頂部絕緣墊層222和底部絕緣墊層216，且暴露出例如位於溝槽210右側的遮蔽層208。
然後，可利用移除一部分遮蔽層208的方式定義出後續的擴散源層的形成位置，請參考第9圖，在本發明一實施例中，可接續第7圖，可以圖案化光阻224和未被圖案化光阻224覆蓋的頂部絕緣墊層222和底部絕緣墊層216為罩幕，對遮蔽層208進行一蝕刻步驟。舉例來說，由於遮蔽層208可為氮化層所形成的疊層結構，其可分別對位於遮蔽層208上方或下方之例如氧化層之頂部絕緣墊層222和底部絕緣墊層216具有良好蝕刻選擇比。因而，進行蝕刻步驟之後，可移除未被圖案化光阻224覆蓋的遮蔽層208，以暴露溝槽210的部分側壁226。然後，再移除圖案化光阻224。或者，在本發明一實施例中，第9圖可接續第8圖，移除如第8圖所示之圖案化光阻224a之後，可以絕緣層227和未被絕緣層227覆蓋的頂部絕緣墊層222和底部絕緣墊層216為罩幕，對遮蔽層208進行一蝕刻步驟，以移除未被絕緣層227覆蓋的遮蔽層208，以暴露溝槽210的部分側壁226。
之後，請參考第10圖，可進行一預清潔步驟(pre-clean)，以移除位於溝槽210的側壁226上的例如原生氧化物(native oxide)。接著，可利用例如化學氣相沉積法(CVD)之薄膜沉積方式以及後續的回蝕刻步驟，以於溝槽210暴露的側壁226上形成擴散源層228。如第9圖所示，其擴散源層228係鄰接遮蔽層208，且與遮蔽層208位於相同高度。在本發明一實施例中，擴散源層228可為摻雜多晶矽層之導電層，例如為摻雜砷的多晶矽層(As-doped poly)。然後，可利用例如退火製程，將擴散源層228的摻質擴散進入鄰接的基板200中，以於鄰接擴散源層228的部分基板200中形成一擴散區230。在本發明一實施例中，擴散區230可做為位元線與垂直電晶體之汲極的擴散接面(diffusion junction)，而後續形成的導電物係藉由擴散源層228和擴散區230電性連接至垂直電晶體的汲極。在基板200的導電類型為p型之一實施例中，擴散區230的導電類型可為n型。擴散區230的導電類型係依據擴散源層228的摻質的導電類型而定，但非限定本實施例。之後，可進行矽化製程，於溝槽210分別形成矽化物層232，且覆蓋擴散源層228的側壁。在本發明一實施例中，矽化物層232可包括鈦矽化物或鈷矽化物，其用以降低擴散源層228與後續形成的導電物之間的電阻。
接著，請參考第11圖，可利用物理氣相沉積法(PVD)於溝槽210中形成導電物240，且覆蓋擴散源層228的側壁。如第11圖所示，導電物240覆蓋底部絕緣墊層216和部分頂部絕緣墊層222，導電物240a和220b的頂面237低於基板200。在本發明一實施例中，導電物240可分別包括外層之阻障層234和內層之導電層236，其中阻障層234分別覆蓋底部絕緣墊層216和部分頂部絕緣墊層222，而導電層236覆蓋阻障層234。在本發明一實施例中，阻障層234可包括鈦、氮化鈦或其組合，而導電層236可包括例如鎢之金屬。在本實施例中，阻障層234可為鈦和氮化鈦組成的疊層。之後，可利用例如化學氣相沉積法(CVD)及後續之例如化學機械研磨(CMP)之平坦化製程，於溝槽210中形成覆蓋層258，且覆蓋導電物240。在本發明一實施例中，覆蓋層258的頂面與基板200共平面。經過上述製程之後，係形成本發明一實施例之埋藏位元線500a。
本發明一實施例係提供例如DRAM晶胞的一位元線500a及其製造方法，其中位元線500a係經由設於溝槽210中一側的擴散源層228和鄰接的擴散區230電性連接至其上的垂直電晶體。另外，擴散源層228鄰接遮蔽層208，且與遮蔽層208位於相同高度。
第12a圖係顯示本發明另一實施例之DRAM晶胞600b的透視圖。第12b圖為沿第12a圖的A-A’切線的剖面圖，其顯示本發明另一實施例之DRAM晶胞的埋藏位元線500b的剖面圖。第13~14圖係顯示本發明另一實施例之DRAM晶胞的埋藏位元線的製造方法的剖面示意圖。上述圖式中的各元件如有與第1a~11圖所示相同或相似的部分，則可參考前面的相關敍述，在此不做重複說明。
第12a圖係顯示本發明另一實施例之DRAM晶胞600b的透視圖。第12b圖為沿第12a圖的A-A’切線的剖面圖，其顯示本發明另一實施例之DRAM晶胞的之埋藏位元線500b的剖面圖。上述DRAM晶胞600b的埋藏位元線500b與如第1a和1b圖所示之DRAM晶胞600a的埋藏位元線500a的不同處為埋藏位元線500b不具有擴散源層228。上述DRAM晶胞600b的埋藏位元線500b的製造方法將利用第13-14圖說明。
第13~14圖係顯示本發明另一實施例之DRAM晶胞的埋藏位元線500b的製造方法的剖面示意圖，其特別顯示僅具有擴散區230之DRAM晶胞的位元線500b的製造方法。請參考第13圖，於溝槽210中形成遮蔽層208、頂部絕緣墊層222和底部絕緣墊層216，並移除部分遮蔽層208，以暴露溝槽210的部分側壁226之後，可進行一預清潔步驟(pre-clean)，以移除位於溝槽210的側壁226上的例如原生氧化物(native oxide)。接著，可利用利用氣相摻雜(gas/vapor doping)方式，將含有摻質的氣體從溝槽210暴露的側壁226注入其鄰接的部分基板200中，以形成擴散區230。在本發明一實施例中，氣相摻雜(gas/vapor doping)方式可包括高溫快速氣相摻雜(RVD)、室溫氣相摻雜、氣體沉浸雷射摻雜(GILD)等。在本發明一實施例中，擴散區230可做為位元線與垂直電晶體之汲極的擴散接面(diffusion junction)。在基板200的導電類型為p型之一實施例中，擴散區230的導電類型可為n型。擴散區230的導電類型係依據氣體摻質的導電類型而定，但非限定本實施例。如第13圖所示，擴散區230與遮蔽層208實質上位於相同的高度。
接著，請參考第14圖，可利用物理氣相沉積法(PVD)於溝槽210中分別形成導電物240，且覆蓋遮蔽層208和擴散區230的側壁。如第14圖所示，導電物240覆蓋底部絕緣墊層216和部分頂部絕緣墊層222，導電物240的頂面237低於基板200。在本發明一實施例中，導電物240可分別包括外層之阻障層234和內層之導電層236，其中阻障層234覆蓋底部絕緣墊層216和部分頂部絕緣墊層222，而導電層236覆蓋阻障層234。在本發明一實施例中，阻障層234可包括鈦、氮化鈦或其組合，而導電層236可包括例如鎢之金屬。在本實施例中，阻障層234可為鈦和氮化鈦組成的疊層結構。之後，可利用例如化學氣相沉積法(CVD)及後續之例如化學機械研磨(CMP)之平坦化製程，於溝槽210中形成例如氧化層之覆蓋層258，且覆蓋導電物240。在本發明一實施例中，覆蓋層258的頂面與基板200共平面。經過上述製程之後，係形成本發明另一實施例之DRAM晶胞的埋藏位元線500b。
本發明另一實施例係提供例如DRAM晶胞的埋藏位元線500b及其製造方法，其中埋藏位元線500b係經由設於溝槽210中一側的擴散區230電性連接至其上的垂直電晶體。另外，擴散區230與遮蔽層208實質上位於相同的高度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定為準。
200．．．基板
202．．．子溝槽
210．．．溝槽
204、212．．．底面
206、214、221、225、226．．．側壁
208．．．遮蔽層
209、217、220、237、255．．．頂面
216．．．底部絕緣墊層
218．．．光阻
222．．．頂部絕緣墊層
224．．．圖案化光阻層
227．．．絕緣層
228．．．擴散源層
230．．．擴散區
232．．．矽化物層
234．．．阻障層
236．．．導電層
240．．．導電物
252．．．保護層
256．．．絕緣層
258．．．覆蓋層
300．．．垂直電晶體
302．．．垂直側壁
306．．．絕緣層
308．．．字元線
312‧‧‧電容
314‧‧‧汲極區
316‧‧‧通道區
318‧‧‧源極區
320‧‧‧第一方向
322‧‧‧第二方向
500a、500b‧‧‧埋藏位元線
600a、600b‧‧‧動態隨機存取記憶體晶胞
第1a圖係顯示本發明一實施例之動態隨機存取記憶體晶胞的透視圖。
第1b圖為沿第1a圖的A-A’切線的剖面圖，其顯示本發明一實施例之動態隨機存取記憶體晶胞的位元線。
第2~11圖係顯示本發明實施例之動態隨機存取記憶體晶胞的埋藏位元線的製造方法的剖面示意圖。
第12a圖係顯示本發明另一實施例之動態隨機存取記憶體晶胞的透視圖。
第12b圖為沿第12a圖的A-A’切線的剖面圖，其顯示本發明另一實施例之動態隨機存取記憶體晶胞的位元線。
第13~14圖係顯示本發明另一實施例之動態隨機存取記憶體晶胞的埋藏位元線的製造方法的剖面示意圖。
200．．．基板
208．．．遮蔽層
237．．．頂面
216．．．底部絕緣墊層
222．．．頂部絕緣墊層
228．．．擴散源層
230．．．擴散區
232．．．矽化物層
234．．．阻障層
236．．．導電層
240．．．導電物
258．．．覆蓋層
500a．．．埋藏位元線

Claims (24)

  1. 一種埋藏位元線，設置於一基板的一溝槽中，包括：一擴散區，形成於鄰接該溝槽的部分該基板中；一遮蔽層，形成於該溝槽的部分側壁上；以及一導電物，形成於該溝槽中，且覆蓋該擴散區和該遮蔽層的側壁，其中該擴散區和該遮蔽層實質上位於相同的高度。
  2. 如申請專利範圍第1項所述之埋藏位元線，更包括：一底部絕緣墊層，覆蓋該溝槽下部的側壁和底面；以及一頂部絕緣墊層，覆蓋該溝槽上部的側壁，其中該底部絕緣墊層與該頂部絕緣墊層彼此隔開，其中該擴散區鄰接該溝槽之未被該底部絕緣墊層與該頂部絕緣墊層覆蓋的側壁。
  3. 申請專利範圍第2項所述之埋藏位元線，更包括：一擴散源層，形成於該溝槽之未被該底部絕緣墊層與該頂部絕緣墊層覆蓋的側壁上，且鄰接該遮蔽層。
  4. 如申請專利範圍第3項所述之埋藏位元線，更包括一矽化物層，覆蓋該擴散源層的側壁。
  5. 如申請專利範圍第2項所述之埋藏位元線，其中該導電物更包括：一阻障層，形成於該溝槽中，且覆蓋該底部絕緣層和部分該頂部絕緣墊層；以及一導電層，形成於該溝槽中，且覆蓋該阻障層。
  6. 如申請專利範圍第5項所述之埋藏位元線，其中該 阻障層覆蓋未被該底部絕緣墊層與該頂部絕緣墊層覆蓋的側壁。
  7. 如申請專利範圍第5項所述之埋藏位元線，其中該阻障層包括一疊層結構，其材質包括鈦、氮化鈦或其組合。
  8. 如申請專利範圍第1項所述之埋藏位元線，更包括一覆蓋層，形成於該溝槽中，且覆蓋該導電物。
  9. 如申請專利範圍第2項所述之埋藏位元線，其中該頂部絕緣墊層或該底部絕緣墊層包括一氧化層、一氮化物層或其組合。
  10. 如申請專利範圍第3項所述之埋藏位元線，其中該擴散源層包括摻雜多晶矽。
  11. 如申請專利範圍第3項所述之埋藏位元線，其中該擴散源層和該遮蔽層位於同樣的高度。
  12. 如申請專利範圍第3項所述之埋藏位元線，其中該擴散區鄰接該擴散源層。
  13. 一種埋藏位元線的製造方法，包括下列步驟：提供一基板；於該基板中形成一溝槽；於該溝槽的部分側壁上形成一遮蔽層；於鄰接該溝槽的部分該基板中形成一擴散區；以及於該溝槽中形成一導電物，且覆蓋該擴散區的側壁，其中該擴散區和該遮蔽層實質上位於相同的高度。
  14. 如申請專利範圍第13項所述之埋藏位元線的製造方法，其中形成該擴散區的步驟之前更包括：於該溝槽下部的側壁和底面上順應性形成一底部絕 緣墊層；於該溝槽上部的側壁上順應性形成一頂部絕緣墊層，其中該底部絕緣墊層與該頂部絕緣墊層彼此隔開。
  15. 如申請專利範圍第14項所述之埋藏位元線的製造方法，其中形成該底部絕緣墊層的步驟更包括：於該基板中形成一子溝槽；順應性於該子溝槽的側壁和底面上形成該遮蔽層；從該子溝槽的底面移除部分該遮蔽層以及其下的部分基板，以形成一溝槽；以及順應性於該溝槽的底面和未被該遮蔽層覆蓋的側壁上形成該底部絕緣墊層。
  16. 如申請專利範圍第14項所述之埋藏位元線的製造方法，其中形成該頂部絕緣墊層的步驟更包括：於該溝槽中形成一光阻，該光阻覆蓋該底部絕緣墊層和部分該遮蔽層；移除未被該光阻覆蓋的該遮蔽層，以暴露出該溝槽上部的上部側壁；於該溝槽的暴露的上部側壁上形成該頂部絕緣墊層；以及移除該光阻。
  17. 如申請專利範圍第16項所述之埋藏位元線的製造方法，其中形成該擴散區的步驟之前更包括：於該溝槽中形成一圖案化光阻，並覆蓋部分該遮蔽層，且暴露出該溝槽的部分底面；移除未被該圖案化光阻覆蓋的該遮蔽層，以暴露出該 溝槽的部分側壁；以及移除該圖案化光阻。
  18. 如申請專利範圍第16項所述之埋藏位元線的製造方法，其中形成該擴散區的步驟之前更包括：於該溝槽中填入一絕緣層；形成一圖案化光阻，覆蓋部分該絕緣層，其中該圖案化光阻鄰接位於該溝槽一側的部分該頂部絕緣墊層；移除未被該圖案化光阻覆蓋的該絕緣層，以暴露出部分該遮蔽層；移除暴露的部分該遮蔽層，以暴露出該溝槽的部分側壁；以及移除該圖案化光阻和該絕緣層。
  19. 如申請專利範圍第17或18項所述之埋藏位元線的製造方法，移除該圖案化光阻的步驟之後更包括於該溝槽暴露的側壁上形成一擴散源層。
  20. 如申請專利範圍第19項所述之埋藏位元線的製造方法，其中該擴散區鄰接該擴散源層。
  21. 如申請專利範圍第19項所述之埋藏位元線的製造方法，其中形成該導電物的步驟之前更包括於該溝槽中形成一矽化物層，且覆蓋該擴散源層的側壁。
  22. 如申請專利範圍第17或18項所述之埋藏位元線的製造方法，其中形成該擴散區的步驟更包括：利用氣相摻雜方式，將含有摻質的一氣體從該溝槽暴露的側壁注入部分該基板中，以形成一擴散區。
  23. 如申請專利範圍第16項所述之埋藏位元線的製造 方法，其中形成該導電物的步驟更包括：於該溝槽中形成一阻障層，且覆蓋該底部絕緣層和部分該頂部絕緣墊層；以及於該溝槽中形成一導電層，且覆蓋該阻障層。
  24. 如申請專利範圍第23項所述之埋藏位元線的製造方法，其中該阻障層覆蓋未被該底部絕緣墊層與該頂部絕緣墊層覆蓋的側壁。
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